KR20150126412A - 듀얼-스트링 디지털-아날로그 변환기들(dac들), 및 관련 회로들, 시스템들 및 방법들 - Google Patents

듀얼-스트링 디지털-아날로그 변환기들(dac들), 및 관련 회로들, 시스템들 및 방법들 Download PDF

Info

Publication number
KR20150126412A
KR20150126412A KR1020157029147A KR20157029147A KR20150126412A KR 20150126412 A KR20150126412 A KR 20150126412A KR 1020157029147 A KR1020157029147 A KR 1020157029147A KR 20157029147 A KR20157029147 A KR 20157029147A KR 20150126412 A KR20150126412 A KR 20150126412A
Authority
KR
South Korea
Prior art keywords
resistor
main
string
circuit
resistance
Prior art date
Application number
KR1020157029147A
Other languages
English (en)
Other versions
KR101605478B1 (ko
Inventor
부르트 엘. 프리스
드하발 알. 사흐
예쉬완트 나가라즈 코랄
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20150126412A publication Critical patent/KR20150126412A/ko
Application granted granted Critical
Publication of KR101605478B1 publication Critical patent/KR101605478B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/808—Simultaneous conversion using weighted impedances using resistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/78—Simultaneous conversion using ladder network
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/76—Simultaneous conversion using switching tree
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/76—Simultaneous conversion using switching tree
    • H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/78—Simultaneous conversion using ladder network
    • H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Attenuators (AREA)

Abstract

듀얼-스트링 디지털-아날로그 변환기들(DAC들), 및 관련 회로들, 시스템들 및 방법들이 개시된다. 본 명세서에 개시된 실시예들에서, 듀얼-스트링 DAC의 주 분압기는 적어도 하나의 조절 회로로 구성된다. 조절 회로는, 주 스위치 유닛이 선택된 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성된다. 이러한 방식으로, 듀얼-스트링 DAC의 주 분압기와 보조 분압기 회로 사이에 임피던스 분리가 요구되지 않는다. 결과적으로, 비제한적인 예로, 듀얼-스트링 DAC에 대한 집적 회로(IC) 상의 면적이 감소될 수 있고, DAC의 전력 소모가 감소될 수 있고, 그리고/또는 듀얼-스트링 DAC가 안정 시간을 요구하지 않음으로 인해 증가된 성능을 가질 수 있다.

Description

듀얼-스트링 디지털-아날로그 변환기들(DAC들), 및 관련 회로들, 시스템들 및 방법들{DUAL-STRING DIGITAL-TO-ANALOG CONVERTERS (DACs), AND RELATED CIRCUITS, SYSTEMS, AND METHODS}
[0001] 본 출원은, 2013년 3월 15일에 출원되고 발명의 명칭이 "DUAL-STRING DIGITAL-TO-ANALOG CONVERTERS (DACs), AND RELATED CIRCUITS, SYSTEMS, AND METHODS"인 미국 특허 출원 제 13/834,041호와 관련되고, 상기 미국 특허 출원은 그 전체가 인용에 의해 본원에 통합된다.
[0002] 본 출원은, 2013년 3월 15일에 출원되고 발명의 명칭이 "POLARITY COMPENSATING DUAL-STRING DIGITAL-TO-ANALOG CONVERTERS (DACs), AND RELATED CIRCUITS, SYSTEMS AND METHODS"인 미국 특허 출원 제 13/834,184호와 관련되고, 상기 미국 특허 출원은 그 전체가 인용에 의해 본원에 통합된다.
[0003] 본 개시의 분야는 듀얼-스트링 디지털-아날로그 변환기들(DAC들)에 관한 것이고, 상세하게는, 그에 제공되는 주 및 보조 분압기들의 상호접속들 및 스위칭에 관한 것이다.
[0004] 디지털-아날로그 변환기(DAC)는, 디지털 코드들을 표현적 아날로그 신호들로 변환하는 디바이스이다. 예를 들어, 변환된 아날로그 신호들은, 아날로그-디지털 변환기(ADC)에 의해 디지털 코드들로 이전에 변환된, 본래의 아날로그 신호들의 재생성들일 수 있다. ADC들 및 DAC들의 통상적 이용은, 미디어 디바이스들(예를 들어, 텔레비젼들, 셀 폰들, MP3 플레이어들 등)에서 이용되는 오디오 및 비디오 신호들을 아날로그 부호 표현들로부터 디지털 신호 표현들로 또는 그 반대로 변환하는 것이다.
[0005] DAC의 일 타입은, 듀얼-스트링 DAC이다, 듀얼 저항기 스트링 DAC(또한 "듀얼-스트링 DAC"로 지칭됨)는, 단일 저항기 스트링 DAC들에 비해, 디지털 코드들을 아날로그 신호 표현들로 변환하기 위해 더 적은 저항기들 및 스위치들을 요구한다. 듀얼-스트링 DAC는, 디지털 코드의 코오스(coarse) 변환을 생성하는 제 1 저항기 스트링을 포함한다. 듀얼-스트링 DAC의 제 2 저항기 스트링은, 디지털 코드의 아날로그 신호 표현을 제공하는 출력 전압을 제공하기 위해 제 1 저항기 스트링으로부터 수신된 디지털 코드의 코오스 변환에 대한 더 정밀한 보간을 생성한다. 예를 들어, 듀얼-스트링 DAC가 육(6) 비트 이진 디지털 코드들을 육십사(64)개의 고유 변환들(즉, 26개의 변환들)로 변환하도록 구성되면, 단일-스트링 DAC에서 육십사(64)개의 저항기들을 제공하는 것에 비해, 듀얼-스트링 DAC의 각각의 저항기 스트링은 각각 여덟(8)개의 저항기들을 포함하여 총 십육(16)개의 저항기들을 포함할 수 있다.
[0006] 예를 들어, 도 1은, 예시적인 듀얼-스트링 DAC(10)(본 명세서에서는 "DAC(10)"으로 지칭됨)를 예시한다. DAC(10)는, 본 명세서에서 "주 분압기(12)" 지칭되는 주 분압기 회로(12)에 걸쳐 수신 입력 전압 Vin을 인가함으로써 기능한다. 주 분압기(12)는, 주 저항기들 R(0)-R(N-1) 사이의 노드들의 선택된 저항기 노드 쌍들 Nr(0)- Nr(N)에서 주 저항기 스트링(14)의 복수의 주 저항기들 R(0)-R(N-1)에 걸쳐 입력 전압 Vin을 분배함으로써 코오스 전압(즉, 아날로그 신호) 값들을 제공한다. 예를 들어, N이 십육(16)과 동일하면, 이것은, 주 분압기(12)에 제공된 주 저항기들 R(0)-R(N-1)의 수가 총 십육(16)개가 되는 것을 의미한다. 이 예에서, 주 분압기(12)는 변환을 위해 주 분압기(12)에 제공된 디지털 코드의 네(4)개의 이진 비트들에 의해 선택가능한 십육(16)개의 고유하게 분배된 주 전압들을 제공한다. 예를 들어, 도 1에 예시된 바와 같이, 주 전압들을 선택하기 위해, 디지털 DAC 입력 코드(15)(이하, "DAC 입력 코드(15)")의 비트들이 이용된다. 이 예에서, DAC 입력 코드(15)의 최상위 비트들 N이 주 전압들을 선택하기 위해 이용된다. 코오스 분배된 주 전압 값은, 분배된 주 전압들 중 하나를 선택된 코오스 분배된 주 전압 Vp로 선택하기 위해, 주 저항기 스트링(14)에서 복수의 선택된 저항기 노드 쌍들 Nr(0) 내지 Nr(N) 중 선택된 저항기 노드 쌍 Nr을 선택하기 위해 주 스위치들의 쌍 U(0)-U(2N-1)을 선택하는 주 스위치 유닛(16)에 의해 선택된다. 이렇게 선택된 코오스 분배된 주 전압 Vp는, 본 명세서에서 "보조 분압기(18)"로 지칭되는 보조 분압기 회로(18)에 걸쳐 인가된다.
[0007] 도 1을 계속 참조하면, 보조 분압기(18)는 DAC(10)에 제공되고, 선택된 코오스 분배된 주 전압 Vp를 복수의 더 정밀한 보조 전압들로 추가로 분배하도록 구성된다. 이와 관련하여, 보조 분압기(18)는 보조 저항기 스트링(20)을 형성하는 복수의 보조 저항기들 Rs(0)-Rs(Y-1)을 포함한다. 주 저항기 스트링(14)과 유사하게, 보조 저항기 스트링(20)은 주 분압기(12)로부터 인가된 주 전압을, 더 정밀한 보간된 보조 전압들로 분배한다. 주 전압이 보조 저항기 스트링(20)에 인가될 때, 보조 출력 전압 Vout이 보조 분압기 회로(22)에 의해 선택된다. 예를 들어, Y가 삼십이(32)와 동일하면, 이것은, 보조 분압기(18)에 제공된 보조 저항기들 Rs(0)-Rs(Y-1)이 총 삼십이(32)개인 것을 의미하고, 보조 분압기(18)는 삼십이(32)개의 고유의 분배된 보조 전압들을 제공한다. 삼십이(32)개의 고유하게 분배된 보조 전압들은, 보조 분압기(18)에 제공되는 다섯(5)개의 이진 디지털 코드 비트들에 의해 선택가능하다. 예를 들어, 보조 전압들을 선택하기 위해 이용되는 DAC 입력 코드(15)의 비트들은 DAC 입력 코드(15)의 최하위 다섯(5) 비트들(LSB)을 포함할 수 있다. 더 정밀한 보간된 보조 전압 값은, 저항기 노드 Nsr을 선택함으로써 보조 분압기 회로(22)에 의해 선택된다. 선택된 저항기 노드 Nsr은, 변환된 DAC 입력 코드(15)를 표현하는 최종 보조 출력 전압 Vout을 제공하기 위해 보조 저항기 스트링(20)에서 저항기 노드들 Nsr(0) - Nsr(Y)로부터 선택된다.
[0008] 선택된 코오스 분배된 주 전압 Vp가 도 1의 DAC(10)의 보조 분압기(18)의 보조 저항기 스트링(20)에 걸쳐 인가되는 경우, 선택된 주 저항기들 R(0)-R(N-1)은 보조 저항기 스트링(20)과 병렬로 배치된다. 선택된 주 저항기들 R(0)-R(N-1)의 보조 저항기 스트링(20)과의 병렬 배치는 통상적으로, 선택된 주 저항기들 R(0)-R(N-1)의 유효 저항성 특성들을 변경할 것이다. 변경된 유효 저항성 특성들의 효과는, 선택된 코오스 분배된 주 전압 Vp를 조절하여, 부정확하게 선택된 코오스 분배된 주 전압 Vp를 DAC 입력 코드(15)에 대한 보조 저항기 스트링(20)에 제공한다. 보조 저항기 스트링(20)이, 선택된 주 저항기들 R(0)-R(N-1)에 걸친 선택된 코오스 분배된 주 전압 Vp를 변경하는 것을 방지하기 위해, 분리 회로들 VF1, VF2가 제공된다.
[0009] 도 1을 계속 참조하면, 분리 회로들 VF1, VF2는 주 저항기 스트링(14)과 보조 저항기 스트링(20) 사이에 배치된다. 이 예에서, 분리 회로들 VF1, VF2는 연산 증폭기들이다. 연산 증폭기들 VF1, VF2는 각각 전압 팔로워 모드로 구성되어, 이 예의 보조 저항기 스트링(20)에 인가되는 선택된 코오스 분배된 주 전압 Vp를 유지한다. 연산 증폭기들 VF1, VF2는 주 분압기(12)의 전류 흐름을 보조 분압기(18)로부터 분리시킴으로써, 보조 저항기 스트링(20)에 걸친 이상적 전압을 유지한다. 주 분압기(12)를 보조 분압기(18)로부터 분리시키는 효과는, 주 분압기(12)의 본질적 저항성 특성들을 보존하여, DAC(10)의 주 분압기(12) 및 보조 분압기(18)에 대한 예측가능한 선형 전압 분배를 유지하는 것이다. 그러나, 연산 증폭기들 VF1, VF2를 제공하는 것은, 면적 사용량에서의 증가, 전력 소모, 및 연산 증폭기들 VF1, VF2이 안정 시간을 요구하는 것으로 인한 더 느린 성능의 댓가가 초래된다.
[0010] 상세한 설명에 개시된 실시예들은, 듀얼-스트링 디지털-아날로그 변환기들(DAC들), 및 관련 회로들, 시스템들 및 방법들을 포함한다. 본 명세서에 개시된 실시예들에서, 듀얼-스트링 DAC의 주 분압기는 적어도 하나의 조절 회로로 구성된다. 조절 회로는, 주 스위치 유닛이 선택된 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성된다. 이러한 방식으로, 듀얼-스트링 DAC의 주 분압기와 보조 분압기 회로 사이에 임피던스 분리가 요구되지 않는다. 그 결과, 비제한적인 예들로서, 듀얼-스트링 DAC에 대한 집적 회로(IC) 상의 면적이 감소될 수 있고, 듀얼-스트링 DAC의 전력 소모가 감소될 수 있고, 그리고/또는 듀얼-스트링 DAC는 안정 시간을 요구하지 않음으로써 증가된 성능을 가질 수 있다.
[0011] 이와 관련하여, 일 실시예에서, 듀얼-스트링 DAC의 주 분압기가 제공된다. 듀얼-스트링 DAC의 주 분압기는, 토탈 저항을 갖는 주 저항기 스트링을 포함한다. 주 저항기 스트링은, 주 저항기 스트링에 걸쳐 인가되는 DAC 입력 전압을 복수의 분배된 전압 레벨들로 분배하도록 구성되는 복수의 저항기 노드들을 포함한다. 주 스위치 유닛은 DAC 입력 코드를 수신하고 복수의 저항기 노드 회로들 중 저항기 노드 회로를 선택하도록 구성된다. 저항기 노드 회로는, 선택된 저항기 노드 쌍에 걸친 분배된 전압 레벨을 듀얼-스트링 DAC의 보조 분압기 회로에 커플링하기 위해 DAC 입력 코드에 기초하여 주 저항기 스트링의 복수의 저항기 노드들 중 선택된 저항기 노드 쌍을 포함한다. 주 분압기는, 선택된 저항기 노드에 대한 적어도 하나의 제 1 프랙셔널 저항을 포함하는 적어도 하나의 조절 회로를 더 포함한다. 적어도 하나의 조절 회로는, 주 스위치 유닛이 선택된 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성된다. 이상적 전압은 주 분압기와 보조 분압기 회로 사이의 임피던스 분리 없이 유지된다. 이러한 방식으로, 비제한적인 예들로서, DAC에 대한 집적 회로(IC) 상의 면적이 감소될 수 있고, DAC의 전력 소모가 감소될 수 있고, 그리고/또는 DAC는 안정 시간을 요구하지 않음으로써 증가된 성능을 가질 수 있다.
[0012] 다른 실시예에서, 일련의 저항성 노드들에 걸친 토탈 전압을 분배하기 위한 듀얼-스트링 DAC의 주 분압기가 제공된다. 주 분압기는, 토탈 저항을 갖는 주 저항기 스트링에 걸쳐 토탈 전압을 분배하기 위한 수단을 포함한다. 주 저항기 스트링은, 주 저항기 스트링에 걸쳐 인가되는 DAC 입력 전압을 복수의 분배된 전압 레벨들로 분배하도록 구성되는 복수의 저항기 노드들을 포함한다. 주 분압기는, 주 저항기 스트링의 복수의 저항기 노드들 중 선택된 저항기 노드 쌍을 포함하는 저항기 노드 회로를 선택하기 위한 수단을 더 포함한다. 저항기 노드 회로를 선택하기 위한 수단은, 선택된 저항기 노드 쌍에 걸친 분배된 전압 레벨을 듀얼-스트링 DAC의 보조 분압기 회로에 커플링하기 위해 DAC 입력 코드에 기초한다. 주 분압기는 선택된 저항기 노드의 저항을 조절하기 위한 수단을 더 포함한다. 저항을 조절하기 위한 수단은, 주 스위치 유닛이 선택된 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하기 위해, 적어도 하나의 제 1 프랙셔널 저항을 포함한다.
[0013] 다른 실시예에서, 듀얼-스트링 DAC에서 전압을 분배하는 방법이 제공된다. 방법은, 토탈 저항을 갖는 주 저항기 스트링 및 토탈 전압을 분배하는 단계를 포함한다. 주 저항기 스트링은, 주 저항기 스트링에 걸쳐 인가되는 DAC 입력 전압을 복수의 분배된 전압 레벨들로 분배하도록 구성되는 복수의 저항기 노드들을 포함한다. 방법은, 선택된 저항기 노드 쌍에 걸친 분배된 전압 레벨을 듀얼-스트링 DAC의 보조 분압기 회로에 커플링하기 위해 DAC 입력 코드에 기초하여, 주 저항기 스트링의 복수의 저항기 노드들 중 선택된 저항기 노드 쌍을 포함하는 저항기 노드 회로를 선택하는 단계를 더 포함한다. 방법은, 주 스위치 유닛이 선택된 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하기 위해, 적어도 하나의 제 1 프랙셔널 저항을 갖는 선택된 저항기 노드의 저항을 조절하는 단계를 더 포함한다.
[0014] 도 1은, 코오스 분압기로서 기능하는 주 분압기 회로, 및 디지털 코드의 아날로그 신호 표현을 생성하기 위해 주 분압기 회로로부터 선택된 코오스 전압을 보간하는 보조 분압기 회로를 포함하는 예시적인 듀얼-스트링 디지털-아날로그 변환기(DAC)의 블록도이다.
[0015] 도 2는 듀얼-스트링 DAC에 제공될 수 있는 조절 회로의 예시적인 일반화된 표현이고, 여기서, 조절 회로는 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하기 위해, 선택된 저항기 노드 회로에 프랙셔널 저항을 제공하도록 구성된다.
[0016] 도 3은, 주 저항기 및 프랙셔널 저항기를 포함하는 조절 회로를 포함하는 예시적인 듀얼-스트링 DAC이고, 여기서, 조절 회로는, 주 분압기 회로와 보조 분압기 회로 사이의 임피던스 분리를 요구함이 없이, 보조 분압기 회로에 걸쳐 주 분압기 회로에 의해 제공된 이상적 전압을 유지하도록 구성된다.
[0017] 도 4는, 보조 분압기 회로에 걸쳐 선택된 저항기 노드 쌍의 이상적 전압을 유지하기 위해, 선택된 저항기 노드 회로에 프랙셔널 저항을 제공하도록 구성되는 조절 회로를 포함하는 예시적인 듀얼-스트링 DAC이다.
[0018] 도 5는, 보회로에 걸쳐 선택된 저항기 노드 쌍의 이상적 전압을 유지하면서 DAC 입력 코드를 표현적 아날로그 신호로 변환하는, 도 4의 듀얼-스트링 DAC의 예시적인 프로세스에 대한 흐름도이다.
[0019] 도 6은, 도 3의 듀얼-스트링 DAC에 조절 회로의 대안적 조절 회로를 포함하는 다른 예시적인 듀얼-스트링 DAC이다.
[0020] 도 7은, 도 3의 듀얼-스트링 DAC의 조절 회로에 대한 대안적인 조절 회로들을 포함하는 다른 예시적인 듀얼-스트링 DAC이고, 여기서, 조절 회로들 중 하나는, 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하기 위해, 전압 레일 노드 및 선택된 저항기 노드 쌍과 접지 레일 노드 및 선택된 저항기 노드 쌍 사이의 주 저항기들의 커플링을 재구성하도록 구성된다.
[0021] 도 8a는, 도 6의 예시적인 듀얼-스트링 DAC의 저항성 구성을 도시하는 예시적인 회로도이고, 여기서 듀얼-스트링 DAC의 주 분압기 회로는 제로(0)의 DAC 입력 코드에 의해 제어된다.
[0022] 도 8b는 도 6의 예시적인 듀얼-스트링 DAC의 저항성 구성을 도시하는 예시적인 회로도이고, 여기서, 듀얼-스트링 DAC의 주 분압기 회로는 이(210)의 DAC 코드에 의해 제어된다.
[0023] 도 9는, 선택된 저항기 노드 회로에 프랙셔널 저항을 제공하도록 구성되는 제 1 및 제 2 조절 회로를 포함하는 예시적인 듀얼-스트링 DAC이다. 제 1 및 제 2 조절 회로들은 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성되고, 제 1 조절 회로는 전압 레일과 선택된 저항기 노드 쌍 사이에 커플링되고, 제 2 조절 회로는 접지 레일과 선택된 저항기 노드 쌍 사이에 커플링된다.
[0024] 도 10은, 선택된 저항기 노드 쌍의 일부로서 적어도 하나의 제 1 조절 회로, 및 주 저항기 스트링의 전압 레일과 접지 레일 사이에 커플링되는 다른 조절 회로들을 포함하는 예시적인 듀얼-스트링 DAC이고, 여기서, 조절 회로들은 함께, 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성된다.
[0025] 도 11은, 도 9의 듀얼-스트링 DAC의 조절 회로들에 대한 대안적인 조절 회로들을 포함하는 다른 예시적인 듀얼-스트링 DAC이고, 여기서, 예시적인 듀얼-스트링 DAC는 커플링된 프랙셔널 저항들을 공유하도록 주 스위치 유닛을 구성한다.
[0026] 도 12는, 도 9의 듀얼-스트링 DAC의 조절 회로들에 대한 대안적인 조절 회로들을 포함하는 다른 예시적인 듀얼-스트링 DAC이고, 여기서, 듀얼-스트링 DAC는 커플링된 프랙셔널 저항들을 공유하도록 주 스위치 유닛을 구성한다.
[0027] 도 13은, 도 9의 듀얼-스트링 DAC의 조절 회로들에 대한 대안적인 조절 회로들을 포함하는 다른 예시적인 듀얼-스트링 DAC이고, 여기서, 듀얼-스트링 DAC는 적어도 하나의 제 1 조절 회로 각각을 공유하도록 주 스위치 유닛을 구성한다.
[0028] 도 14는, 도 9의 듀얼-스트링 DAC의 조절 회로들에 대한 대안적인 조절 회로들을 포함하는 다른 예시적인 듀얼-스트링 DAC이고, 여기서, 듀얼-스트링 DAC는 적어도 하나의 제 1 조절 회로 각각을 공유하도록 주 스위치 유닛을 구성하고, 복수의 보조 분압기들을 갖는 대안적 구성이 도시된다.
[0029] 도 15는, 주 분압기 회로에 커플링되는 전류 소스로서 구성되는 적어도 하나의 제 1 조절 회로, 및 주 저항기 스트링의 토탈 저항에서 적어도 하나의 제 2 프랙셔널 저항을 제어가능하게 포함하도록 구성되는 제 2 조절 회로를 포함하는 다른 예시적인 듀얼-스트링 DAC이고, 조절 회로들은 결합하여, 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성된다.
[0030] 도 16은, 주 분압기에서 각각의 선택된 저항기 노드에 제공되는 주 스위치 카운터가 감소되는 경우, 예시적인 극성 및 단조성 문제들을 예시하기 위해 이용되는 예시적인 듀얼-스트링 DAC 회로이다.
[0031] 도 17은, 듀얼-스트링 DAC의 DAC 전압 출력으로서 제공될 더 정밀한 전압 출력을 선택하기 위해 대응하는 보조 스위치의 선택을 제어하기 위해 이용되는, DAC 입력 코드 및 극성 표시자를 수신하도록 구성되는 듀얼-스트링 DAC의 보조 분압기 회로의 예시적인 일반화된 표현이다.
[0032] 도 18은, 듀얼-스트링 DAC의 DAC 전압 출력으로 제공될 더 정밀한 전압 출력을 선택하기 위해 보조 분압기 회로의 대응하는 보조 스위치의 선택을 제어하기 위한 도 17의 듀얼-스트링 DAC의 예시적인 일반화된 프로세스에 대한 흐름도이다.
[0033] 도 19는, 듀얼-스트링 DAC의 예시적인 보조 분압기 회로이고, 여기서, 보조 분압기 회로는, 듀얼-스트링 DAC의 단조성을 유지하기 위해 주 분압기 회로의 극성 변경을 감지하도록 구성되는 극성 로직 스위칭 유닛을 포함한다.
[0034] 도 20은, 듀얼-스트링 DAC의 극성 및 단조성을 유지하기 위해 도 18의 보조 분압기 회로에서 DAC 입력 코드 및 대응하는 보조 스위치 선택을 예시하는 예시적인 로직 테이블이다.
[0035] 도 21은, 듀얼-스트링 DAC의 다른 에시적인 보조 분압기 회로이고, 여기서, 보조 분압기 회로는, 주 분압기 회로 출력에서 극성 변경을 감지하고, 듀얼-스트링 DAC의 단조성을 유지하기 위해 멀티플렉서들 및 디코더를 이용하여 스위치 로직을 조절하도록 구성된다.
[0036] 도 22는, 듀얼-스트링 DAC의 극성 및 단조성을 유지하기 위해, 도 20의 보조 분압기 회로에서 DAC 입력 코드 및 대응하는 보조 스위치 선택을 예시하는 예시적인 로직 테이블이다.
[0037] 도 23은, 도 2 내지 도 22의 듀얼-스트링 DAC들을 포함하는(그러나 이에 제한되는 것은 아님) 본 명세서에 개시된 실시예들에 따른 듀얼-스트링 DAC들을 포함할 수 있는 예시적인 프로세서-기반 시스템의 블록도이다.
[0038] 이제, 그려진 도면들을 참조하여, 본 개시의 몇몇 예시적인 실시예들이 설명된다. 단어 "예시적인"은 "예, 예시 또는 예증으로 기능하는"을 의미하는 것으로 본 명세서에서 사용된다. 본 명세서에서 "예시적인" 것으로 설명되는 임의의 실시예는 다른 실시예들에 비해 반드시 선호되거나 유리한 것으로 해석될 필요는 없다.
[0039] 상세한 설명에 개시된 실시예들은, 듀얼-스트링 디지털-아날로그 변환기들(DAC들), 및 관련 회로들, 시스템들 및 방법들을 포함한다. 본 명세서에 개시된 실시예들에서, 듀얼-스트링 DAC의 주 분압기는 적어도 하나의 조절 회로로 구성된다. 조절 회로는, 주 스위치 유닛이 선택된 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성된다. 이러한 방식으로, 듀얼-스트링 DAC의 주 분압기와 보조 분압기 회로 사이에 임피던스 분리가 요구되지 않는다. 그 결과, 비제한적인 예들로서, 듀얼-스트링 DAC에 대한 집적 회로(IC) 상의 면적이 감소될 수 있고, 듀얼-스트링 DAC의 전력 소모가 감소될 수 있고, 그리고/또는 듀얼-스트링 DAC는 안정 시간을 요구하지 않음으로써 증가된 성능을 가질 수 있다.
[0040] 아래에서 설명되고 도 15 내지 도 22의 예에 의해 예시되는 다른 실시예들은 극성 보상 듀얼-스트링 디지털-아날로그 변환기들(DAC들) 및 관련 회로들, 시스템들 및 방법들을 포함한다. 본 명세서에 개시된 실시예들에서, 듀얼-스트링 DAC의 보조 분압기는 스위치 로직 유닛을 포함한다. 스위치 로직 유닛은, 듀얼-스트링 DAC의 단조성을 유지하기 위해, 듀얼-스트링 DAC의 극성 변화들을 보상하도록 구성된다. 듀얼-스트링 DAC가 단조적인 것은, 디지털 입력 코드에서 주어진 증분적 변화에 대해, 듀얼-스트링 DAC가 디지털 입력 코드를, 증가(또는 일정하게 유지됨) 또는 감소(또는 일정하게 유지됨)하는 표현적 아날로그 출력 전압으로 변환할 것을 의미한다. DAC가 디지털 코드들을 선형 방식으로 표현적 아날로그 신호들로 변환하는 것이 바람직한 경우, 단조성은 바람직할 수 있다. 스위치 로직 유닛은, 단조성을 유지하기 위해, 극성 표시자 및 DAC 입력 코드에 기초하여, 주 분압기로부터의 입력 전압을 분배하도록 복수의 보조 스위치들 중 보조 스위치를 선택하도록 구성된다. 보조 스위치들 각각은, 보조 분압기의 보조 저항기 스트링의 저항기 노드에 접속된다. 따라서, 비제한적인 예로, 듀얼-스트링 DAC는, 단조성을 유지하기 위해 주 저항기 스트링의 각각의 저항기 노드에 대해 2개의 스위치들을 제공할 필요성을 회피할 수 있다.
[0041] 도 15 내지 도 22와 관련하여 극성 보상 듀얼-스트링 DAC들의 실시예들을 설명하기 전에, 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성되는 듀얼-스트링 DAC의 예들이 도 2 내지 도 14와 관련하여 먼저 설명될 것이다.
[0042] 이와 관련하여, 도 2는, 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성되는 예시적인 듀얼-스트링 DAC(28)를 예시한다. 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압은, 주 분압기 회로와 보조 분압기 회로 사이에 임피던스 분리를 제공하는 요건 없이 유지될 수 있다. 이와 관련하여, 이러한 실시예의 듀얼-스트링 DAC(28)은 보조 분압기 회로(32)에 커플링된 주 분압기 회로(30)를 포함한다. 주 분압기 회로(30)는 본 명세서에서 "주 분압기(30)"로 지칭된다. 보조 분압기 회로(32)는 본 명세서에서 "보조 분압기(32)"로 지칭된다. 주 분압기(30)는 DAC 입력 전압 Vdac_in(33)을 분배하여, 코오스 주 출력 전압 단자들(34O, 36O)에 걸쳐 인가될 코오스 주 출력 전압 Vp를 제공하고, 코오스 주 출력 전압 단자들(34O, 36O)은, 각각 보조 분압기(32)의 보조 DAC 입력 전압 단자들(34I, 36I)에 커플링된다. 보조 분압기(32)는 대fir적 주 출력 전압 Vp를 분배하여 DAC 출력 전압 Vout(38)을 제공한다.
[0043] 도 2를 계속 참조하면, 주 분압기(30)는 주 저항기 스트링(40) 및 주 스위치 유닛(42)을 포함한다. DAC 입력 전압 Vdac_in(33)은 전압 레일 노드 Vtop(44)와 접지 레일 노드 Vbot(46) 사이의 전압으로 구성된다. DAC 입력 전압 Vdac_in(33)은, 이 예에서 DAC 입력 코드(15)의 최상위 비트(MSB) 코드(48)에 따라 분배되는 주 저항기 스트링(40)에 걸쳐 인가된다. MSB 코드(48)는, DAC 입력 코드(15)의 복수의 최상위 N개의 이진 입력 비트들을 포함한다. 이 예에서, MSB 코드(48)는 주 스위치 유닛(42)을 제어한다. 주 스위치 유닛(42)은, 이 예에서 선택된 저항기 노드 쌍 Nr(i)(49)으로 구성된 저항기 노드 회로(47)를 선택하도록 구성된다. 선택된 저항기 노드 쌍 Nr(i)(49)은 선택된 제 1 저항기 노드 Nr(i)H(50) 및 선택된 제 2 저항기 노드 Nr(i)L(52)를 포함한다. 저항기 노드 Nr(i)L(52)은, 선택된 저항기 노드 쌍 Nr(i)(49)의 더 낮은 저항기 노드를 나타내는데 이용될 것이고, 더 낮은 선택된 저항기 노드 Nr(i)L(52)의 전압은, 페어링된 더 높은 선택된 저항기 노드 Nr(i)H(50)보다 낮은 상대적 전압을 가질 것이다. 선택된 저항기 노드 쌍 Nr(i)(49)는 MSB 코드(48)에 기초하여, 더 낮은 선택된 저항기 노드 Nr(i)L(52) 및 더 높은 선택된 저항기 노드 Nr(i)H(50)을 포함한다. 더 낮은 선택된 저항기 노드 Nr(i)L(52) 및 더 높은 선택된 저항기 노드 Nr(i)H(50)에서 선택된 저항기 노드 쌍 Nr(i)(49)의 전압은 보조 DAC 입력 전압 단자들(34I, 36I)에 걸쳐 보조 DAC 입력 전압 Vsec_in 로서 보조 분압기(32)에 제공된다. 아래에서 논의되는 바와 같이, 보조 분압기(32)는, 보조 DAC 입력 전압 단자들(34I, 36I)에 걸쳐 인가된 보조 DAC 입력 전압 Vsec_in 을, 아날로그 표현에서 변환된 DAC 입력 코드(15)를 표현하는 제 2의 더 정밀한 전압으로 분배한다.
[0044] 도 2를 계속 참조하면, 이상적인 주 저항기 스트링의 선택된 저항기 노드 쌍 Nr(i)(49)의 분배된 전압은, DAC 입력 전압 Vdac_in(33)을 주 저항기 스트링(40)의 주 저항기들의 수로 나눈 함수일 것이다. 이러한 이상적인 주 저항기 스트링에서, 보조 분압기(32)와 같은 부수적 또는 보조 로드 회로들로부터 왜곡들 또는 비선형들이 없으면, 선택된 저항기 노드 쌍 Nr(i)(49)의 전압은 이상적 전압 Videal(미도시)로 지칭될 것이다. 도 2를 계속 참조하여, 개입하는 분리 회로를 제공함이 없이 주 분압기(30) 및 보조 분압기(32)가 함께 커플링되면, 선택된 저항기 노드 쌍 Nr(i)(49)의 실제 전압 Vactual(미도시)는 이상적 전압 Videal와는 상이할 것인데, 그 이유는, 보조 분압기(32)의 보조 로드가 분리 없이 주 분압기(30)에 직접 커플링될 것이기 때문이다. 따라서, 보조 분압기(32)의 저항성 특성들은 선택된 저항기 노드 쌍들 Nr(i)(49)에 걸친 저항을 변경 또는 왜곡할 것이다.
[0045] 도 2를 계속 참조하면, 주 저항기 스트링(40)이 분리 없이 보조 분압기(32)에 직접 커플링되는 경우 생성되는 보조 로드에 대해 조절하기 위해, 주 저항기 스트링(40)은 이 실시예에서 제 1 조절 회로(54)를 포함한다. 제 1 조절 회로(54)는 이 예에서, 주 저항 Rp(56) 및 적어도 하나의 제 1 프랙셔널 저항 Rfrac1(58)을 포함한다. 도 2 내지 도 14에서, 제 1 조절 회로(54)는 저항기 노드 회로(47)를 포함할 것이다. 따라서, 아래에서 더 상세히 논의되는 바와 같이, 주 저항기 스트링(40)이 분리 없이 보조 분압기(32)에 직접 커플링되는 경우, 프랙셔널 저항 Rfrac1(58)이 선택된 저항기 노드 쌍들 Nr(i)(49)에 걸친 저항에 커플링된다. 보조 분압기(32)가 분리되거나 주 분압기(30)에 커플링되지 않은 것처럼, 선택된 저항기 노드 쌍 Nr(i)(49)에 걸친 저항을 보상하고 제공하도록 프랙셔널 저항 Rfrac1(58)이 선택된다. 따라서, 선택된 저항기 노드 쌍 Nr(i)(49)에 따라, 주 분압기(30)에 의해 보조 분압기에 제공되는 이상적 전압 Videal이 유지된다. 따라서, 도 2의 제 1 조절 회로(54)에 있어서, 이상적 전압 Videal을 유지하기 위해, 주 분압기(30)와 보조 분압기(32) 사이에 분리 회로들을 제공할 필요성이 요구되지 않는다. 이것은 도 4에서 시작하는 아래에서 더 상세히 논의된다. 이제, 선택된 코오스 분배된 주 전압 Vp를 DAC 출력 전압 Vout(38)로 추가로 분배하는 것이 도 2를 계속 참조하여 논의될 것이다.
[0046] 도 2를 계속 참조하면, 코오스 주 출력 전압 단자들(34O, 36O)에 걸친 코오스 주 출력 전압 Vp는 보조 분압기(32)에 걸쳐 인가된다. 보조 분압기(32)는 보조 저항기 스트링(60), 및 달리 "보조 분압기 스위치(64)"로 알려진 보조 스위치 유닛(64)을 포함한다. 보조 분압기(32)는, 보조 DAC 입력 전압 단자들(34I, 36I)에 걸쳐 인가된 보조 DAC 입력 전압 Vsec_in로서, 코오스 주 출력 전압 단자들(34O, 36O)에서 코오스 주 출력 전압 Vp를 수신하도록 구성된다. 보조 분압기(32)는 LSB 코드(66)를 수신하도록 추가로 구성된다. DAC 출력 전압 Vout(38)는, 이 예에서 DAC 입력 코드(15)의 최하위 비트(LSB) 코드(66)에 기초하여 선택된다. LSB 코드(66)는 또한 "보조 DAC 입력 코드(66)"로 공지된다. LSB 코드(66)는, 선택된 제 2 저항기 노드 Nsr(0) - Nsr(Y-1)로부터 DAC 출력 전압 Vout(38)를 선택하도록 구성되는 보조 스위치 유닛(64)을 제어하며, 여기서 Y=LSB 코드(66)이다.
[0047] 도 2의 듀얼-스트링 DAC(28)의 보조 분압기(32)에 걸쳐 인가되는 이상적인 전압 Videal을 유지하는 것은, 주 분압기(30)와 보조 분압기(32)가 임피던스 분리 없이 상호접속되는 경우 세(3)개의 예시적인 상호접속 원리들을 갖는다. 이와 관련하여, 도 3은, 도 1 및 도 2를 추가로 참조하여 3개의 예시적인 상호접속 관계들에 의해 표현되는 이러한 세(3)개의 상호접속 원래들의 예시적인 예이다. 제 1 상호접속 관계(68)는, 보조 분압기(32)가 주 분압기(30)로부터 임피던스 분리된 것처럼, 선택된 저항기 노드 쌍 Nr(i)(49)의 저항 특성들을 유지하기 위해, 주 분압기(30)의 선택된 저항기 노드 쌍 Nr(i)(49)에 커플링되는 제 1 조절 회로(54)에 제공되는 저항을 예시한다. 이와 관련하여, 제 1 상호접속 관계(68)는 다음과 같이 제공되며:
Rp = Rsd || (Rp + Rfrac),
이것은 수학적으로,
1/(1/(Rp+Rfrac) + (1/Rsd)) = Rp
로 표현될 수 있다.
[0048] 제 1 조절 회로(54)의 주 저항 Rp(56) 및 제 1 프랙셔널 저항 Rfrac(58)는 주 분압기(30)의 선택된 더 낮은 선택 저항기 노드 Nr(i)L(52)와 더 높은 선택 저항기 노드 Nr(i)H(50) 사이에 커플링된다. 제 1 조절 회로(54)의 결합된 주 저항은 주 저항 Rp(56) 및 프랙셔널 저항 Rfrac(58)의 직렬 저항을 포함한다. 보조 저항기 스트링(60)의 결합된 보조 직렬 저항 Rsd(70)는 보조 저항기 스트링(60)의 복수의 보조 저항기들 Rs(0)-Rs(Y-1)의 토탈 직렬 저항을 포함한다. 따라서, 제 1 조절 회로(54)가 임피던스 분리 없이, 보조 저항기 스트링(60)에 병렬로 커플링되는 경우, 제 1 조절 회로(54)의 저항(즉, 주 저항 Rp(56) + 프랙셔널 저항 Rfrac(58))은 결합된 보조 직렬 저항 Rsd(70)과 병렬로 커플링된다. 따라서, 제 1 상호접속 관계(68)는, 주 저항 Rp = Rsd || (Rp + Rfrac) 또는 1/(1/(Rp+Rfrac))+1/Rsd)) = Rp로 표현된다.
[0049] 제 1 조절 회로(54)의 주 저항 Rp(56) 및 제 1 프랙셔널 저항 Rfrac(58)의 저항들은 보조 저항기 스트링(60)의 저항에 특정된다. 주 저항 Rp(56) 및 제 1 프랙셔널 저항 Rfrac(58)의 저항들은, 보조 저항기 스트링(60)이 선택된 저항기 노드 쌍들 Nr(i) 49에 커플링되는 경우, 선택된 저항기 노드 쌍들 Nr(i) 49에 걸친 저항이, 보조 분압기(32)가 주 분압기(30)로부터 임피던스 분리된 것과 동일하도록 선택된다.
[0050] 도 2의 듀얼-스트링 DAC(28)의 선택된 저항기 노드 쌍 Nr(i) 49의 이상적 전압 Videal을 유지하기 위해, 선택된 저항기 노드 쌍 Nr(i) 49에 걸친 저항을 유지하는 것에 추가로, 이 예에서, 저항을, 선택된 저항기 노드 쌍 Nr(i) 49 초과로 전압 레일 노드 Vtop(44) 까지, 그리고 저항을, 선택된 저항기 노드 쌍 Nr(i) 49 미만으로 접지 레일 노드 Vbot(46)까지 유지하는 것이 또한 필요하다. 이러한 방식으로, 주 저항기 스트링(40)의 토탈 저항은, 주 저항기 스트링(40)과 보조 저항기 스트링(60) 사이의 임피던스 분리에 대한 필요 없이, 저항기 노드 쌍 Nr(i) 49의 이상적 전압 Videal을 유지하도록 조절된다. 그렇지 않으면, 선택된 저항기 노드 쌍 Nr(i) 49에 걸쳐 분배되는 코오스 분배된 주 출력 Vp는 그의 이상적 전압 Videal과는 상이할 것이다.
[0051] 도 3을 계속 참조하면, 전압 레일 노드 Vtop(44)(도 2)와 상위 선택된 저항기 노드 Nr(i)H 50 사이에 커플링되는 토탈 저항 값을 예시하기 위해 제 2 상호접속 관계(72)가 제공된다. 전압 레일 노드 Vtop(44)와 상위 선택된 저항기 노드 Nr(i)H 50 사이의 저항은, 선택된 저항기 노드 쌍 Nr(i) 49의 선택에서 조절들을 보상하도록 조절된다. 제 2 상호접속 관계(72)는, 주 저항기 스트링(40)의 저항을 유지하기 위해, 전압 레일 노드 Vtop(44)와 상위 선택된 저항기 노드 Nr(i)H 50 사이에 커플링될 토탈 저항을 제공한다. 이러한 방식으로, 상위 선택된 저항기 노드 Nr(i)H 50 의 전압은, 임피던스 분리를 갖는 이상적인 주 분압기(미도시)의 등가의 선택된 저항기 노드의 전압과 동일하거나 실질적으로 동일하게 유지될 것이다. 이와 관련하여, 제 2 상호접속 관계(72)는, 다음과 같이 제공된다.
(N-i-1)*Rp+Rbulk2
여기서, Rbulk2는 제로(0)와 동일할 수 있고,
N은, 주 저항기 스트링(40)의 선택가능한 선택된 저항기 노드 쌍들 Nr(i) 49(즉, 선택가능한 저항기 노드 쌍들)의 수이고,
i는 현재 디코딩되는 MSB 코드(48)이다.
[0052] 제 2 상호접속 관계(72)는, 전압 레일 노드 Vtop(44)와 상위 선택된 저항기 노드 Nr(i)H 50 사이의 토탈 저항을 결정한다. 이상적인 주 저항기 스트링(40)의 경우, 토탈 저항은, 전압 레일 노드 Vtop(44)와 상위 선택된 저항기 노드 Nr(i)H 50 사이의 선택가능한 고유 저항기 노드 쌍들의 수 곱하기 주 저항 Rp(56)와 동일하거나 실질적으로 동일할 것이다. 듀얼-스트링 DAC(28)에서 임의의 바이어싱에 기초하여 저항에 대한 추가적인 교정들이 요구되면, 선택적인 제 2 벌크 저항 Rbulk2가 포함될 수 있다.
[0053] 도 3을 계속 참조하면, 접지 레일 노드 Vbot(46)와 하부 선택 저항기 노드 Nr(i)L(52) 사이에 커플링된 토탈 저항 값을 예시하기 위한 제 3 상호접속 관계(74)가 제공된다. 접지 레일 노드 Vbot(46)와 하부 선택 저항기 노드 Nr(i)L(52) 사이의 저항은, 선택된 저항기 노드 쌍 Nr(i)(49)의 선택에서 조절들을 보상하도록 조절된다. 제 3 상호접속 관계(74)는, 주 저항기 스트링(40)의 저항을 유지하기 위해, 접지 레일 노드 Vbot(46)와 하부 선택 저항기 노드 Nr(i)L(52) 사이에 커플링될 토탈 저항을 제공한다. 이러한 방식으로, 하부 선택 저항기 노드 Nr(i)L(52)의 전압은, 임피던스 분리에 의해, 이상적 주 분압기(미도시)에서 동등한 선택된 저항기 노드의 전압과 동일하거나 실질적으로 동일하게 유지될 것이다. 이와 관련하여, 제 3 상호접속 관계(74)는 다음과 같이 제공된다.
i*Rp+Rbulk1,
여기서,
Rbulk1은 제로(0)와 동일할 수 있고,
N은, 주 저항기 스트링(40)의 선택가능한 선택 저항기 노드 쌍들 Nr(i)(49)(즉, 선택가능한 저항기 노드 쌍들)의 수이고,
i는 현재 디코딩된 MSB 코드(48)이다.
[0054] 제 3 상호접속 관계(74)는, 접지 레일 노드 Vbot(46)와 하부 선택 저항기 노드 Nr(i)L(52) 사이의 토탈 저항을 결정한다. 이상적인 주 저항기 스트링(40)의 경우, 토탈 저항은, 접지 레일 노드 Vbot(46)와 하부 선택 저항기 노드 Nr(i)L(52) 사이의 선택가능한 고유 저항기 노드 쌍들의 수 곱하기 주 저항 Rp(56)과 동일하거나 실질적으로 동일할 것이다. 선택적인 제 2 벌크 저항 Rbulk1은, 듀얼-스트링 DAC(48)의 임의의 바이어싱에 기초하여, 저항에 대한 추가적인 교정들이 요구되는 경우 포함될 수 있다. 모든 3개의 상호접속 관계들이 동시에 충족되는 경우, 이상적인 전압이 Nr(i)L(52) 및 Nr(i)H(50)에서 유지될 것이다.
[0055] 후속하는 예시적인 실시예들 각각에서, 주 저항 Rp(56) 및 적어도 하나의 제 1 프랙셔널 저항 Rfrac(58)으로 지칭되는 저항들은, 단일 저항기 또는 복수의 저항기 단위들 Ru로 구성될 수 있다. 저항기 단위 Ru는, 주 저항 Rp(56) 및 적어도 하나의 제 1 프랙셔널 저항 Rfrac(58)에 대한 필수적 저항 값들의 총합을 이루도록 결합될 수 있는 공통 저항 단위 값이다. 설계 선택들에 기초하여, 저항기 단위 Ru의 저항은 주 저항 Rp(56) 및 제 1 프랙셔널 저항 Rfrac(58)에 포함되는 공통 팩터 또는 공통 유닛일 수 있음을 주목해야 한다.
[0056] 도 4는, 보조 분압기(32(1))에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성되는 듀얼-스트링 DAC(28(1))의 예시적인 실시예이다. 이 예의 듀얼-스트링 DAC(28(1))는 보조 저항기 스트링(60(1))에 커플링되는 주 저항기 스트링(40(1))을 포함한다. 주 스위치 유닛(42(1))은 복수의 저항기 노드 회로들 중 저항기 노드 회로(47(1))를 선택하도록 구성되고, 저항기 노드 회로는 선택된 저항기 노드 쌍 Nr(i)(49(1))을 포함한다. 보조 저항기 스트링(60(1))에 커플링되는 주 저항기 스트링(40(1))은 분리 회로들 없이 상호접속되는 경우 병렬 저항을 생성한다. 생성된 병렬 저항은, 도 3에서 앞서 논의된 바와 같이, 제 1 상호접속 관계(68), 제 2 상호접속 관계(72) 및 제 3 상호접속 관계(74)에 따라 보상된다. 도 3의 제 1, 제 2 및 제 3 상호접속 관계들(68, 72, 74)에 부합하기 위해, 주 저항기 스트링(40(1))은 복수의 제 1 조절 회로들(54(1)(0)-54(1)(N-1))로 구성된다. 제 1 조절 회로들(54(1))의 수는 N과 동일하고, 여기서 N은, 이 예에서는 선택가능한 고유 저항기 노드 쌍들 Nr(1)(0) 내지 Nr(1)(N-1)(49(1))의 수(2MSB)이다. 본 실시예를 위해, 인덱스 "i"는 선택가능한 저항기 노드 쌍의 인덱스를 나타내도록 이용될 것이고, "not i"는 임의의 선택되지 않은 저항기 노드 쌍들의 인덱스(들)를 나타내도록 이용될 것이다. 예를 들어, 0 내지 7의 범위 중 i = 삼(3)이면, "Nr(1)(3)(49(1))"는 제 4 선택된 저항기 노드 쌍 Nr(1)(3)(49(1))을 나타내고, 인덱스는 0에서 시작한다. "not i"의 예로, 이것은, 선택된 저항기 노드 쌍 Nr(1)(3)(49(1))에 의해 표현되지 않는 임의의 다른 선택된 저항기 노드 쌍 Nr(1)(not 3)을 나타낼 것이다.
[0057] 도 4를 계속 참조하면, 선택가능한 고유의 저항기 노드 쌍들 Nr(1)(0) - Nr(1)(N-1)(49(1)) 중 선택된 고유의 저항기 노드 쌍 Nr(1)(i)(49(1))은, 제 1 조절 회로들(54(1)(0)-54(1)(N-1)) 중 하나로 구성된다. 선택된 고유의 저항기 노드 쌍 Nr(1)(i)(49)은 주 저항 Rp(56(1)), 적어도 하나의 프랙셔널 저항 Rfrac1(58(1)) 및 제 1 스위치 Sp1(76(1))을 포함한다. 적어도 하나의 제 1 조절 회로들(54(1)(0)-54(1)(N-1))은, 직렬로 커플링되는 주 저항 Rp(56(1)) 및 적어도 하나의 프랙셔널 저항 Rfrac1(58(1))로 구성된다. 도 3의 제 1 상호접속 관계(68)의 관계를 충족하기 위해, 제 1 조절 회로들(54(1)(0)-54(1)(N-1))은 대응하는 제 1 프랙셔널 저항들 Rfrac1(58(1)(0)-58(1)(N-1))과 병렬로 커플링되는 각각의 제 1 스위치들 Sp1(76(1)(0)-76(1)(N-1))로 추가로 구성된다. 선택된 저항기 노드 쌍 Nr(1)(i)(49(1))은, 제 1 스위치 Sp1(76(1)(i))를 개방함으로써, 제 1 스위치 Sp1(76(1)(i))를 커플링 모드에 배치하도록 구성된다. 제 1 스위치 Sp1(76(1)(i))는 선택된 저항기 노드 쌍 Nr(1)(i)(49(1))과 연관되어, 선택된 저항기 노드 쌍 Nr(1)(i)(49(1))에 대한 주 저항 Rp(56(1)(i)) 및 제 1 프랙셔널 저항 Rfrac1(58(1)(i))의 결합된 직렬 저항을 생성한다. 보조 저항기 스트링(60(1))의 토탈 보조 직렬 저항 Rsd(70)와 병렬로 커플링되는 이러한 결합된 직렬 저항은, Rp(56(1)) = Rsd || (Rp + Rfrac)의 유효 병렬 저항을 생성할 것이다. 주 저항 Rp(56(1))의 값은 도 3의 Rp = Rsd || (Rp + Rfrac)의 제 1 상호접속 관계(68)에 기초하여 결정될 것이다. 주 저항 Rp(56(1))는 계산된 저항 값이다. 선택된 저항기 노드 쌍 Nr(1)(i)(49(1)) 내에서, 주 저항 Rp(56(1))는 실질적으로 동일할 것이다. 주 저항 Rp(56(1))의 계산된 값은 실질적으로 동일할 것이지만, 선택된 저항기 노드 쌍 Nr(1)(i)(49(1)) 사이에서 물리적으로 커플링된 저항들의 실제 값은 행해진 설계 선택들에 기초하여 요구에 따라 변할 수 있다.
[0058] 도 4를 계속 참조하면, 도 3의 제 2 상호접속 관계(72) 및 제 3 상호 접속관계(74)를 충족하기 위해, 임의의 선택되지 않은 저항기 노드 쌍들 Nr(1)(not i)는 제 1 스위치들 Sp1(76(1)(not i))을 디커플링 모드에 배치하도록 구성된다. 선택되지 않은 저항기 노드 쌍들 Nr(1)(not i)을 디커플링 모드에 배치함으로써, 선택되지 않은 저항기 노드 쌍들 Nr(1)(not i)의 대응하는 저항은 주 저항 Rp(56(1))와 동일하거나 실질적으로 동일할 것이다. 디커플링 모드는, 제 1 스위치들 Sp1(76(1)(not i))이 폐쇄되는 경우이다. 선택되지 않은 저항기 노드 쌍들 Nr(1)(not i)의 제 1 스위치 Sp1(76(1)(not i))을 폐쇄함으로써, 대응하는 제 1 프랙셔널 저항 Rfrac1(58(1)(not i))을 우회하는 단락 회로가 생성된다. 대응하는 제 1 프랙셔널 저항 Rfrac1(58(1)(not i))을 우회함으로써, 제 1 조절 회로들(54(1)(not i))은 주 저항 Rp(56(1))과 실질적으로 동일하도록 조절된다. 제 2 상호접속 관계(72) 및 제 3 상호접속 관계(74)는 충족되는데, 이는, 각각의 선택되지 않은 저항기 노드 쌍들 Nr(1)(not i)이 디커플링 모드에 배치되는 경우 제 1 프랙셔널 저항 Rfrac1(58(1)(not i))이 주 저항기 스트링(40(1))으로부터 제거되기 때문이다.
[0059] 예를 들어, 도 4를 계속 참조하면, 비제한적인 예로, MSB 코드(48(1))는 세(3)개의 비트들을 갖고, "1002"의 비트 값은 십진수 사(410)와 동일하다. 정규화된 저항 단위 Ru에서, 주 저항 Rp는 4Ru와 동일하고, 프랙셔널 저항 Rfrac(58(1)(4))는 .5Ru와 동일하고, 보조 직렬 저항 Rsd(70(1))는 36Ru와 동일하다. 이러한 설계 선택들로, 이 예에서, 도 3의 제 1, 제 2 및 제 3 상호접속 관계들 3개 모두가 충족된다. 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)는 방정식 1/(1/(Rp+Rfrac)+(1/Rsd)) = Rp 에 기초하여 충족되고, 상기 예시적인 값들은 병렬 저항 방정식 1/(1/(4Ru + .5Ru) + (1/36Ru)) = 4Ru = 1Rp에서 제공된다. 또한, 도 3의 제 2 상호접속 관계972) 및 제 3 상호접속 관계(74) 둘 모두가 충족되는데, 이는, 선택되지 않은 저항기 노드 쌍들 Nr(1)(not i)이, 선택되지 않은 노드 쌍들 Nr(1)(not i)과 연관된 제 1 프랙셔널 저항 스위치들 Sp1(76(1)(not i))을 VPtho하도록 구성되기 때문이다. 제 2 상호접속 관계(72), (N-i-1)*Rp+Rbulk2가 충족되는데, 이는, 전압 레일 노드 Vtop(44(1))와 선택된 저항기 노드 쌍 Nr(1)(i)(49(1)) 사이의 토탈 저항이 (N-i-1)*Rp+Rbulk2 (72)와 동일하기 때문이고, 여기서 Rbulk2는 제로(0)와 동일하다. 이 예에서, N은 MSB 코드(48(1))의 최대값과 동일하다(예를 들어, MSB 코드(48(1))가 세(3)개의 비트들을 가지면, N은 팔(8)과 동일하다). 또한, 이 예에서, 선택된 저항기 노드 쌍 Nr(1)(i) 49(1)은 "i"에 의해 결정되며, 여기서 "i"는 이진 수 "1002" 또는 "410"와 동일하고, 주 저항 Rp 56(1)(4) = 4Ru 및 Rbulk2 = 제로(0) 이다. 도 3으로부터의 제 2 상호접속 관계(72) (N-i-1)*Rp+Rbulk2 에 기초하면, 전압 레일 노드 Vtop 44(1) 와 선택된 저항기 노드 쌍 Nr(1)(4) 49(1) 은 (8-4-1)*4Ru + 0과 동일하다. 이 예의 제 2 상호접속 관계(72)는 3*4Ru + 0 또는 12Ru로 추가로 감소된다. 제 2 상호접속 관계(72)의 관계, (N-i-1)*Rp+Rbulk2 (72)가 충족되는데, 이는 주 저항 Rp 56(1)가 4Ru와 동일하기 때문이다. 전압 레일 노드 Vtop 44(1)와 선택된 저항기 노드 쌍 Nr(1)(4) 49(1) 사이에 세(3)개의 주 저항들 Rp 56(1)이 존재한다.
[0060] 도 4를 계속 참조하면, 제 3 상호접속 관계(74), i*Rp + Rbulk1 (74)는 또한 동일한 예를 이용하여 충족될 것이고, 여기서, Rbulk1 는 제로(0)와 동일하다. 방정식은 4*(Rp) + 0 또는 4Rp = 16Ru로 감소된다. 도 4의 예에서, 제 1 프랙셔널 저항 스위치들 Sp1 76(1)(not i)은 모두 폐쇄된다. 이것은, 접지 레일 노드 Vbot 46(1)와 선택된 저항기 노드 쌍 Nr(1)(4) 49(1) 사이에 위치된 네(4)개의 선택되지 않은 저항기 노드 쌍들 Nr(1)(0) - Nr(1)(3) 49(1) 각각에 대해 대응하는 프랙셔널 저항 Rfrac 58(1)을 회로 단락시킬 것이다. 접지 레일 노드 Vbot 46(1) 와 선택된 저항기 노드 쌍 Nr(1)(4) 49(1) 사이의 토탈 저항은 4Rp = 16Ru이다.
[0061] 앞서 설명된 바와 같이, 도 4는, 도 3의 3개의 제 1, 제 2 및 제 3 상호접속 관계들(68, 72, 74) 각각에 부합하는 듀얼-스트링 DAC(28(1))의 예시적인 실시예를 예시한다. 그러나, 많은 가능한 구성들에서 이러한 제 1, 제 2 및 제 3 상호접속 관계들(68, 72, 74)을 활용할 수 있는 다수의 예시적인 실시예들이 존재한다. 이러한 예시적인 실시예들은, 이용 또는 적용 요건들에 기초하여 듀얼-스트링 DAC의 저항기의 수를 감소시킬 수 있다. 이용되지 않는 컴포넌트들을 최소화시키는 것이 동등하게 중요한데, 이는, 컴포넌트가 디바이스에 구축되어야 하는 경우 및 컴포넌트가 이용되지 않는 동작 동안의 시간들에 가치있는 공간이 낭비되기 때문이다. 추가적으로, 본 명세서의 특정 실시예들의 하나의 설계 목적은, 가능한 경우, 앞서 논의된 바와 같이 디바이스 면적의 큰 세그먼트들 소모하고 심지어 성능을 느리게 할 수 있는 분리 회로들을 제거하는 것이다.
[0062] 도 2에 관한 상기 듀얼-스트링 DAC(28)의 논의를 보충하기 위해, 도 5가 제공된다. 도 5는, 듀얼-스트링 DAC(28)의 동작을 설명하기 위한 예시적인 프로세스이다. 먼저, 주 분압기(30)는, DAC 입력 코드(15)에 기초하여, 토탈 저항을 갖는 주 저항기 스트링(40)에 걸친 DAC 입력 전압(Vdac_in)을, 복수의 코오스 분배된 주 전압들로 분배한다 (블록 78). 앞서 논의된 바와 같이, 주 저항기 스트링(40)은, 주 저항기 스트링(40)에 걸쳐 인가된 DAC 입력 전압(Vdac_in)을 복수의 코오스 분배된 주 전압들로 분배하도록 구성되는 복수의 선택가능한 저항기 노드 쌍들 Nr(i)(49)를 포함한다. 주 스위치 유닛(42)은, DAC 입력 코드(15)의 MSB 코드(48)를 수신하고(블록 80), MSB 코드(48)는 디코딩되고, 그 다음, 복수의 저항기 노드 쌍들 Nr(i)(49) 중 저항기 노드 쌍 Nr(i)(49)을 선택하기 위해 변환된다 (블록 81). 주 스위치 유닛(42)은, 복수의 저항기 노드 회로들 중 저항기 노드 회로(47)를 선택하도록 구성되고, 저항기 노드 회로는 선택된 저항기 노드 쌍 Nr(i)(49)을 포함한다.
[0063] 이와 관련하여, 도 6은, 듀얼-스트링 DAC(28(2))의 다른 예시적인 실시예를 예시한다. 이 예시적인 실시예는 주 저항기 스트링(40(2))에 커플링된 저항들의 총 수를 감소시키고, 앞서 도 4에서 논의된 바와 같이, 제 1 스위치 Sp1 76(1)을 제거한다. 듀얼-스트링 DAC(28(2))는 복수의 저항기 노드 회로들 중 저항기 노드 회로(47(2))를 선택하도록 구성되는 주 스위치 유닛(42(2))을 포함하고, 저항기 노드 회로는 Rp(2) + Rfrac(2)과 동일한 저항을 갖는 선택된 저항기 노드 쌍 Nr(2)(i) 49(2)을 포함한다. 선택이 행해지고, 여기서, Rp(2) 및 Rfrac(2)는, 제 1 상호접속 관계(68) Rp(2) = Rsd(2) || (Rp(2) + Rfrac(2))에 의해 결정된 Rp and Rfrac 를 갖는 설계 선택이다. 주 스위치 유닛(42(2))은, 복수의 인접 저항들을 결합하도록 구성되어, 인접 저항들의 결합은 3개의 상호접속 관계들에 의해 결정된다.
[0064] 도 6을 계속 참조하면, 주 저항기 스트링(40(2))은 적어도 하나의 조절 회로 54(2)(0) 내지 54(2)(N-1)를 포함한다. 제 1 조절 회로 54(2)(N-1)는 전압 레일 노드 Vtop(44)(2)에 바로 인접하게 커플링되고, 2개의 저항들, 즉, 주 저항 Rp 56(2)(N-1) 및 제 1 프랙셔널 저항 Rfrac1 58(2)(N-1)으로 구성된다. 다른 제 1 조절 회로들 54(2)(0)은 접지 레일 노드 Vbot 46(2) 에 바로 인접하게 커플링되고, 2개의 저항들, 즉, Rp 56(2)(0) 및 제 1 프랙셔널 저항 Rfrac1 58(2)(0)으로 구성된다. 이 예에서 복수의 제 1 조절 회로들 54(2)(0) 내지 54(2)(N-1)는, 바로 인접한 제 1 조절 회로들 54(2)(1) 및 54(2)(N-2)과 적어도 하나의 제 1 프랙셔널 저항 Rfrac1 58(2)(1) 내지 58(2)(N-1)을 공유한다. 그러나, 제 1 조절 회로들 54(2)(1) 내지 54(2)(N-2)는, 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac) (68)에 여전히 부합하는 대안적인 구성을 이용한다.
[0065] 이와 관련하여, 도 6에서, 복수의 제 1 조절 회로들 54(2)(1) 내지 54(2)(N-2) 각각에서, 프랙셔널 저항들 및 주 저항들의 조합은 요구되는 토탈 저항을 구성하도록 이용될 것이다. 제 1 조절 회로들 54(2)(1) 내지 54(2)(N-2)는, 제 1 상호접속 관계(68)에 기초하여, 주 저항 Rp의 설계 선택 값 마이너스 프랙셔널 저항 Rfrac과 동일한 복수의 주 저항들 Rp 56(2)(1) 내지 56(2)(N-2)을 포함한다. 주 스위치 유닛(42(2))은, 제 1 조절 회로들 54(2)(i)에서 주 저항 Rp 56(2) + 프랙셔널 저항 Rfrac 58(2) 의 토탈 저항을 생성하기 위해 적어도 하나의 제 1 프랙셔널 저항 Rfrac1 58(2)(1) 내지 58(2)(N-1)의 인접한 조합을 포함하도록 구성된다. 복수의 주 저항들 Rp 56(2)(1) 내지 56(2)(N-2)의 저항 값은, 프랙셔널 저항 Rfrac 58(2)의 저항 값과 실질적으로 동일한 저항 값이 복수의 주 저항들 Rp 56(2)(1) 내지 56(2)(N-2) 로부터 제거되는 경우 조절될 것이다. 저항 값에 대한 조절은 필수적인데, 그 이유는, 주 스위치 유닛(42(2))이 2개의 바로 인접한 제 1 프랙셔널 저항들 Rfrac 58(2)을 선택된 저항기 노드 쌍 Nr(2)(1) - Nr(2)(N-2) (49)에 포함할 것이기 때문이다. 이러한 구성에서, 주 저항들 Rp 56(2)(1) 내지 56(2)(N-2)의 값은, 이들의 등가 저항 단위들을 감축시킴으로써 감소되고, 제 1 프랙셔널 저항들 Rfrac 58(2)은 재사용되는 것이 가능하고, 추가적인 제 1 프랙셔널 저항들은 제거되어, 회로 설계에 의해 소모되는 물리적 공간을 절감한다.
[0066] 예를 들어, 도 6을 계속 참조하면, MSB 코드(48(2))는 3개의 비트들을 가져서, N = 23 또는 팔(8)이고, i는 이진 값 1002과 동일하다. 이진 값 1002과 동등한 십진수는 사(410)이다. 정규화된 저항 단위들 Ru에서, Rp = 4Ru, Rfrac = .5Ru 및 Rsd = 36Ru이다. 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)는, 상기 값들 1/(1/(4Ru + .5Ru)) + 1/36Ru)) = 4Ru = Rp로 제 1 상호접속 관계(68)를 푸는 것에 기초하여 충족될 것이다. 제 2 상호접속 관계(72) (N-i-1)*Rp+Rbulk2는, 전압 레일 노드 Vtop 44(2) 와 선택된 저항기 노드 쌍 Nr(2)(4) 49 사이의 토탈 저항이 (N-i-1)*Rp+Rbulk2과 동일하면 충족되고, 여기서, Rbulk2는 제로와 동일할 수 있다. 이 예에서, i = 사(4), 주 저항 Rp 56(2)(4) = 3.5Ru 및 Rbulk2 = 제로(0)이다. 제 2 상호접속 관계(72), (N-i-1)*Rp+Rbulk2에 기초하여, 전압 레일 노드 Vtop 44(2) 와 선택된 저항기 노드 쌍 사이의 저항은 (8-4-1)*4Ru + 0과 동일해야 한다. 이것은, 3*4Ru + 0로 감소되고, 12Ru 또는 3Rp로 추가로 감소된다. 전압 레일 노드 Vtop 44(2) 와 선택된 저항기 노드 쌍 Nr(2)(4) 49(2) 사이의 저항들은 다음과 같이 가산된다: Rp 56(2)(5) + Rp 56(2)(6) + Rp 56(2)(7) + Rfrac 58(2)(6) + Rfrac 58(2)(7). 삽입된 저항 값들로, 공식은 3.5Ru + 3.5Ru + 4Ru + .5Ru + .5 Ru 로 감소되고, 이는 12Ru와 동일하고, 따라서 제 2 상호접속 관계(72)가 충족된다. 제 3 상호접속 관계(74), i*Rp + Rbulk1 (여기서 Rbulk1는 제로(0)와 동일할 수 있음)은, 4*(Rp) + 0 또는 4Rp로 감소된다. 접지 레일 노드 Vbot 46(2)와 선택된 저항기 노드 쌍 Nr(2)(4) 49(2) 사이의 저항을 카운팅하는 것은 4Ru + 3*3.5Ru + 3*.5Ru 또는 16Ru 또는 4Rp가 된다.
[0067] 제 2 예에서 그리고 도 6을 계속 참조하면, 제 1 조절 회로들 54(2)(0) 및 54(2)(N-1)은 이전의 제 1 조절 회로들 54(2)(1) 및 54(2)(N-2)과 상이하게 구성되지만, 모든 조절 회로들을 동일한 결과를 산출한다. MSB 코드 48(2)가 이제 0002와 동일할 것을 제외하고 모든 다른 파라미터들이 동일하면, 상호접속 관계들(68, 72, 74)은 계속 충족될 것이다. 선택된 저항기 노드 쌍 Nr(2)(0) 49(2) 은 주 저항 Rp 56(2)(0) + 제 1 프랙셔널 저항 Rfrac 58(2)(1)을 포함하고, 이는 4.5Ru와 동일하다. 36Ru 와 병렬로 커플링되는 4.5Ru 의저항 값은 앞서 논의된 바와 같이 병렬 저항 방정식에 기초한다. 제 2 상호접속 관계(72)가 충족되고, 6*3.5Ru + 4Ru + 6*.5Ru 로 감소되어, 수학적으로 28Ru로 추가로 감소된다. 28Ru는 전압 레일 노드 Vtop 44(2) 와 상부 선택 저항기 노드 Nr(2)(0)H 50(2) 사이의 일곱(7)개의 선택가능한 저항기 노드 쌍들 Nr(2)(i) 49(2)과 등가이다. 제 3 상호접속 관계(74), i*Rp + Rbulk1 (여기서, Rbulk1 는 제로(0)와 동일함)는 접지 레일 노드 Vbot 46(2)와 하부 선택 저항기 노드 Nr(2)(0)L 52(2) 사이에서 0*(Rp) + 0 = 0Ru로 감소된다. 선택된 저항기 노드 쌍 Nr(2)(0) 49(2)이 접지 레일 노드 Vbot 46(2)에 커플링되기 때문에, 제 3 상호접속 관계(74)가 충족된다. 도 4 및 도 6은, i의 고유 값을 각각 갖는 상이한 주 저항(56)을 갖는 상이한 저항기 노드 쌍(49)을 선택하는 것을 포함하는 예시적인 실시예를 설명한다. 주 저항 Rp 56 및 프랙셔널 저항 Rfrac 58 을 상수로 유지하도록 구성함으로써, 주 분압기(30)의 스위치들을 제거하는 것이 또한 가능하다. 이러한 방식으로, 상이한 저항기 노드 쌍들(49)을 선택하는 대신에, 주 저항기들의 커플링을 재구성하도록 조절 회로들을 구성하는 것이 바람직할 수 있다. 아래에서 논의되는 바와 같이, 보조 분압기(32(2))에 걸친 선택된 저항기 노드 쌍 Nr(2)(i) 49(2) 의 이상적 전압을 유지하기 위해, 전압 레일 노드 Vtop 44(2) 및 선택된 저항기 노드 쌍 Nr(2)(i) 49(2)과 접지 레일 노드 Vbot 46(2) 및 선택된 저항기 노드 쌍 Nr(2)(i) 49(2) 사이의 커플링을 재구성하는 것이 바람직할 수 있다.
[0068] 이와 관련하여, 도 7은, 주 저항 Rp 56(3) 및 적어도 하나의 제 1 프랙셔널 저항 Rfrac 58(3)을 포함하는 주 저항기 스트링(40(3))의 예시적인 실시예를 예시한다. 주 스위치 유닛(42(3))은 복수의 저항기 노드 회로들(47) 중 저항기 노드 회로(47(3))를 선택하도록 구성되고, 저항기 노드 회로(47(3))는 선택된 저항기 노드 쌍 Nr(3)(i) 49(3)을 포함한다. 제 1 프랙셔널 저항 Rfrac 58(3)은 또한 "공유된 프랙셔널 저항"으로 지칭될 수 있다. 도 7의 주 저항기 스트링(40(3))은, 도 3의 제 1, 제 2 및 제 3 상호접속 관계들(68, 72, 74)에 기초하여 동작하도록 설계되고, 도 4 및 도 6의 듀얼-스트링 DAC들의 동작에 포함된다. 그러나, 주 저항기 스트링(40(3))은 복수의 조절 주 저항들 Rp_adj(3)(0) 내지 Rp_adj(3)(N-2)를 포함하는 대안적인 구성이다. 도 7의 실시예는, MSB 코드(48(3))의 증분을 각각 갖는, 전압 레일 노드 Vtop 44(3)과 상위 선택 저항기 노드 Nr(3)(i)H 50(3) 사이로부터 접지 레일 노드 Vbot 46(3)와 하위 선택 저항기 노드 Nr(3)(i)L 52(3) 사이까지의 복수의 조절 주 저항들 Rp_adj(3)(0) 내지 Rp_adj(3)(N-2)를 재구성한다. 이러한 방식으로, 선택된 저항 노드 쌍 Nr(3)(i) 49(3)의 전압들은 대응하는 수의 코오스 분배된 주 전압들만큼 증분할 것이다. 주 저항 Rp 56(3) 는 제 1 프랙셔널 저항 Rfrac 58(3)에 직렬 커플링된다. 주 저항 Rp 56(3) 및 제 1 프랙셔널 저항 Rfrac 58(3)의 직렬 커플링은 보조 저항기 스트링(60(3))에 추가로 병렬 커플링된다. 병렬 커플링은 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)를 충족할 것이다. 제 2 상호접속 관계(72) (N-i-1)*Rp + Rbulk2 는 전압 레일 노드 Vtop 44(3)과 상위 선택 저항기 노드 Nr(3)(i)H 50(3) 사이의 저항을 정의한다. 제 3 상호접속 관계(74), i*Rp + Rbulk1는 접지 레일 노드 Vbot 46(3) 와 하위 선택 저항기 노드 Nr(3)(i)L 52(3) 사이의 저항을 정의한다.
[0069] 도 7을 계속 참조하면, MSB 코드(48(3))의 디코딩된 출력은, 복수의 주 저항기 스트링 스위치들 U(3)(0) 내지 U(3)(3*N-1)를 제어할 것이다. 복수의 주 저항기 스트링 스위치들 U(3)(0) 내지 U(3)(N-1) 중 처음 Nro는 복수의 조절 주 저항들 Rp_adj(3)(0) 내지 Rp_adj(3)(N-2) 사이에 커플링된다. 나머지 복수의 주 저항기 스트링 스위치들 U(3)(N) 내지 U(3)(3*N-1)는 복수의 조절 주 저항들 Rp_adj(3)(0) 내지 Rp_adj(3)(N-2)과, 주 저항 Rp 56(3) 및 적어도 하나의 제 1 프랙셔널 저항 Rfrac 58(3)의 공유된 직렬 커플링 사이에 커플링된다. MSB 코드(48(3))의 디코딩된 출력에 기초하여, 주 저항기 스트링 스위치들 U(3)(N) 내지 U(3)(3*N-1)은 주 저항기 스트링(40(3)) 내의 주 저항 Rp 56(3) 및 제 1 프랙셔널 저항 Rfrac 58(3)의 공유된 직렬 커플링을 선택적으로 커플링할 것이다. MSB 코드(48(3))에 기초한 이러한 선택적인 커플링은 아래에서 논의되는 바와 같이, 제 2 상호접속 관계(72) 및 제 3 상호접속 관계(74)에 따라 구성될 것이다.
[0070] 도 7을 계속 참조하면, 도 8a는, MSB 코드(48(3))가 두(2)개의 비트들을 갖고, 최대 값 N= 22 = 사(4)이고, 이 예의 경우, 002 또는 십진수 변환으로 i = 제로(010)와 동일한 MSB 코드(48(3))를 갖는 동작의 예를 도시한다. 정규화된 저항 단위들 Ru에서, Rp = 4Ru, Rfrac = .5Ru, Rp_adj(3)(0) 내지 Rp_adj(3)(N-2) = Rp, 및 Rsd = 36Ru이다. 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)는 1/(1/(4Ru + .5Ru) + (1/36Ru)) = 4Ru = Rp로 풀린다. 제 2 상호접속 관계(72), (N-i-1)*Rp + Rbulk2는 (여기서 Rbulk2는 제로(0)와 동일함) (4-0-1)*Rp + 0 또는 3Rp로 풀린다. i = 제로(0)인 경우, 주 저항기 스트링 스위치들 U(3)(0) U(3)(1) U(3)(2) U(3)(10) U(3)(11)이 폐쇄된다. 주 저항기 스트링 스위치 폐쇄들은, 전압 레일 노드 Vtop 44(3)와 상위 선택 저항기 노드 Nr(3)(0)H 50(3) 사이에 세(3)개의 조절 주 저항들 Rp_adj(3)(0) 내지 Rp_adj(3)(N-2)를 직렬로 삽입한다. 조절 주 저항들 Rp_adj(3)(0) 내지 Rp_adj(3)(N-2)의 이러한 삽입은 제 2 상호작용 관계(72)가 충족되게 한다. 제 3 상호작용 관계(74), i*Rp + Rbulk1는 (여기서 Rbulk1는 제로(0)와 동일함) 0*Rp + 0 또는 0Rp로 감소된다. 이것은, 하위 선택 저항기 노드 Nr(3)(0)L 52(3)을 접지 레일 노드 Vbot 46(3)에 커플링하고, 저항은 0Rp와 동일하여, 제 3 상호접속 관계(74)가 충족된다.
[0071] 도 7을 계속 참조하면, 도 8b는, MSB 코드(48(3))가 두(2)개의 비트들을 갖고, 최대 값 N= 22 = 사(4)이고, 이 예의 경우, 102 또는 십진수 변환으로 i = 이(210)와 동일한 MSB 코드(48(3))를 갖는 동작의 추가적인 예를 도시한다. 정규화된 저항 단위들 Ru에서, Rp는, 4Ru; Rfrac = .5Ru; Rp_adj(3)(0) 내지 Rp_adj(3)(N-2) = Rp; 및 Rsd = 36Ru이다. 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)는 1/(1/(4Ru + .5Ru)) + 1/36Ru)) = 4Ru = Rp로 풀린다. 제 2 상호접속 관계(72), (N-i-1)*Rp + Rbulk2는 (여기서 Rbulk2는 제로(0)와 동일함) (4-2-1)*Rp + 0 또는 1Rp로 풀린다. i = 2인 경우, 주 저항기 스트링 스위치들 U(3)(0) U(3)(2) U(3)(3) U(3)(6) U(3)(7)이 폐쇄된다. 이는, 전압 레일 노드 Vtop 44(3)와 상위 선택 저항기 노드 Nr(3)(0)H 50(3) 사이에 하나(1)의 Rp_adj(3)(2) 또는 1Rp를 배치하여, 제 2 상호접속 관계(72)가 충족된다. 제 3 상호작용 관계(74), i*Rp + Rbulk1 이고, 여기서 Rbulk1는 제로(0)와 동일한다. 제 3 상호접속 관계(74)를 푸는 것은 2*Rp + 0 또는 2Rp와 동일하다. 이것은, 접지 레일 노드 Vbot 46(3)과 하위 선택 저항기 노드 Nr(3)(2)L 52(3) 사이에 2Rp를 삽입하여, 제 3 상호접속 관계(74)가 충족된다.
[0072] 도 5 내지 도 8은, 주 저항기 스트링(40) 내에, 더 상세하게는, 선택된 저항기 노드 쌍 Nr(i) 49 내에 내장된 조절 회로를 이용하는 예시적인 실시예들이다. 그러나, 전압 레일 노드 Vtop(44)와 주 저항기 스트링(40) 사이 또는 접지 레일 노드 Vbot(46)와 주 저항기 스트링(40) 사이, 또는 둘 모두에 적어도 하나의 추가적인 조절 회로를 도입함으로써 추가적인 실시예들이 가능하다. 이와 관련하여, 도 9는, 적어도 하나의 추가적인 조절 회로를 포함하는 구성을 갖는 듀얼-스트링 DAC(28(4))의 일반화된 접근법이다. 이 예에서, 보조 분압기(32(4))에 커플링된 주 분압기(30(4))가 존재한다. 주 분압기(30(4))는 주 저항기 스트링(40(4)), 주 스위치 유닛(42(4))을 포함하고, 제 2 조절 회로(82(4)) 및/또는 제 3 조절 회로(83(4))를 포함할 수 있다. 주 스위치 유닛(42(4))은, 복수의 저항기 노드 회로들(47) 중 저항기 노드 회로(47(4))를 선택하도록 구성되고, 저항기 노드 회로(47(4))는 선택된 저항기 노드 쌍 Nr(i) 49(4)을 포함한다. 제 2 조절 회로(82(4))는, 전압 레일 노드 Vtop 44(4)와 주 저항기 스트링(40(4)) 사이에 커플링된다. 제 3 조절 회로(83(4))는 접지 레일 노드 Vbot 46(4)와 주 저항기 스트링(40(4)) 사이에 커플링된다. 디코딩된 MSB 코드(48(4))는, 주 스위치 유닛(42(4))의 세팅, 및 제 2 조절 회로(82(4)) 및 제 3 조절 회로(83(4))의 필수적 조절들을 결정할 것이다. 디코딩된 LSB 코드(66(4))는, 보조 스위치 유닛(64)(또는 그렇지 않으면 "보조 분압기 스위치(64)"로 공지됨)에 대한 세팅을 결정할 것이다.
[0073] 이와 관련하여, 도 10은, 3개의 조절 회로들을 갖는 듀얼-스트링 DAC(28(5))의 예시적인 실시예의 예시이다. 도 10의 듀얼-스트링 DAC(28(5))는 주 분압기 30(5)및 보조 분압기(32(5))를 포함한다. 주 분압기(30(5))는, 적어도 제 1 조절 회로 54(5)(1) 내지 54(5)(N-2), 제 2 조절 회로(82(5)), 제 3 조절 회로(83(5)) 및 주 스위치 유닛(42(5))을 포함한다. 주 스위치 유닛(42(5))은, 복수의 저항기 노드 회로들(47) 중 저항기 노드 회로(47(5))를 선택하도록 구성되고, 저항기 노드 회로(47(5))는, 선택된 저항기 노드 쌍 Nr(5)(i) 49(5)을 포함한다. 복수의 제 1 조절 회로들 54(5)(1) 내지 54(5)(N-2)은, 주 저항 Rp 56(5)(1) 내지 56(5)(N-2) 및 적어도 하나의 제 1 프랙셔널 저항 Rfrac 58(5)(1) 내지 58(5)(N-2)을 포함한다. 복수의 제 1 조절 회로들 54(5)(1) 내지 54(5)(N-2) 각각은, 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)에 부합하기 위해, 토탈 저항 (Rp 56(5) + Rfrac 58(5))을 포함하는 도 5 내지 도 9에서 앞서 논의된 제 1 조절 회로들(54(1) 내지 54(4))로 유사하게 구성된다.
[0074] 이와 관련하여, 제 2 조절 회로(82(5)는, 전압 레일 노드 Vtop 44(5)와 하부 선택 저항기 노드 Nr(5)(N-1)L 52(5) 사이에 커플링된다. 제 2 조절 회로(82(5))는, 복수의 제 2 스위치들 86(5)(1) 내지 86(5)(N-1)에 병렬로 커플링된 복수의 제 2 프랙셔널 저항들 Rfrac 84(5)(1) 내지 84(5)(N-1)로 구성된다. 제 2 조절 회로(82(5))는, 제로(0)로부터 N-1까지의 MSB 코드(48(5))의 각각의 증분적 증가에 대해 복수의 제 2 프랙셔널 저항들 Rfrac 84(5)(1) 내지 84(5)(N-1) 중 추가적인 하나를 추가하도록 구성된다. 제 2 조절 회로(82(5))는, 복수의 제 2 스위치들 86(5)(1) 내지 86(5)(N-1)을 폐쇄하고, MSB 코드(48(5))가 0부터 N-1로 증분함에 따라 복수의 제 2 스위치들 86(5)(1) 내지 86(5)(N-1)을 증분적으로 개방함으로써 이를 행한다. 이러한 방식으로, 제 2 조절 회로(82(5))는, 연속적으로 선택된 저항기 노드 쌍들 Nr(5)(0) 내지 Nr(5)(N-1) 49(5) 각각을 갖는 상위 선택 저항기 노드 Nr(5)(i)H 50(5)와 전압 레일 노드 Vtop 44(5) 사이로부터 제거되는 복수의 제 1 프랙셔널 저항들 Rfrac 58(5)(1) 내지 58(5)(N-2) 중 임의의 것을 보상할 것이다. 제 1 프랙셔널 저항 Rfrac 58(5) 변경들을 보상함으로써, 전압 레일 노드 Vtop 44(5)로부터 접지 레일 노드 Vbot 46(5)까지의 주 저항기 스트링(40(5))의 토탈 저항은 실질적으로 일정하게 유지될 것이다. 선택된 저항기 노드 쌍들 Nr(5)(0) 내지 Nr(5)(N-1) 49(5)을 연속적으로 선택하는 경우, 실질적으로 일정한 토탈 저항은 비선형성을 방지한다.
[0075] 도 10을 계속 참조하면, 제 3 조절 회로(83(5))는, 접지 레일 노드 Vbot 46(5)와 상위 선택 저항기 노드 Nr(5)(0)H 50(5) 사이에 커플링된다. MSB 코드(48(5))가 제로(0)로부터 N-1로 증분적으로 증가함에 따라, 제 3 조절 회로(83(5))는 제 2 조절 회로(82(5))에 증분적으로 추가되는 추가적인 제 2 프랙셔널 저항 Rfrac 84(5)을 보상한다. 제 3 조절 회로(83(5))는 복수의 제 3 프랙셔널 저항들 Rfrac 88(5)(1) 내지 88(5)(N-1)을 증분적으로 제거함으로써 보상한다. 제 3 조절 회로(83(5))는, MSB코드(48(5))가 제로(0)인 경우 복수의 제 3 스위치들 90(5)(1) 내지 90(5)(N-1)을 먼저 개방함으로써 보상을 수행한다. 이것은, 선택된 저항기 노드 쌍 Nr(5)(0) 49(5)과 접지 레일 노드 Vbot 46(5) 사이에 제 3 조절 회로(83(5))를 포함하는 복수의 제 3 프랙셔널 저항들 Rfrac 88(5)(1) 내지 88(5)(N-1)을 추가할 것이다. 복수의 제 3 스위치들 90(5)(1) 내지 90(5)(N-1)은, MSB 코드(48(5))가 제로(0)로부터 N-1로 증분함에 따라 증분적으로 폐쇄된다. 제 3 스위치들 90(5)(1) 내지 90(5)(N-1)의 증분적 폐쇄는, 선택된 저항기 노드 쌍 Nr(5)(i) 49(5)과 접지 레일 노드 Vbot 46(5) 사이에 추가되는 추가적인 제 1 프랙셔널 저항들 Rfrac 58(5)(1) 내지 58(5)(N-2) 중 임의의 것을 보상할 것이다. 주 분압기(30(5))는, MSB 코드(48(5))가 N-1로부터 제로(0)로 증분적으로 감소함에 따라 이러한 프로세스를 반전하도록 추가로 구성된다. 제 2 조절 회로(82(5))는, 복수의 제 2 스위치들 86(5)(1) 내지 86(5)(N-1) 중 대응하는 스위치를 증분적으로 폐쇄함으로써 복수의 제 2 프랙셔널 저항들 Rfrac 84(5) 중 하나를 제거한다. 유사하게, 제 3 조절 회로(83(5))는, 복수의 제 3 스위치들 90(5)(1) 내지 90(5)(N-1) 중 대응하는 스위치를 증분적으로 개방함으로써, 복수의 제 3 프랙셔널 저항들 Rfrac 88(5)(1) 내지 88(5)(N-1) 중 하나를 증분적으로 추가할 것이다.
[0076] 도 10의 예시적인 실시예에서, MSB 코드(48(5))는 세(3)개의 비트들을 갖고, N = 23 = 팔(8), Rp = 4Ru, Rfrac = .5Ru, 및 Rsd = 36Ru이다. MSB 코드(48(5)) = i = 제로(0)인 경우, 주 스위치 유닛(42(5))은, 제 3 조절 회로(83(5))를 포함하는 선택된 저항기 노드 쌍 Nr(5)(0) 49(5)을 선택한다. 이 예에서, 선택된 저항기 노드 쌍 Nr(5)(0) 49(5)은 4.5Ru의 저항을 가질 것이고, 이는, 제 1 상호작용 관계(68), (4Ru + .5Ru) || 36Ru = 4Ru를 (4Ru + .5Ru) || 36Ru = 4Ru로 감소시킴으로써 충족한다. 앞서 논의된 바와 같이, 제 2 조절 회로(82(5))는, MSB 코드(48(5))의 각각의 증분적 증가로, 복수의 제 2 프랙셔널 저항들 Rfrac 84(5)(1) 내지 84(5)(N-1) 중 하나를 주 저항기 스트링(40(5))에 증분적으로 추가할 것이다. 초기에, 제 2 조절 회로(82(5))는, i = 제로(0)일 때 복수의 제 2 스위치들 86(5)(1) 내지 86(5)(N-1)이 폐쇄되는 것으로 시작한다. 복수의 제 2 스위치들 86(5)(1) 내지 86(5)(N-1) 중 하나를 증분적으로 개방함으로써, 복수의 제 2 프랙셔널 저항들 Rfrac 84(5)(1) 내지 84(5)(N-1) 중 하나는 주 저항기 스트링(40(5))에 증분적으로 추가된다. 제 2 상호작용 관계(72), (N-i-1)*Rp + Rbulk2 (여기서, Rbulk2는 제로(0)와 동일함)는 전압 레일 노드 Vtop 44(5)와 상위 선택 저항기 노드 Nr(5)(0)H 50(5) 사이에서 (8-0-1)*(4Ru) + 0 = 28Ru로 풀린다. 이것은, 전압 레일 노드 Vtop 44(5)와 상위 선택 저항기 노드 Nr(5)(0)H 50(5) 사이에 28Ru를 초래할 것이어서, 제 2 상호작용 관계(72)가 충족된다. 제 3 상호작용 관계(74), i*Rp + Rbulk1 (여기서, Rbulk1는 제로(0)와 동일함)는 접지 레일 노드 Vbot 46(5)와 하부 선택 저항기 노드 Nr(5)(0)L 52(5) 사이에서 0*4Ru + 0 = 0Ru로 풀린다. 하부 선택 저항기 노드 Nr(5)(0)L 52(5)가 접지에 커플링되기 때문에, 접지 레일 노드 Vbot 46(5)와 하부 선택 저항기 노드 Nr(5)(0)L 52(5) 사이에 0Ru가 존재하고, 따라서 제 3 상호작용 관계(74)가 충족된다.
[0077] 도 10을 계속 참조하면, MSB 코드(48(5))는 제로(0)로부터 일(1)로 증분되고, i = 일(1)이고, 선택된 저항기 노드 쌍 Nr(5)(1) 49(5)은 복수의 제 1 조절 회로들 54(5)(1) 중 하나를 포함한다. 이 예에서, 선택된 저항기 노드 쌍 Nr(5)(1) 49(5)는 4.5Ru의 저항을 가질 것이고, 이는, 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)을 (4Ru + .5Ru) || 36Ru = 4Ru로 감소시킴으로써 충족한다. 제 2 조절 회로(82(5))는, 복수의 제 2 프랙셔널 저항들 Rfrac 84(5)(1) 중 하나를 주 저항기 스트링(40(5))에 증분적으로 추가하도록 구성된다. 그 목적은, MSB 코드(48(5))의 각각의 연속적 증분을 갖는 주 저항기 스트링(40(5))으로부터 제거되고 있는 제 1 프랙셔널 저항(58)을 보상하는 것이다. 복수의 제 2 프랙셔널 저항들 Rfrac 84(5)(1) 중 하나는 전압 레일 노드 Vtop 44(5)와 상위 선택 저항기 노드 Nr(5)(1)H 50(5) 사이의 주 저항기 스트링(40(5))에 증분적으로 추가된다. 증분적 추가는, MSB 코드(48(5))의 증가 및 복수의 제 2 스위치들 86(5)(1) 중 대응하는 하나의 개방의 결과이다. 제 2 상호작용 관계(72), (N-i-1)*Rp + Rbulk2는 (8-1-1)*4Ru + 0 = 24Ru로 풀린다. 전압 레일 노드 Vtop 44(5)와 상위 선택 저항기 노드 Nr(5)(1)H 50(5) 사이의 저항은 24Ru이다.MSB 코드(48(5))의 증분적 증가로, 제 3 조절 회로(83(5))는 또한, 복수의 제 3 스위치들 90(5)(1) 중 하나를 폐쇄함으로써 주 저항기 스트링(40(5))으로부터 복수의 제 3 프랙셔널 저항들 Rfrac 88(5)(1) 중 하나를 증분적으로 제거하도록 구성된다. 이것은, 접지 레일 노드 Vbot 46(5)와 하부 선택 저항기 노드 Nr(5)(1)L 52(5) 사이에서 제 3 상호접속 관계(74), i*Rp + Rbulk1가 1*4Ru + 0 = 4Ru로 풀리게 한다. 접지 레일 노드 Vbot 46(5)와 하부 선택 저항기 노드 Nr(5)(1)L 52(5) 사이의 토탈 저항은 4Ru이다. 이러한 예시적인 실시예는, 저항을 조절하여, 주 분압기(30(5))가 각각의 연속적인 저항기 노드 쌍 Nr(5)(i) 49(5)에 걸쳐 선형 전달 함수를 유지하도록 하기 위해 제 1, 제 2, 및 제 3 조절 회로들(54, 82, 83)의 조합을 이용하는 기술을 도입한다. 예시적인 실시예들을 결합하여 하이브리드 실시예를 생성하는 것이 또한 가능하다. 하이브리드는, 제 1 조절 회로들(54), 제 2 조절 회로들(82) 및 제 3 조절 회로들(83)의 조합을 이용할 수 있고, 여기서 프랙셔널 저항들 Rfrac(58)은 인접한 선택된 저항기 노드 쌍들(49)에 의해 공유되어, 스위치들 및 저항들의 수를 추가로 감소시킨다.
[0078] 이와 관련하여, 도 11은, 도 6 및 도 10의 예시적인 실시예들의 하이브리드이다. 도 11의 예시적인 실시예는, 도 10에서 앞서 논의된 바와 같이, 제 1, 제 2 및 제 3 상호접속 관계들(68, 72, 74)을 유지하기 위해 제 1, 제 2 및 제 3 조절 회로들(54, 82, 83)을 이용한다. 주 스위치 유닛(42(6))은, 복수의 저항기 노드 회로들(47) 중 저항기 노드 회로(47(6))를 선택하도록 구성되고, 저항기 노드 회로(47(6))는 선택된 저항기 노드 쌍 Nr(6)(i) 49(6)을 포함한다. 또한, 주 스위치 유닛(42(6))은, 저항기 노드 쌍들 Nr(6)(i) 49(6)에 의해 정의되는 인접하고 중첩하는 저항기 노드 쌍들(49)이 도 6에 설명된 바와 같이 저항들을 결합 및 공유할 수 있도록 구성된다. 중첩 기술의 결과로, 이러한 실시예는 또한, 제 2 조절 회로(82(6))에서 제 2 프랙셔널 저항들 Rfrac 84(6) 및 제 2 스위치들(86(6))의 수를 감소시킬 수 있다. 제 3 조절 회로(83(6))의 제 3 프랙셔널 저항들 Rfrac 88(6) 및 제 3 스위치들(90(6))의 수가 또한 감소될 수 있다.
[0079] 도 11의 예시적인 실시예는, 주 저항기 스트링(40(6)) 및 주 스위치 유닛(42(6))을 포함한다. 주 스위치 유닛(42(6))은, 주 스위치 유닛(42(6))이 디코딩된 MSB 코드(48(6))에 기초하여 선택된 저항기 노드 쌍 Nr(6)(0) 내지 Nr(6)(N-1) 49(6)을 선택하도록 구성된다. 선택된 저항기 노드 쌍 Nr(6)(0) 내지 Nr(6)(N-1) 49(6)의 저항은 설계 선택 값 주 저항 Rp(6) + 프랙셔널 저항 Rfrac(6)과 동일하다. 이러한 예시적인 실시예는, 인접한 조절 회로들로부터의 저항들을 이용하여, Rp(6) + Rfrac(6)의 토탈 선택된 저항기 노드 쌍을 생성할 수 있다. Rp(6) 및 Rfrac(6) 저항 값들은 Rp(6) = Rsd(6) || (Rp(6) + Rfrac(6))가 되도록 하는 설계 선택이다. 주 스위치 유닛(42(6))은 또한, 인접한 저항들의 결합이 제 1, 제 2 및 제 3 상호작용 관계들(68, 72, 74)에 부합하도록 복수의 인접 저항들을 결합하도록 구성된다. 주 저항기 스트링(40(6))은 적어도 하나의 제 1 조절 회로 54(6)(1) 내지 54(6)(N-2), 제 2 조절 회로(82(6)), 및 제 3 조절 회로(83(6))를 포함한다. 제 2 조절 회로(82(6))는 전압 레일 노드 Vtop 44(6) 와 하부 선택 저항기 노드 Nr(6)(N-1)L 52(6) 사이에 커플링된다. 제 2 조절 회로(82(6))는, 복수의 제 2 프랙셔널 저항 Rfrac 84(6)(1) 내지 84(6)(X), 복수의 제 2 스위치들 86(6)(1) 내지 86(6)(X) 및 제 2 조절 저항(92(6))으로 구성된다. 여기서, X는 주 분압기(30(6)) 및 보조 분압기(32(6)) 둘 모두의 저항기 값들의 조합에 의존하는 설계 선택이고, 선택가능한 저항기 노드 쌍들 Nr(6)(0) - Nr(6)(N-1) 49(6)의 수에 의존할 수 있다. 제 3 조절 회로(83(6))는 접지 레일 노드 Vbot 46(6) 및 상위 선택 저항기 노드 Nr(6)(0)H 50(6)에 커플링된다. 제 3 조절 회로(83(6))는, 복수의 제 3 프랙셔널 저항들 Rfrac 88(6)(1) 내지 88(6)(Y), 복수의 제 3 스위치들 90(6)(1) 내지 90(6)(Y) 및 제 3 조절 저항(94(6))으로 구성된다. 여기서, Y는, 주 분압기(30(6)) 및 보조 분압기(32(6)) 둘 모두의 저항기 값들의 조합에 의존하는 설계 선택이고, 선택가능한 저항기 노드 쌍들 Nr(6)(0) - Nr(6)(N-1) 49(6)의 수에 의존할 수 있다. 주 스위치 유닛(42(6))은, 제 1 조절 회로들 54(6)(1) 내지 54(6)(N-2) 각각에서 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)이 충족되도록, Rp + Rfrac의 토탈 저항에 대한 인접한 제 1 프랙셔널 저항들 Rfrac(58)의 조합을 포함하도록 구성된다. 제 2 조절 회로(82(6))는, 제 2 상호접속 관계(72), (N-i-1)*Rp + Rbulk2(여기서, Rbulk2는 제로(0)일 수 있음)에 부합할 제 2 프랙셔널 저항들 Rfrac(84(6))을 증분적으로 추가 또는 제거하도록 구성된다. 제 3 조절 회로(83(6))는, 제 3 상호접속 관계(74), i*Rp + Rbulk1(여기서, Rbulk1는 제로(0)일 수 있음)에 부합할 제 3 프랙셔널 저항들 Rfrac(88(6))을 증분적으로 추가 또는 제거하도록 구성된다. 이러한 구성에서, 인접하게 선택된 저항기 노드 쌍들 Nr(6) 49(6)의 저항 단위들의 재사용으로 인해, 주 저항기 스트링(40(6))에 걸친 저항들의 크기는 이전 실시예들의 주 저항 Rp(56)로 감소될 수 있다.
[0080] 도 11의 예시적인 실시예에서, MSB 코드(48(6))는 삼(3) 비트들을 갖고, N = 23 = 팔(8), Rp = 4Ru, Rfrac = .5Ru, 및 Rsd = 36Ru, Rbulk1 = Rbulk2 = 0이고, MSB 코드(48(6)) = i = zero (010)인 경우, 선택된 저항기 노드 쌍은 제 3 조절 회로(83(6))을 포함할 Nr(6)(0) 49(6)일 것이다. 이 예에서, 복수의 제 3 스위치들 90(6)(0) 내지 90(6)(Y)을 포함하는 제 3 조절 회로(83(6))는 모두 개방되어, 복수의 제 3 프랙셔널 저항들 Rfrac 88(6)(0) 내지 88(6)(Y)을 선택된 저항기 노드 쌍 Nr(6)(0) 49(6)에 추가한다. 선택된 저항기 노드 쌍 Nr(6)(0) 49(6)의 저항은 4.5Ru의 토탈 저항을 가질 것이고, 이것은 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac), 또는 (4Ru + .5Ru) || 36Ru = 4Ru를 충족한다. 제 2 조절 회로(82(6))는, 복수의 제 2 스위치들 86(6)(0) 중 하나를 폐쇄하도록 구성되어, 복수의 제 2 프랙셔널 저항들 Rfrac 84(6)(0) 내지 84(6)(X)을 주 저항기 스트링(40(6))으로부터 제거한다. 전압 레일 노드 Vtop 44(6)와 상위 선택 저항기 노드 Nr(6)(0)H 50(6) 사이에 커플링된 저항 단위 Ru의 수는 28Ru이다. 제 2 상호접속 관계(72), (N-i-1)*Rp + Rbulk2는 (8-0-1)*4Ru + 0 = 28Ru로 풀린다. 28Ru의 저항은 전압 레일 노드 Vtop 44(6) 와 상위 선택 저항기 노드 Nr(6)(0)H 50(6) 사이의 정확한 저항이다. 제 3 조절 회로(83(6))는, 복수의 제 3 스위치들 90(6)(0) 내지 90(6)(Y)을 개방하도록 구성되어, 복수의 제 3 프랙셔널 저항들 Rfrac 88(6)(0) 내지 88(6)(Y)을 주 저항기 스트링(40(6))에 추가한다. 하부 선택 저항기 노드 Nr(6)(0)L 52(6)이 접지 레일 노드 Vbot 46(6)에 커플링되기 때문에, 접지 레일 노드 Vbot 46(6)와 하부 선택 저항기 노드 Nr(6)(0)L 52(6) 사이에 커플링된 저항 단위들 Ru의 수는 0Ru이다. 제 3 상호접속 관계(74), i*Rp + Rbulk1는 (8-0-1)*4Ru + 0 = 0Ru 로 풀리고, 이는, 이러한 제 1 예에서, 접지 레일 노드 Vbot 46(6)와 하부 선택 저항기 노드 Nr(6)(0)L 52(6) 사이의 저항이다.
[0081] 도 11을 계속 참조하면, MSB 코드(48(6))를 0112로 설정하고 이는 십진수로 삼(310)과 동일한 i로 십진법으로 변환되는 제 2 예가 제공된다. 일정하게 유지되는 모든 다른 세팅들은, 주 스위치 유닛(42(6))이 선택된 저항기 노드 쌍 Nr(6)(3) 49(6)을 선택하는 것을 초래할 것이다. 선택된 저항기 노드 쌍 Nr(6)(3) 49(6) 의 저항은 2Ru + 2.5Ru 또는 4.5Ru이다. 제 1 상호접속 관계(68)는 동일하게 유지되고, 36Ru || (4Ru + .5Ru) = 4Ru이다. 제 2 상호접속 관계(72)는 (8-3-1)*4Ru + 0 = 16Ru로 풀린다. 제 2 조절 회로 82(6)는 복수의 제 2 스위치들(86(6))을 개방하도록 구성된다. 복수의 제 2 스위치들(86(6))을 개방하는 것은, 상위 선택 저항기 노드 Nr(6)(3)H 50(6)와 전압 레일 노드 Vtop 44(6) 사이의 16Ru의 토탈 저항에 대해 1.5Ru를 주 저항기 스트링(40(6))에 추가한다. 제 3 상호접속 관계(74)는 3*4Ru + 0 = 12Ru로 풀린다. 제 3 조절 회로(83(6))는 복수의 제 3 스위치들 90(6)(3) 중 하나를 폐쇄하도록 구성된다. 복수의 제 3 스위치들 90(6)(3) 중 하나를 폐쇄하는 것은, 하위 선택 저항기 노드 Nr(6)(3)L 52(6)과 접지 레일 노드 Vbot 46(6) 사이의 12Ru의 토탈 저항에 대해 1.5Ru를 주 저항기 스트링(40(6))으로부터 제거한다. 이러한 하이브리드 실시예는 인접한 저항들을 레버리지하고, 이러한 방식으로 제 2 조절 회로(82) 및 제 3 조절 회로(83)의 스위치들 및 저항들의 수를 또한 감소시킨다.
[0082] 이와 관련하여, 도 12는, 복수의 제 1 조절 회로들(54(7)) 중 몇몇을 복수의 고유 MSB 코드들(48(7))에 대해 완전히 동일하게 함으로써, 적어도 하나의 제 1 조절 회로 4(7)(0) 내지 54(7)(N-1)가 스위치들 및 저항들의 수를 추가로 감소시키도록 허용하는 예시적인 실시예이다. 즉, 이러한 실시예는, 복수의 고유 MSB 코드들(48(7))(미도시)에 대해 동일한 선택가능한 저항기 노드 쌍들 Nr(6)(i) 49(6)을 갖는다. 이것은, 주 저항기 스트링(40(7))을 구성하기 위해 요구되는 저항 단위들 및 스위치들의 수를 거의 절반까지 감소시키는 이점을 갖는다. 이러한 예시적인 실시예에서, 주 분압기(30(7))는, 주 저항기 스트링(40(7), 주 스위치 유닛(42(7)), 적어도 하나의 제 1 조절 회로 54(7)(0) 내지 54(7)(N-1), 제 2 조절 회로(82(7)), 및 제 3 조절 회로(83(7))을 포함한다. 제 2 조절 회로(82(7))는 전압 레일 노드 Vtop 44(7)와 주 저항기 스트링(40(7)) 사이에 커플링된다. 제 3 조절 회로(83(7))는 접지 레일 노드 Vbot 46(7)와 주 저항기 스트링(40(7)) 사이에 커플링된다. 주 저항기 스트링(40(7))에 커플링된 주 스위치 유닛(42(7))은 복수의 저항기 노드 회로들(47) 중 저항기 노드 회로(47(7))를 선택하도록 구성되고, 저항기 노드 회로(47(7))는 선택된 저항기 노드 쌍 Nr(7)(i) 49(7)을 포함한다.
[0083] 도 12에서, 복수의 제 1 조절 회로들 54(7)(0) 내지 54(7)(N-1) 중 각각의 하나는, Rp(7) + Rfrac(7)과 동일한 저항 값으로 구성된다. Rp(7) + Rfrac(7) 의 저항 값은, 복수의 제 1 조절 회로들 54(7)(0) 내지 54(7)(N-1) 중 각각의 하나가 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)을 충족하도록 허용한다. 제 2 조절 회로(82(7))는, MSB 코드(48(7))에 기초하여 복수의 제 2 프랙셔널 저항들 Rfrac 84(7)(0) 내지 84(7)(X)를 주 저항기 스트링(40(7))에 추가하거나 제거하도록 구성되는 복수의 제 2 스위치들 86(7)(0) 내지 86(7)(X)을 포함한다. 복수의 제 2 프랙셔널 저항들 Rfrac 84(7)(0) 내지 84(7)(X) 중 하나를 추가하거나 제거하는 것은, 제 2 조절 회로(82(7))가 전압 레일 노드 Vtop 44(7)와 상위 선택 저항기 노드 Nr(7)(i)H 50(7) 사이에서 제 2 상호접속 관계(72), (N-i-1)*Rp + Rbulk2 저항 단위들을 충족하게 한다.
[0084] 도 12를 계속 참조하면, 제 3 조절 회로(83(7))는, MSB 코드(48(7))에 기초하여 접지 레일 노드 Vbot 46(7)와 하위 선택 저항기 노드 Nr(7)(i)L 52(7) 사이에 복수의 제 3 프랙셔널 저항들 Rfrac 88(7)(0) 내지 88(7)(Y)을 중 대응하는 하나를 제거 또는 추가하도록 구성되는 복수의 제 3 스위치들 90(7)(0) 내지 90(7)(Y)을 포함한다. 복수의 제 3 프랙셔널 저항들 Rfrac 88(7)(0) 내지 88(7)(Y) 중 하나를 추가하거나 제거하는 것은, 제 3 조절 회로(83(7))가 접지 레일 노드 Vbot 46(7)와 하위 선택 저항기 노드 Nr(7)(i)L 52(7) 사이에서 제 3 상호접속 관계(74), i*Rp + Rbulk1 저항 단위들을 충족하게 한다. 복수의 제 2 프랙셔널 저항들 Rfrac 84(7)(0) 내지 84(7)(X) 중 하나 및 복수의 제 3 프랙셔널 저항들 Rfrac 88(7)(0) 내지 88(7)(Y) 중 하나를 추가하거나 제거하는 것은, 선택된 저항기 노드 쌍 Nr(7)(0) 내지 Nr(7)(N-1) 49(7)의 변화를 보상한다. 제 1 프랙셔널 저항들 58 Rfrac과 등가가 전압 레일 노드 Vtop 44(7)와 상위 선택 저항기 노드 Nr(7)(i)H 50(7) 사이에서 제거되면, 제 2 조절 회로(82(7))가 다른 프랙셔널 저항 58 Rfrac을 주 저항기 스트링(40(7))에 추가하는 것이 요구된다. 또한, MSB 코드(48(7))가 증분됨에 따라, 접지 레일 노드 Vbot 46(7)와 하위 선택 저항기 노드 Nr(7)(i)L 52(7) 사이에서 주 저항기 스트링(40(7))으로부터 프랙셔널 저항 58 Rfrac을 제거하는 것이 또한 요구된다. 프랙셔널 저항들 58 Rfrac의 추가 또는 제거는, 접지 레일 노드 Vbot 46(7)와 하위 선택 저항기 노드 Nr(7)(i)L 52(7) 사이에 방금 추가된 이전에 선택된 저항기 노드 쌍(49)으로부터의 추가적인 제 1 프랙셔널 저항(58) 때문이다.
[0085] 도 12에 관해, 하기 설정들, MSB 코드(48(7))가 사(4) 비트들을 갖고, N = 24 = 십육(16), Rp = 3Ru, Rfrac = 1Ru, 및 Rsd = 12Ru, Rbulk1 = Rbulk2 = 0을 갖는 예시적인 실시예가 도시된다. MSB 코드(48(7))가 00002(제로(010)와 동일한 i로 십진법으로 변환됨)과 동일한 경우, 이것은, 주 스위치 유닛(42(7))이 선택된 저항기 노드 쌍 Nr(7)(0) 49(7)을 선택하게 할 것이다. 이 예에서, 선택된 저항기 노드 쌍 Nr(7)(0) 49(7)은, 복수의 제 3 스위치들 90(7)(0) 내지 90(7)(Y)을 포함하는 제 3 조절 회로(83(7))를 포함할 것이다. Y는, 저항기 값 설계 선택 및 선택가능한 저항기 노드 쌍들 Nr(7)(0) 내지 Nr(7)(N-1) 49(7)의 수의 조합의 함수이다. 복수의 제 3 스위치들 90(7)(1) 중 하나는 폐쇄되어, 하위 선택 저항기 노드 Nr(7)(0)L 52(7)를 접지 레일 노드 Vbot 46(7)에 커플링하고, 복수의 제 3 스위치들 90(7)(Y) 중 하나는 개방된다. 복수의 제 3 스위치들 90(7)(Y) 중 하나를 개방하는 것은, 제 3 프랙셔널 저항들 Rfrac 88(7)(Y) 중 하나를 선택된 저항기 노드 쌍 Nr(7)(0) 49(7)에 추가한다. 선택된 저항기 노드 쌍 Nr(7)(0) 49(7) 사이의 저항은, 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac) 또는 3Ru = 12Ru || (3Ru + 1Ru)를 충족하는 4Ru의 토탈 저항을 가질 것이다. 제 2 조절 회로(82(7))는, 복수의 제 2 스위치들 86(7)(X) 중 하나를 폐쇄하고, 복수의 제 2 스위치들 중 둘(2) 86(7)(0) 내지 86(7)(1)을 개방하도록 구성된다. 이러한 방식으로, 제 2 조절 회로(82(7))는, 복수의 제 2 프랙셔널 저항들 Rfrac 84(7)(X) 중 하나를 주 저항기 스트링(40(7))으로부터 제거하고, 복수의 프랙셔널 저항들 중 둘(2) Rfrac 84(7)(0) 내지 84(7)(1)을 주 저항기 스트링(40(7))에 추가한다. 제 2 상호접속 관계(72), (N-i-1)*Rp + Rbulk2는, (16-0-1)*3Ru + 0 = 45Ru로 풀리고, 이는, 전압 레일 노드 Vtop 44(7)와 상위 선택 저항기 노드 Nr(7)(0)H 50(7) 사이의 저항이다. 전압 레일 노드 Vtop 44(7)와 상위 선택 저항기 노드 Nr(7)(0)H 50(7) 사이에 커플링된 저항 단위들 Ru의 수는 45Ru이고, 제 2 상호접속 관계(72)를 충족한다.
[0086] 앞서 논의된 바와 같이, 도 12를 계속 참조하면, 선택된 저항기 노드 쌍 Nr(7)(0) 49(7)은 제 3 조절 회로(83(7))를 포함하지만, 또한 여전히 제 3 상호접속 관계(74)를 충족할 필요가 있다. 이러한 방식으로, 제 3 조절 회로(83(7))는 복수의 제 3 스위치들 중 하나 90(7)(1)를 폐쇄하고, 복수의 제 3 스위치들 중 둘(2) 90(7)(0) 및 90(7)(Y)을 개방하도록 구성된다. 이러한 구성은, 복수의 제 3 프랙셔널 저항들 중 둘(2) Rfrac 88(7)(0) 내지 88(7)(1)을 제거하고, 복수의 제 3 프랙셔널 저항들 중 하나 Rfrac 88(7)(Y)를 주 저항기 스트링(40(7))에 추가한다. 이러한 방식으로, 제 3 상호접속 관계(74), i*Rp + Rbulk1는 0*3Ru + 0 = 0Ru로 풀리고, 이는, 접지 레일 노드 Vbot 46(7)와 하위 선택 저항기 노드 Nr(7)(0)L 52(7) 사이의 저항이다. 하위 선택 저항기 노드 Nr(7)(0)L 52(7)가 접지 레일 노드 Vbot 46(7)에 커플링되기 때문에, 저항 단위들 Ru의 수는 제로이고, 따라서 제 3 상호접속 관계(74)를 충족한다.
[0087] 도 12를 계속 참조하면, MSB 코드 48(7) = i = 일(1)로 설정하고 모든 다른 세팅들을 일정하게 유지하는 제 2 예는 주 스위치 유닛(42(7))이 선택된 저항기 노드 쌍 Nr(7)(1) 49(7)을 선택하는 것을 초래할 것이다. 선택된 저항기 노드 쌍 Nr(7)(1) 49(7) 사이의 저항은 4Ru이다. 제 1 상호접속 관계(68)는, MSB 코드(48(7))가 제로(0)와 동일한 상기 예에서와 동일하게 유지되고, 병렬 방정식 Rp = Rsd || (Rp + Rfrac) or (3Ru + 1Ru) || 12Ru = 3Ru에 의해 충족된다. 제 2 상호접속 관계(72)는 (16-1-1)*3Ru + 0 = 42Ru로 풀린다. 제 2 조절 회로(82(7))는, 복수의 제 2 스위치들 86(7)(0) 내지 86(7)(X)을 개방하도록 구성되어, 상위 선택 저항기 노드 Nr(7)(1)H 50(7) 와 전압 레일 노드 Vtop 44(7) 사이의 42Ru의 주 저항기 스트링(40(7))에 3Ru를 추가한다. 제 3 상호접속 관계(74)는 1*3Ru + 0 = 3Ru로 풀린다. 제 3 조절 회로(83(7))는, 복수의 제 3 스위치들 중 하나 90(7)(Y)를 폐쇄하도록 구성되어, 하위 선택 저항기 노드 Nr(7)(1)L 52(7)와 접지 레일 노드 Vbot 46(7) 사이의 3Ru의 토탈 저항에 대해 주 저항기 스트링(40(7))으로부터 3Ru를 제거한다. 이러한 하이브리드 실시예는 제 2 조절 회로(82(7)) 및 제 3 조절 회로(83(7))의 대안적인 구성에 기초하여 MSB 코드(48(7))의 고유 인스턴스들에 대해 동일한 선택가능한 저항기 노드 쌍들(49)을 레버리지할 수 있다.
[0088] 이와 관련하여, 그리고 도 12를 계속 참조하면, MSB 코드(48(7))이 이(2)와 동일한 경우, 선택된 저항기 노드 쌍 Nr(7)(2) 49(7)는, 상이한 MSB 코드(48(7))를 갖는 상기 앞서 상세히 논의된 선택된 저항기 노드 쌍 Nr(7)(2) 49(7)과 동일하게 유지될 것이다. 차이점은, 제 2 조절 회로(82(7))에서, 주 저항기 스트링(40(7))으로부터 복수의 제 2 프랙셔널 저항들 Rfrac 84(7)(0) 내지 84(7)(X)을 제거할 복수의 제 2 스위치들 중 하나 86(7)(0)를 폐쇄하는 구성이다. 복수의 제 2 프랙셔널 저항들 84(7)(0) 내지 84(7)(X)의 제거는, 전압 레일 노드 Vtop 44(7)와 상위 선택 저항기 노드 Nr(7)(2)H 50(7) 사이로부터 3Ru 또는 1Ru를 제거하는 효과를 갖는다. 제 3 조절 회로(83(7))는, 복수의 제 3 스위치들 90(7)(0) 내지 90(7)(Y)을 개방하여, 복수의 제 3 프랙셔널 저항들 Rfrac 88(7)(0) 내지 88(7)(Y)을 주 저항기 스트링(40(7))에 추가한다. 복수의 제 3 프랙셔널 저항들 88(7)(0) 내지 88(7)(Y)을 추가하는 것은 접지 레일 노드 Vbot 46(7)와 하위 선택 저항기 노드 Nr(7)(2)L 52(7) 사이에 3Ru 또는 1Rp를 추가하는 효과를 갖는다. 프랙셔널 저항들 Rfrac은 전압 레일 노드 Vtop 44(7)와 상위 선택 저항기 노드 Nr(7)(1)H 50(7) 사이로부터 접지 레일 노드 Vbot 46(7)와 하위 선택 저항기 노드 Nr(7)(2)L 52(7) 사이로 재구성된다. 프랙셔널 저항들 Rfrac을 추가 및 제거하는 것은, 하나(1)의 코오스 전압 분배만큼 선택된 저항기 노드 쌍 Nr(7)(2) 49(7)을 증가시키지만, MSB 코드(48(7))가 일(1)과 동일한 경우와 동일한 물리적으로 선택된 저항기 노드 쌍 Nr(7)(1) 49(7)을 유지하는 효과를 갖는다. 제 2 조절 회로(82(7)) 및 제 3 조절 회로(83(7))에 이용되는 요구된 프랙셔널 저항들 Rfrac은 설계 선택들에 의존할 것이다. 저항 값들에 대한 설계 선택들은, 비제한적인 예들로, 예를 들어, 면적 및 기능에 기초하여 설계자에 의해 행해질 수 있다. 도 12의 예시적인 실시예는 복수의 제 2 프랙셔널 저항들 Rfrac 84(7), 및 세(3)개의 저항들을 포함하는 복수의 제 3 프랙셔널 저항들 Rfrac 88(7)을 도시하지만, 조절 회로들(54, 82, 83)에서 프랙셔널 저항들의 수를 더욱 추가로 감소시키는 것이 가능하다.
[0089] 이와 관련하여, 도 13은, 오(5) 비트들을 갖는 MSB 코드(48(8))의 설계 선택을 이용하고, N = 25 = 삼십이 (32), Rp = 1Ru, Rfrac = 1Ru, 및 Rsd = 2Ru, Rbulk1 = Rbulk2 = 0이다. 이러한 예시적인 실시예는, 주 저항기 스트링(40(8)), 주 스위치 유닛(42(8)), 적어도 하나의 제 1 조절 회로 54(8)(0) 내지 54(8)(N-1), 제 2 조절 회로(82(8)), 및 제 3 조절 회로(83(8))로 구성된다. 주 스위치 유닛(42(8))은, 복수의 저항기 노드 회로들(47) 중 저항기 노드 회로(47(80)를 선택하도록 구성되고, 저항기 노드 회로(57(8))는 선택된 저항기 노드 쌍 Nr(8)(i) 49(8)을 포함한다. 선택된 저항기 노드 쌍 Nr(8)(i) 49(8)은 도 13의 선택된 저항기 노드 쌍(49(8))과 연관된 대응하는 MSB 코드(48(8))에 기초하여 선택된다. 스위치들 U1 및 U2는 표시된 코드들에 대해 폐쇄된다. 제 1, 제 2 및 제 3 상호접속 관계(68, 72, 74) 방정식들은 앞서 논의된 것과 동일하게 유지된다. 이 예에서, 보조 직렬 저항 Rsd = 2Ru(이것은, 주 저항 Rp = 프랙셔널 저항 Rfrac = 저항 유닛 Ru를 허용함)는, 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)에 기초한다. Rp = Rfrac = Ru의 결과로, 제 2 조절 회로(82(8))는 단일 제 2 프랙셔널 저항 Rfrac 84(8)을 포함하고, 제 3 조절 회로(83(8))는 단일 제 3 프랙셔널 저항 Rfrac 88(8)을 포함할 수 있다. 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)는 (1Ru + 1Ru) || 2Ru = 1Ru로 풀린다. 선택된 저항기 노드 쌍 Nr(8)(0) 49(8)의 제 1 조절 회로 54(8)(0)는 2Ru 또는 (Rp + Rfrac)를 포함한다.
[0090] 도 13을 계속 참조하면, MSB 코드(48(8))가 제로(0)와 동일한 경우, 제 2 조절 회로(82(8))는 단일 제 2 스위치(86(8))를 개방하여, 전압 레일 노드 Vtop 44(8)와 상위 선택 저항기 노드 Nr(8)(0)H 50(8) 사이에 단일 제 2 프랙셔널 저항 Rfrac 84(8)을 추가한다. 제 2 프랙셔널 저항 Rfrac 84(8)의 추가는 상위 선택 저항기 노드 Nr(8)(0)H 50(8)과 전압 레일 노드 Vtop 44(8) 사이의 31Ru의 토탈 저항을 생성한다. 제 2 상호접속 관계(72), (N-i-1)*Rp + Rbulk2는 (32-0-1)*1Ru + 0 = 31Ru로 풀린다. 제 3 상호접속 관계(74), i*Rp = Rp + Rbulk1는 0*1Ru + 0 = 0Ru로 풀린다. 하위 선택 저항기 노드 Nr(8)(0)L 52(8)이 접지 레일 노드 Vbot 46(8)에 커플링되기 때문에, 이들 사이의 저항은 0Ru와 동일하다.
[0091] 도 13의 MSB 코드(48(8))를 일(1)만큼 증분시키면 MSB 코드(48(8)) = i = 1이고, 선택된 저항기 노드 쌍 Nr(8)(1) 49(8)에 대한 제 1 조절 회로 54(8)(1)는 이전에 선택된 저항기 노드 쌍 Nr(8)(0) 49(8)와 동일하게 유지될 것이다. 그러나, 도 12에서 더 상세히 논의된 바와 같이, 제 2 조절 회로(82(8))의 단일 제 2 프랙셔널 저항 Rfrac 84(8)는, 단일 제 2 스위치(86(8))를 폐쇄함으로써 전압 레일 노드 Vtop 44(8)와 상위 선택 저항기 노드 Nr(8)(0)H 50(8) 사이로부터 제거된다. 제 3 조절 회로(83(8))는, 단일 제 3 스위치(90(8))를 개방함으로써 접지 레일 노드 Vbot 46(8)와 하위 선택 저항기 노드 Nr(8)(1)L 52(8) 사이에서 단일 제 3 프랙셔널 저항 Rfrac 88(8)(0)을 제 3 조절 회로(83(8))에 추가한다. 이것은, 제 2 프랙셔널 저항(84(8))를 제 2 조절 회로(82(8))로부터 제 3 조절 회로(83(8))로 재구성하는 회로 등가 효과를 갖는다. 이러한 방식으로, 제 1, 제 2 및 제 3 상호접속 관계(68, 72, 74) 방정식들이 충족되고, 선택된 저항기 노드 쌍들 Nr(8)(0) 내지 Nr(8)(N-1) 49(8)에 대해 선형 출력 전압이 유지된다. 이러한 예시적인 실시예 및 이전에 논의된 주 분압기들(30) 전부는 전압 구동되는 소스이다. 그 다음, 주 분압기 30(1) 내지 30(8)은, 전압 레일 노드 Vtop 44(1) 내지 44(8)와 접지 레일 노드 Vbot 46(1) 내지 46(8) 사이에 전압을 분배한다.
[0092] 도 14는, 도 12 및 도 13에서 앞서 설명된 실시예들과 유사한 방식으로 동작하는 듀얼-스트링 DAC(28)의 예시적인 실시예를 예시한다. 도 14의 예시적인 실시예는, 앞서 설명된 바와 같은 제 1, 제 2 및 제 3 상호접속 관계들(68, 72, 74)에 부합하도록 기능할 것이다. 도 14는 오(5) 비트를 갖는 MSB 코드(48(9))의 비제한적 설계 선택을 이용하고, N = 25 = 삼십이(32), Rp = 1Ru, Rfrac = 1Ru, 및 Rsd1 = Rsd2 = 2Ru, Rbulk1 = Rbulk2 = 0이다. 이러한 예시적인 실시예는, 주 저항기 스트링(40(9)), 주 스위치 유닛(42(9)), 적어도 하나의 제 1 조절 회로 54(9)(0) 내지 54(9)(N-1), 제 2 조절 회로(82(9)) 및 제 3 조절 회로(83(9))로 구성된다. 주 스위치 유닛(42(9))은, 복수의 저항기 노드 회로들(47) 중 저항기 노드 회로(47(9))를 선택하도록 구성되고, 저항기 노드 회로(47(9))는 선택된 저항기 노드 쌍 Nr(9)(i) 49(9)을 포함한다. Nr(9)(i) 49(9)는 선택된 저항기 노드 쌍(49(9))와 연관된 대응하는 MSB 코드(48(9))에 기초하여 선택된다. 스위치들 U1 내지 U12는 표시된 MSB 코드들(48(9))에 대해 폐쇄된다. 제 1, 제 2 및 제 3 상호접속 관계(68, 72, 74) 방정식들은 상기 실시예들에서 논의된 것과 동일하게 유지된다. 이 예에서, Rp = 프랙셔널 저항 Rfrac = 저항 단위 Ru를 허용하는 보조 직렬 저항은 Rsd2 = Rsd1 = 2Ru이다. 주 저항 Rp = 프랙셔널 저항 Rfrac = 저항 단위 Ru의 값은 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)에 기초한다. 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)는 (1Ru + 1Ru) || 2Ru = 1Ru로 풀린다. 선택된 저항기 노드 쌍 Nr(9)(0) 49(9)의 제 1 조절 회로 54(9)(0)는 2Ru 또는 (Rp + Rfrac)를 포함한다.
[0093] 도 14를 계속 참조하면, MSB 코드(48(9))가 제로(0)와 동일한 경우, 제 2 조절 회로(82(9))는 대응하는 스위치 U1을 폐쇄하고, 제 2 조절 회로(82(9))의 나머지 스위치들을 개방한다. 이러한 방식으로, 제 2 조절 회로(82(9))는 전압 레일 노드 Vtop 44(9)와 상위 선택 저항기 노드 Nr(9)(0)H 50(9) 사이에 8Ru를 추가한다. 저항기 R8은 2Ru이고 2Ru의 병렬 저항 Rsd2를 갖는 것을 주목하는 것이 중요하다. 저항기 R8의 토탈 병렬 저항은 1Ru이다. 제 2 프랙셔널 저항들 Rfrac 84(9)의 추가는, 전압 레일 노드 Vtop 44(9)와 상위 선택 저항기 노드 Nr(9)(0)H 50(9) 사이에 31Ru의 토탈 저항을 생성한다. 제 2 상호접속 관계(72), (N-i-1)*Rp + Rbulk2는 (32-0-1)*1Ru + 0 = 31Ru로 풀린다. 제 3 상호접속 관계(74), i*R= Rp + Rbulk1는 0*1Ru + 0 = 0Ru로 풀린다. 하위 선택 저항기 노드 Nr(9)(0)L 52(9)가 접지 레일 노드 Vbot 46(9)에 커플링되기 때문에, 이들 사이의 저항은 0Ru이다.
[0094] 도 14를 계속 참조하면, 이 실시예는, 복수의 보조 분압기들에 의해 표현되는 보조 분압기를 제공한다. 비제한적인 예로, 도 14는, 보조 저항기 스트링 Rsd1 및 Rsd2 60(9)에 의해 표현되는 예시적인 두(2)개의 보조 분압기들을 도시할 것이다. 도 4 내지 도 14의 실시예들이 설계 선택들, 재료 제한들 및 구성 기술들 등에 기초하여 필요할 수 있는 바와 같이 복수의 보조 분압기들을 포함하는 것이 가능할 수 있다. 어느 보조 저항기 스트링 Rsd1 또는 Rsd2 60(9)이 DAC 출력 전압 Vout 38(9)에 커플링되는지는, 주 스위치 유닛(42(9))에 입력되는 MSB 코드(48(9))에 기초할 것이다. 상기 예에서와 같이, MSB 코드(48(9))가 제로(0)이면, 주 스위치 유닛(42(9))은 스위치 U11을 개방할 것이고, 스위치 U12를 폐쇄할 것이다. 스위치 U11을 개방하는 것은 R8에서 저항기 노드 쌍에 커플링되는 것으로부터 보조 저항기 스트링 Rsd2 60(9)을 제거하지 않을 것이다. 그러나, 스위치 U12를 폐쇄함으로써, DAC 출력 전압 Vout 38(9)은 스위치 U12에 의한 커플링을 통해 보조 저항기 스트링 Rsd1 60(9)에 의해 제공될 것이다. 추가로, 보조 저항기 스트링 Rsd1이 또한 MSB 코드(48(9))에 기초하여 대응하는 선택된 저항기 노드 쌍 Nr(9)(i) 49(9)에 커플링될 것이다. MSB 코드(48(9))가 십이(12)로 증분되면, 보조 저항기 스트링 Rsd1 60(9)은 DAC 출력 전압 Vout 38(9) 및 주 저항기 스트링 40(9) 둘 모두로부터 디커플링될 것이다. 또한, MSB 코드(48(9)) = 십이(1210)인 것에 기초하여, 보조 저항기 스트링 Rsd2 60(9)는 DAC 출력 전압 Vout(38(9))에 커플링된다.
[0095] 도 14의 MSB 코드(48(9))를 일(1)만큼 증분시키는 것을 i = 1로 설정할 것이다. 선택된 저항기 노드 쌍 Nr(9)(1) 49(9)에 대한 제 1 조절 회로 54(9)(1)는, 이전에 선택된 저항기 노드 쌍 Nr(9)(0) 49(9)과 동일하게 유지될 것이다. 제 3 조절 회로(83(9))는 제 3 스위치 U2 90(9)(1)를 개방함으로써, 접지 레일 노드 Vbot 46(9)와 하위 선택 저항기 노드 Nr(9)(1)L 52(9) 사이에서 제 3 조절 회로(83(9))에 단일 제 3 프랙셔널 저항 Rfrac 88(9)(0)을 추가한다. 이러한 방식으로, 제 1, 제 2 및 제 3 상호접속 관계(68, 72, 74) 방정식들이 충족되고, 선택된 저항기 노드 쌍s Nr(9)(0) 내지 Nr(9)(N-1) 49(9) 상에서 선형 출력 전압이 유지된다. 이러한 예시적인 실시예 및 이전에 논의된 주 분압기들(30) 모두는 전압 구동되는 소스이다. 그 다음, 주 분압기 30(1) 내지 30(9)은, 전압 레일 노드 Vtop 44(1) 내지 44(9)와 접지 레일 노드 Vbot 46(1) 내지 46(9) 사이에 전압을 분배한다. 그러나, 전압 소스에 의해 주 분압기(30)를 구동하는 대신에, 전류 소스로 주 분압기(30)를 구동하는 것이 또한 가능하다. 선택된 저항기 노드 쌍(49)에 걸친 전압들은 저항이 곱해진 전류의 함수가 될 것이다.
[0096] 이와 관련하여, 도 15는, 전류 소싱된 주 분압기(30(10))를 갖는 듀얼-스트링 DAC(28)의 예시적인 실시예를 예시한다. 주 분압기(30(10))는, 적어도 하나의 전류 소스(96), 주 저항기 스트링(40(10)), 제 3 조절 회로(83(10)) 및 주 스위치 유닛(42(10))을 포함한다. 주 스위치 유닛(42(10))은, 복수의 저항기 노드 회로들(47) 중 저항기 노드 회로(47(10))를 선택하도록 구성되고, 저항기 노드 회로(47(10))는, 선택된 저항기 노드 쌍 Nr(i) 49(10)를 포함한다. 적어도 하나의 전류 소스(96)는, 상위 선택 저항기 노드 Nr(10)(N-1)H 50(10)에서 주 저항기 스트링(40(10))에 커플링된다. 주 저항기 스트링(40(10))에 커플링된 적어도 하나의 전류 소스(96)는 선택적으로 트림(trim) 저항기(97)에 커플링될 수 있다. 트림 저항기(97)의 저항은 (존재하는 경우) Vtop 44(10)에서 일정한 전류를 유지하도록 조절된다. 제 3 조절 회로(83(10))는 하위 선택 저항기 노드 Nr(10)(0)L 52(10)에서 접지 레일 노드 Vbot 46(10)와 주 저항기 스트링 40(10) 사이에 커플링된다. 이것은 전류 소싱된 주 분압기(30(10))이지만, 동작은 도 9 내지 도 13의 전압 소싱된 주 분압기들(30)과 유사하다. 대안적인 실시예에서, 적어도 하나의 전류 소스(96) 및 제 3 조절 회로(83(10))는 주 분압기(30(10))의 위치들을 스위칭할 것이다. 대안적인 실시예에서, 적어도 하나의 전류 소스(96)는, 접지 레일 노드 Vbot 46(10)와 하위 선택 저항기 노드 Nr(10)(0)L 52(10) 사이에 커플링될 것이다. 그 다음, 제 3 조절 회로(83(10))는 전압 레일 노드 Vtop 44(10)와 상위 선택 저항기 노드 Nr(10)(N-1)H 50(10) 사이에 커플링될 것이다.
[0097] 도 15를 계속 참조하면, 앞서 참조된 예시적인 그리고 대안적인 실시예들 둘 모두에서, 선택된 저항기 노드 쌍 Nr(10)(i) 49(10)은 MSB 코드(48(10))에 기초하여 선택되고, MSB 코드(48(10))는 세(3)개의 비트들을 갖고, N = 23 = 팔(8), Rp(10) = 4Ru, Rfrac(10) = .5Ru, 및 Rsd(10) = 36Ru, Rbulk1(10) = Rbulk2(10) = 0이다. MSB 코드(48(10)) = i인 경우, 선택된 저항기 노드 쌍 Nr(10)(i) 49(10) 사이의 저항은 Rp(10)+ Rfrac(10)이고, 이전 도면들에서 논의된 바와 같이 제 1 상호접속 관계(68), Rp = Rsd || (Rp + Rfrac)을 충족한다. MSB 코드(48(10))가 증분됨에 따라, 접지 레일 노드 Vbot 46(10)와 하위 선택 저항기 노드 Nr(10)(i)L 52(10) 사이의 저항은 오직 주 저항 Rp(10) 또는 4Ru만큼 증가해야 한다. 그러나, 실제로, 이것은, 주 저항 Rp(10) + 프랙셔널 저항 Rfrac(10) 또는 4.5Ru만큼 증가할 것이고, 제 3 조절 회로(83(10))는 접지 레일 노드 Vbot 46(10)와 하위 선택 저항기 노드 Nr(10)(i)L 52(10) 사이로부터 추가된 프랙셔널 저항을 증분적으로 제거해야 한다. 제 3 프랙셔널 저항 Rfrac 88(10)(i) 중 하나는, 복수의 제 3 스위치들 90(10)(i) 중 하나를 폐쇄함으로써 제거된다. 이러한 방식으로, 하위 선택 저항기 노드 Nr(10)(i)L 52(10)와 접지 레일 노드 Vbot 46(10) 사이의 저항은 실질적으로 일정하게 유지할 것이고, 따라서 제 3 상호접속 관계(74), i*Rp + Rbulk1를 충족할 것이다. 이것은, 마지막 선택의 상위 선택 저항기 노드 Nr(10)(N-1)H 50(10)의 전압이 다음 선택된 저항기 노드 쌍(49)의 하위 선택 저항기 노드 Nr(10)(i)L 52(10)와 동일하여, MSB 코드(48(10))이 일(1)만큼 증분됨에 따라 Nr(10)(i)H 50(10) = Nr(10)(i+1)L 52(10)이 되는 것을 보장하는 효과를 가질 것이다. MSB 코드(48(10))가 감분됨에 따라, 프로세스는 스스로 반전할 것이고, 복수의 제 3 스위치들 90(10)(i) 중 g나는 개방될 것이고, 따라서, 복수의 제 3 프랙셔널 저항들 Rfrac 88(10)(i) 중 하나를 접지 레일 노드 Vbot 46(10)와 하위 선택 저항기 노드 Nr(10)(i)L 52(10) 사이에 추가한다. 이러한 방식으로, 선택된 저항기 노드 쌍 Nr(10)(i) 49(10)에서 일정하고 예측가능한 전압을 유지하는 것이 가능하다.
[0098] 도 15의 예시적인 실시예로서, MSB 코드(48(10))는 세(3)개의 비트들을 갖고, N = 23 = 팔(8), Rp(10) = 4Ru, Rfrac(10) = .5Ru, 및 Rsd(10) = 36Ru, Rbulk1(10) = Rbulk2(10) = 0이다. MSB 코드(48(10)) = i = 제로(0)인 경우, 선택된 저항기 노드 쌍 Nr(10)(0) 49(10)이 선택될 것이다. 적어도 하나의 전류 소스(96)는, 선택가능한 저항기 노드 쌍들 Nr(10)(0) 내지 Nr(10)(N-1) 49(10) 각각에서 일정하게 분배된 전압들을 유지하기 위해, 주 저항기 스트링(40(10))을 통한 일정한 전류 흐름을 유지할 것이다. 예시적인 실시예에서, 제 3 조절 회로(83(10))는, 앞서 논의된 바와 같이, 접지 레일 노드 Vbot 46(10)와 하위 선택 저항기 노드 Nr(10)(0)L 52(10) 사이에 커플링된 저항을 유지하는 것을 계속할 것이다. MSB 코드(48(10)) = 제로(0)이면, 제 3 조절 회로(83(10))는 초기에 복수의 제 3 스위치들 90(10)(1) 내지 90(10)(N-1)을 개방하는 것으로 시작할 것이다. 이러한 방식으로, 제 3 조절 회로(83(10))의 복수의 제 3 프랙셔널 저항들 Rfrac 88(10)(1) 내지 88(10)(N-1)은 초기에 주 저항기 스트링(40(10))에 포함될 것이다.
[0099] 도 15를 계속 참조하면, MSB 코드(48(10))가 일(1)로 증분됨에 따라, 선택된 저항기 노드 쌍 Nr(10)(1) 49(10)이 선택된다. 이제, 이전에 선택된 저항기 노드 쌍 Nr(10)(0) 49(10)으로부터의 추가적인 제 1 프랙셔널 저항 Rfrac 58(10)이 접지 레일 노드 Vbot 46(10)와 하위 선택 저항기 노드 Nr(10)(1)L 52(10) 사이에서 주 저항기 스트링(40(10))에 추가된다. 제 3 조절 회로(83(10))는 복수의 제 3 스위치들 중 하나 90(10)(1)를 폐쇄함으로써 이러한 추가적인 프랙셔널 저항 Rfrac 58(10)을 보상한다. 복수의 제 3 스위치들 중 하나 90(10)(1)를 폐쇄하는 것은, 접지 레일 노드 Vbot 46(10)와 하위 선택 저항기 노드 Nr(10)(1)L 52(10) 사이에서 주 저항기 스트링(40(10))으로부터 복수의 제 3 프랙셔널 저항들 중 하나 Rfrac 88(10)(1)를 제거한다. 도 2 내지 도 14의 예시적인 실시예들은, 요구되는 저항들 및 스위치들의 수 및 크기를 감소시키기 위한 공통 목적을 갖는다. 요구되는 저항들 및 스위치들의 수 및 크기의 감소는, 예를 들어, 도 1에서 발견되는 분리 회로들 VF1, VF2 없이, 주 분압기(30)가 보조 분압기(32)에 상호접속되도록 여전히 허용하면서 달성된다. 요구되는 저항들 및 스위치들의 수 및 크기를 감소시킨 결과들 중 하나는, 코오스 분배된 주 출력 전압 Nr(10)(i) 49(10)이 반전될 수 있다는 것이다. 주 전압 출력의 전압 극성의 결과적 반전 또는 플립(flip)은, 전압 출력 증가 또는 감소의 경향 반전들을 생성할 것이고, 듀얼-스트링 DAC(28)는 단조성을 유지하지 않을 것이다.
[00100] 이와 관련하여, 본 명세서에 개시된 실시예들은 또한 극성 보상 듀얼-스트링 DAC들을 포함한다. 관련 회로들, 시스템들 및 방법들이 또한 개시된다. 본 명세서에 개시된 실시예들에서, 듀얼-스트링 DAC의 보조 분압기는 스위치 로직 유닛을 포함한다. 스위치 로직 유닛은, 듀얼-스트링 DAC의 단조성을 유지하기 위해 듀얼-스트링 DAC의 극성 변화들을 보상하도록 구성된다. 듀얼-스트링 DAC가 단조적인 것은, 듀얼-스트링 DAC가, 입력 디지털 코드의 주어진 증분적 변화에 대해 디지털 입력 코드를 증가(또는 상수로 유지됨) 또는 감소(또는 상수로 유지됨)하는 표현적 아날로그 출력 전압으로 변환할 것을 의미한다. DAC가 디지털 코드들을 선형 방식으로 표현적 아날로그 신호들로 변환하는 것이 바람직한 경우, 단조성은 바람직할 수 있다. DAC 입력 코드(15)의 증분적 변화는 DAC 입력 코드(15) 값의 증가 또는 감소일 수 있다. 스위치 로직 유닛은, 극성 표시자 및 DAC 입력 코드에 기초하여, 주 분압기로부터의 입력 전압을 분배하도록 복수의 보조 스위치들 중 보조 스위치를 선택하도록 구성된다. 보조 스위치들 각각은, 보조 분압기의 보조 저항기 스트링의 저항기 노드에 접속된다. 스위치 로직 유닛은, 주 분압기로부터 보조 분압기로의 입력 전압에서 극성 변화들을 보상하기 위해 복수의 보조 스위치들 중 보조 스위치를 선택하도록 구성된다. 따라서, 비제한적인 예로, 듀얼-스트링 DAC는, 단조성을 유지하기 위해 주 저항기 스트링의 각각의 저항기 노드에 대해 2개의 스위치들을 제공할 필요성을 회피할 수 있다.
[00101] 이와 관련하여, 보조 분압기는, 선택된 그리고 선택된 주 DAC 출력 전압으로 공지된 Vp를 분배한다. 선택된 주 DAC 출력 전압은 보조 저항기 스트링에 걸쳐 인가되고, 더 정밀한 보조 전압 레벨들로 분배된다. 더 정밀한 보조 전압 레벨이 선택되고 DAC 출력 전압 Vout(38)에 인가된다. 보조 스위치 유닛은 복수의 보조 스위치들을 포함하고, 스위치 로직 유닛은 디코더 및 극성 로직 스위칭 유닛으로 구성된다. 이러한 방식으로, 제 2 랭크 또는 보조 저항기 스트링에 걸쳐 인가된 전압의 극성 변화가 보상되어, 단조적 전달 함수를 갖는 듀얼-스트링 DAC를 생성할 수 있다. 듀얼-스트링 DAC는, 상호접속된 주 및 보조 분압기들 사이에 분리 회로들이 제거될 수 있는 경우에도 단조적 전달 함수를 유지한다. 분리 회로들을 제거하는 것은, 회로 크기, 반도체 다이 면적 및 성능 증가의 이점을 가질 것이다. 대안적으로, 분리 회로들은 제거되지 않을 수 있다.
[00102] 예를 들어, 도 16은, 비단조적 듀얼-스트링 DAC(98)(본 명세서에서 "DAC(98)"로 지칭됨)를 예시한다. 주 분압기(30(11))는, 선택된 저항기 노드 쌍에서 주 저항기 스트링(40(11))의 복수의 주 저항기들 R(0)-R(N-1)에 걸쳐 DAC입력 전압(Vdac_in)을 분배함으로써 코오스 분배된 주 전압 값들을 제공한다. 코오스 분배된 주 전압 값은 주 스위치 유닛(42(11))에 의해 선택된다. 주 스위치 유닛(42(11))은, 선택된 코오스 분배된 주 전압 Vp로서 주 저항기 스트링(40(11))의 복수의 선택된 저항기 노드 쌍들 Nr(0) - Nr(N)중 선택된 저항기 노드 쌍 Nr 49(11)을 선택한다. 그 다음, 이러한 선택된 코오스 분배된 주 전압 Vp는 보조 저항기 스트링(60(11))에 걸쳐 Vsec_in로서 인가된다.
[00103] 이와 관련하여, 도 16을 계속 참조하면, DAC(98)는 도 1의 DAC(10)와 매우 유사한 방식으로 기능한다. 그러나, DAC 입력 코드(15)를 DAC 출력 전압 Vout(38)으로 적절히 변환하기 위해 DAC(98) 전달 함수는 가능한 디지털 코드들의 범위에 걸쳐 단조적으로 유지되어야 한다. 단조적을 유지하는 것은, 듀얼-스트링 DAC가 단조적으로 증가 또는 단조적으로 감소하는 것을 의미한다. 듀얼-스트링 DAC가 단조적으로 증가하면, 전압은 증가하거나 일정하게 유지된다. 듀얼-스트링 DAC가 단조적으로 감소하면, 전압은 감소하거나 일정하게 유지된다. 단조적 전달 함수는, DAC 입력 코드(15)에서 주어진 증분적 변화에 대해, 선택된 코오스 분배된 주 전압 Vp 및 DAC 출력 전압 Vout(38)이 단조적으로 증가하는 함수에 대해 증가하거나 일정하게 유지하는 것 또는 단조적으로 감소하는 함수에 대해 감소하거나 일정하게 유지하는 것을 의미한다. 예를 들어, DAC 입력 코드(15)의 값이 증가함에 따라, 선택된 코오스 분배된 주 전압 Vp 및 DAC 출력 전압 Vout(38)은 DAC(98)에 대해 증가하거나 일정하게(즉, 증가하지 않음) 유지되어야 한다. 마찬가지로, DAC 입력 코드(15)의 값이 감소함에 따라, 선택된 코오스 분배된 주 전압 Vp 및 DAC 출력 전압 Vout(38)은 DAC(98)에 대해 감소하거나 일정하게 유지되어야 한다. 대안적으로, 선택된 코오스 분배된 주 전압 Vp는 증분적으로 감소하는 DAC 입력 코드(15)에 대해 증가하거나 일정하게 유지될 수 있고, 여기서 DAC 입력 코드(15)는 반전된다. 또한, 대안적으로, 선택된 코오스 분배된 주 전압 Vp는 증분적으로 증가하는 DAC 입력 코드(15)에 대해 감소하거나 일정하게 유지될 수 있고, 여기서 DAC 입력 코드(15)는 반전된다. DAC 입력 코드(15)에 대한 증분적 조절은 증분적 조절에서의 증가 또는 감소일 수 있다. 두 경우들 모두에서, 선택된 코오스 분배된 주 전압 Vp의 단조적 변화가 도출된다. 도 1에서, 선택된 코오스 분배된 주 전압 Vp에서 단조성을 제공하기 위해, 주 스위치들 U(0)-U(2N-1)이 제공되고, 어떠한 극성 변화들 또는 극성 플립들도 없이 저항기 노드들 Nr(0) - Nr(N)을 선택하기 위해 개방 및 폐쇄하도록 구성된다. 주 스위치들 U(0)-U(2N-1)은, 두(2)개의 선택된 저항기 노드 쌍 Nr(i) 49의 상위 각각의 선택된 저항기 노드 Nr(i)H 50의 전압이 항상 더 크도록 구성된다. 그러나, 도 15에서, 주 스위치들 U(0)-U(2N-1) 중 절반이 제거되는 경우 문제가 존재한다. 도 16의 예시적인 실시예는 선택된 저항기 노드들 Nr(0) - Nr(N)에 커플링되는 주 스위치들 U(0)-U(2N-1) 중 오직 하나(1)만을 갖는다. MSB 코드(48(11))가 주 스위치 유닛(42(11))에 의해 증분 또는 감분되는 경우, 하나의 선택된 저항기 노드가 유지되고, 다른 노드는 다음의 연속적 선택 저항기 노드로 스킵할 것이다. 이것은, 선택된 코오스 분배된 주 전압 Vp의 전압 극성을 교번시키는 선택된 저항기 노드 쌍들(49)의 두개 당 하나의 선택을 도출한다.
[00104] 도 16의 회로의 예로, MSB 코드(48(11)) 코드는 N-1과 동일한 최대값을 갖고, 여기서 N = 2MSB이다. 이 예에서, 제 1 선택된 저항기 노드 쌍(49)은 MSB 코드(48(11)) = N - 1, 또는 최대 값에 의해 선택될 것이다. 이러한 선택은, 주 스위치 유닛(42(11))이 선택된 저항기 노드 쌍 Nr(N) 및 Nr(N-1)을 선택하게 한다. 선택된 저항기 노드 쌍들 Nr(N) 및 Nr(N-1)은 선택된 코오스 분배된 주 전압 Vp에 커플링될 것이고, 그 다음 후속적으로 보조 분압기(32(11))에 의해 추가로 분배될 것이다. 주 스위치 유닛(42(11))은 상위 선택된 저항기 노드 Nr(N)가 코오스 주 출력 전압 단자 34O(11)에 커플링되게 하고, 또한 하위 선택된 저항기 노드 Nr(N-1)L 52(11)가 코오스 주 출력 전압 단자 36O(11) 단자에 커플링되게 한다. 그러나, MSB 코드(48(11))가 N-2로 감분되는 경우 극성 반전 문제가 발생한다. Vp의 양극은 이제 선택된 저항기 노드 Nr(N-1)에 커플링되기 때문에 극성은 반전된다. 선택된 저항기 노드 Nr(N-1)는 코오스 주 출력 전압 단자 36O(11)에 커플링되고, 코오스 주 출력 전압 단자 34O(11)는 이제 선택된 저항기 노드 Nr(N-2)에 커플링된다. Nr(N-1)의 전압이 Nr(N-2)의 전압보다 크기 때문에, 보조 DAC 입력 전압 단자들 34I(11), 36I(11)에 인가된 보조 DAC 입력 전압 Vsec_in은 반전되고, 양 및 음의 단자들을 플립하는 이러한 패턴은, MSB 코드(48(11))가 추가로 감분됨에 따라 계속될 것이다. 극성의 플립 또는 반전 때문에, 단조적 전달 함수가 상실된다.
[00105] 이와 관련하여, 도 17은, 보조 분압기(32(12))의 일반화된 실시예이다. 보조 분압기(32(12))는, 코오스 주 출력 전압 단자 34O(12)의 최상부 노드 및 코오스 주 출력 전압 단자 36O(12)의 바닥 노드에서 선택된 코오스 분배된 주 전압 Vp에 커플링된다. 앞서 논의된 바와 같이, 그리고 비제한적인 예로, 주 분압기(미도시)와 보조 분압기(32(12)) 사이의 커플링에는 임의의 분리 회로들이 없다. 보조 분압기(32(12))는 보조 저항기 스트링(60(12)), 보조 스위치 유닛(64(12)), 및 스위치 로직 유닛(100(12))을 포함한다. 보조 저항기 스트링(60(12))은 직렬 구성으로 커플링된 복수의 보조 저항기들 Rs(0)-Rs(Y-1)을 포함한다. 이러한 방식으로, 선택된 코오스 주 출력 전압 단자들 34O(12)에 걸쳐 코오스 주 출력 전압 Vp를 분배하는 것은 달리 선택된 주 DAC 출력 전압으로 공지된다. 선택된 주 DAC 출력 전압 Vp는 보조 저항기 스트링(60(12))에 걸쳐 분배된 보조 전압 레벨들로 인가된다.
[00106] 도 17을 계속 참조하면, 보조 스위치 유닛(64(12))은, 복수의 보조 저항기 노드들 Nsr(0)-Nsr(N-1)에서 보조 저항기 스트링(61(12))에 각각 커플링되는 복수의 보조 스위치들(미도시)을 포함한다. 스위치 로직 유닛(100(12))은 디코더(102(12)) 및 극성 로직 스위칭 유닛(104(12))으로 구성된다. 스위치 로직 유닛(100(12))은 LSB 코드(66(12)) 및 극성 표시자(106)를 수신하도록 구성된다. MSB 코드(48)(미도시) 및 LSB 코드(66(12)) 둘 모두는 증가 및 감소되어, 스텝 업 또는 스텝 다운을 초래하고, 아래에서 도 19에서 논의될 바와 같이, 대응하게 증분 또는 감분된 보조 저항기 노드를 선택한다. LSB 코드(66(12))의 각각의 비트는 보조 저항기 스트링(60(11))에서 전압 분배 스텝에 대응한다. 일 실시예에서, LSB 코드(66(12))는 디코더(102(12))에 커플링되고, 대안적인 실시예에서, LBS 코드(66(12))는 아래에서 논의되는 바와 같이, 극성 로직 스위칭 유닛(104(12))에 커플링된다. 도 16을 계속 참조하면, 극성 표시자(106)는 MSB 코드(48)의 최하위 비트로 구성된다.
[00107] 도 17의 일반화된 실시예는, 극성 표시자(106)의 세팅에서의 모든 변화들로 보조 스위치 유닛(64(12))의 동작을 반전시킴으로써 동작한다. 예를 들어, 극성 표시자(106)가 제로(0)인 경우, 보조 스위치 유닛(64(12))의 보조 스위치들에 어떠한 반전도 없을 것이다. 보조 스위치 유닛(64(122))의 보조 스위치들에 어떠한 반전도 없으면, 보조 스위치들(미도시)의 동작은 다음 선택된 저항기 노드를 증분적으로 선택한다. 선택은 바닥 보조 저항기 노드 Nsr(0)로부터 최상부 보조 저항기 노드 Nsr(N-1)로 시프트한다. 그러나, 극성 표시자(106)가 일(1)로 설정되면, 이것은, 코오스 주 출력 전압 단자들 34O(12), 36O(12)에 걸친 코오스 주 출력 전압이 반전된 극성을 가짐을 나타낼 것이다. 이러한 방식으로, 보조 스위치 유닛(64(12))의 동작은 반전될 것이다. 선택을 반전함으로써, 다음 선택된 저항기 노드 Nsr(i)는 최상부 저항기 노드 Nsr(N-1)로부터 바닥 저항기 노드 Nsr(0)로 증분적으로 시프트할 것이다. 극성 표시자(106)와 LSB 코드(66(12))의 이러한 커플링은, DAC 입력 전압(Vdac_in) 및 DAC 출력 전압 Vout(38)의 단조적 전달 함수를 제공한다.
[00108] 이와 관련하여, 도 18은, 보조 저항기 스트링(60(12))에 걸쳐 인가된 보조 DAC 입력 전압 Vsec_in의 극성을 나타내는 극성 표시자(106) 및 LSB 코드(66(12))를 수신하는 프로세스를 예시한다(블록 108). 보조 DAC 입력 전압 단자들 34I(12), 36I(12)에 걸쳐 인가된 보조 DAC 입력 전압 Vsec_in은, 코오스 주 출력 전압 단자들 34O(12), 36O(12)에 걸친 코오스 주 출력 전압이다. 코오스 주 출력 전압 단자들 34O(12), 36O(12에서 선택된 코오스 주 출력 전압 Vp는 주 분압기(30)로부터 출력되고, 보조 DAC 입력 전압 단자들 34I(12), 36I(12)에서 보조 저항기 스트링(60(12))에 걸쳐 인가된다. LSB 코드(66(12)) 및 극성 표시자(106)의 수신 시에, 스위치 로직 유닛(100)은, 단조성을 유지하기 위해 보조 스위치 유닛(64(12))의 동작의 반전이 필요한지를 결정한다. LSB 코드(66(12)) 및 극성 표시자(106)에 기초하여, 보조 스위치 유닛(64(12))은 보조 스위치 유닛(64(12)) 내에서 보조 스위치를 선택한다. 보조 스위치 유닛(64)은, 보조 저항기 스트링(60(12)) 내에서 선택된 저항기 노드 Nsr(0)-Nsr(N-1)에 커플링된다. 보조 스위치 유닛(64(12)) 내에서 보조 스위치의 선택은, 선택된 저항기 노드 Nsr(0)-Nsr(N-1)의 분배된 전압이 분배된 전압을 듀얼-스트링 DAC(28)의 DAC 출력 전압 Vout(38)에 인가되게 한다 (블록 110).
[00109] 도 19는, 도 18의 프로세스의 예시적인 실시예이다. 도 19에서, 보조 저항기 스트링(60(13)), 보조 스위치 유닛(64(13)) 및 스위치 로직 유닛(100(13))을 포함하는, 듀얼-스트링 DAC(28)에 대한 보조 분압기(32(13))가 제공된다. 보조 저항기 스트링(60(13))은 복수의 보조 저항기들 Rs(0)-Rs(Y)을 포함하고, 여기서 Y = 2LSB이다. 보조 저항기 스트링(60(13))은, 최상부 코오스 주 출력 전압 단자 34O(13)에 커플링되는 최상부 보조 저항기 Rs(Y), 및 바닥 코오스 주 출력 전압 단자 36O(13)에 커플되는 바닥 보조 저항기 Rs(0)를 더 포함한다. 최상부 보조 저항기 Rs(Y) 및 바닥 보조 저항기 Rs(0)는 복수의 보조 저항기들 Rs(1)-Rs(Y-1) 각각의 값의 절반과 동일하다. 대안적으로, 최상부 보조 저항기 Rs(Y) 및 바닥 보조 저항기 Rs(0)는 제거될 수 있다. 최상부 보조 DAC 입력 전압 단자 34I(13) 및 바닥 보조 DAC 입력 전압 단자 36I(13)는, 보조 DAC 입력 전압 Vsec_in 으로 인가되는 선택된 코오스 주 출력 전압 Vp를 수신하도록 구성된다. 보조 DAC 입력 전압 Vsec_in 은 보조 DAC 입력 전압 단자들 34I(13), 36I(13)에 걸쳐 인가된다. 앞서 논의된 바와 같이, LSB 코드(66(13))의 각각의 비트는 보조 저항기 스트링(60(13))의 전압 분배 스템에 대응한다. 따라서, 보조 저항기 Rs(0) 및 보조 저항기 Rs(Y)에 걸친 전압 분배 스템은 LSB 코드(66(13))의 각각의 비트의 절반(1/2)일 것임은 또한 사실이다. 보조 스위치 유닛(64(13))은, 각각의 저항기 노드 Nsr(0)-Nsr(N-1)에 각각 커플링되는 복수의 보조 스위치들 111 U(0) 내지 U(Y-1)로 구성된다. 보조 스위치 유닛(64(13))은, 스위치 로직 유닛(100(13))에 추가로 커플링된다. 이러한 방식으로, 스위치 로직 유닛(100(13))은 보조 스위치들 111 U(0) 내지 U(Y-1)을 제어한다. 스위치 로직 유닛(100(13))은 디코더(102(13)) 및 극성 로직 스위칭 유닛(104(13))을 포함한다. 디코더(102(13))는 복수의 보조 스위치들 111 U(0) 내지 U(Y-1)에 커플링되고 또한 극성 로직 스위칭 유닛(104(13))에 커플링된다. 극성 로직 스위칭 유닛(104(13))은 극성 표시자(106) 및 LSB 코드(66(13))에 커플링되고 또한 디코더(102(13))에 커플링된다. 극성 로직 스위칭 유닛(104(13))은, 아래에서 설명될 바와 같이, 보조 스위치 유닛(64(13))의 반전 또는 비반전을 제어할 것이다.
[00110] 이와 관련하여, 스위치들의 반전된 또는 비반전된 동작을 제어하기 위해, 도 19는 또한, 복수의 XOR(Exclusive Or) 로직 게이트들(112)을 포함하는 극성 로직 스위칭 유닛(104(13))을 도시한다. XOR 로직 게이트들(112)은 제 1 XOR 입력(114) 및 제 2 XOR 입력(116)을 포함한다. 제 1 XOR 입력(114)은 극성 표시자(106)에 커플링되고, 제 2 XOR 입력(116)은 LSB 코드(66(13))의 복수의 비트들 중 각각의 하나에 커플링된다. 복수의 XOR 로직 게이트들(112)은, XOR 로직 게이트 입력들(114, 116) 중 하나 및 오직 하나만이 일(1)로 설정되면, 복수의 XOR 로직 게이트 출력들(118(13)) 각각을 일(1)로 설정하도록 기능한다. 극성 표시자(106)의 기능은, 복수의 XOR 로직 게이트 출력들(118(13))로부터 출력되는 복수의 대응하는 비트들의 대응하는 비트를 플립 또는 반전하는 것이다. 대응하는 비트의 플립 또는 반전은, 극성 표시자(106)가 일(1)로 설정되어 반전 극성 모드를 나타내는 경우에 발생할 것이다. 반전 극성 모드가 설정되면, 극성 로직 스위칭 유닛(104(13))은 보조 스위치 유닛(64(13))의 동작을 반전할 것이다. 반전 동작은, 최상부 보조 노드 Nsr(Y-1)로부터 바닥 보조 노드 Nsr(0)까지의 반전된 순서로 저항기 노드들 Nsr(0) 내지 Nsr(Y-1)이 순차적으로 선택되게 한다. 복수의 XOR 로직 게이트 출력들(118(13)) 각각은 복수의 디코더 입력들(120(13))에 커플링된다. 복수의 디코더 입력들(120(13))은 극성 표시자(106)에 기초하여 극성 변형된 LSB 코드(66(13))가 될 수 있다. 복수의 디코더 입력들(120(13))의 조합은, 디코더(102(13))가 복수의 디코더 출력들(122(13))을 출력하게 한다. 복수의 디코더 출력들(122(13))은, 아래에서 도 20의 진리표를 참조하여 논의될 바와 같이 보조 스위치 111 U(0)-U(Y-1)을 제어한다.
[00111] 도 19를 계속 참조하면, 보조 저항기 스트링(60(13))은 복수의 보조 저항기들 Rs(0)-Rs(Y) 중 두(2)개의 보조 저항기들 Rs(0) 및 Rs(Y)를 포함한다. 앞서 논의된 바와 같은 두(2)개의 보조 저항기들 Rs(0) 및 Rs(Y)은 최상부 코오스 주 출력 전압 단자 34O(13) 및 바닥 코오스 주 출력 전압 단자 36O(13)에 각각 커플링된다. 최상부 보조 저항기 Rs(Y) 및 바닥 보조 저항기 Rs(0)는 복수의 저항기들 Rs(1) 내지 Rs(Y-1) 각각의 값의 절반과 동일하다. 나머지 저항기들 Rs(1) 내지 Rs(Y-1)의 절반과 동일한 저항기 값들의 변형 목적은, 보조 저항기 스트링(60(13))의 기능적 피봇을 보상하는 것이다. 보조 저항기 스트링(60(13))의 기능적 피봇은 최상부 보조 노드 Nsr(Y-1) 또는 바닥 보조 노드 Nsr(0) 주위에서 발생한다. 보조 저항기 스트링(60(13))의 기능적 피봇은, 극성 표시자(106)가 극성 반전을 나타낼 때마다 발생한다.
[00112] 이와 관련하여, 도 19에서, 보조 저항기들 Rs(0) 및 Rs(Y)가 제로(0) 값을 갖고 디코딩된 MSB 코드(48) 및 디코딩된 LSB 코드(66) 둘 모두가 모두 1(11112)과 동일하면, DAC 출력 전압 Vout(38)은 최대이다. 코드가 <1111><0000>2 로부터 <1110><1111>2 로 카운트 다운할 때 문제가 존재할 것이고, 여기서 이러한 코드들 둘 모두는 도 16의 선택된 저항기 노드 Nr(N-1)의 전압을 선택할 것이다. 이것은, 보조 스위치들 111 U(0) 및 U(N-1)의 전압이 동일하게 되는 것을 초래할 것이다. 2개의 인접한 코드들이 실질적으로 동일한 DAC 출력 전압 Vout(38)을 생성하는 문제는, MSB 코드(48)와 LSB 코드(66) 사이의 모든 캐리(carry) 또는 바로우(borrow)에서 발생할 것이다. 2개의 인접한 코드들이 실질적으로 동일한 DAC 출력 전압 Vout(38)을 생성하는 문제는, DAC 출력 전압 Vout(38)의 스텝 업 또는 스텝 다운이 실질적으로 요구되는 경우에도 발생할 것이다. 복수의 저항기들 Rs(1) 내지 Rs(Y-1) 각각의 값의 절반과 각각 동일한 최상부 보조 저항기 Rs(Y) 및 바닥 보조 저항기 Rs(0)의 포함은, 이러한 문제를 경감시킨다. 이러한 저항기들 각각은, 보조 분압기(32(13))에 걸친 전압의 극성과 무관하게 전압 분배의 절반 LSB를 초래할 것이다. 따라서, 앞서 표시된 바와 같이, MSB 코드(48) 또는 LSB 코드(66) 전이들 중 임의의 것이 발생하는 경우, 출력 전압 변화의 총 1 LSB가 존재할 것이다. 이러한 예시적인 실시예에서, DAC(28)의 최대 출력 전압은, 주 분압기의 최상부의 전압 마이너스 절반 LSB일 것이고, 최소 출력 전압은, Vbot 36(13) 초과의 절반 LSB일 것이다. 이러한 방식으로, 단조적 및 선형 DAC 전달 함수가 달성된다.
[00113] 도 19의 MSB 코드(48) 및 LSB 코드(66) 전이들, 디코더 입력들(120(13)), 디코더 출력들(122(13)) 및 보조 스위치들 111 U(0)-U(Y-1)의 결과적 제어가 진리표로 예시될 수 있다. 도 20의 예시적인 진리표는 4 비트 LSB 코드(66)를 갖는 보조 분압기(32(13))의 예를 예시한다. 예시적인 진리표는 또한, 극성 표시자(106)가 보조 스위치 유닛(64(13))의 동작을 반전하기 위해 반전 극성 모드를 어떻게 초래할 수 있는지를 도시한다. 극성 표시자(106)가 제로(0)로 설정되면, 비반전 극성 모드가 표시되고, LSB 코드(66) 비트들은 변경되지 않을 것이다. 예를 들어, 극성 표시자(106)가 제로(0)로 설정되고 대응하는 LSB 코드(66) 사(4) 비트들이 10112이면, 진리표에 따라, 복수의 XOR 로직 게이트 출력들(118)은 10112일 것이다. 10112의 XOR 로직 게이트 출력들(118)은 보조 스위치 U(11)의 폐쇄에 대응할 것이다. 그러나, 극성 표시자(106)가 일(1)로 설정되는 것 때문에 반전 극성 모드를 나타내면, XOR 로직 게이트 출력들(118)의 극성은 01002일 것이고, 이것은, 보조 스위치 111 U(4)의 폐쇄에 대응할 것이다. 도 19의 예시적인 실시예 및 도 20의 대응하는 예시적인 진리표는, 보조 스위치 유닛(64(13))을 제어하는 디코더(102)를 구동하는 극성 스위치 로직을 예시한다. 대안적인 실시예에서, 디코더(102)가 LSB 코드(66)를 수신하는 것에 후속하여 스위칭 로직 유닛(100)이 보조 스위치 유닛(64(13))을 제어하도록 스위치 로직 유닛(100) 및 디코더(102)의 기능을 스와핑하는 것이 가능하다.
[00114] 도 21은, 보조 저항기 스트링(60(14)), 보조 스위치 유닛(64(14)) 및 스위치 로직 유닛(100(14))을 포함하는 예시적인 실시예를 도시한다. 보조 저항기 스트링(60(14))은, 복수의 보조 저항기들 Rs(0)-Rs(Y-1)을 포함하고, 여기서 Y는 2LSB와 동일하고, LSB는 LSB 코드(66)의 비트들의 수이다. 보조 저항기 노드들 Nsr(0)- Nsr(Y-2)은, 보조 스위치 유닛(64(14))의 복수의 보조 스위치들 111 U(0)-U(Y) 각각에 커플링된다. 스위치 로직 유닛(100(14))은, DAC 입력 코드(!5)의 LSB 코드(66)를 수신하고 LSB 코드(66)를 디코딩하여 복수의 디코더 출력들(122(14)) 상에 DAC 코드 선택 출력을 생성하는 디코더(102(14))를 포함한다. 디코더(102(14))는 LSB 투 2LSB 디코더일 수 있다. 스위치 로직 유닛(100(14))은 복수의 멀티플렉서(123(14))를 더 포함한다. 복수의 멀티플렉서(123(14)) 각각은 제 1 입력(124(14)), 제 2 입력(126(14)), 제어 입력(128(14)) 및 멀티플렉서 출력(130(14))을 포함한다. 복수의 멀티플렉서들(123(14))의 수는, 복수의 디코더 출력들(122(14))의 수 플러스 일(1)과 동일할 수 있다. 복수의 디코더 출력들(122(14))의 수보다 하나 더 많은 것은 접지로의 커플링을 수용한다. 제 1 입력(124(14))은 비반전 극성 모드에서 복수의 디코더 출력들(122(14)) 중 대응하는 하나를 수신하도록 구성된다. 제 2 입력(126(14))은, 반전 모드에서 복수의 디코더 출력들(122(14)) 중 대응하는 하나를 수신하도록 구성된다. 제 1 입력(124(14)) 및 제 2 입력(126(14))은, 극성 표시자(106)를 수신하도록 구성되는 제어 입력(128(14))에 기초하여 선택된다. 비반전 극성 모드에서, 0002의 LSB 코드(66)에 대응하는 제 1 디코더 출력 G0을 시작하는 디코더 출력들(122(14))의 각각의 하나는 복수의 멀티플렉서들(123(14)) 중 하나의 대응하는 제 1 입력(124)에 커플링된다. 0002과 동일한 LSB 코드(66)의 삼(3) 비트 예에서 복수의 멀티플렉서들(123(14))의 대응하는 제 1 입력(124)은 Mux0이다. G1로부터 G(Y-1)까지의 디코더 출력들(122(14)) 각각은 Mux0으로부터 Mux(Y)까지 제 1 입력(124(14))에 순차적으로 커플링된다. 반전 극성 모드에서는, 삼(3) 비트 예에서 1112의 LSB 코드(66)에 대응하는 최종 디코더 출력 G(Y-1)으로 시작하는 복수의 디코더 출력들(122(14)) 중 각각의 하나가 복수의 멀티플렉서들(123(14)) 중 하나의 대응하는 제 2 입력(126)에 커플링된다. 1112과 동일한 LSB 코드(66)의 삼(3) 비트 예에서 복수의 멀티플렉서들(123(14))의 대응하는 제 2 입력(126)은 Mux0이다. G(N-2)로부터 G0까지의 디코더 출력들(122(14)) 각각은 Mux0으로부터 Mux(Y)까지 제 2 입력(126(14))에 순차적으로 커플링된다.
[00115] 도 21을 계속 참조하면, 디코더(102(14))는, 디코더(102(14))로 입력된 LSB 코드(66)의 디코딩된 결과에 기초하여 복수의 디코더 출력들(122(14)) 중 대응하는 하나 상에 출력할 것이다. 복수의 디코더 출력들(122(14)) 중 하나, 일례로 G0은, 복수의 멀티플렉서들(123(14)) 중 제 1 멀티플렉서의 제 1 입력(124(14)) 및 복수의 멀티플렉서들(123(14)) 중 제 2 멀티플렉서의 제 2 입력(126(14))에 커플링된다. 극성 표시자(106)는, 복수의 멀티플렉서들(123(14))의 각각의 하나의 제어 입력에 커플링된다. 극성 표시자(106)는 반전 극성 모드 또는 비반전 극성 모드를 나타낼 수 있다. 극성 표시자(106)가 비반전 극성 모드를 나타내면, 복수의 멀티플렉서(123(14)) 중 제 1 멀티플렉서는 스위치 선택을 통해 대응하는 보조 스위치 111 U(0) 내지 U(Y)로 통과할 것이다. 극성 표시자(106)가 반전 모드를 나타내면, 복수의 멀티플렉서(123(14)) 중 제 2 멀티플렉서는 스위치 선택을 통해 대응하는 보조 스위치 111 U(0) 내지 U(Y)로 통과할 것이다.
[00116] 이와 관련하여, 도 22는, LSB 코드(66), 복수의 디코더 출력들(122(14)), 극성 표시자(106) 및 대응하는 보조 스위치 111 U(0) 내지 U(Y)에 대한 값들을 포함하는, 도 21에 대한 예시적인 진리표를 예시한다. 예시적인 진리표는, 삼(3) 비트 LSB 코드(66)를 갖는 보조 분압기(32(14))를 예시한다. 예시적인 진리표는 또한, 극성 표시자(106)가 보조 스위치 유닛(64(14))의 동작을 반전하기 위해 반전 극성 모드를 어떻게 초래할 수 있는지를 예시한다. 극성 표시자(106)가 제로(0)로 설정되면, 비반전 극성 모드가 표시되고, LSB 코드(66) 비트들은 변경되지 않을 것이다. 예를 들어, 극성 표시자(106)가 제로(0)로 설정되고 대응하는 LSB 코드(66)가 1012의 이진 코드이면, 예시적인 진리표는, G5의 출력이 복수의 디코더 출력들(122(14))의 세트일 것임을 나타낸다. G5 상의 디코더 출력(122)은 보조 스위치 111 U(5)의 폐쇄에 대응할 것이다. 그러나, 극성 표시자(106)가 일(1)의 세팅을 갖는 반전 극성 모드를 나타내고 대응하는 LSB 코드(66)가 이진 코드 1012이면, 이것은, 보조 스위치 111 U(2)의 폐쇄에 대응할 것이다. 도 20의 예시적인 실시예 및 도 21의 대응하는 예시적인 진리표는, 보조 스위치 유닛(64(13))을 제어하는 멀티플렉서(123(14))를 구동하는 극성 스위치 로직을 예시한다.
[00117] 본 명세서에 개시된 실시예들에 따른 듀얼-스트링 DAC들 및 관련 회로들, 시스템들 및 방법들은 임의의 프로세서-기반 디바이스에 제공 또는 통합될 수 있다. 예들은, 제한없이, 셋탑 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 컴퓨터, 휴대용 컴퓨터, 데스크탑 컴퓨터, 개인 휴대 정보 단말(PDA), 모니터, 컴퓨터 모니터, 텔레비젼, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, 디지털 비디오 디스크(DVD) 플레이어, 및 휴대용 디지털 비디오 플레이어를 포함한다.
[00118] 이와 관련하여, 도 23은, 본 명세서에 개시된 실시예들 중 임의의 실시예에 따른 듀얼-스트링 DAC들(28)을 이용할 수 있는 프로세서 기반 시스템(132)의 예를 예시한다. 예를 들어, 도 23의 프로세서 기반 시스템(123)의 듀얼-스트링 DAC들(28)은, 듀얼-스트링 DAC(28)의 보조 분압기 회로(32)에 걸쳐 페어링되는 선택된 저항기 노드의 이상적 전압을 유지하도록 구성되는 하나 이상의 조절 회로들(미도시)을 포함할 수 있다. 도 23의 프로세서 기반 시스템(132)의 듀얼-스트링 DAC들(28)은 또한, 듀얼-스트링 DAC(28)에서 단조성을 유지하기 위해 듀얼-스트링 DAC(28)의 극성 변화들을 보상하도록 구성되는 스위치 로직 유닛을 이용하는 극성 보상 듀얼-스트링 DAC들(28)을 포함할 수 있다. 도 22의 프로세서 기반 시스템(132)의 듀얼-스트링 DAC들(28)은, 듀얼-스트링 DAC(28)에서 보조 분압기 회로(32)에 걸쳐 페어링된 선택된 저항기 노드의 이상적 전압을 유지하기 위한 전술한 조절 회로(들), 및 듀얼-스트링 DAC(28)에서 단조성을 유지하기 위해 듀얼-스트링 DAC(28)에서 극성 변화들을 보상하도록 구성되는 스위치 로직 유닛 둘 모두를 포함할 수 있다.
[00119] 이와 관련하여, 도 23의 예시적인 프로세서 기반 시스템(132)은, 하나 이상의 프로세서들(136)을 각각 포함하는 하나 이상의 중앙 프로세싱 유닛들(CPU들)(134)을 포함한다. CPU(들)(134)은, 일시적으로 저장된 데이터로의 신속한 액세스를 위해 프로세서(들(136)에 커플링되는 캐시 메모리(138)를 가질 수 있다. CPU(들)(134)는 시스템 버스(140)에 커플링되고, 프로세서 기반 시스템(132)에 포함된 마스터 및 슬레이브 디바이스들을 상호커플링시킬 수 있다. 주지된 바와 같이, CPU(들)(134)는 시스템 버스(140)를 통해 어드레스, 제어 및 데이터 정보를 교환함으로써 이러한 다른 디바이스들과 통신한다. 예를 들어, CPU(들)(134)는 슬레이브 디바이스의 일례로 메모리 제어기(142)에 버스 트랜잭션 요청들을 통신할 수 있다. 도 23에 예시되지 않았지만, 다수의 시스템 버스들(140)이 제공될 수 있고, 각각의 시스템 버스(140)는 상이한 패브릭을 구성한다.
[00120] 다른 마스터 및 슬레이브 디바이스들은 시스템 버스(140)에 접속될 수 있다. 도 23에 예시된 바와 같이, 이러한 디바이스들은 메모리 시스템(144), 하나 이상의 입력 디바이스들(146), 하나 이상의 출력 디바이스들(148), 하나 이상의 네트워크 인터페이스 디바이스들(150) 및 하나 이상의 디스플레이 제어기들(152)을 예로 포함할 수 있다. 입력 디바이스(들)(146)는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하는(그러나 이에 제한되는 것은 아님) 임의의 타입의 입력 디바이스를 포함할 수 있다. 입력 디바이스(들)(148)는, 오디오, 비디오, 다른 시각적 표시자들 등을 포함하는(그러나 이에 제한되는 것은 아님) 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(150)는 네트워크(154)로 및 네트워크(154)로부터의 데이터의 교환을 허용하도록 구성되는 임의의 디바이스들일 수 있다. 네트워크(154)는, 유선 또는 무선 네트워크, 사설 또는 공개 네트워크, 로컬 영역 네트워크(LAN), 와이드 로컬 영역 네트워크(WLAN) 및 인터넷을 포함하는(그러나 이에 제한되는 것은 아님) 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(150)는 원하는 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다. 메모리 시스템(144)은 하나 이상의 메모리 유닛들(156(0-N))을 포함할 수 있다. 버스 상호접속 중재기(158)는, 예를 들어, 메모리 시스템(144)에 제공된 메모리 유닛들(156(0-N))과 같은, 시스템 버스(140)에 커플링된 마스터 및 슬레이브 디바이스들과 시스템 버스(140) 사이에 제공될 수 있다.
[00121] CPU(들)(134)는 또한, 하나 이상의 디스플레이들(160)에 전송되는 정보를 제어하기 위해 시스템 버스(140)를 통해 디스플레이 제어기(들)(152)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(152)는, 하나 이상의 비디오 프로세서들(162)을 통해 디스플레이될 정보를 디스플레이(들)(160)에 전송하고, 하나 이상의 비디오 프로세서들(162)은 디스플레이될 정보를 디스플레이(들)(160)에 적합한 포맷으로 프로세싱한다. 디스플레이(들)(160)은, 음극선관(CRT), 액정 디스플레이(LCD), 플라즈마 디스플레이 등을 포함하는(그러나 이에 제한되는 것은 아님) 임의의 타입의 디스플레이를 포함할 수 있다.
[00122] 당업자들은, 본 명세서에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들 및 알고리즘들이 전자 하드웨어, 메모리 또는 다른 컴퓨터 판독가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 둘 모두의 조합들로 구현될 수 있음을 추가로 인식할 것이다. 예로서, 본 명세서에서 설명되는 중재기들, 마스터 디바이스들 및 슬레이브 디바이스들은 임의의 회로, 하드웨어 컴포넌트, 집적 회로(IC) 또는 IC 칩에서 구현될 수 있다. 본 명세서에 개시된 메모리는 임의의 타입 및 크기의 메모리일 수 있고, 원하는 임의의 타입의 정보를 저장하도록 구성될 수 있다. 이러한 상호운용성을 명확하게 예시하기 위해, 다양한 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들은 일반적으로 이들의 기능의 관점에서 앞서 설명되었다. 이러한 기능이 어떻게 구현되는지는, 특정 애플리케이션, 설계 선택들, 및/또는 전제 시스템에 부과되는 설계 제약들에 좌우된다. 당업자들은, 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방법들로 구현할 수 있지만, 이러한 구현 결정들은 본 개시의 범위를 벗어나는 것을 초래하는 것으로 해석되어서는 안된다.
[00123] 본 명세서에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들 및 회로들은, 프로세서, DSP, ASIC(Application Specific Integrated Circuit), FPGA 또는 다른 프로그래머블 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 프로세서는, 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예를 들어, DAP와 마이크로프로세서의 조합, 복수의 프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로 구현될 수 있다.
[00124] 본 명세서에 개시된 실시예들은, 하드웨어로 구현될 수 있고, 하드웨어에 저장되고, 예를 들어, RAM(Random Access Memory), 플래쉬 메모리, ROM(Read Only Memory), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 레지스터들, 하드 디스크, 착탈식 디스크, CD-ROM 또는 당업계에 공지된 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수 있는 명령들로 구현될 수 있다. 예시적인 저장 메체는, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 메치는 ASIC에 상주할 수 있다. ASIC는 원격 스테이션에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 원격 스테이션, 기지국 또는 서버에 이산 컴포넌트들로서 상주할 수 있다.
[00125] 본 명세서의 예시적인 실시예들 중 임의의 실시예에서 설명된 동작 단계들은 예시들 및 논의를 제공하기 위해 설명된 것을 또한 주목한다. 설명된 동작들은, 예시된 순서들과는 다른 다수의 상이한 순서들로 수행될 수 있다. 게다가, 단일 동작 단계에서 설명된 동작들은, 실제로 다수의 상이한 단계들에서 수행될 수 있다. 추가적으로, 예시적인 실시예들에서 논의된 하나 이상의 동작 단계들은 결합될 수 있다. 흐름도 도면들에서 예시된 동작 단계들은, 당업자에게 쉽게 자명할 바와 같이 다수의 상이한 변형들을 겪을 수 있음을 이해해야 한다. 당업자들은 또한, 정보 및 신호들이 임의의 다양한 상이한 기술들 및 기법들을 이용하여 표현될 수 있음을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은, 전압들, 전류들, 전자기파들, 자기 필드 또는 자기 입자들, 광 필드들 또는 광 입자들 또는 이들의 임의의 조합으로 표현될 수 있다.
[00126] 본 개시의 이전의 설명은, 당업자가 본 개시를 실시 또는 이용할 수 있도록 제공된다. 본 개시에 대한 다양한 변형들은 당업자에게 쉽게 자명할 것이고, 본 명세서에 정의된 일반적 원리들은, 본 개시의 사상 또는 범위를 벗어남이 없이 다른 변화들에 적용될 수 있다. 따라서, 본 개시는, 본 명세서에 설명된 예들 및 설계들에 제한되도록 의도되는 것이 아니라, 본 명세서에 개시된 원리들 및 신규한 특징들에 일치하는 최광의 범위에 따른다.

Claims (28)

  1. 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기로서,
    토탈 저항을 갖는 주 저항기 스트링 ―상기 주 저항기 스트링은, 상기 주 저항기 스트링에 걸쳐 인가되는 DAC 입력 전압을 복수의 분배된 전압 레벨들로 분배하도록 구성되는 복수의 저항기 노드들을 포함함―;
    DAC 입력 코드를 수신하고 복수의 저항기 노드 회로들 중 저항 노드 회로를 선택하도록 구성되는 주 스위치 유닛 ―상기 저항기 노드 회로는, 선택된 저항기 노드 쌍에 걸쳐 분배된 전압 레벨을 듀얼-스트링 DAC의 보조 분압기 회로에 커플링하기 위해, 상기 DAC 입력 코드에 기초하여 상기 주 저항기 스트링의 상기 복수의 저항기 노드들 중 선택된 저항기 노드 쌍을 포함함―; 및
    상기 주 분압기와 상기 보조 분압기 회로 사이에 임피던스 분리 없이, 상기 주 스위치 유닛이 상기 선택된 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 상기 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성되는 상기 선택된 저항기 노드에 적어도 하나의 제 1 프랙셔널 저항을 포함하는 적어도 하나의 조절 회로를 포함하는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  2. 제 1 항에 있어서,
    상기 주 분압기와 상기 보조 분압기 회로 사이에 커플링되는 분리 회로를 포함하지 않는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 조절 회로는, 상기 선택된 저항기 노드 회로에 상기 적어도 하나의 제 1 프랙셔널 저항을 제공하는 적어도 하나의 제 1 조절 회로로 구성되고, 상기 선택된 저항기 노드 회로는 상기 적어도 하나의 제 1 조절 회로를 포함하는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  4. 제 3 항에 있어서,
    상기 선택된 저항기 노드 쌍의 저항은, 주 저항(Rp) 및 적어도 하나의 제 1 프랙셔널 저항(Rfrac1)으로 구성되고;
    상기 보조 분압기 회로의 저항은, 토탈 보조 분압기 회로 저항(Rsd)을 제공하는 저항들로 구성되고;
    상기 주 저항(Rp)은 1/(1/(Rp+Rfrac1) + (1/Rsd))인, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  5. 제 3 항에 있어서,
    상기 적어도 하나의 조절 회로는,
    상기 주 스위치 유닛이 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 상기 주 저항기 스트링의 토탈 저항에 적어도 하나의 제 2 프랙셔널 저항을 포함하거나 포함하지 않도록 구성되는 제 2 조절 회로; 및
    상기 주 스위치 유닛이 상기 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 상기 주 저항기 스트링의 토탈 저항에 적어도 하나의 제 3 프랙셔널 저항을 포함하거나 포함하지 않도록 구성되는 제 3 조절 회로를 더 포함하고,
    상기 제 2 조절 회로 및 상기 제 3 조절 회로는, 상기 주 스위치 유닛이 상기 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 상기 보조 분압기 회로에 걸친 상기 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성되는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  6. 제 5 항에 있어서,
    상기 제 2 조절 회로는, 상기 주 저항기 스트링의 토탈 저항에 상기 적어도 하나의 제 2 프랙셔널 저항을 포함하거나 포함하지 않도록 구성되는 적어도 하나의 제 2 스위치를 더 포함하고,
    상기 제 3 조절 회로는, 상기 주 저항기 스트링의 토탈 저항에 상기 적어도 하나의 제 3 프랙셔널 저항을 포함하거나 포함하지 않도록 구성되는 적어도 하나의 제 3 스위치를 더 포함하는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  7. 제 5 항에 있어서,
    상기 제 2 조절 회로는, 상기 주 저항기 스트링의 토탈 저항을 조절하기 위해, 상기 주 저항기 스트링의 전압 레일 노드와 상기 선택된 저항기 노드 회로 사이의 상기 주 저항기 스트링의 저항을 조절하도록 추가로 구성되고;
    상기 제 3 조절 회로는, 상기 주 저항기 스트링의 토탈 저항을 조절하기 위해, 상기 주 저항기 스트링의 접지 레일 노드와 상기 선택된 저항기 노드 회로 사이의 상기 주 저항기 스트링의 저항을 조절하도록 추가로 구성되는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  8. 제 5 항에 있어서,
    상기 선택된 저항기 노드 쌍의 저항은, 주 저항(Rp) 및 상기 적어도 하나의 제 1 프랙셔널 저항으로 구성되고;
    상기 DAC 입력 코드(i)는, 복수의 이진 입력 비트들(n)으로 구성되고, 상기 복수의 이진 입력 비트들의 각각의 조합은, 상기 주 저항기 스트링에서 고유의 저항기 노드를 선택하도록 구성되고;
    상기 주 저항기 스트링의 전압 레일 노드와 상기 선택된 저항기 노드 회로 사이의 상기 주 저항기 스트링의 저항은 (N - i - 1) * Rp로 표현되고;
    상기 주 저항기 스트링의 접지 레일 노드와 상기 선택된 저항기 노드 회로 사이의 상기 주 저항기 스트링의 저항은 i*Rp로 표현되는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  9. 제 8 항에 있어서,
    상기 제 2 조절 회로의 토탈 저항을 변경하도록 구성되는 제 2 바이어싱 저항(Rbulk2); 및
    상기 제 3 조절 회로의 토탈 저항을 변경하도록 구성되는 제 3 바이어싱 저항(Rbulk1)을 더 포함하고,
    상기 주 저항기 스트링의 전압 레일 노드와 상기 선택된 저항기 노드 회로 사이의 상기 주 저항기 스트링의 저항은 (N - i - 1) * Rp + Rbulk2로 표현되고;
    상기 주 저항기 스트링의 접지 레일 노드와 상기 선택된 저항기 노드 회로 사이의 상기 주 저항기 스트링의 저항은 i*Rp + Rbulk1로 표현되는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  10. 제 3 항에 있어서,
    상기 선택된 저항기 노드 쌍은 상기 적어도 하나의 제 1 조절 회로와 직렬로 커플링되는 주 저항을 포함하는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  11. 제 3 항에 있어서,
    상기 적어도 하나의 제 1 조절 회로는, 적어도 하나의 제 1 스위치가 커플링 모드에서 스위칭되는 경우, 상기 적어도 하나의 제 1 프랙셔널 저항을 상기 선택된 저항기 노드 쌍에 커플링하도록 구성되는 상기 적어도 하나의 제 1 스위치를 더 포함하는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  12. 제 3 항에 있어서,
    상기 적어도 하나의 제 1 조절 회로는, 적어도 하나의 제 1 스위치가 디커플링 모드에서 스위칭되는 경우, 상기 적어도 하나의 제 1 프랙셔널 저항을 상기 선택된 저항기 노드 쌍에 커플링하지 않도록 구성되는 상기 적어도 하나의 제 1 스위치를 더 포함하는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  13. 제 3 항에 있어서,
    상기 적어도 하나의 제 1 프랙셔널 저항은 공유 프랙셔널 저항으로 구성되고;
    상기 적어도 하나의 조절 회로는 적어도 하나의 제 1 조절 회로로 구성되고, 상기 적어도 하나의 제 1 조절 회로는, 상기 공유 프랙셔널 저항을 상기 선택된 저항기 노드 회로에 제공하기 위해 상기 DAC 입력 코드에 의해 선택적으로 제어되는 적어도 하나의 제 1 스위치로 구성되는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  14. 제 5 항에 있어서,
    상기 제 2 조절 회로는, 상기 주 저항기 스트링의 토탈 저항에 적어도 하나의 제 2 프랙셔널 저항을 포함하거나 포함하지 않도록 구성되는 적어도 하나의 제 2 스위치를 더 포함하고;
    상기 제 2 조절 회로는, 상기 주 저항기 스트링의 전압 레일 노드와 상기 선택된 저항기 노드 회로 사이의 상기 주 저항기 스트링의 저항을 조절하도록 추가로 구성되고;
    상기 제 3 조절 회로는, 상기 주 저항기 스트링의 토탈 저항에 적어도 하나의 제 3 프랙셔널 저항을 포함하거나 포함하지 않도록 구성되는 적어도 하나의 제 3 스위치를 더 포함하고;
    상기 제 3 조절 회로는, 상기 주 저항기 스트링의 접지 레일 노드와 상기 선택된 저항기 노드 회로 사이의 상기 주 저항기 스트링의 저항을 조절하도록 추가로 구성되는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  15. 제 14 항에 있어서,
    상기 제 2 조절 회로의 상기 적어도 하나의 제 2 프랙셔널 저항은, 서로 직렬로 커플링되는 복수의 제 2 프랙셔널 저항들을 포함하고;
    상기 제 2 조절 회로의 상기 적어도 하나의 제 2 스위치는, 상기 DAC 입력 코드에서의 증가에 대한 응답으로, 상기 주 저항기 스트링의 토탈 저항에 상기 복수의 제 2 프랙셔널 저항들 중 제 2 프랙셔널 저항을 포함하도록 추가로 구성되고;
    상기 제 3 조절 회로의 상기 적어도 하나의 제 3 프랙셔널 저항은, 서로 직렬로 커플링되는 복수의 제 3 프랙셔널 저항들을 포함하고;
    상기 제 3 조절 회로의 상기 적어도 하나의 제 3 스위치는, 상기 DAC 입력 코드에서의 각각의 증가에 대해, 상기 주 저항기 스트링의 토탈 저항에 상기 복수의 제 3 프랙셔널 저항들 중 제 3 프랙셔널 저항을 포함하지 않도록 추가로 구성되는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  16. 제 15 항에 있어서,
    상기 제 2 조절 회로의 상기 적어도 하나의 제 2 스위치는, 상기 DAC 입력 코드에서의 감소에 대한 응답으로 상기 주 저항기 스트링의 토탈 저항에 상기 복수의 제 2 프랙셔널 저항 중 제 2 프랙셔널 저항을 포함하지 않도록 추가로 구성되고;
    상기 제 3 조절 회로의 상기 적어도 하나의 제 3 스위치는, 상기 DAC 입력 코드에서의 각각의 감소에 대해, 상기 주 저항기 스트링의 토탈 저항에 상기 복수의 제 3 프랙셔널 저항들 중 제 3 프랙셔널 저항을 포함하도록 추가로 구성되는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  17. 제 14 항에 있어서,
    상기 적어도 하나의 제 1 프랙셔널 저항은, 상기 복수의 저항기 노드 회로들 중 적어도 2개 사이에 공통되는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  18. 제 5 항에 있어서,
    상기 제 2 조절 회로는, 상기 주 저항기 스트링의 전압 레일 노드와 상기 선택된 저항기 노드 회로 사이의 상기 주 저항기 스트링의 토탈 저항에 단일 제 2 프랙셔널 저항을 포함하거나 포함하지 않도록 구성되는 단일 제 2 스위치를 더 포함하고;
    상기 제 3 조절 회로는, 상기 주 저항기 스트링의 접지 레일 노드와 상기 선택된 저항기 노드 회로 사이의 상기 주 저항기 스트링의 토탈 저항에 단일 제 3 프랙셔널 저항을 포함하거나 포함하지 않도록 구성되는 단일 제 3 스위치를 더 포함하는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  19. 제 18 항에 있어서,
    상기 선택된 저항기 노드 회로의 상기 적어도 하나의 제 1 프랙셔널 저항은, 상기 복수의 저항기 노드 회로들 중 적어도 2개 사이에 공통되는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  20. 제 3 항에 있어서,
    상기 적어도 하나의 조절 회로는, 상기 보조 분압기 회로에 걸친 상기 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성되는, 상기 주 분압기에 커플링된 적어도 하나의 전류 소스를 포함하는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  21. 제 20 항에 있어서,
    상기 적어도 하나의 조절 회로는,
    상기 주 스위치 유닛이 상기 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 상기 주 저항기 스트링의 토탈 저항에 적어도 하나의 제 2 프랙셔널 저항을 선택적으로 포함하도록 구성되는 제 2 조절 회로를 포함하고;
    상기 제 2 조절 회로는, 상기 주 스위치 유닛이 상기 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 상기 보조 분압기 회로에 걸친 상기 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성되는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  22. 제 21 항에 있어서,
    상기 선택된 저항기 노드 쌍의 저항은 주 저항(Rp) 및 제 1 프랙셔널 저항(Rfrac1)으로 구성되고;
    상기 보조 분압기 회로의 저항은, 토탈 보조 분압기 회로 저항(Rsd)으로 구성되고;
    상기 주 저항(Rp)은, 1/(1/(Rp+Rfrac1) + (1/Rsd))이고;
    상기 적어도 하나의 전류 소스는, 상기 이상적 전압(Videal)이 실제 전압(Vactual)과 동일하도록 전류(I)를 조절하고, Vactual = I*1/(1/(Rp+Rfrac1) + (1/Rsd))인, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  23. 제 1 항에 있어서,
    상기 적어도 하나의 조절 회로는, 상기 보조 분압기 회로에 걸친 상기 선택된 저항기 노드 쌍의 이상적 전압을 유지하도록 구성되는, 보조 분압기 회로에 커플링되는 적어도 하나의 전류 소스를 포함하는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  24. 제 23 항에 있어서,
    상기 선택된 저항기 노드 쌍의 저항은 주 저항(Rp)으로 구성되고;
    상기 보조 분압기 회로의 저항은, 토탈 보조 분압기 회로 저항(Rsd)으로 구성되고;
    상기 주 저항(Rp)은, 1/(1/(Rp+Rfrac1) +((1/Rsd))이고;
    상기 적어도 하나의 전류 소스는, 상기 이상적 전압(Videal)이 실제 전압(Vactual)과 동일하도록 전류(I)를 조절하고, Vactual = I*1/(1/(Rp+Rfrac1) +((1/Rsd))인, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  25. 제 1 항에 있어서,
    반도체 다이에 집적되는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  26. 제 1 항에 있어서,
    상기 주 분압기가 집적되는, 셋탑 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 컴퓨터, 휴대용 컴퓨터, 데스크탑 컴퓨터, 개인 휴대 정보 단말(PDA), 모니터, 컴퓨터 모니터, 텔레비젼, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, 디지털 비디오 디스크(DVD) 플레이어, 및 휴대용 디지털 비디오 플레이어로 이루어진 그룹으로부터 선택된 디바이스를 더 포함하는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  27. 일련의 저항성 노드들에 걸친 토탈 전압을 분배하기 위한 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기로서,
    토탈 전압을 분배하기 위한 수단 ―주 저항기 스트링이 토탈 저항을 갖고, 상기 주 저항기 스트링은, 상기 주 저항기 스트링에 걸쳐 인가되는 DAC 입력 전압을 복수의 분배된 전압 레벨들로 분배하도록 구성되는 복수의 저항기 노드들을 포함함―;
    선택된 저항기 노드 쌍에 걸쳐 분배된 전압 레벨을 듀얼-스트링 DAC의 보조 분압기 회로에 커플링하기 위해, DAC 입력 코드에 기초하여 상기 주 저항기 스트링의 상기 복수의 저항기 노드들 중 선택된 저항기 노드 쌍을 포함하는 저항기 노드 회로를 선택하기 위한 수단; 및
    주 스위치 유닛이 상기 선택된 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 상기 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하기 위해, 적어도 하나의 제 1 프랙셔널 저항을 갖는 상기 선택된 저항기 노드의 저항을 조절하기 위한 수단을 포함하는, 듀얼-스트링 디지털-아날로그 변환기(DAC)의 주 분압기.
  28. 듀얼-스트링 디지털-아날로그 변환기(DAC)에서 전압을 분배하는 방법으로서,
    토탈 전압을 분배하는 단계 ―주 저항기 스트링이 토탈 저항을 갖고, 상기 주 저항기 스트링은, 상기 주 저항기 스트링에 걸쳐 인가되는 DAC 입력 전압을 복수의 분배된 전압 레벨들로 분배하도록 구성되는 복수의 저항기 노드들을 포함함―;
    선택된 저항기 노드 쌍에 걸쳐 분배된 전압 레벨을 듀얼-스트링 DAC의 보조 분압기 회로에 커플링하기 위해, DAC 입력 코드에 기초하여 상기 주 저항기 스트링의 상기 복수의 저항기 노드들 중 선택된 저항기 노드 쌍을 포함하는 저항기 노드 회로를 선택하는 단계; 및
    주 스위치 유닛이 상기 선택된 저항기 노드 쌍을 선택하는 것에 대한 응답으로, 상기 보조 분압기 회로에 걸친 선택된 저항기 노드 쌍의 이상적 전압을 유지하기 위해, 적어도 하나의 제 1 프랙셔널 저항을 갖는 상기 선택된 저항기 노드의 저항을 조절하는 단계를 포함하는, 듀얼-스트링 디지털-아날로그 변환기(DAC)에서 전압을 분배하는 방법.
KR1020157029147A 2013-03-15 2014-03-12 듀얼-스트링 디지털-아날로그 변환기들(dac들), 및 관련 회로들, 시스템들 및 방법들 KR101605478B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/834,041 US8884799B2 (en) 2013-03-15 2013-03-15 Dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
US13/834,041 2013-03-15
PCT/US2014/024352 WO2014150831A1 (en) 2013-03-15 2014-03-12 DUAL-STRING DIGITAL-TO-ANALOG CONVERTERS (DACs), AND RELATED CIRCUITS, SYSTEMS, AND METHODS

Publications (2)

Publication Number Publication Date
KR20150126412A true KR20150126412A (ko) 2015-11-11
KR101605478B1 KR101605478B1 (ko) 2016-03-22

Family

ID=50397342

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157029147A KR101605478B1 (ko) 2013-03-15 2014-03-12 듀얼-스트링 디지털-아날로그 변환기들(dac들), 및 관련 회로들, 시스템들 및 방법들

Country Status (6)

Country Link
US (2) US8884799B2 (ko)
EP (1) EP2974030B1 (ko)
JP (2) JP6316927B2 (ko)
KR (1) KR101605478B1 (ko)
CN (1) CN105191143B (ko)
WO (1) WO2014150831A1 (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8884799B2 (en) * 2013-03-15 2014-11-11 Qualcomm Incroporated Dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
US9397688B2 (en) * 2014-09-10 2016-07-19 Texas Instruments Incorporated Hybrid digital-to-analog conversion system
TWI544750B (zh) * 2015-04-09 2016-08-01 聯詠科技股份有限公司 數位類比轉換器及相關的驅動模組
KR102463240B1 (ko) * 2015-10-01 2022-11-04 주식회사 엘엑스세미콘 디스플레이 구동 회로
US11222600B2 (en) 2015-10-01 2022-01-11 Silicon Works Co., Ltd. Source driver and display driving circuit including the same
US10014693B2 (en) * 2016-05-23 2018-07-03 Qualcomm Incorporated System and method for reducing power consumption and improving performance based on shared regulator current supply voltage
FR3053473B1 (fr) * 2016-07-01 2018-08-10 Schneider Electric Industries Sas Dispositif d'isolation electrique
CN106330194B (zh) 2016-08-15 2017-11-10 京东方科技集团股份有限公司 一种数模转换电路、显示面板及显示装置
US9871532B1 (en) * 2016-09-09 2018-01-16 Mediatek Inc. Digital to-analog converters with non-binary weighted cell array
KR102615020B1 (ko) * 2016-11-17 2023-12-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US9941894B1 (en) * 2017-05-04 2018-04-10 Analog Devices Global Multiple string, multiple output digital to analog converter
KR102399537B1 (ko) * 2017-08-03 2022-05-19 삼성전자주식회사 기준전압 생성 장치 및 방법
CN109391270B (zh) 2017-08-08 2023-09-26 恩智浦美国有限公司 具有含有电阻器阵列的子dac的数/模转换器（dac）
US11050434B2 (en) * 2017-11-14 2021-06-29 Panasonic Intellectual Property Management Co., Ltd. Digital-to-analog converter
KR102553262B1 (ko) 2017-11-17 2023-07-07 삼성전자 주식회사 기준 전압 생성기 및 이를 포함하는 메모리 장치
WO2019134103A1 (en) * 2018-01-05 2019-07-11 Texas Instruments Incorporated Digital-to-Analog Converter System
CN110557123A (zh) 2018-06-04 2019-12-10 恩智浦美国有限公司 分段式电阻型数模转换器
US10447292B1 (en) 2018-08-27 2019-10-15 Qualcomm Incorporated Multiple-bit parallel successive approximation register (SAR) analog-to-digital converter (ADC) circuits
US10425095B1 (en) 2018-08-27 2019-09-24 Qualcomm Incorporated Multiple-bit parallel successive approximation (SA) flash analog-to-digital converter (ADC) circuits
CN109104195B (zh) * 2018-09-13 2022-04-12 京东方科技集团股份有限公司 一种数模转换电路、其使用方法及显示装置
US10333544B1 (en) 2018-09-19 2019-06-25 Qualcomm Incorporated Digital-to-analog converter (DAC) circuits employing resistor rotator circuits configured to be included in analog-to-digital converter (ADC) circuits
CN112583410A (zh) 2019-09-27 2021-03-30 恩智浦美国有限公司 分段式数模转换器
GB2597621B (en) 2019-12-17 2022-07-13 Cirrus Logic Int Semiconductor Ltd Force sensing systems
US10897267B1 (en) * 2019-12-31 2021-01-19 Texas Instruments Incorporated Multi-output digital to analog converter
US11855641B2 (en) * 2020-07-07 2023-12-26 Infineon Technologies LLC Integrated resistor network and method for fabricating the same
WO2022046832A1 (en) * 2020-08-25 2022-03-03 Trustees Of Tufts College D/a converter with resistive interpolation
KR20220029118A (ko) 2020-09-01 2022-03-08 삼성전자주식회사 전압 생성 회로 및 이를 포함하는 메모리 장치
CN112929029A (zh) * 2021-01-21 2021-06-08 电子科技大学 数模转换的电路、集成电路、pcb级电路和读出电路
CN113300710B (zh) * 2021-04-21 2023-11-14 北京大学 一种基于电阻分压和电压插值的转换电路和数模转换器
CN113595552B (zh) * 2021-07-22 2022-07-08 中国科学院微电子研究所 一种应用于数模转换器的非线性校准方法及装置
CN115694507A (zh) 2021-07-29 2023-02-03 恩智浦美国有限公司 数模转换器
CN116094525A (zh) * 2022-12-13 2023-05-09 无锡前诺德半导体有限公司 Dac电路

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3453615A (en) 1965-04-05 1969-07-01 Sperry Rand Corp Analog-to-digital converters
US3810022A (en) 1972-07-21 1974-05-07 Zenith Radio Corp Digital to analog converter television tuning of varactor tuners
US4491825A (en) 1981-06-09 1985-01-01 Analog Devices, Incorporated High resolution digital-to-analog converter
JPS5944125A (ja) 1982-09-07 1984-03-12 Toshiba Corp デジタル−アナログ変換器
JPH05175849A (ja) * 1991-06-18 1993-07-13 Fujitsu Ltd Ｄａコンバータ
US5619203A (en) * 1994-10-21 1997-04-08 Lucent Technologies Inc. Current source driven converter
US5703588A (en) 1996-10-15 1997-12-30 Atmel Corporation Digital to analog converter with dual resistor string
IT1289207B1 (it) 1996-10-24 1998-09-29 Sgs Thomson Microelectronics Stringa potenziometrica mos-resistiva compensata e convertitore digitale/analogico impiegante tale stringa
US5969657A (en) 1997-07-22 1999-10-19 Analog Devices, Inc. Digital to analog converter
US5977898A (en) * 1997-12-22 1999-11-02 Texas Instruments Incorporated Decoding scheme for a dual resistor string DAC
KR100304955B1 (ko) * 1998-08-20 2001-09-24 김영환 디지털/아날로그변환기
US6121912A (en) 1998-09-30 2000-09-19 National Semiconductor Corporation Subranging analog-to-digital converter and method
US6225929B1 (en) 1998-12-02 2001-05-01 Hewlett-Packard Company Digital-to-analog converter having switchable current sources and resistor string
JP4299419B2 (ja) * 1999-11-08 2009-07-22 富士通マイクロエレクトロニクス株式会社 デジタルアナログ変換回路
US6201491B1 (en) * 2000-01-26 2001-03-13 Microchip Technology Incorporated Digitally switched potentiometer having improved linearity and settling time
JP2003224477A (ja) 2002-01-28 2003-08-08 Sharp Corp Ｄ／ａコンバータ回路およびそれを備えた携帯端末装置ならびにオーディオ装置
US6885236B2 (en) 2002-06-14 2005-04-26 Broadcom Corporation Reference ladder having improved feedback stability
WO2004088848A2 (en) 2003-03-28 2004-10-14 Ess Technology Inc. Improved voltage segmented digital to analog converter
US6781536B1 (en) * 2003-05-12 2004-08-24 Texas Instruments Incorporated Dual-stage digital-to-analog converter
US6995701B1 (en) 2004-03-02 2006-02-07 Maxim Integrated Products, Inc. Multichannel high resolution segmented resistor string digital-to-analog converters
US6958720B1 (en) 2004-04-22 2005-10-25 National Semiconductor Corporation Fine string compensation to minimize digital to analog converter differential nonlinearity error
US6914547B1 (en) 2004-05-04 2005-07-05 Analog Devices, Inc. Triple resistor string DAC architecture
KR100588745B1 (ko) * 2004-07-30 2006-06-12 매그나칩 반도체 유한회사 액정표시장치의 소스 드라이버
JP4525343B2 (ja) 2004-12-28 2010-08-18 カシオ計算機株式会社 表示駆動装置、表示装置及び表示駆動装置の駆動制御方法
US7015847B1 (en) 2005-02-11 2006-03-21 Analog Devices, Inc. Digital to analog converter
US7136002B2 (en) * 2005-04-15 2006-11-14 Analog Devices, Inc. Digital to analog converter
US7330066B2 (en) 2005-05-25 2008-02-12 Himax Technologies Limited Reference voltage generation circuit that generates gamma voltages for liquid crystal displays
DE602006004548D1 (de) 2006-02-17 2009-02-12 Sicon Semiconductor Ab Flexibler Analog-Digital-Wandler
JP4931704B2 (ja) 2007-06-21 2012-05-16 オンセミコンダクター・トレーディング・リミテッド Ｄａ変換回路
US7605735B2 (en) 2007-12-05 2009-10-20 Himax Technologies Limited Digital-to-analog converter with R-2R ladder network by polarity control
US7710302B2 (en) 2007-12-21 2010-05-04 International Business Machines Corporation Design structures and systems involving digital to analog converters
CN101471669A (zh) * 2007-12-28 2009-07-01 上海华虹Nec电子有限公司 数模转换器和数模转换方法
US7688240B2 (en) * 2008-05-02 2010-03-30 Analog Devices, Inc. Method and apparatus for calibrating an RDAC for end-to-end tolerance correction of output resistance
US7796060B2 (en) 2008-08-07 2010-09-14 Texas Instruments Incorporated Circuits and methods to minimize nonlinearity errors in interpolating circuits
JP2008293044A (ja) * 2008-08-12 2008-12-04 Seiko Epson Corp 表示装置および表示装置の制御方法
US7982581B2 (en) 2009-02-06 2011-07-19 Analog Devices, Inc. Digital potentiometer architecture with multiple string arrays allowing for independent calibration in rheostat mode
US8188899B2 (en) * 2009-03-31 2012-05-29 Intersil Americas, Inc. Un-buffered segmented R-DAC with switch current reduction
US7956786B2 (en) 2009-10-30 2011-06-07 Analog Devices, Inc. Digital-to-analogue converter
US8907832B2 (en) 2013-03-15 2014-12-09 Qualcomm Incorporated Polarity compensating dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
US8884799B2 (en) * 2013-03-15 2014-11-11 Qualcomm Incroporated Dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods

Also Published As

Publication number Publication date
EP2974030B1 (en) 2018-04-18
WO2014150831A1 (en) 2014-09-25
EP2974030A1 (en) 2016-01-20
JP2017085660A (ja) 2017-05-18
KR101605478B1 (ko) 2016-03-22
JP2016515365A (ja) 2016-05-26
CN105191143B (zh) 2017-08-22
US8884799B2 (en) 2014-11-11
US20140347202A1 (en) 2014-11-27
CN105191143A (zh) 2015-12-23
US9083380B2 (en) 2015-07-14
JP6316927B2 (ja) 2018-04-25
US20140266835A1 (en) 2014-09-18

Similar Documents

Publication Publication Date Title
KR101605478B1 (ko) 듀얼-스트링 디지털-아날로그 변환기들(dac들), 및 관련 회로들, 시스템들 및 방법들
US8907832B2 (en) Polarity compensating dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
JP3594125B2 (ja) Ｄａ変換器およびそれを用いた液晶駆動装置
US5952948A (en) Low power liquid-crystal display driver
JP5615367B2 (ja) 高分解能出力ドライバ
US7423572B2 (en) Digital-to-analog converter
EP1738466B1 (en) Digital to analogue converters
JP2009284310A (ja) デジタルアナログ変換回路とデータドライバ及び表示装置
US7304596B2 (en) Folded multi-LSB decided resistor string digital to analog converter
KR20160075751A (ko) 디지털-아날로그 컨버터들에서 스위칭 글리치들을 스케일링하는 보상 전류 셀
US20130293405A1 (en) Segmented digital-to-analog converter having weighted current sources
US8581766B1 (en) DAC with novel switch regulation
CN112908244B (zh) 一种显示元件的驱动方法和装置
KR20080012069A (ko) 디지털-아날로그 변환기 및 그것을 포함하는 소스 드라이버
US20190305789A1 (en) Sestem and method for digital-to-analog converter with switched resistor networks
JP6643560B2 (ja) デジタル・アナログコンバータ
WO2017128463A1 (zh) 一种数模转换模块、数据驱动电路及液晶显示器
JP3494366B2 (ja) Ｄａ変換器
CN112740557A (zh) 采用被配置为包括在模数转换器(adc)电路中的电阻器旋转器电路的数模转换器(dac)电路
KR100723509B1 (ko) 저항 스트링 컨버터와 커패시터 컨버터를 결합하는디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그컨버팅 방법
US10511321B2 (en) Digital-to-analog converter and method for digital-to-analog conversion
US10756744B1 (en) Linearity improvement for segmented R-DACs
Huigang et al. Design of reference voltage source integrated in LCoS chip
JPH07321660A (ja) Ｄａ変換回路

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee