JP2017085660A - 双対ストリングデジタルアナログコンバータ（ｄａｃ）、ならびに関連する回路、システムおよび方法 - Google Patents

双対ストリングデジタルアナログコンバータ（ｄａｃ）、ならびに関連する回路、システムおよび方法 Download PDF

Info

Publication number
JP2017085660A
JP2017085660A JP2017012991A JP2017012991A JP2017085660A JP 2017085660 A JP2017085660 A JP 2017085660A JP 2017012991 A JP2017012991 A JP 2017012991A JP 2017012991 A JP2017012991 A JP 2017012991A JP 2017085660 A JP2017085660 A JP 2017085660A
Authority
JP
Japan
Prior art keywords
primary
resistor
resistance
circuit
voltage divider
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017012991A
Other languages
English (en)
Inventor
バート・エル・プライス
L Price Burt
ダハヴァル・アール・シャア
R Shah Dhaval
イエシュワント・ナガラジ・コッラ
Nagaraj Kolla Yeshwant
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2017085660A publication Critical patent/JP2017085660A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/808—Simultaneous conversion using weighted impedances using resistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/78—Simultaneous conversion using ladder network
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/76—Simultaneous conversion using switching tree
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/76—Simultaneous conversion using switching tree
    • H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/78—Simultaneous conversion using ladder network
    • H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders

Abstract

【課題】本発明の目的は、双対ストリングデジタルアナログコンバータ（ＤＡＣ）、ならびに関連する回路、システムおよび方法を提供することである。
【解決手段】双対ストリングデジタルアナログコンバータ(DAC)、ならびに関連する回路、システムおよび方法が開示される。本明細書で開示する実施形態では、双対ストリングDACの一次電圧分割器は、少なくとも1つの調整回路からなる。調整回路は、一次スイッチユニットが被選択抵抗器ノードペアを選択したことに応答して、二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持するように構成される。このようにして、双対ストリングDACの一次電圧分割器と二次電圧分割器回路との間に、インピーダンス分離は必要とされない。その結果、非限定的な例として、双対ストリングDACのための集積回路(IC)の面積は減少可能であり、DACの電力消費は減少可能であり、かつ/または双対ストリングDACは、整定時間を必要としないことによって、向上した性能を有し得る。
【選択図】図４

Description

優先権出願
本出願は、その全体が参照により本明細書に組み込まれている、2013年3月15日に出願された「DUAL-STRING DIGITAL-TO-ANALOG CONVERTERS (DACs), AND RELATED CIRCUITS, SYSTEMS, AND METHODS」と題する米国特許出願第13/834,041号に関する。
関連出願
本出願は、その全体が参照により本明細書に組み込まれている、2013年3月15日に出願された「POLARITY COMPENSATING DUAL-STRING DIGITAL-TO-ANALOG CONVERTERS (DACs), AND RELATED CIRCUITS, SYSTEMS AND METHODS」と題する米国特許出願第13/834,184号に関する。
本開示の分野は、双対ストリングデジタルアナログコンバータ(DAC)に関し、詳細には、そこにおいて提供される一次電圧分割器および二次電圧分割器の相互接続および切替えに関する。
デジタルアナログコンバータ(DAC)は、デジタルコードを表現としてのアナログ信号に変換するデバイスである。たとえば、変換されたアナログ信号は、アナログデジタルコンバータ(ADC)によってデジタルコードに以前変換された元のアナログ信号の再現であり得る。ADCおよびDACの一般的な使用は、メディアデバイス(たとえば、テレビ、セルフォン、MP3プレーヤなど)で使用されるオーディオ信号およびビデオ信号をアナログ信号表現からデジタル信号表現に、またはその逆方向で変換することである。
DACの1つのタイプは、双対ストリングDACである。双対抵抗器ストリングDAC(「双対ストリングDAC」とも呼ばれる)は、単一抵抗器ストリングDACと比較して、デジタルコードをアナログ信号表現に変換するために必要とする抵抗器およびスイッチが少ない。双対ストリングDACは、デジタルコードの粗変換を生成する第1の抵抗器ストリングを含む。双対ストリングDACの第2の抵抗器ストリングは、デジタルコードのアナログ信号表現を提供する出力電圧を提供するために、第1の抵抗器ストリングから受信されたデジタルコードの粗変換のより精緻な補間を生成する。たとえば、双対ストリングDACが6ビットの2進デジタルコードを64個の固有の変換(すなわち、26個の変換)に変換するように構成される場合、単一ストリングDACでは64個の抵抗器を設けるのとは異なり、双対ストリングDACの各抵抗器ストリングは8個の抵抗器をそれぞれ含み、抵抗器は計16個となり得る。
たとえば、図1は、例示的な双対ストリングDAC10(本明細書では「DAC10」と呼ぶ)を示している。DAC10は、受信された入力電圧Vinを一次電圧分割器回路12(本明細書では「一次電圧分割器12」と呼ぶ)に印加することによって機能する。一次電圧分割器12は、一次抵抗器R(0)〜R(N-1)の間のノードにおける被選択抵抗器ノードペアNr(0)〜Nr(N)において、一次抵抗器ストリング14中の複数の一次抵抗器R(0)〜R(N-1)での入力電圧Vinを分割することによって、粗電圧(すなわち、アナログ信号)値を提供する。たとえば、Nが16に等しい場合、これは、一次電圧分割器12において提供される一次抵抗器R(0)〜R(N-1)の数が計16であることを意味する。この例では、一次電圧分割器12は、変換のために一次電圧分割器12に提供されたデジタルコードの4個の2進ビットによって選択可能な16個の固有の分割一次電圧を提供する。たとえば、図1に示すように、一次電圧を選択するためにデジタルDAC入力コード15(以下「DAC入力コード15」)のビットが使用される。この例では、一次電圧を選択するためにDAC入力コード15の最上位ビットNが使用される。分割一次電圧のうちの1つを被選択粗分割一次電圧Vpとして選択するために、一次抵抗器ストリング14中の複数の被選択抵抗器ノードペアNr(0)〜Nr(N)の中で被選択抵抗器ノードペアNrを選択するために、一次スイッチU(0)〜U(2N-1)のペアを選択する一次スイッチユニット16によって、粗分割一次電圧値が選択される。この被選択粗分割一次電圧Vpは、本明細書で「二次電圧分割器18」と呼ぶ二次電圧分割器回路18に印加される。
引き続き図1を参照すると、二次電圧分割器18は、DAC10において提供されており、被選択粗分割一次電圧Vpを複数のより精緻な二次電圧にさらに分割するように構成される。この点について、二次電圧分割器18は、二次抵抗器ストリング20を形成する複数の二次抵抗器Rs(0)〜Rs(Y-1)を含む。一次抵抗器ストリング14と同様に、二次抵抗器ストリング20は、一次電圧分割器12からの印加された一次電圧を、より精緻な補間された二次電圧に分割する。一次電圧が二次抵抗器ストリング20に印加されると、二次出力電圧Voutが二次電圧分割器スイッチ22によって選択される。たとえば、Yが32に等しい場合、これは二次電圧分割器18において提供される二次抵抗器Rs(0)〜Rs(Y-1)の数が計32であることを意味しており、二次電圧分割器18は、32個の固有の分割二次電圧を提供する。32個の固有の分割二次電圧は、二次電圧分割器18に提供された5個の2進デジタルコードビットによって選択可能である。たとえば、二次電圧を選択するために使用されるDAC入力コード15のビットは、DAC入力コード15の最下位の5ビット(LSB)を含み得る。より精緻な補間された二次電圧値が二次電圧分割器スイッチ22によって、抵抗器ノードNsrを選択することによって選択される。変換されたDAC入力コード15を表す最終的な二次出力電圧Voutを提供するために、二次抵抗器ストリング20における抵抗器ノードNsr(0)〜Nsr(Y)の中から被選択抵抗器ノードNsrが選択される。
図1のDAC10中の二次電圧分割器18の二次抵抗器ストリング20に被選択粗分割一次電圧Vpが印加されるとき、被選択一次抵抗器R(0)〜R(N-1)は、二次抵抗器ストリング20と並列に配置されている。二次抵抗器ストリング20と被選択一次抵抗器R(0)〜R(N-1)の並列配置は通常、被選択一次抵抗器R(0)〜R(N-1)の実効抵抗特性を変えることになる。変えられた実効抵抗特性の効果は、被選択粗分割一次電圧Vpを調整し、それによって、DAC入力コード15に対して二次抵抗器ストリング20に不適切な被選択粗分割一次電圧Vpを提供する。二次抵抗器ストリング20が被選択一次抵抗器R(0)〜R(N-1)での被選択粗分割一次電圧Vpを変えるのを防ぐために、分離回路VF1、VF2が提供される。
引き続き図1を参照すると、一次抵抗器ストリング14と二次抵抗器ストリング20との間に分離回路VF1、VF2が配設されている。この例では、分離回路VF1、VF2は演算増幅器である。演算増幅器VF1、VF2はそれぞれ、電圧フォロワモードにおいて、この例では二次抵抗器ストリング20に印加される被選択粗分割一次電圧Vpを維持するように構成される。演算増幅器VF1、VF2は、一次電圧分割器12の電流フローを二次電圧分割器18から分離することによって、二次抵抗器ストリング20で理想電圧を維持する。一次電圧分割器12を二次電圧分割器18から分離する効果は、一次電圧分割器12の元の抵抗特性を保持することであり、それにより、DAC10の一次電圧分割器12および二次電圧分割器18での予測可能な線形電圧分割を維持する。しかしながら、演算増幅器VF1、VF2を提供することは、面積の使用の増加、電力の消費、および演算増幅器VF1、VF2が整定時間を必要とすることによる性能の鈍化を犠牲にして成り立つ。
発明を実施するための形態で開示する実施形態は、双対ストリングデジタルアナログコンバータ(DAC)、ならびに関連する回路、システムおよび方法を含む。本明細書で開示する実施形態では、双対ストリングDACの一次電圧分割器は、少なくとも1つの調整回路からなる。調整回路は、一次スイッチユニットが被選択抵抗器ノードペアを選択したことに応答して、二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持するように構成される。このようにして、双対ストリングDACの一次電圧分割器と二次電圧分割器回路との間に、インピーダンス分離は必要とされない。その結果、非限定的な例として、双対ストリングDACのための集積回路(IC)の面積は減少可能であり、双対ストリングDACの電力消費は減少可能であり、かつ/または双対ストリングDACは、整定時間を必要としないことによって、向上した性能を有し得る。
この点について、一実施形態では、双対ストリングDACの一次電圧分割器が提供される。双対ストリングDACの一次電圧分割器は、全抵抗を有する一次抵抗器ストリングを含む。一次抵抗器ストリングは、一次抵抗器ストリングに印加されたDAC入力電圧を複数の分割電圧レベルに分割するように構成された複数の抵抗器ノードを含む。一次スイッチユニットは、DAC入力コードを受信し、複数の抵抗器ノード回路の中で抵抗器ノード回路を選択するように構成される。抵抗器ノード回路は、双対ストリングDACの二次電圧分割器回路に被選択抵抗器ノードペアでの分割電力レベルを結合するためのDAC入力コードに基づく、一次抵抗器ストリングの複数の抵抗器ノードの中での被選択抵抗器ノードペアを含む。一次電圧分割器は、被選択抵抗器ノードへの少なくとも1つの第1の部分抵抗を含む少なくとも1つの調整回路をさらに含む。少なくとも1つの調整回路は、一次スイッチユニットが被選択抵抗器ノードペアを選択したことに応答して、二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持するように構成される。理想電圧は、一次電圧分割器と二次電圧分割器回路との間のインピーダンス分離なしに維持される。このようにして、非限定的な例として、DACのための集積回路(IC)の面積は減少可能であり、DACの電力消費は減少可能であり、かつ/またはDACは、整定時間を必要としないことによって、向上した性能を有し得る。
別の実施形態では、一連の抵抗ノードで全電圧を分割するための双対ストリングDACの一次電圧分割器が提供される。一次電圧分割器は、全抵抗を有する一次抵抗器ストリングでの全電圧を分割するための手段を含む。一次抵抗器ストリングは、一次抵抗器ストリングに印加されたDAC入力電圧を複数の分割電圧レベルに分割するように構成された複数の抵抗器ノードを含む。一次電圧分割器は、一次抵抗器ストリングの複数の抵抗器ノードの中での被選択抵抗器ノードペアを含む抵抗器ノード回路を選択するための手段をさらに含む。抵抗器ノード回路を選択するための手段は、双対ストリングDACの二次電圧分割器回路に被選択抵抗器ノードペアでの分割電力レベルを結合するためのDAC入力コードに基づく。一次電圧分割器は、被選択抵抗器ノードの抵抗を調整するための手段をさらに含む。抵抗を調整するための手段は、一次スイッチユニットが被選択抵抗器ノードペアを選択したことに応答して、二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持するための少なくとも1つの第1の部分抵抗を含む。
別の実施形態では、双対ストリングDACにおける電圧を分割する方法が提供される。本方法は、全抵抗を有する一次抵抗器ストリングでの全電圧を分割するステップを含む。一次抵抗器ストリングは、一次抵抗器ストリングに印加されたDAC入力電圧を複数の分割電圧レベルに分割するように構成された複数の抵抗器ノードを含む。本方法は、双対ストリングDACの二次電圧分割器回路に被選択抵抗器ノードペアでの分割電力レベルを結合するためのDAC入力コードに基づく、一次抵抗器ストリングの複数の抵抗器ノードの中での被選択抵抗器ノードペアを含む抵抗器ノード回路を選択するステップをさらに含む。本方法は、一次スイッチユニットが被選択抵抗器ノードペアを選択したことに応答して、二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持するための少なくとも1つの第1の部分抵抗により、被選択抵抗器ノードの抵抗を調整するステップをさらに含む。
粗電圧分割器として機能する一次電圧分割器回路およびデジタルコードのアナログ信号表現を生成するために一次電圧分割器回路から選択された粗電圧を補間する二次電圧分割器回路を含む例示的な双対ストリングデジタルアナログコンバータ(DAC)のブロック図である。 二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持するために被選択抵抗器ノード回路に部分抵抗を提供するように構成された、双対ストリングDACにおいて提供され得る調整回路の例示的な一般化表現である。 一次抵抗器および部分抵抗器を含む調整回路を含み、調整回路が、一次電圧分割器回路と二次電圧分割器回路との間のインピーダンス分離を必要とせずに、二次電圧分割器回路での一次電圧分割器回路によって提供された理想電圧を維持するように構成される、例示的な双対ストリングDACである。 二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持するために被選択抵抗器ノード回路に部分抵抗を提供するように構成された調整回路を含む例示的な双対ストリングDACである。 二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持する一方で、DAC入力コードを表現としてのアナログ信号に変換する図4の双対ストリングDACの例示的なプロセスのフローチャートである。 図3の双対ストリングDACにおける調整回路の代替調整回路を含む別の例示的な双対ストリングDACである。 図3の双対ストリングDACにおける調整回路の代替調整回路を含み、調整回路のうちの1つが、二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持するために、電圧レールノードと被選択抵抗器ノードペアとの間および接地レールノードと被選択抵抗器ノードペアとの間における一次抵抗器の結合を再設定するように構成される、別の例示的な双対ストリングDACである。 図6の例示的な双対ストリングDACの抵抗構成を示し、双対ストリングDACの一次電圧分割器回路が0のDAC入力コードによって制御される、例示的な回路図である。 図6の例示的な双対ストリングDACの抵抗構成を示し、双対ストリングDACの一次電圧分割器回路が2(210)のDAC入力コードによって制御される、例示的な回路図である。 被選択抵抗器ノード回路に部分抵抗を提供するように構成された第1および第2の調整回路を含み、第1および第2の調整回路が被選択抵抗器ノードペアの理想電圧を維持するように構成され、第1の調整回路が電圧レールと被選択抵抗器ノードペアとの間に結合され、第2の調整回路が接地レールと被選択抵抗器ノードペアとの間に結合される、例示的な双対ストリングDACである。 被選択抵抗器ノードペアの一部としての少なくとも1つの第1の調整回路、および一次抵抗器ストリングの電圧レールと接地レールとの間に結合された他の調整回路を含み、調整回路が共同して、二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持するように構成される、例示的な双対ストリングDACである。 図9の双対ストリングDACにおける調整回路の代替調整回路を含み、結合された部分抵抗を共有するように一次スイッチユニットを構成する、別の例示的な双対ストリングDACである。 図9の双対ストリングDACにおける調整回路の代替調整回路を含み、結合された部分抵抗を共有するように一次スイッチユニットを構成する、別の例示的な双対ストリングDACである。 図9の双対ストリングDACにおける調整回路の代替調整回路を含み、少なくとも1つの第1の調整回路の各々を共有するように一次スイッチユニットを構成する、別の例示的な双対ストリングDACである。 図9の双対ストリングDACにおける調整回路の代替調整回路を含み、少なくとも1つの第1の調整回路の各々を共有するように一次スイッチユニットを構成し、複数の二次電圧分割器を有する代替構成が示されている、別の例示的な双対ストリングDACである。 一次電圧分割器回路に結合された電流源として構成された少なくとも1つの第1の調整回路および一次抵抗器ストリングの全抵抗に少なくとも1つの第2の部分抵抗を制御可能に含めるように構成された第2の調整回路を含み、調整回路が共同して、二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持するように構成される、別の例示的な双対ストリングDACである。 一次電圧分割器回路における各被選択抵抗器ノードのために提供された一次スイッチカウントが減らされるときの例示的な極性および単調性の問題を示すために使用される例示的な双対ストリングDAC回路である。 双対ストリングDACのDAC電圧出力として提供されるべきより精緻な電圧出力を選択するための対応する二次スイッチの選択を制御するために使用される、DAC入力コードおよび極性インジケータを受信するように構成された双対ストリングDACの二次電圧分割器回路の例示的な一般化表現である。 双対ストリングDACのDAC電圧出力として提供されるべきより精緻な電圧出力を選択するための二次電圧分割器回路における対応する二次スイッチの選択を制御するための、図17の双対ストリングDACの例示的な一般化プロセスのフローチャートである。 双対ストリングDACにおける単調性を維持するために一次電圧分割器回路における極性の変化を感知するように構成された極性論理スイッチングユニットを含む、双対ストリングDACの例示的な二次電圧分割器回路である。 DAC入力コードおよび双対ストリングDACにおける極性と単調性とを維持するための図19の二次電圧分割器回路における対応する二次スイッチ選択を示す例示的な論理表である。 双対ストリングDACの単調性を維持するために一次電圧分割器回路出力における極性の変化を感知し、マルチプレクサおよびデコーダを使用してスイッチ論理を調整するように構成された、双対ストリングDACの別の例示的な二次電圧分割器回路である。 DAC入力コードおよび双対ストリングDACにおける極性と単調性とを維持するための図21の二次電圧分割器回路における対応する二次スイッチ選択を示す例示的な論理表である。 限定はしないが、図2〜図22の双対ストリングDACを含む、本明細書で開示する実施形態による、双対ストリングDACを含み得る例示的なプロセッサベースシステムのブロック図である。
ここで図面を参照しながら、本開示のいくつかの例示的な実施形態について説明する。「例示的」という語は、本明細書では「例、実例、または例示としての役割を果たす」ことを意味するために用いられる。「例示的」として本明細書で説明するいずれの実施形態も、必ずしも他の実施形態よりも好ましいか、または有利であると解釈されるべきではない。
発明を実施するための形態で開示する実施形態は、双対ストリングデジタルアナログコンバータ(DAC)、ならびに関連する回路、システムおよび方法を含む。本明細書で開示する実施形態では、双対ストリングDACの一次電圧分割器は、少なくとも1つの調整回路からなる。調整回路は、一次スイッチユニットが被選択抵抗器ノードペアを選択したことに応答して、二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持するように構成される。このようにして、双対ストリングDACの一次電圧分割器と二次電圧分割器回路との間に、インピーダンス分離は必要とされない。その結果、非限定的な例として、双対ストリングDACのための集積回路(IC)の面積は減少可能であり、双対ストリングDACの電力消費は減少可能であり、かつ/または双対ストリングDACは、除去されたインピーダンス分離回路のための整定時間を必要としないことによって、向上した性能を有し得る。
以下で説明し、図15〜図22における例によって示される他の実施形態は、極性補償型双対ストリングデジタルアナログコンバータ(DAC)、ならびに関連する回路、システムおよび方法を含む。本明細書で開示する実施形態では、双対ストリングDACの二次電圧分割器は、スイッチ論理ユニットを含む。スイッチ論理ユニットは、双対ストリングDACにおける単調性を維持するために双対ストリングDACにおける極性の変化を補償するように構成される。双対ストリングDACが単調であることは、双対ストリングDACがデジタル入力コードを、デジタル入力コードにおける所与の漸進的変化に対して上昇する(もしくは一定のままである)か、または低下する(もしくは一定のままである)表現としてのアナログ出力電圧に変換することを意味する。DACがデジタルコードを表現としてのアナログ信号に線形に変換することが望まれる場合に、単調性が望まれ得る。スイッチ論理ユニットは、単調性を維持するために、極性インジケータおよびDAC入力コードに基づいて、一次電圧分割器からの入力電圧を分割するために複数の二次スイッチの中で二次スイッチを選択するように構成される。二次スイッチの各々は、二次電圧分割器の二次抵抗器ストリングにおける抵抗器ノードに接続される。したがって、非限定的な例として、双対ストリングDACは、単調性を維持するために一次抵抗器ストリングにおける各抵抗器ノードに2つのスイッチを提供する必要を回避し得る。
図15〜図22に関する極性補償型双対ストリングDACの実施形態について説明する前に、最初に、二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持するように構成された双対ストリングDACの例について、図2〜図14に関して説明する。
この点について、図2は、二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧を維持するように構成された例示的な双対ストリングDAC28を示している。二次電圧分割器回路での被選択抵抗器ノードペアの理想電圧は、一次電圧分割器回路と二次電圧分割器回路との間のインピーダンス分離を提供する必要なしに維持され得る。この点について、この実施形態における双対ストリングDAC28は、二次電圧分割器回路32に結合された一次電圧分割器回路30を含む。一次電圧分割器回路30は、本明細書では「一次電圧分割器30」と呼ばれる。二次電圧分割器回路32は、本明細書では「二次電圧分割器32」と呼ばれる。一次電圧分割器30は、二次電圧分割器32の二次DAC入力電圧端子34I、36Iにそれぞれ結合された粗一次出力電圧端子34O、36Oに印加されるべき粗一次出力電圧Vpを提供するためにDAC入力電圧Vdac_in33を分割する。二次電圧分割器32は、DAC出力電圧Vout38を提供するために粗一次出力電圧Vpを分割する。
引き続き図2を参照すると、一次電圧分割器30は、一次抵抗器ストリング40および一次スイッチユニット42を含む。DAC入力電圧Vdac_in33は、電圧レールノードVtop44と接地レールノードVbot46との間の電圧からなる。DAC入力電圧Vdac_in33は、一次抵抗器ストリング40に印加され、この例では、DAC入力コード15の最上位ビット(MSB)コード48に従って分割される。MSBコード48は、DAC入力コード15の複数の最上位のNの2進入力ビットを含む。この例では、MSBコード48は、一次スイッチユニット42を制御する。一次スイッチユニット42は、この例では、被選択抵抗器ノードペアNr(i)49からなる抵抗器ノード回路47を選択するように構成される。被選択抵抗器ノードペアNr(i)49は、被選択第1の抵抗器ノードNr(i)H50および被選択第2の抵抗器ノードNr(i)L52を含む。抵抗器ノードNr(i)L52は、被選択抵抗器ノードペアNr(i)49の下側抵抗器ノードを示すために使用され、下側被選択抵抗器ノードNr(i)L52における電圧は、ペアリングされた上側被選択抵抗器ノードNr(i)H50よりも低い相対電圧を有する。被選択抵抗器ノードペアNr(i)49は、MSBコード48に基づく下側被選択抵抗器ノードNr(i)L52および上側被選択抵抗器ノードNr(i)H50を含む。下側被選択抵抗器ノードNr(i)L52および上側被選択抵抗器ノードNr(i)H50における被選択抵抗器ノードペアNr(i)49の電圧は、二次DAC入力電圧端子34I、36Iでの二次DAC入力電圧Vsec_inとして、二次電圧分割器32に提供される。以下で説明するように、二次電圧分割器32は、二次DAC入力電圧端子34I、36Iに印加された二次DAC入力電圧Vsec_inを、アナログ表現における変換されたDAC入力コード15を表す第2のより精緻な電圧に分割する。
引き続き図2を参照すると、理想的な一次抵抗器ストリングにおける被選択抵抗器ノードペアNr(i)49での分割電圧は、DAC入力電圧Vdac_in33を一次抵抗器ストリング40の一次抵抗器の数で分割する関数である。二次電圧分割器32などの補助的または二次負荷回路による歪みまたは非線形性がない、そのような理想的な一次抵抗器ストリングでは、被選択抵抗器ノードペアNr(i)49での電圧は、理想電圧Videal(図示せず)と呼ばれる。引き続き図2を参照すると、介在分離回路を提供せずに一次電圧分割器30および二次電圧分割器32が連結された場合、二次電圧分割器32の二次負荷が分離なしに一次電圧分割器30に直接結合されることになるので、被選択抵抗器ノードペアNr(i)49での実電圧Vactual(図示せず)は、理想電圧Videalとは異なることになる。したがって、二次電圧分割器32の抵抗特性は、被選択抵抗器ノードペアNr(i)49での抵抗を変えるか、または歪めることになる。
引き続き図2を参照すると、一次抵抗器ストリング40が分離なしに二次電圧分割器32に直接結合されたときに作られる二次負荷に対して調整するために、一次抵抗器ストリング40は、この実施形態では第1の調整回路54を含む。第1の調整回路54は、この例では、一次抵抗Rp56および少なくとも1つの第1の部分抵抗Rfrac158を含む。図2〜図14では、第1の調整回路54は、抵抗器ノード回路47を含む。したがって、以下でより詳細に説明するように、一次抵抗器ストリング40が分離なし二次電圧分割器32に直接結合されたとき、部分抵抗Rfrac158は、被選択抵抗器ノードペアNr(i)49での抵抗に結合される。部分抵抗Rfrac158の抵抗値は、二次電圧分割器32が分離されているか、または一次電圧分割器30に結合されていないかのように、被選択抵抗器ノードペアNr(i)49での抵抗を補償および提供するように選択される。したがって、被選択抵抗器ノードペアNr(i)49に従って、一次電圧分割器30によって二次電圧分割器32に提供される理想電圧Videalは維持される。したがって、図2における第1の調整回路54により、一次電圧分割器30と二次電圧分割器32との間の分離回路を提供する必要が、理想電圧Videalを維持するために求められることはない。このことは、図4で始まる以下でより詳しく論じる。被選択粗分割一次電圧VpをDAC出力電圧Vout38にさらに分割することについて、ここで引き続き図2を参照しながら論じる。
引き続き図2を参照すると、粗一次出力電圧端子34O、36Oでの粗一次出力電圧Vpが、二次電圧分割器32に印加される。二次電圧分割器32は、二次抵抗器ストリング60および「二次電圧分割器スイッチ64」と呼ばれることもある二次スイッチユニット64を含む。二次電圧分割器32は、粗一次出力電圧端子34O、36Oでの粗一次出力電圧Vpを、二次DAC入力電圧端子34I、36Iに印加される二次DAC入力電圧Vsec_inとして受信するように構成される。二次電圧分割器32は、LSBコード66を受信するようにさらに構成される。DAC出力電圧Vout38は、この例では、DAC入力コード15の最下位ビット(LSB)コード66に基づいて選択される。LSBコード66は、「二次DAC入力コード66」とも呼ばれる。LSBコード66は、被選択二次抵抗器ノードNsr(0)〜Nsr(Y-1)からDAC出力電圧Vout38を選択するように構成された二次スイッチユニット64を制御し、ここで、Y=LSBコード66である。
図2における双対ストリングDAC28の二次電圧分割器32に印加される理想電圧Videalを維持することは、一次電圧分割器30および二次電圧分割器32がインピーダンス分離なしに相互接続されるときに3つの例示的な相互接続原理を有する。この点について、図3は、図1および図2をさらに参照しながら3つの例示的な相互接続関係によって表されるこれら3つの相互接続原理の例示的な図である。第1の相互接続関係68は、二次電圧分割器32が一次電圧分割器30からインピーダンス分離されているかのように被選択抵抗器ノードペアNr(i)49の抵抗特性を維持するために、一次電圧分割器30における被選択抵抗器ノードペアNr(i)49に結合された第1の調整回路54において提供される抵抗を示している。この点について、第1の相互接続関係68は、次のように提供される。
Rp=Rsd||(Rp+Rfrac)
これは以下のように数学的に表され得る。
1/(1/(Rp+Rfrac)+(1/Rsd))=Rp
第1の調整回路54の一次抵抗Rp56および第1の部分抵抗Rfrac58は、一次電圧分割器30の下側被選択抵抗器ノードNr(i)L52と上側被選択抵抗器ノードNr(i)H50との間に結合される。第1の調整回路54の複合一次抵抗は、一次抵抗Rp56および部分抵抗Rfrac58の直列抵抗を含む。二次抵抗器ストリング60の複合二次直列抵抗Rsd70は、二次抵抗器ストリング60の複数の二次抵抗器Rs(0)〜Rs(Y-1)の全直列抵抗を含む。したがって、第1の調整回路54がインピーダンス分離なしに二次抵抗器ストリング60と並列に結合されるとき、第1の調整回路54の抵抗(すなわち、一次抵抗Rp56+部分抵抗Rfrac58)は複合二次直列抵抗Rsd70と並列に結合される。したがって、第1の相互接続関係68は、一次抵抗Rp=Rsd||(Rp+Rfrac)または1/(1/(Rp+Rfrac))+1/Rsd))=Rpと記述される。
第1の調整回路54の一次抵抗Rp56および第1の部分抵抗Rfrac58の抵抗は、二次抵抗器ストリング60の抵抗に固有である。二次抵抗器ストリング60が被選択抵抗器ノードペアNr(i)49に結合されたときに、被選択抵抗器ノードペアNr(i)49での抵抗が、二次電圧分割器32が一次電圧分割器30からインピーダンス分離された場合と同じになるように、一次抵抗Rp56および第1の部分抵抗Rfrac58の抵抗は選択される。
被選択抵抗器ノードペアNr(i)49での抵抗を維持することに加えて、図2における双対ストリングDAC28における被選択抵抗器ノードペアNr(i)49での理想電圧Videalを維持するために、この例では、電圧レールノードVtop44の方向で被選択抵抗器ノードペアNr(i)49の上に抵抗を維持し、接地レールノードVbot46の方向で被選択抵抗器ノードペアNr(i)49の下に抵抗を維持する必要もある。このようにして、一次抵抗器ストリング40の全抵抗は、一次抵抗器ストリング40と二次抵抗器ストリング60との間のインピーダンス分離の必要なしに、抵抗器ノードペアNr(i)49での理想電圧Videalを維持するように調整される。さもなければ、被選択抵抗器ノードペアNr(i)49で分割される粗分割一次出力Vpは、その理想電圧Videalとは異なるものになる。
引き続き図3を参照すると、電圧レールノードVtop44(図2)と上側被選択抵抗器ノードNr(i)H50との間で結合された全抵抗値を示す第2の相互接続関係72が提供されている。電圧レールノードVtop44と上側被選択抵抗器ノードNr(i)H50との間の抵抗は、被選択抵抗器ノードペアNr(i)49の選択の調整を補償するように調整される。第2の相互接続関係72は、一次抵抗器ストリング40の抵抗を維持するために、電圧レールノードVtop44と上側被選択抵抗器ノードNr(i)H50との間で結合される全抵抗を提供する。このようにして、上側被選択抵抗器ノードNr(i)H50での電圧は、インピーダンス分離を伴う理想的な一次電圧分割器(図示せず)における同等の被選択抵抗器ノードの電圧に等しく、または実質的に等しく維持される。この点について、第2の相互接続関係72は、次のように提供される。
(N-i-1)*Rp+Rbulk2
ここで、Rbulk2は0に等しいことがあり、
Nは、一次抵抗器ストリング40における選択可能な被選択抵抗器ノードペアNr(i)49(すなわち、選択可能な抵抗器ノードペア)の数であり、
iは、現在の復号されたMSBコード48である。
第2の相互接続関係72は、電圧レールノードVtop44と上側被選択抵抗器ノードNr(i)H50との間の全抵抗を決定する。理想的な一次抵抗器ストリング40の場合、全抵抗は、電圧レールノードVtop44と上側被選択抵抗器ノードNr(i)H50との間の選択可能な固有抵抗器ノードペアの数と一次抵抗Rp56との積に等しいか、または実質的に等しい。双対ストリングDAC28における任意のバイアスに基づいて、抵抗に対するさらなる較正が必要とされる場合、随意の第2のバルク抵抗Rbulk2が含まれ得る。
引き続き図3を参照すると、接地レールノードVbot46(図2)と下側被選択抵抗器ノードNr(i)L52との間に結合された全抵抗値を示す第3の相互接続関係74が提供されている。接地レールノードVbot46と下側被選択抵抗器ノードNr(i)L52との間の抵抗は、被選択抵抗器ノードペアNr(i)49の選択の調整を補償するように調整される。第3の相互接続関係74は、一次抵抗器ストリング40の抵抗を維持するために、接地レールノードVbot46と下側被選択抵抗器ノードNr(i)L52との間で結合される全抵抗を提供する。このようにして、下側被選択抵抗器ノードNr(i)L52での電圧は、インピーダンス分離を伴う理想的な一次電圧分割器(図示せず)における同等の被選択抵抗器ノードの電圧に等しく、または実質的に等しく維持される。この点について、第3の相互接続関係74は、次のように提供される。
i*Rp+Rbulk1、ここで、
Rbulk1は0に等しいことがあり、
Nは、一次抵抗器ストリング40における選択可能な被選択抵抗器ノードペアNr(i)49(すなわち、選択可能な抵抗器ノードペア)の数であり、
iは、現在の復号されたMSBコード48である。
第3の相互接続関係74は、接地レールノードVbot46と下側被選択抵抗器ノードNr(i)L52との間の全抵抗を決定する。理想的な一次抵抗器ストリング40の場合、全抵抗は、接地レールノードVbot46と下側被選択抵抗器ノードNr(i)L52との間の選択可能な固有抵抗器ノードペアの数と一次抵抗Rp56との積に等しいか、または実質的に等しい。双対ストリングDAC28における任意のバイアスに基づいて、抵抗に対するさらなる較正が必要とされる場合、随意の第2のバルク抵抗Rbulk1が含まれ得る。すべての3つの相互接続関係が同時に満たされた場合、Nr(i)L52およびNr(i)H50において理想電圧が維持される。
以下の例示的な実施形態の各々では、一次抵抗Rp56と呼ばれる抵抗および少なくとも1つの第1の部分抵抗Rfrac58は、単一の抵抗器または複数の抵抗器ユニットRuからなり得る。抵抗器ユニットRuは、一次抵抗Rp56および少なくとも1つの第1の部分抵抗Rfrac58の必要な抵抗値を合計するように結合され得る共通抵抗ユニット値である。設計選択に基づいて、抵抗器ユニットRuの抵抗は、一次抵抗Rp56および第1の部分抵抗Rfrac58に含まれる共通要素または共通ユニットであり得ることに留意されたい。
図4は、二次電圧分割器32(1)での被選択抵抗器ノードペアの理想電圧を維持するように構成された双対ストリングDAC28(1)の例示的な実施形態である。この例における双対ストリングDAC28(1)は、二次抵抗器ストリング60(1)に結合された一次抵抗器ストリング40(1)を含む。一次スイッチユニット42(1)は、複数の抵抗器ノード回路の中で抵抗器ノード回路47(1)を選択するように構成され、抵抗器ノード回路は、被選択抵抗器ノードペアNr(1)(i)49(1)を含む。一次抵抗器ストリング40(1)が二次抵抗器ストリング60(1)に結合されていることで、分離回路なしに相互接続されたときに並列抵抗が作られている。作られた並列抵抗は、図3で上述したように第1の相互接続関係68、第2の相互接続関係72および第3の相互接続関係74に従って補償される。図3の第1、第2および第3の相互接続関係68、72、74に適合するために、一次抵抗器ストリング40(1)は、複数の第1の調整回路54(1)(0)〜54(1)(N-1)からなる。第1の調整回路54(1)の数はNに等しく、ここでNは、この例では、選択可能な固有抵抗器ノードペアNr(1)(0)〜Nr(1)(N-1)49(1)の数(2MSB)である。この実施形態の目的上、インデックス「i」は、被選択抵抗器ノードペアのインデックスを示すために使用され、「i以外」は、あらゆる非被選択抵抗器ノードペアのインデックスを示すために使用される。たとえば、i=0〜7の範囲のうちの3である場合、「Nr(1)(3)49(1)」は、第4の被選択抵抗器ノードペアNr(1)(3)49(1)を示し、ここでインデックスは0で始まる。「i以外」の例としては、これは、被選択抵抗器ノードペアNr(1)(3)49(1)によって表されていない任意の他の非被選択抵抗器ノードペアNr(1)(3以外)を示すことになる。
引き続き図4を参照すると、選択可能な固有抵抗器ノードペアNr(1)(0)〜Nr(1)(N-1)49(1)の中からの被選択固有抵抗器ノードペアNr(1)(i)49(1)は、第1の調整回路54(1)(0)〜54(1)(N-1)のうちの1つからなる。被選択固有抵抗器ノードペアNr(1)(i)49(1)は、一次抵抗Rp56(1)、少なくとも1つの第1の部分抵抗Rfrac158(1)、および第1のスイッチSp1 76(1)を含む。少なくとも1つの第1の調整回路54(1)(0)〜54(1)(N-1)のうちの1つは、一次抵抗Rp56(1)、および直列に結合された少なくとも1つの第1の部分抵抗Rfrac158(1)により構成される。図3における第1の相互接続関係68を満たすために、第1の調整回路54(1)(0)〜54(1)(N-1)は、対応する第1の部分抵抗Rfrac158(1)(0)〜58(1)(N-1)と並列に結合されたそれぞれの第1のスイッチSp1 76(1)(0)〜76(1)(N-1)でさらに構成される。被選択抵抗器ノードペアNr(1)(i)49(1)は、第1のスイッチSp1 76(1)(i)を開くことによって第1のスイッチSp1 76(1)(i)を結合モードに置くように構成される。第1のスイッチSp1 76(1)(i)は、被選択抵抗器ノードペアNr(1)(i)49(1)に関連付けられ、それにより、被選択抵抗器ノードペアNr(1)(i)49(1)のための一次抵抗Rp56(1)(i)および第1の部分抵抗Rfrac158(1)(i)の複合直列抵抗を作る。この複合直列抵抗は、二次抵抗器ストリング60(1)の全二次直列抵抗Rsd70と並列に結合され、Rp56(1)=Rsd||(Rp+Rfrac)の実効並列抵抗を作ることになる。一次抵抗Rp56(1)の値は、図3におけるRp=Rsd||(Rp+Rfrac)の第1の相互接続関係68に従って決定される。一次抵抗Rp56(1)は、計算された抵抗値である。被選択抵抗器ノードペアNr(1)(i)49(1)内で、一次抵抗Rp56(1)は実質的に同じになる。一次抵抗Rp56(1)の計算値は実質的に同じになるが、被選択抵抗器ノードペアNr(1)(i)49(1)の間の物理的に結合された抵抗の実測値は、行われた設計選択に基づいて必要に応じて変わり得ることが考えられる。
引き続き図4を参照すると、図3における第2の相互接続関係72および第3の相互接続関係74を満たすために、任意の非被選択抵抗器ノードペアNr(1)(i以外)が、第1のスイッチSp176(1)(i以外)を分断モードに置くように構成される。非被選択抵抗器ノードペアNr(1)(i以外)を分断モードに置くことによって、非被選択抵抗器ノードペアNr(1)(i以外)の対応する抵抗は、一次抵抗Rp56(1)に等しくなるか、または実質的に等しくなる。分断モードは、第1のスイッチSp1 76(1)(i以外)が閉じられている場合である。非被選択抵抗器ノードペアNr(1)(i以外)の第1のスイッチSp1 76(1)(i以外)を閉じることによって、対応する第1の部分抵抗Rfrac158(1)(i以外)を迂回する短絡回路が形成される。対応する第1の部分抵抗Rfrac158(1)(i以外)を迂回することによって、第1の調整回路54(1)(i以外)は、一次抵抗Rp56(1)に実質的に等しくなるように調整される。それぞれの非被選択抵抗器ノードペアNr(1)(i以外)が分断モードに置かれているときには、第1の部分抵抗Rfrac158(1)(i以外)が一次抵抗器ストリング40(1)から除去されるので、第2の相互接続関係72および第3の相互接続関係74が満たされる。
たとえば、引き続き図4を参照すると、非限定的な例として、MSBコード48(1)は、10進数の4、410に等しい「1002」のビット値を有する3ビットを有する。正規化された抵抗ユニットRuでは、一次抵抗Rpは4Ruに等しく、部分抵抗Rfrac58(1)(4)は0.5Ruに等しく、二次直列抵抗Rsd70(1)は36Ruに等しい。これらの設計選択により、図3の第1、第2および第3の相互接続関係68、72、74の3つはすべて、この例では満たされる。第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)は、式1/(1/(Rp+Rfrac)+(1/Rsd))=Rpに基づいて満たされ、並列抵抗式に上記の例示的な値を入れると1/(1/(4Ru+0.5Ru)+(1/36Ru))=4Ru=1Rpとなる。さらに、非被選択抵抗器ノードペアNr(1)(i以外)が、非被選択抵抗器ノードペアNr(1)(i以外)に関連する第1の部分抵抗スイッチSp176(1)(i以外)を閉じるように構成されるので、図3における第2の相互接続関係72と第3の相互接続関係74の両方が満たされる。電圧レールノードVtop44(1)と被選択抵抗器ノードペアNr(1)(i)49(1)との間の全抵抗が(N-i-1)*Rp+Rbulk272に等しい(Rbulk2は0に等しい)ので、第2の相互接続関係72、(N-i-1)*Rp+Rbulk2は満たされる。この例では、Nは、MSBコード48(1)の最大値に等しい(たとえば、MSBコード48(1)が3ビットを有する場合、Nは8に等しい)。この例でも、被選択抵抗器ノードペアNr(1)(i)49(1)は、「i」によって決定され、ここで「i」は、2進数「1002」または「410」に等しく、一次抵抗Rp56(1)(4)=4RuおよびRbulk2=0である。図3による第2の相互接続関係72(N-i-1)*Rp+Rbulk2に基づくと、電圧レールノードVtop44(1)と被選択抵抗器ノードペアNr(1)(4)49(1)との間の抵抗は、(8-4-1)*4Ru+0に等しい。この例における第2の相互接続関係72はさらに3*4Ru+0または12Ruとなる。一次抵抗Rp56(1)が4Ruに等しいので、第2の相互接続関係72、(N-i-1)*Rp+Rbulk272は満たされる。電圧レールノードVtop44(1)と被選択抵抗器ノードペアNr(1)(4)49(1)との間に提供された3つの一次抵抗Rp56(1)がある。
引き続き図4を参照すると、同じ例を使用して、第3の相互接続74、i*Rp+Rbulk174も満たされることになり、ここでRbulk1は0に等しい。この式は、4*(Rp)+0または4Rp=16Ruとなる。図4の例では、第1の部分抵抗スイッチSp1 76(1)(i以外)はすべて閉じられている。これは、接地レールノードVbot46(1)と被選択抵抗器ノードペアNr(1)(4)49(1)との間に位置する4つの非被選択抵抗器ノードペアNr(1)(0)〜Nr(1)(3)49(1)の各々に対応する部分抵抗Rfrac58(1)を短絡させることになる。接地レールノードVbot46(1)と被選択抵抗器ノードペアNr(1)(4)49(1)との間の全抵抗は、4Rp=16Ruである。
上述のように、図4は、図3における3つの第1、第2および第3の相互接続関係68、72、74の各々に適合する双対ストリングDAC28(1)の例示的な実施形態を示している。しかし、多くの可能な構成において、これらの第1、第2および第3の相互接続関係68、72、74を利用し得る多くの例示的な実施形態がある。これらの例示的な実施形態は、使用または適用の要件に基づいて、双対ストリングDACにおける抵抗器の数を減らすことができる。構成要素がデバイスに組み込まれる必要があって、動作中にその構成要素が使用されない時間がある場合には、貴重なスペースが浪費されるので、未使用の構成要素を最小限に抑えることも同じくらい重要である。また、本明細書におけるいくつかの実施形態の1つの設計目標は、可能な場合に、上述のようにデバイス面積の大きいセグメントを消費することがあり、性能を鈍化させることもある分離回路を取り除くことである。
図2に関する上記の双対ストリングDAC28の説明を補足するために、図5が提供される。図5は、双対ストリングDAC28の動作を説明する例示的なプロセスである。まず、一次電圧分割器30は、DAC入力コード15に基づいて、全抵抗を有する一次抵抗器ストリング40でのDAC入力電圧(Vdac_in)を複数の粗分割一次電圧に分割する(ブロック78)。上記で説明したように、一次抵抗器ストリング40は、一次抵抗器ストリング40に印加されたDAC入力電圧(Vdac_in)を複数の粗分割一次電圧に分割するように構成された複数の選択可能な抵抗器ノードペアNr(i)49を含む。一次スイッチユニット42は、DAC入力コード15のMSBコード48を受信し(ブロック80)、MSBコード48は復号され、次いで変換されて、複数の抵抗器ノードペアNr(i)49の中から抵抗器ノードペアNr(i)49が選択される(ブロック81)。一次スイッチユニット42は、複数の抵抗器ノード回路の中で抵抗器ノード回路47を選択するように構成され、抵抗器ノード回路は、被選択抵抗器ノードペアNr(i)49を含む。
この点において、図6は、双対ストリングDAC28(2)の別の例示的な実施形態を示している。この例示的な実施形態は、一次抵抗器ストリング40(2)において結合される抵抗の総数を減らし、上記の図4で説明したような第1のスイッチSp1 76(1)を取り除いている。双対ストリングDAC28(2)は、複数の抵抗器ノード回路の中で抵抗器ノード回路47(2)を選択するように構成された一次スイッチユニット42(2)を含み、抵抗器ノード回路は、Rp(2)+Rfrac(2)に等しい抵抗を有する被選択抵抗器ノードペアNr(2)(i)49(2)を含む。Rp(2)およびRfrac(2)の抵抗値が、第1の相互接続関係68、Rp(2)=Rsd(2)||(Rp(2)+Rfrac(2))によって決定されたRpおよびRfracによる設計選択である選択が行われる。一次スイッチユニット42(2)は、隣接する抵抗の組合せが3つの相互接続関係によって決定されるように、複数の隣接する抵抗を組み合わせるように構成される。
引き続き図6を参照すると、一次抵抗器ストリング40(2)は、少なくとも1つの第1の調整回路54(2)(0)〜54(2)(N-1)を含む。第1の調整回路54(2)(N-1)は、電圧レールノードVtop44(2)に直接隣接して結合され、2つの抵抗である一次抵抗Rp56(2)(N-1)および第1の部分抵抗Rfrac158(2)(N-1)からなる。別の第1の調整回路54(2)(0)は、接地レールノードVbot46(2)に直接隣接して結合され、2つの抵抗である一次抵抗Rp56(2)(0)および第1の部分抵抗Rfrac158(2)(0)からなる。この例における複数の第1の調整回路54(2)(0)および54(2)(N-1)の各々は、少なくとも1つの第1の部分抵抗Rfrac158(2)(1)および58(2)(N-1)を、直接隣接する第1の調整回路54(2)(1)および54(2)(N-2)と共有する。しかしながら、複数の第1の調整回路54(2)(1)〜54(2)(N-2)の各々は、第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)68に依然として適合する代替構成を使用する。
この点について、図6では、複数の第1の調整回路54(2)(1)〜54(2)(N-2)の各々において、部分抵抗および一次抵抗の組合せが、必要とされる全抵抗を作るために使用されることになる。第1の調整回路54(2)(1)〜54(2)(N-2)は、第1の相互接続関係68に基づく一次抵抗Rpから部分抵抗Rfracを差し引いた設計選択値に等しい複数の一次抵抗Rp56(2)(1)〜56(2)(N-2)を含む。一次スイッチユニット42(2)は、第1の調整回路54(2)(i)における一次抵抗Rp56(2)+部分抵抗Rfrac58(2)の全抵抗を作るために、少なくとも1つの第1の部分抵抗Rfrac158(2)(1)〜58(2)(N-1)の隣接する組合せを含めるように構成される。部分抵抗Rfrac58(2)の抵抗値に実質的に等しい抵抗値が複数の一次抵抗Rp56(2)(1)〜56(2)(N-2)から除去される形で、複数の一次抵抗Rp56(2)(1)〜56(2)(N-2)の抵抗値が調整されることになる。一次スイッチユニット42(2)は、2つの直接隣接する第1の部分抵抗Rfrac58(2)を被選択抵抗器ノードペアNr(2)(1)〜Nr(2)(N-2)49に含めることになるので、抵抗値に対する調整は必要である。この構成では、一次抵抗Rp56(2)(1)〜56(2)(N-2)の値は、それらの同等の抵抗ユニットを縮小することによって低減されており、第1の部分抵抗Rfrac58(2)は、可能な場合には再利用され、追加の第1の部分抵抗が取り除かれて、回路設計によって消費される物理的スペースが節約されている。
たとえば、引き続き図6を参照すると、MSBコード48(2)は3ビットを有し、そのためN=23または8であり、iは1002の2進値に等しい。1002の2進値に相当する10進値は4(410)である。正規化された抵抗ユニットRuでは、Rp=4Ru、Rfrac=0.5RuおよびRsd=36Ruである。第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)は、上記の値により第1の相互接続関係68を解くことに基づいて満たされ、1/(1/(4Ru+0.5Ru))+1/36Ru))=4Ru=Rpとなる。電圧レールノードVtop44(2)と被選択抵抗器ノードペアNr(2)(4)49(2)との間の全抵抗が(N-i-1)*Rp+Rbulk2に等しい(Rbulk2は0に等しい)場合、第2の相互接続関係72、(N-i-1)*Rp+Rbulk2は満たされる。この例では、i=4、一次抵抗Rp56(2)(4)=3.5RuおよびRbulk2=0である。第2の相互接続関係72、(N-i-1)*Rp+Rbulk2に基づくと、電圧レールノードVtop44(2)と被選択抵抗器ノードペアとの間の抵抗は、(8-4-1)*4Ru+0に等しくなければならない。これは、3*4Ru+0となり、さらに12Ruまたは3Rpとなる。電圧レールノードVtop44(2)と被選択抵抗器ノードペアNr(2)(4)49(2)との間の抵抗は、次のように合算される。Rp56(2)(5)+Rp56(2)(6)+Rp 56(2)(7)+Rfrac58(2)(6)+Rfrac58(2)(7)抵抗値の挿入により、式は3.5Ru+3.5Ru+4Ru+0.5Ru+0.5Ruとなり、12Ruに等しいので、第2の相互接続関係72は満たされる。第3の相互接続関係74、i*Rp+Rbulk1(Rbulk1は0に等しいことがある)は4*(Rp)+0または4Rpとなる。接地レールノードVbot46(2)と被選択抵抗器ノードペアNr(2)(4)49(2)との間の抵抗をカウントすると、4Ru+3*3.5Ru+3*0.5Ruもしくは16Ruまたは4Rpがある。
第2の例では、引き続き図6を参照すると、第1の調整回路54(2)(0)および54(2)(N-1)は、前の第1の調整回路54(2)(1)および54(2)(N-2)とは異なるように構成されるが、すべての第1の調整回路が同じ結果をもたらす。MSBコード48(2)が今では0002に等しくなることを除いて、すべての他のパラメータが同じであることに伴い、相互接続関係68、72、74は引き続き満たされることになる。被選択抵抗器ノードペアNr(2)(0)49(2)は、一次抵抗Rp56(2)(0)+第1の部分抵抗Rfrac58(2)(1)を含み、これは4.5Ruに等しい。36Ruと並列に結合された4.5Ruの抵抗値は、上述の並列抵抗式に基づくと4Ruに等しい。第2の相互接続関係72は満たされ、6*3.5Ru+4Ru+ 6*0.5Ruとなり、さらに数学的に28Ruとなる。28Ruは、電圧レールノードVtop44(2)と上側被選択抵抗器ノードNr(2)(0)H50(2)との間の7個の選択可能な抵抗器ノードペアNr(2)(i)49(2)に相当する。第3の相互接続関係74、i*Rp +Rbulk1(Rbulk1は0に等しい)は、接地レールノードVbot46(2)と下側被選択抵抗器ノードNr(2)(0)L52(2)との間で0*(Rp)+0=0Ruとなる。被選択抵抗器ノードペアNr(2)(0)49(2)が接地レールノードVbot46(2)に結合されるので、第3の相互接続関係74は満たされる。図4および図6は、iの各固有値を有する異なる一次抵抗器56による異なる抵抗器ノードペア49を選択することを含む例示的な実施形態について記述している。一定のままとなるように一次抵抗Rp56および部分抵抗Rfrac58を構成することによって、一次電圧分割器30におけるスイッチを取り除くことも考えられる。このようにして、異なる抵抗器ノードペア49を選択する代わりに、一次抵抗器の結合を再設定するように調整回路を構成することが望ましいことがある。後述のように二次電圧分割器32(2)での被選択抵抗器ノードペアNr(2)(i)49(2)の理想電圧を維持するために、電圧レールノードVtop44(2)と被選択抵抗器ノードペアNr(2)(i)49(2)との間および接地レールノードVbot46(2)と被選択抵抗器ノードペアNr(2)(i)49(2)との間の結合を再設定することが望ましいことがある。
この点について、図7は、一次抵抗Rp56(3)および少なくとも1つの第1の部分抵抗Rfrac58(3)を含む一次抵抗器ストリング40(3)の例示的な実施形態を示している。一次スイッチユニット42(3)は、複数の抵抗器ノード回路47の中で抵抗器ノード回路47(3)を選択するように構成され、抵抗器ノード回路47(3)は、被選択抵抗器ノードペアNr(3)(i)49(3)を含む。第1の部分抵抗Rfrac58(3)は、「共有部分抵抗」と呼ばれることもある。図7における一次抵抗器ストリング40(3)は、図3における第1、第2、および第3の相互接続関係68、72、74に基づいて動作するように設計され、図4および図6における双対ストリングDAC28の動作に含まれる。しかしながら、一次抵抗器ストリング40(3)は、複数の調整一次抵抗Rp_adj(3)(0)〜Rp_adj(3)(N-2)を含む代替構成である。図7の実施形態は、MSBコード48(3)の各増分により、電圧レールノードVtop44(3)と上側被選択抵抗器ノードNr(3)(i)H50(3)との間から接地レールノードVbot46(3)と下側被選択抵抗器ノードNr(3)(i)L52(3)との間までの複数の調整一次抵抗Rp_adj(3)(0)〜Rp_adj(3)(N-2)を再構成する。このようにして、被選択抵抗器ノードペアNr(3)(i)49(3)の電圧は、粗分割一次電圧の対応する数により増分することになる。一次抵抗Rp56(3)は、第1の部分抵抗Rfrac58(3)に直列に結合される。一次抵抗Rp56(3)および第1の部分抵抗Rfrac58(3)の直列結合はさらに、二次抵抗器ストリング60(3)と並列に結合される。並列結合は、第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)を満たすことになる。第2の相互接続関係72、(N-i-1)*Rp+Rbulk2は、電圧レールノードVtop44(3)と上側被選択抵抗器ノードNr(3)(i)H50(3)との間の抵抗を定義する。第3の相互接続関係74、i*Rp+Rbulk1は、接地レールノードVbot46(3)と下側被選択抵抗器ノードNr(3)(i)L52(3)との間の抵抗を定義する。
引き続き図7を参照すると、MSBコード48(3)の復号された出力が、複数の一次抵抗器ストリングスイッチU(3)(0)〜U(3)(3*N-1)を制御することになる。最初のN個の複数の一次抵抗器ストリングスイッチU(3)(0)〜U(3)(N-1)は、複数の調整一次抵抗Rp_adj(3)(0)〜Rp_adj(3)(N-2)の間に結合される。残りの複数の一次抵抗器ストリングスイッチU(3)(N)〜U(3)(3*N-1)は、複数の調整一次抵抗Rp_adj(3)(0)〜Rp_adj(3)(N-2)と一次抵抗Rp56(3)および少なくとも1つの第1の部分抵抗Rfrac58(3)の共有直列結合との間に結合される。MSBコード48(3)の復号された出力に基づいて、残りの複数の一次抵抗器ストリングスイッチU(3)(N)〜U(3)(3*N-1)は、一次抵抗器ストリング40(3)の中で、一次抵抗Rp56(3)および第1の部分抵抗Rfrac58(3)の共有直列結合を選択的に結合することになる。MSBコード48(3)に基づくこの選択的結合は、後述するように第2の相互接続関係72および第3の相互接続関係74に従って設定されることになる。
引き続き図7を参照して、図8Aは、MSBコード48(3)が、N=22=4の最大値を有する2ビットを有し、この例では002に等しいか、または10進数変換でi=0(010)であるMSBコード48(3)値を有する場合の動作の例を示している。正規化された抵抗ユニットRuでは、Rp=4Ru、Rfrac=0.5Ru、Rp_adj(3)(0)〜Rp_adj(3)(N-2)=RpおよびRsd=36Ruである。第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)を解くと、1/(1/(4Ru+0.5Ru)+(1/36Ru))=4Ru=Rpとなる。第2の相互接続関係72、(N-i-1)*Rp+Rbulk2(Rbulk2は0に等しい)を解くと、(4-0-1)*Rp+0または3Rpとなる。i=0であるとき、一次抵抗器ストリングスイッチU(3)(0)、U(3)(1)、U(3)(2)、U(3)(10)およびU(3)(11)は閉じられる。これらの一次抵抗器ストリングスイッチの閉鎖は、電圧レールノードVtop44(3)と上側被選択抵抗器ノードNr(3)(0)H50(3)との間に直列に3つの調整一次抵抗Rp_adj(3)(0)〜Rp_adj(3)(N-2)を挿入する。調整一次抵抗Rp_adj(3)(0)〜Rp_adj(3)(N-2)の挿入により、第2の相互接続関係72は満たされる。第3の相互接続関係74、i*Rp+Rbulk1(Rbulk1は0に等しい)は0*Rp+0または0Rpとなる。これは、下側被選択抵抗器ノードNr(3)(0)L52(3)を接地レールノードVbot46(3)に結合し、抵抗は0Rpに等しいので、第3の相互接続関係74は満たされる。
引き続き図7を参照して、図8Bは、MSBコード48(3)が、N=22=4の最大値を有する2ビットを有し、この例では102に等しいか、または10進数に変換され、iが2(210)に等しいMSBコード48(3)値を有する場合の動作の追加の例を示している。正規化された抵抗ユニットRuでは、Rpは4Ruに等しく、Rfrac=0.5Ru、Rp_adj(3)(0)〜Rp_adj(3)(N-2)=Rp、およびRsd=36Ruである。第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)を解くと、1/(1/(4Ru+0.5Ru))+1/36Ru))=4Ru=Rpとなる。第2の相互接続関係72、(N-i-1)*Rp+Rbulk2(Rbulk2は0に等しい)を解くと、(4-2-1)*Rp+0または1Rpとなる。i=2であるとき、一次抵抗器ストリングスイッチU(3)(0)、U(3)(2)、U(3)(3)、U(3)(6)およびU(3)(7)は閉じられる。これは、電圧レールノードVtop44(3)と上側被選択抵抗器ノードNr(3)(0)H50(3)との間に1つのRp_adj(3)(2)または1Rpを配置するので、第2の相互接続関係72は満たされる。Rbulk1が0に等しい第3の相互接続関係74、i*Rp+Rbulk1。第3の相互接続関係74を解くと、2*Rp+0または2Rpに等しくなる。これは、接地レールノードVbot46(3)と下側被選択抵抗器ノードNr(3)(2)L52(3)との間に2Rpを挿入するので、第3の相互接続関係74は満たされる。
図5〜図8は、一次抵抗器ストリング40内、より詳細には被選択抵抗器ノードペアNr(i)49内に埋め込まれた調整回路を使用する例示的な実施形態である。ただし、電圧レールノードVtop44と一次抵抗器ストリング40との間または接地レールノードVbot46と一次抵抗器ストリング40との間または両方の間に少なくとも1つの追加の調整回路を導入することによって、さらなる実施形態が可能である。この点について、図9は、少なくとも1つの追加の調整回路を含む構成を有する双対ストリングDAC28(4)の一般化手法である。この例では、二次電圧分割器32(4)に結合された一次電圧分割器30(4)がある。一次電圧分割器30(4)は、一次抵抗器ストリング40(4)、一次スイッチユニット42(4)を含んでおり、第2の調整回路82(4)および/または第3の調整回路83(4)を含み得る。一次スイッチユニット42(4)は、複数の抵抗器ノード回路47の中で抵抗器ノード回路47(4)を選択するように構成され、抵抗器ノード回路47(4)は、被選択抵抗器ノードペアNr(4)(i)49(4)を含む。第2の調整回路82(4)は、電圧レールノードVtop44(4)と一次抵抗器ストリング40(4)との間に結合される。第3の調整回路83(4)は、接地レールノードVbot46(4)と一次抵抗器ストリング40(4)との間に結合される。復号されたMSBコード48(4)は、一次スイッチユニット42(4)の設定ならびに第2の調整回路82(4)および第3の調整回路83(4)における必要な調整を決定することになる。復号されたLSBコード66(4)は、「二次電圧分割器スイッチ64」と呼ばれることもある二次スイッチユニット64の設定を決定することになる。
この点において、図10は、3つの調整回路を有する双対ストリングDAC28(5)の例示的な実施形態の図である。図10の双対ストリングDAC28(5)は、一次電圧分割器30(5)および二次電圧分割器32(5)を含む。一次電圧分割器30(5)は、少なくとも1つの第1の調整回路54(5)(1)〜54(5)(N-2)、第2の調整回路82(5)、第3の調整回路83(5)および一次スイッチユニット42(5)を含む。一次スイッチユニット42(5)は、複数の抵抗器ノード回路47の中で抵抗器ノード回路47(5)を選択するように構成され、抵抗器ノード回路47(5)は、被選択抵抗器ノードペアNr(5)(i)49(5)を含む。複数の第1の調整回路54(5)(1)〜54(5)(N-2)は、一次抵抗Rp56(5)(1)〜56(5)(N-2)および少なくとも1つの第1の部分抵抗Rfrac58(5)(1)〜58(5)(N-2)を含む。複数の第1の調整回路54(5)(1)〜54(5)(N-2)の各々は、図4〜図9に関して上述した第1の調整回路54(1)〜54(4)と同様に構成され、第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)に適合するように全抵抗(Rp56(5)+Rfrac58(5))を含む。
この点について、第2の調整回路82(5)は、電圧レールノードVtop44(5)と下側被選択抵抗器ノードNr(5)(N-1)L52(5)との間に結合される。第2の調整回路82(5)は、複数の第2のスイッチ86(5)(1)〜86(5)(N-1)と並列に結合された複数の第2の部分抵抗Rfrac84(5)(1)〜84(5)(N-1)からなる。第2の調整回路82(5)は、0からN-1までのMSBコード48(5)における増分ごとに複数の第2の部分抵抗Rfrac84(5)(1)〜84(5)(N-1)のうちのさらなる1つを追加するように構成される。第2の調整回路82(5)はこれを、複数の第2のスイッチ86(5)(1)〜86(5)(N-1)を最初に閉じ、MSBコード48(5)が0からN-1まで増分するのに伴って複数の第2のスイッチ86(5)(1)〜86(5)(N-1)を漸進的に開くことによって行う。このようにして、第2の調整回路82(5)は、連続的被選択抵抗器ノードペアNr(5)(0)〜Nr(5)(N-1)49(5)の各々により、電圧レールノードVtop44(5)と上側被選択抵抗器ノードNr(5)(i)H50(5)との間から除去されている複数の第1の部分抵抗Rfrac58(5)(1)〜58(5)(N-2)のいずれかを補償することになる。第1の部分抵抗Rfrac58(5)の変化を補償することによって、電圧レールノードVtop44(5)から接地レールノードVbot46(5)までの一次抵抗器ストリング40(5)の全抵抗は実質的に一定に維持されることになる。実質的に一定の全抵抗は、被選択抵抗器ノードペアNr(5)(0)〜Nr(5)(N-1)49(5)を連続的に選択するときに非線形性を防止する。
引き続き図10を参照すると、第3の調整回路83(5)は、接地レールノードVbot46(5)と上側被選択抵抗器ノードNr(5)(0)H50(5)との間に結合される。MSBコード48(5)が0からN-1に漸進的に増加するとき、第3の調整回路83(5)は、第2の調整回路82(5)において漸進的に追加された追加の第2の部分抵抗Rfrac84(5)を補償する。第3の調整回路83(5)は、複数の第3の部分抵抗Rfrac88(5)(1)〜88(5)(N-1)のうちの1つを漸進的に除去することによって補償する。第3の調整回路83(5)は、MSBコード48(5)が0であるときに、複数の第3のスイッチ90(5)(1)〜90(5)(N-1)を最初に開くことによって補償を実行する。これは、被選択抵抗器ノードペアNr(5)(0)49(5)と接地レールノードVbot46(5)との間に第3の調整回路83(5)を構成する複数の第3の部分抵抗Rfrac88(5)(1)〜88(5)(N-1)を追加することになる。MSBコード48(5)が0からN-1に増分するのに伴って、複数の第3のスイッチ90(5)(1)〜90(5)(N-1)は漸進的に閉じられる。第3のスイッチ90(5)(1)〜90(5)(N-1)の漸進的閉鎖は、被選択抵抗器ノードペアNr(5)(i)49(5)と接地レールノードVbot46(5)との間に追加された追加の第1の部分抵抗Rfrac58(5)(1)〜58(5)(N-2)のいずれかを補償することになる。一次電圧分割器30(5)は、MSBコード48(5)がN-1から0に漸進的に減少するのに伴って、このプロセスを逆転させるようにさらに構成される。第2の調整回路82(5)は、複数の第2の部分抵抗Rfrac84(5)のうちの1つを、複数の第2のスイッチ86(5)(1)〜86(5)(N-1)の対応する1つを漸進的に閉じることによって除去する。同時に、第3の調整回路83(5)は、複数の第3の部分抵抗Rfrac88(5)(1)〜88(5)(N-1)のうちの1つを、複数の第3のスイッチ90(5)(1)〜90(5)(N-1)の対応する1つを漸進的に開くことによって漸進的に追加する。
図10の例示的な実施形態では、MSBコード48(5)は3ビットを有し、N=23=8、Rp=4Ru、Rfrac=0.5Ru、およびRsd=36Ruである。MSBコード48(5)=i=0であるとき、一次スイッチユニット42(5)は、第3の調整回路83(5)を含む被選択抵抗器ノードペアNr(5)(0)49(5)を選択する。この例では、被選択抵抗器ノードペアNr(5)(0)49(5)は、4.5Ruの抵抗を有することになり、この抵抗は、(4Ru+0.5Ru)||36Ru=4Ruとなることによって、第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)を満たす。上記で説明したように、第2の調整回路82(5)は、MSBコード48(5)の増分ごとに、一次抵抗器ストリング40(5)に複数の第2の部分抵抗Rfrac84(5)(1)〜84(5)(N-1)のうちの1つを漸進的に追加することになる。最初に、第2の調整回路82(5)は、i=0であるときに、複数の第2のスイッチ86(5)(1)〜86(5)(N-1)が閉じられた状態で始まる。複数の第2のスイッチ86(5)(1)〜86(5)(N-1)のうちの1つを漸進的に開くことによって、複数の第2の部分抵抗Rfrac84(5)(1)〜84(5)(N-1)のうちの1つが一次抵抗器ストリング40(5)に漸進的に追加される。第2の相互接続関係72、(N-i-1)*Rp+Rbulk2(Rbulk2は0に等しい)を解くと、電圧レールノードVtop44(5)と上側被選択抵抗器ノードNr(5)(0)H50(5)との間で(8-0-1)*(4Ru)+0=28Ruとなる。結果的に、電圧レールノードVtop44(5)と上側被選択抵抗器ノードNr(5)(0)H50(5)との間で28Ruとなるので、第2の相互接続関係72は満たされる。第3の相互接続関係74、i*Rp+Rbulk1(Rbulk1は0に等しい)を解くと、接地レールノードVbot46(5)と下側被選択抵抗器ノードNr(5)(0)L52(5)との間で0*4Ru+0=0Ruとなる。下側被選択抵抗器ノードNr(5)(0)L52(5)は接地に結合されているので、接地レールノードVbot46(5)と下側被選択抵抗器ノードNr(5)(0)L52(5)との間に0Ruがあり、したがって、第3の相互接続関係74は満たされる。
引き続き図10を参照すると、MSBコード48(5)は、0から1に増分し、その場合にi=1となり、被選択抵抗器ノードペアNr(5)(1)49(5)は、複数の第1の調整回路のうちの1つである54(5)(1)を含む。この例では、被選択抵抗器ノードペアNr(5)(1)49(5)は、4.5Ruの抵抗を有することになり、この抵抗は、(4Ru+0.5Ru)||36Ru=4Ruとなることによって、第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)を満たす。第2の調整回路82(5)は、一次抵抗器ストリング40(5)に複数の第2の部分抵抗のうちの1つであるRfrac84(5)(1)を漸進的に追加するように構成される。これの目的は、MSBコード48(5)の連続的増分ごとに、一次抵抗器ストリング40(5)から除去されている第1の部分抵抗58を補償することである。複数の第2の部分抵抗のうちの1つであるRfrac84(5)(1)が、電圧レールノードVtop44(5)と上側被選択抵抗器ノードNr(5)(1)H50(5)との間で一次抵抗器ストリング40(5)に漸進的に追加される。漸進的追加は、MSBコード48(5)の増加および複数の第2のスイッチのうちの対応する1つである86(5)(1)の開放の結果である。第2の相互接続関係72、(N-i-1)*Rp+Rbulk2を解くと、(8-1-1)*4Ru+0=24Ruとなる。電圧レールノードVtop44(5)と上側被選択抵抗器ノードNr(5)(1)H50(5)との間の抵抗は、24Ruである。MSBコード48(5)の漸進的増加に伴い、第3の調整回路83(5)はまた、複数の第3のスイッチのうちの1つである90(5)(1)を閉じることによって、複数の第3の部分抵抗のうちの1つであるRfrac88(5)(1)を一次抵抗器ストリング40(5)から漸進的に除去するように構成される。これにより、第3の相互接続関係74、i*Rp+Rbulk1を解くと、接地レールノードVbot46(5)と下側被選択抵抗器ノードNr(5)(1)L52(5)との間で1*4Ru+0=4Ruとなる。接地レールノードVbot46(5)と下側被選択抵抗器ノードNr(5)(1)L52(5)との間の全抵抗は、4Ruである。この例示的な実施形態は、一次電圧分割器30(5)が各連続的抵抗器ノードペアNr(5)(i)49(5)を通して線形伝達関数を維持するように抵抗を調整するために第1、第2および第3の調整回路54、82、83の組合せを使用する技法を導入する。例示的な実施形態を組み合わせてハイブリッド実施形態を形成することも可能である。ハイブリッドは、第1の調整回路54、第2の調整回路82および第3の調整回路83の組合せを使用することであってよく、ここで部分抵抗Rfrac58は、隣接する被選択抵抗器ノードペア49によって共有され、それにより、スイッチおよび抵抗の数をさらに減らす。
この点について、図11は、図6および図10における例示的な実施形態のハイブリッドである。図11の例示的な実施形態は、図10で上述したように第1、第2および第3の相互接続関係68、72、74を維持するために第1、第2および第3の調整回路54、82、83を使用する。一次スイッチユニット42(6)は、複数の抵抗器ノード回路47の中で抵抗器ノード回路47(6)を選択するように構成され、抵抗器ノード回路47(6)は、被選択抵抗器ノードペアNr(6)(i)49(6)を含む。さらに、一次スイッチユニット42(6)は、抵抗器ノードペアNr(6)(i)49(6)によって定義される隣接および重複する抵抗器ノードペア49が図6で記述したように抵抗を組み合わせて共有することができるように構成される。重複技法の結果、この実施形態は、第2の隣接する調整回路82(6)における第2の部分抵抗Rfrac84(6)および第2のスイッチ86(6)の数を減らすこともできる。第3の調整回路83(6)における第3の部分抵抗Rfrac88(6)および第3のスイッチ90(6)の数も減らされ得る。
図11の例示的な実施形態は、一次抵抗器ストリング40(6)および一次スイッチユニット42(6)を含む。一次スイッチユニット42(6)は、復号されたMSBコード48(6)に基づいて、一次スイッチユニット42(6)が被選択抵抗器ノードペアNr(6)(0)〜Nr(6)(N-1)49(6)を選択するように構成される。被選択抵抗器ノードペアNr(6)(0)〜Nr(6)(N-1)49(6)の抵抗は、設計選択値である一次抵抗Rp(6)+部分抵抗Rfrac(6)に等しい。この例示的な実施形態は、Rp(6)+Rfrac(6)の全被選択抵抗器ノードペア抵抗を作るために、隣接する調整回路からの抵抗を使用し得る。Rp(6)およびRfrac(6)抵抗値は、Rp(6)=Rsd(6)||(Rp(6)+Rfrac(6))となるような設計選択である。一次スイッチユニット42(6)はまた、隣接する抵抗の組合せが第1、第2および第3の相互接続関係68、72、74に適合するように、複数の隣接する抵抗を組み合わせるように構成される。一次抵抗器ストリング40(6)は、少なくとも1つの第1の調整回路54(6)(1)〜54(6)(N-2)、第2の調整回路82(6)、および第3の調整回路83(6)を含む。第2の調整回路82(6)は、電圧レールノードVtop44(6)と下側被選択抵抗器ノードNr(6)(N-1)L52(6)との間に結合される。第2の調整回路82(6)は、複数の第2の部分抵抗Rfrac84(6)(1)〜84(6)(X)、複数の第2のスイッチ86(6)(1)〜86(6)(X)、および第2の調整抵抗92(6)からなる。Xが一次電圧分割器30(6)における抵抗器値の組合せに依存する設計選択である場合、二次電圧分割器32(6)は、選択可能な抵抗器ノードペアNr(6)(0)〜Nr(6)(N-1)49(6)の数に依存し得る。第3の調整回路83(6)は、接地レールノードVbot46(6)および上側被選択抵抗器ノードNr(6)(0)H50(6)に結合される。第3の調整回路83(6)は、複数の第3の部分抵抗Rfrac88(6)(1)〜88(6)(Y)、複数の第3のスイッチ90(6)(1)〜90(6)(Y)、および第3の調整抵抗94(6)からなる。Yが一次電圧分割器30(6)における抵抗器値の組合せに依存する設計選択である場合、二次電圧分割器32(6)は、選択可能な抵抗器ノードペアNr(6)(0)〜Nr(6)(N-1)49(6)の数に依存し得る。一次スイッチユニット42(6)は、第1の調整回路54(6)(1)〜54(6)(N-2)の各々における第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)が満たされるように、Rp+Rfracの全抵抗に対する隣接する第1の部分抵抗Rfrac58の組合せを含めるように構成される。第2の調整回路82(6)は、第2の相互接続関係72、(N-i-1)*Rp+Rbulk2(Rbulk2は0に等しいことがある)に適合することになる第2の部分抵抗Rfrac84(6)を漸進的に追加または除去するように構成される。第3の調整回路83(6)は、第3の相互接続関係74、i*Rp+Rbulk1(Rbulk1は0に等しいことがある)に適合することになる第3の部分抵抗Rfrac88(6)を漸進的に除去または追加するように構成される。この構成では、連続する被選択抵抗器ノードペアNr(6)49(6)における抵抗ユニットの再利用のために、一次抵抗器ストリング40(6)全体の抵抗のサイズは、これまでの実施形態における一次抵抗Rp56の部分になるように低減され得る。
図11の例示的な実施形態では、MSBコード48(6)は3ビットを有し、N=23=8、Rp=4Ru、Rfrac=0.5Ru、およびRsd=36Ru、Rbulk1=Rbulk2=0であり、MSBコード48(6)=i=0(010)であるとき、被選択抵抗器ノードペアはNr(6)(0)49(6)となり、これは第3の調整回路83(6)を含むことになる。この例では、複数の第3のスイッチ90(6)(0)〜90(6)(Y)を含む第3の調整回路83(6)はすべて開かれて、複数の第3の部分抵抗Rfrac88(6)(0)〜88(6)(Y)を被選択抵抗器ノードペアNr(6)(0)49(6)に追加する。被選択抵抗器ノードペアNr(6)(0)49(6)における抵抗は、4.5Ruの全抵抗を有することになり、この抵抗は、第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)または(4Ru+0.5Ru)||36Ru=4Ruを満たす。第2の調整回路82(6)は、複数の第2のスイッチのうちの1つである86(6)(0)を閉じ、それにより、一次抵抗器ストリング40(6)から複数の第2の部分抵抗Rfrac84(6)(0)〜84(6)(X)を除去するように構成される。電圧レールノードVtop44(6)と上側被選択抵抗器ノードNr(6)(0)H50(6)との間に結合された抵抗ユニットRuの数は、28Ruである。第2の相互接続関係72、(N-i-1)*Rp+Rbulk2を解くと、(8-0-1)*4Ru+0=28Ruとなる。28Ruの抵抗は、電圧レールノードVtop44(6)と上側被選択抵抗器ノードNr(6)(0)H50(6)との間の適切な抵抗である。第3の調整回路83(6)は、複数の第3のスイッチ90(6)(0)〜90(6)(Y)を開き、それにより、一次抵抗器ストリング40(6)に複数の第3の部分抵抗Rfrac88(6)(0)〜88(6)(Y)を追加するように構成される。下側被選択抵抗器ノードNr(6)(0)L52(6)が接地レールノードVbot46(6)に結合されているので、接地レールノードVbot46(6)と下側被選択抵抗器ノードNr(6)(0)L52(6)との間に結合された抵抗ユニットRuの数は、0Ruである。第3の相互接続関係74、i*Rp+Rbulk1を解くと、(8-0-1)*4Ru+0=0Ruとなり、これは、この第1の例では、接地レールノードVbot46(6)と下側被選択抵抗器ノードNr(6)(0)L52(6)との間の抵抗である。
引き続き図11を参照して、MSBコード48(6)を0112(10進数では3(310)に等しいiに変換する)に設定する第2の例が提供される。すべての他の設定が一定のままであることで、一次スイッチユニット42(6)が被選択抵抗器ノードペアNr(6)(3)49(6)を選択することになる。被選択抵抗器ノードペアNr(6)(3)49(6)の抵抗は、2Ru+2.5Ruまたは4.5Ruである。第1の相互接続関係68は、同じで、36Ru||(4Ru+0.5Ru)=4Ruのままである。第2の相互接続関係72を解くと、(8-3-1)*4Ru+0=16Ruとなる。第2の調整回路82(6)は、複数の第2のスイッチ86(6)を開くように構成される。複数の第2のスイッチ86(6)を開くことで、1.5Ruが一次抵抗器ストリング40(6)に追加され、電圧レールノードVtop44(6)と上側被選択抵抗器ノードNr(6)(3)H50(6)との間の全抵抗は16Ruとなる。第3の相互接続関係74を解くと、3*4Ru+0=12Ruとなる。第3の調整回路83(6)は、複数の第3のスイッチのうちの1つである90(6)(3)を閉じるように構成される。複数の第3のスイッチのうちの1つである90(6)(3)を閉じることで、1.5Ruが一次抵抗器ストリング40(6)から除去され、接地レールノードVbot46(6)と下側被選択抵抗器ノードNr(6)(3)L52(6)との間の全抵抗は12Ruとなる。ハイブリッド実施形態は、隣接する抵抗を活用し、この方法により、第2の調整回路82および第3の調整回路83におけるスイッチおよび抵抗の数も減らす。
この点について、図12は、複数の第1の調整回路54(7)のうちのいくつかが複数の一意のMSBコード48(7)に対して完全に同一となることを可能にすることによって、少なくとも1つの第1の調整回路54(7)(0)〜54(7)(N-1)がスイッチおよび抵抗の数をさらに減らすことを可能にする例示的な実施形態である。すなわち、この実施形態は、複数の一意のMSBコード48(7)に対して同一である選択可能な抵抗器ノードペアNr(6)(i)49(6)(図示せず)を有する。これは、一次抵抗器ストリング40(7)を構築するために必要な抵抗ユニットおよびスイッチの数を半分近く減らす利点を有する。この例示的な実施形態では、一次電圧分割器30(7)は、一次抵抗器ストリング40(7)、一次スイッチユニット42(7)、少なくとも1つの第1の調整回路54(7)(0)〜54(7)(N-1)、第2の調整回路82(7)、および第3の調整回路83(7)を含む。第2の調整回路82(7)は、電圧レールノードVtop44(7)と一次抵抗器ストリング40(7)との間に結合される。第3の調整回路83(7)は、接地レールノードVbot46(7)と一次抵抗器ストリング40(7)との間に結合される。一次抵抗器ストリング40(7)に結合された一次スイッチユニット42(7)は、複数の抵抗器ノード回路47の中で抵抗器ノード回路47(7)を選択するように構成され、抵抗器ノード回路47(7)は、被選択抵抗器ノードペアNr(7)(i)49(7)を含む。
図12では、複数の第1の調整回路54(7)(0)〜54(7)(N-1)のうちの各1つは、Rp(7)+Rfrac(7)に等しい抵抗値からなる。Rp(7)+Rfrac(7)の抵抗値は、複数の第1の調整回路54(7)(0)〜54(7)(N-1)の各1つが第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)を満たすことを可能にする。第2の調整回路82(7)は、MSBコード48(7)に基づいて一次抵抗器ストリング40(7)に対して複数の第2の部分抵抗Rfrac84(7)(0)〜84(7)(X)のうちの対応する1つを追加または除去するように構成された複数の第2のスイッチ86(7)(0)〜86(7)(X)を含む。複数の第2の部分抵抗Rfrac84(7)(0)〜84(7)(X)のうちの1つを追加または除去することで、第2の調整回路82(7)が第2の相互接続関係72、電圧レールノードVtop44(7)と上側被選択抵抗器ノードNr(7)(i)H50(7)との間の(N-i-1)*Rp+Rbulk2の抵抗ユニットを満たすことが可能になる。
引き続き図12を参照すると、第3の調整回路83(7)は、MSBコード48(7)に基づいて接地レールノードVbot46(7)と下側被選択抵抗ノードNr(7)(i)L52(7)との間で複数の第3の部分抵抗Rfrac88(7)(0)〜88(7)(Y)のうちの対応する1つを追加または除去するように構成された複数の第3のスイッチ90(7)(0)〜90(7)(Y)を含む。複数の第3の部分抵抗Rfrac88(7)(0)〜88(7)(Y)のうちの1つを追加または除去することで、第3の調整回路83(7)が第3の相互接続関係74、接地レールノードVbot46(7)と下側被選択抵抗器ノードNr(7)(i)L52(7)との間のi*Rp+Rbulk1の抵抗ユニットを満たすことが可能になる。複数の第2の部分抵抗Rfrac84(7)(0)〜84(7)(X)のうちの1つおよび複数の第3の部分抵抗Rfrac88(7)(0)〜88(7)(Y)のうちの1つを追加または除去することで、被選択抵抗器ノードペアNr(7)(0)〜Nr(7)(N-1)49(7)の変化が補償される。第1の部分抵抗58Rfracの同等物が電圧レールノードVtop44(7)と上側被選択抵抗器ノードNr(7)(i)H50(7)との間から除去されることに伴って、第2の調整回路82(7)が別の部分抵抗58Rfracを一次抵抗器ストリング40(7)に追加することが必要である。MSBコード48(7)が増分されるのに伴って、接地レールノードVbot46(7)と下側被選択抵抗器ノードNr(7)(i)L52(7)との間で一次抵抗器ストリング40(7)から部分抵抗58Rfracを除去することも必要である。部分抵抗58Rfracの追加または除去は、接地レールノードVbot46(7)と下側被選択抵抗器ノードNr(7)(i)L52(7)との間にちょうど追加されている前の被選択抵抗器ノードペア49からの追加の第1の部分抵抗58を理由とする。
図12に関して、例示的な実施形態は以下の設定により示されている。MSBコード48(7)は4ビットを有し、N=24=16、Rp=3Ru、Rfrac=1RuおよびRsd=12Ru、Rbulk1=Rbulk2=0。MSBコード48(7)が00002に等しい(10進数では0(010)に等しいiに変換する)とき、これにより、一次スイッチユニット42(7)は被選択抵抗器ノードペアNr(7)(0)49(7)を選択することになる。この例では、被選択抵抗器ノードペアNr(7)(0)49(7)は、複数の第3のスイッチ90(7)(0)〜90(7)(Y)を含む第3の調整回路83(7)を含むことになる。Yは、抵抗器値の設計選択および選択可能な抵抗器ノードペアNr(7)(0)〜Nr(7)(N-1)49(7)の数の組合せの関数である。複数の第3のスイッチのうちの1つである90(7)(1)が閉じられ、それにより、下側被選択抵抗器ノードNr(7)(0)L52(7)を接地レールノードVbot46(7)に結合し、複数の第3のスイッチのうちの1つである90(7)(Y)が開かれる。複数の第3のスイッチのうちの1つである90(7)(Y)を開くことで、複数の第3の部分抵抗Rfracのうちの1つである88(7)(Y)が被選択抵抗器ノードペアNr(7)(0)49(7)に追加される。被選択抵抗器ノードペアNr(7)(0)49(7)の間の抵抗は、4Ruの全抵抗を有することになり、この抵抗は、第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)または3Ru=12Ru||(3Ru+1Ru)を満たす。第2の調整回路82(7)は、複数の第2のスイッチのうちの1つである86(7)(X)を閉じ、複数の第2のスイッチのうちの2つである86(7)(0)〜86(7)(1)を開くように構成される。このようにして、第2の調整回路82(7)は、複数の第2の部分抵抗Rfracのうちの1つである84(7)(X)を一次抵抗器ストリング40(7)から除去し、複数の第2の部分抵抗Rfracのうちの2つである84(7)(0)〜84(7)(1)を一次抵抗器ストリング40(7)に追加する。第2の相互接続関係72、(N-i-1)*Rp+Rbulk2を解くと、(16-0-1)*3Ru+0=45Ruとなり、これは、電圧レールノードVtop44(7)と上側被選択抵抗器ノードNr(7)(0)H50(7)との間の抵抗である。電圧レールノードVtop44(7)と上側被選択抵抗器ノードNr(7)(0)H50(7)との間に結合された抵抗ユニットRuの数は、45Ruであり、第2の相互接続関係72を満たす。
上記で説明したように、引き続き図12を参照すると、被選択抵抗器ノードペアNr(7)(0)49(7)は第3の調整回路83(7)を含むが、第3の相互接続関係74を満たすことが依然として必要である。このようにして、第3の調整回路83(7)は、複数の第3のスイッチのうちの1つである90(7)(1)を閉じ、複数の第3のスイッチのうちの2つである90(7)(0)および90(7)(Y)を開くように構成される。この構成は、複数の第3の部分抵抗Rfracのうちの2つである88(7)(0)〜88(7)(1)を除去し、複数の第3の部分抵抗Rfracのうちの1つである88(7)(Y)を一次抵抗器ストリング40(7)に追加する。このようにして、第3の相互接続関係74、i*Rp+Rbulk1を解くと、0*3Ru+0=0Ruとなり、これは、接地レールノードVbot46(7)と下側被選択抵抗器ノードNr(7)(0)L52(7)との間の抵抗である。下側被選択抵抗器ノードNr(7)(0)L52(7)は接地レールノードVbot46(7)に結合されているので、抵抗ユニットRuの数は0であり、したがって、第3の相互接続関係74を満たす。
引き続き図12を参照すると、第2の例がMSBコード48(7)=i=1を設定し、すべての他の設定を一定に維持することで、一次スイッチユニット42(7)は被選択抵抗器ノードペアNr(7)(1)49(7)を選択することになる。被選択抵抗器ノードペアNr(7)(1)49(7)の間の抵抗は、4Ruである。第1の相互接続関係68は、上記の例の場合と同じままであり、MSBコード48(7)は0に等しく、並列式Rp=Rsd||(Rp+Rfrac)または(3Ru+1Ru)||12Ru=3Ruによって満たされる。第2の相互接続関係72を解くと、(16-1-1)*3Ru+0=42Ruとなる。第2の調整回路82(7)は、複数の第2のスイッチ86(7)(0)〜86(7)(X)を開き、それにより一次抵抗器ストリング40(7)に3Ruを追加し、電圧レールノードVtop44(7)と上側被選択抵抗器ノードNr(7)(1)H50(7)との間で42Ruとなるように構成される。第3の相互接続関係74を解くと、1*3Ru+0=3Ruとなる。第3の調整回路83(7)は、複数の第3のスイッチのうちの1つである90(7)(Y)を閉じ、それにより、3Ruが一次抵抗器ストリング40(7)から除去され、接地レールノードVbot46(7)と下側被選択抵抗器ノードNr(7)(1)L52(7)との間の全抵抗は3Ruとなる。このハイブリッド実施形態は、第2の調整回路82(7)および第3の調整回路83(7)の代替構成に基づいて、MSBコード48(7)の固有の場合に同じ選択可能な抵抗器ノードペア49を活用することができる。
この点について、引き続き図12を参照すると、MSBコード48(7)が2に等しいとき、被選択抵抗器ノードペアNr(7)(2)49(7)は、異なるMSBコード48(7)を伴うこともある詳細に上述した被選択抵抗器ノードペアNr(7)(1)49(7)と同じままとなる。差異は、複数の第2のスイッチのうちの1つである86(7)(0)を閉じ、それにより、一次抵抗器ストリング40(7)から複数の第2の部分抵抗Rfrac84(7)(0)〜84(7)(X)を除去する第2の調整回路82(7)の構成にある。複数の第2の部分抵抗Rfrac84(7)(0)〜84(7)(X)の除去は、電圧レールノードVtop44(7)と上側被選択抵抗器ノードNr(7)(2)H50(7)との間から3Ruまたは1Rpを除去する効果を有する。第3の調整回路83(7)は、複数の第3のスイッチ90(7)(0)〜90(7)(Y)を開き、一次抵抗器ストリング40(7)に複数の第3の部分抵抗Rfrac88(7)(0)〜88(7)(Y)を追加するように構成される。複数の第3の部分抵抗Rfrac88(7)(0)〜88(7)(Y)の追加は、接地レールノードVbot46(7)と下側被選択抵抗器ノードNr(7)(2)L52(7)との間で3Ruまたは1Rpを追加する効果を有する。部分抵抗Rfracは、電圧レールノードVtop44(7)と上側被選択抵抗器ノードNr(7)(1)H50(7)との間から接地レールノードVbot46(7)と下側被選択抵抗器ノードNr(7)(2)L52(7)との間までに再構成されている。部分抵抗Rfracの追加および除去は、1つの粗電圧分割によって被選択抵抗器ノードペアNr(7)(2)49(7)を増やしながらも、MSBコード48(7)が1に等しいときと同じ物理的被選択抵抗器ノードペアNr(7)(1)49(7)を維持する効果を有する。第2の調整回路82(7)および第3の調整回路83(7)において必要とされる部分抵抗Rfracの数は、設計選択に依存することになる。抵抗値の設計選択は設計者によって、たとえば、非限定的な例として面積および関数に基づいて行われ得る。図12の例示的な実施形態は、3つの抵抗を含む複数の第2の部分抵抗Rfrac84(7)および複数の第3の部分抵抗Rfrac88(7)を示しているが、調整回路54、82、83において部分抵抗の数をさらに減らすことも可能である。
この点について、図13は、MSBコード48(8)が5ビットを有し、N=25=32、Rp=1Ru、Rfrac=1RuおよびRsd=2Ru、Rbulk1=Rbulk2=0である設計選択を使用する。この例示的な実施形態は、一次抵抗器ストリング40(8)、一次スイッチユニット42(8)、少なくとも1つの第1の調整回路54(8)(0)〜54(8)(N-1)、第2の調整回路82(8)、および第3の調整回路83(8)からなる。一次スイッチユニット42(8)は、複数の抵抗器ノード回路47の中で抵抗器ノード回路47(8)を選択するように構成され、抵抗器ノード回路47(8)は、被選択抵抗器ノードペアNr(8)(i)49(8)を含む。被選択抵抗器ノードペアNr(8)(i)49(8)は、図13における被選択抵抗器ノードペア49(8)に関連する対応するMSBコード48(8)に基づいて選択される。スイッチU1およびU2は、示されたコードに対して閉じられる。第1、第2および第3の相互接続関係68、72、74の式は上記と同じままである。この例では、二次直列抵抗Rsd=2Ruは、一次抵抗Rp=部分抵抗Rfrac=抵抗ユニットRuを可能にしており、第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)に基づく。Rp=Rfrac=Ruの結果として、第2の調整回路82(8)は、単一の第2の部分抵抗Rfrac84(8)を含むことができ、第3の調整回路83(8)は、単一の第3の部分抵抗Rfrac88(8)を含むことができる。第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)を解くと、(1Ru+1Ru)||2Ru=1Ruとなる。被選択抵抗器ノードペアNr(8)(0)49(8)における第1の調整回路54(8)(0)は、2Ruまたは(Rp+Rfrac)を含む。
引き続き図13を参照すると、MSBコード48(8)が0に等しいとき、第2の調整回路82(8)は単一の第2のスイッチ86(8)を開き、電圧レールノードVtop44(8)と上側被選択抵抗器ノードNr(8)(0)H50(8)との間で単一の第2の部分抵抗Rfrac84(8)を追加する。第2の部分抵抗Rfrac84(8)を追加することで、電圧レールノードVtop44(8)と上側被選択抵抗器ノードNr(8)(0)H50(8)との間で31Ruの全抵抗が作られる。第2の相互接続関係72、(N-i-1)*Rp+Rbulk2を解くと、(32-0-1)*1Ru+0=31Ruとなる。第3の相互接続関係74、i*R=Rp+Rbulk1を解くと、0*1Ru+0=0Ruとなる。下側被選択抵抗器ノードNr(8)(0)L52(8)は接地レールノードVbot46(8)に結合されるので、それらの間の抵抗は0Ruに等しい。
図13のMSBコード48(8)を1つ増分し、MSBコード48(8)=i=1とすると、被選択抵抗器ノードペアNr(8)(1)49(8)のための第1の調整回路54(8)(1)は、前の被選択抵抗器ノードペアNr(8)(0)49(8)と同じままとなる。しかしながら、図12でより詳しく述べたように、第2の調整回路82(8)における単一の第2の部分抵抗Rfrac84(8)は、単一の第2のスイッチ86(8)を閉じることによって、電圧レールノードVtop44(8)と上側被選択抵抗器ノードNr(8)(0)H50(8)との間から除去される。第3の調整回路83(8)は、単一の第3のスイッチ90(8)を開くことによって、接地レールノードVbot46(8)と下側被選択抵抗器ノードNr(8)(1)L52(8)との間で第3の調整回路83(8)における単一の第3の部分抵抗Rfrac88(8)(0)を追加する。これは、第2の調整回路82(8)から第3の調整回路83(8)に第2の部分抵抗84(8)を再構成する回路同等効果を有する。このようにして、第1、第2および第3の相互接続関係68、72、74の式は満たされ、線形出力電圧が被選択抵抗器ノードペアNr(8)(0)〜Nr(8)(N-1)49(8)上で維持される。この例示的な実施形態および前述した一次電圧分割器30のすべては、電圧源駆動型(voltage sourced driven)である。その場合、一次電圧分割器30(1)〜30(8)は、電圧レールノードVtop44(1)〜44(8)と接地レールノードVbot46(1)〜46(8)との間で電圧を分割する。
図14は、図12および図13において上述した実施形態と同様の方式で動作する双対ストリングDAC28の例示的な実施形態を示している。図14における例示的な実施形態は、上述したように第1、第2、および第3の相互接続関係68、72、74に適合する形で機能することになる。図14は、MSBコード48(9)が5ビットを有し、N=25=32、Rp=1Ru、Rfrac=1RuおよびRsd1=Rsd2=2Ru、Rbulk1=Rbulk2=0である非限定的な設計選択を使用する。この例示的な実施形態は、一次抵抗器ストリング40(9)、一次スイッチユニット42(9)、少なくとも1つの第1の調整回路54(9)(0)〜54(9)(N-1)、第2の調整回路82(9)、および第3の調整回路83(9)からなる。一次スイッチユニット42(9)は、複数の抵抗器ノード回路47の中で抵抗器ノード回路47(9)を選択するように構成され、抵抗器ノード回路47(9)は、被選択抵抗器ノードペアNr(9)(i)49(9)を含む。被選択抵抗器ノードペアNr(9)(i)49(9)は、被選択抵抗器ノードペア49(9)に関連する対応するMSBコード48(9)に基づいて選択される。スイッチU1〜U12は、示されたMSBコード48(9)に対して閉じられる。第1、第2および第3の相互接続関係68、72、74の式は上記の実施形態で述べたものと同じままである。この例では、二次直列抵抗Rsd2=Rsd1=2Ruであり、一次抵抗Rp=部分抵抗Rfrac=抵抗ユニットRuを可能にする。一次抵抗Rp=部分抵抗Rfrac=抵抗ユニットRuの値は、第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)に基づく。第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)を解くと、(1Ru+1Ru)||2Ru=1Ruとなる。被選択抵抗器ノードペアNr(9)(0)49(9)における第1の調整回路54(9)(0)は、2Ruまたは(Rp+Rfrac)を含む。
引き続き図14を参照すると、MSBコード48(9)が0に等しいとき、第2の調整回路82(9)は、対応するスイッチU1を閉じ、第2の調整回路82(9)における残りのスイッチを開く。このようにして、第2の調整回路82(9)は、電圧レールノードVtop44(9)と上側被選択抵抗器ノードNr(9)(0)H50(9)との間に8Ruを追加する。留意すべき重要なこととして、抵抗器R8は2Ruであり、2Ruの並列抵抗Rsd2を有する。抵抗器R8における全並列抵抗は1Ruである。第2の部分抵抗Rfrac84(9)を追加することで、電圧レールノードVtop44(9)と上側被選択抵抗器ノードNr(9)(0)H50(9)との間で31Ruの全抵抗が作られる。第2の相互接続関係72、(N-i-1)*Rp+Rbulk2を解くと、(32-0-1)*1Ru+0=31Ruとなる。第3の相互接続関係74、i*R=Rp+Rbulk1を解くと、0*1Ru+0=0Ruとなる。下側被選択抵抗器ノードNr(9)(0)L52(9)は接地レールノードVbot46(9)に結合されるので、それらの間の抵抗は0Ruに等しい。
引き続き図14を参照すると、この実施形態は、複数の二次電圧分割器によって表される二次電圧分割器を提供する。非限定的な例として、図14は、二次抵抗器ストリングRsd1およびRsd260(9)によって表される例示的な2つの二次電圧分割器を示している。図4〜図14における実施形態が、設計選択、材料の制限および構築技術などに基づいて必要であり得る複数の二次電圧分割器を含むことが考えられ得る。二次抵抗器ストリングRsd1またはRsd260(9)のうちどちらがDAC出力電圧Vout38(9)に結合されるかは、一次スイッチユニット42(9)に入力されるMSBコード48(9)に基づくことになる。上記の例の場合のように、MSBコード48(9)が0である場合、一次スイッチユニット42(9)はスイッチU11を開き、スイッチU12を閉じる。スイッチU11を開いた場合、R8において抵抗器ノードペアに結合されている状態から二次抵抗器ストリングRsd260(9)は除去されない。しかしながら、スイッチU12を閉じることによって、DAC出力電圧Vout38(9)は、スイッチU12による結合を通して二次抵抗器ストリングRsd160(9)によって提供される。さらに、二次抵抗器ストリングRsd1は、MSBコード48(9)に基づいて対応する被選択抵抗器ノードペアNr(9)(i)49(9)にも結合される。MSBコード48(9)が12まで増分された場合、二次抵抗器ストリングRsd160(9)は、DAC出力電圧Vout38(9)と一次抵抗器ストリング40(9)の両方から分断される。さらに、MSBコード48(9)=12(1210)に基づいて、二次抵抗器ストリングRsd260(9)はDAC出力電圧Vout38(9)に結合される。
図14のMSBコード48(9)を1つ増分する場合、i=1を設定する。被選択抵抗器ノードペアNr(9)(1)49(9)のための第1の調整回路54(9)(1)は、前の被選択抵抗器ノードペアNr(9)(0)49(9)と同じままとなる。第3の調整回路83(9)は、第3のスイッチU290(9)(1)を開くことによって、接地レールノードVbot46(9)と下側被選択抵抗器ノードNr(9)(1)L52(9)との間で第3の調整回路83(9)における単一の第3の部分抵抗Rfrac88(9)(0)を追加する。このようにして、第1、第2および第3の相互接続関係68、72、74の式は満たされ、線形出力電圧が被選択抵抗器ノードペアNr(9)(0)〜Nr(9)(N-1)49(9)上で維持される。この例示的な実施形態および前述した一次電圧分割器30のすべては、電圧源駆動型である。その場合、一次電圧分割器30(1)〜30(9)は、電圧レールノードVtop44(1)〜44(9)と接地レールノードVbot46(1)〜46(9)との間で電圧を分割する。しかしながら、電圧源によって一次電圧分割器30を駆動する代わりに、電流源により一次電圧分割器30を駆動することも考えられる。被選択抵抗器ノードペア49での電圧は、電流と抵抗との積の関数となる。
この点において、図15は、電流源一次電圧分割器30(10)を有する双対ストリングDAC28の例示的な実施形態を示している。一次電圧分割器30(10)は、少なくとも1つの電流源96、一次抵抗器ストリング40(10)、第3の調整回路83(10)および一次スイッチユニット42(10)を含む。一次スイッチユニット42(10)は、複数の抵抗器ノード回路47の中で抵抗器ノード回路47(10)を選択するように構成され、抵抗器ノード回路47(10)は、被選択抵抗器ノードペアNr(10)(i)49(10)を含む。少なくとも1つの電流源96は、一次抵抗器ストリング40(10)に上側被選択抵抗器ノードNr(10)(N-1)H50(10)において結合される。一次抵抗器ストリング40(10)に結合された少なくとも1つの電流源96は、トリム抵抗器97に随意に結合され得る。トリム抵抗器97の抵抗は、存在する場合、Vtop44(10)における定電流を維持するように調整される。第3の調整回路83(10)は、接地レールノードVbot46(10)と一次抵抗器ストリング40(10)との間に下側被選択抵抗器ノードNr(10)(0)L52(10)において結合される。これは電流源一次電圧分割器30(10)であるが、動作は図9〜図13の電圧源一次電圧分割器30と同様である。代替実施形態では、少なくとも1つの電流源96および第3の調整回路83(10)は、一次電圧分割器30(10)における位置を切り替える。代替実施形態では、少なくとも1つの電流源96は、接地レールノードVbot46(10)と下側被選択抵抗器ノードNr(10)(0)L52(10)との間に結合される。その場合、第3の調整回路83(10)は、電圧レールノードVtop44(10)と上側被選択抵抗器ノードNr(10)(N-1)H50(10)との間に結合される。
引き続き図15を参照すると、上で言及した例示的な実施形態と代替実施形態の両方において、被選択抵抗器ノードペアNr(10)(i)49(10)は、MSBコード48(10)に基づいて選択され、MSBコード48(10)は3ビットを有し、N= 23=8、Rp(10)=4Ru、Rfrac(10)=0.5Ru、およびRsd(10)=36Ru、Rbulk1(10)=Rbulk2(10)=0である。MSBコード48(10)=iである場合、被選択抵抗器ノードペアNr(10)(i)49(10)の間の抵抗は、Rp(10)+Rfrac(10)であり、これまでの図で述べたように、第1の相互接続関係68、Rp=Rsd||(Rp+Rfrac)を満たす。MSBコード48(10)が増分されるのに伴って、接地レールノードVbot46(10)と下側被選択抵抗器ノードNr(10)(i)L 52(10)との間の抵抗は、一次抵抗Rp(10)または4Ruだけ増加するべきである。しかしながら、抵抗は実際には、一次抵抗Rp(10)+部分抵抗Rfrac(10)または4.5Ru増加することになり、第3の調整回路83(10)は、接地レールノードVbot46(10)と下側被選択抵抗器ノードNr(10)(i)L52(10)との間から追加の部分抵抗を漸進的に除去しなければならない。第3の部分抵抗Rfracのうちの1つである88(10)(i)は、複数の第3のスイッチのうちの1つである90(10)(i)を閉じることによって除去される。このようにして、下側被選択抵抗器ノードNr(10)(i)L 52(10)と接地レールノードVbot46(10)との間の抵抗は、実質的に一定のままとなるので、第3の相互接続関係74、i*Rp+Rbulk1を満たす。これは、MSBコード48(10)が1つ増分されるのに伴って、最後の選択の上側被選択抵抗器ノードNr(10)(N-1)H50(10)における電圧が次の被選択抵抗器ノードペア49の下側被選択抵抗器ノードNr(10)(i)L 52(10)に等しくなる(Nr(10)(i)H50(10)=Nr(10)(i+1)L52(10))ようにする効果を有することになる。MSBコード48(10)が減分されるのに伴って、プロセスは逆転し、複数の第3のスイッチのうちの1つである90(10)(i)が開くことになるので、接地レールノードVbot46(10)と下側被選択抵抗器ノードNr(10)(i)L52(10)との間に複数の第3の部分抵抗Rfracのうちの1つである88(10)(i)を追加する。このようにして、被選択抵抗器ノードペアNr(10)(i)49(10)において一定の予測可能な電圧を維持することが可能である。
図15における例示的な実施形態の一例として、MSBコード48(10)は3ビットを有し、N=23=8、Rp(10)=4Ru、Rfrac(10)=0.5Ru、およびRsd(10)=36Ru、Rbulk1(10)=Rbulk2(10)=0である。MSBコード48(10)=i=0であるとき、被選択抵抗器ノードペアNr(10)(0)49(10)が選択される。少なくとも1つの電流源96は、選択可能な抵抗器ノードペアNr(10)(0)〜Nr(10)(N-1)49(10)の各々において一定の分割電圧を維持するために、一次抵抗器ストリング40(10)を通して定電流フローを維持する。例示的な実施形態では、第3の調整回路83(10)は、上述したように接地レールノードVbot46(10)と下側被選択抵抗器ノードNr(10)(0)L52(10)との間に結合された抵抗を維持し続けることになる。MSBコード48(10)=0により、第3の調整回路83(10)は最初に、複数の第3のスイッチ90(10)(1)〜90(10)(N-1)を開いて開始する。このようにして、第3の調整回路83(10)における複数の第3の部分抵抗Rfrac88(10)(1)〜88(10)(N-1)は最初に、一次抵抗器ストリング40(10)に含まれることになる。
引き続き図15を参照すると、MSBコード48(10)が1に増分されると、次いで被選択抵抗器ノードペアNr(10)(1)49(10)が選択される。前の被選択抵抗器ノードペアNr(10)(0)49(10)からの追加の第1の部分抵抗Rfrac58(10)は、今では、接地レールノードVbot46(10)と下側被選択抵抗器ノードNr(10)(1)L52(10)との間で一次抵抗器ストリング40(10)に追加される。第3の調整回路83(10)は、この追加の部分抵抗Rfrac58(10)を、複数の第3のスイッチのうちの1つである90(10)(1)を閉じることによって補償する。複数の第3のスイッチのうちの1つである90(10)(1)を閉じることで、複数の第3の部分抵抗Rfracのうちの1つである88(10)(1)が、接地レールノードVbot46(10)と下側被選択抵抗器ノードNr(10)(1)L52(10)との間で一次抵抗器ストリング40(10)から除去される。図2〜図14における例示的な実施形態は、必要とされる抵抗およびスイッチの数およびサイズを低減するという共通の目標を有する。一例として図1に見られる分離回路VF1、VF2がない状態で、一次電圧分割器30が二次電圧分割器32と相互接続されることを依然として可能にしつつ、必要とされる抵抗およびスイッチの数およびサイズの低減が達成される。必要とされる抵抗およびスイッチの数およびサイズを低減することの結果の1つは、Nr(10)(i)49(10)上の粗分割一次出力電圧の極性が逆転し得ることである。一次電圧出力の電圧極性の結果としての逆転または反転は、電圧出力の増加または減少の傾向逆転(trend reversal)をもたらすことになり、双対ストリングDAC28は単調性を維持しなくなる。
この点について、本明細書で開示する実施形態は極性補償型双対ストリングDACも含む。関連する回路、システムおよび方法も開示される。本明細書で開示する実施形態では、双対ストリングDACの二次電圧分割器は、スイッチ論理ユニットを含む。スイッチ論理ユニットは、双対ストリングDACにおける単調性を維持するために双対ストリングDACにおける極性の変化を補償するように構成される。双対ストリングDACが単調であることは、双対ストリングDACがデジタル入力コードを、デジタル入力コードにおける所与の漸進的変化に対して上昇する(もしくは一定のままである)か、または低下する(もしくは一定のままである)表現としてのアナログ出力電圧に変換することを意味する。DACがデジタルコードを表現としてのアナログ信号に線形に変換することが望まれる場合に、単調性が望まれ得る。DAC入力コード15における漸進的変化は、DAC入力コード値の増加または減少のいずれかであり得る。スイッチ論理ユニットは、極性インジケータおよびDAC入力コードに基づいて、一次電圧分割器からの入力電圧を分割するために複数の二次スイッチの中で二次スイッチを選択するように構成される。二次スイッチの各々は、二次電圧分割器の二次抵抗器ストリングにおける抵抗器ノードに接続される。スイッチ論理ユニットは、一次電圧分割器から二次抵抗器ストリングへの入力電圧における極性の変化を補償するために複数の二次スイッチの中で二次スイッチを選択するように構成される。したがって、非限定的な例として、双対ストリングDACは、単調性を維持するために一次抵抗器ストリングにおける各抵抗器ノードに2つのスイッチを提供する必要を回避し得る。
この点について、二次電圧分割器は、選択されている、被選択一次DAC出力電圧とも呼ばれるVpを分割する。被選択一次DAC出力電圧は、二次抵抗器ストリングに印加され、より精緻な二次電圧レベルに分割される。より精緻な二次電圧レベルが選択され、DAC出力電圧Vout38に適用される。二次スイッチユニットは、複数の二次スイッチを含み、スイッチ論理ユニットは、デコーダおよび極性論理スイッチングユニットからなる。このようにして、第2のランクまたは二次抵抗器ストリングに印加された電圧における極性の変化が補償されることがあり、したがって、単調伝達関数により双対ストリングDACを作成し得る。双対ストリングDACは、相互接続された一次電圧分割器と二次電圧分割器との間の分離回路が取り除かれている場合でも、単調伝達関数を維持する。分離回路を取り除くことには、回路サイズ、半導体ダイの面積、コストを節約し、性能を向上させる利点がある。代替として、分離回路は取り除かれないことがある。
たとえば、図16は、非単調双対ストリングDAC98(本明細書では「DAC98」と呼ぶ)を示している。一次電圧分割器30(11)は、被選択抵抗器ノードペアNr49(11)において、一次抵抗器ストリング40(11)中の複数の一次抵抗器R(0)〜R(N-1)でのDAC入力電圧(Vdac_in)を分割することによって、粗分割一次電圧値を提供する。粗分割一次電圧値は、一次スイッチユニット42(11)によって選択される。一次スイッチユニット42(11)は、被選択粗分割一次電圧Vpとして、一次抵抗器ストリング40(11)中の複数の被選択抵抗器ノードペアNr(0)〜Nr(N)の中で被選択抵抗器ノードペアNr49(11)を選択する。次いで被選択粗分割一次電圧VpはVsec_inとして二次抵抗器ストリング60(11)に印加される。
この点について、引き続き図16を参照すると、DAC98は図1のDAC10と非常に似た方式で機能する。しかしながら、DAC入力コード15をDAC出力電圧Vout38に適切に変換するために、DAC98の伝達関数は、考えられるデジタルコードの範囲を通じて単調のままである必要がある。単調のままであることは、双対ストリングDACが単調に増加していることまたは単調に減少していることのいずれかを意味する。双対ストリングDACが単調に増加している場合、電圧は上昇するか、または一定のままであるかのいずれかである。双対ストリングDACが単調に減少している場合、電圧は低下するか、または一定のままであるかのいずれかである。単調伝達関数は、DAC入力コード15の漸進的変化を仮定して、被選択粗分割一次電圧VpおよびDAC出力電圧Vout38が、単調に増加する関数の場合に上昇するか、または一定のままであるかのいずれかであるか、あるいは単調に減少する関数の場合に低下するか、または一定のままであるかのいずれかであることを意味する。たとえば、DAC入力コード15の値が増加するのに伴って、被選択粗分割一次電圧VpおよびDAC出力電圧Vout38は、DAC98に対して上昇するか、または一定のままである(すなわち、低下しない)かのいずれかである必要がある。同様に、DAC入力コード15の値が減少するのに伴って、被選択粗分割一次電圧VpおよびDAC出力電圧Vout38は、DAC98に対して低下するか、または一定のままであるかのいずれかである必要がある。代替として、被選択粗分割一次電圧Vpは、漸進的に減少するDAC入力コード15に対して上昇するか、または一定のままであることがあり、この場合にDAC入力コード15は反転している。さらに、代替として、被選択粗分割一次電圧Vpは、漸進的に増加するDAC入力コード15に対して低下するか、または一定のままであることがあり、この場合にDAC入力コード15は反転している。DAC入力コード15に対する漸進的調整は、漸進的調整における増加または減少のいずれかであり得る。どちらの場合も、被選択粗分割一次電圧Vpの単調な変化が生じる。図1では、被選択粗分割一次電圧Vpにおける単調性をもたらすために、一次スイッチU(0)〜U(2N-1)が提供されており、極性の変化または極性の反転を伴わずに抵抗器のノードNr(0)〜Nr(N)を選択するために開閉するように構成されている。一次スイッチU(0)〜U(2N-1)は、2つの被選択抵抗器ノードペアNr(i)49の上側のそれぞれの被選択抵抗器ノードNr(i)H50の電圧が常により大きくなるように構成される。しかしながら図15では、一次スイッチU(0)〜U(2N-1)の半分が除去されるときに問題がある。図16の例示的な実施形態は、被選択抵抗器ノードNr(0)〜Nr(N)に結合された一次スイッチU(0)〜U(2N-1)のうちのただ1つを有する。MSBコード48(11)が一次スイッチユニット42(11)によって増分または減分されたとき、1つの被選択抵抗器ノードが維持され、他は、次の連続する被選択抵抗器ノードにスキップする。これにより、被選択抵抗器ノードペア49を1つおきに選択することになり、被選択粗分割一次電圧Vpの電圧極性を交替する。
図16における回路の一例として、MSBコード48(11)コードは、N-1に等しい最大値を有し、ここでN=2MSBである。この例では、第1の被選択抵抗器ノードペア49は、MSBコード48(11)=N-1または最大値によって選択されることになる。この選択により、一次スイッチユニット42(11)は、被選択抵抗器ノードペアNr(N)およびNr(N-1)を選択する。被選択抵抗器ノードペアNr(N)およびNr(N-1)は、被選択粗分割一次電圧Vpに結合され、続いて、二次電圧分割器32(11)によってさらに分割されることになる。一次スイッチユニット42(11)により、上側被選択抵抗器ノードNr(N)は粗一次出力電圧端子34O(11)に結合され、また、下側被選択抵抗器ノードNr(11)(N-1)L52(11)は粗一次出力電圧端子36O(11)端子に結合される。しかしながら、MSBコード48(11)がN-2に減分されたときに極性逆転問題が生じる。その場合、Vpの正極が今では被選択抵抗器ノードNr(N-1)に結合されているので、極性が逆転する。被選択抵抗器ノードNr(N-1)は粗一次出力電圧端子36O(11)に結合され、粗一次出力電圧端子34O(11)は今では被選択抵抗器ノードNr(N-2)に結合されている。Nr(N-1)における電圧はNr(N-2)における電圧よりも大きいので、二次DAC入力電圧端子34I(11)、36I(11)に印加される二次DAC入力電圧Vsec_inは逆転し、このパターン、正端子および負端子の反転は、MSBコード48(11)がさらに減分されるのに伴って続くことになる。極性の反転または逆転により、単調伝達関数は失われる。
この点について、図17は、二次電圧分割器32(12)の一般化された実施形態である。二次電圧分割器32(12)は、粗一次出力電圧端子34O(12)の上部ノードおよび粗一次出力電圧端子36O(12)の下部ノードにおいて被選択粗分割一次電圧Vpに結合される。上記で説明したように、非限定的な例として、一次電圧分割器(図示せず)と二次電圧分割器32(12)との間の結合は、分離回路をまったく伴わない。二次電圧分割器32(12)は、二次抵抗器ストリング60(12)、二次スイッチユニット64(12)、およびスイッチ論理ユニット100(12)を含む。二次抵抗器ストリング60(12)は、直列構成で結合された複数の二次抵抗器Rs(0)〜Rs(Y-1)を含む。このようにして、選択されている粗一次出力電圧端子34O(12)、36O(12)での粗一次出力電圧Vpの分割は、被選択一次DAC出力電圧とも呼ばれる。被選択一次DAC出力電圧Vpは、二次抵抗器ストリング60(12)に印加され、分割二次電圧レベルになる。
引き続き図17を参照すると、二次スイッチユニット64(12)は、複数の二次抵抗器ノードNsr(0)〜Nsr(N-1)において二次抵抗器ストリング60(12)にそれぞれ結合される複数の二次スイッチ(図示せず)を含む。スイッチ論理ユニット100(12)は、デコーダ102(12)および極性論理スイッチングユニット104(12)からなる。スイッチ論理ユニット100(12)は、LSBコード66(12)および極性インジケータ106を受信するように構成される。MSBコード48(図示せず)およびLSBコード66(12)は、いずれも増分および減分されることがあり、これはステップアップまたはステップダウンをもたらし、図19で後述するように、相応して増分または減分された二次抵抗器ノードを選択する。LSBコード66(12)の各ビットは、二次抵抗器ストリング60(12)における電圧分割ステップに対応する。一実施形態では、LSBコード66(12)は、デコーダ102(12)に結合され、代替実施形態では、LSBコード66(12)は、後述するように極性論理スイッチングユニット104(12)に結合される。引き続き図17を参照すると、極性インジケータ106は、MSBコード48の最下位単一ビットからなる。
図17の一般化された実施形態は、極性インジケータ106の設定が変わるごとに二次スイッチユニット64(12)の動作を逆転させることによって動作する。たとえば、極性インジケータ106が0であるとき、二次スイッチユニット64(12)における二次スイッチの逆転はない。二次スイッチユニット64(12)における二次スイッチの逆転がない場合、二次スイッチ(図示せず)の動作は、次の被選択抵抗器ノードを漸進的に選択する。選択は、下部二次抵抗器ノードNsr(0)から上部二次抵抗器ノードNsr(N-1)にシフトする。しかしながら、極性インジケータ106が1に設定された場合、これは、粗一次出力電圧端子34O(12)、36O(12)での粗一次出力電圧が極性を逆転させたことを示す。このようにして、二次スイッチユニット64(12)の動作は逆転する。選択を逆転させることによって、次の被選択抵抗器ノードNsr(i)は、上部抵抗器ノードNsr(N-1)から下部抵抗器ノードNsr(0)に漸進的にシフトする。極性インジケータ106およびLSBコード66(12)のこの結合は、DAC入力電圧(Vdac_in)およびDAC出力電圧Vout 38の単調伝達関数をもたらす。
この点について、図18は、LSBコード66(12)および二次抵抗器ストリング60(12)に印加された二次DAC入力電圧Vsec_inの極性を示す極性インジケータ106を受信するプロセス(ブロック108)を示している。二次DAC入力電圧端子34I(12)、36I(12)に印加される二次DAC入力電圧Vsec_inは、粗一次出力電圧端子34O(12)、36O(12)での粗一次出力電圧である。粗一次出力電圧端子34O(12)、36O(12)での被選択粗一次出力電圧Vpは、一次電圧分割器30から出力され、二次DAC入力電圧端子34I(12)、36I(12)において二次抵抗器ストリング60(12)に印加される。LSBコード66(12)および極性インジケータ106を受信すると、スイッチ論理ユニット100は、単調性を維持するために二次スイッチユニット64(12)の動作の逆転が必要であるかどうかを判断する。LSBコード66(12)および極性インジケータ106に基づいて、二次スイッチユニット64(12)は、二次スイッチユニット64(12)内の二次スイッチを選択する。二次スイッチユニット64(12)は、二次抵抗器ストリング60(12)内の被選択抵抗器ノードNsr(0)〜Nsr(N-1)に結合される。二次スイッチユニット64(12)内の二次スイッチの選択により、被選択抵抗器ノードNsr(0)〜Nsr(N-1)における分割電圧は、分割電圧を双対ストリングDAC28のDAC出力電圧Vout38に印加する(ブロック110)。
図19は、図18のプロセスの例示的な実施形態を示している。図19では、二次抵抗器ストリング60(13)、二次スイッチユニット64(13)、およびスイッチ論理ユニット100(13)を含む、双対ストリングDAC28のための二次電圧分割器32(13)が提供される。二次抵抗器ストリング60(13)は、複数の二次抵抗器Rs(0)〜Rs(Y)を含み、ここでY=2LSBである。二次抵抗器ストリング60(13)は、上部粗一次出力電圧端子34O(13)に結合された上部二次抵抗器Rs(Y)および下部粗一次出力電圧端子36O(13)に結合された下部二次抵抗器Rs(0)をさらに含む。上部二次抵抗器Rs(Y)および下部二次抵抗器Rs(0)は、複数の二次抵抗器Rs(1)〜Rs(Y-1)の各々の値の半分に等しい。代替として、上部二次抵抗器Rs(Y)および下部二次抵抗器Rs(0)は取り除かれ得る。上部二次DAC入力電圧端子34I(13)および下部二次DAC入力電圧端子36I(13)は、二次DAC入力電圧Vsec_inとして印加される被選択粗一次出力電圧Vpを受信するように構成される。二次DAC入力電圧Vsec_inは、二次DAC入力電圧端子34I(13)、36I(13)に印加される。上記で説明したように、LSBコード66(13)の各ビットは、二次抵抗器ストリング60(13)における電圧分割ステップに対応する。したがって、二次抵抗器Rs(0)および二次抵抗器Rs(Y)での電圧分割ステップがLSBコード66(13)の各ビットの2分の1(1/2)となることも当てはまる。二次スイッチユニット64(13)は、複数の二次スイッチ111U(0)〜U(Y-1)からなり、各々はそれぞれの抵抗器ノードNsr(0)〜Nsr(N-1)に結合される。二次スイッチユニット64(13)は、スイッチ論理ユニット100(13)にさらに結合される。このようにして、スイッチ論理ユニット100(13)は二次スイッチ111U(0)〜U(Y-1)を制御する。スイッチ論理ユニット100(13)は、デコーダ102(13)および極性論理スイッチングユニット104(13)を含む。デコーダ102(13)は、複数の二次スイッチ111U(0)〜U(Y-1)に結合され、極性論理スイッチングユニット104(13)にも結合される。極性論理スイッチングユニット
104(13)は、極性インジケータ106およびLSBコード66(13)に結合され、デコーダ102(13)にも結合される。極性論理スイッチングユニット104(13)は、以下で説明するように二次スイッチユニット64(13)の逆転または非逆転を制御する。
この点について、スイッチの逆転動作または非逆転動作を制御するために、図19は、複数の排他的論理和(XOR)論理ゲート112を含む極性論理スイッチングユニット104(13)も示している。XOR論理ゲート112は、第1のXOR入力114および第2のXOR入力116を含む。第1のXOR入力114は、極性インジケータ106に結合され、第2のXOR入力116は、LSBコード66(13)の複数のビットのうちの各1つに結合される。複数のXOR論理ゲート112は、XOR論理ゲート入力114、116のうちの1つかつただ1つが1に設定された場合に、複数のXOR論理ゲート出力118(13)の各々を1に設定するように機能する。極性インジケータ106の機能は、複数のXOR論理ゲート出力118(13)からの複数の対応するビット出力の対応するビットを反転または逆転させることである。対応するビットの反転または逆転は、逆転極性モードを示す1に極性インジケータ106が設定されたときに生じる。逆転極性モードが設定された場合、極性論理スイッチングユニット104(13)は、二次スイッチユニット64(13)の動作を逆転させる。逆転動作により、抵抗器ノードNsr(0)〜Nsr(Y-1)は上部二次ノードNsr(Y-1)から下部二次ノードNsr(0)へと逆順に順次選択される。複数のXOR論理ゲート出力118(13)の各々は、複数のデコーダ入力120(13)に結合される。複数のデコーダ入力120(13)は、極性インジケータ106に基づいて極性変更済みLSBコード66(13)になり得る。複数のデコーダ入力120(13)の組合せにより、デコーダ102(13)は複数のデコーダ出力122(13)を出力する。複数のデコーダ出力122(13)は、下で図20の真理値表を参照して説明するように、二次スイッチ111U(0)〜U(Y-1)を制御する。
引き続き図19を参照すると、二次抵抗器ストリング60(13)は、複数の二次抵抗器Rs(0)〜Rs(Y)のうちの2つの二次抵抗器Rs(0)およびRs(Y)を含む。上記で説明したように、2つの二次抵抗器Rs(0)およびRs(Y)は、それぞれ上部粗一次出力電圧端子34O(13)および下部粗一次出力電圧端子36O(13)に結合される。上部二次抵抗器Rs(Y)および下部二次抵抗器Rs(0)は、複数の二次抵抗器Rs(1)〜Rs(Y-1)の各々の値の半分に等しい。残りの抵抗器Rs(1)〜Rs(Y-1)の半分に等しく抵抗器値を変更する目的は、二次抵抗器ストリング60(13)の機能的ピボット(functional pivot)を補償することである。二次抵抗器ストリング60(13)の機能的ピボットは、上部二次ノードNsr(Y-1)または下部二次ノードNsr(0)の周りで生じる。二次抵抗器ストリング60(13)の機能的ピボットは、極性インジケータ106が極性の逆転を示すときはいつでも生じる。
この点について、図19では、二次抵抗器Rs(0)およびRs(Y)が0の値にされ、復号されたMSBコード48と復号されたLSBコード66の両方がオール1(11112)に等しい場合、DAC出力電圧Vout38は最大である。コードが<1111><0000>2から<1110><1111>2にカウントダウンするときに問題が存在し、これらのコードの両方が図16における被選択抵抗器ノードNr(N-1)での電圧を選択することになる。これにより、二次スイッチ111U(0)およびU(N-1)における電圧が等しくなる。実質的に同等であるDAC出力電圧Vout38を2つの隣接するコードが生成する問題は、MSBコード48とLSBコード66との間のキャリーまたはボローのたびに生じる。実質的に同等であるDAC出力電圧Vout38を2つの隣接するコードが生成する問題は、DAC出力電圧Vout38におけるステップアップまたはステップダウンが実際に望まれるとしても生じる。複数の抵抗器Rs(1)〜Rs(Y-1)の各々の値の半分にそれぞれ等しい上部二次抵抗器Rs(Y)および下部二次抵抗器Rs(0)を含めることで、この問題が緩和される。これらの抵抗器の各々では、二次電圧分割器32(13)での電圧の極性にかかわらずLSBの半分の電圧分割となる。したがって、上記で示したように、MSBコード48またはLSBコード66のいずれかの推移が生じるとき、計1LSBの出力電圧変化がある。この例示的な実施形態では、DAC28の最大出力電圧は、一次分割器の上部における電圧からLSBの半分を差し引いた電圧となり、最小出力電圧は、Vbot36(13)の上でLSBの半分となる。このようにして、単調かつ線形のDAC伝達関数が達成される。
図19のMSBコード48およびLSBコード66の推移、デコーダ入力120(13)、デコーダ出力122(13)、および二次スイッチ111U(0)〜U(Y-1)の結果としての制御は、真理値表として示され得る。図20における例示的な真理値表は、4ビットのLSBコード66を有する二次電圧分割器32(13)の一例を示している。例示的な真理値表はまた、どのように極性インジケータ106により、逆転極性モードが二次スイッチユニット64(13)の動作を逆転させ得るかを示している。極性インジケータ106が0に設定された場合、非逆転極性モードが示され、LSBコード66のビットは変更されない。たとえば、極性インジケータ106が0に設定され、真理値表によれば対応するLSBコード66の4ビットが10112である場合、複数のXOR論理ゲート出力118は10112となる。10112のXOR論理ゲート出力118は、二次スイッチU(11)の閉鎖に対応する。一方、極性インジケータ106が1に設定されたことで逆転極性モードを示す場合、複数のXOR論理ゲート出力118は01002となり、これは二次スイッチ111U(4)の閉鎖に対応する。図19の例示的な実施形態および図20の対応する例示的な真理値表は、デコーダ102を駆動し、ひいては二次スイッチユニット64(13)を制御する極性スイッチ論理を示している。代替実施形態では、デコーダ102がLSBコード66を受信した後にスイッチ論理ユニット100が二次スイッチユニット64(13)を制御するように、スイッチ論理ユニット100およびデコーダ102の機能をスワップすることが考えられる。
図21は、二次抵抗器ストリング60(14)、二次スイッチユニット64(14)、およびスイッチ論理ユニット100(14)を含む例示的な実施形態を示している。二次抵抗器ストリング60(14)は、複数の二次抵抗器Rs(0)〜Rs(Y-1)を含み、ここでYは2LSBに等しく、LSBはLSBコード66におけるビット数である。二次抵抗器ノードNsr(0)〜Nsr(Y-2)は、二次スイッチユニット64(14)における複数の二次スイッチ111U(0)〜U(Y)の各々に結合される。スイッチ論理ユニット100(14)は、DAC入力コード15のLSBコード66を受信し、LSBコード66を復号して、複数のデコーダ出力122(14)のうちの1つでDACコード選択出力を生成するように構成されたデコーダ102(14)を含む。デコーダ102(14)は、LSB〜2LSBのデコーダであり得る。スイッチ論理ユニット100(14)は、複数のマルチプレクサ123(14)をさらに含む。複数のマルチプレクサ123(14)の各々は、第1の入力124(14)、第2の入力126(14)、制御入力128(14)、およびマルチプレクサ出力130(14)を含む。複数のマルチプレクサ123(14)の数は、複数のデコーダ出力122(14)の数+1に等しくなり得る。複数のデコーダ出力122(14)の数よりも1つ多いことは、接地への結合に対応している。第1の入力124(14)は、非逆転極性モードで複数のデコーダ出力122(14)のうちの対応する1つを受信するように構成される。第2の入力126(14)は、逆転モードで複数のデコーダ出力122(14)のうちの対応する1つを受信するように構成される。第1の入力124(14)および第2の入力126(14)は、極性インジケータ106を受信するように構成された制御入力128(14)に基づいて選択される。非逆転極性モードでは、0002のLSBコード66に対応する第1のデコーダ出力G0で始まるデコーダ出力122(14)のうちの各1つは、複数のマルチプレクサ123(14)のうちの1つの対応する第1の入力124(14)に結合される。0002に等しいLSBコード66の3ビットの例における複数のマルチプレクサ123(14)の対応する第1の入力124は、Mux0である。G1からG(Y-1)までのデコーダ出
力122(14)の各々は、Mux0からMux(Y)までの第1の入力124(14)に順次結合される。逆転極性モードでは、3ビットの例における1112のLSBコード66に対応する最後のデコーダ出力G(Y-1)で始まる複数のデコーダ出力122(14)のうちの各1つは、複数のマルチプレクサ123(14)のうちの1つの対応する第2の入力126(14)に結合される。1112に等しいLSBコード66の3ビットの例における複数のマルチプレクサ123(14)の対応する第2の入力126(14)は、Mux0である。G(N-2)からG0までのデコーダ出力122(14)の各々は、Mux0からMux(Y)までの第2の入力126(14)に順次結合される。
引き続き図21を参照すると、デコーダ102(14)は、デコーダ102(14)に入力されたLSBコード66の復号された結果に基づいて、複数のデコーダ出力122(14)のうちの対応する1つで出力する。複数のデコーダ出力122(14)のうちの1つ、一例としてG0は、複数のマルチプレクサ123(14)のうちの第1の1つの第1の入力124(14)および複数のマルチプレクサ123(14)のうちの第2の1つの第2の入力126(14)に結合される。極性インジケータ106は、複数のマルチプレクサ123(14)のうちの各1つの制御入力に結合される。極性インジケータ106は、逆転極性モードまたは非逆転極性モードを示し得る。極性インジケータ106が非逆転極性モードを示す場合、複数のマルチプレクサ123(14)のうちの第1の1つが、対応する二次スイッチ111U(0)〜U(Y)へのスイッチ選択を通過する。極性インジケータ106が逆転モードを示す場合、複数のマルチプレクサ123(14)のうちの第2の1つが、対応する二次スイッチ111U(0)〜U(Y)へのスイッチ選択を通過する。
この点について、図22は、LSBコード66、複数のデコーダ出力122(14)、極性インジケータ106、および対応する二次スイッチ111U(0)〜U(Y)の値を含む、図21に関する例示的な真理値表を示している。例示的な真理値表は、3ビットのLSBコード66を有する二次電圧分割器32(14)を示している。例示的な真理値表はまた、どのように極性インジケータ106により、逆転極性モードが二次スイッチユニット64(14)の動作を逆転させ得るかを示している。極性インジケータ106が0に設定された場合、非逆転極性モードが示され、LSBコード66のビットは変更されない。たとえば、極性インジケータ106が0に設定され、対応するLSBコード66が1012の2進コードである場合、例示的な真理値表は、G5の出力が複数のデコーダ出力122(14)の設定となることを示している。G5上のデコーダ出力122は、二次スイッチ111U(5)の閉鎖に対応する。一方、極性インジケータ106が1の設定により逆転極性モードを示し、対応するLSBコード66が2進コード1012である場合、これは二次スイッチ111U(2)の閉鎖に対応する。図21の例示的な実施形態および図22の対応する例示的な真理値表は、マルチプレクサ123(14)を駆動し、ひいては二次スイッチユニット64(14)を制御する極性スイッチ論理を示している。
本明細書で開示する実施形態による双対ストリングDAC、ならびに関連する回路、システムおよび方法が任意のプロセッサベースデバイスに設けられるか、または組み込まれ得る。例として、限定されないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤが含まれる。
この点について、図23は、本明細書で開示する実施形態による双対ストリングDAC28を用いることができるプロセッサベースシステム132の一例を示している。たとえば、図23のプロセッサベースシステム132における双対ストリングDAC28は、双対ストリングDAC28における二次電圧分割器回路32での被選択抵抗器ノードペアの理想電圧を維持するように構成された1つまたは複数の調整回路(図示せず)を含み得る。図23のプロセッサベースシステム132における双対ストリングDAC28はまた、双対ストリングDAC28における単調性を維持するために双対ストリングDAC28における極性の変化を補償するように構成されたスイッチ論理ユニットを用いる極性補償型双対ストリングDAC28を含み得る。図22のプロセッサベースシステム132における双対ストリングDAC28は、双対ストリングDAC28における二次電圧分割器回路32での被選択抵抗器ノードペアの理想電圧を維持する前述の調整回路と、双対ストリングDAC28における単調性を維持するために双対ストリングDAC28における極性の変化を補償するように構成されたスイッチ論理ユニットの両方を含み得る。
この点について、図23の例示的なプロセッサベースシステム132は、1つまたは複数のプロセッサ136を各々が含む、1つまたは複数の中央処理装置(CPU)134を含む。CPU134は、一時記憶データへの高速アクセスのためにプロセッサ136に結合されたキャッシュメモリ138を有し得る。CPU134は、システムバス140に結合され、プロセッサベースシステム132中に含まれるマスターデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、CPU134は、アドレス情報、制御情報、およびデータ情報を、システムバス140を通じて交換することによって、これらの他のデバイスと通信する。たとえば、CPU134は、スレーブデバイスの一例として、メモリコントローラ142にバストランザクション要求を通信することができる。図23には示さないが、複数のシステムバス140を設けてもよく、各システムバス140は異なるファブリックを構成する。
他のマスターデバイスおよびスレーブデバイスをシステムバス140に接続することができる。図23に示すように、これらのデバイスは、例として、メモリシステム144、1つまたは複数の入力デバイス146、1つまたは複数の出力デバイス148、1つまたは複数のネットワークインターフェースデバイス150、ならびに1つまたは複数のディスプレイコントローラ152を含むことができる。入力デバイス146は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む任意のタイプの入力デバイスを含み得る。出力デバイス148は、限定はしないが、オーディオ、ビデオ、他の視覚的指示などを含む、任意のタイプの出力デバイスを含み得る。ネットワークインターフェースデバイス150は、ネットワーク154との間のデータの交換を可能にするように構成された任意のデバイスとすることができる。ネットワーク154は、限定はしないが、有線ネットワークまたはワイヤレスネットワーク、非公開ネットワークまたは公開ネットワーク、ローカルエリアネットワーク(LAN)、ワイドローカルエリアネットワーク(WLAN)、およびインターネットを含む、任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス150は、所望の任意のタイプの通信プロトコルをサポートするように構成され得る。メモリシステム144は、1つまたは複数のメモリユニット156(0〜N)を含むことができる。バス相互接続アービタ158は、システムバス140と、たとえばメモリシステム144に設けられているメモリユニット156(0〜N)など、システムバス140に結合されているマスターデバイスおよびスレーブデバイスとの間に設けられ得る。
CPU134はまた、システムバス140上でディスプレイコントローラ152にアクセスして、1つまたは複数のディスプレイ160に送られる情報を制御するようにも構成され得る。ディスプレイコントローラ152は、1つまたは複数のビデオプロセッサ162を介して表示されることになる情報をディスプレイ160に送り、ビデオプロセッサ162は、表示される情報を、ディスプレイ160に適したフォーマットとなるように処理する。ディスプレイ160は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
本明細書で開示する実施形態に関連して説明する種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子的なハードウェアとして、メモリまたは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイス、またはこれら両方の組合せによって実行される命令として、実現される場合があることは、当業者にはさらに理解されよう。本明細書で説明するアービタ、マスターデバイス、およびスレーブデバイスは、例として、どの回路、ハードウェア構成要素、集積回路(IC)、またはICチップ内でも用いられ得る。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリとすることができ、所望の任意のタイプの情報を記憶するように構成され得る。この互換性を明確に示すために、上記では、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップは全般的に、それらの機能に関して説明されている。そのような機能がどのように実現されるかは、具体的な用途、設計選択、および/またはシステム全体に課される設計制約によって決まる。当業者は、説明される機能を具体的な用途ごとに種々の方法で実現することができるが、そのような実現の決定は、本開示の範囲からの逸脱を生じさせるものと解釈すべきではない。
本明細書で開示する実施形態に関連して説明する種々の例示的な論理ブロック、モジュール、および回路は、プロセッサ、DSP、特定用途向け集積回路(ASIC)、FPGAもしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せで実現または実行され得る。プロセッサはマイクロプロセッサとすることができるが、代替形態として、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械とすることもできる。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携する1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装され得る。
本明細書で開示する実施形態は、ハードウェアで具現化されてよく、ハードウェアに記憶される命令により具現化されてよく、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的にプログラム可能なROM(EPROM)、電気的に消去可能なプログラム可能ROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または、当技術分野で知られている任意の他の形態のコンピュータ可読媒体に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替形態において、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体はASIC内に存在し得る。ASICは遠隔局に存在し得る。代替として、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバの中に個別の構成要素として存在し得る。
本明細書の例示的な実施形態のいずれかで説明した動作ステップは、例および考察を提供するために説明したものであることにも留意されたい。説明した動作は、例示された順序以外の数多くの異なる順序で実行され得る。さらに、単一の動作ステップにおいて説明した動作は、実際には、いくつかの異なるステップにおいて実行される場合もある。さらに、例示的な実施形態において論じた1つまたは複数の動作ステップは、組み合わされてもよい。フローチャート図において例示される動作ステップは、当業者に容易に明らかとなるような多くの異なる修正を受けてもよいことを理解されたい。情報および信号は、多種多様な技術および技法のいずれかを使用して表され得ることも、当業者には理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光学場もしくは光学粒子、またはそれらの任意の組合せによって表され得る。
本開示の前述の説明は、いかなる当業者も本開示を作成または使用することができるように提供されている。本開示への様々な修正が当業者には容易に明らかになり、本明細書で定義される一般原理は、本開示の趣旨および範囲を逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明する例および設計に限定されることを意図するものではなく、本明細書で開示する原理および新規の特徴に一致する最大の範囲を与えられるべきである。
10 双対ストリングDAC、DAC
12 一次電圧分割器回路、一次電圧分割器
14 一次抵抗器ストリング
15 デジタルDAC入力コード、DAC入力コード
16 一次スイッチユニット
18 二次電圧分割器回路、二次電圧分割器
20 二次抵抗器ストリング
22 二次電圧分割器スイッチ
28 双対ストリングDAC、極性補償型双対ストリングDAC
28(1) 双対ストリングDAC
28(2) 双対ストリングDAC
28(4) 双対ストリングDAC
28(5) 双対ストリングDAC
30 一次電圧分割器回路、一次電圧分割器
30(4) 一次電圧分割器
30(5) 一次電圧分割器
30(6) 一次電圧分割器
30(7) 一次電圧分割器
30(8) 一次電圧分割器
30(9) 一次電圧分割器
30(10) 電流源一次電圧分割器、一次電圧分割器
30(11) 一次電圧分割器
32 二次電圧分割器回路、二次電圧分割器
32(1) 二次電圧分割器
32(2) 二次電圧分割器
32(4) 二次電圧分割器
32(5) 二次電圧分割器
32(6) 二次電圧分割器
32(11) 二次電圧分割器
32(12) 二次電圧分割器
32(13) 二次電圧分割器
33 DAC入力電圧Vdac_in
34I 二次DAC入力電圧端子
34I(11) 二次DAC入力電圧端子
34I(12) 二次DAC入力電圧端子
34I(13) 上部二次DAC入力電圧端子、二次DAC入力電圧端子
34O 粗一次出力電圧端子
34O(11) 粗一次出力電圧端子
34O(12) 粗一次出力電圧端子
34O(13) 上部粗一次出力電圧端子
36I 二次DAC入力電圧端子
36I(11) 二次DAC入力電圧端子
36I(12) 二次DAC入力電圧端子
36I(13) 下部二次DAC入力電圧端子、二次DAC入力電圧端子
36O 粗一次出力電圧端子
36O(11) 粗一次出力電圧端子
36O(12) 粗一次出力電圧端子
36O(13) 下部粗一次出力電圧端子
38 DAC出力電圧Vout
38(9) DAC出力電圧Vout
40 一次抵抗器ストリング
40(1) 一次抵抗器ストリング
40(2) 一次抵抗器ストリング
40(3) 一次抵抗器ストリング
40(4) 一次抵抗器ストリング
40(5) 一次抵抗器ストリング
40(6) 一次抵抗器ストリング
40(7) 一次抵抗器ストリング
40(8) 一次抵抗器ストリング
40(9) 一次抵抗器ストリング
40(10) 一次抵抗器ストリング
40(11) 一次抵抗器ストリング
42 一次スイッチユニット
42(1) 一次スイッチユニット
42(2) 一次スイッチユニット
42(3) 一次スイッチユニット
42(4) 一次スイッチユニット
42(5) 一次スイッチユニット
42(6) 一次スイッチユニット
42(7) 一次スイッチユニット
42(8) 一次スイッチユニット
42(9) 一次スイッチユニット
42(10) 一次スイッチユニット
42(11) 一次スイッチユニット
44 電圧レールノードVtop
44(1) 電圧レールノードVtop
44(2) 電圧レールノードVtop
44(3) 電圧レールノードVtop
44(4) 電圧レールノードVtop
44(5) 電圧レールノードVtop
44(6) 電圧レールノードVtop
44(7) 電圧レールノードVtop
44(8) 電圧レールノードVtop
44(9) 電圧レールノードVtop
44(10) 電圧レールノードVtop
46 接地レールノードVbot
46(1) 接地レールノードVbot
46(2) 接地レールノードVbot
46(3) 接地レールノードVbot
46(4) 接地レールノードVbot
46(5) 接地レールノードVbot
46(6) 接地レールノードVbot
46(7) 接地レールノードVbot
46(8) 接地レールノードVbot
46(9) 接地レールノードVbot
46(10) 接地レールノードVbot
47 抵抗器ノード回路
47(1) 抵抗器ノード回路
47(2) 抵抗器ノード回路
47(3) 抵抗器ノード回路
47(4) 抵抗器ノード回路
47(5) 抵抗器ノード回路
47(6) 抵抗器ノード回路
47(7) 抵抗器ノード回路
47(8) 抵抗器ノード回路
47(9) 抵抗器ノード回路
47(10) 抵抗器ノード回路
48 最上位ビット(MSB)コード
48(1) MSBコード
48(2) MSBコード
48(3) MSBコード
48(4) MSBコード
48(5) MSBコード
48(6) MSBコード
48(7) MSBコード
48(8) MSBコード
48(9) MSBコード
48(10) MSBコード
48(11) MSBコード
49 被選択抵抗器ノードペアNr(i)、抵抗器ノードペアNr(i)、被選択抵抗器ノードペア、抵抗器ノードペア
49(1) 被選択抵抗器ノードペアNr(1)(i)、被選択固有抵抗器ノードペアNr(1)(i)
49(2) 被選択抵抗器ノードペアNr(2)(i)
49(3) 被選択抵抗器ノードペアNr(3)(i)
49(4) 被選択抵抗器ノードペアNr(4)(i)
49(5) 被選択抵抗器ノードペアNr(5)(i)
49(6) 被選択抵抗器ノードペアNr(6)(i)、抵抗器ノードペアNr(6)(i)
49(7) 被選択抵抗器ノードペアNr(7)(i)
49(8) 被選択抵抗器ノードペアNr(8)(i)、被選択抵抗器ノードペア
49(9) 被選択抵抗器ノードペアNr(9)(i)
49(10) 被選択抵抗器ノードペアNr(10)(i)、被選択抵抗器ノードペアNr(10)
49(11) 被選択抵抗器ノードペアNr
50 被選択第1の抵抗器ノードNr(i)H、上側被選択抵抗器ノードNr(i)H、Nr(i)H
50(2) 上側被選択抵抗器ノードNr(2)(i)H
50(3) 上側被選択抵抗器ノードNr(3)(i)H
50(5) 上側被選択抵抗器ノードNr(5)(i)H
50(6) 上側被選択抵抗器ノードNr(6)(i)H
50(7) 上側被選択抵抗器ノードNr(7)(i)H
50(8) 上側被選択抵抗器ノードNr(8)(i)H
50(9) 上側被選択抵抗器ノードNr(9)(i)H
50(10) 上側被選択抵抗器ノードNr(10)(i)H
52 被選択第2の抵抗器ノードNr(i)L、抵抗器ノードNr(i)L、下側被選択抵抗器ノードNr(i)L、Nr(i)L
52(2) 下側被選択抵抗器ノードNr(2)(i)L
52(3) 下側被選択抵抗器ノードNr(3)(i)L
52(5) 下側被選択抵抗器ノードNr(5)(i)L
52(6) 下側被選択抵抗器ノードNr(6)(i)L
52(7) 下側被選択抵抗器ノードNr(7)(i)L
52(8) 下側被選択抵抗器ノードNr(8)(i)L
52(9) 下側被選択抵抗器ノードNr(9)(i)L
52(10) 下側被選択抵抗器ノードNr(10)(i)L
52(11) 下側被選択抵抗器ノードNr(11)(i)L
54 第1の調整回路
54(1) 第1の調整回路
54(2) 第1の調整回路
54(4) 第1の調整回路
54(5) 第1の調整回路
54(6) 第1の調整回路
54(7) 第1の調整回路
54(8) 第1の調整回路
54(9) 第1の調整回路
56 一次抵抗Rp
56(1) 一次抵抗Rp
56(2) 一次抵抗Rp
56(3) 一次抵抗Rp
56(5) 一次抵抗Rp
58 第1の部分抵抗Rfrac1、部分抵抗Rfrac1、第1の部分抵抗Rfrac、部分抵抗Rfrac
58(1) 第1の部分抵抗Rfrac1
58(2) 第1の部分抵抗Rfrac1、部分抵抗Rfrac、第1の部分抵抗Rfrac
58(3) 第1の部分抵抗Rfrac
58(5) 第1の部分抵抗Rfrac
58(10) 第1の部分抵抗Rfrac、部分抵抗Rfrac
60 二次抵抗器ストリング
60(1) 二次抵抗器ストリング
60(3) 二次抵抗器ストリング
60(9) 二次抵抗器ストリングRsd1、二次抵抗器ストリングRsd2
60(11) 二次抵抗器ストリング
60(12) 二次抵抗器ストリング
60(13) 二次抵抗器ストリング
60(14) 二次抵抗器ストリング
64 二次スイッチユニット、二次電圧分割器スイッチ
64(12) 二次スイッチユニット
64(13) 二次スイッチユニット
64(14) 二次スイッチユニット
66 最下位ビット(LSB)コード、二次DAC入力コード
66(4) LSBコード
66(12) LSBコード
66(13) LSBコード
68 第1の相互接続関係
70 複合二次直列抵抗Rsd
70(1) 二次直列抵抗Rsd
72 第2の相互接続関係
74 第3の相互接続関係
76(1) 第1のスイッチSp1、第1の部分抵抗スイッチSp1、第1のスイッチSp1
82 第2の調整回路
82(4) 第2の調整回路
82(5) 第2の調整回路
82(6) 第2の調整回路
82(7) 第2の調整回路
82(8) 第2の調整回路
82(9) 第2の調整回路
83 第3の調整回路
83(4) 第3の調整回路
83(5) 第3の調整回路
83(6) 第3の調整回路
83(7) 第3の調整回路
83(8) 第3の調整回路
83(9) 第3の調整回路
83(10) 第3の調整回路
84(5) 第2の部分抵抗Rfrac
84(6) 第2の部分抵抗Rfrac
84(7) 第2の部分抵抗Rfrac
84(8) 第2の部分抵抗Rfrac
84(9) 第2の部分抵抗Rfrac
86(5) 第2のスイッチ
86(6) 第2のスイッチ
86(7) 第2のスイッチ
86(8) 第2のスイッチ
88(5) 第3の部分抵抗Rfrac
88(6) 第3の部分抵抗Rfrac
88(7) 第3の部分抵抗Rfrac
88(8) 第3の部分抵抗Rfrac
88(9) 第3の部分抵抗Rfrac
88(10) 第3の部分抵抗Rfrac
90(5) 第3のスイッチ
90(6) 第3のスイッチ
90(7) 第3のスイッチ
90(8) 第3のスイッチ
90(9) 第3のスイッチU2
90(10) 第3のスイッチ
92(6) 第2の調整抵抗
94(6) 第3の調整抵抗
96 電流源
97 トリム抵抗器
98 非単調双対ストリングDAC、DAC
100(12) スイッチ論理ユニット
100(13) スイッチ論理ユニット
100(14) スイッチ論理ユニット
102(12) デコーダ
102(13) デコーダ
102(14) デコーダ
104(12) 極性論理スイッチングユニット
104(13) 極性論理スイッチングユニット
106 極性インジケータ
111 二次スイッチ
112 排他的論理和(XOR)論理ゲート
114 第1のXOR入力、XOR論理ゲート入力
116 第2のXOR入力、XOR論理ゲート入力
118 XOR論理ゲート出力
118(13) XOR論理ゲート出力
120(13) デコーダ入力
122 デコーダ出力
122(13) デコーダ出力
122(14) デコーダ出力
123(14) マルチプレクサ
124(14) 第1の入力
126(14) 第2の入力
128(14) 制御入力
130(14) マルチプレクサ出力
132 プロセッサベースシステム
134 中央処理装置(CPU)
136 プロセッサ
138 キャッシュメモリ
140 システムバス
142 メモリコントローラ
144 メモリシステム
146 入力デバイス
148 出力デバイス
150 ネットワークインターフェースデバイス
152 ディスプレイコントローラ
154 ネットワーク
156 メモリユニット
158 バス相互接続アービタ
160 ディスプレイ
162 ビデオプロセッサ

Claims (28)

  1. 双対ストリングデジタルアナログコンバータ(DAC)の一次電圧分割器であって、
    全抵抗を有する一次抵抗器ストリングであって、前記一次抵抗器ストリングに印加されたDAC入力電圧を複数の分割電圧レベルに分割するように構成された複数の抵抗器ノードを含む一次抵抗器ストリングと、
    DAC入力コードを受信し、複数の抵抗器ノード回路の中で抵抗器ノード回路を選択するように構成された一次スイッチユニットであって、前記抵抗器ノード回路は、前記双対ストリングDACの二次電圧分割器回路に被選択抵抗器ノードペアでの分割電力レベルを結合するための前記DAC入力コードに基づく、前記一次抵抗器ストリングの前記複数の抵抗器ノードの中での前記被選択抵抗器ノードペアを含む、一次スイッチユニットと、
    前記一次電圧分割器と前記二次電圧分割器回路との間のインピーダンス分離なしに、前記一次スイッチユニットが前記被選択抵抗器ノードペアを選択したことに応答して、前記二次電圧分割器回路での前記被選択抵抗器ノードペアの理想電圧を維持するように構成された前記被選択抵抗器ノードへの少なくとも1つの第1の部分抵抗を含む少なくとも1つの調整回路と
    を含む一次電圧分割器。
  2. 前記一次電圧分割器と前記二次電圧分割器回路との間に結合された分離回路を含まない、請求項1に記載の一次電圧分割器。
  3. 前記少なくとも1つの調整回路は、前記被選択抵抗器ノード回路に前記少なくとも1つの第1の部分抵抗を提供する少なくとも1つの第1の調整回路からなり、前記被選択抵抗器ノード回路は、前記少なくとも1つの第1の調整回路を含む、請求項1に記載の一次電圧分割器。
  4. 前記被選択抵抗器ノードペアの抵抗は、一次抵抗(Rp)および前記少なくとも1つの第1の部分抵抗(Rfrac1)からなり、
    前記二次電圧分割器回路の抵抗は、全二次電圧分割器回路抵抗(Rsd)を提供する抵抗からなり、
    前記一次抵抗(Rp)は1/(1/(Rp+Rfrac1)+(1/Rsd))である、請求項3に記載の一次電圧分割器。
  5. 前記少なくとも1つの調整回路は、
    前記一次スイッチユニットが抵抗器ノードペアを選択したことに応答して、前記一次抵抗器ストリングの前記全抵抗に少なくとも1つの第2の部分抵抗を含める、または含めないように構成された第2の調整回路と、
    前記一次スイッチユニットが前記抵抗器ノードペアを選択したことに応答して、前記一次抵抗器ストリングの前記全抵抗に少なくとも1つの第3の部分抵抗を含める、または含めないように構成された第3の調整回路と
    をさらに含み、
    前記第2の調整回路および前記第3の調整回路は、前記一次スイッチユニットが前記抵抗器ノードペアを選択したことに応答して、前記二次電圧分割器回路での前記被選択抵抗器ノードペアの前記理想電圧を維持するように構成される、請求項3に記載の一次電圧分割器。
  6. 前記第2の調整回路は、前記一次抵抗器ストリングの前記全抵抗に前記少なくとも1つの第2の部分抵抗を含める、または含めないように構成された少なくとも1つの第2のスイッチをさらに含み、
    前記第3の調整回路は、前記一次抵抗器ストリングの前記全抵抗との間で前記少なくとも1つの第3の部分抵抗を含める、または含めないように構成された少なくとも1つの第3のスイッチをさらに含む、請求項5に記載の一次電圧分割器。
  7. 前記第2の調整回路は、前記一次抵抗器ストリングの前記全抵抗を調整するために、前記一次抵抗器ストリングの電圧レールノードと前記被選択抵抗器ノード回路との間の前記一次抵抗器ストリングの抵抗を調整するようにさらに構成され、
    前記第3の調整回路は、前記一次抵抗器ストリングの前記全抵抗を調整するために、前記一次抵抗器ストリングの接地レールノードと前記被選択抵抗器ノード回路との間の前記一次抵抗器ストリングの抵抗を調整するようにさらに構成される、請求項5に記載の一次電圧分割器。
  8. 前記被選択抵抗器ノードペアの前記抵抗は、一次抵抗(Rp)および前記少なくとも1つの第1の部分抵抗からなり、
    前記DAC入力コード(i)は、複数の2進入力ビット(n)からなり、前記複数の2進入力ビットの各組合せは、前記一次抵抗器ストリングにおける固有抵抗器ノードペアを選択するように構成され、
    前記一次抵抗器ストリングの電圧レールノードと前記被選択抵抗器ノード回路との間の前記一次抵抗器ストリングの抵抗は、(N-i-1)*Rpによって表され、
    前記一次抵抗器ストリングの接地レールノードと前記被選択抵抗器ノード回路との間の前記一次抵抗器ストリングの抵抗は、i*Rpによって表される、
    をさらに含む、請求項5に記載の一次電圧分割器。
  9. 前記第2の調整回路の全抵抗を変えるように構成された第2のバイアス抵抗(Rbulk2)と、
    前記第3の調整回路の全抵抗を変えるように構成された第3のバイアス抵抗(Rbulk1)と
    をさらに含み、
    前記一次抵抗器ストリングの前記電圧レールノードと前記被選択抵抗器ノード回路との間の前記一次抵抗器ストリングの前記抵抗は、(N-i-1)*Rp+Rbulk2によって表され、
    前記一次抵抗器ストリングの前記接地レールノードと前記被選択抵抗器ノード回路との間の前記一次抵抗器ストリングの前記抵抗は、i*Rp+Rbulk1によって表される、請求項8に記載の一次電圧分割器。
  10. 前記被選択抵抗器ノードペアは、前記少なくとも1つの第1の調整回路と直列に結合された一次抵抗を含む、請求項3に記載の一次電圧分割器。
  11. 前記少なくとも1つの第1の調整回路は、少なくとも1つの第1のスイッチが結合モードに切り替えられたときに、前記被選択抵抗器ノードペアに前記少なくとも1つの第1の部分抵抗を結合するように構成された前記少なくとも1つの第1のスイッチをさらに含む、請求項3に記載の一次電圧分割器。
  12. 前記少なくとも1つの第1の調整回路は、少なくとも1つの第1のスイッチが分断モードに切り替えられたときに、前記被選択抵抗器ノードペアに前記少なくとも1つの第1の部分抵抗を結合しないように構成された前記少なくとも1つの第1のスイッチをさらに含む、請求項3に記載の一次電圧分割器。
  13. 前記少なくとも1つの第1の部分抵抗は、共有部分抵抗からなり、
    前記少なくとも1つの調整回路は、少なくとも1つの第1の調整回路からなり、前記少なくとも1つの第1の調整回路は、前記被選択抵抗器ノード回路に前記共有部分抵抗を提供するために前記DAC入力コードによって選択的に制御された少なくとも1つの第1のスイッチからなる、請求項3に記載の一次電圧分割器。
  14. 前記第2の調整回路は、前記一次抵抗器ストリングの前記全抵抗に前記少なくとも1つの第2の部分抵抗を含める、または含めないように構成された少なくとも1つの第2のスイッチをさらに含み、
    前記第2の調整回路は、前記一次抵抗器ストリングの電圧レールノードと前記被選択抵抗器ノード回路との間の前記一次抵抗器ストリングの抵抗を調整するようにさらに構成され、
    前記第3の調整回路は、前記一次抵抗器ストリングの前記全抵抗に前記少なくとも1つの第3の部分抵抗を含める、または含めないように構成された少なくとも1つの第3のスイッチをさらに含み、
    前記第3の調整回路は、前記一次抵抗器ストリングの接地レールノードと前記被選択抵抗器ノード回路との間の前記一次抵抗器ストリングの抵抗を調整するようにさらに構成される、請求項5に記載の一次電圧分割器。
  15. 前記第2の調整回路の前記少なくとも1つの第2の部分抵抗は、直列に互いに結合された複数の第2の部分抵抗を含み、
    前記第2の調整回路の前記少なくとも1つの第2のスイッチは、前記DAC入力コードの増加に応答して、前記一次抵抗器ストリングの前記全抵抗に前記複数の第2の部分抵抗の第2の部分抵抗を含めるようにさらに構成され、
    前記第3の調整回路の前記少なくとも1つの第3の部分抵抗は、直列に互いに結合された複数の第3の部分抵抗を含み、
    前記第3の調整回路の前記少なくとも1つの第3のスイッチは、前記DAC入力コードの各増加に対して、前記一次抵抗器ストリングの前記全抵抗に前記複数の第3の部分抵抗の第3の部分抵抗を含めないようにさらに構成される、請求項14に記載の一次電圧分割器。
  16. 前記第2の調整回路の前記少なくとも1つの第2のスイッチは、前記DAC入力コードの減少に応答して、前記一次抵抗器ストリングの前記全抵抗に前記複数の第2の部分抵抗の前記第2の部分抵抗を含めないようにさらに構成され、
    前記第3の調整回路の前記少なくとも1つの第3のスイッチは、前記DAC入力コードの各減少に対して、前記一次抵抗器ストリングの前記全抵抗に前記複数の第3の部分抵抗の前記第3の部分抵抗を含めるようにさらに構成される、請求項15に記載の一次電圧分割器。
  17. 前記少なくとも1つの第1の部分抵抗は、前記複数の抵抗器ノード回路のうちの少なくとも2つの間で共通である、請求項14に記載の一次電圧分割器。
  18. 前記第2の調整回路は、前記一次抵抗器ストリングの電圧レールノードと前記被選択抵抗器ノード回路との間の前記一次抵抗器ストリングの前記全抵抗に単一の第2の部分抵抗を含める、または含めないように構成された単一の第2のスイッチをさらに含み、
    前記第3の調整回路は、前記一次抵抗器ストリングの接地レールノードと前記被選択抵抗器ノード回路との間の前記一次抵抗器ストリングの前記全抵抗に単一の第3の部分抵抗を含める、または含めないように構成された単一の第3のスイッチをさらに含む、請求項5に記載の一次電圧分割器。
  19. 前記被選択抵抗器ノード回路の前記少なくとも1つの第1の部分抵抗は、前記複数の抵抗器ノード回路のうちの少なくとも2つの間で共通である、請求項18に記載の一次電圧分割器。
  20. 前記少なくとも1つの調整回路は、前記二次電圧分割器回路での前記被選択抵抗器ノードペアの前記理想電圧を維持するように構成された前記一次電圧分割器に結合された少なくとも1つの電流源を含む、請求項3に記載の一次電圧分割器。
  21. 前記少なくとも1つの調整回路は、
    前記一次スイッチユニットが前記抵抗器ノードペアを選択したことに応答して、前記一次抵抗器ストリングの前記全抵抗に少なくとも1つの第2の部分抵抗を選択的に含めるように構成された第2の調整回路
    を含み、
    前記第2の調整回路は、前記一次スイッチユニットが前記抵抗器ノードペアを選択したことに応答して、前記二次電圧分割器回路での前記被選択抵抗器ノードペアの前記理想電圧を維持するように構成される、請求項20に記載の一次電圧分割器。
  22. 前記被選択抵抗器ノードペアの抵抗は、一次抵抗(Rp)および第1の部分抵抗(Rfrac1)からなり、
    前記二次電圧分割器回路の抵抗は、全二次電圧分割器回路抵抗(Rsd)を提供する抵抗からなり、
    前記一次抵抗(Rp)は1/(1/(Rp+Rfrac1)+(1/Rsd))であり、
    前記少なくとも1つの電流源は、前記理想電圧(Videal)が実電圧(Vactual)に等しくなるように電流(I)を調整し、Vactual=I*1/(1/(Rp+Rfrac1)+(1/Rsd))である、請求項21に記載の一次電圧分割器。
  23. 前記少なくとも1つの調整回路は、前記二次電圧分割器回路での前記被選択抵抗器ノードペアの前記理想電圧を維持するように構成された前記二次電圧分割器回路に結合された少なくとも1つの電流源を含む、請求項1に記載の一次電圧分割器。
  24. 前記被選択抵抗器ノードペアの抵抗は、一次抵抗(Rp)からなり、
    前記二次電圧分割器回路の抵抗は、全二次電圧分割器回路抵抗(Rsd)を提供する抵抗からなり、
    前記一次抵抗(Rp)は1/(1/(Rp+Rfrac1)+((1/Rsd))であり、
    前記少なくとも1つの電流源は、前記理想電圧(Videal)が実電圧(Vactual)に等しくなるように電流(I)を調整し、Vactual=I*1/(1/(Rp+Rfrac1)+((1/Rsd))である、請求項23に記載の一次電圧分割器。
  25. 半導体ダイに統合される、請求項1に記載の一次電圧分割器。
  26. 前記一次電圧分割器が統合されるセットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなる群から選択されたデバイスをさらに含む、請求項1に記載の一次電圧分割器。
  27. 一連の抵抗ノードで全電圧を分割するための双対ストリングデジタルアナログコンバータ(DAC)の一次電圧分割器であって、
    前記全電圧を分割するための手段であって、一次抵抗器ストリングが全抵抗を有し、前記一次抵抗器ストリングは、前記一次抵抗器ストリングに印加されたDAC入力電圧を複数の分割電圧レベルに分割するように構成された複数の抵抗器ノードを含む、手段と、
    前記双対ストリングDACの二次電圧分割器回路に被選択抵抗器ノードペアでの分割電力レベルを結合するためのDAC入力コードに基づく、前記一次抵抗器ストリングの前記複数の抵抗器ノードの中での前記被選択抵抗器ノードペアを含む抵抗器ノード回路を選択するための手段と、
    一次スイッチユニットが前記被選択抵抗器ノードペアを選択したことに応答して、前記二次電圧分割器回路での前記被選択抵抗器ノードペアの理想電圧を維持するための少なくとも1つの第1の部分抵抗により、前記被選択抵抗器ノードの前記抵抗を調整するための手段と
    を含む一次電圧分割器。
  28. 双対ストリングデジタルアナログコンバータ(DAC)における電圧を分割する方法であって、
    前記全電圧を分割するステップであって、一次抵抗器ストリングが全抵抗を有し、前記一次抵抗器ストリングは、前記一次抵抗器ストリングに印加されたDAC入力電圧を複数の分割電圧レベルに分割するように構成された複数の抵抗器ノードを含む、ステップと、
    前記双対ストリングDACの二次電圧分割器回路に被選択抵抗器ノードペアでの分割電力レベルを結合するためのDAC入力コードに基づく、前記一次抵抗器ストリングの前記複数の抵抗器ノードの中での前記被選択抵抗器ノードペアを含む抵抗器ノード回路を選択するステップと、
    一次スイッチユニットが前記被選択抵抗器ノードペアを選択したことに応答して、前記二次電圧分割器回路での前記被選択抵抗器ノードペアの理想電圧を維持するための少なくとも1つの第1の部分抵抗により、前記被選択抵抗器ノードの前記抵抗を調整するステップと
    を含む方法。
JP2017012991A 2013-03-15 2017-01-27 双対ストリングデジタルアナログコンバータ（ｄａｃ）、ならびに関連する回路、システムおよび方法 Pending JP2017085660A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/834,041 US8884799B2 (en) 2013-03-15 2013-03-15 Dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
US13/834,041 2013-03-15

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016501502A Division JP6316927B2 (ja) 2013-03-15 2014-03-12 双対ストリングデジタルアナログコンバータ（ｄａｃ）、ならびに関連する回路、システムおよび方法

Publications (1)

Publication Number Publication Date
JP2017085660A true JP2017085660A (ja) 2017-05-18

Family

ID=50397342

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2016501502A Active JP6316927B2 (ja) 2013-03-15 2014-03-12 双対ストリングデジタルアナログコンバータ（ｄａｃ）、ならびに関連する回路、システムおよび方法
JP2017012991A Pending JP2017085660A (ja) 2013-03-15 2017-01-27 双対ストリングデジタルアナログコンバータ（ｄａｃ）、ならびに関連する回路、システムおよび方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2016501502A Active JP6316927B2 (ja) 2013-03-15 2014-03-12 双対ストリングデジタルアナログコンバータ（ｄａｃ）、ならびに関連する回路、システムおよび方法

Country Status (6)

Country Link
US (2) US8884799B2 (ja)
EP (1) EP2974030B1 (ja)
JP (2) JP6316927B2 (ja)
KR (1) KR101605478B1 (ja)
CN (1) CN105191143B (ja)
WO (1) WO2014150831A1 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8884799B2 (en) * 2013-03-15 2014-11-11 Qualcomm Incroporated Dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
US9397688B2 (en) * 2014-09-10 2016-07-19 Texas Instruments Incorporated Hybrid digital-to-analog conversion system
TWI544750B (zh) * 2015-04-09 2016-08-01 聯詠科技股份有限公司 數位類比轉換器及相關的驅動模組
KR102463240B1 (ko) * 2015-10-01 2022-11-04 주식회사 엘엑스세미콘 디스플레이 구동 회로
US11222600B2 (en) 2015-10-01 2022-01-11 Silicon Works Co., Ltd. Source driver and display driving circuit including the same
US10014693B2 (en) * 2016-05-23 2018-07-03 Qualcomm Incorporated System and method for reducing power consumption and improving performance based on shared regulator current supply voltage
FR3053473B1 (fr) * 2016-07-01 2018-08-10 Schneider Electric Industries Sas Dispositif d'isolation electrique
CN106330194B (zh) * 2016-08-15 2017-11-10 京东方科技集团股份有限公司 一种数模转换电路、显示面板及显示装置
US9871532B1 (en) * 2016-09-09 2018-01-16 Mediatek Inc. Digital to-analog converters with non-binary weighted cell array
KR102615020B1 (ko) * 2016-11-17 2023-12-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US9941894B1 (en) * 2017-05-04 2018-04-10 Analog Devices Global Multiple string, multiple output digital to analog converter
KR102399537B1 (ko) * 2017-08-03 2022-05-19 삼성전자주식회사 기준전압 생성 장치 및 방법
CN109391270B (zh) 2017-08-08 2023-09-26 恩智浦美国有限公司 具有含有电阻器阵列的子dac的数/模转换器（dac）
JPWO2019098239A1 (ja) * 2017-11-14 2020-11-19 パナソニックＩｐマネジメント株式会社 デジタル／アナログ変換器
KR102553262B1 (ko) 2017-11-17 2023-07-07 삼성전자 주식회사 기준 전압 생성기 및 이를 포함하는 메모리 장치
CN111801894A (zh) * 2018-01-05 2020-10-20 德克萨斯仪器股份有限公司 数模转换器系统
CN110557123A (zh) 2018-06-04 2019-12-10 恩智浦美国有限公司 分段式电阻型数模转换器
US10447292B1 (en) 2018-08-27 2019-10-15 Qualcomm Incorporated Multiple-bit parallel successive approximation register (SAR) analog-to-digital converter (ADC) circuits
US10425095B1 (en) 2018-08-27 2019-09-24 Qualcomm Incorporated Multiple-bit parallel successive approximation (SA) flash analog-to-digital converter (ADC) circuits
CN109104195B (zh) * 2018-09-13 2022-04-12 京东方科技集团股份有限公司 一种数模转换电路、其使用方法及显示装置
US10333544B1 (en) 2018-09-19 2019-06-25 Qualcomm Incorporated Digital-to-analog converter (DAC) circuits employing resistor rotator circuits configured to be included in analog-to-digital converter (ADC) circuits
CN112583410A (zh) 2019-09-27 2021-03-30 恩智浦美国有限公司 分段式数模转换器
GB2597621B (en) 2019-12-17 2022-07-13 Cirrus Logic Int Semiconductor Ltd Force sensing systems
US10897267B1 (en) * 2019-12-31 2021-01-19 Texas Instruments Incorporated Multi-output digital to analog converter
US11855641B2 (en) * 2020-07-07 2023-12-26 Infineon Technologies LLC Integrated resistor network and method for fabricating the same
WO2022046832A1 (en) * 2020-08-25 2022-03-03 Trustees Of Tufts College D/a converter with resistive interpolation
KR20220029118A (ko) 2020-09-01 2022-03-08 삼성전자주식회사 전압 생성 회로 및 이를 포함하는 메모리 장치
CN112929029A (zh) * 2021-01-21 2021-06-08 电子科技大学 数模转换的电路、集成电路、pcb级电路和读出电路
CN113300710B (zh) * 2021-04-21 2023-11-14 北京大学 一种基于电阻分压和电压插值的转换电路和数模转换器
CN113595552B (zh) * 2021-07-22 2022-07-08 中国科学院微电子研究所 一种应用于数模转换器的非线性校准方法及装置
CN115694507A (zh) 2021-07-29 2023-02-03 恩智浦美国有限公司 数模转换器
CN116094525A (zh) * 2022-12-13 2023-05-09 无锡前诺德半导体有限公司 Dac电路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175849A (ja) * 1991-06-18 1993-07-13 Fujitsu Ltd Ｄａコンバータ
JPH08213911A (ja) * 1994-10-21 1996-08-20 At & T Corp 電流源により駆動された変換器
US5703588A (en) * 1996-10-15 1997-12-30 Atmel Corporation Digital to analog converter with dual resistor string
JP2001136069A (ja) * 1999-11-08 2001-05-18 Fujitsu Ltd デジタルアナログ変換回路
JP2001244816A (ja) * 2000-01-26 2001-09-07 Microchip Technol Inc 改善された線形性および整定時間を有するデジタルにスイッチングされる電位差計
JP2008293044A (ja) * 2008-08-12 2008-12-04 Seiko Epson Corp 表示装置および表示装置の制御方法
US20100245145A1 (en) * 2009-03-31 2010-09-30 Intersil Americas, Inc. Un-buffered segmented r-dac with switch current reduction

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3453615A (en) 1965-04-05 1969-07-01 Sperry Rand Corp Analog-to-digital converters
US3810022A (en) 1972-07-21 1974-05-07 Zenith Radio Corp Digital to analog converter television tuning of varactor tuners
US4491825A (en) 1981-06-09 1985-01-01 Analog Devices, Incorporated High resolution digital-to-analog converter
JPS5944125A (ja) 1982-09-07 1984-03-12 Toshiba Corp デジタル−アナログ変換器
IT1289207B1 (it) 1996-10-24 1998-09-29 Sgs Thomson Microelectronics Stringa potenziometrica mos-resistiva compensata e convertitore digitale/analogico impiegante tale stringa
US5969657A (en) 1997-07-22 1999-10-19 Analog Devices, Inc. Digital to analog converter
US5977898A (en) * 1997-12-22 1999-11-02 Texas Instruments Incorporated Decoding scheme for a dual resistor string DAC
KR100304955B1 (ko) * 1998-08-20 2001-09-24 김영환 디지털/아날로그변환기
US6121912A (en) 1998-09-30 2000-09-19 National Semiconductor Corporation Subranging analog-to-digital converter and method
US6225929B1 (en) 1998-12-02 2001-05-01 Hewlett-Packard Company Digital-to-analog converter having switchable current sources and resistor string
JP2003224477A (ja) 2002-01-28 2003-08-08 Sharp Corp Ｄ／ａコンバータ回路およびそれを備えた携帯端末装置ならびにオーディオ装置
US6885236B2 (en) 2002-06-14 2005-04-26 Broadcom Corporation Reference ladder having improved feedback stability
US6954165B2 (en) 2003-03-28 2005-10-11 Ess Technology, Inc. Voltage segmented digital to analog converter
US6781536B1 (en) * 2003-05-12 2004-08-24 Texas Instruments Incorporated Dual-stage digital-to-analog converter
US6995701B1 (en) 2004-03-02 2006-02-07 Maxim Integrated Products, Inc. Multichannel high resolution segmented resistor string digital-to-analog converters
US6958720B1 (en) 2004-04-22 2005-10-25 National Semiconductor Corporation Fine string compensation to minimize digital to analog converter differential nonlinearity error
US6914547B1 (en) 2004-05-04 2005-07-05 Analog Devices, Inc. Triple resistor string DAC architecture
KR100588745B1 (ko) * 2004-07-30 2006-06-12 매그나칩 반도체 유한회사 액정표시장치의 소스 드라이버
JP4525343B2 (ja) 2004-12-28 2010-08-18 カシオ計算機株式会社 表示駆動装置、表示装置及び表示駆動装置の駆動制御方法
US7015847B1 (en) 2005-02-11 2006-03-21 Analog Devices, Inc. Digital to analog converter
US7136002B2 (en) * 2005-04-15 2006-11-14 Analog Devices, Inc. Digital to analog converter
US7330066B2 (en) 2005-05-25 2008-02-12 Himax Technologies Limited Reference voltage generation circuit that generates gamma voltages for liquid crystal displays
ATE419678T1 (de) 2006-02-17 2009-01-15 Sicon Semiconductor Ab Flexibler analog-digital-wandler
JP4931704B2 (ja) 2007-06-21 2012-05-16 オンセミコンダクター・トレーディング・リミテッド Ｄａ変換回路
US7605735B2 (en) 2007-12-05 2009-10-20 Himax Technologies Limited Digital-to-analog converter with R-2R ladder network by polarity control
US7710302B2 (en) 2007-12-21 2010-05-04 International Business Machines Corporation Design structures and systems involving digital to analog converters
CN101471669A (zh) * 2007-12-28 2009-07-01 上海华虹Nec电子有限公司 数模转换器和数模转换方法
US7688240B2 (en) * 2008-05-02 2010-03-30 Analog Devices, Inc. Method and apparatus for calibrating an RDAC for end-to-end tolerance correction of output resistance
US7796060B2 (en) 2008-08-07 2010-09-14 Texas Instruments Incorporated Circuits and methods to minimize nonlinearity errors in interpolating circuits
US7982581B2 (en) 2009-02-06 2011-07-19 Analog Devices, Inc. Digital potentiometer architecture with multiple string arrays allowing for independent calibration in rheostat mode
US7956786B2 (en) 2009-10-30 2011-06-07 Analog Devices, Inc. Digital-to-analogue converter
US8907832B2 (en) 2013-03-15 2014-12-09 Qualcomm Incorporated Polarity compensating dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
US8884799B2 (en) * 2013-03-15 2014-11-11 Qualcomm Incroporated Dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175849A (ja) * 1991-06-18 1993-07-13 Fujitsu Ltd Ｄａコンバータ
JPH08213911A (ja) * 1994-10-21 1996-08-20 At & T Corp 電流源により駆動された変換器
US5703588A (en) * 1996-10-15 1997-12-30 Atmel Corporation Digital to analog converter with dual resistor string
JP2001136069A (ja) * 1999-11-08 2001-05-18 Fujitsu Ltd デジタルアナログ変換回路
JP2001244816A (ja) * 2000-01-26 2001-09-07 Microchip Technol Inc 改善された線形性および整定時間を有するデジタルにスイッチングされる電位差計
JP2008293044A (ja) * 2008-08-12 2008-12-04 Seiko Epson Corp 表示装置および表示装置の制御方法
US20100245145A1 (en) * 2009-03-31 2010-09-30 Intersil Americas, Inc. Un-buffered segmented r-dac with switch current reduction

Also Published As

Publication number Publication date
CN105191143A (zh) 2015-12-23
US20140266835A1 (en) 2014-09-18
KR101605478B1 (ko) 2016-03-22
JP2016515365A (ja) 2016-05-26
US20140347202A1 (en) 2014-11-27
EP2974030B1 (en) 2018-04-18
WO2014150831A1 (en) 2014-09-25
KR20150126412A (ko) 2015-11-11
US9083380B2 (en) 2015-07-14
US8884799B2 (en) 2014-11-11
CN105191143B (zh) 2017-08-22
EP2974030A1 (en) 2016-01-20
JP6316927B2 (ja) 2018-04-25

Similar Documents

Publication Publication Date Title
JP6316927B2 (ja) 双対ストリングデジタルアナログコンバータ（ｄａｃ）、ならびに関連する回路、システムおよび方法
US8907832B2 (en) Polarity compensating dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
US5703617A (en) Signal driver circuit for liquid crystal displays
US7369075B2 (en) Output circuit, digital/analog circuit and display apparatus
KR101081356B1 (ko) 액정 디스플레이 패널 구동 회로
JP4639153B2 (ja) ディジタル・アナログ変換器
JP5137686B2 (ja) デジタルアナログ変換回路とデータドライバ及び表示装置
US20070091052A1 (en) Output circuit, digital analog circuit and display device
KR100399558B1 (ko) 저전력액정표시드라이버
JP5615367B2 (ja) 高分解能出力ドライバ
JP2002043944A (ja) Ｄａ変換器およびそれを用いた液晶駆動装置
US7304596B2 (en) Folded multi-LSB decided resistor string digital to analog converter
KR20080012069A (ko) 디지털-아날로그 변환기 및 그것을 포함하는 소스 드라이버
WO2021012747A1 (zh) 一种数字模拟转换电路
US8643520B1 (en) Digital-to-analog converter (DAC) current cell with shadow differential transistors for output impedance compensation
JP2001136069A (ja) デジタルアナログ変換回路
JP4397291B2 (ja) 表示装置の駆動回路、及び表示装置の駆動方法
KR100723509B1 (ko) 저항 스트링 컨버터와 커패시터 컨버터를 결합하는디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그컨버팅 방법
US8711022B2 (en) Resistor-2 resistor (R-2R) digital-to-analog converter with resistor network reversal
US10756744B1 (en) Linearity improvement for segmented R-DACs
US11011099B2 (en) Driving circuit and display device
US10897267B1 (en) Multi-output digital to analog converter

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180409

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20181105