CN109391270B - 具有含有电阻器阵列的子dac的数/模转换器（dac） - Google Patents

Abstract

一种数/模转换器(DAC)包括：第一子DAC，所述第一子DAC被配置成转换数字输入数据的最高有效位(MSB)，所述第一子DAC包括第一电阻器阵列；第二子DAC，所述第二子DAC被配置成转换所述数字输入数据的至少一些最低有效位(LSB)，所述第二子DAC包括第二电阻器阵列；以及第一缩放电阻器，所述第一缩放电阻器连接于所述第一子DAC与所述第二子DAC之间，其中所述第一缩放电阻器具有基于所述第二子DAC中的电阻器的数目的电阻值。

Description

具有含有电阻器阵列的子DAC的数/模转换器(DAC)

技术领域

本公开大体上涉及数/模转换器(DAC)，且更具体地说，涉及具有子DAC的DAC，每一子DAC具有电阻器阵列。

背景技术

为了实现单调DAC，可使用不同类型的DAC，例如电流导引型DAC或电阻性DAC。然而，电流导引型DAC需要大量电流，所述大量电流通常超越可允许的总电流消耗。目前使用的一种类型的电阻性DAC是R-2R架构，其需要的电流比电流导引型DAC少，且还可实现高速。然而，典型的R-2R DAC中所使用的每一级二进制换算会引入较大误差，所述误差将实际应用限于仅8到10位的精度。但是，DAC的许多应用需要更高的精度，例如12位或更多。因此，需要允许更大精度的改善型DAC。

发明内容

以下是本发明的各种实施例。

一个实施例包括一种数/模转换器(DAC)，其包括：第一子DAC，所述第一子DAC被配置成转换数字输入数据的最高有效位(MSB)，所述第一子DAC包括第一电阻器阵列；第二子DAC，所述第二子DAC被配置成转换所述数字输入数据的至少一些最低有效位(LSB)，所述第二子DAC包括第二电阻器阵列；第一缩放电阻器，所述第一缩放电阻器连接于所述第一子DAC与所述第二子DAC之间，其中所述第一缩放电阻器具有基于所述第二子DAC中的电阻器的数目的电阻值。在此实施例的一方面中，所述DAC另外包括：第三子DAC，所述第三子DAC被配置成转换未被所述第二子DAC转换的其它LSB位；第二缩放电阻器，所述第二缩放电阻器串联连接于所述第二子DAC与所述第三子DAC之间，其中所述第二缩放电阻器具有基于所述第三子DAC中的电阻器的数目的电阻值。在另一方面中，所述第二子DAC和所述第三子DAC中的一个子DAC另外包括端接电阻器。在另一方面中，所述第一和第二电阻器阵列中的每一电阻器包括第一端和第二端，所述第一端连接到输出电压线，所述第二端连接到第一开关的第一端和第二开关的第一端。在又另一个方面中，所述第一开关的第二端可连接到低参考电压，且所述第二开关的第二端可连接到高参考电压。在此实施例的另一方面中，所述DAC另外包括温度计解码器，所述温度计解码器被配置成接收呈二进制格式的所述数字输入数据并提供向量位，其中设置成1的向量位的数目等于在位0处起始的所述数字输入数据。在另一方面中，所述第一电阻器阵列和所述第二电阻器阵列中的每一电阻器对应于所述向量位中的一个。在另一方面中，所述DAC另外包括端接电阻器，所述端接电阻器耦合于所述第二子DAC中的所述电阻器阵列与地之间，其中所述第一缩放电阻器的所述电阻值基于所述端电阻器以及所述第二子DAC中的电阻器的所述数目。在另一方面中，所述第一缩放电阻器的值与所述第二子DAC中的所述电阻器阵列中的电阻器的所述数目加上代表所述端接电阻器的一减去数字一成正比，且与所述第二子DAC中的所述电阻器阵列中的电阻器的所述数目加上代表所述端接电阻器的一成反比。在另一方面中，所述第一缩放电阻器包括电阻器群组，所述电阻器群组以串联和并联组合配置以实现所述缩放电阻器的所述电阻值。在另一方面中，第一开关和第二开关的位置由对应于所述第一电阻器阵列和所述第二电阻器阵列中的每一电阻器的向量位的值控制。

在另一实施例中，一种将数字数据转换成模拟数据的方法包括：将所述数字数据从二进制格式解码成向量位，其中在位0处起始的设置成1的向量位的数目等于所述数字数据的值；基于对应于最高有效位电阻器阵列中的每一电阻器的向量位中的一个位的值而将所述最高有效位电阻器阵列中的每一电阻器的第一端耦合到低参考电压或高参考电压，其中所述最高有效位电阻器阵列中的每一电阻器的第二端连接到输出电压线；基于对应于最低有效位电阻器阵列中的每一电阻器的向量位中的一个位的值而将所述最低有效位电阻器阵列中的每一电阻器的第一端耦合到所述低参考电压或所述高参考电压，其中所述最低有效位电阻器阵列中的每一电阻器的第二端连接到所述输出电压线；使用串联连接于所述最高有效位电阻器阵列与所述最低有效位电阻器阵列之间的所述输出电压线中的缩放电阻器来按比例缩放所述输出电压线上的来自所述最低有效位电阻器阵列的电压，其中所述缩放电阻器具有基于所述最低有效位电阻器阵列中的电阻器的数目的电阻值。在一个方面中，所述方法另外包括：基于对应于第二最低有效位电阻器阵列中的每一电阻器的向量位中的一个位的值而将所述第二最低有效位电阻器阵列中的每一电阻器的第一端耦合到所述低参考电压或所述高参考电压，其中所述第二最低有效位电阻器阵列中的每一电阻器的第二端连接到所述输出电压线；使用连接于所述最高有效位电阻器阵列与所述第二最低有效位电阻器阵列之间的第二缩放电阻器来按比例缩放所述输出电压线上的来自所述第二最低有效位电阻器阵列的电压，其中所述第二缩放电阻器具有基于所述第二最低有效位电阻器阵列中的电阻器的数目的电阻值。在另一方面中，所述方法另外包括：使用端接电阻器来降低所述输出电压线上的来自所述最低有效位电阻器阵列的电压，所述端接电阻器在所述最低有效位电阻器阵列与地之间耦合到所述输出电压线，其中所述第一缩放电阻器的所述电阻值是基于所述端电阻器以及所述最低有效位电阻器阵列中的电阻器的所述数目。在另一方面中，所述缩放电阻器包括并联耦合的第一组电阻器、并联耦合的第二组电阻器，且所述第一组电阻器与所述第二组电阻器串联耦合。在另一方面中，所述缩放电阻器的所述值与以下成正比：所述最低有效位电阻器阵列中的电阻器的所述数目减一除以所述最低有效位电阻器阵列中的电阻器的所述数目。

在又另一实施例中，一种数/模转换器(DAC)包括：解码器，所述解码器用以将数字数据从二进制格式解码成向量位，其中在位0处起始的设置成1的向量位的数目等于所述数字数据的值；最高有效位电阻器阵列，所述最高有效位电阻器阵列被配置成基于对应于所述最高有效位电阻器阵列中的每一电阻器的向量位中的一个位的值而耦合到低参考电压或高参考电压，其中所述最高有效位电阻器阵列中的每一电阻器的第二端连接到第一输出节点；最低有效位电阻器阵列，所述最低有效位电阻器阵列被配置成基于对应于所述最低有效位电阻器阵列中的每一电阻器的向量位中的一个位的值而耦合到所述低参考电压或所述高参考电压，其中所述最低有效位电阻器阵列中的每一电阻器的第二端连接到第二输出节点；缩放电阻器，所述缩放电阻器具有第一端和第二端，所述第一端在所述第一输出节点处连接到所述最高有效位电阻器阵列，所述第二端在所述第二输出节点处连接到所述最低有效位电阻器阵列，其中所述缩放电阻器具有基于所述最低有效位电阻器阵列中的电阻器的数目的电阻值。在所述又另一实施例的一个方面中，所述DAC另外包括：第二最低有效位电阻器阵列，所述第二最低有效位电阻器阵列基于对应于所述第二最低有效位电阻器阵列中的每一电阻器的向量位中的一个位的值而连接到所述低参考电压或所述高参考电压，其中所述第二最低有效位电阻器阵列中的每一电阻器的第二端连接到第三输出节点；第二缩放电阻器，所述第二缩放电阻器具有连接到所述第二输出节点的一个端和连接到所述第三输出节点的第二端，其中所述第二缩放电阻器具有基于所述第二最低有效位电阻器阵列中的电阻器的数目的电阻值。在另一方面中，所述DAC另外包括端接电阻器，所述端接电阻器在所述第二最低有效位电阻器阵列与地之间耦合到所述第三输出节点，其中所述第二缩放电阻器的所述电阻值是基于所述端电阻器以及所述第二最低有效位电阻器阵列中的电阻器的所述数目。在另一方面中，所述缩放电阻器包括并联耦合的第一组电阻器、并联耦合的第二组电阻器，且所述第一组电阻器与所述第二组电阻器串联耦合，其中所述缩放电阻器的所述值与以下成正比：所述最低有效位电阻器阵列中的电阻器的所述数目减一除以所述最低有效位电阻器阵列中的电阻器的所述数目。

附图说明

本发明借助于例子示出并且不受附图的限制，在附图中类似标记指示类似元件。为简单和清晰起见，示出各图中的元件，并且这些元件未必按比例绘制。

图1以示意图形式示出根据本发明的一个实施例的具有两个子DAC的DAC(DAC)。

图2以示意图形式示出根据本发明的实施例的缩放电阻器。

图3以示意图形式示出根据本发明的一个实施例的具有三个子DAC的DAC(DAC)。

具体实施方式

在一个方面中，DAC细分成两个或多于两个子DAC，其中每一子DAC包括电阻器阵列。每一子DAC对应于DAC的数字输入值中从最高有效位(MSB)到最低有效位(LSB)的非重叠部分。缩放电阻器连接于紧邻的子DAC之间，缩放电阻器的电阻值基于从缩放电阻器朝向较低有效位的下游一或多个子DAC中的电阻器的数目。DAC中所用的每一电阻器是具有电阻R的单位电阻器，其中每一电阻器可通过电阻器的任何组合予以实施。以此方式，可以形成电阻性DAC，其产生具有减小的功耗的适合用于12位分辨率的单调DAC。

图1以示意图形式示出根据本发明的一个实施例的DAC 10。DAC 10包括二进制到温度计解码器12和14以及子DAC 18和16。二进制到温度计解码器12和14中的每一个经耦合以接收数字输入D的一部分，并将温度计向量T分别提供到对应子DAC 18和16。二进制到温度计解码器接收二进制值，并提供T向量，所述T向量包括从LSB到MSB的数个1，其数目等于所输入二进制值的。如果二进制值是2位值，那么温度计编码数据向量T将是3位值，且如果二进制值是3位值，那么温度计编码数据向量T将是7位值。举例来说，如果二进制输入是0b00，那么温度计编码数据向量将是“000”。二进制输入0b01将提供温度计编码数据向量为“100”，二进制输入0b10将提供温度计编码数据向量为“110”，且二进制输入0b11将提供温度计编码数据向量为“111”。类似地，如果二进制输入是0b001，那么温度计编码数据向量是“1000000”，且如果二进制输入是0b100，那么温度计编码数据向量是“1111000”，且如果二进制输入是0b110，那么温度计编码数据向量是“1111110”。也就是说，二进制到温度计解码器被配置成接收呈二进制格式的数字输入数据并提供向量位，其中设置成1的向量位的数目等于在位0(即，LSB)处起始的数字输入数据。

仍参考图1，子DAC 16包括耦合于电路节点26与开关组20之间的第一电阻器阵列，每一电阻器具有单位电阻R。节点26对应于DAC 10的模拟输出Vout。组20耦合到低参考电压(Vrefl)和高参考电压(Vrefh)，其中Vrefh大于Vrefl。组20还从二进制到温度计解码器14接收T向量。子DAC 18包括耦合于电路节点28与开关组22之间的第二电阻器阵列，每一电阻器具有单位电阻R。组22耦合到Vrefl和Vrefh，并且还从二进制到温度计解码器12接收T向量。子DAC 18还包括耦合于节点28与地之间的具有单位电阻R的终端电阻器24。DAC 10还包括连接于节点28与节点26之间的缩放电阻器29。应注意，终端电阻器(也被称作端接电阻器)可以不被视为对应子DAC的部分。举例来说，终端电阻器24可以不被视为子DAC 18的一部分，但耦合于子DAC 18的电阻器阵列与地之间。并且，应注意，电路节点28和26是沿着提供Vout的输出电压线的电路节点。

在所示实施例中，DAC 10是5位DAC，具有5位输入D[0:4]。所述输入的3个MSB(D[2:4])对应于子DAC 16，且所述输入的2个LSB(D[0:1])对应于子DAC 18。参看子DAC 16，子DAC16的每一电阻器具有耦合到节点26的第一端和耦合到一对开关的第二端，其中一个开关耦合到Vrefl且另一开关耦合到Vrefh。因此，取决于哪一开关关闭，流经该电阻器分支的电流从节点26吸收或流出到节点26。举例来说，如果到Vrefl的开关关闭且到Vrefh的开关打开，那么流经该电阻器分支的电流从节点26吸收。可替换的是，如果到Vrefh的开关关闭且到Vrefl的开关打开，那么电流经过该电阻器流出到节点26。因此，子DAC 16的每一电阻器可连接到Vrefh或Vrefl，这取决于组20中的开关。开关的设置由从二进制到温度计解码器14接收到的T向量确定。7位T向量的每一位控制耦合到子DAC的7个电阻器中的每一个电阻器的开关对。值“1”可指示对应电阻器经由适当的开关耦合到Vrefh，而值“0”可指示对应电阻器经由适当的开关耦合到Vrefl。(应注意，可使用多种不同开关配置来实施开关组20，所述不同开关配置基于对应T向量值而适当地将每一电阻器分支耦合到Vrefh或Vrefl。)

对应于3个MSB的每一R分支具有相等加权(归因于每一R分支具有单位电阻R)。因此，多少个R分支耦合到Vrefh取决于3个MSB的值。因此，当3个MSB的数字值增大时，更多R分支递增地连接到Vrefh。

参看子DAC 18，其对应于D的2个LSB，子DAC 18的每一电阻器具有耦合到节点28的第一端，其中缩放电阻器29连接于节点28与节点26(即，Vout)之间。子DAC 18的第一电阻器是具有单位电阻R的终端电阻器24，具有耦合到节点26的第一端和耦合到地的第二端。子DAC 18的其余电阻器各自具有耦合到节点28的第一端和耦合到开关组22内的一对开关的第二端，其中一个开关耦合到Vrefl且另一开关耦合到Vrefh。因此，取决于哪一开关关闭，流经该电阻器分支的电流从节点28吸收或流出到节点28，类似于对上文所描述的子DAC 16中的电阻器分支的描述。因此，子DAC 18的每一电阻器可连接到Vrefh或Vrefl，这取决于组22中的开关，且开关的设置由从二进制到温度计解码器12接收到的T向量确定。3位T向量的每一位控制耦合到该子DAC(其耦合到组22)的3个电阻器中的每一个电阻器的开关对。(应注意，也可使用多种不同开关配置来实施开关组22，所述不同开关配置基于对应T向量值而适当地将每一电阻器分支耦合到Vrefh或Vrefl。)

对应于2个LSB的每一R分支具有相等加权(归因于每一R分支具有单元电阻R)，且多少R分支耦合到Vrefh取决于2个LSB的值。因此，当2个LSB的数字值增大时，更多R分支递增地连接到Vrefh。然而，归因于缩放电阻器29，子DAC 18的每一电阻器分支流出或吸收由子DAC 16中的每一电阻器分支流出或吸收的电流的一部分。此外，当从节点26朝向节点28观察时，需要确保电路的阻抗呈现为与子DAC 16中的电阻器阵列并联的另一电阻器R。以此方式，流经节点28的分到子DAC 18的R分支当中的电流与流经较高有效位的子DAC(在此例子中是子DAC 16)的单个R分支的电流相同。因此，x0的缩放值由方程式“x0＝(n0-1)/n0”确定，其中n0是缩放电阻器29下游耦合到节点28的电阻器的数目。

参考图1的例子，子DAC 18总共包括4个单位电阻器R，包括终端电阻器24。因此，n0＝4且x0＝3/4。以此方式，当朝向终端电阻器24观察时，节点26处的总阻抗相当于具有8个单位电阻器的阵列的子DAC 16。(应注意，缩放电阻器29具有基于最低有效位电阻器的电阻器阵列(例如，子DAC 18的电阻器阵列)中的电阻器和终端电阻器的数目的电阻值。)

视需要，使用串联或并联或其组合耦合的单位电阻R来实施缩放电阻器29。举例来说，图2示出连接于节点28与节点26之间的缩放电阻器29的实施方案。也就是说，为了使用单位电阻器实现3/4 R，并联的2个单位电阻器与并联的4个单位电阻器串联耦合。节点28与节点30之间的等效电阻因此是3/4 R。应注意，DAC 10中的每一单位电阻器R可利用任何数目个电阻器和电阻器的组合予以实施。

对于DAC 10，最大问题在于子DAC边界。举例来说，当数字值以子DAC 18的电阻器阵列的所有电阻器“关断”或从Vrefh断开且子DAC 16的电阻器阵列的第一R分支“接通”或连接到Vrefh的方式转变时，会引入最大误差。虽然此边界可具有非线性，但是将多位子DAC用于MSB允许将误差划分到所有MSB电阻器的平均值当中。这是对现有技术设计(例如典型的R-2R架构，R-2R架构通过二进制加权递增地增大电流)的改善。当R-2R架构中的DAC的位数增大时，LSB位对输出的影响变得小很多，且按2^位数加权的MSB电阻器中的失配主导着失配。通过在MSB子DAC中实施多个位，对电阻器的匹配要求显著地更少。举例来说，在具有3个MSB的所示实施例中，对于相同的电阻器匹配系数，线性将比R-2R架构好大约8倍。当多子DAC阵列架构中的DAC的位数增大时，子DAC 16中的MSB的数目可增大。这允许该架构在相同电阻器匹配系数的情况下满足更高分辨率DAC的更严格线性要求。

在图1的例子中，DAC 10划分成两个子DAC，一个子DAC对应于MSB且另一子DAC对应于LSB。然而，DAC 10可利用任何数目个子DAC予以实施，其中第一子DAC可对应于MSB，且数个另外的子DAC对应于LSB的非重叠部分。如在图1的例子中，每一子DAC包括电阻器的阵列，其中缩放电阻器在每一子DAC之间，缩放电阻器使每个被均等加权R分支成为较高有效位的邻近子DAC的R分支的一部分。

图3示出DAC 100，DAC 100是接收7位数字值D[0:6]且具有3个子DAC的7位DAC，其中子DAC 16对应于3个MSB(D[4:6])，子DAC 32对应于较高LSB的2个位(D[2:3])，且子DAC18对应于较低LSB的2个位(D[0:1])。子DAC 18(包括终端电阻器24)和子DAC 16对应于DAC10的子DAC 18和16，且如上文关于图1和2所描述而操作。然而，DAC 100还包括对应于数字值的第三(中间)部分的子DAC 32。

除了二进制到温度计解码器12和14以外，DAC 100还包括二进制到温度计解码器30，解码器30接收较高LSB(D[2:3])并提供对应3位温度计编码向量(T[0:2])。子DAC 32包括耦合于电路节点36与开关组34之间的电阻器阵列，每一电阻器具有单位电阻R。缩放电阻器38连接于节点36与节点26之间，且缩放电阻器29连接于节点28与节点36之间。应注意，电路节点28、36和26是沿着提供Vout的输出电压线的电路节点。参看子DAC 32，每一电阻器具有耦合到节点36的第一端和耦合到开关组34中的一对开关的第二端，其中一个开关耦合到Vrefl且另一开关耦合到Vrefh。因此，取决于哪一开关关闭，流经该电阻器分支的电流从节点36吸收或流出到节点36，类似于对上文所描述的子DAC 16和18中的电阻器分支的描述。因此，子DAC 32中的缩放电阻器29与缩放电阻器38之间的每一电阻器可连接到Vrefh或Vrefl，这取决于组34中的开关，且所述开关的设置由从二进制到温度计解码器30接收到的T向量确定。3位T向量的每一位控制耦合到该子DAC(其耦合到组34)的3个电阻器中的每一个电阻器的开关对。(应注意，也可使用多种不同开关配置来实施开关组34，所述不同开关配置基于对应T向量值而适当地将每一电阻器分支耦合到Vrefh或Vrefl。)

对应于较高2个LSB的每一R分支具有相等加权(归因于每一R分支具有单位电阻R)，且多少R分支耦合到Vrefh取决于所述2个LSB的值。因此，当较高2个LSB的数字值增大时，更多R分支递增地连接到Vrefh。然而，归因于缩放电阻器38，子DAC 32的缩放电阻器29与缩放电阻器38之间的每一电阻器分支流出或吸收由子DAC 16中的每一电阻器分支流出或吸收的电流的一部分。此外，归因于缩放电阻器29，子DAC 18的每一电阻器分支流出或吸收由子DAC 32中的每一电阻器分支流出或吸收的电流的一部分。

如上文所描述，缩放电阻器29的缩放值x0由方程式“x0＝(n0-1)/n0”确定，其中n0是缩放电阻器29下游耦合到节点28的电阻器的数目。因此，如在图1的例子中，n0＝4且x0＝3/4。此外，缩放电阻器29(外加子DAC 18)呈现为与子DAC 32中的电阻器阵列(从节点36延伸)并联的另一电阻器R。如上，当从节点26朝向节点28观察时，需要确保电路的阻抗呈现为与子DAC 16中的电阻器阵列并联的另一电阻器R。以此方式，流经节点36的分到子DAC 32的R分支和缩放电阻器29当中的电流与流经较高有效位的子DAC(在此例子中是子DAC 16)的单个R分支的电流相同。因此，缩放电阻器38的缩放值x1由方程式“x1＝(n1-1)/n1”确定，其中n1是缩放电阻器38下游耦合到节点36的电阻器的有效数目。(也就是说，缩放电阻器38具有至少部分基于子DAC 32的电阻器阵列中的电阻器数目的电阻值。)

在图3的例子中，子DAC 32包括连接到节点36的3个单位电阻器R。缩放电阻器29结合子DAC 18提供连接到节点36的第4单位电阻器的等效物。因此，n1＝4且x1＝3/4。以此方式，当朝向终端电阻器24观察时，节点26处的总阻抗仍相当于具有8个单位电阻器的阵列的子DAC 16，其中最后一个(第8)单位电阻器由子DAC 32和子DAC 18“划分”(其中连接到子DAC 32的节点36的“第4单位电阻器”由子DAC 18“划分”)。应注意，缩放电阻器38和29中的每一个缩放电阻器可利用单位电阻器R予以实施，如图2中所示。

对于DAC 100，最大问题在于子DAC边界，类似于上文参考DAC 10所描述的情形。举例来说，当数字值以子DAC 32和子DAC 18的电阻器阵列的所有电阻器“关断”或从Vrefh断开且子DAC 16的电阻器阵列的第一R分支“接通”或连接到Vrefh的方式转变时，会引入最大误差。类似地，当数字值以子子DAC 18的电阻器阵列的所有电阻器“关断”且连接到节点36的子DAC 32的电阻器阵列的第一R分支“接通”的方式转变时，可引入误差。类似于DAC 10，对子DAC 16中的电阻器阵列的使用允许误差减少和性能提高，在子DAC边界处尤其如此。一般来说，相比于一些现有技术设计(特别是在输入数字位的数目增大时)，本文中所描述的DAC 10和100可能需要大量的电阻器以实施本设计，然而，尤其对于较高分辨率的DAC(例如12位DAC)，性能得以提高。

现应了解，已提供使用电阻器阵列以实现改善的DAC单调操作的分段式电阻性DAC。在每一子DAC具有电阻器阵列且对应于DAC的数字输入值的非重叠部分的情况下，可在子DAC边界处实现改善的性能。为了实现由电阻器阵列提供的正确阻抗，缩放电阻器连接于紧邻的子DAC之间，缩放电阻器的电阻值基于从缩放电阻器朝向较低有效位的下游一或多个子DAC中的单位电阻器的数目。以此方式，可以形成电阻性DAC，其产生具有减小的功耗的适合用于12位分辨率的单调DAC。

本文中在提及使信号、状态位或类似装置呈现为其逻辑真或逻辑假状态时分别使用术语“断言”或“设置”和“求反”(或“撤销断言”或“清除”)。如果逻辑真状态是逻辑电平1，则逻辑假状态是逻辑电平0。且如果逻辑真状态是逻辑电平0，那么逻辑假状态是逻辑电平1。

本文中所描述的每个信号可以设计为正逻辑或负逻辑，其中负逻辑可以用信号名称上的横线或名称后的星号(*)表示。在负逻辑信号的情况下，信号是低电平有效，其中逻辑真状态对应于逻辑电平0。在正逻辑信号的情况下，信号是高电平有效，其中逻辑真状态对应于逻辑电平1。应注意，本文中所描述的任何信号均可以设计为负逻辑信号或正逻辑信号。因此，在替代实施例中，描述为正逻辑信号的那些信号可以实施为负逻辑信号，并且描述为负逻辑信号的那些信号可以实施为正逻辑信号。

括号在本文中用于指示总线的导体或值的位位置。举例来说，“总线60[7:0]”或“总线60的导体[7:0]”指示总线60的八个低阶导体，并且“地址位[7:0]”或“地址[7:0]”指示地址值的八个低阶位。数字之前的符号“$”指示所述数字以其十六进制或十六进位制形式表示。数字之前的符号“％”或“0b”指示所述数字以其二进制或二进位制形式表示。

由于实施本发明的装置大部分由本领域的技术人员已知的电子组件和电路形成，因此为了理解和了解本发明的基本概念并且为了不混淆或不偏离本发明的教示，将不会以比上文所示的认为必要的任何更大程度来阐述电路细节。

虽然已关于特定导电型或电势的极性描述了本发明，但是本领域的技术人员会了解到，可颠倒导电型或电势的极性。

此外，说明书和权利要求书中的术语“正面”、“背面”、“顶部”、“底部”、“在……上”、“在……下”等等(如果存在的话)用于描述性目的且未必用于描述永久性相对位置。应理解，如此使用的术语在适当情况下可互换，使得本文中所描述的实施例(例如)能够相比本文中所示出或以其它方式描述的那些朝向而以其它朝向进行操作。

虽然本文中参考特定实施例描述了本发明，但是在不脱离如所附权利要求书所阐述的本发明的范围的情况下可以进行各种修改和改变。举例来说，DAC可细分成任何数目个温度计编码子DAC区段，且不限于仅2个或3个子DAC。因此，说明书和图式应视为示意性而不是限制性意义，并且预期所有这些修改都包括在本发明范围内。并不希望将本文中相对于具体实施例所描述的任何优势、优点或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或元件。

如本文中所使用，术语“耦合”并不意图限于直接耦合或机械耦合。

此外，如本文中所使用，术语“一”被定义为一个或多于一个。而且，权利要求书中对例如“至少一个”和“一个或多个”等介绍性短语的使用不应被解释为暗示由不定冠词“一”引导的另一权利要求要素将含有如此引导的权利要求要素的任何特定权利要求限制为仅含有一个此要素的发明，即便是在同一权利要求包括介绍性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时也如此。对于定冠词的使用也是如此。

除非另有陈述，否则例如“第一”和“第二”等术语用于任意地区别此类术语描述的元件。因此，这些术语未必意图指示此类元件的时间上的优先级或其它优先级。

Claims (7)

1.一种数/模转换器DAC，其特征在于，包括：

第一子DAC，所述第一子DAC被配置成转换数字输入数据的最高有效位MSB，所述第一子DAC包括第一电阻器阵列；

第二子DAC，所述第二子DAC被配置成转换所述数字输入数据的至少一些最低有效位LSB，所述第二子DAC包括第二电阻器阵列；

第一缩放电阻器，所述第一缩放电阻器连接于所述第一子DAC与所述第二子DAC之间，其中所述第一缩放电阻器具有基于所述第二子DAC中的电阻器数目的电阻值；以及

端接电阻器，所述端接电阻器耦合于所述第二子DAC中的所述电阻器阵列与地之间，其中所述第一缩放电阻器的所述电阻值基于所述端接电阻器以及所述第二子DAC中的电阻器的所述数目；

其中所述第一电阻器阵列中的每个电阻器具有第一端和第二端，所述第一电阻器阵列中的每个电阻器的所述第一端连接到所述第一缩放电阻器的第一端，所述第一电阻器阵列中的每个电阻器的第二端连接到第一开关组中第一开关的第一端和所述第一开关组中第二开关的第一端；

其中所述第二电阻器阵列中的每个电阻器具有第一端和第二端，所述第二电阻器阵列中的每个电阻器的所述第一端连接到所述第一缩放电阻器的第二端，所述第二电阻器阵列中的每个电阻器的所述第二端连接到第二开关组中第一开关的第一端和所述第二开关组中第二开关的第一端；

所述第一开关组中的所述第一开关的第二端和所述第二开关组中的所述第一开关的第二端配置为能够连接到低参考电压，所述第一开关组中的所述第二开关的第二端和所述第二开关组中的所述第二开关的第二端配置为能够连接到高参考电压；

其中所述DAC进一步包括：

第一温度计解码器，所述第一温度计解码器配置为接收呈二进制格式的所述数字输入数据的对应于MSB的第一部分，并向所述第一子DAC提供向量位，其中设置成1的向量位的数目等于在位0处起始的所述数字输入数据的所述第一部分；以及

第二温度计解码器，所述第二温度计解码器配置为接收呈二进制格式的所述数字输入数据的对应于LSB的第二部分，并向所述第二子DAC提供向量位，其中设置成1的向量位的数目等于在位0处起始的所述数字输入数据的所述第二部分；

其中所述数字输入数据的所述第一部分和所述第二部分是该数字输入数据的非重叠部分；

其中所述第一开关组和所述第二开关组中的所述第一开关和所述第二开关的位置由对应于所述第一电阻器阵列和所述第二电阻器阵列中的每一电阻器的向量位的值控制；以及

其中所述端接电阻器连接于所述第一缩放电阻器的所述第二端与地之间。

2.根据权利要求1所述的DAC，其特征在于，另外包括：

第三子DAC，所述第三子DAC被配置成转换未被所述第二子DAC转换的其它LSB位；

第二缩放电阻器，所述第二缩放电阻器串联连接于所述第二子DAC与所述第三子DAC之间，其中所述第二缩放电阻器具有基于所述第三子DAC中的电阻器数目的电阻值。

3.根据权利要求1所述的DAC，其特征在于，所述第一缩放电阻器的值与所述第二子DAC中的所述电阻器阵列中的电阻器的所述数目加上代表所述端接电阻器的一减去数字一成正比，且与所述第二子DAC中的所述电阻器阵列中的电阻器的所述数目加上代表所述端接电阻器的一成反比。

4.一种将数字数据转换成模拟数据的方法，其特征在于，包括：

使用第一温度计解码器和第二温度计解码器将所述数字数据的非重叠部分从二进制格式解码成向量位，其中在位0处起始的设置成1的向量位的数目等于所述数字数据的值；

将所述向量位提供到第一子DAC和第二子DAC，其中所述第一子DAC配置为转换所述数字数据的最高有效位MSB，所述第二子DAC配置为转换所述数字数据的最低有效位LSB的至少一部分，所述第一子DAC包括最高有效位电阻器阵列，所述第二子DAC包括最低有效位电阻器阵列；

基于对应于最高有效位电阻器阵列中的每一电阻器的向量位中的一个位的值而将所述最高有效位电阻器阵列中的每一电阻器的第一端经由第一开关组中的第一开关耦合到低参考电压或经由所述第一开关组中的第二开关耦合到高参考电压，其中所述最高有效位电阻器阵列中的每一电阻器的第二端连接到第一缩放电阻器的第一端；

基于对应于最低有效位电阻器阵列中的每一电阻器的向量位中的一个位的值而将所述最低有效位电阻器阵列中的每一电阻器的第一端经由第二开关组中的第一开关耦合到所述低参考电压或经由所述第二开关组中的第二开关耦合到所述高参考电压，其中所述最低有效位电阻器阵列中的每一电阻器的第二端连接到所述第一缩放电阻器的第二端；

使用端接电阻器来降低连接到所述第一缩放电阻器的所述第二端的输出电压线上的来自所述最低有效位电阻器阵列的电压，所述端接电阻器在所述最低有效位电阻器阵列与地之间耦合到所述输出电压线，其中所述缩放电阻器的电阻值是基于所述端接电阻器以及所述最低有效位电阻器阵列中的电阻器的所述数目；以及

使用串联连接于所述最高有效位电阻器阵列与所述最低有效位电阻器阵列之间的所述输出电压线中的所述第一缩放电阻器来按比例缩放连接到所述所述输出电压线上的来自所述最低有效位电阻器阵列的电压，其中所述第一缩放电阻器具有基于所述最低有效位电阻器阵列中的电阻器的数目的电阻值。

5.根据权利要求4所述的方法，其特征在于，另外包括：

基于对应于第二最低有效位电阻器阵列中的每一电阻器的向量位中的一个位的值而将所述第二最低有效位电阻器阵列中的每一电阻器的第一端耦合到所述低参考电压或所述高参考电压，其中所述第二最低有效位电阻器阵列中的每一电阻器的第二端连接到所述输出电压线；

使用连接于所述最高有效位电阻器阵列与所述第二最低有效位电阻器阵列之间的第二缩放电阻器来按比例缩放所述输出电压线上的来自所述第二最低有效位电阻器阵列的电压，其中所述第二缩放电阻器具有基于所述第二最低有效位电阻器阵列中的电阻器的数目的电阻值。

6.一种数/模转换器DAC，其特征在于，包括：

第一解码器，所述第一解码器用以将数字数据的对应于MSB的第一部分从二进制格式解码成第一向量位，其中在位0处起始的设置成1的第一向量位的数目等于所述数字数据的所述第一部分的值；

第二解码器，所述第二解码器用以将数字数据的对应于LSB的第二部分从二进制格式解码成第二向量位，其中在位0处起始的设置成1的第二向量位的数目等于所述数字数据的所述第二部分的值；所述数字数据的所述第二部分与所述数字数据的所述第一部分是所述数字数据的非重叠部分；

最高有效位电阻器阵列，所述最高有效位电阻器阵列被配置成基于对应于所述最高有效位电阻器阵列中的每一电阻器的所述第一向量位中的一个位的值而将所述最高有效位电阻器阵列中对应电阻器的第一端耦合到低参考电压或高参考电压，其中所述最高有效位电阻器阵列中的每一电阻器的第二端连接到第一输出节点；

第一开关组，所述第一开关组包括对应于所述最高有效位电阻器阵列中每一电阻器的第一开关和第二开关，所述最高有效位电阻器阵列中的每一电阻器的第一端连接到所述第一开关组中对应第一开关的第一端和所述第一开关组中对应第二开关的第一端；

最低有效位电阻器阵列，所述最低有效位电阻器阵列被配置成基于对应于所述最低有效位电阻器阵列中的每一电阻器的所述第二向量位中的一个位的值而将所述最低有效位电阻器阵列中对应电阻器的第一端耦合到所述低参考电压或所述高参考电压，其中所述最低有效位电阻器阵列中的每一电阻器的第二端连接到第二输出节点；

第二开关组，所述第二开关组包括对应于所述最低有效位电阻器阵列中每一电阻器的第一开关和第二开关，所述最低有效位电阻器阵列中的每一电阻器的第一端连接到所述第二开关组中对应第一开关的第一端和所述第二开关组中对应第二开关的第一端；

缩放电阻器，所述缩放电阻器具有第一端和第二端，所述第一端在所述第一输出节点处连接到所述最高有效位电阻器阵列，所述第二端在所述第二输出节点处连接到所述最低有效位电阻器阵列，其中所述缩放电阻器具有基于所述最低有效位电阻器阵列中的电阻器的数目的电阻值；以及

端接电阻器，所述端接电阻器耦合于所述最低有效位电阻器阵列与地之间，其中所述缩放电阻器的所述电阻值基于所述端接电阻器以及所述最低有效位电阻器阵列中的电阻器的所述数目；以及其中所述端接电阻器连接于所述缩放电阻器的所述第二端与地之间；

其中所述第一开关组中的所述第一开关的第二端和所述第二开关组中的所述第一开关的第二端配置为能够连接到低参考电压，所述第一开关组中的所述第二开关的第二端和所述第二开关组中的所述第二开关的第二端配置为能够连接到高参考电压；

其中所述第一开关组和所述第二开关组中的所述第一开关和所述第二开关的位置由对应于所述最高有效位电阻器阵列的所述第一向量位的值和所述最低有效位电阻器阵列中的每一电阻器的所述第二向量位的值控制。

7.根据权利要求6所述的DAC，其特征在于：

所述缩放电阻器包括并联耦合的第一组电阻器、并联耦合的第二组电阻器，且所述第一组电阻器与所述第二组电阻器串联耦合，其中所述缩放电阻器的所述值与以下成正比：所述最低有效位电阻器阵列中的电阻器的所述数目减一除以所述最低有效位电阻器阵列中的电阻器的所述数目。