JP2009284310A - デジタルアナログ変換回路とデータドライバ及び表示装置 - Google Patents

Abstract

【課題】参照電圧の数の削減により面積の削減を可能とするとともに、配線交差箇所の増加を抑制するＤＡ変換器、データドライバの提供。
【解決手段】複数の参照電圧を第１乃至第（Ｓ＋１）の参照電圧グループにグループ化し、第１乃至第（Ｓ＋１）の参照電圧グループを列に割当て、各参照電圧グループの参照電圧の参照電圧グループ内での序列を列に割当てた、（Ｓ＋１）行、ｈ列の２次元配列において、第１乃至第（Ｓ＋１）の参照電圧グループの参照電圧から、入力デジタル信号の上位側の第１ビットグループの値に対応する参照電圧を選択する第１乃至第（Ｓ＋１）のサブデコーダ１１−１〜１１−（Ｓ＋１）と、前記入力デジタル信号の下位側の第２のビットグループの値に応じて、重複を含む２個の参照電圧を選択して出力する（Ｓ＋１）入力２出力型のサブデコーダ１３と、を含むデコーダ１０を備える。
【選択図】図１

Description

本発明は、デジタルアナログ変換回路とデータドライバ及びそれを用いた表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。

はじめに、図３８を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図３８には、液晶表示部の１画素に接続される主要な構成が等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。液晶は容量性を有し、画素電極９６４と電極９６７との間に容量９６５をなす。また、液晶の容量性を補助するための補助容量９６６を更に備えることが多い。

上記液晶表示装置は、スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６７との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も該電位差を液晶容量９６５及び補助容量９６６で一定期間保持することで画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０によって制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データは、データドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。電源回路９４０は、ゲートドライバ９７０、データドライバ９８０に駆動電源を供給する。

１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調信号電圧が供給される。

ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調信号電圧で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調信号電圧に変換するデコーダと、その階調信号電圧をデータ線９６２に増幅出力する演算増幅器を含むデジタルアナログ変換回路（ＤＡＣ）を備えている。

携帯電話端末、ノートＰＣ、モニタ、液晶ＴＶ等において、高画質化（多色化）が進んでいる。少なくともＲＧＢ各６ビット映像データ（２６万色）、さらには８ビット映像データ（２６８０万色）以上の需要が高まっている。

このため、多ビット映像データに対応した階調信号電圧を出力するデータドライバは、多階調電圧出力とともに、階調に対応した非常に高精度な電圧出力が求められるようになってきている。多階調電圧に対応して発生する参照電圧（基準電圧）を増大させると、参照電圧生成回路の素子数、入力映像信号に対応した参照電圧を選択するデコーダ回路のスイッチトランジスタの素子数を増大させることになる。

すなわち、多階調化（８〜１０ビット以上）の進展はデコード回路の面積増を招きドライバのコスト増を招く。多ビットＤＡＣの面積はデコーダ構成に大きく依存する。

内挿技術（内挿アンプ）を利用して参照電圧の数、及び、デコーダ構成におけるスイッチトランジスタの数を削減する技術が知られている。この種の関連技術として例えば特許文献１（特開２０００−１８３７４７号公報）には、図３９に示すような構成のＤＡＣが開示されている（特許文献１の図１）。選択回路（デコーダ）８０２は、基準電圧発生回路８０１の出力数の１／２プラス１個の参照電圧（基準電圧）からデジタルデータに応じて２個の電圧を選択出力し、増幅回路（内挿アンプ）８０３を用いて、選択された２個の電圧を内挿した電圧を出力する。選択回路（デコーダ）８０２は、入力デジタルデータの上位ビット（ＭＳＢ：Ｂｉｔ５）から下位ビット（ＬＳＢ：Ｂｉｔ０）に向かって順次選択する。選択回路（デコーダ）８０２におけるスイッチの数は、入力デジタルデータが６ビットで７４、８ビットで２７０、１０ビットで１０４２となる。

図４０は、特許文献２（特開２００２−４３９４４号公報）に開示された構成を示す図である。ＤＡ変換器３１０は、Ｎビットのデジタル信号を２＾Ｎ（ただし、＾はべき乗を表す）通りのアナログ信号に変換する。基準電圧を２＾Ａ＋１通りの電圧レベルで発生する基準電圧発生回路３１８、デジタル信号のＡビットに従って電圧レベルが隣接する２つの基準電圧を選択する基準電圧選択回路３１６ａ、上記２つの基準電圧の電圧レベルの間に予め設定された２＾（Ｎ−Ａ）−１個の補間電圧から、上記デジタル信号の（Ｎ−Ａ）ビットに従って補間電圧を１つ選択する生成電圧選択回路３１６ｂ、上記補間電圧を上記２つの基準電圧に基づき線形補間により生成するボルテージフォロア回路３１７を備えている。

基準電圧選択回路３１６ａは、具体的には、Ａ＝Ｎ−２のとき、出力数２＾Ｎに対して１／４プラス１（２＾（Ｎ−２）＋１）個の参照電圧からデジタルデータに応じて２個の電圧を選択し、生成電圧選択回路３１６ｂは、基準電圧選択回路３１６ａで選択された２個の電圧を受け、デジタル信号の下位ビットＢｉｔ０、Ｂｉｔ１にしたがって、スイッチをオン・オフ制御し、ボルテージフォロア回路３１７の３端子（ＩＮ１、ＩＮ２、ＩＮ３）へ出力する構成が開示されている。選択回路３１６の基準電圧選択回路３１６ａでは、上位ビット（Ｂｉｔ５）から下位ビットに向かって順次選択する。ボルテージフォロア回路３１７は基準電圧選択回路３１６ａで選択された２つの電圧を、３端子で受け、重み付け演算により、２つの電圧を４つに分割（内分）した電圧レベルを出力する。

特開２０００−１８３７４７号公報 特開２００２−４３９４４号公報

以下に本発明による関連技術の分析を与える。

図３９を参照して説明した関連技術（特許文献１）の構成では、入力デジタルデータの高位ビット側において、スイッチ間の配線の交差が多く、配線面積大となる。例えば、図３９において、Ｂｉｔ５で制御されるスイッチペアＳＷ（５，１）〜ＳＷ（５，１７）とＢｉｔ４で制御されるスイッチペアＳＷ（４，１）〜ＳＷ（４，９）の間では、ＳＷ（５，２）からＳＷ（４，２）への出力線はＳＷ（５，９）からＳＷ（４，１）への出力線と交差する（１箇所）。ＳＷ（５，３）からＳＷ（４，３）への出力線は、ＳＷ（５，９）からＳＷ（４，１）への出力線及びＳＷ（５，１０）からＳＷ（４，２）への出力線と交差する（２箇所）。ＳＷ（５，４）からＳＷ（４，４）への出力線は３箇所の配線交差があり、以下同様に、ＳＷ（５，９）からＳＷ（４，９）への出力線の８箇所の配線交差まで、合計３６箇所の配線交差がある。各スイッチペアの配置により配線交差数は異なるとしても、十分多い配線交差箇所が生じる。ビット数が増えれば、高位ビット側では、更に著しく、配線交差数が増大する。図３９において、例えばＢｉｔ５の上位ビットとしてＢｉｔ６で制御されるスイッチペアを追加した場合、Ｂｉｔ６とＢｉｔ５で制御されるスイッチペア間での配線交差は１３６箇所になる。ＬＳＩなど実際のデバイスにおいて、配線に利用できる層数（例えばメタル配線層）には制約がある。層数が増えると、プロセスコスト増となる。一方、少ない配線層で回路を形成する場合、配線交差箇所が多いほど、レイアウト面積が増大し、チップコスト増となる（以上、本発明者の分析による）。

図４０の選択回路の構成も、高位ビットにおいてスイッチトランジスタ間の配線の交差が多くなる。図４０のＮビット選択回路の配線交差数は、図３９の（Ｎ−２）ビット選択回路の配線交差数と同程度であり、８ビットや１０ビット（Ｎ＝８、１０）などの多ビット選択回路では配線面積が大となる（以上、本発明者の分析による）。

このように、図３９、図４０に示した関連技術においては、デコーダ（選択回路）のスイッチトランジスタの数は少なくできるが、配線交差があるため、ビット数が増えると、配線交差箇所が著しく増加してレイアウト面積が増加するという課題がある。

したがって、本発明の目的は、参照電圧の数の削減により面積の削減を可能とするとともに、配線交差箇所の増加を抑制するデジタルアナログ変換回路、ドライバ、表示装置を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つの側面（アスペクト）によれば、互いに異なる複数の参照電圧を第１乃至第（Ｓ＋１）（ただし、Ｓは２のべき乗且つ４以上の整数）の参照電圧グループにグループ化し、前記第１乃至第（Ｓ＋１）の参照電圧グループを行に割当て、各参照電圧グループに属する参照電圧の前記参照電圧グループ内での序列を列に割り当てた、（Ｓ＋１）行、ｈ列（ただし、ｈは２以上の整数）の２次元配列において、ｉ行ｊ列（ただし、ｉは１以上且つ（Ｓ＋１）以下の整数、ｊは１以上且つｈ以下の整数）の配列要素は、前記複数の参照電圧における｛（ｊ−１）×Ｓ＋ｉ｝番目の参照電圧に対応し、
前記第１乃至第（Ｓ＋１）の参照電圧グループのそれぞれに対応して設けられ、前記第１乃至第（Ｓ＋１）の参照電圧グループの複数の参照電圧から、前記２次元配列において入力デジタル信号の上位側の第１ビットグループの値に対応する列に割当てられた参照電圧をそれぞれ選択する、第１乃至第（Ｓ＋１）のサブデコーダと、
前記第１乃至第（Ｓ＋１）のサブデコーダの出力を入力し、前記第１乃至第（Ｓ＋１）のサブデコーダで選択された参照電圧から、前記入力デジタル信号の下位側の第２のビットグループの値に応じて、重複を含む２個の参照電圧を選択して出力する、（Ｓ＋１）入力２出力型のサブデコーダと、
を含むデコーダを備えたデジタルアナログ変換回路が提供される。

本発明において、前記第１乃至第（Ｓ＋１）の参照電圧グループは、それぞれ、前記複数の参照電圧として、前記２次元配列の前記第１乃至第（Ｓ＋１）行において、第１列から第ｈ列に対応する参照電圧を含む構成としてもよい。

本発明において、第１乃至第（Ｘ−１）（ただし、Ｘは２以上且つ（Ｓ＋１）以下の整数）の参照電圧グループは、それぞれ、前記複数の参照電圧として、前記２次元配列の第１乃至第（Ｘ−１）行の第２列から第ｈ列にそれぞれ対応する参照電圧を含む構成としてもよい。

本発明において、第（Ｙ＋１）（ただし、Ｙは１以上且つ、Ｓ以下の整数）乃至第（Ｓ＋１）の参照電圧グループは、それぞれ、前記複数の参照電圧として、前記２次元配列の第（Ｙ＋１）乃至第（Ｓ＋１）行の第１列から第（ｈ−１）列にそれぞれ対応する参照電圧を含む構成としてもよい。

本発明において、第１乃至第（Ｘ−１）（ただし、Ｘは２以上且つ（Ｓ＋１）以下の整数）の参照電圧グループは、それぞれ、前記複数の参照電圧として、前記２次元配列の第１乃至第（Ｘ−１）行の第２列から第ｈ列にそれぞれ対応する参照電圧を含み、
第（Ｙ＋１）（ただし、ＹはＸ以上且つ、Ｓ以下の整数）乃至第（Ｓ＋１）の参照電圧グループは、それぞれ、前記複数の参照電圧として、前記２次元配列の第（Ｙ＋１）乃至第（Ｓ＋１）行の第１列から第（ｈ−１）列にそれぞれ対応する参照電圧を含む構成としてもよい。

あるいは、本発明において、第１乃至第Ｙ（ただし、Ｙは１以上、且つ、Ｓ以下の整数）の参照電圧グループは、それぞれ、前記複数の参照電圧として、前記２次元配列の第１乃至第Ｙ行の第２列から第ｈ列にそれぞれ対応する参照電圧を含み、
第（Ｙ＋１）乃至第（Ｘ−１）（ただし、ＸはＹより大、且つ、（Ｓ＋１）以下の整数）の参照電圧グループは、それぞれ、前記複数の参照電圧として、前記２次元配列の第（Ｙ＋１）乃至第（Ｘ−１）行の第２列から第（ｈ−１）列にそれぞれ対応する参照電圧を含み、
第Ｘ乃至第（Ｓ＋１）の参照電圧グループは、それぞれ、前記２次元配列の第Ｘ乃至第（Ｓ＋１）行の第１列から第（ｈ−１）列にそれぞれ対応する参照電圧を含む、構成としてもよい。

本発明において、前記第１乃至第（Ｓ＋１）のサブデコーダは、ｍビット（ただし、ｍは所定の正整数）のデジタルデータのうち上位側の（ｍ−ｎ）ビット（ただし、ｍ＞ｎ）の第１ビットグループの値に応じて、前記２次元配列の対応する列に割当てられた参照電圧をそれぞれ選択し、前記第１乃至第（Ｓ＋１）のサブデコーダからは、最大（Ｓ＋１）個の参照電圧が出力され、前記（Ｓ＋１）入力２出力型のサブデコーダでは、下位ｎビットの第２のビットグループの値に応じて前記第１乃至第（Ｓ＋１）のサブデコーダで選択された参照電圧から重複を含む２個の参照電圧を選択出力する。本発明において、前記第１乃至第（Ｓ＋１）のサブデコーダは、前記（ｍ−ｎ）ビットの下位側から上位側へ向かう順でデコードする。また、前記（Ｓ＋１）入力２出力型のサブデコーダはｎビットの最上位ビットから順にデコードする。なお、前記（Ｓ＋１）入力２出力型のサブデコーダは、前記ｎビットの下位側のデコード順を入れ替えてもよい。

本発明において、前記デコーダで選択された２個の参照電圧を少なくとも２個の入力端子に入力し、前記少なくとも２個の入力端子の参照電圧を所定の比率で重み付け平均した内挿電圧を出力する増幅回路を備えている。具体的には、前記デコーダで選択された２個の参照電圧を第１、第２の入力端子に入力し、前記第１、第２の入力端子に受けた参照電圧を予め定められた比率で重み付け平均した内挿電圧を出力する増幅回路を備えている。あるいは、本発明においては、前記デコーダで選択された２個の参照電圧を、第１、第２、第３の入力端子に入力し、前記第１、第２、第３の入力端子に受けた参照電圧を予め定められた比率で重み付け平均した内挿電圧を出力する増幅回路を備えた構成としてもよい。

本発明のデジタルアナログ変換回路によれば、多ビット化に対して、入力される参照電圧数を削減し、デコーダ（選択回路）のスイッチトランジスタ数を削減し、更に配線交差箇所の増加を抑制した構成により、回路面積の削減を可能とする。

また、本発明のデータドライバによれば、多ビット化に対して参照電圧及びデコーダ（選択回路）のスイッチトランジスタの数の増大を抑制し、省面積（低コスト）を実現可能としている。さらに、本発明の表示装置によれば、上記データドライバを用いることにより、低消費電力、コスト低減を可能としている。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明は、一つの態様において、所定ビット数（ｍビット）の入力デジタル信号に応じて、最大で（ｈ×Ｓ＋１）個（ただし、Ｓは２のべき乗、且つ、４以上の整数、及び、ｈは２以上の整数）の互いに異なる複数の参照電圧から、重複を含む２つの参照電圧を選択し、前記２つの参照電圧を内挿した電圧レベルを出力するデジタルアナログ変換回路（ＤＡＣ）において、序列化された最大（ｈ×Ｓ＋１）個の複数の参照電圧を、第１乃至第（Ｓ＋１）の参照電圧グループ（２０−１〜２０−（Ｓ＋１））にグループ化する。前記複数の参照電圧のグループ化は、前記第１乃至第（Ｓ＋１）の参照電圧グループを行に割り当て、各参照電圧グループに属する参照電圧の参照電圧グループ内での序列を列に割り当てた、（Ｓ＋１）行、ｈ列（ただし、ｈは２以上の整数）の２次元配列において、ｉ行ｊ列（ただし、ｉは１以上且つ（Ｓ＋１）以下の整数、ｊは１以上且つｈ以下の整数）の配列要素が、前記複数の参照電圧における｛（ｊ−１）×Ｓ＋ｉ｝番目の参照電圧に対応するように設定される。

前記第１乃至第（Ｓ＋１）の参照電圧グループ（２０−１〜２０−（Ｓ＋１））は、それぞれ、前記複数の参照電圧として、前記２次元配列の前記第１乃至第（Ｓ＋１）行において、第１列から第ｈ列に対応する参照電圧を含む構成としてもよい。具体的には、前記複数の参照電圧が（ｈ×Ｓ＋１）個の参照電圧（Ｖｒ１、Ｖｒ２、・・・Ｖｒ（Ｓ＋１）、Ｖｒ（Ｓ＋２）、・・・Ｖｒ（２×Ｓ＋１）、・・・、Ｖｒ（３×Ｓ＋１）、・・・、Ｖｒ（ｈ×Ｓ＋１））のとき、各参照電圧グループはそれぞれＳ個置きの参照電圧を含み、第１の参照電圧グループは（Ｖｒ１、Ｖｒ（Ｓ＋１）、Ｖｒ（２×Ｓ＋１）・・・、Ｖｒ｛（ｈ−１）×Ｓ＋１｝）よりなる。第２の参照電圧グループは（Ｖｒ２、Ｖｒ（Ｓ＋２）、Ｖｒ（２×Ｓ＋２）・・・、Ｖｒ｛（ｈ−１）×Ｓ＋２｝）よりなり、第（Ｓ＋１）の参照電圧グループは、（Ｖｒ（Ｓ＋１）、Ｖｒ（２×Ｓ＋１）、Ｖｒ（３×Ｓ＋１）・・・、Ｖｒ（ｈ×Ｓ＋１））よりなる。なお特に制限されないが、複数の参照電圧の裁番（序列化）において、整数ｋ（１≦ｋ≦ｈ×Ｓ）についてｋ番目とｋ＋１番目の参照電圧Ｖｒ（ｋ）、Ｖｒ（ｋ＋１）は、レベルの大小関係が、Ｖｒ（ｋ）＜Ｖｒ（ｋ＋１）であるものとする。

なお、前記複数の参照電圧が（ｈ×Ｓ＋１）個より少ない参照電圧の構成として、前記第１乃至第（Ｓ＋１）の参照電圧グループ（２０−１〜２０−（Ｓ＋１））において、第１乃至第（Ｘ−１）（ただし、Ｘは２以上且つ（Ｓ＋１）以下の整数）の参照電圧グループは、前記２次元配列の第１列の（Ｖｒ１〜Ｖｒ（Ｘ−１））を除いた構成としてよい。あるいは、第（Ｙ＋１）（ただし、Ｙは１以上且つ、Ｓ以下の整数）乃至第（Ｓ＋１）の参照電圧グループは、前記２次元配列の第ｈ列の（Ｖｒ｛（ｈ−１）×Ｓ＋Ｙ＋１｝〜Ｖｒ（ｈ×Ｓ−１））を除いた構成としてもよい。

本発明の一態様において、デジタルアナログ変換回路は、第１乃至第（Ｓ＋１）の参照電圧グループに対応して設けられ、前記第１乃至第（Ｓ＋１）の参照電圧グループの複数の参照電圧から、入力デジタル信号の上位側の第１ビットグループ（Ｄ（ｍ−１）〜Ｄｎ及びその相補信号Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の値に応じて、前記２次元配列の列のうち第１ビットグループの値に対応する列に割当てられた参照電圧を選択する第１乃至第（Ｓ＋１）のサブデコーダ（１１−１〜１１−（Ｓ＋１）、１１−１Ｆ〜１１−（Ｓ＋１）Ｆ）と、
前記第１乃至第（Ｓ＋１）のサブデコーダ（１１−１〜１１−（Ｓ＋１）、１１−１Ｆ〜１１−（Ｓ＋１）Ｆ）の出力を入力し、前記第１乃至第（Ｓ＋１）のサブデコーダで選択された、最大で（Ｓ＋１）個までの参照電圧の中から、前記入力デジタル信号の下位側の第２のビットグループ（Ｄ（ｎ−１）〜Ｄ０及びその相補信号Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の値に応じて、重複を含む２個の参照電圧を選択して出力する（Ｓ＋１）入力２出力型のサブデコーダ（１３）と、
を含むデコーダ（１０、１０Ｆ）と、を備えている。さらに、デジタルアナログ変換回路は、デコーダ（１０）で選択された２個の参照電圧を少なくとも２個の入力端子に入力し、前記少なくとも２個の入力端子の参照電圧を所定の比率で重み付け平均した内挿電圧を出力する増幅回路（３０）を備えている。増幅回路（３０Ａ）として、デコーダ（１０Ａ、１０Ａ’、１０Ｂ、１０Ｂ’、１０ＦＡ、１０ＦＢ）で選択された２個の参照電圧を第１、第２の入力端子に入力し、前記第１、第２の入力端子に受けた参照電圧を所定の比率で重み付け平均した内挿電圧を出力する構成としてもよい。あるいは、増幅回路（３０Ｃ）として、デコーダ（１０Ｃ）で選択された２個の参照電圧を第１、第２、第３の入力端子に入力し、前記第１、第２、第３の入力端子に受けた参照電圧を所定の比率で重み付け平均した内挿電圧を出力する構成としてもよい。以下、実施例に即して説明する。

図１は、本発明の第１の実施例の構成を示す図である。図１を参照すると、このデジタルアナログ変換回路（ＤＡＣ）は、ｍビット（ｍは、８等所定の正整数）のデジタルデータに応じて、隣接する２つの参照電圧を選択し、それを所定の比率に内挿する電圧レベルを出力する。

不図示の参照電圧発生回路から出力される最大で（ｈ×Ｓ＋１）個（ただし、Ｓは２のべき乗、且つ、４以上の整数、及び、ｈは２以上の整数）の複数の参照電圧（Ｖｒ１、Ｖｒ２、・・・、Ｖｒ（Ｓ＋１）、Ｖｒ（Ｓ＋２）、・・・、Ｖｒ（２×Ｓ＋１）、・・・、Ｖｒ（３×Ｓ＋１）、・・・、Ｖｒ（ｈ×Ｓ＋１））（ただし、Ｖｒ１＜Ｖｒ２＜Ｖｒ３＜Ｖｒ４、・・・、Ｖｒ（Ｓ）＜Ｖｒ（Ｓ＋１）＜Ｖｒ（Ｓ＋２）、・・・Ｖｒ（２×Ｓ）＜Ｖｒ（２×Ｓ＋１）、・・・、Ｖｒ（３×Ｓ）＜Ｖｒ（３×Ｓ＋１）、・・・、＜Ｖｒ（ｈ×Ｓ＋１））は、第１乃至第（Ｓ＋１）の参照電圧グループ２０−１〜２０−（Ｓ＋１）にグループ化される。複数の参照電圧のグループ化の一例の詳細を図３３に示す。

図３３を参照すると、（Ｓ＋１）行、ｈ列の２次元配列に、第１乃至第（Ｓ＋１）の参照電圧グループと、各参照電圧グループに属する参照電圧の参照電圧グループ内での序列とをそれぞれ割り当て、ｉ行ｊ列（ただし、ｉは１以上且つ（Ｓ＋１）以下の整数、ｊは１以上且つｈ以下の整数）の要素は参照電圧Ｖｒ（（ｊ−１）×Ｓ＋ｉ）に対応している。

すなわち、第１の参照電圧グループ２０−１は、２次元配列の第１行に割当てられたＳ個置きの参照電圧（Ｖｒ１、Ｖｒ（Ｓ＋１）、Ｖｒ（２×Ｓ＋１）、・・・、Ｖｒ｛（ｈ−１）×Ｓ＋１｝）よりなる。

第２の参照電圧グループ２０−２は、２次元配列の第２行に割当てられたＳ個置きの参照電圧（Ｖｒ２、Ｖｒ（Ｓ＋２）、Ｖｒ（２×Ｓ＋２）・・・、Ｖｒ｛（ｈ−１）×Ｓ＋２｝）よりなる。

第ｉ（ただし、１≦ｉ≦（Ｓ＋１））の参照電圧グループ２０−ｉは、２次元配列の第ｉ行に割当てられたＳ個置きの参照電圧（Ｖｒ（ｉ）、Ｖｒ（Ｓ＋ｉ）、Ｖｒ（２×Ｓ＋ｉ）・・・、Ｖｒ｛（ｈ−１）×Ｓ＋ｉ））よりなる。

第（Ｓ＋１）の参照電圧グループ２０−（Ｓ＋１）は、２次元配列の第（Ｓ＋１）行に割当てられたＳ個置きの参照電圧（Ｖｒ（Ｓ＋１）、Ｖｒ（２×Ｓ＋１）、Ｖｒ（３×Ｓ＋１）、・・・、Ｖｒ（ｈ×Ｓ＋１））よりなる。

第１の電圧グループ２０−１における２番目の参照電圧と、第（Ｓ＋１）の電圧グループ２０−（Ｓ＋１）の１番目の参照電圧は同一のＶｒ（Ｓ＋１）とされる。すなわち、第１の電圧グループ２０−１に属する２次元配列の第１行、第２〜第ｈ列に割当てられた参照電圧と第（Ｓ＋１）の電圧グループ２０−（Ｓ＋１）に属する２次元配列の第（Ｓ＋１）行、第１〜第（ｈ−１）列に割当てられた参照電圧は同一とされる。

なお、第１乃至第（Ｘ−１）（ただし、２≦Ｘ≦Ｓ）の参照電圧グループに属する２次元配列の第１〜第（Ｘ−１）行、第１列に割当てられた参照電圧（Ｖｒ１〜Ｖｒ（Ｘ−１））を除いて構成してもよい（図３４（Ａ）、（Ｂ））。

あるいは、第（Ｙ＋１）（ただし、１≦Ｙ≦Ｓ）乃至第（Ｓ＋１）の参照電圧グループに属する２次元配列の第（Ｙ＋１）〜第（Ｓ＋１）行、第ｈ列に割当てられた参照電圧（Ｖｒ｛（ｈ−１）×Ｓ＋Ｙ＋１｝〜Ｖｒ（ｈ×Ｓ＋１））を除いて構成してもよい（図３４（Ａ）、（Ｂ））。

デコーダ１０は、ｍビットのデジタルデータに応じて、レベル順位が同一又は隣接する２つの参照電圧を選択する。デコーダ１０は、ｍビットのうち第１ビットグループ（上位側ビットＤ（ｍ−１）〜Ｄｎ及びその相補信号Ｄ（ｍ−１）Ｂ〜ＤｎＢ）（但し、ｍ＞ｎ）の値に応じて、２次元配列の対応する列（例えば第ｊ列、但しｊは１以上且つｈ以下の整数）に割当てられた参照電圧（Ｖｒ｛（ｊ−１）×Ｓ＋１｝〜Ｖｒ（ｊ×Ｓ＋１））を選択する第１〜第（Ｓ＋１）のサブデコーダ１１−１〜１１−（Ｓ＋１）を備えている。そして選択される第ｊ列がｊ＝２、３、４、・・・、（ｈ−１）のとき、第１〜第（Ｓ＋１）のサブデコーダ１１−１〜１１−（Ｓ＋１）は、それぞれ１個（隣接（Ｓ＋１）個）の参照電圧を選択し出力する。選択される第ｊ列がｊ＝１又はｈのとき、第１〜第（Ｓ＋１）のサブデコーダ１１−１〜１１−（Ｓ＋１）は、それぞれ１個（隣接（Ｓ＋１）個）の参照電圧を選択する場合（図３３）と、（Ｓ＋１）個より少ない参照電圧を選択する場合（図３４（Ａ）、（Ｂ））がある。また第１乃至第（Ｓ＋１）のサブデコーダ１１−１〜１１−（Ｓ＋１）で選択された最大（Ｓ＋１）個の電圧を並列に入力し、ｍビットのうち第２のビットグループ（下位側ビットＤ（ｎ−１）〜Ｄ０及びその相補信号Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の値に応じて、重複を含む２個の参照電圧（Ｖｏ１、Ｖｏ２）を選択出力するサブデコーダ１３を備えている。内挿アンプ３０は、デコーダ１０で選択された２個の参照電圧（Ｖｏ１、Ｖｏ２）を入力し、所定の比率で重み付け平均した内挿電圧レベルを増幅出力する。

サブデコーダ１１−１〜１１−（Ｓ＋１）は、第１ビットグループＤ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の下位側ビット（Ｄｎ、ＤｎＢ）から上位側ビット（Ｄ（ｍ−１）、Ｄ（ｍ−１）Ｂ）（Ｄ（ｍ−１）は、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ））へ向かう順でデコードする。

サブデコーダ１３は、第２のビットグループＤ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ（ただし、Ｄ０はＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ））の最上位ビットである（Ｄ（ｎ−１）、Ｄ（ｎ−１）Ｂ）から順にデコードする。このときＤ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂのうちの下位側の一部のビットのデコード順を入替えてもよい（例えば（Ｄ０、Ｄ０Ｂ）と（Ｄ１、Ｄ１Ｂ）の順序の入替えが可能）。

ここで、本発明の関連発明について説明しておく。図３５は、関連発明の構成を示す図である。図３５を参照すると、このデジタルアナログ変換回路においては、不図示の参照電圧発生回路から出力される第１乃至第（２×ｈ＋１）（ただし、ｈは所定の正整数）の参照電圧Ｖｒ１〜Ｖｒ（２×ｈ＋１）（ただし、Ｖｒ１＜Ｖｒ２、・・・・＜Ｖｒ（２ｈ）＜Ｖｒ（２ｈ＋１））について、（２×ｊ−１）番目（ただし、ｊは１〜ｈの所定の正整数）のｈ個の参照電圧からなる第１の参照電圧グループ２１Ｄと、（２×ｊ）番目のｈ個の参照電圧からなる第２の参照電圧グループ２２Ｄと、（２×ｊ＋１）番目のｈ個の参照電圧からなる第３の参照電圧グループ２３Ｄにグループ化されている。そして、参照電圧を入力デジタル信号に基づき選択するデコーダ１０Ｄと、増幅回路３０Ｄと、を備えている。

デコーダ１０Ｄは、
第１の参照電圧グループ２１Ｄのｈ個の参照電圧Ｖｒ１、Ｖｒ３、・・・、Ｖｒｋ、・・・、Ｖｒ（２ｈ−１）を受け、入力デジタル信号の第１のビットグループ（Ｄｎ〜Ｄ（ｍ−１））に基づき１つの参照電圧Ｖｒｋを選択する第１のサブデコーダ１１−１Ｄと、
第２の参照電圧グループ２２Ｄのｈ個の参照電圧Ｖｒ２、Ｖｒ４、・・・、Ｖｒ（ｋ＋１）、・・・、Ｖｒ（２ｈ）を受け、入力デジタル信号の第１のビットグループ（Ｄｎ〜Ｄ（ｍ−１））に基づき１つの参照電圧Ｖｒ（ｋ＋１）を選択する第２のサブデコーダ１１−２Ｄと、
第３の参照電圧グループ２３Ｄのｈ個の参照電圧Ｖｒ３、Ｖｒ５、・・・、Ｖｒ（ｋ＋２）、・・・、Ｖｒ（２ｈ＋１）を受け、入力デジタル信号の第１のビットグループ（Ｄ（ｍ−１）〜Ｄｎ）に基づき１つの参照電圧Ｖｒ（ｋ＋２）を選択する第３のサブデコーダ１１−３Ｄと、
第１、第２、第３のサブデコーダ１１−１Ｄ、１１−２Ｄ、１１−３Ｄでそれぞれ選択された隣接３個の参照電圧（Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２））を受け、入力デジタル信号の第２のビットグループ（Ｄ（ｎ−１）〜Ｄ０）に基づき、重複も含む２個の参照電圧Ｖｏ１、Ｖｏ２を選択して出力する３入力２出力のサブデコーダ１３Ｄと、を備えている。（２ｈ＋１）個の参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、・・・、Ｖｒ（２ｈ）、Ｖｒ（２ｈ＋１）に関して、第１乃至第３の参照電圧グループ２１Ｄ、２２Ｄ、２３Ｄへのグループ化において、第１の参照電圧グループ２１Ｄの（ｊ＋１）番目（ｊ＝１〜ｈ）の参照電圧Ｖｒ（２ｊ＋１）は、第３の参照電圧グループ２３Ｄのｊ番目の参照電圧Ｖｒ（２ｊ＋１）と同一とされる。なお入力デジタル信号は、相補信号と対であるが、ここでは記載を省略している。

第１〜第３のサブデコーダ１１−１Ｄ〜１１−３Ｄは、それぞれ入力される参照電圧数がｈ個で同一構成とされ、ｍビットの入力デジタル信号のうち第１のビットグループＤｎ〜Ｄ（ｍ−１）（ただし、０＜ｎ＜ｍ−１）の値に応じて、第１〜第３の参照電圧グループ２１Ｄ、２２Ｄ、２３Ｄごとにそれぞれ１個の参照電圧を選択する。第１、第２、第３のサブデコーダ１１−１Ｄ、１１−２Ｄ、１１−３Ｄからは、隣接３個の参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）が選択出力される。

サブデコーダ１３Ｄは、第２のビットグループＤ（ｎ−１）〜Ｄ０のビット列の値に応じて、第１、第２、第３のサブデコーダ１１−１Ｄ、１１−２Ｄ、１１−３Ｄでそれぞれ選択された、３個の参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）から、同一の又は相隣る２個の参照電圧Ｖｏ１、Ｖｏ２を選択し、増幅回路３０ＤのＰ個（ただし、Ｐは２以上の所定の整数）の入力端子Ｔ１・・・ＴＰに出力する。相隣る３つの参照電圧（Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２））を入力するサブデコーダ１３Ｄでは、２つの電圧（Ｖｏ１、Ｖｏ２）として、
同一参照電圧対（Ｖｒｋ、Ｖｒｋ）、（Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋１））、（Ｖｒ（ｋ＋２）、Ｖｒ（ｋ＋２））、
隣接参照電圧対（Ｖｒｋ、Ｖｒ（ｋ＋１））、（Ｖｒ（ｋ＋１）、Ｖｒｋ）、（Ｖｒｋ（ｋ＋１）、Ｖｒ（ｋ＋２））、（Ｖｒｋ（ｋ＋２）、Ｖｒ（ｋ＋１））
のうちのいずれか１組を選択出力する。

増幅回路３０Ｄは、内挿アンプよりなり、サブデコーダ１３Ｄから出力された電圧Ｖｏ１、Ｖｏ２を受け、重複も含めて入力端子Ｔ１〜ＴＰに受け、入力端子Ｔ１〜ＴＰに入力された電圧に関して、所定の演算結果（合成電圧）を出力する。

図３５の構成のように、複数の参照電圧を３つのグループに分ける場合に、そのうちの２つの参照電圧グループ２１Ｄ、２３Ｄ間で参照電圧は重複している。このため、参照電圧を選択するサブデコーダ１１−１Ｄ〜１１−３Ｄのスイッチトランジスタの数が多くなり、面積が大きくなる。

ちなみに、図３５の構成の場合、参照電圧グループ２１Ｄ、２３Ｄは、それぞれ奇数番目の参照電圧を含み、参照電圧グループ２１Ｄの１番目の参照電圧Ｖｒ１と、参照電圧グループ２２Ｄのｈ番目の参照電圧Ｖｒ（２ｈ＋１）以外の全ての参照電圧Ｖｒ３、Ｖｒ５、Ｖｒ７、・・・Ｖｒ（２ｈ−１）が参照電圧グループ２１Ｄ、２３Ｄ間で重複している。図３５のデコーダ１０Ｄのスイッチトランジスタ数は、増幅回路３０Ｄが電圧Ｖｏ１、Ｖｏ２を１対１の比率で重み付け平均する構成（Ｖｏｕｔ＝（Ｖｏ１＋Ｖｏ２）／２）の場合、８ビットデコーダで３８６個（ｈ＝６４）、１０ビットデコーダで１５３８個（ｈ＝２５６）となる。

これに対して、図１の実施例(参照電圧が（ｈ×Ｓ＋１）個の場合)においては、第１の参照電圧グループ２０−１と第（Ｓ＋１）の参照電圧グループ２０−（Ｓ＋１）では、下限の参照電圧Ｖｒ１と、上限の参照電圧Ｖｒ（ｈ×Ｓ＋１）以外の全ての参照電圧Ｖｒ（Ｓ＋１）、Ｖｒ（２×Ｓ＋１）、・・・、Ｖｒ｛（ｈ−１）×Ｓ＋１）｝が重複されるが、互いに異なる複数の参照電圧の総数（（ｈ×Ｓ＋１）個）が図３５の構成（Ｓ＝２に相当）と同一の場合、重複する参照電圧数（（ｈ−１）個）はＳの値の増加につれて小さくなり、図３５の構成に比べて削減される。すなわち、図１と図３５の全参照電圧数を同一とした場合、図３５ではグループ化数は３であり、一方、図１では、グループ化数は（Ｓ＋１）（ただし、Ｓは４以上の２のべき乗でＳ＝４、８、１６、・・・）であり、一つの参照電圧グループに含まれる参照電圧の個数は、図３５の３つのグループ化構成に比べて削減され、第１の参照電圧グループ２０−１と第（Ｓ＋１）の参照電圧グループ２０−（Ｓ＋１）で重複する参照電圧の数は、図３５の構成に比べて削減される。この結果、サブデコーダ１１−１〜１１−（Ｓ＋１）のスッチトランジスタ数が削減され、省面積化が可能となる。

図２（Ａ）は、図１を参照して説明した実施例(参照電圧が（ｈ×Ｓ＋１）個で、図３３に示す２次元配列の構成)に関して具体的な仕様の一例（第一の仕様）を表形式でまとめて示した図である。図２（Ｂ）は、図２（Ａ）の仕様に対応する図１の増幅回路３０（内挿アンプ３０Ａ）を示している。図２に示す例は、図１において、デジタル入力信号のビット数ｍ＝８とし、参照電圧の数を１２９個としている。

図２（Ａ）において、レベル欄（０〜２５６）は、内挿アンプ３０Ａの出力電圧レベルであり、デコーダ１０への８ビットのデジタル入力信号Ｄ７〜Ｄ０に対応して、０〜２５５の２５６レベルが出力可能とされる。Ｖｒｅｆ欄は、出力レベルと参照電圧Ｖｒ１〜Ｖｒ１２９との対応を示している。参照電圧Ｖｒ１〜Ｖｒ１２８はそれぞれ２レベル置きの出力電圧の期待値に設定され、図２（Ａ）では偶数レベル０、２、４、・・・、２５４に対応している。参照電圧Ｖｒ１２９は、レベル２５５の次のレベル（レベル２５６相当）に対応している。Ｔ１、Ｔ２は、内挿アンプ３０Ａの２つの入力端子である。

図２（Ｂ）を参照すると、内挿アンプ３０Ａは、２つの正転入力端子Ｔ１、Ｔ２と、出力端子がフィードバック接続された反転入力端子を備え、ボルテージフォロワ構成とされている。出力端子電圧Ｖｏｕｔは、入力端子Ｔ１、Ｔ２に入力された電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に対して、１対１の比率で重み付け平均した内挿電圧Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２で与えられる。

図３は、本発明の第２の実施例の構成を示す図である。本実施例は、図２の仕様にしたがった図１の構成の一例を示す図である。図３は、参照電圧グループを５個とした場合（Ｓ＝４）の実施例の構成を示す図である。参照電圧は、５個（Ｓ＝４）の参照電圧グループ２０−１Ａ〜２０−５Ａに分けられ、図３３において５行、ｈ列の２次元配列の構成とされる。

図３を参照すると、このデコーダ１０Ａは、ｍ＝８（デジタル信号のビット数）、ｎ＝３とされ、上位５ビット（Ｄ７〜Ｄ３、Ｄ７Ｂ〜Ｄ３Ｂ）に応じて、それぞれ１個の電圧（Ｖｒ（４ｋ−３）〜Ｖｒ（４ｋ＋１））を選択出力する５個のサブデコーダ１１−１Ａ〜１１−５Ａと、サブデコーダ１１−１Ａ〜１１−５Ａで選択された隣接５個の電圧（Ｖｒ（４ｋ−３）〜Ｖｒ（４ｋ＋１））から、下位３ビット（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）に応じて、隣接又は同一参照電圧２個（Ｖｏ１、Ｖｏ２）を選択出力するサブデコーダ１３Ａを備えている。

図３のＤ７〜Ｄ３及びその相補信号Ｄ７Ｂ〜Ｄ３Ｂは、図１のＤ（ｍ−１）〜Ｄｎ及びＤ（ｍ−１）Ｂ〜ＤｎＢに対応し上位８−３＝５ビット、図３のＤ２〜Ｄ０は、図１のＤ（ｎ−１）〜Ｄ０に対応し下位３ビットのデジタル信号である。

図３は、図２（Ａ）において、８つの連続するレベルを１区間に設定して、隣接する４つの参照電圧を割当て、１区間の端のレベル（下位から８つ目のレベル）に対して隣の区間の最低レベルの１つの参照電圧を共有し、レベル０〜２５５の総数２５６の電圧レベルを３２個の区間に分割し、参照電圧の個数を４×３２＋１＝１２９個でまかなう構成としている。

より詳細には、例えばレベル０〜７の区間（第１区間）には、参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４が割当てられ、レベル０〜６は第１区間に割当てられた参照電圧のうち同一又は隣接の２つの参照電圧の内挿で生成され、第１の区間の端のレベル７は、隣の第２の区間（レベル８〜１５）に属する最低レベルの参照電圧Ｖｒ５と、第１の区間の４番目の参照電圧Ｖｒ４の内挿で生成される。同様にして、レベル８〜１５の第２の区間には参照電圧Ｖｒ５、Ｖｒ６、Ｖｒ７、Ｖｒ８が割当てられ、この区間の端のレベル１５は、隣の第３の区間（レベル１６〜２３）の参照電圧Ｖｒ９と、第２の区間の参照電圧Ｖｒ８の内挿で生成される。レベル２５２〜２５５の第３２の区間には、参照電圧Ｖｒ１２５、Ｖｒ１２６、Ｖｒ１２７、Ｖｒ１２８が割当てられ、この区間の端のレベル２５５は、区間外の参照電圧Ｖｒ１２９と、第３２の区間内の参照電圧Ｖｒ１２８の内挿で生成される。

図４は、図３のサブデコーダ１１−１Ａ〜１１−５Ａの構成の一例を示す図である。図２（Ａ）の仕様の場合、サブデコーダ１１−１Ａ〜１１−５Ａは同一構成となり、各サブデコーダを１１−ｉＡ（ｉ＝１〜５）で示す。１１−ｉＡでは、上位５ビット（Ｄ３〜Ｄ７、Ｄ３Ｂ〜Ｄ７Ｂ）により、ｈ個（＝３２個）の参照電圧を下位側ビット（Ｄ３、Ｄ３Ｂ）から上位側ビット（Ｄ７、Ｄ７Ｂ）へ向かって順次選択する。なお、図４では、図面作成の都合で、３２個の参照電圧を１組として、ｈ（＝３２）個の参照電圧がサブデコーダ１１−ｉＡに入力される構成として示されているが、第１の参照電圧グループ２０−１Ａ（Ｖｒ１、Ｖｒ５、Ｖｒ９、・・・、Ｖｒ１２１、Ｖｒ１２５）、第２の参照電圧グループ２０−２Ａ（Ｖｒ２、Ｖｒ６、Ｖｒ１０、・・・、Ｖｒ１２２、Ｖｒ１２６）、第５の参照電圧グループ２０−５Ａ（Ｖｒ５、Ｖｒ９、Ｖｒ１２、・・・、Ｖｒ１２５、Ｖｒ１２９）に対応して、図４のサブデコーダ１１−ｉＡは第１乃至第５のサブデコーダ１１−１Ａ〜１１−５Ａとなり、それぞれから隣接５個の参照電圧Ｖｒ（４ｋ−３）、Ｖｒ（４ｋ−２）、Ｖｒ（４ｋ−１）、Ｖｒ（４ｋ）、Ｖｒ（４ｋ＋１）（但し、ｋは５行、ｈ列の２次元配列における列番号ｊ（＝１、２、・・・、ｈ、ｈ＝３２）に対応）のいずれか１つの参照電圧を出力する。

より詳しくは、第１のサブデコーダ１１−１Ａにおいて、第１ビットグループの下位側ビット（Ｄ３、Ｄ３Ｂ）によってオン／オフ制御されるＮｃｈトランジスタ（パストランジスタ、スイッチトランジスタ）で第１の参照電圧グループ２０−１Ａにおいて連続する２つの参照電圧（Ｖｒ１、Ｖｒ５）、（Ｖｒ９、Ｖｒ１３）、・・・、（Ｖｒ１１３、Ｖｒ１１７）、（Ｖｒ１２１、Ｖｒ１２５）の一方を選択し、その上位ビット（Ｄ４、Ｄ４Ｂ）に接続するＮｃｈトランジスタでは、（Ｄ３、Ｄ３Ｂ）に接続するＮｃｈトランジスタで選択された２つの参照電圧の一方を選択し、同様にして、上位のビットでは、１つ下位のビットに接続するＮｃｈトランジスタで選択された２つの参照電圧の一方を選択し、（Ｄ７、Ｄ７Ｂ）に接続するＮｃｈトランジスタでは、１つ下位のビット（Ｄ６、Ｄ６Ｂ）に接続するＮｃｈトランジスタで選択された２つの参照電圧の一方を選択しＶｒ（４ｋ−３）を出力する。このとき、同様にして、第２〜第５のサブデコーダ１１−２Ａ〜１１−５Ａでは、第１ビットグループ（Ｄ３、Ｄ３Ｂ）〜（Ｄ７、Ｄ７Ｂ）に基づき、それぞれ、Ｖｒ（４ｋ−２）、Ｖｒ（４ｋ−１）、Ｖｒ（４ｋ）、Ｖｒ（４ｋ＋１）を選択出力する。

図４において、サブデコーダ１１−ｉＡのトランジスタスイッチの数は６２個である。５個のサブデコーダ１１−１Ａ〜１１−５Ａでトランジスタスイッチの総数は３１０個となる。

図４において、サブデコーダ１１−ｉＡは、上位５ビット（Ｄ３、Ｄ３Ｂ、〜、Ｄ７、Ｄ７Ｂ）により、ｈ個（＝３２個）の参照電圧を下位側ビット（Ｄ３、Ｄ３Ｂ）から上位側ビット（Ｄ７、Ｄ７Ｂ）へ向かって順次選択するトーナメント型構成のため図３９のような配線交差は生じない。なお、図４のサブデコーダ１１−ｉＡではＮｃｈトランジスタスイッチの構成を示したが、Ｐｃｈトランジスタスイッチでも同様の構成が可能である。Ｐｃｈトランジスタ構成とする場合には、Ｎｃｈトランジスタ構成において、トランジスタ極性をＮｃｈからＰｃｈに入替え、ビット信号の正信号と相補信号（例えば正信号Ｄ０と相補信号Ｄ０Ｂ）を入替えるだけで簡単に構成できる。したがって本発明ではＮｃｈトランジスタ構成を代表として示し、Ｐｃｈトランジスタ構成の図面は省略する。本発明の以下の各図面においても同様である。

図５は、図３のサブデコーダ１３Ａの構成の一例を示す図である。図５を参照すると、Ｖｒ（４ｋ−３）は、Ｄ２Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタ（パストランジスタ、スイッチトランジスタ）を介してノードＮ３に接続される。

Ｖｒ（４ｋ−２）はＤ２Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ４に接続される。

Ｖｒ（４ｋ−１）はＤ２Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ５に接続され、Ｄ２の１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ３に接続される。

Ｖｒ（４ｋ）はＤ２の１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ４に接続される。

Ｖｒ（４ｋ＋１）はＤ２の１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ５に接続される。

ノードＮ３は、Ｄ１Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ１に接続される。

ノードＮ４は、Ｄ１Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ２に接続され、Ｄ１の１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ１に接続される。

ノードＮ５は、Ｄ１の１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ２に接続される。

ノードＮ１は、端子Ｔ１に接続されるとともに、Ｄ０Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介して端子Ｔ２に接続される。

ノードＮ２は、Ｄ０の１／０でオン／オフ制御されるＮｃｈトランジスタを介して端子２に接続される。下位ビットＤ２〜Ｄ０と端子Ｔ１、Ｔ２に出力される参照電圧は以下のようになる。

（Ｄ２、Ｄ１、Ｄ０）＝（０、０、０）のとき、（Ｔ１、Ｔ２）＝（Ｖｒ（４ｋ−３）、Ｖｒ（４ｋ−３））、
（Ｄ２、Ｄ１、Ｄ０）＝（０、０、１）のとき、（Ｔ１、Ｔ２）＝（Ｖｒ（４ｋ−３）、Ｖｒ（４ｋ−２））、
（Ｄ２、Ｄ１、Ｄ０）＝（０、１、０）のとき、（Ｔ１、Ｔ２）＝（Ｖｒ（４ｋ−２）、Ｖｒ（４ｋ−２））、
（Ｄ２、Ｄ１、Ｄ０）＝（０、１、１）のとき、（Ｔ１、Ｔ２）＝（Ｖｒ（４ｋ−２）、Ｖｒ（４ｋ−１））、
（Ｄ２、Ｄ１、Ｄ０）＝（１、０、０）のとき、（Ｔ１、Ｔ２）＝（Ｖｒ（４ｋ−１）、Ｖｒ（４ｋ−１））、
（Ｄ２、Ｄ１、Ｄ０）＝（１、０、１）のとき、（Ｔ１、Ｔ２）＝（Ｖｒ（４ｋ−１）、Ｖｒ（４ｋ））、
（Ｄ２、Ｄ１、Ｄ０）＝（１、１、０）のとき、（Ｔ１、Ｔ２）＝（Ｖｒ（４ｋ）、Ｖｒ（４ｋ））、
（Ｄ２、Ｄ１、Ｄ０）＝（１、１、１）のとき、（Ｔ１、Ｔ２）＝（Ｖｒ（４ｋ）、Ｖｒ（４ｋ＋１））

図５のサブデコーダ１３Ａは、下位３ビット（Ｄ０〜Ｄ２、Ｄ０Ｂ〜Ｄ２Ｂ）において、上位ビット（Ｄ２、Ｄ２Ｂ）から下位ビット側へ順次選択していくものである。図５に示すように、スイッチトランジスタ（Ｎｃｈトランジスタ）間の配線において、配線交差は生じるが、交差箇所（４箇所）は少ないのでレイアウト面積への影響は小さい。

図６は、図３のサブデコーダ１３Ａの構成の別の例を示す図である。図６においては、図５の（Ｄ２、Ｄ２Ｂ）、（Ｄ１、Ｄ１Ｂ）、（Ｄ０、Ｄ０Ｂ）の選択順のうち、（Ｄ１、Ｄ１Ｂ）、（Ｄ０、Ｄ０Ｂ）の選択順を入れ替えて構成したものである。この場合、スイッチトランジスタ（Ｎｃｈトランジスタ）の数は、図５の構成よりも２個増加するだけであり、面積への影響（面積増）はほとんどない。配線交差数は４箇所となる。

しかしながら、（Ｄ２、Ｄ２Ｂ）を、（Ｄ１、Ｄ１Ｂ）、（Ｄ０、Ｄ０Ｂ）より後の選択順とすると、スイッチトランジスタ（Ｎｃｈトランジスタ）の数は、図５や図６の構成（図５：１２個、図６：１４個）よりも大幅に増加し、面積増となる。

すなわち、図１のサブデコーダ１３や、図３のサブデコーダ１３Ａは、Ｄ０〜Ｄ（ｎ−１）、Ｄ０Ｂ〜Ｄ（ｎ−１）Ｂの下位ｎビット（ｎ＞２）のうち、少なくとも最上位の（Ｄ（ｎ−１）、Ｄ（ｎ−１）Ｂ）からの選択順とするのが好ましい。下位側の（Ｄ０、Ｄ０Ｂ）、（Ｄ１、Ｄ１Ｂ）は、選択順を一部入れ替えても、面積増を回避することが可能である。

図３６は、図３の増幅回路３０Ａ（内挿アンプ）の構成の一例を示す図である。図３６に示すように、共通接続されたソースが電流源１１３に接続され、ゲートが端子Ｔ１（電圧Ｖ（Ｔ１））と出力端子３（出力端子電圧Ｖｏｕｔ）にそれぞれ接続されたＮｃｈトランジスタ１０１、１０２よりなる第１の差動対と、共通接続されたソースが電流源１１４に接続されゲートが端子Ｔ２（電圧Ｖ（Ｔ２））と出力端子３にそれぞれ接続されたＮｃｈトランジスタ１０３、１０４よりなる第２の差動対と、Ｎｃｈトランジスタ１０１、１０３の共通接続されたドレインと電源ＶＤＤ間に接続されたＰｃｈトランジスタ１１１と、Ｎｃｈトランジスタ１０２、１０４の共通接続されたドレインと電源ＶＤＤ間に接続され、ゲートとドレインが接続されるとともに、ゲートがＰｃｈトランジスタ１１１のゲートに接続されたＰｃｈトランジスタ１１２と、Ｐｃｈトランジスタ１１１のドレインとＮｃｈトランジスタ１０１、１０３の共通接続されたドレインとの接続点が入力端に接続され、出力端が出力端子３に接続された増幅段１０９と、を備えている。Ｐｃｈトランジスタ１１１、１１２はカレントミラーを構成している。

Ｎｃｈトランジスタ１０１、１０２、１０３、１０４は同一サイズとされ、電流源１１３、１１４の電流値が等しい。Ｎｃｈトランジスタ１０１、１０２、１０３、１０４のドレイン電流はＩＤ１、ＩＤ２、ＩＤ３、ＩＤ４は以下で与えられる。

ＩＤ１＝（β／２）（Ｖ（Ｔ１）−ＶＴＨ））＾２ ・・・（１）
ＩＤ２＝（β／２）（Ｖｏｕｔ−ＶＴＨ））＾２ ・・・（２）
ＩＤ３＝（β／２）（Ｖ（Ｔ２）−ＶＴＨ））＾２ ・・・（３）
ＩＤ４＝（β／２）（Ｖｏｕｔ−ＶＴＨ））＾２ ・・・（４）

ただし、βは利得係数であり、β（＝μ（Ｗ／Ｌ）（εｘ／ｔｏｘ）、ただしμは電子の実効移動度、εｘはゲート絶縁膜の誘電率、ｔｏｘはゲート絶縁膜の膜厚、Ｗはチャネル幅、Ｌはチャネル長）、ＶＴＨは閾値電圧である。

電流ＩＤ２＋ＩＤ４はカレントミラーの入力側のＰｃｈトランジスタ１１２に流れる電流（入力電流）であり、電流ＩＤ１＋ＩＤ３はカレントミラー回路の出力側のＰｃｈトランジスタ１１１に流れる電流（出力電流）であり、カレントミラー回路の入力電流が出力電流に等しくなるように制御される。

ＩＤ１＋ＩＤ３＝ＩＤ２＋ＩＤ４ ・・・（５）

式（１）乃至（４）の括弧内を展開して式（５）に代入し、ＶＴＨの一次項に関して両辺を等しいとして、Ｖ（Ｔ１）＋Ｖ（Ｔ２）＝２×Ｖｏｕｔ、すなわち、
Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２ ・・・（６）
となる。あるいは、第１、第２の差動対の相互コンダクタンスをｇｍとして、ＩＤ１−ＩＤ２＝ｇｍ（Ｖ（Ｔ１）−Ｖｏｕｔ）、ＩＤ３−ＩＤ４＝ｇｍ（Ｖ（Ｔ２）−Ｖｏｕｔ）を式（５）に代入することで式（６）が導かれる。

なお、図３６は、図３の増幅回路３０Ａの一例を示した図であり、図３６の構成以外にも、任意の内挿アンプを用いることができる。

図７は、本発明の第３の実施例の構成を示す図であり、図３の変更例を示す図である。図７を参照すると、本実施例においては、図３の第１乃至第５のサブデコーダ１１−１Ａ〜１１−５Ａの配置を変更することにより、サブデコーダ１３Ａ’のスイッチトランジスタ間の配線交差を削減している。

第１乃至第５のサブデコーダ１１−１Ａ〜１１−５Ａの配置において、第３のサブデコーダ１１−３Ａは、第１、第５のサブデコーダ１１−１Ａ、１１−５Ａのそれぞれと隣接するように配置され、第２のサブデコーダ１１−２Ａと第４のサブデコーダ１１−４Ａが互いに隣接するように配置される。これによりサブデコーダ１３Ａ’には、参照電圧Ｖｒ（４ｋ−２）とＶｒ（４ｋ）とが隣接して入力され、Ｖｒ（４ｋ−１）がＶｒ（４ｋ−３）及びＶｒ（４ｋ＋１）と隣接して入力される。サブデコーダ１３Ａ’は、第２ビットグループＤ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂに応じて重複を含めて２つの参照電圧を選択し、増幅回路３０Ａの端子Ｔ１、Ｔ２に出力する。

図８は、図７のサブデコーダ１３Ａ’の構成の一例を示す図である。サブデコーダ１１−１Ａ〜１１−５Ａの配置を、図３に示した配置から図７に示した配置に変更することにより、サブデコーダ１３Ａ’のスッチトランジスタ間の配線交差は１箇所となり、図５の構成（配線交差は４箇所）よりも削減され、配線交差によるレイアウト面積への影響を小さくすることができる。なお、図８の回路構成において、スイッチトランジスタの数は、図５の構成と同一である。

図９は、本発明の第４の実施例の構成を説明する図である。本実施例は、図２の仕様にしたがった別の実施例であり、図１において、Ｓ＝８とした場合の構成である。参照電圧は（Ｓ＋１）＝９個の参照電圧グループ２０−１Ｂ〜２０−９Ｂにグループ化され、図３３において９行、ｈ列の２次元配列の構成とされる。図９において、ｍ＝８（デジタル信号のビット数）、ｎ＝４とされ、デコーダ１０Ｂは、参照電圧グループ２０−１Ｂ〜２０−９Ｂに対応して、第１乃至第９のサブデコーダ１１−１Ｂ〜１１−９Ｂを備え、上位４ビット（Ｄ７〜Ｄ４、Ｄ７Ｂ〜Ｄ４Ｂ）に応じて、それぞれ１個の電圧（Ｖｒ（８ｋ−７）〜Ｖｒ（８ｋ＋１））を選択出力する。デコーダ１０Ｂのサブデコーダ１３Ｂは、第１乃至第９のサブデコーダ１１−１Ｂ〜１１−９Ｂからの隣接９個の参照電圧Ｖｒ（８ｋ−７）、Ｖｒ（８ｋ−６）、Ｖｒ（８ｋ−５）、Ｖｒ（８ｋ−４）、Ｖｒ（８ｋ−３）、Ｖｒ（８ｋ−２）、Ｖｒ（８ｋ−１）、Ｖｒ（８ｋ）、Ｖｒ（８ｋ＋１）を入力し下位４ビット（Ｄ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂ）に応じて重複も含めて２つの参照電圧（Ｖｏ１、Ｖｏ２）を選択出力する。増幅回路３０Ａは、図１、図３と同様、２つの電圧（Ｖｏ１、Ｖｏ２）を内挿する内挿アンプからなる。

図９は、図２（Ａ）において、１６個の連続するレベルを１区間に設定して、隣接する８つの参照電圧を割当て、１区間の端のレベル（下位から１６番目のレベル）に対して隣の区間の最低レベルの１つの参照電圧を共有し、レベル０〜２５５の総数２５６の電圧レベルを１６個の区間に分割し、参照電圧の個数を８×１６＋１＝１２９個でまかなう構成としている。

より詳細には、例えばレベル０〜１５の区間（第１区間）には、参照電圧Ｖｒ１〜Ｖｒ８が割当てられ、レベル０〜１４は第１区間に割当てられた参照電圧のうちの同一又は隣接の２つの参照電圧の内挿で生成される。この第１の区間の端のレベル１５は、隣の第２の区間（レベル１６〜３１）に属する最低レベルの参照電圧Ｖｒ９と、第１の区間の８番目の参照電圧Ｖｒ８の内挿で生成される。同様にして、レベル１６〜３１の第２の区間には参照電圧Ｖｒ９〜Ｖｒ１６が割当てられ、この区間の端のレベル３１は、隣の第３の区間（レベル３２〜４７）の参照電圧Ｖｒ１７と、第２の区間の参照電圧Ｖｒ１６の内挿で生成される。レベル２４４〜２５５の第１６の区間には、参照電圧Ｖｒ１２１〜Ｖｒ１２８が割当てられ、この区間の端のレベル２５５は、隣の参照電圧Ｖｒ１２９と、第１６の区間内の参照電圧Ｖｒ１２８の内挿で生成される。

図１０は、図９のサブデコーダ１１−１Ｂ〜１１−９Ｂの構成の一例を示す図である。図２（Ａ）の仕様の場合、サブデコーダ１１−１Ｂ〜１１−９Ｂは同一構成となり、各サブデコーダを１１−ｉＢ（ｉ＝１〜９）で示す。１１−ｉＢでは、図２に示すように、参照電圧はＶｒ１〜Ｖｒ１２９の１２９個あり、９個の参照電圧グループ２０−１Ｂ〜２０−９Ｂに分けられる。図１０では、図面作成の都合で、１６の参照電圧を１組として、ｈ（＝１６）個の参照電圧がサブデコーダ１１−ｉＢ（ｉ＝１〜１１）に入力される構成として示されているが、第１の参照電圧グループ２０−１Ｂ（Ｖｒ１、Ｖｒ９、・・・、Ｖｒ１１２、Ｖｒ１２１）、第２の参照電圧グループ２０−２Ｂ（Ｖｒ２、Ｖｒ１０、・・・、Ｖｒ１１４、Ｖｒ１２２）、・・・第９の参照電圧グループ２０−９Ｂ（Ｖｒ９、Ｖｒ１７、・・・、Ｖｒ１２１、Ｖｒ１２９）に対応して、図１０のサブデコーダ１１−ｉＢは、第１乃至第１１のサブデコーダ１１−１Ｂ〜１１−９Ｂとなり、それぞれから隣接９個の参照電圧Ｖｒ（８ｋ−７）、Ｖｒ（８ｋ−６）、Ｖｒ（８ｋ−５）、Ｖｒ（８ｋ−４）、Ｖｒ（８ｋ−３）、Ｖｒ（８ｋ−２）、Ｖｒ（８ｋ−１）、Ｖｒ（８ｋ）、Ｖｒ（８ｋ＋１）（但し、ｋは９行、ｈ列の２次元配列における列番号ｊ（＝１、２、・・・、ｈ、ｈ＝１６）に対応）のいずれか１つの参照電圧を出力する。

詳しくは第１のサブデコーダ１１−１Ｂにおいて、第１ビットグループの下位側ビット（Ｄ４、Ｄ４Ｂ）に接続するＮｃｈトランジスタ（パストランジスタ、スイッチトランジスタ）で、第１の参照電圧グループ２０−１Ｂにおいて連続する２つの参照電圧（Ｖｒ１、Ｖｒ９）、（Ｖｒ１７、Ｖｒ２５）、・・・、（Ｖｒ１１３、Ｖｒ１２１）の一方を選択し、上位ビット（Ｄ５、Ｄ５Ｂ）に接続するＮｃｈトランジスタでは（Ｄ４、Ｄ４Ｂ）に接続するＮｃｈトランジスタで選択された２つの参照電圧の一方を選択し、同様にして、上位のビットでは、１つ下位のビットに接続するＮｃｈトランジスタで選択された２つの参照電圧の一方を選択し、（Ｄ７、Ｄ７Ｂ）に接続するＮｃｈトランジスタでは、１つ下位のビット（Ｄ６、Ｄ６Ｂ）に接続するＮｃｈトランジスタで選択された２つの参照電圧の一方を選択しＶｒ（８ｋ−７）を出力する。このとき、同様にして、第２〜第９のサブデコーダ１１−２Ｂ〜１１−９Ｂでは、第１ビットグループ（Ｄ４、Ｄ４Ｂ）〜（Ｄ７、Ｄ７Ｂ）に基づき、それぞれ、Ｖｒ（８ｋ−６）、Ｖｒ（８ｋ−５）、Ｖｒ（８ｋ−４）、Ｖｒ（８ｋ−３）、Ｖｒ（８ｋ−２）、Ｖｒ（８ｋ−１）、Ｖｒ（８ｋ）、Ｖｒ（８ｋ＋１）を選択出力する。

図１０において、サブデコーダ１１−ｉＢのトランジスタスイッチ（Ｎｃｈトランジスタ）の数は３０個である。９個のサブデコーダ１１−１Ｂ〜１１−９Ｂでトランジスタスイッチの総数は２７０個となる。本実施例では、上位４ビット（Ｄ４〜Ｄ７、Ｄ４Ｂ〜Ｄ７Ｂ）により、１６個の参照電圧を下位側ビット（Ｄ４、Ｄ４Ｂ）から上位側ビット（Ｄ７、Ｄ７Ｂ）へ向かって順次選択する。トーナメント型構成のため、図３９のような配線交差が生じない。

図１１は、図９のサブデコーダ１３Ｂの構成の一例を示す図である。第２ビットグループの下位４ビット（Ｄ０〜Ｄ３、Ｄ０Ｂ〜Ｄ３Ｂ）のうちの上位ビット（Ｄ３、Ｄ３Ｂ）から下位ビット側へ順次選択していく構成とされる。

Ｖｒ（８ｋ−７）、Ｖｒ（８ｋ−６）、Ｖｒ（８ｋ−５）、Ｖｒ（８ｋ−４）、Ｖｒ（８ｋ−３）は、それぞれ、Ｄ３Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタ（パストランジスタ、スイッチトランジスタ）を介してノードＮ６、Ｎ７、Ｎ８、Ｎ９、Ｎ１０に接続される。

Ｖｒ（８ｋ−３）、Ｖｒ（８ｋ−２）、Ｖｒ（８ｋ−１）、Ｖｒ（８ｋ）、Ｖｒ（８ｋ＋１）は、それぞれ、Ｄ３の１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ６、Ｎ７、Ｎ８、Ｎ９、Ｎ１０に接続される。

ノードＮ６、Ｎ７、Ｎ８はそれぞれＤ２Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ３、Ｎ４、Ｎ５に接続される。

ノードＮ８、Ｎ９、Ｎ１０はそれぞれＤ２の１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ３、Ｎ４、Ｎ５に接続される。

ノードＮ３、Ｎ４はそれぞれＤ１Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ１、Ｎ２に接続される。

ノードＮ４、Ｎ５はそれぞれＤ１の１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ１、Ｎ２に接続される。

ノードＮ１は端子Ｔ１に接続され、Ｄ０Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介して端子Ｔ２に接続される。

ノードＮ２はＤ０の１／０でオン／オフ制御されるＮｃｈトランジスタを介して端子Ｔ２に接続される。

図１１において、（Ｄ２、Ｄ２Ｂ）〜（Ｄ０、Ｄ０Ｂ）によりオン／オフ制御される構成は図５と同様である。したがって、図６に示したように、（Ｄ１、Ｄ１Ｂ）、（Ｄ０、Ｄ０Ｂ）のデコード順序を入れ替えた構成としてもよい。

図１１に示した回路において、配線交差が生じるが、配線交差箇所は３箇所と比較的少ないため、レイアウト面積の影響（面積増）は小さい。

図１２は、本発明の第５の実施例の構成を示す図であり、図９の変更例を示す図である。第１乃至第９のサブデコーダ１１−１Ｂ〜１１−９Ｂの配置を、
Ｖｒ（８ｋ−７）を選択出力する第１のサブデコーダ１１−１Ｂと
Ｖｒ（８ｋ＋１）を選択出力する第９のサブデコーダ１１−９Ｂと、
がそれぞれＶｒ（８ｋ−３）を選択出力する第５のサブデコーダ１１−５Ｂと隣接するように配置されている。

Ｖｒ（８ｋ−５）を選択出力する第３のサブデコーダ１１−３Ｂと
Ｖｒ（８ｋ−１）を選択出力する第７のサブデコーダ１１−７Ｂと、
が隣接するように配置されている。

Ｖｒ（８ｋ−４）を選択出力する第４のサブデコーダ１１−４Ｂと
Ｖｒ（８ｋ）を選択出力する第８のサブデコーダ１１−８Ｂと、
が隣接するように配置されている。

Ｖｒ（８ｋ−６）を選択出力する第２のサブデコーダ１１−２Ｂと
Ｖｒ（８ｋ−２）を選択出力する第６のサブデコーダ１１−６Ｂと、
が隣接するように配置されている。

これによりサブデコーダ１３Ｂ’には、参照電圧Ｖｒ（８ｋ−３）がＶｒ（８ｋ−７）及びＶｒ（８ｋ＋１）のそれぞれと隣接して入力され、Ｖｒ（８ｋ−１）とＶｒ（８ｋ−５）、及び、Ｖｒ（８ｋ）とＶｒ（８ｋ−４）、及び、Ｖｒ（８ｋ−２）とＶｒ（８ｋ−６）がそれぞれ隣接して入力される。

図１３は、図１２のサブデコーダ１３Ｂ’の構成の一例を示す図である。図１３を参照すると、Ｖｒ（８ｋ−７）、Ｖｒ（８ｋ−６）、Ｖｒ（８ｋ−５）、Ｖｒ（８ｋ−４）、Ｖｒ（８ｋ−３）はそれぞれＤ３Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタ（パストランジスタ、スイッチトランジスタ）を介してノードＮ６、Ｎ７、Ｎ８、Ｎ９、Ｎ１０に接続される。

Ｖｒ（８ｋ−３）、Ｖｒ（８ｋ−２）、Ｖｒ（８ｋ−１）、Ｖｒ（８ｋ）、Ｖｒ（８ｋ＋１）はそれぞれＤ３の１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ６、Ｎ７、Ｎ８、Ｎ９、Ｎ１０に接続される。

ノードＮ６、Ｎ７、Ｎ８はそれぞれＤ２Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ３、Ｎ４、Ｎ５に接続される。

ノードＮ８、Ｎ９、Ｎ１０はそれぞれＤ２の１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ３、Ｎ４、Ｎ５に接続される。

ノードＮ３、Ｎ４はそれぞれＤ１Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ１、Ｎ２に接続される。

ノードＮ４、Ｎ５はそれぞれＤ１の１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ１、Ｎ２に接続される。

ノードＮ１は端子Ｔ１に接続され、Ｄ０Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介して端子Ｔ２に接続される。

ノードＮ２はＤ０の１／０でオン／オフ制御されるＮｃｈトランジスタを介して端子Ｔ２に接続される。

サブデコーダ１１−１Ｂ〜１１−９Ｂの配置の最適化により、サブデコーダ１３Ｂ’の配線交差箇所（特に（Ｄ３、Ｄ３Ｂ）と（Ｄ２、Ｄ２Ｂ）のスイッチトランジスタ間）が、図１１の構成よりも、大幅削減され、デコーダ１０Ｂ’のレイアウト面積を削減できる。スイッチトランジスタの数は、図１１の構成と同じである。

図１４は、図２の仕様において、Ｓを４とした実施例（図３、図７）のデコーダ１０Ａ、１０Ａ’、及び、Ｓを８とした実施例（図９、図１１）のデコーダ１０Ｂ、１０Ｂ’のスイッチトランジスタ数を、８ビット（ｍ＝８）、１０ビット（ｍ＝１０）について示す。なお、図１４において、１０ビットの構成は、８ビットを拡張した構成とした。

本実施例によれば、スイッチトランジスタ数は、図３５のデコーダ１０Ｄのスイッチトランジスタ数（８ビットで３８６個、１０ビットで１５３８個）と比べて、大幅に削減され、省面積化が実現できる。また、Ｓ（２のべき乗、且つ、４以上の整数）の値が大きいほど、省面積効果も大きい。さらに、配線交差箇所が少ない。したがって、配線交差によるレイアウト面積増も生じない。

なお、Ｓを大とした構成の場合には、サブデコーダ１１−１〜１１−（Ｓ＋１）の配置の最適化により、サブデコーダ１３内部の配線交差箇所を減らすことで、レイアウト面積の増大を抑制できる。

図１５（Ａ）は、図１の実施例(参照電圧が（ｈ×Ｓ＋１）個で、図３３に示す２次元配列の構成)について図２とは異なる第２の仕様を説明する図である。図１５（Ａ）に示す仕様は、図１において、デジタル入力信号のビット数ｍ＝８、ｎ＝３、参照電圧をＶｒ１〜Ｖ６５とした場合である。図１５（Ｂ）は、図１５（Ａ）の仕様に対応した図１の増幅回路３０（内挿アンプ３０Ｃ）の構成を示している。

図１５（Ａ）のレベル（０〜２５５）は、内挿アンプ３０Ｃの出力電圧レベルであり、０〜２５６のレベルが出力可能とされる。Ｖｒｅｆ欄は、レベル（内挿アンプ３０Ｃの出力電圧レベル）と参照電圧Ｖｒ１〜Ｖｒ６５との対応を示している。参照電圧Ｖｒ１〜Ｖｒ６４はそれぞれ４レベルおきに設定され、図１５（Ａ）では偶数レベル０、４、８、・・・、２５２に対応している。参照電圧Ｖｒ６５は、レベル２５５の次のレベル（レベル２５６相当）に対応している。図１５（Ａ）のＴ１、Ｔ２、Ｔ３は増幅回路３０の入力端子である。

図１５（Ｂ）の内挿アンプ３０Ｃは、３つの端子Ｔ１、Ｔ２、Ｔ３の電圧をＶ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）として、Ｖｏｕｔ＝（Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋２×Ｖ（Ｔ３））／４の電圧を出力する。出力電圧Ｖｏｕｔは、入力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）に対して、１対１対２の比率で重み付け平均した内挿電圧となっている。本実施例においては、図１のデコーダ１０で選択された２つの参照電圧（Ｖｏ１、Ｖｏ２）は、内挿アンプ３０Ｃの入力端子Ｔ１、Ｔ２、Ｔ３に、図１５（Ａ）のＴ１、Ｔ２、Ｔ３に示すような組み合わせで入力され、内挿アンプ３０Ｃから、対応するレベルが出力される。具体的には、参照電圧（Ｖｏ１、Ｖｏ２）が同一のときは、Ｖｏｕｔ＝Ｖｏ１（＝Ｖｏ２）、参照電圧（Ｖｏ１、Ｖｏ２）が異なるときは、Ｖｏｕｔ＝（Ｖｏ１＋Ｖｏ２）／４、又は、Ｖｏｕｔ＝（Ｖｏ１＋Ｖｏ２）×２／４、又は、Ｖｏｕｔ＝（Ｖｏ１＋Ｖｏ２）×３／４とされる。

図１６は、本発明の第６の実施例の構成を説明する図である。本実施例は、図１５（Ａ）の仕様にしたがう図１の実施例の構成を示す図であり、図１において、Ｓ＝４とされる。

図１６を参照すると、参照電圧は、５個（Ｓ＝４）の参照電圧グループ２０−１Ｃ〜２０−５Ｃに分けられ、図３３において５行、ｈ列の２次元配列の構成とされる。デコーダ１０Ｃは、ｍ＝８、ｎ＝４とされ、上位４ビット（Ｄ７〜Ｄ４、Ｄ７Ｂ〜Ｄ４Ｂ）に応じてそれぞれ１個の電圧（Ｖｒ（４ｋ−３）〜Ｖｒ（４ｋ＋１））を選択出力する５個のサブデコーダ１１−１Ｃ〜１１−５Ｃ、下位３ビット（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）に応じて隣接５個の電圧（Ｖｒ（４ｋ−３）、Ｖｒ（４ｋ−２）、Ｖｒ（４ｋ−１）、Ｖｒ（４ｋ）、Ｖｒ（４ｋ＋１））から隣接又は同一参照電圧２個（Ｖｏ１、Ｖｏ２）を選択出力するサブデコーダ１３Ｃを備えている。

図１６は、図１５（Ａ）において、１６個の連続するレベルを１区間に設定して、隣接する４つの参照電圧を割当て、１区間の上位側の３つのレベルに対して隣の区間の最低レベルの１つの参照電圧を共有し、レベル０〜２５５の総数２５６の電圧レベルを１６個の区間に分割し、参照電圧の個数を４×１６＋１＝６５としている。

より詳細には、例えばレベル０〜１５の区間（第１区間）には、参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４が割当てられ、レベル０〜１２は第１区間に割当てられた参照電圧のうち同一又は隣接の２つの参照電圧の内挿で生成され、第１の区間の高位側の３つのレベル１３、１４、１５では、第２の区間（レベル１６〜３１）の最低レベルの参照電圧Ｖｒ５と、第１の区間の参照電圧Ｖｒ４の内挿で生成される。同様に、レベル２４０〜２５５の第１６区間には参照電圧Ｖｒ６１、Ｖｒ６２、Ｖｒ６３、Ｖｒ６４が割当てられ、第３２区間の高位側の３つのレベル２５３、２５４、２５５では、区間外の参照電圧Ｖｒ６５と、第１６区間の参照電圧Ｖｒ６４の内挿で生成される。

図１７は、図１６のサブデコーダ１１−１Ｃ〜１１−５Ｃの構成の一例を示す図である。図１５（Ａ）の仕様の場合、サブデコーダ１１−１Ｃ〜１１−５Ｃは同一構成となり、各サブデコーダを１１−ｉＣ（ｉ＝１〜５）で示す。１１−ｉＣでは、上位４ビット（Ｄ４〜Ｄ７、Ｄ４Ｂ〜Ｄ７Ｂ）によりｈ個（＝１６個）の参照電圧を下位側ビット（Ｄ４、Ｄ４Ｂ）から上位側ビット（Ｄ７、Ｄ７Ｂ）へ向かって順次選択する。なお、図１７では、図面作成の都合で、１６個の参照電圧を１組として、ｈ（＝１６）個の参照電圧がサブデコーダ１１−ｉＣに入力される構成として示されているが、第１の参照電圧グループ２０−１Ｃ（Ｖｒ１、Ｖｒ５、Ｖｒ９、・・・、Ｖｒ５７、Ｖｒ６１）、第２の参照電圧グループ２０−２Ｃ（Ｖｒ２、Ｖｒ６、Ｖｒ１０、・・・、Ｖｒ５８、Ｖｒ６２）、・・・第５の参照電圧グループ２０−５Ｃ（Ｖｒ５、Ｖｒ９、Ｖｒ１２、・・・、Ｖｒ６１、Ｖｒ６５）に対応して、図１７のサブデコーダ１１−ｉＣはサブデコーダ１１−１Ｃ〜１１−５Ｃとなり、それぞれから隣接５個の参照電圧Ｖｒ（４ｋ−３）、Ｖｒ（４ｋ−２）、Ｖｒ（４ｋ−１）、Ｖｒ（４ｋ）、Ｖｒ（４ｋ＋１）（但し、ｋは５行、ｈ列の２次元配列における列番号ｊ（＝１、２、・・・、ｈ、ｈ＝１６）に対応）のいずれか１つの参照電圧を出力する。

第１のサブデコーダ１１−１Ｃにおいて、第１ビットグループの下位側ビット（Ｄ４、Ｄ４Ｂ）に接続するＮｃｈトランジスタ（パストランジスタ、スイッチトランジスタ）で、第１の参照電圧グループ２０−１Ｃにおいて連続する２つの参照電圧（Ｖｒ１、Ｖｒ５）、（Ｖｒ９、Ｖｒ１３）、・・・、（Ｖｒ４９、Ｖｒ５３）、（Ｖｒ５７、Ｖｒ６１）の一方を選択し、上位ビット（Ｄ５、Ｄ５Ｂ）に接続するＮｃｈトランジスタでは（Ｄ４、Ｄ４Ｂ）に接続するＮｃｈトランジスタで選択された２つの参照電圧の一方を選択し、同様にして、上位のビットでは、１つ下位のビットに接続するＮｃｈトランジスタで選択された２つの参照電圧の一方を選択し、（Ｄ７、Ｄ７Ｂ）に接続するＮｃｈトランジスタでは、１つ下位のビット（Ｄ６、Ｄ６Ｂ）に接続するＮｃｈトランジスタで選択された２つの参照電圧の一方を選択しＶｒ（４ｋ−３）を出力する。このとき、同様にして、第２〜第５のサブデコーダ１１−２Ｃ〜１１−５Ｃでは、第１ビットグループ（Ｄ４〜Ｄ７、Ｄ４Ｂ〜Ｄ７Ｂ）に基づき、それぞれ、Ｖｒ（４ｋ−２）、Ｖｒ（４ｋ−１）、Ｖｒ（４ｋ）、Ｖｒ（４ｋ＋１）を選択出力する。

図１７において、サブデコーダ１１−ｉＣのトランジスタスイッチの数は３０個である。５個のサブデコーダ１１−１Ｃ〜１１−５Ｃでトランジスタスイッチの総数は１５０個となる。またサブデコーダ１１−ｉＣでは、上位４ビット（Ｄ４〜Ｄ７、Ｄ４Ｂ〜Ｄ７Ｂ）により１６個の参照電圧を下位側ビット（Ｄ４、Ｄ４Ｂ）から上位側ビット（Ｄ７、Ｄ７Ｂ）へ向かって順次選択するトーナメント型構成のため、図３９のような配線交差が生じない。

図１８は、図１６のサブデコーダ１３Ｃの構成の一例を示す図である。図１８を参照すると、Ｖｒ（４ｋ−３）、Ｖｒ（４ｋ−２）、Ｖｒ（４ｋ−１）は、Ｄ３Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ１３、Ｎ１４、Ｎ１５にそれぞれ接続される。

Ｖｒ（４ｋ−１）、Ｖｒ（４ｋ）、Ｖｒ（４ｋ＋１）は、Ｄ３の１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ１３、Ｎ１４、Ｎ１５にそれぞれ接続される。

ノードＮ１３、Ｎ１４は、Ｄ２Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ１１、Ｎ１２にそれぞれ接続される。

ノードＮ１４、Ｎ１５は、Ｄ２の１／０でオン／オフ制御されるＮｃｈトランジスタを介してノードＮ１１、Ｎ１２にそれぞれ接続される。

ノードＮ１１は、端子Ｔ２に接続され、Ｄ１Ｂ、Ｄ０Ｂの１／０でオン／オフ制御されるＮｃｈトランジスタを介して端子Ｔ３、Ｔ１にそれぞれ接続される。

ノードＮ１２は、Ｄ１、Ｄ０の１／０でオン／オフ制御されるＮｃｈトランジスタを介して端子Ｔ３、Ｔ１にそれぞれ接続される。

図１８のサブデコーダ１３Ｃは、下位４ビット（Ｄ０〜Ｄ３、Ｄ０Ｂ〜Ｄ３Ｂ）のうちの上位ビット（Ｄ３、Ｄ３Ｂ）から下位ビット側へ順次選択していく構成とされ、配線交差が生じるが、交差箇所は少ないのでレイアウト面積への影響は小さい。

図３７は、図１６に示した増幅回路３０Ｃの構成を示す図である。共通接続されたソースが電流源２０７に接続され、ゲートが端子Ｔ１（電圧Ｖ（Ｔ１））と出力端子３（出力端子電圧Ｖｏｕｔ）にそれぞれ接続されたＮｃｈトランジスタ２０１、２０２よりなる第１の差動対と、共通接続されたソースが電流源２０８（電流値は電流源２０７の電流値Ｉと等しい）に接続されゲートがＴ２（電圧Ｖ（Ｔ２））と出力端子３にそれぞれ接続されたＮｃｈトランジスタ２０３、２０４よりなる第２の差動対と、共通接続されたソースが電流源２０９（電流値は電流源２０７の電流値Ｉの２倍）に接続されゲートがＴ２（電圧Ｖ（Ｔ３））と出力端子３にそれぞれ接続されたＮｃｈトランジスタ２０５、２０６（ゲート幅は２Ｗ）よりなる第２の差動対と、を備え、Ｎｃｈトランジスタ２０１、２０３、２０５の共通接続されたドレインと電源ＶＤＤ間に接続されたＰｃｈトランジスタ２１０と、Ｎｃｈトランジスタ２０２、２０４、２０６の共通接続されたドレインと電源ＶＤＤ間に接続され、ゲートとドレインが接続されるとともに、ゲートがＰｃｈトランジスタ２１０のゲートに接続されるＰｃｈトランジスタ２１１とを備え、Ｐｃｈトランジスタ２１０のドレインとＮｃｈトランジスタ２０１、２０３、２０５の共通接続されたドレインとの接続点が入力端に接続され、出力端が出力端子３に接続されている増幅段２１２を備えている。Ｐｃｈトランジスタ２１０、２１１はカレントミラーを構成する。Ｎｃｈトランジスタ２０１、２０２、２０３、２０４の利得係数をβとすると、Ｎｃｈトランジスタ２０５、２０６利得係数は２βとなる。したがって、トランジスタ２０１〜２０６のドレイン電流はＩＤ１、ＩＤ２、ＩＤ３、ＩＤ４、ＩＤ５、ＩＤ６は以下で与えられる。

ＩＤ１＝（β／２）（Ｖ（Ｔ１）−ＶＴＨ））＾２ ・・・（７）
ＩＤ２＝（β／２）（Ｖｏｕｔ−ＶＴＨ））＾２ ・・・（８）
ＩＤ３＝（β／２）（Ｖ（Ｔ２）−ＶＴＨ））＾２ ・・・（９）
ＩＤ４＝（β／２）（Ｖｏｕｔ−ＶＴＨ））＾２ ・・・（１０）
ＩＤ５＝２（β／２）（Ｖ（Ｔ３）−ＶＴＨ））＾２ ・・・（１１）
ＩＤ６＝２（β／２）（Ｖｏｕｔ−ＶＴＨ））＾２ ・・・（１２）

電流ＩＤ２＋ＩＤ４＋ＩＤ６はカレントミラーの入力側のＰｃｈトランジスタ２１１に流れる電流（入力電流）であり、電流ＩＤ１＋ＩＤ３＋ＩＤ５はカレントミラー回路の出力側のＰｃｈトランジスタ２１０に流れる電流（出力電流）である。カレントミラー回路の入力電流が出力電流に等しくなる。

ＩＤ１＋ＩＤ３＋ＩＤ５＝ＩＤ２＋ＩＤ４＋ＩＤ６ ・・・（１３）

ＩＤ１〜ＩＤ６の括弧を展開して式（１３）に代入し、ＶＴＨの一次項に関して両辺を等しいとして、
Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋２×Ｖ（Ｔ３）＝４×Ｖｏｕｔ、すなわち、出力端子電圧Ｖｏｕｔは、
Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋２×Ｖ（Ｔ３）｝／４ ・・・（１４）
となる。

図１９は、本発明の第７の実施例の構成を示す図である。本実施例はさらに別のＤＡＣ構成を示す図で、特定の階調区間に対して本発明のデコーダを適用した例である。本実施例のＤＡＣは、表示装置の非線形なγ特性に対応した入出力特性に対して好適な構成例である。

図１９を参照すると、このＤＡＣは、ｍビット（ｍは、８等所定の正整数）のデジタルデータに応じて、２つの参照電圧を選択し、それを所定の比率に内挿する電圧レベルを出力する構成において、３つのデコーダ４１、４２、１０Ｆと、内挿アンプ３０とを備えている。

デコーダ４１は、不図示の参照電圧発生回路から出力される複数の参照電圧Ｖｒｄ１〜ＶｒｄＤが入力され、ｍビットのデジタルデータに応じて、２つの参照電圧（Ｖｏ１、Ｖｏ２）として常に同一参照電圧を選択する。

デコーダ４２は、複数の参照電圧ＶｒｄＵ〜ＶｒｄＶが入力され、デコーダブロック４１と同様に、ｍビットのデジタルデータに応じて、２つの参照電圧（Ｖｏ１、Ｖｏ２）として常に同一参照電圧を選択する。

デコーダ１０Ｆは、複数の参照電圧ＶｒＸ〜Ｖｒ｛（ｈ−１）×Ｓ＋Ｙ｝が入力され、ｍビットのデジタルデータに応じて、２つの参照電圧（Ｖｏ１、Ｖｏ２）として、隣接参照電圧又は同一参照電圧を選択する。

内挿アンプ３０は、３つのデコーダ４１、４２、１０Ｆから出力される２つの参照電圧（Ｖｏ１、Ｖｏ２）を共通に入力し、所定の比率で重み付け平均した内挿電圧レベルを増幅出力する。

本実施例においては、内挿アンプ３０を共通として、異なる種類のデコーダを組み合わせて構成することができる。特定の階調区間（図２１のＤＢＬＫ２）に対する本実施例のデコーダ１０Ｆについて以下に詳しく説明する。

図２０は、図１９のデコーダ１０ＦのＤＡＣ構成例を示す図である。図２０において、内挿アンプ３０は、デコーダ１０Ｆと、デコーダ４１、４２（図１９参照）とで共有されている。なお図２０は、複数の参照電圧が（ｈ×Ｓ＋１）個より少ない場合の図１のＤＡＣの構成例でもある。

図２０を参照すると、（ｈ×Ｓ＋１）個より少ない複数の参照電圧ＶｒＸ〜Ｖｒ｛（ｈ−１）×Ｓ＋Ｙ｝は、第１乃至第（Ｓ＋１）の参照電圧グループ２０−１Ｆ〜２０−（Ｓ＋１）Ｆにグループ化される。具体的には、複数の参照電圧ＶｒＸ〜Ｖｒ｛（ｈ−１）×Ｓ＋Ｙ｝は、図３３に示す（Ｓ＋１）行、ｈ列の２次元配列に割当てられた（ｈ×Ｓ＋１）個（ただし、Ｓは２のべき乗、且つ、４以上の整数、及び、ｈは２以上の整数）の参照電圧から、第１乃至第（Ｘ−１）（ただし、１≦Ｘ≦Ｓ）の参照電圧グループに属する２次元配列の第１〜第（Ｘ−１）行、第１列に割当てられた参照電圧（Ｖｒ１〜Ｖｒ（Ｘ−１））が除かれ、また、第（Ｙ＋１）（ただし、１≦Ｘ≦Ｓ）乃至第（Ｓ＋１）の参照電圧グループに属する２次元配列の第（Ｙ＋１）〜第（Ｓ＋１）行、第ｈ列に割当てられた参照電圧（Ｖｒ｛（ｈ−１）×Ｓ＋Ｙ＋１｝〜Ｖｒ（ｈ×Ｓ＋１））が除かれて構成されたものである。

図３４（Ａ）、図３４（Ｂ）は、図２０におけるグループ化の例を示す図で、（ｈ×Ｓ＋１）個より少ない複数の参照電圧（ＶｒＸ、Ｖｒ（Ｘ＋１）、・・・、Ｖｒ（Ｓ＋１）、・・・、Ｖｒ（２×Ｓ＋１）、・・・、Ｖｒ｛（ｈ−１）×Ｓ＋１｝、・・・、Ｖｒ｛（ｈ−１）×Ｓ＋Ｙ｝）に対する２次元配列の構成例である。図３４（Ａ）のグループ化の例においては、Ｙ≧Ｘとされ、第１乃至第（Ｘ−１）の参照電圧グループ２０−１Ｆ〜２０−（Ｘ−１）Ｆは、２次元配列の第１〜第（Ｘ−１）行において、それぞれ第２列から第ｈ列に割当てられた（ｈ−１）個の参照電圧よりなる。第Ｘ乃至第Ｙの参照電圧グループ２０−ＸＦ〜２０−ＹＦは、２次元配列の第Ｘ〜第Ｙ行において、それぞれ第２列から第ｈ列に割当てられたｈ個の参照電圧よりなる。第（Ｙ＋１）乃至第（Ｓ＋１）の参照電圧グループ２０−（Ｙ＋１）Ｆ〜２０−（Ｓ＋１）Ｆは、２次元配列の第（Ｙ＋１）〜第（Ｓ＋１）行において、それぞれ第１列から第（ｈ−１）列に割当てられた（ｈ−１）個の参照電圧よりなる。

図３４（Ｂ）のグループ化の例においては、Ｙ＜Ｘとされ、第１乃至第Ｙの参照電圧グループ２０−１Ｆ〜２０−ＹＦは、２次元配列の第１〜第Ｙ行において、それぞれ第２列から第ｈ列に割当てられた（ｈ−１）個の参照電圧よりなる。第（Ｙ＋１）乃至第（Ｘ−１）の参照電圧グループ２０−（Ｙ＋１）Ｆ〜２０−（Ｘ−１）Ｆは、２次元配列の第（Ｙ＋１）〜第（Ｘ−１）行において、それぞれ第２列から第（ｈ−１）列に割当てられた（ｈ−２）個の参照電圧よりなる。第Ｘ乃至第（Ｓ＋１）の参照電圧グループ２０−ＸＦ〜２０−（Ｓ＋１）Ｆは、２次元配列の第Ｘ〜第（Ｓ＋１）行において、それぞれ第１列から第（ｈ−１）列に割当てられた（ｈ−１）個の参照電圧よりなる。

図２０において、第１乃至第（Ｓ＋１）の参照電圧グループ２０−１Ｆ〜２０−（Ｓ＋１）Ｆは、図３４（Ａ）のグループ化に対応している。

図２０において、デコーダ１０Ｆは、ｍビットのデジタルデータに応じて、同一の又は隣接する２つの参照電圧を選択する。デコーダ１０Ｆは、ｍビットのうち第１ビットグループ（上位側ビットＤ（ｍ−１）〜Ｄｎ及びその相補信号Ｄ（ｍ−１）Ｂ〜ＤｎＢ）（但し、ｍ＞ｎ）の値に応じて、２次元配列の対応する列に割当てられた最大（Ｓ＋１）個の参照電圧を選択する第１〜第（Ｓ＋１）のサブデコーダ１１−１Ｆ〜１１−（Ｓ＋１）Ｆと、第１乃至第（Ｓ＋１）のサブデコーダ１１−１Ｆ〜１１−（Ｓ＋１）Ｆで選択された最大（Ｓ＋１）個の参照電圧を並列に入力し、ｍビットのうち第２のビットグループ（下位側ビットＤ（ｎ−１）〜Ｄ０及びその相補信号Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の値に応じて、重複を含む２個の参照電圧（Ｖｏ１、Ｖｏ２）を選択出力するサブデコーダ１３を備えている。

内挿アンプ３０は、デコーダ１０Ｆで選択された２個の参照電圧（Ｖｏ１、Ｖｏ２）を入力し、所定の比率で重み付け平均した内挿電圧レベルを増幅出力する。

また、デコーダ１０Ｆにおいて、第２のビットグループ（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）のうちの少なくとも１ビットの信号が、第Ｘのサブデコーダ１１−ＸＦに入力され、複数の参照電圧ＶｒＸ〜Ｖｒ｛（ｈ−１）×Ｓ＋Ｙ｝のうちの最小レベルの参照電圧ＶｒＸの選択が制御されている。

あるいは、第２のビットグループ（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の少なくとも１ビットの信号が、第Ｙのサブデコーダ１１−ＹＦに入力され、複数の参照電圧ＶｒＸ〜Ｖｒ｛（ｈ−１）×Ｓ＋Ｙ｝のうちの最大レベルの参照電圧Ｖｒ｛（ｈ−１）×Ｓ＋Ｙ｝の選択が制御されている。

なお、参照電圧ＶｒＸ又はＶｒ｛（ｈ−１）×Ｓ＋Ｙ｝の選択制御は、第２のビットグループ（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の少なくとも１ビットの信号で選択した後に、第１ビットグループ（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の各信号で選択する構成が簡単である。

サブデコーダ１１−１Ｆ〜１１−（Ｓ＋１）Ｆは、それぞれ、第１ビットグループＤ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の下位側ビット（Ｄｎ、ＤｎＢ）から、上位側ビット（Ｄ（ｍ−１）、Ｄ（ｍ−１）Ｂ）へ向かう順でデコードする。

サブデコーダ１３は、図１のサブデコーダ１３と同様に、第２のビットグループ（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の最上位ビットである（Ｄ（ｎ−１）、Ｄ（ｎ−１）Ｂ）から順にデコードする。なお、Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂのうちの下位側の一部のビットのデコード順を入替えてもよい（例えば、（Ｄ１、Ｄ１Ｂ）と（Ｄ０、Ｄ０Ｂ）のデコード順の入替えなど）。

図２０のデコーダ１０Ｆは、図１と同様に、参照電圧のグループ化数は（Ｓ＋１）（ただし、Ｓは４以上の２のべき乗）であり、第１の参照電圧グループ２０−１Ｆと第（Ｓ＋１）の参照電圧グループ２０−（Ｓ＋１）Ｆで重複する参照電圧の数はＳの値が大きいほど削減される。この結果、サブデコーダ１１−１Ｆ〜１１−（Ｓ＋１）Ｆのスッチトランジスタ数が削減され、省面積化が可能となる。

図２１は、図１９及び図２０の実施例に関する具体的な仕様の一例（第三の仕様）を説明する図である。図２１の仕様に対応する図１９の内挿アンプ３０として、図２（Ｂ）の内挿アンプ３０Ａが用いられる。

図２１に示す仕様は、図１９において、デジタル入力信号のビット数ｍ＝８、ｎ＝３、参照電圧をＶｒｄ１〜Ｖｒｄ４、Ｖｒ３〜Ｖｒ１２７、Ｖｒｄ５〜Ｖｒｄ８とした場合である。

図２１において、レベル欄（０〜２５５）は、内挿アンプ３０Ａの出力電圧レベルであり、３つのデコーダ４１、４２、１０Ｆへ入力される８ビットのデジタル入力信号に対応して、０〜２５５の２５６レベルが出力可能とされる。Ｖｒｅｆ欄は、出力レベルと参照電圧との対応を示している。図２１は、図２の参照電圧Ｖｒ１〜Ｖｒ１２９から、参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ１２８、Ｖｒ１２９が除かれ、参照電圧Ｖｒｄ１〜Ｖｒｄ４、Ｖｒｄ５〜Ｖｒｄ８が追加されている。

レベル０〜３は、デコーダ４１に対応し、内挿アンプ３０Ａの２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））に常に同一参照電圧を選択（Ｖｏ１＝Ｖｏ２）する。このレベル０〜３よりなるレベルブロックをＤＢＬＫ１とする。ＤＢＬＫ１の参照電圧は出力電圧のレベル０〜３に対応してＶｒｄ０、Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３よりなる。出力電圧のレベル０〜３はＤＢＬＫ１の参照電圧Ｖｒｄ０〜Ｖｒｄ３と１対１対応であり、参照電圧Ｖｒｄ０〜Ｖｒｄ３の設定により非線形な特性にも対応できる。

レベル４〜２５１は、デコーダ１０Ｆに対応し、内挿アンプ３０Ａの２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））として、重複も含めて隣接参照電圧を選択する。このレベル４〜２５１よりなるレベルブロックをＤＢＬＫ２とする。ＤＢＬＫ２の参照電圧は出力電圧のレベル４〜２５１の２レベルおき（偶数レベル４、６、・・・、２５０）に対応したＶｒ３〜Ｖｒ１２６に加えて、レベル２５１より１レベル高位のＶｒ１２７よりなる。レベル２５１は、Ｖｒ１２７とＶｒ１２６の内挿により生成される。出力電圧のレベル４〜２５１はＤＢＬＫ２の参照電圧Ｖｒ３〜Ｖｒ１２７の内挿出力で生成されるため、線形性の高い特性として適用するのが好ましい。

レベル２５２〜２５５は、デコーダ４２に対応し、内挿アンプ３０Ａの２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））に常に同一参照電圧を選択（Ｖｏ１＝Ｖｏ２）する。このレベル２５２〜２５５よりなるレベルブロックをＤＢＬＫ３とする。ＤＢＬＫ３の参照電圧はレベル２５２〜２５５に対応してＶｒｄ５、Ｖｒｄ６、Ｖｒｄ７、Ｖｒｄ８よりなる。ＤＢＬＫ２の参照電圧Ｖｒ１２７とＤＢＬＫ３の参照電圧Ｖｒｄ５を同一電圧としてもよい。出力電圧のレベル２５２〜２５５はＤＢＬＫ３の参照電圧Ｖｒｄ５〜Ｖｒｄ８と１対１対応であり、参照電圧Ｖｒｄ５〜Ｖｒｄ８の設定により非線形な特性にも対応できる。

図２２（Ａ）、（Ｂ）は、図２１の仕様にしたがう、図１９のデコーダ４１、４２の構成例を示す図である。図２２（Ａ）のデコーダ４１は、図１９でＤ＝４とされ、参照電圧グループ２１の４個の参照電圧Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３、Ｖｒｄ４が入力され、最下位ビット（Ｄ０、Ｄ０Ｂ）によってオン／オフ制御されるＮｃｈトランジスタ（パストランジスタ、スイッチトランジスタ）で隣接する２つの参照電圧（Ｖｒｄ１、Ｖｒｄ２）、（Ｖｒｄ３、Ｖｒｄ４）の一方を選択し、その上位ビット（Ｄ１、Ｄ１Ｂ）に接続するＮｃｈトランジスタでは、（Ｄ０、Ｄ０Ｂ）に接続するＮｃｈトランジスタで選択された２つの参照電圧の一方を選択する。さらに（Ｄ１、Ｄ１Ｂ）に接続するＮｃｈトランジスタで選択された１つの参照電圧は、２つの経路に分けられて、それぞれＤ２Ｂ〜Ｄ７Ｂに接続するＮｃｈトランジスタにより選択制御され、ＶｒｄＨ（Ｈ＝１，２，３，４）として２つの経路に対応した２つの端子へ出力される。このとき内挿アンプ３０Ａには常に２つの同一参照電圧が入力される。

図２２（Ｂ）のデコーダ４２は、図１９でＵ＝５、Ｖ＝８とされ、参照電圧グループ２２の４個の参照電圧Ｖｒｄ５、Ｖｒｄ６、Ｖｒｄ７、Ｖｒｄ８が入力され、（Ａ）と同様に（Ｄ０、Ｄ０Ｂ）、（Ｄ１、Ｄ１Ｂ）に接続するＮｃｈトランジスタで１つの参照電圧が選択される。さらに２つの経路に分けられて、それぞれＤ２〜Ｄ７に接続するＮｃｈトランジスタにより選択制御され、ＶｒｄＨ（Ｈ＝５，６，７，８）として２つの端子へ出力される。内挿アンプ３０Ａには常に２つの同一参照電圧が入力される。

図２３は、本発明の第８の実施例の構成を示す図である。本実施例は、図２１のレベルブロックＤＢＬＫ２の仕様にしたがった図２０の構成の一例を示す図である。ＤＢＬＫ２に対応したレベル４〜２５１を出力するための参照電圧は、Ｖｒ３〜Ｖｒ１２７で、図２０のＶｒＸ、ＶｒＹはそれぞれＶｒ３、Ｖｒ１２７となる。図２３は、参照電圧グループを５個とした場合（Ｓ＝４）の実施例の構成を示す図である。参照電圧は５個（Ｓ＝４）の参照電圧グループ２０−１ＦＡ〜２０−５ＦＡに分けられ、図３４（Ａ）において５行、ｈ（＝３２）列の２次元配列の構成とされる。

図２３を参照すると、このデコーダ１０ＦＡは、デジタル信号のビット数ｍ＝８、ｎ＝３とされ、上位５ビット（Ｄ７〜Ｄ３、Ｄ７Ｂ〜Ｄ３Ｂ）に応じて、２次元配列の対応する列（例えば第ｋ列、但しｋ＝１、２、・・・、ｈ（ｈ＝３２）のいずれかの値）に割当てられた最大５個の参照電圧（Ｖｒ（４ｋ−３）〜Ｖｒ（４ｋ＋１））を選択出力する５個のサブデコーダ１１−１ＦＡ〜１１−５ＦＡを備える。但し、第ｋ列がｋ＝１のときは、Ｖｒ（４ｋ−３）、Ｖｒ（４ｋ−２）を除く３個の参照電圧（Ｖｒ（４ｋ−１）、Ｖｒ（４ｋ）、Ｖｒ（４ｋ＋１））が選択され、第ｋ列がｋ＝ｈのときは、Ｖｒ（４ｋ）、Ｖｒ（４ｋ＋１）を除く３個の参照電圧（Ｖｒ（４ｋ−３）、Ｖｒ（４ｋ−２）、Ｖｒ（４ｋ―１））が選択される。そしてサブデコーダ１１−１ＦＡ〜１１−５ＦＡで選択された最大５個の参照電圧（Ｖｒ（４ｋ−３）〜Ｖｒ（４ｋ＋１））から、下位３ビット（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）に応じて、隣接又は同一参照電圧２個（Ｖｏ１、Ｖｏ２）を選択出力するサブデコーダ１３Ａを備えている。なおデコーダ１０ＦＡにおいて、第２のビットグループの（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の少なくとも１ビットの信号がサブデコーダ１１−３ＦＡに入力され、最小レベルの参照電圧Ｖｒ３、又は最大レベルの参照電圧Ｖｒ１２７の選択が制御されている。またサブデコーダ１３Ａは、図３のサブデコーダ１３Ａと同様に図５又は図６の構成としてよい。

図２３は、図２１のレベルブロックＤＢＬＫ２において、８の倍数のレベルを基準とした８つの連続するレベルを１区間に設定して、隣接する４つの参照電圧を割当て、１区間の端のレベル（下位から８つ目のレベル）に対して隣の区間の最低レベルの１つの参照電圧を共有する構成とし、レベル４〜２５１を３２個の区間に分割している。ただし、レベル４〜７（第１区間）及びレベル２４８〜２５１（第３２区間）の２つの区間だけは４つの連続するレベルで１区間とされている。すなわち図２３は、図３の構成において、参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ１２８、Ｖｒ１２９を除いた構成と同様となっている。

図２４は、図２３のサブデコーダ１１−１ＦＡ、１１−２ＦＡの構成例を示す図である。図２１の仕様の場合、サブデコーダ１１−１ＦＡ、１１−２ＦＡは同一構成となる。サブデコーダ１１−１ＦＡ、１１−２ＦＡにそれぞれ入力される参照電圧グループ２０−１ＦＡ（Ｖｒ５、Ｖｒ９、・・・、Ｖｒ１２５）、２０−２ＦＡ（Ｖｒ６、Ｖｒ１０、・・・、Ｖｒ１２６）の参照電圧はそれぞれｈ（＝３２）個より１個少ない３１個となる。サブデコーダ１１−１ＦＡ、１１−２ＦＡは、図４のサブデコーダ１１−ｉＡ（ｉ＝１、２）から、Ｄ３Ｂに接続され、各サブデコーダの最低位の参照電圧（Ｖｒ１又はＶｒ２）を選択する１個のＮｃｈトランジスタスイッチが削除された構成とされる。

図２５は、図２３のサブデコーダ１１−４ＦＡ、１１−５ＦＡの構成例を示す図である。図２１の仕様の場合、サブデコーダ１１−４ＦＡ、１１−５ＦＡは同一構成となる。サブデコーダ１１−４ＦＡ、１１−５ＦＡにそれぞれ入力される参照電圧グループ２０−４ＦＡ（Ｖｒ４、Ｖｒ８、・・・、Ｖｒ１２４）、２０−５ＦＡ（Ｖｒ５、Ｖｒ９、・・・、Ｖｒ１２５）の参照電圧はそれぞれｈ（＝３２）個より１個少ない３１個となる。サブデコーダ１１−４ＦＡ、１１−５ＦＡは、図４のサブデコーダ１１−ｉＡ（ｉ＝４、５）から、Ｄ３に接続され、各サブデコーダの最上位の参照電圧（Ｖｒ１２８又はＶｒ１２９）を選択する１個のＮｃｈトランジスタスイッチが削除された構成とされる。

図２６は、図２３のサブデコーダ１１−３ＦＡの構成例を示す図である。図２１の仕様の場合、サブデコーダ１１−３ＦＡに入力される参照電圧グループ２０−３ＦＡ（Ｖｒ３、Ｖｒ７、・・・、Ｖｒ１２７）の参照電圧はｈ（＝３２）個となる。サブデコーダ１１−３ＦＡは、図４のサブデコーダ１１−ｉＡ（ｉ＝３）に、第２のビットグループ（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）の少なくとも１ビットの信号に接続されたトランジスタスイッチ（ＳＷ１１、ＳＷ１２）を追加した構成とされる。

追加のトランジスタスイッチについて以下に説明する。図２１の仕様において、レベルブロックＤＢＬＫ１とＤＢＬＫ２の境界のレベル３、４に着目すると、レベルブロックＤＢＬＫ１に属するレベル３は、同一参照電圧２個（Ｖｒｄ４、Ｖｒｄ４）により生成され、レベルブロックＤＢＬＫ２に属するレベル４は、同一参照電圧２個（Ｖｒ３、Ｖｒ３）により生成される。レベル３、４の選択条件は、第１ビットグループ（Ｄ３〜Ｄ７）の値は同一で、第２ビットグループの値がそれぞれ（Ｄ２、Ｄ１、Ｄ０）＝（０、１、１）と（１、０、０）で異なる。しかしサブデコーダ１３Ａ（図５、図６）では、サブデコーダ１１−３ＦＡで選択された参照電圧Ｖｒ３（Ｖｒ（４ｋ−１）のｋ＝１のとき）は（Ｄ２、Ｄ１、Ｄ０）＝（０、１、１）及び（１、０、０）の両方で選択されるため、レベル３のビット信号の値で参照電圧Ｖｒ３が選択される。すなわち図２１の仕様において、レベル３に対応するビット信号の値が入力されると、ＤＢＬＫ１でＶｒｄ４、ＤＢＬＫ２でＶｒ３の二重選択となり出力異常が発生する。これを防止するため、第２のビットグループ（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）の少なくとも１ビットの信号に接続されたトランジスタスイッチを追加する。参照電圧Ｖｒ３を、レベル３で非選択、レベル４（及びレベル５）で選択するための条件は、Ｄ２＝１、又は、Ｄ１＝０である。図２６では、追加のトランジスタスイッチは、参照電圧Ｖｒ３の供給ノードとノードＮ１１１間に、第１ビットグループの下位側のＤ３Ｂに接続されたＮｃｈトランジスタスイッチと直列形態で接続され、Ｄ２に接続されたＮｃｈトランジスタスイッチＳＷ１１で構成される。Ｄ３Ｂに接続されたスイッチとスイッチＳＷ１１の接続順を入替可能であることは勿論である。

また、スイッチＳＷ１１は、Ｄ２の代わりに、Ｄ１Ｂに接続されたＮｃｈトランジスタスイッチとしてもよい。

また図２１の仕様において、レベルブロックＤＢＬＫ２とＤＢＬＫ３の境界のレベル２５１、２５２、２５３に着目すると、レベルブロックＤＢＬＫ３に属するレベル２５２、２５３は、同一参照電圧２個（Ｖｒｄ５、Ｖｒｄ５）、（Ｖｒｄ６、Ｖｒｄ６）により生成され、レベルブロックＤＢＬＫ２に属するレベル２５１は、隣接参照電圧２個（Ｖｒ１２６、Ｖｒ１２７）の内挿出力により生成される。

レベル２５１、２５２、２５３の選択条件は、第１ビットグループ（Ｄ３〜Ｄ７）の値は同一で、第２ビットグループの値がそれぞれ（Ｄ２、Ｄ１、Ｄ０）＝（０、１、１）と（１、０、０）と（１、０、１）で異なる。しかしサブデコーダ１３Ａ（図５、図６）では、サブデコーダ１１−３ＦＡで選択された参照電圧Ｖｒ１２７（Ｖｒ（４ｋ−１）のｋ＝３２のとき）は（Ｄ２、Ｄ１、Ｄ０）＝（０、１、１）及び（１、０、０）及び（１、０、１）の全てで選択されるため、レベル２５２、２５３で参照電圧Ｖｒ１２７が選択される。すなわち図２１の仕様において、レベル２５２、２５３に対応するビット信号の値が入力されると、レベルブロックＤＢＬＫ３でＶｒｄ５又はＶｒｄ６、レベルブロックＤＢＬＫ２でＶｒ１２７の二重選択となり、出力異常が発生する。

出力異常を防止するためには、第２のビットグループ（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）の少なくとも１ビットの信号に接続されたトランジスタスイッチを追加する。参照電圧Ｖｒ１２７を、レベル２５１で選択、レベル２５２、２５３で非選択とするための条件は、Ｄ２＝０、又は、Ｄ１＝１である。図２６では、追加のトランジスタスイッチは、参照電圧Ｖｒ１２７の供給ノードとノードＮ１１２間に、第１ビットグループの下位側のＤ３に接続されたＮｃｈトランジスタスイッチと直列形態で接続され、Ｄ２Ｂに接続されたＮｃｈトランジスタスイッチＳＷ１２で構成される。スイッチＳＷ１２は、Ｄ２Ｂの代わりに、Ｄ１に接続されたＮｃｈトランジスタスイッチとしてもよい。

図２７は、本発明の第９の実施例の構成を示す図である。本実施例は、図２１のレベルブロックＤＢＬＫ２の仕様にしたがった図２０の構成の別の例を示す図である。ＤＢＬＫ２に対応したレベル４〜２５１を出力するための参照電圧は、Ｖｒ３〜Ｖｒ１２７で、図２０のＶｒＸ、ＶｒＹはそれぞれＶｒ３、Ｖｒ１２７となる。図２７は、参照電圧グループを９個とした場合（Ｓ＝８）の実施例の構成を示す図である。参照電圧は９個（Ｓ＝８）の参照電圧グループ２０−１ＦＢ〜２０−９ＦＢに分けられ、図３４（Ａ）において９行、ｈ（＝１６）列の２次元配列の構成とされる。

図２７を参照すると、このデコーダ１０ＦＢは、デジタル信号のビット数ｍ＝８、ｎ＝４とされ、上位４ビット（Ｄ７〜Ｄ４、Ｄ７Ｂ〜Ｄ４Ｂ）に応じて、２次元配列の対応する列（例えば第ｋ列、但しｋ＝１、２、・・・、ｈ（ｈ＝３２）のいずれかの値）に割当てられた最大９個の参照電圧（Ｖｒ（８ｋ−７）〜Ｖｒ（８ｋ＋１））を選択出力する９個のサブデコーダ１１−１ＦＢ〜１１−９ＦＢを備える。但し、第ｋ列がｋ＝１のときは、Ｖｒ（８ｋ−７）、Ｖｒ（８ｋ−６）を除く７個の参照電圧（Ｖｒ（８ｋ−５）〜Ｖｒ（８ｋ＋１））が選択され、第ｋ列がｋ＝ｈのときは、Ｖｒ（８ｋ）、Ｖｒ（８ｋ＋１）を除く７個の参照電圧（Ｖｒ（８ｋ−７）〜Ｖｒ（８ｋ―１））が選択される。そしてサブデコーダ１１−１ＦＢ〜１１−９ＦＢで選択された最大９個の参照電圧（Ｖｒ（８ｋ−７）〜Ｖｒ（８ｋ＋１））から、下位４ビット（Ｄ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂ）に応じて、隣接又は同一参照電圧２個（Ｖｏ１、Ｖｏ２）を選択出力するサブデコーダ１３Ｂを備えている。なおデコーダ１０ＦＢにおいて、第２のビットグループの（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の少なくとも１ビットの信号がサブデコーダ１１−３ＦＢ又は１１−７ＦＢに入力され、最小レベルの参照電圧Ｖｒ３、又は最大レベルの参照電圧Ｖｒ１２７の選択が制御されている。またサブデコーダ１３Ｂは、図９のサブデコーダ１３Ｂと同様に、図１１の構成、あるいは、図１１と等価の構成としてよい。

図２７は、図２１のレベルブロックＤＢＬＫ２において、１６の倍数のレベルを基準とした１６個の連続するレベルを１区間に設定して、隣接する８個の参照電圧を割当て、１区間の端のレベル（下位から１６個目のレベル）に対して隣の区間の最低レベルの１つの参照電圧を共有する構成とし、レベル４〜２５１を１６個の区間に分割している。ただし、レベル４〜１５（第１区間）及びレベル２４０〜２５１（第１６区間）の２つの区間だけは１２個の連続するレベルで１区間とされている。すなわち図２７は、図９の構成において、参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ１２８、Ｖｒ１２９を除いた構成と同様となっている。

サブデコーダ１１−１ＦＢ、１１−２ＦＢは、図１０のサブデコーダ１１−ｉＡ（ｉ＝１、２）から、Ｄ４Ｂに接続され、各サブデコーダの最低位の参照電圧（Ｖｒ１又はＶｒ２）を選択する１個のＮｃｈトランジスタスイッチが削除された構成とされる。

サブデコーダ１１−８ＦＢ、１１−９ＦＢは、図１０のサブデコーダ１１−ｉＡ（ｉ＝８、９）から、Ｄ４に接続され、各サブデコーダの最上位の参照電圧（Ｖｒ１２８又はＶｒ１２９）を選択する１個のＮｃｈトランジスタスイッチが削除された構成とされる。サブデコーダ１１−４ＦＢ〜１１−６ＦＢは、図１０のサブデコーダ１１−ｉＡ（ｉ＝４〜６）と同一構成とされる。

図２８は、図２７のサブデコーダ１１−３ＦＢの構成例を示す図である。図２１の仕様の場合、サブデコーダ１１−３ＦＢは、図１０のサブデコーダ１１−ｉＡ（ｉ＝３）に、第２のビットグループ（Ｄ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂ）の少なくとも１ビットの信号に接続されたトランジスタスイッチを追加した構成とされる。

具体的には、図２１の仕様において、レベルブロックＤＢＬＫ１とＤＢＬＫ２の境界のレベル３、４の選択条件は、第１ビットグループ（Ｄ４〜Ｄ７）の値は同一で、第２ビットグループの値がそれぞれ（Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、０、１、１）と（０、１、０、０）で異なる。

しかし、サブデコーダ１３Ｂ（図１１）では、サブデコーダ１１−３ＦＢで選択された参照電圧Ｖｒ３（Ｖｒ（８ｋ−５）のｋ＝１のとき）は（Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、０、１、１）及び（０、１、０、０）の両方で選択されるため、レベル３のビット信号の値で参照電圧Ｖｒ３が選択される。

すなわち図２１の仕様において、レベル３に対応するビット信号の値が入力されると、レベルブロックＤＢＬＫ１でＶｒｄ４、レベルブロックＤＢＬＫ２でＶｒ３の二重選択となり出力異常が発生する。これを防止するため、第２のビットグループ（Ｄ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂ）の少なくとも１ビットの信号に接続されたトランジスタスイッチを追加する。参照電圧Ｖｒ３を、レベル３で非選択、レベル４（及びレベル５）で選択するための条件は、Ｄ２＝１、又は、Ｄ１＝０である。図２８では、追加のトランジスタスイッチは、参照電圧Ｖｒ３の供給ノードとノードＮ１１３間に、第１ビットグループの下位側のＤ４Ｂに接続されたＮｃｈトランジスタスイッチと直列形態で接続され、Ｄ２に接続されたＮｃｈトランジスタスイッチＳＷ１３で構成される。スイッチＳＷ１３は、Ｄ２の代わりに、Ｄ１Ｂに接続されたＮｃｈトランジスタスイッチとしてもよい。

図２９は、図２７のサブデコーダ１１−７ＦＢの構成例を示す図である。図２１の仕様の場合、サブデコーダ１１−７ＦＢは、図１０のサブデコーダ１１−ｉＡ（ｉ＝７）に、第２のビットグループ（Ｄ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂ）の少なくとも１ビットの信号に接続されたトランジスタスイッチを追加した構成とされる。具体的には、図２１の仕様において、ＤＢＬＫ２とＤＢＬＫ３の境界のレベル２５１、２５２、２５３の選択条件は、第１ビットグループ（Ｄ４〜Ｄ７）の値は同一で、第２ビットグループの値がそれぞれ（Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（１、０、１、１）と（１、１、０、０）と（１、１、０、１）で異なる。しかしサブデコーダ１３Ｂ（図１１）では、サブデコーダ１１−７ＦＢで選択された参照電圧Ｖｒ１２７（Ｖｒ（８ｋ−１）のｋ＝１６のとき）は、（Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（１、０、１、１）及び（１、１、０、０）及び（１、１、０、１）の全てで選択されるため、レベル２５２、２５３のビット信号の値で参照電圧Ｖｒ１２７が選択される。すなわち図２１の仕様において、レベル２５２、２５３に対応するビット信号の値が入力されると、レベルブロックＤＢＬＫ３でＶｒｄ５又はＶｒｄ６、ＤＢＬＫ２でＶｒ１２７の二重選択となり、出力異常が発生する。これを防止するため、第２のビットグループ（Ｄ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂ）の少なくとも１ビットの信号に接続されたトランジスタスイッチを追加する。参照電圧Ｖｒ１２７を、レベル２５１で選択、レベル２５２、２５３で非選択とするための条件は、Ｄ２＝０、又は、Ｄ１＝１である。図２９では、追加のトランジスタスイッチは、参照電圧Ｖｒ１２７の供給ノードとノードＮ１１４間に、第１ビットグループの下位図側のＤ４に接続されたＮｃｈトランジスタスイッチと直列形態で接続され、Ｄ２Ｂに接続されたＮｃｈトランジスタスイッチＳＷ１４で構成される。スイッチＳＷ１４は、Ｄ２Ｂの代わりに、Ｄ１に接続されたＮｃｈトランジスタスイッチとしてもよい。

上記では図２６、図２８、図２９を参照して、レベルブロックＤＢＬＫ１とＤＢＬＫ２間、又は、ＤＢＬＫ２とＤＢＬＫ３間の二重選択による出力異常を防止するための追加トランジスタスイッチ（ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４）を設置する例を説明したが、レベルブロック間の境界位置の設定にも依存する。図２３は、図２１のレベルブロックＤＢＬＫ２において、８の倍数のレベルを基準とした区間構成をとっており、図２７は、図２１のＤＢＬＫ２において、１６の倍数のレベルを基準とした区間構成をとっている。レベルブロック間の境界位置が区間の基準となるレベルと異なる場合、レベルブロック間の二重選択による出力異常を防止するための追加トランジスタスイッチが必要となる。図２１の仕様では、レベルブロック間の境界はレベル３、４、及び、レベル２５１、２５２で、ともに８の倍数のレベル、又は１６の倍数のレベルの境界とは異なるため、出力異常を防止するための追加トランジスタスイッチが必要となる。

一方、レベルブロック間の境界位置が区間の基準となるレベルである場合、境界となる２つのレベル間の参照電圧は、適正に選択されるため、追加トランジスタスイッチは不要となる。例えば、図２３の８の倍数のレベルを基準とした区間構成において、レベルブロックＤＢＬＫ１とＤＢＬＫ２間の境界位置がレベル７、８に設定された仕様の場合、レベル７、８の選択条件は、第１ビットグループの値がそれぞれ（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３）＝（０、０、０、０、０）と（０、０、０、０、１）で異なる。

レベルブロックＤＢＬＫ２の最低位の参照電圧Ｖｒ５は、（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３）＝（０、０、０、０、０）では非選択となり、（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３）＝（０、０、０、０、１）で選択される。このためレベル７のときに参照電圧Ｖｒ５は選択されず、レベルブロック間の二重選択は生じない。

図３０は、図１９及び図２０の実施例に関する具体的な仕様の別の例（第四の仕様）を説明する図である。図３０の仕様は、ＤＢＬＫ２に対応する出力レベルと参照電圧の対応関係を図２１から変更した例である。ＤＢＬＫ１、ＤＢＬＫ３は図２１と同様である。また図１９の内挿アンプ３０も図２（Ｂ）の内挿アンプ３０Ａが用いられる。

図３０において、ＤＢＬＫ２の参照電圧は出力電圧のレベル４〜２５１の２レベルおき（奇数レベル５、７、・・・、２５１）に対応したＶｒ４〜Ｖｒ１２７に加えて、レベル４より１レベル低位のＶｒ３よりなる。レベル４は、Ｖｒ３とＶｒ５の内挿により生成される。参照電圧Ｖｒ３は、ＤＢＬＫ１の参照電圧Ｖｒｄ４と同一電圧としてもよい。

図３０において、レベルブロックＤＢＬＫ２に対応する参照電圧は、図２１のＤＢＬＫ２に対応する参照電圧から１レベルずれた設定となっている。図３０の仕様に対応したデコーダ１０Ｆ（１０ＦＡ、１０ＦＢ）に変更するには、第２のビットグループ（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の正信号と相補信号を入替え、サブデコーダ１３（１３Ａ、１３Ｂ）に入力される参照電圧の順序を逆転させるだけでよい。具体的には、図２３のサブデコーダ１３Ａの場合を例にして図３１を参照して説明する。図３１（Ａ）、（Ｂ）は、図３０の仕様に対応したサブデコーダ１３Ａの２つの構成である。図３１（Ａ）は、図５のサブデコーダ１３Ａにおいて、第２のビットグループ（Ｄ２、Ｄ２Ｂ）〜（Ｄ０、Ｄ０Ｂ）の正信号（Ｄ２、Ｄ１、Ｄ０）と相補信号（Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０Ｂ）を入替え、参照電圧Ｖｒ（４ｋ−３）〜Ｖｒ（４ｋ＋１）の順序をＶｒ（４ｋ＋１）〜Ｖｒ（４ｋ−３）順に逆転させて構成したものである。図３１（Ｂ）も同様である。これにより図２１から図３０の仕様に簡単に切替えることができる。

図３２は、本発明の第１０の実施例の構成を示す図で、本発明に係る表示装置のデータドライバの一実施例の構成の要部を示す図である。図３２を参照すると、このデータドライバは、参照電圧生成回路５０と、デコーダ６０と、増幅回路３０と、ラッチアドレスセレクタ７０と、ラッチ８０と、レベルシフタ９０と、を含んで構成される。参照電圧生成回路５０と、デコーダ６０と、増幅回路３０は、前記各実施例で説明した、参照電圧グループ２０、デコーダ１０、内挿アンプ３０からなる。

ラッチアドレスセレクタ７０は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ８０は、ラッチアドレスセレクタ７０で決定されたタイミングに基づいて、入力された映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、レベルシフタ９０を介してデコーダ１０にデータを出力する。ラッチアドレスセレクタ７０及びラッチ８０はロジック回路で、一般に低電圧（例えば０Ｖ〜３．３Ｖ）で構成される。

デコーダ６０は、図１、図３、図７、図９、図１２、図１６のいずれかのデコーダ１０、１０Ａ、１０Ａ’、１０Ｂ、１０Ｂ’、１０Ｃ、又は、図１９（、図２０、図２３、図２７）のデコーダブロック１０Ｆ（１０ＦＡ、１０ＦＢ）、４１、４２で構成される。

本実施例によれば、出力レベルの数に対して必要とする参照電圧の数を縮減し、面積の削減を可能とするデータドライバ、表示装置を実現可能としている。また、データドライバにおいて、デコーダ内のサブデコーダ１３における配線交差箇所を削減することが可能とされることから、データドライバのレイアウト面積の縮減に貢献する。

なお、上記の特許文献１、２の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施形態（第１の実施例）の構成を示す図である。 （Ａ）は本発明の実施例における第一の仕様を説明する図、（Ｂ）は増幅回路を説明する図である。 本発明の第２の実施例（図１のＳ＝４）の構成を示す図である。 図３のサブデコーダ１１−１Ａ〜１１−５Ａの構成の一例を示す図である。 図３のサブデコーダ１３Ａの構成を示す図である。 図３のサブデコーダ１３Ａの構成の別の例を示す図である。 本発明の第３の実施例の構成を示す図である。 図７のサブデコーダ１３Ａ’の構成の一例を示す図である。 本発明の第４の実施例（図１のＳ＝８）の構成を示す図である。 図９のサブデコーダ１１−１Ｂ〜１１−９Ｂの構成の一例を示す図である。 図９のサブデコーダ１３Ｂの構成の一例を示す図である。 本発明の第５の実施例の構成を示す図である。 図１２のサブデコーダ１３Ｂ’の構成を示す図である。 第２乃至第５の各実施例におけるデコーダのスイッチトランジスタの個数を示す図である。 （Ａ）は本発明の実施例における第二の仕様を説明する図、（Ｂ）は増幅回路を説明する図である。 本発明の第６の実施例（図１のＳ＝４）の構成を示す図である。 図１６のサブデコーダ１１−１Ｃ〜１１−５Ｃの構成の一例を示す図である。 図１６のサブデコーダ１３Ｃの構成を示す図である。 本発明の第７の実施例の構成を示す図である。 図１９のデコーダ１０Ｆの構成の一例を示す図である。 図１９の実施例における第三の仕様を説明する図である。 図１９のデコーダ４１、４２の構成の一例を示す図である。 本発明の第８の実施例（図２０のＳ＝４）の構成を示す図である。 図２３のサブデコーダ１１−１ＦＡ、１１−２ＦＡの構成の一例を示す図である。 図２３のサブデコーダ１１−４ＦＡ、１１−５ＦＡの構成の一例を示す図である。 図２３のサブデコーダ１１−３ＦＡの構成の一例を示す図である。 本発明の第９の実施例（図２０のＳ＝８）の構成を示す図である。 図２７のサブデコーダ１１−３ＦＢの構成の一例を示す図である。 図２７のサブデコーダ１１−７ＦＢの構成の一例を示す図である。 図１９の実施例における第四の仕様を説明する図である。 （Ａ）は図３０の仕様に対応した図２３のサブデコーダ１３Ａの構成の一例、（Ｂ）は（Ａ）と別の例を示す図である。 本発明の第１０の実施例でデータドライバの一実施例の構成を示す図である。 図１、図２０の参照電圧のグループ化の詳細を示す図である。 （Ａ）は図３３の参照電圧のグループ化の一例、（Ｂ）は（Ａ）と別の例を示す図である。 本発明の関連発明の構成を示す図である。 図３の増幅回路の構成を示す図である。 図１６の増幅回路の構成を示す図である。 アクティブマトリクス型液晶表示装置の構成を示す図である。 関連技術（特許文献１）の構成を示す図である。 関連技術（特許文献２）の構成を示す図である。

符号の説明

３ 出力端子
１０、１０Ａ、１０Ａ’、１０Ｂ、１０Ｂ’、１０Ｃ、１０Ｄ、１０Ｆ、１０ＦＡ、１０ＦＢ デコーダ
１１−１〜１１−（Ｓ＋１） 第１〜第（Ｓ＋１）のサブデコーダ
１１−１Ａ〜１１−５Ａ 第１〜第５のサブデコーダ
１１−１Ｂ〜１１−９Ｂ 第１〜第９のサブデコーダ
１１−１Ｃ〜１１−５Ｃ 第１〜第５のサブデコーダ
１１−１Ｄ〜１１−３Ｄ 第１〜第３のサブデコーダ
１１−１Ｆ〜１１−（Ｓ＋１）Ｆ 第１〜第（Ｓ＋１）のサブデコーダ
１１−１ＦＡ〜１１−５ＦＡ 第１〜第５のサブデコーダ
１１−１ＦＢ〜１１−９ＦＢ 第１〜第９のサブデコーダ
１３、１３Ａ、１３Ａ’、１３Ｂ、１３Ｂ’、１３Ｃ、１３Ｄ サブデコーダ
２０−１〜２０−（Ｓ＋１） 第１〜第（Ｓ＋１）の参照電圧グループ
２０−１Ａ〜２０−５Ａ 第１〜第５の参照電圧グループ
２０−１Ｂ〜２０−９Ｂ 第１〜第９の参照電圧グループ
２０−１Ｃ〜２０−５Ｃ 第１〜第５の参照電圧グループ
２０−１Ｆ〜２０−（Ｓ＋１）Ｆ 第１〜第（Ｓ＋１）の参照電圧グループ
２０−１ＦＡ〜２０−５ＦＡ 第１〜第５の参照電圧グループ
２０−１ＦＢ〜２０−９ＦＢ 第１〜第９の参照電圧グループ
２０、２０Ａ、２０Ｂ、２０Ｆ、２０ＦＡ、２０ＦＢ、２１、２２、２１Ｄ、２２Ｄ、２３Ｄ 参照電圧グループ
３０、３０Ａ、３０Ｃ、３０Ｄ 増幅回路（内挿アンプ）
４１、４２ デコーダ
５０ 参照電圧生成回路
６０ デコーダ
７０ ラッチアドレスセレクタ
８０ ラッチ
９０ レベルシフタ
１０１、１０２、１０３、１０４ Ｎｃｈトランジスタ
１０９ 増幅段
１１１、１１２ Ｐｃｈトランジスタ
１１３、１１４ 電流源
２０１、２０２、２０３、２０４、２０５、２０６ Ｎｃｈトランジスタ
２０７、２０８、２０９ 電流源
２１０、２１１ Ｐｃｈトランジスタ
２１２ 増幅段
１０９ 増幅段
３１０ ＤＡ変換器
３１６ 選択回路
３１６ａ 基準電圧選択回路
３１６ｂ 生成電圧選択回路
３１７ ボルテージフォロワ回路
３１８ 基準電圧発生回路
８０１ 基準電圧発生回路
８０２ 選択回路
８０３ 増幅回路（内挿アンプ）
９４０ 電源回路
９５０ 表示コントローラー
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ（ＴＦＴ）
９６４ 画素電極
９６５ 容量
９６６ 補助容量
９６７ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ
Ｄｎ〜Ｄ（ｍ−１） 第１ビットグループ
Ｄ０〜Ｄ（ｎ−１） 第２ビットグループ
Ｔ１、Ｔ２ 端子（増幅器の入力端子）
Ｖｏ１、Ｖｏ２ デコーダで選択される参照電圧
Ｖｒ１、Ｖｒ２、〜Ｖｒ（Ｓ＋１）〜Ｖｒ（２×Ｓ＋１）〜Ｖｒ（ｈ×Ｓ＋１）、Ｖｒｄ１〜Ｖｒｄ８、Ｖｒ（４ｋ−３）〜Ｖｒ（４ｋ＋１）、Ｖｒ（８ｋ−７）〜Ｖｒ（８ｋ＋１） 参照電圧

Claims (20)

1. 互いに異なる複数の参照電圧を第１乃至第（Ｓ＋１）（ただし、Ｓは２のべき乗、且つ、４以上の整数）の参照電圧グループにグループ化し、
   前記第１乃至第（Ｓ＋１）の参照電圧グループを行に割当て、各参照電圧グループに属する参照電圧の前記参照電圧グループ内での序列を列に割当てた（Ｓ＋１）行、ｈ列（ただし、ｈは２以上の整数）の２次元配列において、ｉ行ｊ列（ただし、ｉは１以上、且つ、（Ｓ＋１）以下の整数、ｊは１以上、且つ、ｈ以下の整数）の配列要素は、前記複数の参照電圧における｛（ｊ−１）×Ｓ＋ｉ｝番目の参照電圧に対応し、
   前記第１乃至第（Ｓ＋１）の参照電圧グループのそれぞれに対応して設けられ、前記第１乃至第（Ｓ＋１）の参照電圧グループの参照電圧から、前記２次元配列において入力デジタル信号の上位側の第１ビットグループの値に対応する列に割当てられた参照電圧をそれぞれ選択する、第１乃至第（Ｓ＋１）のサブデコーダと、
   前記第１乃至第（Ｓ＋１）のサブデコーダの出力を入力し、前記第１乃至第（Ｓ＋１）のサブデコーダで選択された参照電圧から、前記入力デジタル信号の下位側の第２のビットグループの値に応じて、重複を含む２個の参照電圧を選択して出力する、（Ｓ＋１）入力２出力型のサブデコーダと、
   を含むデコーダを備えた、ことを特徴とするデジタルアナログ変換回路。
2. 前記第１乃至第（Ｓ＋１）の参照電圧グループは、それぞれに対応する前記２次元配列の前記第１乃至第（Ｓ＋１）行において、第１列から第ｈ列に対応する参照電圧を含む、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
3. 第１乃至第（Ｘ−１）（ただし、Ｘは２以上、且つ、（Ｓ＋１）以下の整数）の参照電圧グループは、それぞれに対応する前記２次元配列の第１乃至第（Ｘ−１）行における、第２列乃至第ｈ列に対応する参照電圧を含む、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
4. 第（Ｙ＋１）（ただし、Ｙは１以上、且つ、Ｓ以下の整数）乃至第（Ｓ＋１）の参照電圧グループは、それぞれに対応する前記２次元配列の第（Ｙ＋１）乃至第（Ｓ＋１）行における、第１列乃至第（ｈ−１）列に対応する参照電圧を含む、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
5. 第１乃至第（Ｘ−１）（ただし、Ｘは２以上、且つ、（Ｓ＋１）以下の整数）の参照電圧グループは、それぞれに対応する前記２次元配列の第１乃至第（Ｘ−１）行における、第２列乃至第ｈ列に対応する参照電圧を含み、
   第（Ｙ＋１）（ただし、ＹはＸ以上、且つ、Ｓ以下の整数）乃至第（Ｓ＋１）の参照電圧グループは、それぞれに対応する前記２次元配列の第（Ｙ＋１）乃至第（Ｓ＋１）行における、第１列乃至第（ｈ−１）列に対応する参照電圧を含む、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
6. 第１乃至第Ｙ（ただし、Ｙは１以上、且つ、Ｓ以下の整数）の参照電圧グループは、それぞれに対応する前記２次元配列の第１乃至第Ｙ行における、第２列乃至第ｈ列に対応する参照電圧を含み、
   第（Ｙ＋１）乃至第（Ｘ−１）（ただし、ＸはＹより大、且つ、（Ｓ＋１）以下の整数）の参照電圧グループは、それぞれに対応する前記２次元配列の第（Ｙ＋１）乃至第（Ｘ−１）行における第２列乃至第（ｈ−１）列に対応する参照電圧を含み、
   第Ｘ乃至第（Ｓ＋１）の参照電圧グループは、それぞれに対応する前記２次元配列の第Ｘ乃至第（Ｓ＋１）行における、第１列乃至第（ｈ−１）列に対応する参照電圧を含む、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
7. 前記第１乃至第（Ｓ＋１）のサブデコーダは、
   ｍビット（ただし、ｍは所定の正整数）のデジタルデータのうち上位側の（ｍ−ｎ）ビット（ただし、ｍ＞ｎ）の第１ビットグループを入力し、前記２次元配列において前記第１ビットグループの値に対応する列に割当てられた参照電圧をそれぞれ選択し、
   前記第１乃至第（Ｓ＋１）のサブデコーダからは、（Ｓ＋１）個又はそれよりも少ない参照電圧が出力され、
   前記（Ｓ＋１）入力２出力型のサブデコーダでは、
   前記ｍビットのデジタルデータの下位ｎビットの第２のビットグループの値に応じて、前記第１乃至第（Ｓ＋１）のサブデコーダで選択された参照電圧から、重複を含む２個の参照電圧を選択して出力する、ことを特徴とする請求項１乃至６のいずれか１項に記載のデジタルアナログ変換回路。
8. 前記第１乃至第（Ｓ＋１）のサブデコーダは、前記上位側の（ｍ−ｎ）ビットについて下位ビット側から上位ビット側の順にデコードする、ことを特徴とする請求項７記載のデジタルアナログ変換回路。
9. 前記（Ｓ＋１）入力２出力型のサブデコーダは、前記下位ｎビットの最上位ビットからデコードする、ことを特徴とする請求項７又は８記載のデジタルアナログ変換回路。
10. 前記デコーダで選択された２個の参照電圧を第１、第２の入力端子に入力し、前記第１、第２の入力端子に受けた参照電圧を重み付け平均した電圧を出力する増幅回路を備えている、ことを特徴とする請求項１乃至９のいずれか１項に記載のデジタルアナログ変換回路。
11. 前記デコーダで選択された２個の参照電圧を少なくとも第１、第２、第３の入力端子に入力し、少なくとも前記第１、第２、第３の入力端子に受けた参照電圧を重み付け平均した電圧を出力する増幅回路を備えている、ことを特徴とする請求項１乃至９のいずれか１項に記載のデジタルアナログ変換回路。
12. 前記第１乃至第（Ｓ＋１）の参照電圧グループで規定される出力レベルの範囲と異なる範囲の複数の参照電圧を含む別の参照電圧グループを少なくとも１つ備え、
    前記別の参照電圧グループの参照電圧を入力し、前記入力デジタル信号に応じて、２つの電圧を選択するデコーダをさらに備えている、ことを特徴とする請求項１乃至１１のいずれか１項に記載のデジタルアナログ変換回路。
13. 前記第１乃至第（Ｓ＋１）のサブデコーダのうち、前記第１乃至第（Ｓ＋１）の参照電圧グループに含まれる前記複数の参照電圧でレベル順位が最大又は最小の参照電圧が入力されるサブデコーダには、前記第１のビットグループとともに前記第２のビットグループの少なくとも１つのビット信号が入力される、ことを特徴とする請求項１２に記載のデジタルアナログ変換回路。
14. 前記最大又は最小の参照電圧が入力される前記サブデコーダは、前記第２のビットグループの少なくとも１つのビット信号の値で選択した後に前記第１のビットグループの値で選択する、ことを特徴とする請求項１３記載のデジタルアナログ変換回路。
15. 前記別の参照電圧グループは、前記第１乃至第（Ｓ＋１）の参照電圧グループで規定される出力レベルの電圧範囲に対して、上側及び／又は下側の電圧範囲の出力レベルに対応した参照電圧を含み、
    前記別の参照電圧グループは、前記各出力レベルにそれぞれ１対１対応した参照電圧を含み、
    前記別の参照電圧グループに対応する前記デコーダは、前記入力デジタル信号に応じて、同一参照電圧を選択して前記第１、第２の端子に出力する、ことを特徴とする請求項１２乃至１４のいずれか１項に記載のデジタルアナログ変換回路。
16. 前記Ｓを４とし、前記複数の参照電圧を第１乃至第５の参照電圧グループにグループ化し、
    前記第１乃至第５の参照電圧グループにそれぞれ対応する前記第１乃至第５のサブデコーダを備え、
    前記第３のサブデコーダは、前記第１及び第５のサブデコーダの双方に隣接して配置され、前記第２及び第４のサブデコーダは互いに隣接して配置され、
    前記（Ｓ＋１）入力２出力型サブデコーダとして、前記第１乃至第５のサブデコーダで選択された参照電圧から前記入力デジタル信号の下位側の第２のビットグループの値に応じて、重複を含む２個の参照電圧を選択して出力する、ことを特徴とする請求項１乃至１２のいずれか１項に記載のデジタルアナログ変換回路。
17. 前記Ｓを８とし、前記複数の参照電圧を第１乃至第９の参照電圧グループにグループ化し、
    前記第１乃至第９の参照電圧グループにそれぞれ対応する前記第１乃至第９のサブデコーダを備え、
    前記第５のサブデコーダは前記第１及び第９のサブデコーダの双方に隣接して配置され、
    前記第３及び第７のサブデコーダは互いに隣接して配置され、且つ、少なくとも前記第１、第５及び第９のサブデコーダのいずれか一つに隣接して配置され、
    前記第４及び第８のサブデコーダは互いに隣接して配置され、
    前記第２及び第６のサブデコーダは互いに隣接して配置され、且つ、前記第４又は第９のサブデコーダに隣接して配置され、
    前記（Ｓ＋１）入力２出力型サブデコーダとして、前記第１乃至第９のサブデコーダで選択された参照電圧から前記入力デジタル信号の下位側の第２のビットグループの値に応じて、重複を含む２個の参照電圧を選択して出力する、ことを特徴とする請求項１乃至１２のいずれか１項に記載のデジタルアナログ変換回路。
18. 入力映像信号に対応した入力デジタル信号を受け、前記入力デジタル信号に対応した電圧を出力する、請求項１乃至１７のいずれか一に記載のデジタルアナログ変換回路を備え、前記入力デジタル信号に対応した電圧でデータ線を駆動するデータドライバ。
19. データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、
    前記データ線を駆動するデータドライバとして、請求項１８記載の前記データドライバを備えた表示装置。
20. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方の入力が対応する前記画素電極に接続され、
    前記ドレイン及びソースの他方の入力が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項１８記載の前記データドライバよりなる、ことを特徴とする表示装置。

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