JP5373680B2 - デジタルアナログ変換回路とデータドライバ及び表示装置 - Google Patents

Description

本発明は、デジタルアナログ変換回路とデータドライバ及びそれを用いた表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。また薄型表示デバイスとして有機発光ダイオード（ＯＬＥＤ）を用いたアクティブマトリクス駆動方式の表示装置も開発されている。

図３０を参照して、アクティブマトリクス駆動方式の薄型表示装置（液晶表示装置及び有機発光ダイオード表示装置）の典型的な構成について概説しておく。図３０（Ａ）は、薄型表示装置の要部構成を示すブロック図である。図３０（Ｂ）は液晶表示装置の表示パネルの単位画素の要部構成を示す図である。図３０（Ｃ）は、有機発光ダイオード表示装置の表示パネルの単位画素の要部構成を示す図である。図３０（Ｂ）と図３０（Ｃ）において、単位画素は模式的な等価回路で示されている。

図３０（Ａ）を参照すると、アクティブマトリクス駆動方式の薄型表示装置は、その典型的な構成として、電源回路９４０、表示コントローラー９５０、表示パネル９６０、ゲートドライバ９７０、データドライバ９８０を含む。表示パネル９６０は、画素スイッチ９６４と表示素子９６３を含む単位画素がマトリクス状に配置される（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）。表示パネル９６０には、各単位画素にゲートドライバ９７０から出力される走査信号を送る走査線９６１と、データドライバ９８０から出力される階調電圧信号を送るデータ線９６２とが格子状に配線される。ゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０によって制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給される。映像データはデータドライバ９８０に供給される。現在、映像データはデジタルデータが主流となっている。電源回路９４０は、ゲートドライバ９７０、データドライバ９８０に必要な電源を供給する。表示パネル９６０は半導体基板を備えている。大画面表示装置等の表示パネル９６０としては、絶縁性基板上に薄膜トランジスタ（画素スイッチ等）を形成した半導体基板が広く使われている。

図３０の表示装置において、画素スイッチ９６４のオン・オフを走査信号により制御し、画素スイッチ９６４がオン（電気的に導通状態）となるときに、映像データに対応した階調電圧信号が表示素子９６３に印加され、該階調電圧信号に応じて表示素子９６３の輝度が変化することで画像が表示される。１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線９６１で１画素行毎（ライン毎）、順次、選択（ＴＦＴ９６４がオン）され、選択期間内に、各データ線９６２より階調電圧信号が画素スイッチ９６４を介して表示素子９６３に供給される。なお、走査線で複数画素行を同時に選択したり、６０Ｈｚ以上のフレーム周波数で駆動される場合もある。

液晶表示装置においては、図３０（Ａ）、図３０（Ｂ）に示すように、表示パネル９６０は、単位画素として画素スイッチ９６４と透明な画素電極９７３をマトリクス状に配置した半導体基板と、面全体に１つの透明な電極９７４を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造を有する。単位画素を構成する表示素子９６３は、画素電極９７３、対向基板電極９７４、液晶容量９７１及び補助容量９７２を備えている。また表示パネルの背面に光源としてバックライトを備えている。

走査線９６１からの走査信号により画素スイッチ９６４がオンとなるときに、データ線９６２からの階調電圧信号が画素電極９７３に印加され、各画素電極９７３と対向基板電極９７４との間の電位差により液晶を透過するバックライトの透過率が変化し、画素スイッチ９６４がオフ（非導通）とされた後も、該電位差を液晶容量９７１及び補助容量９７２で一定期間保持することで表示が行われる。

なお、液晶表示装置の駆動では液晶の劣化を防ぐため、対向基板電極９７４のコモン電圧に対して画素ごと通常１フレーム周期で電圧極性（正又は負）を切替える駆動（反転駆動）が行われる。このため、データ線９６２の駆動も、画素単位で電圧極性を変化させて駆動するドット反転駆動やフレーム単位で電圧極性を変化させて駆動するカラム反転駆動等が行われている。

有機発光ダイオード表示装置においては、図３０（Ａ）、図３０（Ｃ）に示すように、表示パネル９６０は、単位画素として、画素スイッチ９６４、及び、２つの薄膜電極層に挟まれた有機膜からなる有機発光ダイオード９８２、有機発光ダイオード９８２に供給する電流を制御する薄膜トランジスタ（ＴＦＴ）９８１をマトリックス状に配置した半導体基板を有する。ＴＦＴ９８１と有機発光ダイオード９８２は、異なる電源電圧が供給される電源端子９８４、９８５との間に直列形態で接続されており、ＴＦＴ９８１の制御端子電圧を保持する補助容量９８３を更に備える。なお、１画素に対応した表示素子９６３は、ＴＦＴ９８１、有機発光ダイオード９８２、電源端子９８４、９８５及び補助容量９８３を含む。

走査線９６１からの走査信号により画素スイッチ９６４がオン（電気的に導通）となるときに、データ線９６２からの階調電圧信号がＴＦＴ９８１の制御端子に印加され、該階調電圧信号に対応した電流が、ＴＦＴ９８１から有機発光ダイオード９８２に供給され、電流に応じた輝度で有機発光ダイオード９８２が発光することで表示が行われる。画素スイッチ９６４がオフ（電気的に非導通）とされた後も、ＴＦＴ９８１の制御端子に印加された該階調電圧信号を補助容量９８３で一定期間保持することで発光が保持される。図３０（Ｃ）には、画素スイッチ９６４、ＴＦＴ９８１はｎチャネル型トランジスタの例が示されているが、ｐチャネル型トランジスタで構成することも可能である。また有機ＥＬ素子は電源端子９８４側に接続される構成も可能である。また、有機発光ダイオード表示装置の駆動では、液晶表示装置のような反転駆動は必要ない。

有機発光ダイオード表示装置は、上記データ線９６２からの階調電圧信号に対応して表示を行う構成とは別に、データドライバから出力された階調電流信号を受けて表示を行う構成もあるが、本発明では、データドライバから出力された階調電圧信号を受けて表示を行う構成に限定する。

図３０（Ａ）において、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対して、データドライバ９８０は、各データ線９６２を階調数に応じた多値レベルの階調電圧信号で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調電圧信号に変換するデコーダと、その階調電圧信号をデータ線９６２に増幅出力する増幅回路を含むデジタルアナログ変換回路（ＤＡＣ）を備えている。

薄型表示装置を有するハイエンド用途のモバイル機器、ノートＰＣ、モニタ、ＴＶ等において、高画質化（多色化）が進んでおり、ＲＧＢ各８ビット映像データ（約１６８０万色）、さらには１０ビット映像データ（約１１億色）以上の需要も高まっている。このため、多ビット映像データに対応した階調電圧信号を出力するデータドライバは、多階調電圧出力とともに、階調に対応した非常に高精度な電圧出力が求められるようになってきている。多階調化に対応して、発生する参照電圧の数を増大させると、参照電圧発生回路の素子数や参照電圧配線数の増大、入力映像信号に対応した参照電圧を選択するデコーダ回路のスイッチトランジスタの素子数を増大させることになる。すなわち、多階調化（８〜１０ビット以上）の進展はデコード回路の面積増を招き、ドライバのコスト増を招く。多ビットＤＡＣの面積はデコーダ構成に依存する。

内挿技術（内挿アンプ）を利用して参照電圧の数、及び、デコーダ構成におけるスイッチトランジスタの数を削減する技術が知られている。この種の関連技術として例えば特許文献１（特開２００６−１７４１８０号公報）は、図３１（Ａ）、図３１（Ｂ）が開示されている（図３１（Ａ）、図３１（Ｂ）は、特許文献１の図８、図９に対応する）。

内挿アンプは２つの端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を例えば１対１に内挿（内分）する電圧（Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２）を出力する差動増幅器に対して、少ない参照電圧で多値出力を得る方法が提案されている。

図３１（Ａ）では、Ａ〜Ｄの４個の参照電圧を用いて最大リニア９レベルを出力可能とし、３ビット・デジタルデータＤ２〜Ｄ０（ただし、Ｄ０はＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、Ｄ２はＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ））で８レベルに対応させることができる。

図３１（Ｂ）では、Ａ〜Ｆの６個の参照電圧を用いて最大リニア１７レベルを出力可能とし、４ビット・デジタルデータＤ３〜Ｄ０（Ｄ０はＬＳＢ、Ｄ２はＭＳＢ）で１６レベルに対応させることができる。

上記特許文献１には、参照電圧の数の削減により、デコーダ面積の削減を可能とした構成は開示されているが、参照電圧を選択するスイッチ素子数を削減するデコーダの構成については開示されていない。入力デジタル信号（多ビット）に基づき、参照電圧を選択するデジタルアナログ変換器（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：「ＤＡＣ」と略記される）の面積は、デコーダ構成に大きく依存する。

また、図３１（Ｂ）では、特定の電圧レベルで選択可能な２つの電圧の組合せが複数あり、２つの電圧の組合せによっては、後述するように、当該デコーダを含むＤＡＣのＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｎｏｎ−Ｌｉｎｅａｒｉｔｙ：微分非直線性）に悪化が生じる場合がある。

図３２は、特許文献２（特開２００９−２１３１３２号公報）に開示された構成を示す図である（図３２は特許文献２の図１に対応する）。図３２を参照すると、このＤＡＣにおいては、不図示の参照電圧発生回路から出力された参照電圧集合体９２０をなし、（３Ｓ＋１）個の参照電圧グループ（Ｖｒ｛（３Ｓ）×（ｊ−１）＋１｝を含む第１の参照電圧グループ）９２０−１、（Ｖｒ｛（３Ｓ）×（ｊ−１）＋２｝を含む第２の参照電圧グループ）９２０−２、〜（Ｖｒ｛（３Ｓ）×（ｊ−１）＋（３Ｓ＋１）｝＝Ｖｒ（３ｊＳ＋１）を含む第（３Ｓ＋１）の参照電圧グループ）９２０−（３Ｓ＋１）に分けられた最大で（３ｈ×Ｓ＋１）個（ただし、Ｓは２のべき乗（１、２、４、…）、及び、インデックスｊは１、２、・・・ｈ、及びｈは２以上の整数）の複数の参照電圧と、ｍビットのうち第１ビットグループ（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の値に応じて第１〜第（３Ｓ＋１）の参照電圧グループごとにそれぞれ１個の参照電圧を選択することができる第１〜第（３Ｓ＋１）のサブデコーダ９１１−１〜９１１−（３Ｓ＋１）と、ｍビットのうち第２のビットグループ（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の値に応じて第１〜第（３Ｓ＋１）のサブデコーダ９１１−１〜９１１−（３Ｓ＋１）で選択された（３Ｓ＋１）個又はそれ以下の参照電圧から重複を含む２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択出力するサブデコーダ９１３よりなるデコーダ９１０と、サブデコーダ９１３から出力される２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を内挿（１対１に内挿）した電圧レベルを出力する内挿アンプ９３０と、を備えている。なお、（３Ｓ＋１）、（３Ｓ）×（ｊ−１）等において、３Ｓは３×Ｓを表しており、簡単化のため、３Ｓと表記している。

図３２は、図３１（Ａ）の仕様に対して、複数の参照電圧を、（３Ｓ＋１）個（但し、Ｓは１を含む２のべき乗）にグループ分けしてデコーダを構成し、スイッチ素子数を削減するものである。

しかしながら、図３２の構成は、図３１（Ｂ）の仕様に対しては対応していない。

図３１（Ｂ）において、端子Ｔ１、Ｔ２に入力される電圧（参照電圧）は、内挿アンプから出力可能な１７個の電圧レベルに対してＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆの６個しか設けられていない。６つの電圧（参照電圧）による２つの電圧の組合せは全部で２１通りあり、２つの電圧の組み合わせによって、１７レベルのリニアな出力が可能となっている。図３１（Ｂ）に示すように、６個の電圧Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆは、それぞれ１、３、７、１１、１５、１７番目の出力電圧レベルに設定される。

図３２の構成においては、図３１（Ａ）のように、３ビット（Ｄ２，Ｄ１，Ｄ０）のデジタルデータに割当てられた８レベルを１区間とすると、内挿アンプ９３０に入力される２つの電圧の組合せ（Ｖ（Ｔ１）、Ｖ（Ｔ２））は、参照電圧Ａ、Ｂ、Ｃ、Ｄが用いられる。Ａ、Ｂ、Ｃはそれぞれ区間内の１、３、７レベルに設定され、Ｄは次の区間の最初のレベル（９レベル）に設定されている。ＡとＢ、ＣとＤの間は２レベル相当、ＢとＣの間は４レベル相当の電位差がある。４つの参照電圧Ａ、Ｂ、Ｃ、Ｄによる２つの電圧の組合せ（Ｖ（Ｔ１）、Ｖ（Ｔ２））は（Ａ、Ａ）、（Ｂ、Ａ）、（Ｂ、Ｂ）、（Ｃ、Ａ）、（Ｃ、Ｂ）、（Ｄ、Ｂ）、（Ｃ、Ｃ）、（Ｄ、Ｃ）の８個あり、内挿アンプ９３０の出力から、
レベル１＝（Ａ＋Ａ）／２、
レベル２＝（Ｂ＋Ａ）／２、
レベル３＝（Ｂ＋Ｂ）／２、
レベル４＝（Ｃ＋Ａ）／２、
レベル５＝（Ｃ＋Ｂ）／２、
レベル６＝（Ｄ＋Ｂ）／２、
レベル７＝（Ｃ＋Ｃ）／２、
レベル８＝（Ｄ＋Ｃ）／２、
の８レベルのリニアな出力が可能となっている（ただし、レベル５における２つの電圧の組合せは、電圧ＢとＣの組合せ、電圧ＡとＤの組合せの２通りが可能である）。次の１区間のレベル９〜１６レベルまでの８レベルを出力する場合、内挿アンプ９３０に入力される２つの電圧の組合せ（Ｖ（Ｔ１）、Ｖ（Ｔ２））として、４つの参照電圧Ｄ、Ｅ、Ｆ、Ｇが用いられる。このうち３つの参照電圧Ｄ、Ｅ、Ｆはそれぞれ区間内の９、１１、１５レベルに設定され、参照電圧Ｇは、次の区間の最初のレベル（１７レベル）に設定されている。内挿アンプ９３０の出力から、
レベル９＝（Ｄ＋Ｄ）／２、
レベル１０＝（Ｅ＋Ｄ）／２、
レベル１１＝（Ｅ＋Ｅ）／２、
レベル１２＝（Ｆ＋Ｄ）／２、
レベル１３＝（Ｆ＋Ｅ）／２、
レベル１４＝（Ｇ＋Ｅ）／２、
レベル１５＝（Ｆ＋Ｆ）／２、
レベル１６＝（Ｇ＋Ｆ）／２、
の８レベルのリニアな出力が可能となっている。すなわち、図３２の構成は、１７のレベルに対して参照電Ａ〜Ｇの７個が必要とされ、図３１（Ｂ）の仕様に対しては対応していないことがわかる。

特開２００６−１７４１８０号公報 特開２００９−２１３１３２号公報

以下に関連技術の分析を与える。

上記特許文献１には、内挿比１対１の内挿アンプを用いることにより、デコーダに入力される参照電圧数の削減を可能とした参照電圧の選択方法（図３１（Ａ）、図３１（Ｂ））は開示されているが、参照電圧を選択するスイッチ素子数を削減するデコーダの具体的構成については開示されていない。

上記特許文献２においては、図３１（Ａ）の仕様に対応したデコーダ構成は開示されているが、図３１（Ｂ）の仕様に対応したデコーダ構成は開示されていない。また、上記特許文献２においては、特定の電圧レベルで選択可能な２つの電圧の組合せが複数あり、２つの電圧の組合せによっては、デコーダを含むＤＡＣにおけるＤＮＬの悪化が生じる場合がある。

したがって、本発明の目的は、内挿比１対１の内挿アンプを備え、スイッチ素子数、参照電圧数、面積の削減を可能とするデコーダを備えたデジタルアナログ変換回路、該デジタルアナログ変換回路を備えたデータドライバ、表示装置を提供することにある。

本発明は、上記目的を達成しながら、デコーダで選択する２つの電圧の組合せについて、ＤＮＬ悪化を防ぐことを可能とするデジタルアナログ変換回路、該デジタルアナログ変換回路を備えたデータドライバ、表示装置を提供することもその目的の１つとしている。

本発明によれば、前記課題の少なくとも１つを解決するため、概略以下の構成とされる。

本発明によれば、互いに異なる複数の参照電圧を含む参照電圧集合体から、ｍビット（ただし、ｍは所定の正整数）のデジタルデータに応じて、第１及び第２の電圧を選択するデコーダと、前記デコーダで選択された前記第１及び第２の電圧を入力し、前記第１及び第２の電圧を１対１の内挿比で内挿した電圧レベルを出力する内挿回路と、を備えたデジタルアナログ変換回路が提供される。本発明において、前記参照電圧集合体の参照電圧を、第１乃至第（ｚ×Ｓ＋１）（ただし、Ｓは１を含む２のべき乗の整数、且つ、ｚは２のべき乗＋１で表される５以上の整数）の参照電圧グループにグループ化し、前記第１乃至第（ｚ×Ｓ＋１）の参照電圧グループを、前記第１乃至第（ｚ×Ｓ＋１）の行に割当て、各参照電圧グループに属する参照電圧の前記参照電圧グループ内での序列を列に割当てた（ｚ×Ｓ＋１）行、ｈ列（ただし、ｈは２以上の整数）の２次元配列において、ｉ行ｊ列（ただし、ｉは１以上、且つ、（ｚ×Ｓ＋１）以下の整数、ｊは１以上、且つ、ｈ以下の整数）の配列要素は、前記複数の参照電圧における｛（ｊ−１）×（ｚ×Ｓ＋ｉ）｝番目の参照電圧に対応する。

本発明において、前記デコーダは、前記第１乃至第（ｚ×Ｓ＋１）の参照電圧グループのそれぞれに対応して設けられ、前記第１乃至第（ｚ×Ｓ＋１）の参照電圧グループの参照電圧から、前記２次元配列において、前記ｍビットのデジタルデータのうち第１ビットグループの値に対応する列に割当てられた参照電圧をそれぞれ選択する、第１乃至第（ｚ×Ｓ＋１）のサブデコーダと、
前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダの出力を入力し、前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダでそれぞれ選択された参照電圧から、前記ｍビットのデジタルデータのうち第２のビットグループの値に応じて、前記第１及び第２の電圧を選択する（ｚ×Ｓ＋１）入力２出力型のサブデコーダと、を含む。

本発明において、前記参照電圧集合体は、前記内挿回路より出力可能な複数の電圧レベルのうちのいずれかに対応している参照電圧を含み、前記ｚに対して、第Ａ番の出力電圧レベルを基準とし、インデックスＮに対して、第（４×（ｚ−１）×Ｎ＋Ａ）番と、第（４×（ｚ−１）×Ｎ＋Ａ＋２）番と、前記第（４×（ｚ−１）×Ｎ＋Ａ＋２）番から４レベルおきに、第（４×（ｚ−１）×Ｎ＋Ａ＋６）番、第（４×（ｚ−１）×Ｎ＋Ａ＋１０）番、乃至、第（４×（ｚ−１）（Ｎ＋１）＋（Ａ−２））番の電圧レベルにそれぞれ対応したｚ個の参照電圧を含み、前記Ｎは順次、０乃至（Ｎ’−１）（ただし、Ｎ’は１以上の整数）の値をとり、さらに、第（４×（ｚ−１）×Ｎ’＋Ａ）番の電圧レベルに対応した１つの参照電圧を含み、前記内挿回路から出力可能とされる第Ａ番から第（４×（ｚ−１）×Ｎ’＋Ａ）番までの（４×（ｚ−１）×Ｎ’＋１）個の電圧レベルに対して（ｚ×Ｎ’＋１）個の参照電圧を含む。

本発明において、前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダは、
前記ｍビットのデジタルデータのうち上位側の（ｍ−ｎ）ビット（ただし、ｍ＞ｎ＞１）の第１ビットグループを入力し、
前記２次元配列において前記第１ビットグループの値に対応する列に割当てられた参照電圧をそれぞれ選択し、
前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダからは、（ｚ×Ｓ＋１）個又は（ｚ×Ｓ＋１）個よりも少ない数の参照電圧が出力され、
前記（ｚ×Ｓ＋１）入力２出力型のサブデコーダは、
前記ｍビットのデジタルデータの下位ｎビットの第２のビットグループの値に応じて、前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダで選択された参照電圧から、前記第１及び第２の電圧を選択出力する、構成としてもよい。

本発明において、前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダは、前記上位側の（ｍ−ｎ）ビットについて下位ビット側から上位ビット側の順にデコードする構成としてもよい。

本発明において、前記ｚが５であり、第Ａ番の出力電圧レベルを基準とし、インデックスＮに対して、第（１６×Ｎ＋Ａ）番と、第（１６×Ｎ＋Ａ＋２）番と、前記第（１６×Ｎ＋Ａ＋２）番から４レベルおきに、第（１６×Ｎ＋Ａ＋６）番、第（１６×Ｎ＋Ａ＋１０）番、第（１６×Ｎ＋Ａ＋１４）番の出力レベルと、の電圧レベルにそれぞれ対応した５個の参照電圧を含み、前記Ｎは順次、０乃至（Ｎ’−１）（ただし、Ｎ’は１以上の整数）の値をとり、さらに、第（１６×Ｎ’＋Ａ）番の電圧レベルに対応した１つの参照電圧を含み、前記内挿回路から出力可能とされる第Ａ番から第（１６×Ｎ’＋Ａ）番までの（１６×Ｎ’＋１）個の電圧レベルに対して（５Ｎ’＋１）個の参照電圧を含む構成としてもよい。

本発明において、前記Ｎ’は、Ｎ’＝ｈ×Ｓと表され、前記参照電圧集合体が、（５×ｈ×Ｓ＋１）個の参照電圧を含む構成としてもよい。本発明において、前記Ｎ’が６４、前記第Ａ番が第０番、且つ、前記ｍビットのデジタルデータが１０ビットとされ、前記内挿回路から出力可能とされる第０番から第１０２４番までの１０２５個の電圧レベルに対して３２１個の参照電圧を含み、前記１０２５個の電圧レベルのうちの１０２４個が前記１０ビットのデジタルデータに割当てられ、前記デコーダにおいて前記３２１個の参照電圧から前記１０ビットのデジタルデータに応じて前記第１及び第２の電圧が選択され、選択された前記第１及び第２の電圧に応じて前記内挿回路から、前記１０２４個の電圧レベルのうちの１つが出力される構成としてもよい。

本発明において、前記ｚが９であり、第Ａ番の電圧レベルを基準とし、インデックスＮに対して、第（３２×Ｎ＋Ａ）番と、第（３２×Ｎ＋Ａ＋２）番と、前記第（３２×Ｎ＋Ａ＋２）番から４レベルおきに、第（３２×Ｎ＋Ａ＋６）番、第（３２×Ｎ＋Ａ＋１０）番、第（３２×Ｎ＋Ａ＋１４）番、第（３２×Ｎ＋Ａ＋１８）番、第（３２×Ｎ＋Ａ＋２２）番、第（３２×Ｎ＋Ａ＋２６）番、第（３２×Ｎ＋Ａ＋３０）番の電圧レベルにそれぞれ対応した９個の参照電圧を含み、前記Ｎは順次、０乃至（Ｎ’−１）（ただし、Ｎ’は１以上の整数）の値をとり、さらに第（３２×Ｎ’＋Ａ）番の出力電圧レベルに対応した１つの参照電圧を含み、前記内挿回路から出力可能とされる第Ａ番から第（３２×Ｎ’＋Ａ）番までの（３２×Ｎ’＋１）個の電圧レベルに対して（９Ｎ’＋１）個の参照電圧を含む構成としてもよい。

本発明において、前記Ｎ’が、Ｎ’＝ｈ×Ｓと表され、前記参照電圧集合体が（９×ｈ×Ｓ＋１）個の参照電圧を含む構成としてもよい。前記Ｎ’が３２、前記第Ａ番が第０番、且つ、前記ｍビットのデジタルデータが１０ビットとされ、前記内挿回路から出力可能とされる第０番から第１０２４番までの１０２５個の電圧レベルに対して２８９個の参照電圧を含み、前記１０２５個の電圧レベルのうちの１０２４個が前記１０ビットのデジタルデータに割当てられ、前記デコーダにおいて前記２８９個の参照電圧から前記１０ビットのデジタルデータに応じて前記第１及び第２の電圧が選択され、選択された前記第１及び第２の電圧に応じて前記内挿回路から、前記１０２４個の電圧レベルのうちの１つが出力される構成としてもよい。

本発明において、前記ｚが１７であり、第Ａ番の出力電圧レベルを基準とし、インデックスＮに対して、第（６４×Ｎ＋Ａ）番と、第（６４×Ｎ＋Ａ＋２）番と、前記第（６４×Ｎ＋Ａ＋２）番から４レベルおきに、第（６４×Ｎ＋Ａ＋６）番、第（６４×Ｎ＋Ａ＋１０）番、第（６４×Ｎ＋Ａ＋１４）番、第（６４×Ｎ＋Ａ＋１８）番、第（６４×Ｎ＋Ａ＋２２）番、第（６４×Ｎ＋Ａ＋２６）番、第（６４×Ｎ＋Ａ＋３０）番、第（６４×Ｎ＋Ａ＋３４）番、第（６４×Ｎ＋Ａ＋３８）番、第（６４×Ｎ＋Ａ＋４２）番、第（６４×Ｎ＋Ａ＋４６）番、第（６４×Ｎ＋Ａ＋５０）番、第（６４×Ｎ＋Ａ＋５４）番、第（６４×Ｎ＋Ａ＋５８）番、第（６４×Ｎ＋Ａ＋６２）番の電圧レベルにそれぞれ対応した１７個の参照電圧を含み、前記Ｎは順次、０乃至（Ｎ’−１）（ただし、Ｎ’は１以上の整数）の値をとり、さらに、第（６４×Ｎ’＋Ａ）番の出力電圧レベルに対応した１つの参照電圧を含み、前記内挿回路から出力可能とされる第Ａ番から第（６４×Ｎ’＋Ａ）番までの（６４×Ｎ’＋１）個の電圧レベルに対して（１７Ｎ’＋１）個の参照電圧を含む構成としてもよい。

本発明において、前記Ｎ’が、Ｎ’＝ｈ×Ｓと表され、前記参照電圧集合体が（１７×ｈ×Ｓ＋１）個の参照電圧を含む構成としてもよい。Ｎ’が１６、前記第Ａ番が第０番、且つ、前記ｍビットのデジタルデータが１０ビットとされ、前記内挿回路から出力可能とされる第０番から第１０２４番までの１０２５個の電圧レベルに対して２７３個の参照電圧を含み、前記１０２５個の電圧レベルのうちの１０２４個が前記１０ビットのデジタルデータに割当てられ、前記デコーダにおいて前記２７３個の参照電圧から前記１０ビットのデジタルデータに応じて前記第１及び第２の電圧が選択され、選択された前記第１及び第２の電圧に応じて前記内挿回路から、前記１０２４個の電圧レベルのうちの１つが出力される構成としてもよい。

本発明において、前記第１乃至第（ｚ×Ｓ＋１）の参照電圧グループで規定される出力レベルの範囲と異なる範囲の複数の参照電圧を含む別の参照電圧集合体を少なくとも１つ備え、
前記別の参照電圧集合体の参照電圧を入力し前記ｍビットのデジタルデータに応じて、第３及び第４の電圧を選択出力する別のデコーダを備え、
前記別のデコーダの出力は、前記デコーダの出力と共通接続され、
前記内挿回路は、前記第３及び第４の電圧が入力されたときに、前記第３及び第４の電圧を１対１の内挿比で内挿した電圧レベルを出力する構成としてもよい。

本発明において、前記（ｚ×Ｓ＋１）入力２出力型のサブデコーダが、前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダで選択された参照電圧から選択して前記内挿回路へ入力する前記第１及び第２の電圧の組合せに関して、前記内挿回路より出力される電圧レベルの序列において、一の電圧レベルに対応した前記第１及び第２の電圧の組合せが複数あるとき、
前記一の電圧レベルに対応した前記第１及び第２の電圧のレベル差と、前記序列において前記一の電圧レベルと隣合う電圧レベルに対応した前記第１及び第２の電圧のレベル差とのレベル差間の差が、前記第１及び第２の電圧の組合せとして選択可能なレベル差の最大値の３７．５％以下とされるように構成してもよい。

本発明において、前記（ｚ×Ｓ＋１）入力２出力型のサブデコーダが、前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダで選択された参照電圧から選択して前記内挿回路へ入力する前記第１及び第２の電圧の組合せに関して、前記内挿回路より出力される電圧レベルの序列において、一の電圧レベルに対応した前記第１及び第２の電圧の組合せが複数あるとき、前記一の電圧レベルに対応した前記第１及び第２の電圧のレベル差と、前記序列において前記一の電圧レベルと隣合う電圧レベルに対応した前記第１及び第２の電圧のレベル差とのレベル差間の差が、６レベル以下とされるように構成してもよい。

本発明において、入力映像信号に対応した入力デジタル信号を受け、前記入力デジタル信号に対応した電圧を出力する前記デジタルアナログ変換回路を備え、前記入力デジタル信号に対応した電圧でデータ線を駆動するデータドライバが提供される。

本発明によれば、データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、前記データ線を駆動するデータドライバとして、前記データドライバを備えた表示装置が提供される。本発明において前記表示素子は、液晶素子を含むか、あるいは、有機ＥＬ素子を含む。

本発明によれば、参照電圧の数の削減とともに、スイッチ素子数を削減して面積の削減を可能とするＤＡＣ、デコーダ、ドライバ、表示装置を提供することができる。また、本発明によれば、コーダで選択する２つの電圧の組合せについて、ＤＮＬ悪化を防ぐことを可能とするＤＡＣ、デコーダ、ドライバ、表示装置を提供することができる

本発明の第１の実施形態の構成を示す図である。 図１で出力可能な電圧レベル（ｌｅｖｅｌ）と参照電圧（Ｖｒｅｆ）の関係を示す図である。 参照電圧グループと参照電圧グループ内の参照電圧の序列を説明する図である。 図１の本発明の第１の実施形態の第１の仕様を示す図である。 図４の仕様に対応した本発明の第１の実施例の構成を示す図である。 図５のサブデコーダ１１−１Ａ〜６Ａの構成を示す図である。 図５のサブデコーダ１３Ａの構成を示す図である。 図５の変更例を示す図である。 図８のサブデコーダ１１−１Ｂ〜１１Ｂの構成を示す図である。 図８のサブデコーダ１３Ｂの構成を示す図である。 図１の本発明の第１の実施形態の第２の仕様を示す図である。 図１１の仕様に対応した本発明の第２の実施例の構成を示す図である。 図１２のサブデコーダ１１−１Ｃ〜１０Ｃの構成を示す図である。 図１２のサブデコーダ１３ＣのＶ（Ｔ１）の選択構成を示す図である。 図１２のサブデコーダ１３ＣのＶ（Ｔ２）の選択構成を示す図である。 図１２のサブデコーダ１３Ｃの図１４とは異なる構成を示す図である。 図１の本発明の実施形態の第３の仕様を示す図である。 図１７の仕様に対応した本発明の第３の実施例の構成を示す図である。 図１８のサブデコーダ１１−１Ｄ〜１８Ｄの構成を示す図である。 図１８のサブデコーダ１３ＤのＶ（Ｔ１）の選択構成を示す図である。 図１８のサブデコーダ１３ＤのＶ（Ｔ２）の選択構成を示す図である。 （Ａ）比較例と（Ｂ）本発明のデコーダのトランジスタスイッチ数である。 出力電圧誤差を説明する図である。 ｚ＝５の仕様における電圧レベルに対応したＶ（Ｔ１）とＶ（Ｔ２）の組合せとＶ（Ｔ１）とＶ（Ｔ２）のレベル差の関係を説明する図である。 ｚ＝５の仕様における出力レベルの変化とＶ（Ｔ１）とＶ（Ｔ２）のレベル差の変化を説明する図で、（Ａ）はレベル差の変化が６レベル以下、（Ｂ）はレベル差の変化が６レベル超を示す図である。 ｚ＝９の仕様における電圧レベルに対応したＶ（Ｔ１）とＶ（Ｔ２）の組合せとＶ（Ｔ１）とＶ（Ｔ２）のレベル差の関係を説明する図である。 ｚ＝１７の仕様における電圧レベルに対応したＶ（Ｔ１）とＶ（Ｔ２）の組合せとＶ（Ｔ１）とＶ（Ｔ２）のレベル差の関係を説明する図である。 本発明の第２の実施形態の構成を示す図である。 本発明の第３の実施形態のデータドライバを説明する図である。 （Ａ）表示装置を説明する図である。（Ｂ）は液晶表示装置の表示パネルの単位画素の構成を示す図である。（Ｃ）は有機ＥＬ表示装置の表示パネルの単位画素の構成を示す図である。 （Ａ）、（Ｂ）は特許文献１から図等を引用した図である 特許文献１の図１に開示された構成を示す図である。

本発明の実施形態について説明する。図１は、本発明の一実施形態の構成を示す図である。図１を参照すると、本実施形態のデジタルアナログ変換回路（ＤＡＣ）は、不図示の参照電圧発生回路から出力された参照電圧集合体２０と、第１〜第（ｚＳ＋１）のサブデコーダ１１−１〜１１−（ｚＳ＋１）と、サブデコーダ１３を備えたデコーダ１０と、内挿回路３０を備えている。参照電圧発生回路としては、後述される図２９に、参照電圧発生回路８０４として示されている。図２９において、デコーダ回路群８０５が、図１のデコーダ１０の群に対応する。以下では、ｚ×Ｓを表記の簡単化のためｚＳで表す。

参照電圧集合体２０は、序列化された互いに異なる複数の参照電圧を含み、前記複数の参照電圧は（ｚＳ＋１）個（ただし、Ｓは１を含む２のべき乗の整数：１、２、４、…、且つ、ｚは、２のべき乗プラス１で５以上の整数：５、９、１７、…）の参照電圧グループ（２０−１〜２０−（ｚＳ＋１））にグループ化されている。

第１の参照電圧グループ２０−１は、｛（ｊ−１）（ｚＳ）＋１｝番目の参照電圧（Ｖｒ｛（ｊ−１）（ｚＳ）＋１｝（ただし、インデックスｊは１、２、・・・ｈをとることが可能、ただし、ｈは２以上の整数）を含む。具体的には、インデックスｊが１乃至ｈの全てをとる場合、第１の参照電圧グループ２０−１は、（ｚＳ）番おきの参照電圧Ｖｒ｛１｝、Ｖｒ｛（ｚＳ）＋１｝、Ｖｒ｛２（ｚＳ）＋１｝、・・・、Ｖｒ｛（ｈ−１）（ｚＳ）＋１｝を含む。以下では、（ｊ−１）×（ｚ×Ｓ）、２×（ｚ×Ｓ）、等を表記の簡単化のため、（ｊ−１）（ｚＳ）、２（ｚＳ）等で表す。

第２の参照電圧グループ２０−２は、｛（ｊ−１）（ｚＳ）＋２｝番目の参照電圧（Ｖｒ｛（ｊ−１）（ｚＳ）＋２｝を含む。具体的には、インデックスｊが１乃至ｈの全てをとる場合、第２の参照電圧グループ２０−２は、（ｚＳ）番おきの参照電圧Ｖｒ｛２｝、Ｖｒ｛（ｚＳ）＋２｝、Ｖｒ｛２（ｚＳ）＋２｝、・・・、Ｖｒ｛（ｈ−１）（ｚＳ）＋２｝を含む。

第３の参照電圧グループ２０−３は、｛（ｊ−１）（ｚＳ）＋３｝番目の参照電圧（Ｖｒ｛（ｊ−１）（ｚＳ）＋３｝を含む。具体的には、インデックスｊが１乃至ｈの全てをとる場合、第３の参照電圧グループ２０−３は、（ｚＳ）番おきの参照電圧Ｖｒ｛３｝、Ｖｒ｛（ｚＳ）＋３｝、Ｖｒ｛２（ｚＳ）＋３｝、・・・、Ｖｒ｛（ｈ−１）（ｚＳ）＋３｝を含む。同様にして、第（ｚＳ＋１）の参照電圧グループ２０−（ｚＳ＋１）は、｛（ｊ−１）（ｚＳ）＋（ｚＳ＋１）｝番目（（ｊｚＳ＋１）番目）の参照電圧Ｖｒ｛（ｊ−１）（ｚＳ）＋（ｚＳ＋１）｝＝Ｖｒ（ｊｚＳ＋１）を含む。具体的には、インデックスｊが１乃至ｈの全てをとる場合、第（ｚＳ＋１）の参照電圧グループ２０−（ｚＳ＋１）は、（ｚＳ）番おきの参照電圧Ｖｒ｛ｚＳ＋１｝、Ｖｒ｛２（ｚＳ）＋１｝、Ｖｒ｛３（ｚＳ）＋１｝、Ｖｒ｛ｈ（ｚＳ）＋１｝を含む。以下では、ｈ×（ｚ×Ｓ）を表記の簡単化のため、ｈｚＳで表す場合がある。

参照電圧集合体２０は、インデックスｊが１乃至ｈの全てをとる場合、（ｈｚＳ＋１）個の互いに異なる複数の参照電圧を含む。なお一部の参照電圧が欠如する場合に対応してインデックスｊの一部も欠如する場合がある。

第１〜第（ｚＳ＋１）のサブデコーダ１１−１〜１１−（ｚＳ＋１）は、ｍビットのデジタルデータのうち高位側の第１ビットグループ（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ、ただし、Ｄ（ｍ−１）Ｂ〜ＤｎＢはＤ（ｍ−１）〜Ｄｎの相補信号である）の値に応じて、第１〜第（ｚＳ＋１）の参照電圧グループ２０−１〜２０−（ｚＳ＋１）の対応する参照電圧グループごとに、それぞれ１個の参照電圧を選択することができる。

サブデコーダ１３は、ｍビットのデジタルデータのうち低位側の第２のビットグループ（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の値に応じて、第１〜第（ｚＳ＋１）のサブデコーダ１１−１〜１１−（ｚＳ＋１）で選択された（ｚＳ＋１）個、又はそれ以下の参照電圧から第１及び第２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択出力する。

内挿回路３０は、サブデコーダ１３から出力される第１及び第２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対１に内挿した電圧レベル｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２を出力する。

なお、参照電圧集合体２０のＶｒ１からＶｒ（ｈ（ｚＳ）＋１）までの参照電圧は、互いに異なる電圧レベルとし、ＶｒＸ（Ｘ＝１〜（ｈｚＳ＋１））の電圧レベルは、Ｘの増加又は減少（昇順／降順）に対して、序列化されているものとする。

内挿回路３０は、２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））を１対１に内挿（Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２）する任意の内挿回路（特許文献２等参照）を適用することができる。例えば、２つの入力端子Ｔ１、Ｔ２を有し、入力端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対１に内挿する構成や、同様の作用を有する内挿回路を用いることができる。また、１つの入力端子に異なるタイミングで電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を受け、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対１に内挿する内挿回路でもよい。

第１〜第（ｚＳ＋１）のサブデコーダ１１−１〜１１−（ｚＳ＋１）は、第１ビットグループ（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）を共通に入力し、サブデコーダ１１−１〜１１−（ｚＳ＋１）で選択される（ｚＳ＋１）個又はそれ以下の参照電圧は、参照電圧集合体２０において互いに電圧レベルが異なり、順序が連続している参照電圧となる。

例えば第１のサブデコーダ１１−１で参照電圧Ｖｒ｛（ｊ−１）（ｚＳ）＋１｝が選択された場合、第２のサブデコーダ１１−２では参照電圧Ｖｒ｛（ｊ−１）（ｚＳ）＋２｝、第３のサブデコーダ１１−３では参照電圧Ｖｒ｛（ｊ−１）（ｚＳ）＋３｝、…、第（ｚＳ＋１）のサブデコーダ１１−（ｚＳ＋１）では参照電圧Ｖｒ｛（ｊ−１）（ｚＳ）＋（ｚＳ＋１）＝Ｖｒ（ｊｚＳ＋１）｝がそれぞれ選択される。

図１の参照電圧集合体２０に属する参照電圧と、内挿回路３０から出力可能な電圧レベルの関係について説明する。

図２は、図１の電圧レベル（ｌｅｖｅｌ）と参照電圧ＶｒＸの関係を示す図である。図２を参照すると、内挿回路３０から出力可能な電圧レベルは序列化された任意の電圧レベル集合体の第Ａ番の電圧レベルを基準としたときの第Ａ番から（４（ｚ−１）Ｎ’＋Ａ）番までの連続する（４（ｚ−１）Ｎ’＋１）個の電圧レベルとされる。なお、記号ｚは、上記と同様、２のべき乗プラス１で５以上の整数：５、９、１７、…、とされる。表記４（ｚ−１）Ｎ’は、４×（ｚ−１）×Ｎ’を表している。基準となる第Ａ番のＡは、例えば出力電圧レベル０（又は１）に対応させて０（又は１）としてもよいし、あるいは別の電圧レベルに対応する番号としてもよい。

参照電圧集合体２０の参照電圧は、図２の電圧レベルにおいて、
第Ａ番の電圧レベルを基準とし、記号ｚ及びインデックスＮを用いると、
第（４（ｚ−１）Ｎ＋Ａ）番がＶｒ（ｚＮ＋１）、
第（４（ｚ−１）Ｎ＋Ａ）番から２レベル離れた第（４（ｚ−１）Ｎ＋Ａ＋２）番がＶｒ（ｚＮ＋２）、
第（４（ｚ−１）Ｎ＋Ａ＋２）番から４レベルおきに、第（４（ｚ−１）Ｎ＋Ａ＋６）番がＶｒ（ｚＮ＋３）、
第（４（ｚ−１）Ｎ＋Ａ＋１０）番がＶｒ（ｚＮ＋４）、・・・
第（４（ｚ−１）（Ｎ＋１）＋（Ａ−２））番がＶｒ（ｚ（Ｎ＋１））に割当てられる。

ここで、インデックスＮは、順次、０乃至（Ｎ’−１）（ただし、Ｎ’は１以上の整数）の値をとり、それぞれのインデックスＮの値に対して、ｚ個の参照電圧が割当てられている。

さらに、第（４（ｚ−１）Ｎ’＋Ａ）番がＶｒ（ｚＮ’＋１）に割当てられる。

すなわち、内挿回路３０から出力可能とされる第Ａ番から第（４（ｚ−１）Ｎ’＋Ａ）番までの（４（ｚ−１）Ｎ’＋１）個の電圧レベルに対して（ｚＮ’＋１）個の参照電圧が割当てられる。

具体的には、インデックスＮ＝０に対応する参照電圧は、
第Ａ番がＶｒ１、
第（２＋Ａ）番がＶｒ２、
第（６＋Ａ）番がＶｒ３、
第（１０＋Ａ）番がＶｒ４、・・・
第（４（ｚ−１）＋Ａ−２）番がＶｒ（ｚ）に割当てられる。

インデックスＮ＝１に対応する参照電圧は、
第（４（ｚ−１）＋Ａ）番がＶｒ（ｚ＋１）、
第（４（ｚ−１）＋Ａ＋２）番がＶｒ（ｚ＋２）、
第（４（ｚ−１）＋Ａ＋４）番をＶｒ（ｚ＋３）、・・・
第（４（ｚ−１）×２＋Ａ−２）番がＶｒ（２ｚ）に割当てられる。
・・・

インデックスＮ＝（Ｎ’−１）に対応する参照電圧は、
第（４（ｚ−１）（Ｎ’−１）＋Ａ）番がＶｒ（ｚ（Ｎ’−１）＋１）、
第（４（ｚ−１）（Ｎ’−１）＋Ａ＋２）番がＶｒ（ｚ（Ｎ’−１）＋２）、
第（４（ｚ−１）（Ｎ’−１）＋Ａ＋６）番がＶｒ（ｚ（Ｎ’−１）＋３）、
第（４（ｚ−１）（Ｎ’−１）＋Ａ＋１０）番がＶｒ（ｚ（Ｎ’−１）＋４）、・・・、
第（４（ｚ−１）Ｎ’＋（Ａ−２））番がＶｒ（ｚＮ’）に割当てられる。
さらに第（４（ｚ−１）Ｎ’＋Ａ）番がＶｒ（ｚＮ’＋１）に割当てられる。

図２に示すように、連続する第（４（ｚ−１）Ｎ＋Ａ）番から第（４（ｚ−１）（Ｎ＋１）＋Ａ−１）番の４×（ｚ−１）個の電圧レベルを１区間とすると、１区間毎にｚ個の参照電圧を有し、インデックスＮ＝０〜（Ｎ’−１）にそれぞれ対応するＮ’個の区間と、インデックスＮ＝（Ｎ’−１）の区間の次の区間の最初の第（４（ｚ−１）Ｎ’＋Ａ）番の電圧レベル及びそれに対応する参照電圧Ｖｒ（ｚＮ’＋１）から構成されている。

１つの区間の４（ｚ−１）個の電圧レベルは、区間内のｚ個の参照電圧と、隣接区間の最隣接レベルに割当てられた１個の参照電圧の計（ｚ＋１）個の参照電圧から選択される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に基づき、内挿回路３０から出力される。

なお、参照電圧Ｖｒ（ｚＮ’＋１）は、図１のＶｒ（ｈｚＳ＋１）と同一であり、Ｎ’＝ｈ×Ｓである。また、図１において、Ｖｒ（ｊｚＳ＋１）等における記号Ｓは、１つのまとまりとして考える上記区間の数を意味し、Ｓ＝１は１区間（４（ｚ−１）個の電圧レベル区間）毎、Ｓ＝２は２区間（４（ｚ−１）×２個の電圧レベル区間）毎、Ｓ＝４は４区間（４（ｚ−１）×４個の電圧レベル区間）毎を１つのまとまりとしている。

次に、図１の参照電圧集合体２０のグループ化とサブデコーダ１１−１〜１１−（ｚＳ＋１）で選択される参照電圧について説明する。

図３は、図１の参照電圧集合体２０のグループ化の詳細を示す図である。図３を参照すると、図１の参照電圧集合体２０の複数の参照電圧（最大で（ｈｚＳ＋１）個）のグループ化は、
第１乃至第（ｚＳ＋１）の参照電圧グループ（図１の２０−１〜２０−（ｚＳ＋１））と、
各参照電圧グループに属する参照電圧の参照電圧グループ内での序列（例えば１、２、・・・、ｈ−１、ｈ）と、
をそれぞれ（ｚＳ＋１）行、ｈ列の２次元配列で表すことができる。図３の行番号１〜ｚＳ＋１は、第１乃至第（ｚＳ＋１）の参照電圧グループ２０−１〜２０−（ｚＳ＋１）の１〜（ｚＳ＋１）に対応している。

２次元配列に割り当てられたｉ行ｊ列（ただし、ｉは１以上且つ（ｚＳ＋１）以下の整数、ｊは１以上且つｈ以下の整数、ｈは２以上の整数）の要素は、参照電圧Ｖｒ（（ｊ−１）（ｚＳ）＋ｉ）に対応している。

すなわち、第１の参照電圧グループ２０−１は、２次元配列の第１行に割当てられたｚＳ個置きの参照電圧（Ｖｒ１、Ｖｒ（ｚＳ＋１）、Ｖｒ（２ｚＳ＋１）、・・・、Ｖｒ｛（ｈ−１）（ｚＳ）＋１｝）よりなる。

第２の参照電圧グループ２０−２は、２次元配列の第２行に割当てられたｚＳ個置きの参照電圧（Ｖｒ２、Ｖｒ（ｚＳ＋２）、Ｖｒ（２ｚＳ＋２）・・・、Ｖｒ｛（ｈ−１）（ｚＳ）＋２｝）よりなる。

第ｉ（ただし、１≦ｉ≦（ｚＳ＋１））の参照電圧グループ２０−ｉは２次元配列の第ｉ行に割当てられたｚＳ個置きの参照電圧（Ｖｒ（ｉ）、Ｖｒ（ｚＳ＋ｉ）、Ｖｒ（２ｚＳ＋ｉ）・・・、Ｖｒ｛（ｈ−１）（ｚＳ）＋ｉ））よりなる。

第（ｚＳ＋１）の参照電圧グループ２０−（ｚＳ＋１）は、２次元配列の第（ｚＳ＋１）行に割当てられたｚＳ個置きの参照電圧（Ｖｒ（ｚＳ＋１）、Ｖｒ（２ｚＳ＋１）、Ｖｒ（３ｚＳ＋１）、・・・、Ｖｒ（ｈｚＳ＋１））よりなる。

第（ｚＳ＋１）の参照電圧グループ２０−（ｚＳ＋１）における１番目から（ｈ−１）番目の参照電圧（２次元配列の第（ｚＳ＋１）行の１列から（ｈ−１）列に割り当てられた参照電圧）は、第１の参照電圧グループ２０−１における２番目からｈ番目の参照電圧（２次元配列の第１行の２列からｈ列に割り当てられた参照電圧）と、それぞれ同一とされる。

図３の２次元配列の列は、図１の入力デジタル信号の第１ビットグループ（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の値と対応しており、図１の第１〜第（ｚＳ＋１）のサブデコーダ１１−１〜１１−（ｚＳ＋１）で選択される参照電圧は、第１ビットグループの値に対応した図３の第１列〜第ｈ列のいずれか１列に割り当てられた参照電圧とされる。

なお、図２及び図３には、第Ａ番から第（４（ｚ−１）Ｎ’＋Ａ）番までの（４（ｚ−１）Ｎ’＋１）個の電圧レベル、及び、Ｖｒ１からＶｒ（ｈｚＳ＋１）（＝Ｖｒ（ｚＮ’＋１））までの互いに異なる（ｈｚＳ＋１）個の参照電圧の対応関係を示しているが、第Ａ番目の電圧レベルから所定個の電圧レベル、及び、それに対応するＶｒ１から所定個の参照電圧が欠如していてもよい。

また、第（４（ｚ−１）Ｎ’＋Ａ）番までの所定個の電圧レベル、及び、それに対応するＶｒ（ｈｚＳ＋１）までの所定個の参照電圧が欠如していてもよい。

図３の２次元配列における参照電圧の欠如は、後述する図２８の構成のように、ｍビットのデジタルデータの第１ビットグループ（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の一部の値が、デコーダ１０とは別のデコーダの参照電圧を選択するように構成されている場合、該デジタルデータの一部の値に対応する参照電圧はデコーダ１０の参照電圧集合体２０とは別の参照電圧集合体に設けられるため、図３の２次元配列において参照電圧の一部欠如が発生する。このとき、欠如となる参照電圧は、図３の２次元配列の列単位であることが好ましい。例えば、２次元配列の第１列の参照電圧が欠如する場合、Ｖｒ１からＶｒ（ｚＳ）までの参照電圧が欠如することになる。なお図３の２次元配列の（ｚＳ＋１）行１列の参照電圧Ｖｒ（ｚＳ＋１）は、１行２列の参照電圧と同一であり、（ｚＳ＋１）行１列の配列要素はＶｒ１〜Ｖｒ（ｚＳ）とともに欠如されるが、１行２列の配列要素として存在する。

図２の電圧レベル（ｌｅｖｅｌ）と参照電圧（Ｖｒｅｆ）の対応関係は、例えばｚ＝５のとき、図３１（Ｂ）のレベルと入力に対応している。図２において、ｚ＝５、ｌｅｖｅｌのＡを１とし、Ｎ’を１とすると、図２のＶｒｅｆはＶｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ（ｚ）＝Ｖｒ５、Ｖｒ（ｚ＋１）＝Ｖｒ６となり、それぞれＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆとすると、図２の電圧レベルとＶｒｅｆの対応関係は、図３１（Ｂ）のレベルと入力の対応関係と同一となることがわかる。

＜実施例１＞
図４は、実施例１として、図１に示した前記実施形態において、１０ビット・デジタルデータ（ｍ＝１０）に応じて、第０レベルから第１０２３レベルまでの１０２４個の電圧レベルを出力する図１のＤＡＣの第１の仕様を表形式で示す図である。図４のｌｅｖｅｌは内挿回路３０が出力可能な電圧レベル、Ｖｒｅｆはデコーダ１０に入力される参照電圧を表し、各参照電圧は序列に応じた順序で電圧レベルに対応する位置に示す。Ｖ（Ｔ１）、Ｖ（Ｔ２）はデコーダ１０ので選択される第１及び第２の電圧（内挿回路３０への入力電圧）、Ｄ９〜Ｄ０は、１０ビット・デジタルデータである。

図４の仕様は、図３１（Ｂ）を参照して説明した変換仕様を応用し、図２において、Ａ＝０、ｚ＝５、Ｎ’＝６４とした仕様に対応している。このときの参照電圧総数は３２１個とされる。記号Ｓ、ｈは、ｈ×Ｓ＝６４とされ、Ｓ＝１のとき、ｈ＝６４、Ｓ＝２のときｈ＝３２、Ｓ＝４のとき、ｈ＝１６、…、をとることができる。

図４の仕様において、１６レベルを１区間とすると、６４個の区間で構成される。１区間の１６レベルは、区間内の５個の参照電圧と隣接区間の最隣接レベルに割当てられた１個の参照電圧の計６個の参照電圧から選択される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に応じて図１の内挿回路３０から出力される。このとき、１区間の１６レベルは、ほぼリニア（線形）な特性となる。１０ビット・デジタルデータに対応した出力レベル総数＝１０２４に対して参照電圧の総数は３２１である。第１０２４レベルは、参照電圧Ｖｒ３２１が割当てられているが、１０２４個の出力レベルには含まれない。

なお、図４では、第０レベルから第１０２４レベルまでの１０２５個の電圧レベルに対して、第０レベルから第１０２３レベルまでの１０２４個の電圧レベルを出力する仕様を示しているが、第１レベルから第１０２４レベルまでの１０２４個の電圧レベルを出力する仕様も可能である（不図示）。その場合、参照電圧Ｖｒ１に対応した第０レベルが１０２４個の出力レベルには含まれない仕様となる。

また、電圧レベルや参照電圧の序列は、全ての実施例において、電圧に関して単調変化（単調増加又は単調減少）に対する序列を表すものとする。

＜実施例１の構成＞
図５は、図４の仕様に対応した図１の実施例の一つの構成を示す図である。図５には、図１の実施形態において、ｚ＝５、Ｓ＝１、ｍ＝１０、ｎ＝４としたデコーダの構成が示されている。

第１ビットグループＤ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢは、Ｄ９〜Ｄ４、Ｄ９Ｂ〜Ｄ４Ｂからなる。第２ビットグループＤ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂは、Ｄ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂからなる。

図１の第１〜第（ｚＳ＋１）のサブデコーダ１１−１〜１１−（ｚＳ＋１）は、（ｚＳ＋１）＝６から、図５では、第１〜第６のサブデコーダ１１−１Ａ〜１１−６Ａからなる。

第１〜第６のサブデコーダ１１−１Ａ〜１１−６Ａの各々は、ｈ（＝６４）個の参照電圧を入力し、第１ビットグループＤ９〜Ｄ４、Ｄ９Ｂ〜Ｄ４Ｂに応じて１個の電圧を選択出力するトーナメント型デコーダとされる。

第１のサブデコーダ１１−１Ａは、ｈ個の参照電圧Ｖｒ１、Ｖｒ６、・・・、Ｖｒ（５ｊ−４）、・・・、Ｖｒ（５ｈ−４）を入力し、第６のサブデコーダ１１−６Ａは、ｈ個の参照電圧Ｖｒ６、・・・、Ｖｒ（５ｊ＋１）、・・・、Ｖｒ（５ｈ＋１）を入力する。すなわち、第１のサブデコーダ１１−１Ａと第６のサブデコーダ１１−６Ａは、Ｖｒ１とＶｒ（５ｈ＋１）を除く、（ｈ−１）＝６３個の参照電圧が重複して入力される。参照電圧が重複して入力されるサブデコーダは、サブデコーダ１１−１Ａと１１−６Ａのみである。

第１乃至第６のサブデコーダ１１−１Ａ〜１１−６Ａで選択される電圧は、図３の（ｚＳ＋１）＝６行、ｈ＝６４列の２次元配列（ただし、ｚ＝５、Ｓ＝１、ｈ＝６４）において、第１ビットグループ（Ｄ９〜Ｄ４、Ｄ９Ｂ〜Ｄ４Ｂ）の値に対応する列に割当てられた参照電圧（Ｖｒ（５ｊ−４）、Ｖｒ（５ｊ−３）、Ｖｒ（５ｊ−２）、Ｖｒ（５ｊ−１）、Ｖｒ（５ｊ）、Ｖｒ（５ｊ＋１））に対応するとともに、図４の仕様の１区間の１６の電圧レベルを出力するのに必要な参照電圧に対応している。

サブデコーダ１３Ａは、第１乃至第６のサブデコーダ１１−１Ａ〜１１−６Ａで選択された６個の電圧（（Ｖｒ（５ｊ−４）、Ｖｒ（５ｊ−３）、Ｖｒ（５ｊ−２）、Ｖｒ（５ｊ−１）、Ｖｒ（５ｊ）、Ｖｒ（５ｊ＋１））から、第２ビットグループＤ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂに応じてＶ（Ｔ１）、Ｖ（Ｔ２）を選択出力する。

＜サブデコーダ１１−ｉＡ（ｉ＝１〜６）の構成＞
図６は、図５のｉ番目のサブデコーダ１１−ｉＡ（ｉ＝１〜６）の構成を示す図である。第１〜第６のサブデコーダ１１−１Ａ〜１１−６Ａは、入力する参照電圧の組が異なるだけであり、回路構成は互いに同一である。図６において、最も左側の参照電圧グループ２０−１Ａが第１のサブデコーダ１１−１Ａに入力され、参照電圧グループ２０−２Ａが第２のサブデコーダ１１−２Ａに入力され、参照電圧グループ２０−６Ａは第６のサブデコーダ１１−６Ａに入力されるが、サブデコーダとしてｉ番目のサブデコーダ１つが示されている。図６では、第１〜第６のサブデコーダ１１−ｉＡ（ｉ＝１〜６）はそれぞれ参照電圧グループ２０−１Ａ〜２０−６Ａから各参照電圧グループ内の序列がｊ番目の参照電圧Ｖｒ（５ｊ−４）、Ｖｒ（５ｊ−３）、Ｖｒ（５ｊ−２）、Ｖｒ（５ｊ−１）、Ｖｒ（５ｊ）、Ｖｒ（５ｊ＋１）を選択している。

図６において、各スイッチはＮｃｈトランジスタで構成されている。Ｐｃｈトランジスタで構成する場合は、図６のＮｃｈトランジスタをＰｃｈランジスタに置き換えるとともに、デジタル信号の正転信号と反転信号（ＤｙとＤｙＢ）（ｙ＝０，１，…，９）を入れ替えることで構成できる。

図６に示すように、サブデコーダ１１−ｉＡ（ｉ＝１〜６）は、ｈ（＝６４）個の参照電圧を入力し、第１ビットグループＤ９〜Ｄ４、Ｄ９Ｂ〜Ｄ４Ｂの下位側ビット（Ｄ４、Ｄ４Ｂ）から上位側ビットの順で順次選択していき（トーナメント形式のスイッチ）、（Ｄ９、Ｄ９Ｂ）で１個の電圧を選択出力する構成とされる。

＜サブデコーダ１３Ａの構成＞
図７は、図５のサブデコーダ１３Ａの構成例を示す図である。サブデコーダ１３Ａはサブデコーダ１１−１Ａ〜１１−６Ａで選択された電圧（Ｖｒ（５ｊ−４）、Ｖｒ（５ｊ−３）、Ｖｒ（５ｊ−２）、Ｖｒ（５ｊ−１）、Ｖｒ（５ｊ）、Ｖｒ（５ｊ＋１））から第２ビットグループＤ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂに応じて、Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択出力する。下位側４ビットのＤ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂの選択順は任意でよい。図７では、最下位ビットの（Ｄ０、Ｄ０Ｂ）から（Ｄ３、Ｄ３Ｂ）までの順に選択する構成を示す。図７において、Ｄ３〜Ｄ０（Ｄ３Ｂ〜Ｄ０Ｂ）の値と、Ｖ（Ｔ１）、Ｖ（Ｔ２）に選択出力される参照電圧との対応は、以下の表１に示す通りである。

＜実施例２＞
図８は、図４の仕様に対応した実施例２の構成を示す図である。図８には、図１の実施形態において、ｚ＝５、Ｓ＝２、ｍ＝１０、ｎ＝５としたデコーダの構成が示されている。第１ビットグループＤ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢはＤ９〜Ｄ５、Ｄ９Ｂ〜Ｄ５Ｂ、第２ビットグループＤ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０ＢはＤ４〜Ｄ０、Ｄ４Ｂ〜Ｄ０Ｂとなる。

ｚＳ＝５×２＝１０となり、図１の第１〜第（ｚＳ＋１）の参照電圧２０−１〜２０−（ｚＳ＋１）は、図８の第１〜第１１の参照電圧２０−１Ｂ〜２０−１１Ｂ、第１〜第（ｚＳ＋１）のサブデコーダ１１−１〜１１−（ｚＳ＋１）は、図８の第１〜第１０のサブデコーダ１１−１Ｂ〜１１−１１Ｂに対応する。第１〜第１０のサブデコーダ１１−１Ｂ〜１１−１１Ｂは、各々は参照電圧をｈ（＝３２）個を入力し第１ビットグループＤ９〜Ｄ５、Ｄ９Ｂ〜Ｄ５Ｂに応じて１個を選択出力するトーナメント型デコーダとされる。

第１乃至第１０のサブデコーダ１１−１Ｂと１１−１１Ｂは、Ｖｒ１とＶｒ（１０ｈ＋１）を除く、（ｈ−１）＝３１個の参照電圧が重複して入力される。参照電圧の重複入力は第１のサブデコーダ１１−１Ｂと第１１のサブデコーダ１１−１１Ｂのみである。第１のサブデコーダ１１−１Ｂは参照電圧グループ２０−１ＢのＶｒ１、Ｖｒ１１、Ｖｒ２１、・・・Ｖｒ３１１を入力し、第１１のサブデコーダ１１−１１Ｂは参照電圧グループ２０−１１ＢのＶｒ１１、Ｖｒ２１、・・・Ｖｒ３１１、Ｖｒ３２１を入力し、Ｖｒ１１、Ｖｒ２１、・・・Ｖｒ３１１が重複している。

図８の構成は、重複する参照電圧数が図５より少ないため、重複参照電圧を選択するスイッチ数も図５より少なくデコーダの省面積化を図ることができる。

また、第１乃至第１１のサブデコーダ１１−１Ｂ〜１１−１１Ｂで選択される電圧は、図３の（ｚＳ＋１）＝１１行、ｈ＝３２列の２次元配列（ｚ＝５、Ｓ＝２、ｈ＝３２）の第１ビットグループ（Ｄ９〜Ｄ５、Ｄ９Ｂ〜Ｄ５Ｂ）の値に対応する列に割当てられた参照電圧（Ｖｒ（１０ｊ−９）、Ｖｒ（１０ｊ−８）、Ｖｒ（１０ｊ−７）、Ｖｒ（１０ｊ−６）、Ｖｒ（１０ｊ−５）、Ｖｒ（１０ｊ−４）、Ｖｒ（１０ｊ−３）、Ｖｒ（１０ｊ−２）、Ｖｒ（１０ｊ−１）、Ｖｒ（１０ｊ）、Ｖｒ（１０ｊ＋１））に対応するとともに、図４の仕様の２区間の電圧レベルを出力するのに必要な参照電圧に対応している。

サブデコーダ１３Ｂはサブデコーダ１１−１Ｂ〜１１−１１Ｂで選択された電圧から第２ビットグループＤ４〜Ｄ０、Ｄ４Ｂ〜Ｄ０Ｂに応じてＶ（Ｔ１）、Ｖ（Ｔ２）を選択出力する。

＜サブデコーダ１１−ｉＢ（ｉ＝１〜１１）＞
図９は、図８のサブデコーダ１１−ｉＢ（ｉ＝１〜１１）の構成を示す図である。図９には、サブデコーダ１１−ｉＢをＮｃｈトランジスタスイッチで構成した例が示されている。Ｐｃｈトランジスタスイッチで構成する場合は、図９のＮｃｈトランジスタスイッチをＰｃｈランジスタスイッチに置き換えるとともに、デジタル信号の正転信号（正相信号）と反転信号（逆相信号）を入れ替えることで構成できる。

第１〜第１１のサブデコーダ１１−１Ｂ〜１１−１１Ｂは、入力する参照電圧の組が異なるだけであり、回路構成は互いに同一である。図９において、最も左側の参照電圧グループ２０−１Ｂが第１のサブデコーダ１１−１Ｂに入力され、参照電圧グループ２０−２Ｂが第２のサブデコーダ１１−２Ｂに入力され、参照電圧グループ２０−１１Ｂは第１１のサブデコーダ１１−１１Ｂに入力されるが、サブデコーダとしてｉ番目のサブデコーダ１つが示されている。

サブデコーダ１１−ｉＢ（ｉ＝１〜１１）は参照電圧をｈ（＝３２）個を入力し第１ビットグループＤ９〜Ｄ５、Ｄ９Ｂ〜Ｄ５Ｂの下位側ビット（Ｄ５、Ｄ５Ｂ）から上位側ビットの順でトーナメント方式で順次選択していき、（Ｄ９、Ｄ９Ｂ）で１個の電圧を選択して出力する構成とされる。

図９では、第１〜第１１のサブデコーダ１１−ｉＢ（ｉ＝１〜１１）はそれぞれ参照電圧グループ２０−１Ｂ〜２０−１１Ｂから各参照電圧グループ内の序列がｊ番目の参照電圧Ｖｒ（１０ｊ−９）、Ｖｒ（１０ｊ−８）、Ｖｒ（１０ｊ−７）、Ｖｒ（１０ｊ−９）、Ｖｒ（１０ｊ−５）、Ｖｒ（１０ｊ−４）、Ｖｒ（１０ｊ−３）、Ｖｒ（１０ｊ−２）、Ｖｒ（１０ｊ−１）、Ｖｒ（１０ｊ）、Ｖｒ（１０ｊ＋１）を選択している。

＜サブデコーダ１３Ｂ＞
図１０は、図８のサブデコーダ１３Ｂの構成例を示す図である。サブデコーダ１３Ｂは第１〜第１１のサブデコーダ１１−１Ｂ〜１１−１１Ｂでそれぞれ選択された電圧（Ｖｒ（１０ｊ−９）、Ｖｒ（１０ｊ−８）、Ｖｒ（１０ｊ−７）、Ｖｒ（１０ｊ−６）、Ｖｒ（１０ｊ−５）、Ｖｒ（１０ｊ−４）、Ｖｒ（１０ｊ−３）、Ｖｒ（１０ｊ−２）、Ｖｒ（１０ｊ−１）、Ｖｒ（１０ｊ）、Ｖｒ（１０ｊ＋１））から第２ビットグループＤ４〜Ｄ０、Ｄ４Ｂ〜Ｄ０Ｂに応じて、Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択出力する。

下位側５ビットのＤ４〜Ｄ０、Ｄ４Ｂ〜Ｄ０Ｂの選択順は任意でよいが、好ましくは、図１０に示すように（Ｄ４、Ｄ４Ｂ）から選択する構成の方が、トランジスタスイッチ数が削減できる。

図１０のサブデコーダ回路１３Ｂは、図７のサブデコーダ１３Ａと、ビット信号Ｄ４Ｂ、Ｄ４でそれぞれオン／オフが制御されるスイッチ（図１０ではＮｃｈトランジスタ）を備えている。図１０のサブデコーダ回路１３Ｂは、第１乃至第１１のサブデコーダ１１−１Ｂ〜１１−１１Ｂで選択された１１個の電圧（Ｖｒ（１０ｊ−９）、Ｖｒ（１０ｊ−８）、Ｖｒ（１０ｊ−７）、Ｖｒ（１０ｊ−６）、Ｖｒ（１０ｊ−５）、Ｖｒ（１０ｊ−４）、Ｖｒ（１０ｊ−３）、Ｖｒ（１０ｊ−２）、Ｖｒ（１０ｊ−１）、Ｖｒ（１０ｊ）、Ｖｒ（１０ｊ＋１））から、（Ｄ４、Ｄ４Ｂ）で、６個の電圧（Ｖｒ（５ｊ’−４）、Ｖｒ（５ｊ’−３）、Ｖｒ（５ｊ’−２）、Ｖｒ（５ｊ’−１）、Ｖｒ（５ｊ’）、Ｖｒ（５ｊ’＋１））を選択し、その６個の電圧を、前述したサブデコーダ１３Ａを用いてＤ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂに応じて、Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択出力する。Ｄ４＝１（Ｄ４Ｂ＝０）のとき、（Ｖｒ（１０ｊ−４）、Ｖｒ（１０ｊ−３）、Ｖｒ（１０ｊ−２）、Ｖｒ（１０ｊ−１）、Ｖｒ（１０ｊ）、Ｖｒ（１０ｊ＋１））、Ｄ４＝０（Ｄ４Ｂ＝１）のとき、（Ｖｒ（１０ｊ−９）、Ｖｒ（１０ｊ−８）、Ｖｒ（１０ｊ−７）、Ｖｒ（１０ｊ−６）、Ｖｒ（１０ｊ−５）、Ｖｒ（１０ｊ−４））が電圧（Ｖｒ（５ｊ’−４）、Ｖｒ（５ｊ’−３）、Ｖｒ（５ｊ’−２）、Ｖｒ（５ｊ’−１）、Ｖｒ（５ｊ’）、Ｖｒ（５ｊ’＋１））として選択される。

以上、図５〜図１０を参照して、ｚ＝５、Ｓ＝１、２のデコーダ構成を説明した。図４の仕様に対応した図５（ｚ＝５、Ｓ＝１）及び図８（ｚ＝５、Ｓ＝２）に示した構成から、記号Ｓの値を増加させたとき（例えばＳ＝４、８、…）に、デコーダの構成がどのように変わるかは当業者であれば容易に理解できるはずである。本明細書では、Ｓ＝４以上については説明を省略する。

＜実施例３＞
図１１は、図１に示した前記実施形態において、１０ビット・デジタルデータ（ｍ＝１０）に応じて第０レベルから第１０２３レベルまでの１０２４個の電圧レベルを出力する図１のＤＡＣの第２の仕様を説明するための図である。図１１も図４と同様に、ｌｅｖｅｌは内挿回路３０が出力可能な電圧レベル、Ｖｒｅｆはデコーダ１０に入力される参照電圧を表し、各参照電圧は序列に応じた順序で電圧レベルに対応する位置に示す。Ｖ（Ｔ１）、Ｖ（Ｔ２）はデコーダ１０ので選択される第１及び第２の電圧（内挿回路３０への入力電圧）、Ｄ９〜Ｄ０は１０ビット・デジタルデータである。図１１は、図２において、Ａ＝０、ｚ＝９、Ｎ’＝３２とした仕様に対応している。このときの参照電圧総数は２８９個とされる。また記号Ｓ、ｈは、ｈ×Ｓ＝３２とされ、Ｓ＝１のときｈ＝３２、Ｓ＝２のときｈ＝１６、Ｓ＝４のときｈ＝８、…、をとることができる。

図１１の仕様において、３２レベルを１区間とすると、３２個の区間で構成される。１区間の３２レベルは、区間内の９個の参照電圧と隣接区間の最隣接レベルに割当てられた１個の参照電圧の計１０個の参照電圧から選択される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に応じて図１の内挿回路３０から出力される。このとき１区間の３２レベルは、ほぼリニア（線形）特性となる。図１１では、第０レベルから第１０２４レベルまでの１０２５個の電圧レベルに対して、１０ビット・デジタルデータに応じて、第０レベルから第１０２３レベルまでの１０２４個の電圧レベルを出力する仕様を示している。第１０２４レベルは、内挿回路３０の出力レベルに含まれないが、参照電圧Ｖｒ２８９が割当てられている。

図１２は、図１１の仕様に対応した図１の実施例の一つの構成例を示す図である。ｚ＝９、Ｓ＝１、ｍ＝１０、ｎ＝５のデコーダ１０Cの構成が示されている。第１ビットグループＤ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢはＤ９〜Ｄ５、Ｄ９Ｂ〜Ｄ５Ｂ、第２ビットグループＤ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０ＢはＤ４〜Ｄ０、Ｄ４Ｂ〜Ｄ０Ｂとなる。

第１〜第（ｚＳ＋１）のサブデコーダ１１−１Ｃ〜１１−１０Ｃの各々は参照電圧をｈ（＝３２）個を入力し、第１ビットグループＤ９〜Ｄ５、Ｄ９Ｂ〜Ｄ５Ｂに応じて、１個の電圧を、選択出力するトーナメント型デコーダとされる。

なお、図１２において、サブデコーダ１１−１Ｃと１１−１０Ｃは、Ｖｒ１とＶｒ（９ｈ＋１）を除く（ｈ−１）＝３１個の参照電圧が重複して入力される。参照電圧の重複入力はサブデコーダ１１−１Ｃと１１−１０Ｃのみである。

図１２の構成は、重複する参照電圧の数が図５より少ない。このため、重複参照電圧を選択するスイッチの数も図５より少なく、デコーダ回路の省面積化を図ることができる。さらに図１２は、重複する参照電圧の数は、図８と同数であるが、参照電圧の総数が、図８よりも少ないため、スイッチの総数は、図８より少ない。このため、本実施例によれば、デコーダ回路の省面積化を図ることができる。

また、第１〜第１０のサブデコーダ１１−１Ｃ〜１１−１０Ｃで選択される電圧は、図３の（ｚＳ＋１）＝１０行、ｈ＝３２列の２次元配列（ｚ＝９、Ｓ＝１、ｈ＝３２）の第１ビットグループ（Ｄ９〜Ｄ５、Ｄ９Ｂ〜Ｄ５Ｂ）の値に対応する列に割当てられた参照電圧（Ｖｒ（９ｊ−８）、Ｖｒ（９ｊ−７）、Ｖｒ（９ｊ−６）、Ｖｒ（９ｊ−５）、Ｖｒ（９ｊ−４）、Ｖｒ（９ｊ−３）、Ｖｒ（９ｊ−２）、Ｖｒ（９ｊ−１）、Ｖｒ（９ｊ）、Ｖｒ（９ｊ＋１））に対応するとともに、図１１の仕様の１区間の電圧レベルを出力するのに必要な参照電圧に対応している。

サブデコーダ１３Ｃは、第１〜第１０のサブデコーダ１１−１Ｃ〜１１−１０Ｃで選択された電圧から第２ビットグループＤ４〜Ｄ０、Ｄ４Ｂ〜Ｄ０Ｂに応じてＶ（Ｔ１）、Ｖ（Ｔ２）を選択出力する。

＜サブデコーダ１１−ｉＣ（ｉ＝１〜１０）＞
図１３は、図１２のサブデコーダ１１−ｉＣ（ｉ＝１〜１０）の構成を示す図である。第１〜第１０のサブデコーダ１１−１Ｃ〜１１−１０Ｃは、入力する参照電圧の組が異なるだけであり、回路構成は互いに同一である。図１３において、最も左側の参照電圧グループ２０−１Ｃが第１のサブデコーダ１１−１Ｃに入力され、参照電圧グループ２０−２Ｃが第２のサブデコーダ１１−２Ｃに入力され、参照電圧グループ２０−１０Ｃは第１０のサブデコーダ１１−１０Ｃに入力されるが、サブデコーダとしてｉ番目のサブデコーダ１つが示されている。

ｉ番目のサブデコーダ１１−ｉＣ（ｉ＝１〜１０）は、参照電圧をｈ（＝３２）個を入力し、第１ビットグループＤ９〜Ｄ５、Ｄ９Ｂ〜Ｄ５Ｂの下位側ビット（Ｄ５、Ｄ５Ｂ）から、上位側ビットの順で、順次トーナメント方式で選択していき、（Ｄ９、Ｄ９Ｂ）で１個の電圧を選択して出力する構成とされる。

図１３では、第１〜第１０のサブデコーダ１１−ｉＣ（ｉ＝１〜１０）はそれぞれ参照電圧グループ２０−１Ｃ〜２０−１０Ｃから各参照電圧グループ内の序列がｊ番目の参照電圧Ｖｒ（９ｊ−８）、Ｖｒ（９ｊ−７）、Ｖｒ（９ｊ−６）、Ｖｒ（９ｊ−５）、Ｖｒ（９ｊ−４）、Ｖｒ（９ｊ−３）、Ｖｒ（９ｊ−２）、Ｖｒ（９ｊ−１）、Ｖｒ（９ｊ）、Ｖｒ（９ｊ＋１）を選択している。

図１３には、サブデコーダ１１−ｉＣをＮｃｈトランジスタスイッチで構成した例が示されている。Ｐｃｈトランジスタスイッチで構成する場合は、図１３のＮｃｈトランジスタスイッチをＰｃｈランジスタスイッチに置き換えるとともに、デジタル信号の正転信号（正相信号）と反転信号（逆相信号）を入れ替えることで構成できる。

＜サブデコーダ１３Ｃ＞
図１４、図１５は、図１２のサブデコーダ１３Ｃの構成例を示す図である。図１４は、Ｖ（Ｔ１）を選択出力するサブデコーダであり、図１５は、Ｖ（Ｔ２）を選択出力するサブデコーダである。なお、図１４、図１５は単に図面作成の都合で分図したものである。

図１４を参照すると、サブデコーダ１３Ｃは、第１乃至第１０のサブデコーダ１１−１Ｃ〜１１−１０Ｃで選択された電圧（Ｖｒ（９ｊ−８）、Ｖｒ（９ｊ−７）、Ｖｒ（９ｊ−６）、Ｖｒ（９ｊ−５）、Ｖｒ（９ｊ−４）、Ｖｒ（９ｊ−３）、Ｖｒ（９ｊ−２）、Ｖｒ（９ｊ−１）、Ｖｒ（９ｊ）、Ｖｒ（９ｊ＋１））から、第２ビットグループＤ４〜Ｄ０、Ｄ４Ｂ〜Ｄ０Ｂに応じて、Ｖ（Ｔ１）を選択出力する。具体的には、Ｖｒ（９ｊ−８）〜Ｖｒ（９ｊ）を入力し第２ビットグループの下位側の４ビット（Ｄ０、Ｄ０Ｂ）〜（Ｄ３、Ｄ３Ｂ）によって１つを選択するブロック１３Ｃ−Ａ１と、Ｖｒ（９ｊ）、Ｖｒ（９ｊ＋１）から第２ビットグループの最下位ビット（Ｄ０、Ｄ０Ｂ）によって１つを選択し、（Ｄ４、Ｄ４Ｂ）で、ブロック１３Ｃ−Ａ１で選択された電圧と、（Ｄ０、Ｄ０Ｂ）の選択電圧との一方を選択しＶ（Ｔ１）として出力する。

図１５を参照すると、サブデコーダ１３Ｃは、サブデコーダ１１−１Ｃ〜１１−１０Ｃで選択された電圧（Ｖｒ（９ｊ−８）〜Ｖｒ（９ｊ））から第２ビットグループＤ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂに応じてＶ（Ｔ２）を選択出力する。具体的には、Ｖｒ（９ｊ−８）、Ｖｒ（９ｊ−７）から第２ビットグループの下位側の４ビット（Ｄ０、Ｄ０Ｂ）〜（Ｄ３、Ｄ３Ｂ）によって１つを選択し、Ｖｒ（９ｊ−７）〜Ｖｒ（９ｊ）から、第２ビットグループの３ビット（Ｄ１、Ｄ１Ｂ）〜（Ｄ３、Ｄ３Ｂ）によってトーナメント方式で１つを選択し、（Ｄ４、Ｄ４Ｂ）で、下位側ビットで選択された２つの電圧の一方を選択しＶ（Ｔ２）として出力する。
図１４、図１５には、サブデコーダ１３ＣをＮｃｈトランジスタスイッチで構成した例が示されている。Ｐｃｈトランジスタスイッチで構成する場合は、図１４、図１５のＮｃｈトランジスタスイッチをＰｃｈランジスタスイッチに置き換えるとともに、デジタル信号の正転信号（正相信号）と反転信号（逆相信号）を入れ替えることで構成できる。

図１４、図１５に示したサブデコーダ１３Ｃの選択動作を表２に示す。

下位側５ビットのＤ４〜Ｄ０、Ｄ４Ｂ〜Ｄ０Ｂの選択順は任意でよい。図１４、図１５では、最下位ビットの（Ｄ０、Ｄ０Ｂ）から（Ｄ４、Ｄ４Ｂ）までの順に選択する構成を示す。

＜サブデコーダ１３Ｃの別の構成＞
図１６は、サブデコーダ１３Ｃの別の構成を示す図であり、Ｖ（Ｔ１）を選択出力する図１５の別の構成を示す図である。図１６の１３Ｃ−Ａ２は、図１４の１３Ｃ−Ａ１の（Ｄ０、Ｄ０Ｂ）から（Ｄ４、Ｄ４Ｂ）まで順次選択する構成を変更して、省素子化を図った構成例である。図１４の１３Ｃ−Ａ１では、３０個のスイッチが必要とされているが、図１６の例では、ＶＴ（１）に選択された電圧を出力するサブデコーダ１３Ｃ−Ａ２のスイッチは２４個とされている。以上図１２〜図１５を参照して、ｚ＝９、Ｓ＝１のデコーダ構成を説明した。

＜実施例４＞
なお、図１１の仕様に対応した図１２と別の図１の実施例として、ｚ＝９、Ｓ＝２のデコーダ構成も可能である。これは、図４の仕様に対応した図５（ｚ＝５、Ｓ＝１）及び図８（ｚ＝５、Ｓ＝２）を参照すれば、記号ｚ＝９の場合においても、記号Ｓの値を増加させたときに、デコーダ構成がどのように変わるかは、当業者であれば、容易に理解できるはずである。ｚ＝９、Ｓ＝２のとき、ｍ＝１０とすれば、ｎ＝６、ｈ＝１６となる。したがって、第１ビットグループＤ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢは、Ｄ９〜Ｄ６、Ｄ９Ｂ〜Ｄ６Ｂ、
第２ビットグループＤ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂは、Ｄ５〜Ｄ０、Ｄ５Ｂ〜Ｄ０Ｂ
となる。

第１〜第（ｚＳ＋１）の１９個のサブデコーダの各々は、参照電圧をｈ（＝１６）個を入力し第１ビットグループＤ９〜Ｄ６、Ｄ９Ｂ〜Ｄ６Ｂに応じて１個を選択出力するトーナメント型デコーダとされる。

第１のサブデコーダと第（ｚＳ＋１）のサブデコーダは（ｈ−１）＝１５個の参照電圧が重複して入力される。

重複する参照電圧数が、図１２より少ないため、重複参照電圧を選択するスイッチ数も図１２よりも少なくなり、デコーダ回路の省面積化を図ることができる。

＜実施例５＞
図１７は、図１の実施形態において１０ビット・デジタルデータ（ｍ＝１０）に応じて第０レベルから第１０２３レベルまでの１０２４個の電圧レベルを選択出力する図１のＤＡＣの第３の仕様を説明するための図である。表記は図４、図１１と同様である。図１７は、図２において、Ａ＝０、ｚ＝１７、Ｎ’＝１６とした仕様に対応している。このときの参照電圧総数は２７３個とされる。また記号Ｓ、ｈは、ｈ×Ｓ＝１６とされ、Ｓ＝１のときｈ＝１６、Ｓ＝２のときｈ＝８、…、を取ることができる。

図１７の仕様において、６４レベルを１区間とすると、１６個の区間で構成される。１区間の６４レベルは、区間内の１７個の参照電圧と隣接区間の最隣接レベルに割当てられた１個の参照電圧の計１８個の参照電圧から選択される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に応じて、図１の内挿回路３０から出力される。このとき１区間の６４レベルは、ほぼリニア（線形）特性となる。図１７では、第１０２４レベルは内挿回路３０の出力レベルに含まれないが、参照電圧Ｖｒ２７３が割当てられる。

＜実施例５の構成例＞
図１８は、図１７の仕様に対応した図１の実施例の一つである。ｚ＝１７、Ｓ＝１、ｍ＝１０、ｎ＝６のデコーダ１０Ｄの構成が示されている。第１ビットグループＤ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢはＤ９〜Ｄ６、Ｄ９Ｂ〜Ｄ６Ｂ、第２ビットグループＤ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０ＢはＤ５〜Ｄ０、Ｄ５Ｂ〜Ｄ０Ｂとなる。

第１〜第（ｚＳ＋１）のサブデコーダ１１−１Ｄ〜１１−１８Ｄの各々は、参照電圧をｈ（＝１６）個を入力し第１ビットグループＤ９〜Ｄ６、Ｄ９Ｂ〜Ｄ６Ｂに応じて１個の電圧を選択出力するトーナメント型デコーダとされる。

なお、サブデコーダ１１−１Ｄと１１−１８ＤはＶｒ１とＶｒ（１７ｈ＋１）を除く（ｈ−１）＝１５個の参照電圧が重複して入力される。

参照電圧の重複入力は、サブデコーダ１１−１Ｄと１１−１８Ｄのみである。

図１８の構成は、重複する参照電圧数が、図５、図８、図１２よりも少ないため、重複参照電圧を選択するスイッチ数も少なくデコーダ回路の省面積化を図ることができる。さらに図１８は、参照電圧総数も図５、図８、図１２の構成よりも少ないため、スイッチ総数が少なくデコーダ回路の省面積化を図ることができる。

また、サブデコーダ１１−１Ｄ〜１１−１８Ｄで選択される電圧は、図３の（ｚＳ＋１）＝１８行、ｈ＝１６列の２次元配列（ｚ＝１７、Ｓ＝１、ｈ＝１６）の第１ビットグループ（Ｄ９〜Ｄ６、Ｄ９Ｂ〜Ｄ６Ｂ）の値に対応する列に割当てられた参照電圧（Ｖｒ（１７ｊ−１６）、Ｖｒ（１７ｊ−１５）、Ｖｒ（１７ｊ−１４）、…、Ｖｒ（１７ｊ）、Ｖｒ（１７ｊ＋１））に対応するとともに、図１７の仕様の１区間の電圧レベルを出力するのに必要な参照電圧に対応している。

サブデコーダ１３Ｄは、サブデコーダ１１−１Ｄ〜１１−１８Ｄで選択された電圧から第２ビットグループＤ５〜Ｄ０、Ｄ５Ｂ〜Ｄ０Ｂに応じて、Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択出力する。

＜サブデコーダ１１−ｉＤ（ｉ＝１〜１８）＞
図１９は、図１８のサブデコーダ１１−ｉＤ（ｉ＝１〜１８）の構成を示す図である。第１〜第１８のサブデコーダ１１−１Ｄ〜１１−１８Ｄは、入力する参照電圧の組が異なるだけであり、回路構成は互いに同一である。図１３には、ｉ番目のサブデコーダ１つが示されている。図１９には、スイッチをＮｃｈトランジスタで構成した例が示されている。

サブデコーダ１１−ｉＤ（ｉ＝１〜１８）は参照電圧をｈ（＝１６）個を入力し第１ビットグループＤ９〜Ｄ６、Ｄ９Ｂ〜Ｄ６Ｂの下位側ビット（Ｄ６、Ｄ６Ｂ）から上位側ビットの順で順次選択していき、（Ｄ９、Ｄ９Ｂ）で１個の電圧を選択して出力する構成とされる。

サブデコーダ１１−１Ｄは参照電圧群２０−１Ｄから１つの電圧Ｖｒ（１７ｊ−１６）を選択した場合、サブデコーダ１１−２Ｄは参照電圧群２０−２Ｄから１つの電圧Ｖｒ（１７ｊ−１５）、以下同様にして、サブデコーダ１１−１８Ｄは参照電圧群２０−１８Ｄから１つの電圧Ｖｒ（１７ｊ＋１）を選択し、Ｖｒ（１７ｊ−１６）、Ｖｒ（１７ｊ−１５）〜Ｖｒ（１７ｊ＋１）の１８個の電圧がサブデコーダ１３Ｄに入力される。Ｐｃｈトランジスタスイッチで構成する場合は、図１９のＮｃｈトランジスタスイッチをＰｃｈランジスタスイッチに置き換えるとともに、デジタル信号の正転信号と反転信号を入れ替えることで構成できる。

＜サブデコーダ１３Ｄ＞
図２０、図２１は、図１８のサブデコーダ１３Ｄの構成例を示す図である。図２０は、Ｖ（Ｔ１）を選択出力するサブデコーダであり、図２１は、Ｖ（Ｔ２）を選択出力するサブデコーダである。なお、図２０、図２１は単に図面作成の都合で分図したものである。

図２０のサブデコーダ１３Ｄは、サブデコーダ１１−１Ｄ〜１１−１８Ｄで選択された電圧（Ｖｒ（１７ｊ−１６）、Ｖｒ（１７ｊ−１５）、Ｖｒ（１７ｊ−１４）、…、Ｖｒ（１７ｊ）、Ｖｒ（１７ｊ＋１））から、第２ビットグループＤ５〜Ｄ０、Ｄ５Ｂ〜Ｄ０Ｂに応じてＶ（Ｔ１）を選択出力する。

図２１のサブデコーダ１３Ｄはサブデコーダ１１−１Ｄ〜１１−１８Ｄで選択された電圧から第２ビットグループＤ５〜Ｄ０、Ｄ５Ｂ〜Ｄ０Ｂに応じてＶ（Ｔ２）を選択出力する。サブデコーダ１３Ｄの選択動作を表３に示す。下位側６ビットのＤ５〜Ｄ０、Ｄ５Ｂ〜Ｄ０Ｂの選択順は任意でよい。

以上、ｚ＝１７、Ｓ＝１、ｍ＝１０、ｎ＝６のデコーダ構成を説明した。

なお、図１７の仕様に対応した図１８と別の図１の実施例として、ｚ＝１７、Ｓ＝２、ｍ＝１０、ｎ＝７のデコーダ構成も可能である（不図示）。これは、図４の仕様に対応した図５（ｚ＝５、Ｓ＝１）及び図８（ｚ＝５、Ｓ＝２）を参照すれば、記号Ｓの値を増加させたときに、デコーダ構成がどのように変わるかは当業者であれば容易に理解できるはずである。すなわち、ｚ＝１７、Ｓ＝２のとき、ｍ＝１０とすれば、ｎ＝７、ｈ＝８となる。したがって第１ビットグループＤ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢはＤ９〜Ｄ７、Ｄ９Ｂ〜Ｄ７Ｂ、第２ビットグループＤ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０ＢはＤ６〜Ｄ０、Ｄ６Ｂ〜Ｄ０Ｂとなる。第１〜第（ｚＳ＋１）の３５個のサブデコーダの各々は参照電圧をｈ（＝８）個を入力し第１ビットグループＤ９〜Ｄ７、Ｄ９Ｂ〜Ｄ７Ｂに応じて１個を選択出力するトーナメント型デコーダとされる。第１のサブデコーダと第（ｚＳ＋１）のサブデコーダは（ｈ−１）＝７個の参照電圧が重複して入力される。重複する参照電圧数が図１８より少ないため、重複参照電圧を選択するスイッチ数も図１８より少なくデコーダ回路の省面積化を図ることができる。

＜デコーダのトランジスタスイッチ数の比較＞
図２２（Ａ）、図２２（Ｂ）は、１０ビットデコーダ（出力レベル数が１０２４）の比較例（図３２の関連技術）のトランジスタスイッチ数、及び本発明のトランジスタスイッチ数の比較を示す図である。トランジスタスイッチ数はそれぞれＮｃｈトランジスタスイッチのみ、又は、Ｐｃｈトランジスタスイッチのみで構成した場合の数である。

１０ビットＤＡＣにおける本発明のトランジスタスイッチの総数（合計欄の数）は、比較例（図３２）よりも少なく、比較例よりも、デコーダの省面積化ができることを示している。また、本発明の各構成においても、記号ｚの値が大きいほど、また、記号Ｓの値が大きいほど、スイッチの総数が少なく、デコーダ及びデコーダを含むＤＡＣの省面積化ができることを示している。

次に図２３乃至図２７を参照して、内挿回路３０に入力する電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の選択として最適な参照電圧の組合せについて説明する。

＜ＤＮＬ＞
内挿回路３０をアンプ等で実際に構成する場合、アンプ特性やアンプを構成する素子のばらつき等により、内挿回路３０に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧差が拡大すると、内挿回路３０の出力電圧誤差も、図２３に示すように増加することが発明者の解析により確認された。これは、本発明において、内挿回路３０の出力電圧特性に大きな影響を与える。

本発明の一実施形態においては、一部の電圧レベルにおいて、内挿回路３０に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の組合せとして、後述する図２４、図２６、図２７のように、複数の組合せが可能である。しかし、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の組合せの選択如何によっては、内挿回路３０の出力電圧特性の重要な指標であるＤＮＬ（微分非直線性＝１レベルの理想的変化量と実際の変化量の偏差）が悪化する。

特に、表示装置等の階調特性においては、ＤＮＬの悪化により単調性（階調に対する出力電圧の単調変化）が損なわれ階調反転が生じると、表示品質を大きく劣化させるという問題がある。

以下、内挿回路３０に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の組合せとＤＮＬの関係について図２３を参照して具体的に説明する。図２３の横軸はＶ（Ｔ１）とＶ（Ｔ２）の電圧差、縦軸は出力電圧の誤差である。図２３の特性曲線において、ある電圧レベルでのＶ（Ｔ１）とＶ（Ｔ２）の電圧差がｄ１のとき、前記ある電圧レベルに対する出力電圧誤差はｅ１であるとする。また、電圧レベルの序列において前記ある電圧レベルと隣り合う電圧レベルでのＶ（Ｔ１）とＶ（Ｔ２）の電圧差がｄ２のとき、前記隣り合う電圧レベルに対する出力電圧誤差はｅ２であるとする。

ここで、前記隣り合う電圧レベルでのＶ（Ｔ１）とＶ（Ｔ２）の組合せは複数あるとすると、ｄ２は、Ｖ（Ｔ１）とＶ（Ｔ２）の組合せにより変化し、その出力電圧誤差ｅ２も変化する。

図２３の特性曲線より、もし、隣り合う２つの電圧レベルのｄ１とｄ２の差が大きいと、出力電圧誤差の差も大きくなり、この場合にＤＮＬが悪化することになる。

ＤＮＬの悪化を小さく抑えるには、隣り合う２つの電圧レベルにおけるｄ１とｄ２の差を小さくする、すなわち、電圧レベルの序列において、ある電圧レベルに対応したＶ（Ｔ１）とＶ（Ｔ２）の組合せが複数あるとき、前記ある電圧レベルに対応したＶ（Ｔ１）とＶ（Ｔ２）の電圧差（レベル差）と、前記序列において前記ある電圧レベルと隣合う電圧レベルに対応したＶ（Ｔ１）とＶ（Ｔ２）の電圧差（レベル差）との電圧差（レベル差）間の差を小さくする組合せが選択される。なお、Ｖ（Ｔ１）とＶ（Ｔ２）の電圧差の大小は、Ｖ（Ｔ１）とＶ（Ｔ２）のそれぞれの電圧レベルのレベル差の大小と対応しており、以下では、電圧差の大小はレベル差の大小に置き換えて説明する。

図２４は、本発明の一実施例として、ｚ＝５の仕様において、最初の１区間の第０〜第１５レベルを出力するために必要な参照電圧（Ｖｒ１〜Ｖｒ６）と、参照電圧（Ｖｒ１〜Ｖｒ６）から選択可能なＶ（Ｔ１）とＶ（Ｔ２）の組合せと、各組合せのＶ（Ｔ１）とＶ（Ｔ２）のレベル差に関して、隣合う電圧レベル間におけるＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の場合と、６レベルを超える場合とに分けて示した図である。なお、第１６レベル以降の各区間については省略しているが、電圧レベルと対応する参照電圧から選択するＶ（Ｔ１）とＶ（Ｔ２）の組合せは、図２４と同様である。

図２４において、第０〜第５レベルのＶ（Ｔ１）とＶ（Ｔ２）の組合せは１組だけである。

隣合う電圧レベル間での（Ｖ（Ｔ１）、Ｖ（Ｔ２））のレベル差間の差は、
第２レベルでのレベル差（０レベル）と第３レベルでのレベル差（６レベル）とのレベル差間の差の６レベルと、
第４レベルでのレベル差（４レベル）と第５レベルでのレベル差（１０レベル）とのレベル差間の差の６レベルが最大である。

第６レベルでのＶ（Ｔ１）とＶ（Ｔ２）の組合せは２組（（Ｖｒ２、Ｖｒ４）、（Ｖｒ３、Ｖｒ３））ある。

第６レベルでの組合せが（Ｖｒ２、Ｖｒ４）のとき、第６レベルでのレベル差（８レベル）と、第５レベルでのレベル差（１０レベル）とのレベル差間の差は２レベルと小さい。

一方、第６レベルでの組合せが（Ｖｒ３、Ｖｒ３）のとき、第６レベルでのレベル差（０レベル）と、第５レベルでのレベル差（１０レベル）とのレベル差間の差は１０レベルとなり、（Ｖ（Ｔ１）、Ｖ（Ｔ２））のレベル差間の差は大きい（６レベル超）。

第７レベルでのＶ（Ｔ１）とＶ（Ｔ２）の組合せは１組だけであるが、第６レベルでのＶ（Ｔ１）とＶ（Ｔ２）の組合せにより、隣合う電圧レベル間での（Ｖ（Ｔ１）、Ｖ（Ｔ２））のレベル差間の差は異なる。第６レベルでの組合せが（Ｖｒ２、Ｖｒ４）のとき、第６レベルでのレベル差（８レベル）と、第７レベルでのレベル差（１４レベル）とのレベル差間の差は６レベルとなる。

一方、第６レベルでの組合せが（Ｖｒ３、Ｖｒ３）のとき、第６レベルでのレベル差（０レベル）と、第７レベルでのレベル差（１４レベル）とのレベル差間の差は１４レベルとなり、（Ｖ（Ｔ１）、Ｖ（Ｔ２））のレベル差間の差は大きい（６レベル超）。

第８レベルでのＶ（Ｔ１）とＶ（Ｔ２）の組合せは、３組（（Ｖｒ１、Ｖｒ６）、（Ｖｒ２、Ｖｒ５）、（Ｖｒ３、Ｖｒ４））ある。

第８レベルでの組合せが（Ｖｒ１、Ｖｒ６）のとき、第８レベルでのレベル差（１６レベル）と、第７レベルでのレベル差（１４レベル）とのレベル差間の差は２レベルとなる。また第８レベルでの組合せが（Ｖｒ２、Ｖｒ５）のとき、第８レベルでのレベル差（１２レベル）と、第７レベルでのレベル差（１４レベル）とのレベル差間の差は２レベルとなる。

一方、第８レベルでの組合せが（Ｖｒ３、Ｖｒ４）のとき、第８レベルでのレベル差（４レベル）と、第７レベルでのレベル差（１４レベル）とのレベル差間の差は１０レベルとなり、（Ｖ（Ｔ１）、Ｖ（Ｔ２））のレベル差間の差は大きい（６レベル超）。

第９レベルでのＶ（Ｔ１）とＶ（Ｔ２）の組合せは１組だけであるが、第８レベルでのＶ（Ｔ１）とＶ（Ｔ２）の組合せにより、隣合う電圧レベル間での（Ｖ（Ｔ１）、Ｖ（Ｔ２））のレベル差間の差は異なる。

第８レベルでの組合せが（Ｖｒ１、Ｖｒ６）及び（Ｖｒ２、Ｖｒ５）のとき、第８レベルでのそれぞれのレベル差（１６及び１２レベル）と、第９レベルでのレベル差（１４レベル）とのレベル差間の差は２レベルとなる。

一方、第８レベルでの組合せが（Ｖｒ３、Ｖｒ４）のとき、第８レベルでのレベル差（４レベル）と、第９レベルでのレベル差（１４レベル）とのレベル差間の差は１０レベルとなり、（Ｖ（Ｔ１）、Ｖ（Ｔ２））のレベル差間の差は大きい（６レベル超）。

第１０レベルでのＶ（Ｔ１）とＶ（Ｔ２）の組合せは２組（（Ｖｒ３、Ｖｒ５）、（Ｖｒ４、Ｖｒ４））ある。

第１０レベルでの組合せが（Ｖｒ３、Ｖｒ５）のとき、第１０レベルでのレベル差（８レベル）と、第９レベルでのレベル差（１４レベル）とのレベル差間の差は６レベルとなる。

一方、第１０レベルでの組合せが（Ｖｒ４、Ｖｒ４）のとき、第１０レベルでのレベル差（０レベル）と、第９レベルでのレベル差（１４レベル）とのレベル差間の差は１４レベルとなり、（Ｖ（Ｔ１）、Ｖ（Ｔ２））の電圧差の変化は大きい（６レベル超）。

第１１レベルでのＶ（Ｔ１）とＶ（Ｔ２）の組合せは１組だけであるが、第１０レベルでのＶ（Ｔ１）とＶ（Ｔ２）の組合せにより、隣合う電圧レベル間での（Ｖ（Ｔ１）、Ｖ（Ｔ２））のレベル差間の差は異なる。

第１０レベルでの組合せが（Ｖｒ３、Ｖｒ５）のとき、第１０レベルでのレベル差（８レベル）と、第１１レベルでのレベル差（１０レベル）とのレベル差間の差は２レベルとなる。

一方、第１０レベルでの組合せが（Ｖｒ４、Ｖｒ４）のとき、第１０レベルでのレベル差（０レベル）と、第１１レベルでのレベル差（１０レベル）とのレベル差間の差は１０レベルとなり、（Ｖ（Ｔ１）、Ｖ（Ｔ２））のレベル差間の差は大きい（６レベル超）。

第１２〜第１５レベルのＶ（Ｔ１）とＶ（Ｔ２）の組合せは１組だけで、隣合う電圧レベル間での（Ｖ（Ｔ１）、Ｖ（Ｔ２））のレベル差間の差は６レベルが最大である。

次の区間の第１６レベルの電圧レベルと対応する参照電圧の関係は第０レベルと同様である。したがって隣合う電圧レベル間での（Ｖ（Ｔ１）、Ｖ（Ｔ２））のレベル差間の差は２レベルとなる。

すなわち、図２４において、ＤＮＬの悪化を抑制するには、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の（Ｖ（Ｔ１）、Ｖ（Ｔ２））の組合せを用いることが好ましい。

なお、隣合う電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差の６レベルは、選択可能なＶ（Ｔ１）とＶ（Ｔ２）の電圧差の最大値（＝１区間１６レベル）の３７．５％となっている。

また、図２４では、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の場合と、６レベルを超える場合とに分けて示したが、電圧レベルの１レベルの電圧差が十分小さい場合には、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベルを超える場合であっても、内挿回路３０の出力電圧誤差自体が小さくなるため、ＤＮＬの悪化が現れない場合もある。

また、図４（ｚ＝５）の仕様の「デコーダ選択電圧」で示すＶ（Ｔ１）、Ｖ（Ｔ２）の選択例は、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の組合せで、複数の組合せが可能な場合はＶ（Ｔ１）とＶ（Ｔ２）のレベル差が最小の例を示している。

図２５は、図２４でのＶ（Ｔ１）とＶ（Ｔ２）の組合せにおける、各出力レベルでのＶ（Ｔ１）、Ｖ（Ｔ２）及び内挿回路３０の出力レベルＶｏｕｔ（＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２）について、電圧（参照電圧）と出力レベルの関係をグラフ化した図で、図２５（Ａ）は、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の（Ｖ（Ｔ１）、Ｖ（Ｔ２））の組合せの一例、図２５（Ｂ）は、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベルを超える（Ｖ（Ｔ１）、Ｖ（Ｔ２））の組合せの一例を示している。図２５（Ａ）、（Ｂ）ともに、横軸は出力レベル（第０〜第１５レベル）、縦軸はＶ（Ｔ１）、Ｖ（Ｔ２）に入力される参照電圧と、Ｖｏｕｔである。各出力レベルでのＶ（Ｔ１）、Ｖ（Ｔ２）、Ｖｏｕｔは、それぞれ１点鎖線、実線、点線で接続されている。また、各出力レベルでのＶ（Ｔ１）とＶ（Ｔ２）のレベル差を丸括弧内の数字で示す（レベル差が０レベルは不記載）。

図２５（Ａ）より、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の（Ｖ（Ｔ１）、Ｖ（Ｔ２））の組合せにおいて、Ｖ（Ｔ１）とＶ（Ｔ２）のレベル差は、第０レベルから徐々に拡大し、出力レベル１区間（第０〜第１５レベル）の中間付近でレベル差が最大となり（第７、第９レベルでレベル差が１４レベル）、第１５レベルへ向かってレベル差は徐々に縮小している。

Ｖ（Ｔ１）とＶ（Ｔ２）のレベル差が広がる１区間の中間付近（第７、第９レベル）では、内挿回路３０の出力電圧誤差が増加するが、隣り合う出力レベル間のＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差は小さい。例えば、第７レベルのＶ（Ｔ１）とＶ（Ｔ２）のレベル差は１４レベルあるが、第６レベルのＶ（Ｔ１）とＶ（Ｔ２）のレベル差は８レベルで、レベル差間の差は２レベルである。同様に、第７レベルと第８レベルのそれぞれのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差も２レベルである。このため、ＤＮＬの悪化は抑制することができる。

なお、図２５（Ａ）では、出力レベル（横軸）の変化に対して、Ｖ（Ｔ１）、Ｖ（Ｔ２）のそれぞれの変化も小さくなるような（Ｖ（Ｔ１）、Ｖ（Ｔ２））の設定例を示している。すなわち、Ｖ（Ｔ１）はＶｏｕｔより高電圧側、Ｖ（Ｔ２）はＶｏｕｔより低電圧側となるように設定されている。これは、実際のＤＡＣ動作において、内挿回路３０のＶ（Ｔ１）、Ｖ（Ｔ２）を受ける端子の入力容量があるため、出力レベルの変化に対して応答特性を向上させるのに有効な設定となっている。すなわち、図２５（Ａ）では、ＶＴ（Ｔ１）≧ＶＴ（２）とし、出力レベル１、３、４、５等に対して（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ２、Ｖｒ１）、（Ｖｒ３、Ｖｒ１）、（Ｖｒ３、Ｖｒ２）、（Ｖｒ４、Ｖｒ１）・・・が選択される。

一方、図２５（Ｂ）は、図２５（Ａ）との対比を示す図である。図２５（Ｂ）より、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベルを超える（Ｖ（Ｔ１）、Ｖ（Ｔ２））の組合せにおいて、出力レベル１区間（第０〜第１５レベル）の中間付近の第５〜第１１レベルでレベル差の変化が大きい。Ｖ（Ｔ１）とＶ（Ｔ２）のレベル差は、第５レベルで１０レベル、第６レベルで０レベル、第７レベルで１４レベル、第８レベルで４レベル、第９レベルで１４レベル、第１０レベルで０レベル、第１１レベルで１０レベルである。Ｖ（Ｔ１）とＶ（Ｔ２）のレベル差の変化は最大で１４レベルになる。

図２３に示すように、Ｖ（Ｔ１）とＶ（Ｔ２）のレベル差（電圧差）は出力電圧誤差に対応しており、図２５（Ｂ）のように、出力レベル（横軸）の変化に対して、Ｖ（Ｔ１）とＶ（Ｔ２）のレベル差の変化が大きいと、出力電圧誤差の変化も大きくなり、ＤＮＬが悪化して、階調反転が発生する可能性が高くなる。

図２６は、ｚ＝９の仕様において、最初の１区間の第０〜第３１レベルを出力するために必要な参照電圧（Ｖｒ１〜Ｖｒ１０）と、参照電圧（Ｖｒ１〜Ｖｒ１０）から選択可能なＶ（Ｔ１）とＶ（Ｔ２）の組合せと、各組合せのＶ（Ｔ１）とＶ（Ｔ２）のレベル差に関して、隣合う電圧レベル間におけるＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の場合と、６レベルを超える場合とに分けて示した図である。なお、図２６では、第３２レベル以降の各区間については記載を省略しているが、電圧レベルと対応する参照電圧から選択するＶ（Ｔ１）とＶ（Ｔ２）の組合せは、図２６と同様である。

図２６においても、ＤＮＬの悪化を抑制するには、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の（Ｖ（Ｔ１）、Ｖ（Ｔ２））の組合せを用いることが好ましい。なお、図２６では、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の場合と、６レベルを超える場合とに分けて示したが、電圧レベルの１レベルの電圧差が十分小さい場合には、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベルを超える場合でも内挿回路３０の出力電圧誤差自体が小さくなるため、ＤＮＬの悪化が生じない場合もある。

したがって電圧レベルの１レベルの電圧差に応じて、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差の許容レベルを変更してもよい。例えば、隣り合う２つの電圧レベルでのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差を１２レベル以下まで許容にするなどと変更してもよい。隣合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差の１２レベルは、選択可能なＶ（Ｔ１）とＶ（Ｔ２）の電圧差の最大値（＝１区間３２レベル）の３７．５％に相当し、１区間の電圧差が同じなら、図２４の１区間１６レベルに対するレベル差間の差の許容レベル（６レベル）と同等である。

また、図１１（ｚ＝９）の仕様の「デコーダ選択電圧」で示すＶ（Ｔ１）、Ｖ（Ｔ２）の選択例は、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の組合せで、複数の組合せが可能な場合はＶ（Ｔ１）とＶ（Ｔ２）のレベル差が最小の例を示している。

図２７は、ｚ＝１７の仕様において、最初の１区間の第０〜第６３レベルを出力するために必要な参照電圧（Ｖｒ１〜Ｖｒ１８）と、参照電圧（Ｖｒ１〜Ｖｒ１８）から選択可能なＶ（Ｔ１）とＶ（Ｔ２）の組合せと、各組合せのＶ（Ｔ１）とＶ（Ｔ２）のレベル差に関して、隣合う電圧レベル間におけるＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の場合と、６レベルを超える場合とに分けて示した図である。なお、図２７では、第６４レベル以降の各区間については記載を省略しているが、電圧レベルと対応する参照電圧から選択するＶ（Ｔ１）とＶ（Ｔ２）の組合せは、図２７と同様である。

図２７の例においても、ＤＮＬの悪化を抑制するには、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の（Ｖ（Ｔ１）、Ｖ（Ｔ２））の組合せを用いることが好ましい。

図２７では、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の場合と、６レベルを超える場合とに分けて示したが、電圧レベルの１レベルの電圧差が十分小さい場合には、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベルを超える場合でも、内挿回路３０の出力電圧誤差自体が小さくなるため、ＤＮＬの悪化が生じない場合もある。

したがって、電圧レベルの１レベルの電圧差に応じて、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差の許容レベルを変更してもよい。例えば、隣り合う２つの電圧レベルでのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差を２４レベル以下まで許容にするなどと変更してもよい。隣合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差の２４レベルは、選択可能なＶ（Ｔ１）とＶ（Ｔ２）の電圧差の最大値（＝１区間６４レベル）の３７．５％に相当し、１区間の電圧差が同じなら、図２４の１区間１６レベルに対するレベル差間の差の許容レベル（６レベル）と同等である。

図１７（ｚ＝１７）の仕様のＶ（Ｔ１）、Ｖ（Ｔ２）の選択例は、隣り合う２つの電圧レベル間でのＶ（Ｔ１）とＶ（Ｔ２）のレベル差間の差が６レベル以下の組合せで、複数の組合せが可能な場合はＶ（Ｔ１）とＶ（Ｔ２）のレベル差が最小の例を示している。

＜第２の実施形態＞
図２８は、本発明の別の実施形態の構成を示す図である。図２８を参照すると、図１の参照電圧集合体２０で規定される出力レベルの範囲と異なる出力レベルの範囲を規定する別の参照電圧集合体２１、２２をさらに備え、参照電圧集合体２１、２２の参照電圧を入力し、図１のデコーダ１０と共通のｍビットデジタルデータを入力し、ｍビットデジタルデータに応じて、２つの電圧を選択出力するデコーダ１０とは別のデコーダ４１、４２を備えた構成である。デコーダ４１、４２の出力は、デコーダ１０の出力と共通接続され、内挿回路３０は共有されている。なお参照電圧集合体２０において、参照電圧集合体２０で規定される出力レベルの範囲に含まれない電圧レベルに対応する参照電圧を含む場合で、且つ、参照電圧集合体２１又は２２で規定される出力レベルの範囲に前記電圧レベルが含まれる場合には、前記電圧レベルに対応する前記参照電圧は、参照電圧集合体２１又は２２にも含まれる。

＜第３の実施形態＞
図２９は、本発明の別の実施形態の表示装置のデータドライバの構成の要部を示す図である。なお、表示装置のデータドライバで駆動されるデータ線に接続する表示素子としては、図３０（Ｂ）に示した液晶素子でもよく、図３０（Ｃ）に示した有機ＥＬ素子であってもよい。

図２９を参照すると、このデータドライバは、参照電圧発生回路８０４と、デコーダ回路群８０５と、内挿回路群８０６と、ラッチアドレスセレクタ８０１と、ラッチ群８０２と、レベルシフタ群８０３と、を含んで構成される。参照電圧発生回路８０４は、図１（図５、図８、図１２、図１８）の参照電圧集合体２０（２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ）、又は、図２８の参照電圧集合体２０、２１、２２の各参照電圧を生成する。デコーダ回路群８０５は、図１（図５、図８、図１２、図１８）のデコーダ１０（１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ）、又は、図２８のデコーダ１０、４１、４２で構成される。内挿回路群８０６は、図１の内挿回路３０を出力数に対応して複数個備えた構成からなる。

ラッチアドレスセレクタ８０１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ群８０２は、ラッチアドレスセレクタ８０１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、レベルシフタ群８０３を介してデコーダ回路群８０５にデジタルデータを出力する。デコーダ回路群８０５は、各出力毎に、入力されたデジタルデータに応じて、参照電圧発生回路８０４で生成された参照電圧集合体から２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択出力する。

内挿回路群８０６は、各出力毎に、２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対１で内挿した電圧を出力する。内挿回路群８０６の出力端子群は表示装置のデータ線に接続される。ラッチアドレスセレクタ８０１及びラッチ群８０２はロジック回路で、一般に低電圧（例えば０Ｖ〜３．３Ｖ）で構成され、対応する電源電圧が供給されている。レベルシフタ群８０３、デコーダ回路群８０５及び内挿回路群８０６は、一般に表示素子を駆動するのに必要な高電圧（例えば０Ｖ〜１８Ｖ）で構成され、対応する電源電圧が供給されている。なお、本発明のデジタルアナログ変換回路は、参照電圧発生回路８０４で生成される参照電圧集合体、及び、デコーダ回路群８０５、及び、内挿回路群８０６に適用される。

本実施例によれば、内挿回路から出力される電圧レベルの数に対して必要する参照電圧の数を大幅に縮減し、デコーダ回路を構成するトランジスタスイッチ数を大幅に縮減することでデコーダ面積の削減を可能とするデータドライバ、表示装置を実現可能としている。また、階調特性におけるＤＮＬの悪化を防止し、表示品質の良好なデータドライバ、表示装置を実現可能としている。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０ デコーダ
１１−１〜１１−（ｚＳ＋１） 第１〜第（ｚＳ＋１）のサブデコーダ
１３ サブデコーダ
２０ 参照電圧集合体
３０ 内挿回路
８０１ ラッチアドレスセレクタ
８０２ ラッチ群
８０３ レベルシフタ群
８０４ 参照電圧発生回路
８０５ デコーダ回路群
８０６ 内挿回路群
９４０ 電源回路
９５０ 表示コントローラー
９６０ 表示パネル
９６１ 走査線
９６２ データ線
９６３ 表示素子
９６４ 画素スイッチ（ＴＦＴ）
９７０ ゲートドライバ
９７１ 液晶容量
９７２ 補助容量
９７３ 画素電極
９７４ 電極（対向基板電極）
９８０ データドライバ
９８１ 薄膜トランジスタ（ＴＦＴ）
９８２ 有機発光ダイオード
９８３ 補助容量
９８４ 電源端子
９８５ カソード電極

Claims (16)

1. 互いに異なる複数の参照電圧を含む参照電圧集合体から、ｍビット（ただし、ｍは所定の正整数）のデジタルデータに応じて、第１及び第２の電圧を選択するデコーダと、
   前記デコーダで選択された前記第１及び第２の電圧を入力し、前記第１及び第２の電圧を１対１の内挿比で内挿した電圧レベルを出力する内挿回路と、
   を備えたデジタルアナログ変換回路であって、
   前記参照電圧集合体の参照電圧を、
   第１乃至第（ｚ×Ｓ＋１）（ただし、Ｓは１を含む２のべき乗の整数、且つ、ｚは２のべき乗＋１で表される５以上の整数）の参照電圧グループにグループ化し、
   前記第１乃至第（ｚ×Ｓ＋１）の参照電圧グループを、前記第１乃至第（ｚ×Ｓ＋１）の行に割当て、各参照電圧グループに属する参照電圧の前記参照電圧グループ内での序列を列に割当てた（ｚ×Ｓ＋１）行、ｈ列（ただし、ｈは２以上の整数）の２次元配列において、
   ｉ行ｊ列（ただし、ｉは１以上、且つ、（ｚ×Ｓ＋１）以下の整数、ｊは１以上、且つ、ｈ以下の整数）の配列要素は、前記複数の参照電圧における｛（ｊ−１）×（ｚ×Ｓ＋ｉ）｝番目の参照電圧に対応し、
   前記デコーダが、
   前記第１乃至第（ｚ×Ｓ＋１）の参照電圧グループのそれぞれに対応して設けられ、前記第１乃至第（ｚ×Ｓ＋１）の参照電圧グループの参照電圧から、前記２次元配列において、前記ｍビットのデジタルデータのうち第１ビットグループの値に対応する列に割当てられた参照電圧をそれぞれ選択する、第１乃至第（ｚ×Ｓ＋１）のサブデコーダと、
   前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダの出力を入力し、前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダでそれぞれ選択された参照電圧から、前記ｍビットのデジタルデータのうち第２のビットグループの値に応じて、前記第１及び第２の電圧を選択する（ｚ×Ｓ＋１）入力２出力型のサブデコーダと、
   を含み、
   前記参照電圧集合体は、前記内挿回路より出力可能な複数の電圧レベルのうちのいずれかに対応している参照電圧を含み、
   前記ｚに対して、
   第Ａ番の電圧レベルを基準とし、インデックスＮに対して、
   第（４×（ｚ−１）×Ｎ＋Ａ）番と、
   第（４×（ｚ−１）×Ｎ＋Ａ＋２）番と、
   前記第（４×（ｚ−１）×Ｎ＋Ａ＋２）番から４レベルおきに、
   第（４×（ｚ−１）×Ｎ＋Ａ＋６）番、
   第（４×（ｚ−１）×Ｎ＋Ａ＋１０）番、乃至、
   第（４×（ｚ−１）（Ｎ＋１）＋（Ａ−２））番
   の電圧レベルにそれぞれ対応した、ｚ個の参照電圧を含み、
   前記Ｎは、０乃至（Ｎ’−１）（ただし、Ｎ’は１以上の整数）の値をとり、
   さらに、第（４×（ｚ−１）×Ｎ’＋Ａ）番の電圧レベルに対応した１つの参照電圧を含み、
   前記内挿回路から出力可能とされる第Ａ番から第（４×（ｚ−１）×Ｎ’＋Ａ）番までの（４×（ｚ−１）×Ｎ’＋１）個の電圧レベルに対して（ｚ×Ｎ’＋１）個の参照電圧を含み、
   前記（ｚ×Ｓ＋１）入力２出力型のサブデコーダが、前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダで選択された参照電圧から選択して前記内挿回路へ入力する前記第１及び第２の電圧の組合せに関して、
   前記内挿回路より出力される電圧レベルの序列において、一の電圧レベルに対応した前記第１及び第２の電圧の組合せが複数あるとき、
   前記一の電圧レベルに対応した前記第１及び第２の電圧のレベル差と、前記序列において前記一の電圧レベルと隣合う電圧レベルに対応した前記第１及び第２の電圧のレベル差とのレベル差間の差が、前記第１及び第２の電圧の組合せとして選択可能なレベル差の最大値の３７．５％以下とされるか、もしくは、
   前記一の電圧レベルに対応した前記第１及び第２の電圧のレベル差と、前記序列において前記一の電圧レベルと隣合う電圧レベルに対応した前記第１及び第２の電圧のレベル差とのレベル差間の差が、６レベル以下とされるように構成される、ことを特徴とするデジタルアナログ変換回路。
2. 前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダは、
   前記ｍビットのデジタルデータのうち上位側の（ｍ−ｎ）ビット（ただし、ｎはｍ＞ｎ＞１の正整数）の第１ビットグループを入力し、
   前記２次元配列において前記第１ビットグループの値に対応する列に割当てられた参照電圧をそれぞれ選択し、
   前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダからは、（ｚ×Ｓ＋１）個又は（ｚ×Ｓ＋１）個よりも少ない数の参照電圧が出力され、
   前記（ｚ×Ｓ＋１）入力２出力型のサブデコーダは、
   前記ｍビットのデジタルデータの下位ｎビットの第２のビットグループの値に応じて、前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダで選択された参照電圧から、前記第１及び第２の電圧を選択出力する、ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
3. 前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダは、前記上位側の（ｍ−ｎ）ビットについて下位ビット側から上位ビット側の順にデコードする、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
4. 前記ｚが５であり、
   第Ａ番の電圧レベルを基準とし、インデックスＮに対して、
   第（１６×Ｎ＋Ａ）番と、
   第（１６×Ｎ＋Ａ＋２）番と、
   前記第（１６×Ｎ＋Ａ＋２）番から４レベルおきに、
   第（１６×Ｎ＋Ａ＋６）番、
   第（１６×Ｎ＋Ａ＋１０）番、
   第（１６×Ｎ＋Ａ＋１４）番と、
   の電圧レベルにそれぞれ対応した５個の参照電圧を含み、
   前記Ｎは、０乃至（Ｎ’−１）（ただし、Ｎ’は１以上の整数）の値をとり、
   さらに、第（１６×Ｎ’＋Ａ）番の出力電圧レベルに対応した１つの参照電圧を含み、
   前記内挿回路から出力可能とされる第Ａ番から第（１６×Ｎ’＋Ａ）番までの（１６×Ｎ’＋１）個の電圧レベルに対して（５Ｎ’＋１）個の参照電圧を含む、ことを特徴とする請求項１乃至３のいずれか１項に記載のデジタルアナログ変換回路。
5. 前記Ｎ’は、Ｎ’＝ｈ×Ｓと表され、
   前記参照電圧集合体が、（５×ｈ×Ｓ＋１）個の参照電圧を含む、ことを特徴とする請求項４記載のデジタルアナログ変換回路。
6. 前記Ｎ’が６４、前記第Ａ番が第０番、且つ、前記ｍビットのデジタルデータが１０ビットとされ、前記内挿回路から出力可能とされる第０番から第１０２４番までの１０２５個の電圧レベルに対して３２１個の参照電圧を含み、前記１０２５個の電圧レベルのうちの１０２４個が前記１０ビットのデジタルデータに割当てられ、前記デコーダにおいて前記３２１個の参照電圧から前記１０ビットのデジタルデータに応じて前記第１及び第２の電圧が選択され、選択された前記第１及び第２の電圧に応じて前記内挿回路から、前記１０２４個の電圧レベルのうちの１つが出力される、ことを特徴とする請求項５記載のデジタルアナログ変換回路。
7. 前記ｚが９であり、
   第Ａ番の電圧レベルを基準とし、インデックスＮに対して、
   第（３２×Ｎ＋Ａ）番と、
   第（３２×Ｎ＋Ａ＋２）番と、
   前記第（３２×Ｎ＋Ａ＋２）番から４レベルおきに、
   第（３２×Ｎ＋Ａ＋６）番、
   第（３２×Ｎ＋Ａ＋１０）番、
   第（３２×Ｎ＋Ａ＋１４）番、
   第（３２×Ｎ＋Ａ＋１８）番、
   第（３２×Ｎ＋Ａ＋２２）番、
   第（３２×Ｎ＋Ａ＋２６）番、
   第（３２×Ｎ＋Ａ＋３０）番
   の電圧レベルにそれぞれ対応した９個の参照電圧を含み、
   前記Ｎは、０乃至（Ｎ’−１）（ただし、Ｎ’は１以上の整数）の値をとり、
   さらに第（３２×Ｎ’＋Ａ）番の電圧レベルに対応した１つの参照電圧を含み、
   前記内挿回路から出力可能とされる第Ａ番から第（３２×Ｎ’＋Ａ）番までの（３２×Ｎ’＋１）個の電圧レベルに対して（９Ｎ’＋１）個の参照電圧を含む、ことを特徴とする請求項１乃至３のいずれか１項に記載のデジタルアナログ変換回路。
8. 前記Ｎ’が、Ｎ’＝ｈ×Sと表され、
   前記参照電圧集合体が（９×ｈ×Ｓ＋１）個の参照電圧を含む、ことを特徴とする請求項７記載のデジタルアナログ変換回路。
9. 前記Ｎ’が３２、前記第Ａ番が第０番、且つ、前記ｍビットのデジタルデータが１０ビットとされ、前記内挿回路から出力可能とされる第０番から第１０２４番までの１０２５個の電圧レベルに対して２８９個の参照電圧を含み、前記１０２５個の電圧レベルのうちの１０２４個が前記１０ビットのデジタルデータに割当てられ、前記デコーダにおいて前記２８９個の参照電圧から前記１０ビットのデジタルデータに応じて前記第１及び第２の電圧が選択され、選択された前記第１及び第２の電圧に応じて前記内挿回路から、前記１０２４個の電圧レベルのうちの１つが出力される、ことを特徴とする請求項８記載のデジタルアナログ変換回路。
10. 前記ｚが１７であり、
    第Ａ番の電圧レベルを基準とし、インデックスＮに対して、
    第（６４×Ｎ＋Ａ）番と、
    第（６４×Ｎ＋Ａ＋２）番と、前記第（６４×Ｎ＋Ａ＋２）番から４レベルおきに、
    第（６４×Ｎ＋Ａ＋６）番、
    第（６４×Ｎ＋Ａ＋１０）番、
    第（６４×Ｎ＋Ａ＋１４）番、
    第（６４×Ｎ＋Ａ＋１８）番、
    第（６４×Ｎ＋Ａ＋２２）番、
    第（６４×Ｎ＋Ａ＋２６）番、
    第（６４×Ｎ＋Ａ＋３０）番、
    第（６４×Ｎ＋Ａ＋３４）番、
    第（６４×Ｎ＋Ａ＋３８）番、
    第（６４×Ｎ＋Ａ＋４２）番、
    第（６４×Ｎ＋Ａ＋４６）番、
    第（６４×Ｎ＋Ａ＋５０）番、
    第（６４×Ｎ＋Ａ＋５４）番、
    第（６４×Ｎ＋Ａ＋５８）番、
    第（６４×Ｎ＋Ａ＋６２）番
    の電圧レベルにそれぞれ対応した１７個の参照電圧を含み、
    前記Ｎは順次、０乃至（Ｎ’−１）（ただし、Ｎ’は１以上の整数）の値をとり、
    さらに、第（６４×Ｎ’＋Ａ）番の電圧レベルに対応した１つの参照電圧を含み、
    前記内挿回路から出力可能とされる第Ａ番から第（６４×Ｎ’＋Ａ）番までの（６４×Ｎ’＋１）個の電圧レベルに対して（１７Ｎ’＋１）個の参照電圧を含む、ことを特徴とする請求項１乃至３のいずれか１項に記載のデジタルアナログ変換回路。
11. 前記Ｎ’が、Ｎ’＝ｈ×Sと表され、
    前記参照電圧集合体が（１７×ｈ×Ｓ＋１）個の参照電圧を含む、ことを特徴とする請求項１０記載のデジタルアナログ変換回路。
12. 前記Ｎ’が１６、前記第Ａ番が第０番、且つ、前記ｍビットのデジタルデータが１０ビットとされ、前記内挿回路から出力可能とされる第０番から第１０２４番までの１０２５個の電圧レベルに対して２７３個の参照電圧を含み、前記１０２５個の電圧レベルのうちの１０２４個が前記１０ビットのデジタルデータに割当てられ、前記デコーダにおいて前記２７３個の参照電圧から前記１０ビットのデジタルデータに応じて前記第１及び第２の電圧が選択され、選択された前記第１及び第２の電圧に応じて前記内挿回路から、前記１０２４個の電圧レベルのうちの１つが出力される、ことを特徴とする請求項１１記載のデジタルアナログ変換回路。
13. 前記第１乃至第（ｚ×Ｓ＋１）の参照電圧グループで規定される出力レベルの範囲と異なる範囲の複数の参照電圧を含む別の参照電圧集合体を少なくとも１つ備え、
    前記別の参照電圧集合体の参照電圧を入力し前記ｍビットのデジタルデータに応じて、第３及び第４の電圧を選択出力する別のデコーダを備え、
    前記別のデコーダの前記第３の電圧を出力するノードは、前記デコーダの前記第１の電圧を出力するノードと共通接続され、
    前記別のデコーダの前記第４の電圧を出力するノードは、前記デコーダの前記第２の電圧を出力するノードと共通接続され、
    前記内挿回路は、前記第３及び第４の電圧が入力されたときに、前記第３及び第４の電圧を１対１の内挿比で内挿した電圧レベルを出力する、ことを特徴とする請求項１乃至５、７、８、１０、１１のいずれか１項記載のデジタルアナログ変換回路。
14. 入力映像信号に対応した入力デジタル信号を受け、前記入力デジタル信号に対応した電圧を出力する、請求項１乃至１３のいずれか一に記載のデジタルアナログ変換回路を備え、前記入力デジタル信号に対応した電圧でデータ線を駆動するデータドライバ。
15. データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、
    前記データ線を駆動するデータドライバとして、請求項１４記載の前記データドライバを備えた表示装置。
16. 前記表示素子が液晶素子又は有機ＥＬ素子を含む、請求項１５記載の前記データドライバを備えた表示装置。

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