JP2007248723A - 信号電圧生成回路、表示装置の駆動回路および液晶表示装置 - Google Patents

Abstract

【課題】リニアＤＡＣを採用し、かつ、γカーブ両端での急峻な変化に対応可能である信号電圧生成回路を実現する。
【解決手段】ＤＡＣ回路３では、電源選択回路３１によってリニアＤＡＣ３２への入力電圧を選択し、該リニアＤＡＣ３２は選択された電圧間でのデジタル−アナログ変換を行うため、少ない回路規模で多階調を実現できる。また、出力電圧選択回路３３は、上記デジタル階調データが示す階調が、最大階調付近または最小階調付近の数階調に対応する所定の階調値（γカーブの急峻な変化部分）である場合、該階調値に対応する上記外部入力電圧の一つを信号電圧として出力し、それ以外の階調値である場合には、リニアＤＡＣ３２により生成された電圧を信号電圧として出力するため、γカーブの両端の急峻な変化に対しても対応できる。
【選択図】図１

Description

本発明は、表示装置（例えば、液晶表示パネル）の駆動装置に用いられる信号電圧生成回路（例えば、γ用２入力間電圧をリニアにデジタルアナログ変換を行う信号電圧生成回路）に関する。

近年、コンピュータ用モニタやテレビジョンにおいて、ＣＲＴに代わる表示装置として、低電圧、軽量、薄型を特徴とする液晶表示パネル（ＴＦＴ−ＬＣＤ）等が注目されている。このような表示パネルの駆動装置には、入力階調（入力される表示データが示す階調）に対応する信号電圧を生成する信号電圧生成回路が設けられており、該信号電圧生成回路では表示パネルの光学特性に基づいてγ補正が行われる。

例えば、信号電圧生成回路にγ補正を考慮したブリーダ抵抗型ＤＡＣ(Digital-Analog Converter)回路を設けておくことで、各入力階調に応じて適切な信号電圧（γ補正が考慮された信号電圧）を生成することができる。しかし、γ補正は表示パネルの光学特性に合わせて行う必要があるため、このようにγ補正をＤＡＣ回路で直接行うと新規の表示パネルにあわせてＤＡＣ回路（信号電圧生成回路）を開発しなければならず、生産効率の低下ひいてはコスト高が招来されるという問題がある。

これに対し、信号電圧生成回路において、表示電圧の最大値および最小値以外に、その間の中間電圧をも入力し、入力される電圧値を変更することにより、γ補正を行うことも提案されている。本方式のメリットは、入力階調信号の上位ビットにて入力電圧を選択し、下位ビットにて選択した電圧間のデジタルアナログ変換を行うことにより、少ない回路規模で多階調を実現できることである。例えば、入力階調信号が８ビットのデータであれば、その上位３ビットで９種類の電源から２つの電源電圧を入力電圧として選択し（８通りの選択がある）、その選択された２つの入力電圧間を５ビットのＤＡＣにて３２階調の電圧に変換する。この場合、８×３２で２５６階調の電圧を作成できる。８ビットのＤＡＣと５ビットのＤＡＣとでは後者の回路規模が小さくなるのは明らかである。

図８に上記方式によって生成される出力電圧のγカーブ（階調−電圧特性）を示す。図８のγカーブにおいては、データ１２ビットのうち３ビットを使用してＶ０〜Ｖ８の電圧を選択し、選択した各電圧間を９ビットのリニアＤＡＣによりデジタル−アナログ変換を行っている。これにより、図８のγカーブは、１２（＝３＋９）ビットの階調データに対応したγカーブとなっている。

上記ＤＡＣはリニアな特性をもつものであるが、Ｖ０〜Ｖ８の各電圧間幅を変化させることによりγカーブに対応している。このようなＤＡＣ回路は、例えば特許文献１において開示がある。
特開平６−２２２７４１号公報（公開日：１９９４年８月１２日）

しかしながら、実際の液晶表示装置において要求されるγカーブは、階調の両端で急峻に変化し、中間での変化が少ないといった特徴がある。例えば、０階調から５１１階調の間の出力電圧を例に取って説明すれば、図８において破線にて示すように、実際のγカーブは階調１付近で急峻に変化することが要求される。

これに対し、上記従来の構成では、リニアＤＡＣは各電圧間で共通に使用されるため、選択されるそれぞれの電圧間で分解能が同じである。このため、例えばγカーブの中間部分で９ビットのような高分解能を必要とする場合、γカーブの両端部分でも９ビットのリニアＤＡＣでデジタル−アナログ変換を行う必要がある。

すなわち、γカーブの両端部分における９ビット階調間（０〜５１１階調および３５８４〜４０９５階調）はリニアにしか変化できないため、図８における破線のような急峻なγの変化には対応できない。

尚、γカーブの両端での急峻な変化に対応するためには、γカーブの両端部分においてリニアＤＡＣを採用しないで、例えば抵抗ラダーを使用するＤＡＣを用い、γに合うよう抵抗ラダーを調整する方法もある。しかしながら、この場合は、入力電圧Ｖ０〜Ｖ８により８分割した各階調間でＤＡＣ回路が共通にできないため、上述したような生産効率の低下やコスト高といった問題がある。すなわち、全ての入力電圧間でＤＡＣ回路を共通にするためには、リニアな特性をもつＤＡＣ回路を採用する必要がある。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、リニアＤＡＣを採用し、かつ、γカーブ両端での急峻な変化に対応可能である信号電圧生成回路を実現することにある。

本発明に係る信号電圧生成回路は、上記課題を解決するために、ｎビットのデジタル階調データをデジタル−アナログ変換して信号電圧として出力する信号電圧生成回路であって、上記デジタル階調データのうちの上位ｍビットにより、複数種類の電圧の中から２つの電圧の組み合わせを選択する電源選択回路と、上記電源選択回路によって選択された２つの電圧の間をｋビット（ｋ＝ｎ−ｍ）の分解能で等分割し、分割された電圧の一つを上記デジタル階調データのうちの下位ｋビットに基づいて出力するリニアＤＡＣと、上記リニアＤＡＣからの出力電圧と、複数の外部入力電圧と、ｎビットの上記デジタル階調データとが入力され、上記デジタル階調データに基づいて、リニアＤＡＣからの出力電圧、もしくは上記外部入力電圧の何れか一つを選択して出力する出力電圧選択回路とを備えており、上記出力電圧選択回路は、上記デジタル階調データが示す階調が、最大階調付近または最小階調付近の数階調に対応する所定の階調値である場合には、該階調値に対応する上記外部入力電圧の一つを信号電圧として出力し、上記デジタル階調データが示す階調が上記所定の階調値以外である場合には、上記リニアＤＡＣにより生成された電圧を信号電圧として出力することを特徴としている。

上記の構成によれば、上記電源選択回路によってリニアＤＡＣへの入力電圧を選択し、該リニアＤＡＣは選択された電圧間でのデジタル−アナログ変換を行うため、少ない回路規模で多階調を実現できる。このとき、上記リニアＤＡＣは、選択される各電圧間で共通に利用できるように入力電圧間を等分割するものが利用されるが、この入力電圧を調整することでγ補正を考慮した階調−電圧特性を得ることができる。

また、実際の液晶表示装置において要求されるγカーブは、階調の両端（すなわち、最大階調付近および最小階調付近）で急峻に変化し、中間での変化が少ないといった特徴がある。これに対し、上記出力電圧選択回路は、上記デジタル階調データが示す階調が、最大階調付近または最小階調付近の数階調に対応する所定の階調値（γカーブの急峻な変化部分）である場合、該階調値に対応する上記外部入力電圧の一つを信号電圧として出力するため、γカーブの両端の急峻な変化に対しても対応できる。

また、上記信号電圧生成回路では、上記デジタル階調データは１２ビット以上の高階調データであることが好ましい。

γカーブにおける急峻な変化範囲は、（液晶の特性にもよるが）数階調しかない場合が多く、また、表示における階調が少ない場合よりも、階調が多い場合に問題が大きい。このため、１２ビット以上の高階調表示を行う液晶表示装置に本発明を適用することにより、特に顕著な効果を得ることができる。

また、上記信号電圧生成回路では、上記デジタル階調データは１２ビットであり、上記電源選択回路は、上記デジタル階調データのうちの上位３ビットにより、電圧の組み合わせを選択し、上記リニアＤＡＣは、上記電源選択回路によって選択された２つの電圧の間を９ビットの分解能で等分割する構成とすることが好ましい。

本発明に係る信号電圧生成回路は、以上のように、ｎビットのデジタル階調データをデジタル−アナログ変換して信号電圧として出力する信号電圧生成回路であって、上記デジタル階調データのうちの上位ｍビットにより、複数種類の電圧の中から２つの電圧の組み合わせを選択する電源選択回路と、上記電源選択回路によって選択された２つの電圧の間をｋビット（ｋ＝ｎ−ｍ）の分解能で等分割し、分割された電圧の一つを上記デジタル階調データのうちの下位ｋビットに基づいて出力するリニアＤＡＣと、上記リニアＤＡＣからの出力電圧と、複数の外部入力電圧と、ｎビットの上記デジタル階調データとが入力され、上記デジタル階調データに基づいて、リニアＤＡＣからの出力電圧、もしくは上記外部入力電圧の何れか一つを選択して出力する出力電圧選択回路とを備えており、上記出力電圧選択回路は、上記デジタル階調データが示す階調が、最大階調付近または最小階調付近の数階調に対応する所定の階調値である場合には、該階調値に対応する上記外部入力電圧の一つを信号電圧として出力し、上記デジタル階調データが示す階調が上記所定の階調値以外である場合には、上記リニアＤＡＣにより生成された電圧を信号電圧として出力する構成である。

それゆえ、上記電源選択回路によってリニアＤＡＣへの入力電圧を選択し、該リニアＤＡＣは選択された電圧間でのデジタル−アナログ変換を行うため、少ない回路規模で多階調を実現できる。

さらに、上記出力電圧選択回路は、上記デジタル階調データが示す階調が、最大階調付近または最小階調付近の数階調に対応する所定の階調値（γカーブの急峻な変化部分）である場合、該階調値に対応する上記外部入力電圧の一つを信号電圧として出力するため、γカーブの両端の急峻な変化に対しても対応できる。

本発明の実施の一形態を図１〜図７に基づいて説明すれば、以下のとおりである。

図２は、本実施形態にかかる液晶表示装置の構成を示すブロック図である。同図に示されるように、本液晶表示装置は、大略的には、液晶パネル駆動装置１（表示装置の駆動装置）と液晶パネル３０とを備えてなる。また、液晶パネル駆動装置１は、信号電圧生成装置２およびソースドライバ４を備えている。

なお、信号電圧生成装置２、ソースドライバ４、および液晶パネル３０は、それぞれが個別に構成されていても良いし、すべてが一体化されていても良い。また液晶パネル３０が個別に構成され、信号電圧生成装置２およびソースドライバ４が一体化されていても構わない。また、信号電圧生成装置２が個別に構成され、液晶パネル３０およびソースドライバ４が一体化されていても構わない。

信号電圧生成装置２は、Ｒ（赤）・Ｇ（緑）・Ｂ（青）の表示データ（デジタル階調データ）に対応する入力ラッチ回路１１と、Ｒ（赤）・Ｇ（緑）・Ｂ（青）それぞれの表示データに対応するＤＡＣ回路３Ｒ・３Ｇ・３Ｂとを備えている。

信号源ＶＳから信号電圧生成装置２へ入力される表示データＤＲ１、ＤＧ１、ＤＢ１は、Ｒ（赤）・Ｇ（緑）・Ｂ（青）のそれぞれにおいて１２ビットのデジタルデータである。入力ラッチ回路１１は、これらの表示データＤＲ１、ＤＧ１、ＤＢ１をラッチし、適切なタイミングでＤＡＣ回路（信号電圧生成回路）３Ｒ・３Ｇ・３Ｂのそれぞれに出力する。ＤＡＣ回路３Ｒ・３Ｇ・３Ｂのそれぞれは、表示データＤＲ１、ＤＧ１、ＤＢをγ補正されたアナログデータＳＶＲ、ＳＶＧ、ＳＶＢに変換してソースドライバ４へ出力する。

ＤＡＣ回路３Ｒ・３Ｇ・３Ｂは、本発明における特徴的部分であるが、詳細な説明は後述する。尚、ＤＡＣ回路３Ｒ・３Ｇ・３Ｂは同一の構成を有するため、以下の説明では、これらを区別しない場合は単にＤＡＣ回路３と総称する。

ソースドライバ４は、シフトレジスタ回路４１、サンプリングメモリ回路４２、ホールドメモリ回路４３および出力回路４４を備えている。

シフトレジスタ回路４１は、サンプリング開始信号ＳＰと動作クロックＣＫに基づいて、データのサンプリングタイミングを決定する。

サンプリングメモリ回路４２は、このサンプリングタイミングに基づいて、順次時分割でＤＡＣ回路３から出力された信号電圧（アナログ信号）をサンプリングする。すなわち、サンプリング回路４２は、図３に示すように、サンプリングした信号電圧を保持するサンプリングコンデンサ４２１と、シフトレジスタ回路４１からの制御信号が入力され、充電を制御するアナログスイッチ４２２とを備えており、上記サンプリングイミングでアナログスイッチ４２２を順次オンとし、サンプリングコンデンサ４２１に各信号電圧に対応する電圧を設定していく。

ホールドメモリ回路４３は、ラッチ信号ＬＳが入力されるアナログスイッチ４３１と、サンプリングコンデンサ４２１から転送された信号電圧を保持するホールドコンデンサ４３２とを備えており、ラッチ信号ＬＳによってアナログスイッチ４３１をＯＮとし、サンプリングコンデンサ４２１に保持されている信号電圧をホールドコンデンサ４３２に受け入れる。このホールドコンデンサ４３２の信号電圧は、出力回路４４にてオペアンプ等によるインピーダンス変換がなされた後、液晶パネル３０の各ラインに書き込まれる。

ＤＡＣ回路３は、図１に示すように、電源選択回路３１と、リニアＤＡＣ３２と、出力電圧選択回路３３とを備えている。

電源選択回路３１は、入力される階調信号の上位３ビットに基づいて、電源電圧Ｖ０〜Ｖ８の中の２つの電圧を選択して、その選択電圧ＶＤＤ１およびＶＤＤ２を後段のリニアＤＡＣ３２に出力するものである。

図４（ａ）に電源選択回路３１の回路構成を、図４（ｂ）に電源選択回路３１における真理値表を示す。

電源選択回路３１は、図４（ａ）に示すように、セレクタ３１１、アナログスイッチ群３１２、およびアナログスイッチ群３１３によって構成されている。セレクタ３１１は、階調信号の上位３ビット（すなわち、データＤ１１〜Ｄ９）により、Ａ〜Ｈの８出力のうちの一つをハイ、他をローとして出力する。アナログスイッチ群３１２は、セレクタ３１１の出力Ａ〜Ｈに従い、電源電圧Ｖ０〜Ｖ８の一つを選択電圧ＶＤＤ１として出力する。アナログスイッチ群３１３は、セレクタ３１１の出力Ａ〜Ｈに従い、電源電圧Ｖ０〜Ｖ８の一つを選択電圧ＶＤＤ２として出力する。図４（ａ）の構成において、電源選択回路３１が出力する選択電圧ＶＤＤ１およびＶＤＤ２の組み合わせは、図４（ｂ）に示す真理値表の通りとなる。

リニアＤＡＣ３２は、電源選択回路３１にて選択されたＶＤＤ１およびＶＤＤ２の２電源間において、階調信号の下位９ビットを用いて、９ビットの分解能でデジタル−アナログ変換を行う。ＶＤＤ１およびＶＤＤ２は３ビットの電源選択回路３１により選択された電圧になるため、リニアＤＡＣ３２からの出力は合計１２ビット精度の電圧となる。リニアＤＡＣ３２としては、例えば抵抗Ｒと抵抗２Ｒとを組み合わせたＲ−２ＲＤＡＣが使用可能であるが、本発明はこれに限定されるものではない。

出力電圧選択回路３３には、リニアＤＡＣからの出力電圧と、外部入力電圧ＶＡ〜ＶＦと、１２ビットの階調信号とが入力される。すなわち、出力電圧選択回路３３は、１２ビット階調信号に基づき、リニアＤＡＣからの出力電圧および外部入力電圧ＶＡ〜ＶＦを選択し、ソースラインへの出力電圧ＳＶとして出力する。

次に、リニアＤＡＣ３２および選択回路３３の回路構成例を図５を参照して説明する。図５の例では、リニアＤＡＣ３２は、抵抗Ｒと抵抗２Ｒとをラダー抵抗として組み合わせたＲ−２ＲＤＡＣである。出力電圧選択回路３３は、選択信号生成部３３１、外部電圧選択部３３２、および出力電圧切替部３３３を備えて構成されている。

選択信号生成部３３１は、１２ビット階調信号（Ｄ０〜Ｄ１１）の入力を受けて外部電圧の選択信号を生成する。ここで生成される選択信号は、ＳＥＬ ０００ Ｈ，ＳＥＬ ００１ Ｈ，ＳＥＬ ００２ Ｈ，ＳＥＬ ＦＦＤ Ｈ，ＳＥＬ ＦＦＥ Ｈ，ＳＥＬ ＦＦＦ Ｈの６種類である。

選択信号生成部３３１において、選択信号ＳＥＬ ０００ Ｈは、上記階調信号が〔００００００００００００〕の時（すなわち、階調値が０の時）に１となり、他の場合は０となる。同様に、選択信号ＳＥＬ ００１ Ｈは、上記階調信号が〔０００００００００００１〕の時（すなわち、階調値が１の時）に１となり、他の場合は０となる。選択信号ＳＥＬ ００２ Ｈは、上記階調信号が〔００００００００００１０〕の時（すなわち、階調値が２の時）に１となり、他の場合は０となる。選択信号ＳＥＬ ＦＦＤ Ｈは、上記階調信号が〔１１１１１１１１１１０１〕の時（すなわち、階調値が４０９３の時）に１となり、他の場合は０となる。選択信号ＳＥＬ ＦＦＥ Ｈは、上記階調信号が〔１１１１１１１１１１１０〕の時（すなわち、階調値が４０９４の時）に１となり、他の場合は０となる。選択信号ＳＥＬ ＦＦＦ Ｈは、上記階調信号が〔１１１１１１１１１１１１〕の時（すなわち、階調値が４０９５の時）に１となり、他の場合は０となる。

は、上記選択信号によってオンオフ制御されるアナログスイッチ群から構成され、階調値が０〜２、４０９３〜４０９５の何れかである場合に、言い換えれば上記６種類の選択信号の何れかが１である場合に、外部入力電圧ＶＡ〜ＶＦの何れか一つを選択して出力する。図５の構成例では、階調値が４０９５の場合に電圧ＶＦが選択され、階調値が４０９４の場合に電圧ＶＥが選択され、階調値が４０９３の場合に電圧ＶＤが選択され、階調値が２の場合に電圧ＶＣが選択され、階調値が１の場合に電圧ＶＢが選択され、階調値が０の場合に電圧ＶＡが選択される。

出力電圧切替部３３３は、選択信号生成部３３１において生成される上記６種類の選択信号に基づいて、リニアＤＡＣ３２からの出力電圧および外部入力電圧ＶＡ〜ＶＦを選択し、ソースラインへの出力電圧ＳＶとして出力する。すなわち、出力電圧切替部３３３は、階調値が０〜２、４０９３〜４０９５の何れかである場合（上記６種類の選択信号の何れかが１である場合）には、外部電圧選択部３３２で選択された外部入力電圧ＶＡ〜ＶＦの何れかを出力する。そして、階調値が３〜４０９２の範囲にある場合は、リニアＤＡＣ３２からの出力電圧を出力する。

このように、信号電圧生成装置２内の各ＤＡＣ回路３においては、電源選択回路３１で選ばれる８組の電圧に対して、リニアＤＡＣ３２は９ビットの分解能を有するため、１２ビットのＤＡＣとして作用する。また、電源選択回路３１で選択されるＶ０からＶ８の電圧は、ＤＡＣ回路３においてγ特性に合った電圧が出力されるように調整されている。

また、ＶＡ〜ＶＦの外部入力電圧は、階調値が０〜２、または４０９３〜４０９５の時に選択されるようになっており、γカーブが急峻に変化する階調データ部分にも対応できるようになっている。

ここで、図４（ａ）および５の構成のＤＡＣ回路３では、Ｖ１〜Ｖ７の電圧は、それぞれ階調値が５１１，１０２３，１５３５，２０４７，２５５９，３０７１，３５８３の時に対応する電圧値とすればよい。一方、Ｖ０の電圧は、階調３〜５１１の範囲で、リニアＤＡＣ３２の出力が所望のγカーブに沿うように設定される。同様に、Ｖ８の電圧は、階調３５８４〜４０９１の範囲で、リニアＤＡＣ３２の出力が所望のγカーブに沿うように設定される。例示として、０〜５１１の階調範囲におけるγカーブと、電圧ＶＤ〜ＶＦ，Ｖ０，およびＶ１との関係を図６に示す。

図７に、本実施の形態に係るＤＡＣ回路３によってγ変換された電圧の出力例を示す。上位３ビットでＶ０〜Ｖ８を選択しているので階調３〜５１１、５１２〜１０２３…３５８４〜４０９２の間はリニアＤＡＣ３２により等分割されているが、Ｖ０〜Ｖ８の電圧を調整することにより、γカーブを調節できる。さらに、γカーブ両端の０階調、１階調、２階調、４０９３階調、４０９４階調、４０９５階調は、別途ＶＦ，ＶＥ，ＶＤ，ＶＣ，ＶＢ，ＶＡから外部電圧を入力できるため、両端のγが急峻に変化する場所でも対応可能である。

尚、上記の説明においては、入力階調データである表示データ１２ビットとされているが、本発明において入力階調データのビット数は特に限定されない。但し、γカーブにおける急峻な変化範囲は、（液晶の特性にもよるが）数階調しかない場合が多く、また、表示における階調が少ない場合よりも、階調が多い場合に問題が大きい。このため、１２ビット以上の高階調表示を行う液晶表示装置に本発明を適用することにより、特に顕著な効果を得ることができる。

また、本発明の信号電圧生成回路では、ｎビットの入力階調データに対して、その上位ｍビットでリニアＤＡＣへの入力電圧を選択し、下位ｋビット（ｋ＝ｎ−ｍ）でリニアＤＡＣでの分割を行っている。この時、ｎおよびｍの組み合わせは特に限定されるものではないが、上記例のようにｎ＝１２の場合は、ｍ＝３ぐらいが現状の技術では適当な数値であると考えられる。

液晶表示装置等の表示装置に搭載される信号電圧生成回路に広く適用可能である。

本発明の実施形態を示すものであり、液晶表示装置に用いられる信号電圧生成回路の要部構成を示すブロック図である。 本発明の実施形態を示すものであり、液晶表示装置の概略構成を示すブロック図である。 上記液晶表示装置のソースドライバにおけるサンプリングメモリ回路、ホールドメモリ回路、および出力回路の構成を示す回路図である。 図４（ａ）は、上記信号電圧生成回路における電源選択回路の構成を示す回路図であり、図４（ｂ）は上記電源選択回路における真理値表を示す。 上記信号電圧生成回路におけるリニアＤＡＣおよび選択回路の構成を示す回路図である。 上記信号電圧生成回路のＤＡＣ回路にて生成されるγカーブにおいて、該γカーブと電圧ＶＤ〜ＶＦ，Ｖ０，およびＶ１との関係を示すグラフである。 上記信号電圧生成回路のＤＡＣ回路にて生成されるγカーブを示すグラフである。 従来のＤＡＣ回路にて生成されるγカーブを示すグラフである。

符号の説明

１ 液晶パネル駆動装置（表示装置の駆動装置）
２ 信号電圧生成装置
３ ＤＡＣ回路（信号電圧生成回路）
３１ 電源選択回路
３２ リニアＤＡＣ
３３ 出力電圧選択回路

Claims (5)

1. ｎビットのデジタル階調データをデジタル−アナログ変換して信号電圧として出力する信号電圧生成回路であって、
   上記デジタル階調データのうちの上位ｍビットにより、複数種類の電圧の中から２つの電圧の組み合わせを選択する電源選択回路と、
   上記電源選択回路によって選択された２つの電圧の間をｋビット（ｋ＝ｎ−ｍ）の分解能で等分割し、分割された電圧の一つを上記デジタル階調データのうちの下位ｋビットに基づいて出力するリニアＤＡＣと、
   上記リニアＤＡＣからの出力電圧と、複数の外部入力電圧と、ｎビットの上記デジタル階調データとが入力され、上記デジタル階調データに基づいて、リニアＤＡＣからの出力電圧、もしくは上記外部入力電圧の何れか一つを選択して出力する出力電圧選択回路とを備えており、
   上記出力電圧選択回路は、
   上記デジタル階調データが示す階調が、最大階調付近または最小階調付近の数階調に対応する所定の階調値である場合には、該階調値に対応する上記外部入力電圧の一つを信号電圧として出力し、
   上記デジタル階調データが示す階調が上記所定の階調値以外である場合には、上記リニアＤＡＣにより生成された電圧を信号電圧として出力することを特徴とする信号電圧生成回路。
2. 上記デジタル階調データは１２ビット以上の高階調データであることを特徴とする請求項１に記載の信号電圧生成回路。
3. 上記デジタル階調データは１２ビットであり、
   上記電源選択回路は、上記デジタル階調データのうちの上位３ビットにより、電圧の組み合わせを選択し、
   上記リニアＤＡＣは、上記電源選択回路によって選択された２つの電圧の間を９ビットの分解能で等分割することを特徴とする請求項２に記載の信号電圧生成回路。
4. 上記請求項１ないし３の何れかに記載の信号電圧生成回路を備えることを特徴とする表示装置の駆動装置。
5. 上記請求項４に記載の表示装置の駆動装置を備えることを特徴とする液晶表示装置。

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