JP2009071801A - デジタルアナログ変換器とその駆動方法並びにこれを備えるソースドライバ及び表示装置 - Google Patents

Abstract

【課題】小型化を可能にしたデジタルアナログ変換器とその駆動方法並びにこれを備えるソースドライバ及び表示装置を提供する。
【解決手段】複数の抵抗を有する第１の電圧分配部と、前記第１の電圧分配部から分配電圧を印加されて第１のガンマレファレンス電圧を出力する第１のデコーダと、前記第１のガンマレファレンス電圧が入力され、前記第１のガンマレファレンス電圧のうち連続する２つの電圧を第２及び第３のガンマレファレンス電圧として出力する第２のデコーダと、複数の抵抗を有し、前記第２及び第３のガンマレファレンス電圧を複数に分配する第２の電圧分配部と、前記第２の電圧分配部から分配電圧を印加されて単一の第４のガンマレファレンス電圧を出力する第３のデコーダとを有する。
【選択図】 図３

Description

本発明はデジタルアナログ変換器とその駆動方法並びにこれを備えるソースドライバ及び表示装置に関し、さらに詳しくは、分割型のデジタルアナログ変換器とその駆動方法並びにこれを備えるソースドライバ及び表示装置に関する。

近年、モニター、ノート型パソコン、テレビ及び移動通信端末などの電子装置の軽量薄型化が進むに伴い、表示装置にも軽量薄型化が求められている。この要求に応えるために、既存の陰極線管に代替えしうる種々のフラット表示装置の開発及びその普及が急速に進んでいる。

この種のフラット表示装置の一種として液晶表示装置があるが、これは、共通電極及びカラーフィルタなどが設けられた上部基板と、薄膜トランジスタ及び画素電極などが設けられた下部基板との間に誘電率異方性を有する液晶物質を注入し、画素電極及び共通電極に電圧を印加して電界を形成した後、その電界の強度を調節して透光率を調節することにより画像を表示するものである。

この種の液晶表示装置には、外部のホストシステム、すなわち、グラフィックソースからレッド、グリーン及びブルーのＲＧＢデータが入力される。入力されたＲＧＢデータは、液晶表示装置のタイムコントローラ（Ｔｉｍｅ Ｃｏｎｔｒｏｌｌｅｒ；Ｔ−Ｃｏｎ）によりデータフォーマットが変換された後、集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＩＣ）となるソースドライバに送られ、ソースドライバは、そのＲＧＢデータ信号に対応するアナログ階調電圧をそれぞれ選択して液晶表示パネルに印加することにより液晶表示パネルの表示動作を行う。

通常、グラフィックソースからタイムコントローラに入力されるＲＧＢデータのビット数とソースドライバの処理可能なデータ信号のビット数は同数であることが必要であるが、現在市場にある液晶表示装置は、ほとんどが、レッド、ブルー及びグリーンがそれぞれ６ビット（ｎ＝６）の１８ビット（３×ｎ＝１８）の製品、あるいは、レッド、ブルー及びグリーンがそれぞれ８ビット（ｎ＝８）の２４ビット（３×ｎ＝２４）の製品である。

ところが、近年では、液晶表示装置付きテレビなどの電子装置が大型化するに伴い、より細かくて多様な色相を再現する目的で、１０ビット（ｎ＝１０）以上のデータ信号が処理可能なソースドライバが望まれている。

しかしながら、ソースドライバのデータ処理規格を増やすには種々の制約がある。特に、ソースドライバには、入力される画素データをアナログ階調電圧に変換するためのデジタル−アナログ変換器が組み込まれるが、このデジタル−アナログ変換器を構成するトランジスタの数はビット数が増えるにつれて大幅に増えるため、処理ビット数を増やしていくにつれてソースドライバチップが大型化してしまうといった問題がある。また、かかるソースドライバを内蔵する液晶表示装置の大型化も余儀なくされるという問題もある。

そこで、本発明は上記従来のデジタル−アナログ変換器における問題点に鑑みてなされたものであって、本発明の目的は、小型化を可能にしたデジタルアナログ変換器とその駆動方法並びにこれを備えるソースドライバ及び表示装置を提供することにある。

上記目的を達成するためになされた本発明によるデジタルアナログ変換器は、複数の抵抗を有する第１の電圧分配部と、前記第１の電圧分配部から分配電圧を印加されて第１のガンマレファレンス電圧を出力する第１のデコーダと、前記第１のガンマレファレンス電圧が入力され、前記第１のガンマレファレンス電圧のうち連続する２つの電圧を第２及び第３のガンマレファレンス電圧として出力する第２のデコーダと、複数の抵抗を有し、前記第２及び第３のガンマレファレンス電圧を複数に分配する第２の電圧分配部と、前記第２の電圧分配部から分配電圧を印加されて単一の第４のガンマレファレンス電圧を出力する第３のデコーダとを有することを特徴とする。

前記第１の電圧分配部は、２^Ｌ＋Ｍ個のコース（ｃｏａｒｓｅ）抵抗を有し、前記第２の電圧分配部は、２^Ｎ個のファイン（ｆｉｎｅ）抵抗を有する（Ｌ、Ｍ、Ｎは自然数）ことが好ましい。
前記第１のデコーダには、（Ｌ＋Ｍ＋Ｎ）ビットの画素データが入力されることが好ましい。
前記第１のデコーダはＬビットデコーダを有し、前記第２のデコーダはＭビットデコーダを有し、前記第３のデコーダはＮビットデコーダを有することが好ましい。
前記第２のデコーダは２つのＭビットデコーダを有し、前記２つのＭビットデコーダに入力される画素データは、最下位ビット値が１だけ差がつくことが好ましい。
前記デジタルアナログ変換器は、（Ｌ＋Ｍ＋Ｎ）ビットのものであることが好ましい。
前記Ｌは１であり、前記Ｍは７であり、前記Ｎは２であることが好ましい。

上記目的を達成するためになされた本発明によるソースドライバは、基準電圧を用い、ガンマレファレンス電圧を生成して出力するソースドライバであって、複数の抵抗を有する第１の電圧分配部及び第２の電圧分配部と、前記第１の電圧分配部及び第２の電圧分配部において分配された電圧を選択する第１、第２、及び第３のデコーダとを有することを特徴とする。

前記第１のデコーダは、前記第１の電圧分配部において分配された電圧に基づき第１のガンマレファレンス電圧を選択し、前記第２のデコーダは、前記第１のガンマレファレンス電圧に基づき第２及び第３のガンマレファレンス電圧を選択し、前記第３のデコーダは、前記第２及び第３のガンマレファレンス電圧を前記第２の電圧分配部において分配した電圧に基づき第４のガンマレファレンス電圧を選択することが好ましい。
前記第１の電圧分配部は、２^Ｌ＋Ｍ個のコース抵抗を有し、前記第２の電圧分配部は、２^Ｎ個のファイン抵抗を有する（Ｌ、Ｍ、Ｎは自然数）ことが好ましい。
前記第１のデコーダは、複数の分配電圧のうち２^Ｌ等分されたいずれかの範囲を選択して第１のガンマレファレンス電圧を出力することが好ましい。
前記第２のデコーダは、前記第１のガンマレファレンス電圧のうち連続する２つの電圧を第２及び第３のガンマレファレンス電圧として出力することが好ましい。
前記第３のデコーダは、前記第２の電圧分配部から２^Ｎ個の分配電圧を印加されて単一の第４のガンマレファレンス電圧を出力することが好ましい。

上記目的を達成するためになされた本発明による表示装置は、画像を表示する表示パネルと、複数の抵抗を有する第１の電圧分配部及び第２の電圧分配部と、前記第１の電圧分配部及び第２の電圧分配部において分配された電圧を選択する第１、第２、及び第３のデコーダとを備え、基準電圧を用いて前記表示パネルにガンマレファレンス電圧を生成して出力するソースドライバとを有することを特徴とする。

前記第１のデコーダは、前記第１の電圧分配部において分配された電圧に基づき第１のガンマレファレンス電圧を選択し、前記第２のデコーダは、前記第１のガンマレファレンス電圧に基づき第２及び第３のガンマレファレンス電圧を選択し、前記第３のデコーダは、前記第２及び第３のガンマレファレンス電圧を前記第２の電圧分配部において分配した電圧に基づき第４のガンマレファレンス電圧を選択することが好ましい。

上記目的を達成するためになされた本発明によるデジタルアナログ変換器の駆動方法は、複数の分配電圧を生成するステップと、前記複数の分配電圧のうち第１のガンマレファレンス電圧を選択するステップと、前記第１のガンマレファレンス電圧のうち連続する第２及び第３のガンマレファレンス電圧を選択するステップと、前記第２及び第３のガンマレファレンス電圧に基づき複数の分配電圧を生成するステップと、前記第２及び第３のガンマレファレンス電圧に基づき生成された複数の分配電圧のうち第４のガンマレファレンス電圧を選択するステップとを有することを特徴とする。

前記複数の分配電圧を生成するステップで生成された複数の分配電圧のうち第１のガンマレファレンス電圧を選択するステップにおいて、（Ｌ＋Ｍ＋Ｎ）ビット（Ｌ、Ｍ、Ｎは自然数）の画素データのうちＬビットの画素データにより第１のガンマレファレンス電圧を選択することが好ましい。
前記複数の分配電圧を生成するステップで生成された複数の分配電圧のうち第１のガンマレファレンス電圧を選択するステップにおいて、複数の分配電圧のうちＬビットの画素データにより２^Ｌ等分されたいずれかの範囲を選択して第１のガンマレファレンス電圧を出力することが好ましい。
前記第１のガンマレファレンス電圧のうち連続する第２及び第３のガンマレファレンス電圧を選択するステップにおいて、（Ｌ＋Ｍ＋Ｎ）ビットの画素データのうちＭビットの画素データにより第２のガンマレファレンス電圧を選択するステップと、（Ｌ＋Ｍ＋Ｎ）ビットの画素データのうちＭビットの画素データに１を加えるステップと、（Ｌ＋Ｍ＋Ｎ）ビットの画素データのうちＭビットの画素データに１を加えた値により第３のガンマレファレンス電圧を選択するステップとを含むことが好ましい。
前記第２及び第３のガンマレファレンス電圧に基づき生成された複数の分配電圧のうち第４のガンマレファレンス電圧を選択するステップにおいて、（Ｌ＋Ｍ＋Ｎ）ビットの画素データのうちＮビットの画素データにより第４のガンマレファレンス電圧を選択することが好ましい。

本発明に係るデジタルアナログ変換器とその駆動方法並びにこれを備えるソースドライバ及び表示装置によれば、デジタルアナログ変換器におけるデコーダを複数に分割して各デコーダが有するトランジスタ数を減らすことによりデコーダの小型化を図ることができ、これにより、デジタルアナログ変換器の小型化を図ることが可能になり、この小型化したデジタルアナログ変換器を採用することによりソースドライバ及び表示装置も小型化することが可能になるという効果がある。

次に、本発明に係るデジタルアナログ変換器とその駆動方法並びにこれを備えるソースドライバ及び表示装置を実施するための最良の形態の具体例を図面を参照しながら説明する。

しかし、本発明は後述する実施の形態に限定されるものではなく、相異なる形で実現可能であり、これらの実施の形態は、単に本発明の開示を完全たるものにし、且つ、この技術分野における通常の知識を持った者に発明の範疇を完全に知らせるために提供されるものである。なお、図中、同じ構成要素には同じ符号を付してある。

図１は、本発明による液晶表示装置の概略ブロック図であり、図２は、本発明によるソースドライバの概略ブロック図であり、図３及び図４は、本発明によるデジタルアナログ変換器の概略回路図である。
また、図５は、本発明による画素データのブロック図であり、図６は、本発明によるデジタルアナログ変換器の動作を説明するためのフローチャートであり、図７〜図９は、本発明によるデジタルアナログ変換器の動作を説明するためのグラフである。

本発明による液晶表示装置は、図１に示すように、画像を表示する液晶表示パネル３０００と、ゲートドライバ４６００と、ソースドライバ４２００と、駆動電圧生成部４９００と、信号制御部５０００とを備えている。
液晶表示パネル３０００は、略列方向に延びる複数のゲート線ＧＬ１〜ＧＬｎ及びこれと直交する行方向に延びる複数のデータ線Ｄ１〜Ｄｍを有し、ゲート線ＧＬ１〜ＧＬｎとデータ線ＤＬ１〜ＤＬｍとの交差領域には画素が設けられている。

また、画素は、薄膜トランジスタＴ、液晶キャパシタＣｌｃをそれぞれ有する赤色Ｒ、緑色Ｇ、青色Ｂの画素を有し、これらを組み合わせることで総天然色を表示することができる。このとき、画素は、維持キャパシタＣｓｔをさらに有していてもよい。
この液晶表示パネル３０００は、薄膜トランジスタＴと、ゲート線ＧＬ１〜ＧＬｎと、データ線ＤＬ１〜ＤＬｍ及び液晶キャパシタ用の画素電極が設けられた薄膜トランジスタ基板（図示せず）と、ブラックマトリックスと、カラーフィルタ及び液晶キャパシタＣｌｃ用の共通電極が設けられた共通電極基板（図示せず）とを備え、薄膜トランジスタ基板と共通電極基板との間には液晶（図示せず）が挟持されている。

ここで、薄膜トランジスタＴのゲート端子はゲート線ＧＬ１〜ＧＬｎに接続され、ソース端子はデータ線ＤＬ１〜ＤＬｍに接続され、ドレイン端子は液晶キャパシタＣｌｃの画素電極に接続される。薄膜トランジスタＴはゲート線へのゲートターンオン電圧に応じて動作し、データ線ＤＬ１〜ＤＬｍのデータ信号（すなわち、階調電圧）を画素キャパシターの画素電極に与えて液晶キャパシタ両端の電界を変える。これにより、液晶表示パネル３０００の内側の液晶の配列を変えてバックライトからの光の透過率を調整することができる。

ここで、液晶キャパシタＣｌｃの画素電極には液晶の配列方向を調整するドメイン規制手段として多数の切欠き及び／または突起パターンが設けられていてもよく、共通電極にも突起及び／または切欠きパターンが設けられていてもよい。本実施形態における液晶は垂直配向方式により配向されることが好ましいが、これに限定されるものではない。
上述した構造を有する液晶表示パネル３０００の外側には、液晶表示パネル３０００の駆動に必要となる信号を与える液晶表示パネル駆動部が設けられ、液晶表示パネル駆動部は、ゲートドライバ４６００と、ソースドライバ４２００と、駆動電圧生成部４９００と、信号制御部５０００とを備える。

ここで、ゲートドライバ４６００及び／またはソースドライバ４２００は、液晶表示パネル３０００の下部表示板、すなわち、薄膜トランジスタ基板の上に実装されていてもよく、別のプリント回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＰＣＢ）に実装された上で、フレキシブルプリント回路基板（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＦＰＣ）を介して電気的に接続されてもよい。

この実施形態におけるゲートドライバ４６００及びソースドライバ４２００は、少なくとも一つの駆動チップ状に作製されて実装されることが好ましい。また、駆動電圧生成部４９００及び信号制御部５０００は、プリント回路基板の上に実装された上で、フレキシブルプリント回路基板を介して液晶表示パネル３０００に電気的に接続されることが好ましい。

信号制御部５０００は、外部のグラフィック制御器（図示せず）からの画素データＲ、Ｇ、Ｂ及びこの表示を制御する入力制御信号、例えば、垂直同期信号Ｖｓｙｎｃと、水平同期信号Ｈｓｙｎｃと、メインクロックＣＬＫ及びデータイネーブル信号ＤＥなどが与えられる。このような画素データＲ、Ｇ、Ｂを液晶表示パネル３０００の動作条件に合わせて処理してデジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）を生成し、ゲート制御信号及びデータ制御信号を生成し、ゲート制御信号をゲートドライバ４６００に送る。

ここで、デジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）は、液晶表示パネル３０００の画素配列に応じて並べ替えられる。さらに、ゲート制御信号は、ゲートターンオン電圧Ｖｏｎの出力開始を指示する垂直同期開始信号ＳＶｓｙｎｃと、ゲートクロック信号ＣＬＫ＿Ｇ及び出力イネーブル信号ＯＥなどを含んでいる。データ制御信号は、デジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）の伝送開始を通知する水平同期開始信号と、当該データ線にデータ電圧を印加せよとのロード信号と、共通電圧に対する階調電圧の極性を反転する反転信号及びデータクロック信号などを含んでいる。

駆動電圧生成部４９００は、外部の電源装置から入力される外部電源を用いて液晶表示装置の駆動に必要となる種々の駆動電圧、例えば、基準電圧ＧＶＤＤと、ゲートターンオン電圧Ｖｏｎと、ゲートターンオフ電圧Ｖｏｆｆ及び共通電圧を生成することができる。
また、駆動電圧生成部４９００は、信号制御部５０００からの制御信号に基づきゲートターンオン電圧Ｖｏｎ及びゲートターンオフ電圧Ｖｏｆｆをゲートドライバ４６００に印加し、基準電圧ＧＶＤＤをソースドライバ４２００に印加する。ここで、基準電圧ＧＶＤＤは、液晶を駆動する階調電圧の生成のための基準電圧として用いられる。

ゲートドライバ４６００は、外部からの制御信号に基づき駆動電圧生成部４９００のゲートターンオン／ターンオフ電圧Ｖｏｎ／Ｖｏｆｆをゲート線ＧＬ１〜ＧＬｎに印加する。これにより、各画素に印加される階調電圧が当該画素に印加されるように当該薄膜トランジスタＴを制御することが可能になる。

ソースドライバ４２００は、信号制御部５０００からの制御信号及び駆動電圧生成部４９００からの基準電圧ＧＶＤＤを用いて階調電圧を生成し、それぞれのデータ線ＤＬ１〜ＤＬｍに印加する。すなわち、ソースドライバ４２００は、入力されたデジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）を、基準電圧ＧＶＤＤに基づきアナログタイプのデータ信号（すなわち、階調電圧）として生成する。

本実施形態におけるソースドライバ４２００は、図２に示すように、信号制御部５０００から印加されたデジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）及び制御信号に基づきレジスタ部４４２０を制御するデジタル制御部４２１０と、デジタル制御部４２１０から印加されたデジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）によりサンプリング信号を順次に送るシフトレジスタ部４４２２とデジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）を一時保存するデータレジスタ部４４２４とを有するレジスタ部４４２０と、サンプリング信号に基づきデジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）をサンプリングしてラッチするデータラッチ部４２３０と、データラッチ部４２３０からのデジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）をデジタルアナログ変換器４２５０に入力するために電圧レベルを高電圧に変えるレベルシフタ部４２４０と、高電圧に変えられたデジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）を階調電圧に変換するデジタルアナログ変換器（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ；ＤＡＣ）４２５０と、階調電圧に変換されたデジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）をデータ線Ｄ１〜Ｄｍに供給するバッファ部４２６０と、を備える。

ここで、シフトレジスタ部４４２２は、デジタル制御部４２１０からの制御信号に基づきサンプリング信号を生じさせ、これをデータラッチ部４２３０に与える。データレジスタ部４４２４は、信号制御部５０００から順次に入力されるデジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）を一時保存する。データラッチ部４２３０は、シフトレジスタ部４４２２のサンプリング信号に応じて、データレジスタ部４４２４に一時保存されているデジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）をサンプリングしてラッチする。このとき、データラッチ部４２３０は、それぞれのデータ線Ｄ１〜Ｄｍに対応する画素データを一括してラッチして出力する。

デジタルアナログ変換器４２５０は、レベルシフタ部４２４０から出力されたデジタルタイプの画素データＤｉｇｉｔａｌ Ｄａｔａ（Ｒ、Ｇ、Ｂ）をアナログタイプのデータ信号、すなわち、階調電圧に変換してバッファ部４２６０に出力するためのものであって、レベル別のガンマレファレンス信号を生成し、レベルシフタ部４２４０において変換された画素データに応じて、ガンマレファレンス電圧を選択することができる。また、このために、デジタルアナログ変換器４２５０は、図２から図４に示すように、電圧分配部４２４２及びデコーダ部４２４７を備えていてもよい。

本実施形態においては、複数のチャンネルＣのうち１チャンネルＣを例にとって説明し、デジタルアナログ変換器４２５０としては１０ビットのデジタルアナログ変換器４２５０を例にとって説明する。この場合、１０ビットのデジタルアナログ変換器４２５０には、図５に示すように、１０ビットの画素データが入力される。

図２〜図４を参照すると、電圧分配手段としての電圧分配部４２４２において基準電圧ＧＶＤＤを電圧分配させ、デコーダ部４２４７により複数の階調電圧として出力して液晶の配向を変え液晶表示パネルの透光度を変化させる。
電圧分配部４２４２は、レベル別ガンマレファレンス電圧を生成するためのものであって、第１のデコーダ４２４４に接続されて第１のレベル別ガンマレファレンス電圧を生成する第１の電圧分配部４２４２ａと、第２及び第３のデコーダ４２４５、４２４６に接続されて第２のレベル別ガンマレファレンス電圧を生成する第２の電圧分配部４２４２ｂとを備える。

第１の電圧分配部４２４２ａは、駆動電圧生成部４９００から印加された基準電圧ＧＶＤＤであるガンマ電源電圧ＶＧａｍｍａと接地電圧との間にシリアル接続された複数の抵抗アレイで構成されて、それぞれの抵抗の電圧分配により所定の階調を表現するための第１のレベル別ガンマレファレンス電圧を生成する。
第２の電圧分配部４２４２ｂは、第２のデコーダ４２４５において選択された第２のガンマレファレンス電圧及び第３のガンマレファレンス電圧の間にシリアル接続された複数の抵抗アレイで構成されて、それぞれの抵抗の電圧分配により所定の階調を表現するための第２のレベル別ガンマレファレンス電圧を生成する。

本実施形態においては、１０ビットのデジタルアナログ変換器４２５０を例にとっているため、電圧分配部４２４２は、第１の電圧分配部４２４２ａと第２の電圧分配部４２４２ｂとの組み合わせにより０階調から１０２３階調までを表現するための１０２４個のレベル別のガンマレファレンス電圧を生成することができる。
また、図示はしないが、電圧分配部４２４２には、理想的なガンマカーブに沿ってガンマレファレンス電圧を出力する目的で、ガンマレファレンス電圧を調節可能なガンマ補正回路が設けられていてもよい。

なお、本実施形態においては、電圧分配部４２４２をソースドライバのデジタルアナログ変換器４２５０に含めているが、実施環境に応じて、電圧分配部４２４２をソースドライバとは別体のユニットにし、外部よりデジタルアナログ変換器４２５０にレベル別のガンマレファレンス電圧を印加してもよい。
すなわち、電圧分配部４２４２は必ずしもデジタルアナログ変換器４２５０に組み込まれるとは限らず、別体のものとして構成可能であり、ソースドライバに外付けされてもよい。

第１の電圧分配部４２４２ａは、ガンマ電源電圧ＶＧａｍｍａと接地電圧との間にシリアル接続された複数の抵抗、すなわち、２^Ｌ＋Ｍ個の抵抗を有してもよい（Ｌ、Ｍは自然数）。本実施形態における第１の電圧分配部４２４２ａは、２^１＋７個の抵抗となる２５６個の抵抗、すなわち、第０のコース（ｃｏａｒｓｅ）抵抗から第２５５のコース抵抗（Ｒ_０〜Ｒ_２５５）から構成可能である。

第２の電圧分配部４２４２ｂは、第２のデコーダ４２４５から出力された２つの電圧の間にシリアル接続された複数の抵抗、すなわち、２^Ｎ個の抵抗を有してもよい（Ｎは自然数）。本実施形態における第２の電圧分配部４２４２ｂは、２^２個の抵抗となる４個の抵抗、すなわち、第０のファイン（ｆｉｎｅ）抵抗から第３のファイン抵抗（ｒ_０〜ｒ_３）から構成可能である。

このように、本実施形態による電圧分配部４２４２は、２^１＋７個となる２５６個の階調が表現可能な第１の電圧分配部４２４２ａと、２^２個となる４個の階調が表現可能な第２の電圧分配部４２４２ｂとを備えて、１０（Ｌ＋Ｍ＋Ｎ＝１＋７＋２）ビットの、合計で１０２４個の階調を表現することができる。

デコーダ部４２４７は、電圧分配部４２４２から画素データに対応するガンマレファレンス電圧を選択するためのものであり、第１〜第３のデコーダ４２４４、４２４５、４２４６を有することができる。本実施形態におけるデコーダ部４２４７は、レベル別のガンマレファレンス電圧をいずれも印加され、入力される画素データに応じて選択されたガンマレファレンス電圧を出力するフルタイプデコーダを有してもよい。
また、本実施形態による第１〜第３のデコーダ４２４４、４２４５、４２４６はそれぞれトランジスタから構成され、トランジスタのスイッチング作用により電圧分配部４２４２から印加されたレベル別のガンマレファレンス電圧のうち画素データに対応するガンマレファレンス電圧を選択することができる。

第１のデコーダ４２４４は、第１のガンマレファレンス電圧を選択するためのものであって、Ｌビットのデコーダを有することができる。本実施形態においては、Ｌを１にして、すなわち、１ビットのデコーダを第１のデコーダ４２４４として使用する。

また、分配抵抗により第１のレベル別ガンマレファレンス電圧を選択するために、第１のデコーダ４２４４の入力端は、第１の電圧分配部４２４２ａのガンマ電源電圧ＶＧａｍｍａと接地電圧との間にシリアル接続された第０〜第２５５のコース抵抗（Ｒ_０〜Ｒ_２５５）の間に接続可能である。このとき、第１のデコーダ４２４４は、画素データに応じて決められた階調の信号、すなわち、レベルシフタ部４２４０において変換された画素データに応じて、第１の電圧分配部４２４２ａから印加された第１のレベル別ガンマレファレンス電圧を選択することができる。

これは、画素データの最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＭＳＢ）［１］に応じて決めることができる。例えば、第１のデコーダ４２４４は、第０〜第２５５のコース抵抗（Ｒ_０〜Ｒ_２５５）を第０〜第１２７のコース抵抗（Ｒ_０〜Ｒ_１２７）と第１２８〜第２５５のコース抵抗（Ｒ_１２８〜Ｒ_２５５）とに分け、画素データの最上位ビット［１］が０のときに第０〜第１２７のコース抵抗（Ｒ_０〜Ｒ_１２７）を選択し、画素データの最上位ビット［１］が１のときに第１２８〜第２５５のコース抵抗（Ｒ_１２８〜Ｒ_２５５）を選択して１ビットのデコーダを実現することができる。

もちろん、最上位ビット［１］が０のときに第１２８〜第２５５のコース抵抗（Ｒ_１２８〜Ｒ_２５５）を選択し、最上位ビット［１］が１のときに第０〜第１２７のコース抵抗（Ｒ_０〜Ｒ_１２７）を選択することもできる。もちろん、Ｌビットが最上位ビットでなくてもよく、Ｌビットは画素データのうち任意の領域に位置するＬビットであってもよい。
一方、第１のデコーダ４２４４は、互いに対応するように接続された同数の入力端と出力端を有し、第１のデコーダ４２４４の出力端から出力された第１のガンマレファレンス電圧は第２のデコーダ４２４５に入力される。

第２のデコーダ４２４５は、第２及び第３のガンマレファレンス電圧を選択するためのものであって、Ｍビットのデコーダを有することができる。この実施形態においては、Ｍを７にして、すなわち、７ビットのデコーダを第２のデコーダ４２４５として用いる。
第２のデコーダ４２４５は、２つの７ビットのデコーダ、すなわち、第２のガンマレファレンス電圧を選択する第１のフルタイプデコーダ４２４５ａと、第３のガンマレファレンス電圧を選択する第２のフルタイプデコーダ４２４５ｂと、を備えることができ、第１のフルタイプデコーダ４２４５ａと第２のフルタイプデコーダ４２４５ｂにはそれぞれ同じ第１のガンマレファレンス電圧が印加される。

また、第２のデコーダ４２４５は、レベルシフタ部４２４０において変換された画素データに応じて、第１のデコーダ４２４４から印加された第１のガンマレファレンス電圧のうちいずれかを選択することができ、これは、画素データの最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＬＳＢ）２桁［３］と最上位ビット［１］を除く残りの画素データ［２］を用いて実現することができる。

例えば、本実施形態のように１０ビットの画素データを用いる場合、最下位ビット２桁［３］となる２ビットと最上位ビット［１］となる１ビットを除く７ビットの画素データ［２］を用いることができる。このとき、第２のデコーダ４２４５は、第２の電圧分配部４２４２ｂに異なる第２及び第３のガンマレファレンス電圧を印加することができ、このために、第１のフルタイプデコーダ４２４５ａには７ビットの画素データ［７］を入力して第２のガンマレファレンス電圧を生成し、第２のフルタイプデコーダ４２４５ｂには第１のフルタイプデコーダ４２４５ａに印加された画素データに１を加えた値を入力して第３のガンマレファレンス電圧を選択することができる。
もちろん、本発明はこれに限定されるものではなく、第２のデコーダ４２４５は画素データのうち任意の領域に位置するＭビットにより第２及び第３のガンマレファレンス電圧を選択してもよい。

第３のデコーダ４２４６は、第４のガンマレファレンス電圧を選択するためのものであって、第２の電圧分配部４２４２ｂの出力電圧を入力として第４のガンマレファレンス電圧を選択することができる。
このとき、第３のデコーダ４２４６はＮビットのデコーダを有してもよい。本実施形態においては、第３のデコーダ４２４６として、Ｎを２にして、すなわち、２ビットのデコーダを第３のデコーダ４２４６として用いることができ、２ビットのデコーダとなる第３のデコーダ４２４６は、１０ビットの画素データのうち最下位ビット２桁［３］により第２の電圧分配部４２４２ｂの出力電圧のうちのいずれかを選択することができる。

すなわち、第３のデコーダ４２４６の入力端子は、第２の電圧分配部４２４２ｂの第２のガンマレファレンス電圧と第３のガンマレファレンス電圧の入力端との間にシリアル接続された第０のファイン抵抗から第３のファイン抵抗（ｒ_０〜ｒ_３）の間にそれぞれ接続され、画素データにより第２のガンマレファレンス電圧と第３のガンマレファレンス電圧の入力端及び第０のファイン抵抗から第３のファイン抵抗（ｒ_０〜ｒ_３）のうちいずれかを選択して分配電圧により最終的なガンマレファレンス電圧となる第４のガンマレファレンス電圧を選択することができる。
もちろん、本発明はこれに限定されるものではなく、第３のデコーダ４２４６は、画素データのうち任意の領域に位置するＮビットにより第４のガンマレファレンス電圧を選択してもよい。

バッファ部４２６０は、デジタルアナログ変換器４２５０において変換されたアナログ信号、すなわち、第４のガンマレファレンス電圧と同じ電圧レベルの信号をより大きな駆動力で液晶表示パネルのソース線に与えるためのものであって、単一の利得増幅器を有してもよい。

一方、本実施形態においては、デコーダ部４２４７を１ビットのデコーダとなる第１のデコーダ４２４４と、７ビットのデコーダとなる第２のデコーダ４２４５と、２ビットのデコーダとなる第３のデコーダ４２４６に分割しているが、これに限定されるものではなく、本発明によるデジタルアナログ変換器４２５０は、異なるビットの第１〜第３のデコーダ４２４４、４２４５、４２４６を備えてもよい。

すなわち、本発明によるデジタルアナログ変換器４２５０は、ＬビットとＭビット及びＮビットを有する３個のデコーダを備えるが、シリアル接続された２^Ｌ＋Ｍ個の抵抗から構成されて、２^Ｌ＋Ｍ個の第１のレベル別ガンマレファレンス電圧を生成する第１の電圧分配部４２４２ａと、Ｌビットのデジタル信号に応じて第１の電圧分配部４２４２ａを２^Ｌ等分し、２^Ｌ等分された第１の電圧分配部のうちのいずれかの範囲の出力電圧を選択する第１のデコーダ４２４４と、Ｍビットのデジタル信号とＭビットのデジタル信号に１を加えた値とに応じて第１のデコーダ４２４４の出力電圧のうち連続する２つの電圧ＶＨ、ＶＬを選択して出力する第２のデコーダ４２４５と、シリアル接続された２^Ｎ個の抵抗から構成されて、第２のデコーダ４２４５の出力電圧を入力として２^Ｎ個の第２のレベル別ガンマレファレンス電圧を生成する第２の電圧分配部４２４２ｂと、Ｎビットのデジタル信号に応じて、第２の電圧分配部４２４２ｂの出力電圧のうちいずれかを選択してアナログ信号として出力する第３のデコーダ４２４６とを備えることができる。
このとき、Ｌ、Ｍ、Ｎの値は自然数であり、デジタルアナログ変換器４２５０のビット数に応じて可変にすることが好ましい。もちろん、デコーダの数も増減可能である。

図６は、本発明によるデジタルアナログ変換器の動作を説明するためのフローチャートであり、図７〜図９は、本発明によるデジタルアナログ変換器の動作を説明するためのグラフである。

上述したように、本発明によるデジタルアナログ変換器は、図６〜図９を参照すると、シリアル接続された複数の抵抗を有する第１の電圧分配部の両端にそれぞれ高電位電圧と低電位電圧を印加して複数の分配電圧を生成するステップ（Ｓ１）と、複数の分配電圧のうちから第１のガンマレファレンス電圧を選択するステップ（Ｓ２）と、第１のガンマレファレンス電圧のうち連続する第２及び第３のガンマレファレンス電圧を選択するステップ（Ｓ３）と、第２及び第３のガンマレファレンス電圧をシリアル接続された複数の抵抗を有する第２の電圧分配部の両端に印加して複数の分配電圧を生成するステップ（Ｓ４）と、複数の分配電圧のうち第４のガンマレファレンス電圧を選択するステップ（Ｓ５）とを含んでいる。

シリアル接続された複数の抵抗を有する第１の電圧分配部の両端にそれぞれ高電位電圧と低電位電圧を印加して複数の分配電圧を生成するステップ（Ｓ１）では、ガンマ電源電圧ＶＧａｍｍａと接地との間に複数の抵抗、すなわち、第０〜第２５５のコース抵抗（Ｒ_０〜Ｒ_２５５）がシリアル接続された第１の電圧分配部４２４２ａを設け、ガンマ電源電圧ＶＧａｍｍａと接地及び第０〜第２５５のコース抵抗（Ｒ_０〜Ｒ_２５５）のそれぞれの間に第１のデコーダ４２４４の入力端を接続して、ガンマ電源電圧ＶＧａｍｍａを用いて複数の分配電圧、すなわち、第１のレベル別ガンマレファレンス電圧を生成する。

複数の分配電圧のうち第１のガンマレファレンス電圧を選択するステップ（Ｓ２）では、第１のレベル別ガンマレファレンス電圧のうち最上位ビットの画素データにより第１のガンマレファレンス電圧を選択する。このとき、第１の電圧分配部に設けられた複数のコース抵抗は、第１のデコーダ４２４４に入力された画素データに基づき等分される。

これは、図７に示すように、例えば、デコーダ部４２４７に画素データ「０００００００１０１」が入力される場合、最上位ビット［１］が０であるため、最上位ビット［１］０と最上位ビット［１］０の反転値である、Ｄ１とＤ１Ｂが第１のデコーダ４２４４に入力される。
このとき、最上位ビット［１］が１桁数、すなわち、１ビットであるため、第１の電圧分配部４２４２ａに設けられたコース抵抗は２^１等分されて第０〜第１２７のコース抵抗（Ｒ_０〜Ｒ_１２７）と第１２８〜第２５５のコース抵抗（Ｒ_１２８〜Ｒ_２５５）とに分けられる。

さらに、第１のデコーダ４２４４は、入力されたＤ１及びＤ１Ｂにより第１のレベル別ガンマレファレンス電圧のうち第０〜第１２７のコース抵抗（Ｒ_０〜Ｒ_１２７）に対応する第１のガンマレファレンス電圧［ａ］が選択されて第２のデコーダ４２４５、すなわち、第１のフルタイプデコーダ４２４５ａと第２のフルタイプデコーダ４２４５ｂにそれぞれ印加される。

もちろん、本実施形態においては、第１のデコーダ４２４４に画素データの最上位ビット［１］値となるＤ１とこの反転値となるＤ１Ｂを入力しているが、これに限定されるものではなく、画素データの最上位ビット［１］値となるＤ１のみを第１のデコーダ４２４４の入力にしてもよい。ところが、第１のデコーダ４２４４のトランジスタ数を減らすために、Ｄ１とこの反転値となるＤ１Ｂを入力にすることが好ましい。
また、本実施形態においては、第１のデコーダ４２４４の画素データの入力端を２つにしているが、これに限定されるものではなく、Ｄ１によりオンとなるトランジスタとＤ１Ｂによりオンとなるトランジスタを備えて単一の入力端のみを有してもよい。

第１のガンマレファレンス電圧のうち連続する第２及び第３のガンマレファレンス電圧を選択するステップ（Ｓ３）では、第１のガンマレファレンス電圧のうち最上位ビットと最下位ビットのＮ桁数を除く画素データに対応する第２及び第３のガンマレファレンス電圧［ｂ］を選択する（図８参照）。

これは、第２のデコーダ４２４５のうち第１のフルタイプデコーダ４２４５ａには最下位ビット２桁［３］となる２ビットと最上位ビット［１］となる１ビットを除く７ビットの画素データ［２］「００００００１」に対応するＤ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８と、この反転値となるＤ２Ｂ、Ｄ３Ｂ、Ｄ４Ｂ、Ｄ５Ｂ、Ｄ６Ｂ、Ｄ７Ｂ、Ｄ８Ｂとが入力され、第２のフルタイプデコーダ４２４５ｂには第１のフルタイプデコーダ４２４５ａに入力された「００００００１」に１を加えた値となる「０００００１０」に対応するＤ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８＋１と、この反転値となるＤ２Ｂ、Ｄ３Ｂ、Ｄ４Ｂ、Ｄ５Ｂ、Ｄ６Ｂ、Ｄ７Ｂ、（Ｄ８＋１）Ｂが入力される。

このため、図８に示すように、第１のフルタイプデコーダ４２４５ａは、入力された画素データに基づき第１のデコーダ４２４４により選択された第０〜第１２７のコース抵抗（Ｒ_０〜Ｒ_１２７）に対する第１のガンマレファレンス電圧のうち２番目のコース抵抗となる第１のコース抵抗Ｒ_１に対する第２のガンマレファレンス電圧が選択されて第２の電圧分配部４２４２ｂの一端に印加される。また、第２のフルタイプデコーダ４２４５ｂは、入力された画素データに基づき第１のデコーダ４２４４により選択された第０〜第１２７のコース抵抗（Ｒ_０〜Ｒ_１２７）に対応する第１のガンマレファレンス電圧のうち３番目のコース抵抗となる第２のコース抵抗Ｒ_２に対する第３のガンマレファレンス電圧が選択されて第２の電圧分配部４２４２ｂの他端に印加される。

第２及び第３のガンマレファレンス電圧をシリアル接続された複数の抵抗を有する第２の電圧分配部の両端に印加して複数の分配電圧を生成するステップ（Ｓ４）では、第２及び第３のガンマレファレンス電圧の間に複数の抵抗、すなわち、第０〜第４のファイン抵抗（ｒ_０〜ｒ_４）をシリアル接続した第２の電圧分配部４２４２ｂを設け、第２及び第３のガンマレファレンス電圧と第０〜第４のファイン抵抗（ｒ_０〜ｒ_４）のそれぞれの間に第３のデコーダ４２４６の入力端を接続し、第２及び第３のガンマレファレンス電圧を用いて複数の分配電圧、すなわち、第２のレベル別ガンマレファレンス電圧を生成する。

これは、図９に示すように、第２の電圧分配部４２４２ｂは、第２のデコーダ４２４５から印加された第２のガンマレファレンス電圧と第３のガンマレファレンス電圧に応じて０から３階調に区分された第２のレベル別ガンマレファレンス電圧を生成する。
複数の分配電圧のうち第４のガンマレファレンス電圧を選択するステップ（Ｓ５）では、０から３階調に区分された第２のレベル別ガンマレファレンス電圧のうち画素データのＮビット桁数に対応する第４のガンマレファレンス電圧を選択する。

図９を参照すると、第３のデコーダ４２４６には、画素データ「０００００００１０１」のうち最下位ビット２桁［３］となる「０１」に対応するＤ９、Ｄ１０とこの反転値となるＤ９Ｂ、Ｄ１０Ｂが入力され、これにより、第２のレベル別ガンマレファレンス電圧のうち第１のコース抵抗Ｒ_１と第２のコース抵抗Ｒ_２の２／４値となる第１のファイン抵抗ｒ_１の電圧値を最終的な第４のガンマレファレンス電圧［ｃ］として生成してバッファ部４２６０に印加する。
この後、バッファ部４２６０から出力された第４のガンマレファレンス電圧［ｃ］、すなわち、階調電圧は液晶表示パネルのデータ線Ｄ１〜Ｄｍに印加され、印加された階調電圧に応じて液晶表示パネルの液晶傾斜が変わって各画素の階調が決められる。

上述したように、本発明によるソースドライバは、デジタルアナログ変換器４２５０のデコーダを３個に分割することにより、既存の２つのデコーダを用いる場合よりもトランジスタの数を減らすことができる。

すなわち、例えば、従来の技術による８ビットのデコーダが略２０４８個のトランジスターを備える場合、本発明によるデコーダは、略２５６個のトランジスタを有する１ビットのデコーダと略５１２個のトランジスタを有する７ビットデコーダにより８ビットのデコーダを実現することができ、この場合、８ビットのデコーダを実現するのに略７６８個のトランジスタが必要となるだけである。このため、本発明によるデコーダは、従来の技術のものと性能は同じであるが、トランジスタ数の低減により小型化を図ることができる。なお、これにより、本発明によるデジタルアナログ変換器を内蔵するソースドライバ及び表示装置の小型化も図ることができる。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明はソースドライバをはじめとするあらゆる表示装置に適用可能である。すなわち、アクティブ駆動をはじめとする有機ＥＬディスプレイ装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ；ＯＬＥＤ）とプラズマ表示パネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ；ＰＤＰ）などにも適用可能である。

本発明による液晶表示装置の概略ブロック図である。 本発明によるソースドライバーの概略ブロック図である。 本発明によるデジタルアナログ変換器の概略回路図である。 本発明によるデジタルアナログ変換器の概略回路図である。 本発明による画素データのブロック図である。 本発明によるデジタルアナログ変換器の動作を説明するためのフローチャートである。 本発明によるデジタルアナログ変換器の動作を説明するためのグラフである。 本発明によるデジタルアナログ変換器の動作を説明するためのグラフである。 本発明によるデジタルアナログ変換器の動作を説明するためのグラフである。

符号の説明

３０００ 液晶表示パネル
４２００ ソースドライバ
４２１０ デジタル制御部
４２３０ データラッチ部
４２４０ レベルシフタ部
４２４２ 電圧分配部
４２４２ａ、４２４２ｂ （第１及び第２）の電圧分配部
４２４７ デコーダ部
４２４４ 第１のデコーダ
４２４５ 第２のデコーダ
４２４５ａ、４２４５ｂ （第１及び第２）のフルタイプデコーダ
４２４６ 第３のデコーダ
４２５０ デジタルアナログ変換器
４２６０ バッファ部
４４２０ レジスタ部
４４２２ シフトレジスタ部
４４２４ データレジスタ部
４６００ ゲートドライバ
４９００ 駆動電圧生成部
５０００ 信号制御部

Claims (20)

1. 複数の抵抗を有する第１の電圧分配部と、
   前記第１の電圧分配部から分配電圧を印加されて第１のガンマレファレンス電圧を出力する第１のデコーダと、
   前記第１のガンマレファレンス電圧が入力され、前記第１のガンマレファレンス電圧のうち連続する２つの電圧を第２及び第３のガンマレファレンス電圧として出力する第２のデコーダと、
   複数の抵抗を有し、前記第２及び第３のガンマレファレンス電圧を複数に分配する第２の電圧分配部と、
   前記第２の電圧分配部から分配電圧を印加されて単一の第４のガンマレファレンス電圧を出力する第３のデコーダとを有することを特徴とするデジタルアナログ変換器。
2. 前記第１の電圧分配部は、２^Ｌ＋Ｍ個のコース（ｃｏａｒｓｅ）抵抗を有し、
   前記第２の電圧分配部は、２^Ｎ個のファイン（ｆｉｎｅ）抵抗を有する（Ｌ、Ｍ、Ｎは自然数）ことを特徴とする請求項１に記載のデジタルアナログ変換器。
3. 前記第１のデコーダには、（Ｌ＋Ｍ＋Ｎ）ビットの画素データが入力されることを特徴とする請求項２に記載のデジタルアナログ変換器。
4. 前記第１のデコーダはＬビットデコーダを有し、
   前記第２のデコーダはＭビットデコーダを有し、
   前記第３のデコーダはＮビットデコーダを有することを特徴とする請求項３に記載のデジタルアナログ変換器。
5. 前記第２のデコーダは２つのＭビットデコーダを有し、
   前記２つのＭビットデコーダに入力される画素データは、最下位ビット値が１だけ差がつくことを特徴とする請求項４に記載のデジタルアナログ変換器。
6. 前記デジタルアナログ変換器は、（Ｌ＋Ｍ＋Ｎ）ビットのものであることを特徴とする請求項１に記載のデジタルアナログ変換器。
7. 前記Ｌは１であり、前記Ｍは７であり、前記Ｎは２であることを特徴とする請求項４に記載のデジタルアナログ変換器。
8. 基準電圧を用い、ガンマレファレンス電圧を生成して出力するソースドライバであって、
   複数の抵抗を有する第１の電圧分配部及び第２の電圧分配部と、
   前記第１の電圧分配部及び第２の電圧分配部において分配された電圧を選択する第１、第２、及び第３のデコーダとを有することを特徴とするソースドライバ。
9. 前記第１のデコーダは、前記第１の電圧分配部において分配された電圧に基づき第１のガンマレファレンス電圧を選択し、
   前記第２のデコーダは、前記第１のガンマレファレンス電圧に基づき第２及び第３のガンマレファレンス電圧を選択し、
   前記第３のデコーダは、前記第２及び第３のガンマレファレンス電圧を前記第２の電圧分配部において分配した電圧に基づき第４のガンマレファレンス電圧を選択することを特徴とする請求項８に記載のソースドライバ。
10. 前記第１の電圧分配部は、２^Ｌ＋Ｍ個のコース抵抗を有し、
    前記第２の電圧分配部は、２^Ｎ個のファイン抵抗を有する（Ｌ、Ｍ、Ｎは自然数）ことを特徴とする請求項８に記載のソースドライバ。
11. 前記第１のデコーダは、複数の分配電圧のうち２^Ｌ等分されたいずれかの範囲を選択して第１のガンマレファレンス電圧を出力することを特徴とする請求項１０に記載のソースドライバ。
12. 前記第２のデコーダは、前記第１のガンマレファレンス電圧のうち連続する２つの電圧を第２及び第３のガンマレファレンス電圧として出力することを特徴とする請求項１１に記載のソースドライバ。
13. 前記第３のデコーダは、前記第２の電圧分配部から２^Ｎ個の分配電圧を印加されて単一の第４のガンマレファレンス電圧を出力することを特徴とする請求項１２に記載のソースドライバ。
14. 画像を表示する表示パネルと、
    複数の抵抗を有する第１の電圧分配部及び第２の電圧分配部と、前記第１の電圧分配部及び第２の電圧分配部において分配された電圧を選択する第１、第２、及び第３のデコーダとを備え、基準電圧を用いて前記表示パネルにガンマレファレンス電圧を生成して出力するソースドライバとを有することを特徴とする表示装置。
15. 前記第１のデコーダは、前記第１の電圧分配部において分配された電圧に基づき第１のガンマレファレンス電圧を選択し、
    前記第２のデコーダは、前記第１のガンマレファレンス電圧に基づき第２及び第３のガンマレファレンス電圧を選択し、
    前記第３のデコーダは、前記第２及び第３のガンマレファレンス電圧を前記第２の電圧分配部において分配した電圧に基づき第４のガンマレファレンス電圧を選択することを特徴とする請求項１４に記載の表示装置。
16. 複数の分配電圧を生成するステップと、
    前記複数の分配電圧のうち第１のガンマレファレンス電圧を選択するステップと、
    前記第１のガンマレファレンス電圧のうち連続する第２及び第３のガンマレファレンス電圧を選択するステップと、
    前記第２及び第３のガンマレファレンス電圧に基づき複数の分配電圧を生成するステップと、
    前記第２及び第３のガンマレファレンス電圧に基づき生成された複数の分配電圧のうち第４のガンマレファレンス電圧を選択するステップとを有することを特徴とするデジタルアナログ変換器の駆動方法。
17. 前記複数の分配電圧を生成するステップで生成された複数の分配電圧のうち第１のガンマレファレンス電圧を選択するステップにおいて、
    （Ｌ＋Ｍ＋Ｎ）ビット（Ｌ、Ｍ、Ｎは自然数）の画素データのうちＬビットの画素データにより第１のガンマレファレンス電圧を選択することを特徴とする請求項１６に記載のデジタルアナログ変換器の駆動方法。
18. 前記複数の分配電圧を生成するステップで生成された複数の分配電圧のうち第１のガンマレファレンス電圧を選択するステップにおいて、
    複数の分配電圧のうちＬビットの画素データにより２^Ｌ等分されたいずれかの範囲を選択して第１のガンマレファレンス電圧を出力することを特徴とする請求項１７に記載のデジタルアナログ変換器の駆動方法。
19. 前記第１のガンマレファレンス電圧のうち連続する第２及び第３のガンマレファレンス電圧を選択するステップにおいて、
    （Ｌ＋Ｍ＋Ｎ）ビットの画素データのうちＭビットの画素データにより第２のガンマレファレンス電圧を選択するステップと、
    （Ｌ＋Ｍ＋Ｎ）ビットの画素データのうちＭビットの画素データに１を加えるステップと、
    （Ｌ＋Ｍ＋Ｎ）ビットの画素データのうちＭビットの画素データに１を加えた値により第３のガンマレファレンス電圧を選択するステップとを含むことを特徴とする請求項１６に記載のデジタルアナログ変換器の駆動方法。
20. 前記第２及び第３のガンマレファレンス電圧に基づき生成された複数の分配電圧のうち第４のガンマレファレンス電圧を選択するステップにおいて、
    （Ｌ＋Ｍ＋Ｎ）ビットの画素データのうちＮビットの画素データにより第４のガンマレファレンス電圧を選択することを特徴とする請求項１６に記載のデジタルアナログ変換器の駆動方法。
    

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