KR101286226B1 - 디지털 아날로그 컨버터, 이를 포함하는 구동 장치 및 표시 장치 - Google Patents

디지털 아날로그 컨버터, 이를 포함하는 구동 장치 및 표시 장치 Download PDF

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Abstract

본 발명의 한 실시예에 따른 디지털 아날로그 컨버터(Digital to Analog Converter)는 복수의 제1 저항 스트링 및 제1 디코더를 포함하는 제1 컨버터, 상기 제1 컨버터에 연결되고, 복수의 제2 저항 스트링 및 제2 디코더를 포함하는 제2 컨버터, 그리고 상기 제2 컨버터에 연결되고, 복수의 제3 저항 스트링 및 제3 디코더를 포함하는 제3 컨버터를 포함한다.

Description

디지털 아날로그 컨버터, 이를 포함하는 구동 장치 및 표시 장치{DIGITAL ANALOG CONVERTER, DRIVING APPATATUS AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 디지털 아날로그 컨버터, 이를 포함하는 구동 장치 및 표시 장치에 관한 것이다.
액정(Liquid Crystal)은 빛이 액정을 투과할 때, 액정분자의 배열 상태에 따라 그 광학적 특성이 변화하는 성질을 가지고 있다. 액정 표시 장치는 이 성질을 이용하여 액정의 분자 배열을 변화시켜, 빛의 통로를 제어함으로써 화상 표시를 실현한다.
액정 표시 장치에 관한 기술이 발전함에 따라, 고해상도, 고화질의 기술 수요가 이어지고 있고, 패널의 크기도 점점 커지고 있다. 이러한 수요를 만족시키기 위하여 구동 집적회로에 관한 연구가 활발히 진행되고 있다.
일반적인 액정 표시 장치는 게이트 구동부, 데이터 구동부, 데이터 구동부에 연결되어 있는 계조 전압 생성부, 그리고 이들을 제어하는 타이밍 제어기를 포함한다.
액정 표시 장치의 데이터 구동부는 패널의 구동에 중요한 역할을 한다. 패널의 크기가 커짐에 따라, 데이터 구동부가 차지하는 면적도 커지게 된다. 따라서, 데이터 구동부를 설계함에 있어서, 저전력, 저면적 및 고속 특성이 중요한 지표가 된다.
특히, 데이터 구동부 내의 디지털 아날로그 변환기(Digital to Analog Converter, DAC)가 데이터 구동부의 면적에 많은 영향을 준다. 종래의 6비트 또는 8비트 데이터 구동부에서는 저항 스트링 DAC(Resister String DAC, R-DAC)이 주로 이용되는데, 고해상도의 요구에 따라 비트 수가 증가하면서 데이터 구동부에서 DAC의 면적이 60프로 이상의 비중을 차지하기 때문이다.
이에 따라, 높은 비트 수를 가지면서도 차지하는 면적이 적은 DAC가 필요하다.
본 발명이 이루고자 하는 기술적 과제는 디지털 아날로그 컨버터, 이를 포함하는 구동 장치 및 표시 장치를 제공하는 것이다.
본 발명의 일 양태에 따른 디지털 아날로그 컨버터(Digital to Analog Converter)는 복수의 제1 저항 스트링 및 제1 디코더를 포함하는 제1 컨버터, 상기 제1 컨버터에 연결되고, 복수의 제2 저항 스트링 및 제2 디코더를 포함하는 제2 컨버터, 그리고 상기 제2 컨버터에 연결되고, 복수의 제3 저항 스트링 및 제3 디코더를 포함하는 제3 컨버터를 포함한다.
상기 복수의 제2 저항 스트링 각각의 양단에는 스위치가 연결될 수 있다.
두 개의 제2 저항 스트링 사이에는 두 개의 스위치가 연결되고, 상기 두 개의 스위치 간의 접점은 상기 복수의 제3 저항 스트링과 연결될 수 있다.
상기 복수의 제3 저항 스트링의 전체 저항은 상기 복수의 제2 저항 스트링 중 하나의 값과 동일할 수 있다.
상기 제1 컨버터는 상위 M비트를 이용하여 두 개의 전압을 선택하고, 상기 제2 컨버터 및 상기 제3 컨버터는 하위 N비트를 이용하여 상기 두 개의 전압 사이의 2N개 중 하나의 전압을 출력할 수 있다.
상기 제2 컨버터는 상기 하위 N비트의 상위 X비트를 이용하여 두 개의 전압을 선택하고, 상기 제3 컨버터는 상기 하위 N비트의 하위 Y비트를 이용하여 상기 제2 컨버터에 의하여 선택된 두 개의 전압 사이의 2Y개 중 하나의 전압을 출력할 수 있다.
상기 디지털 아날로그 컨버터가 10비트 디지털 아날로그 컨버터인 경우, 상기 M비트는 4비트이고, 상기 N 비트는 6비트이고, 상기 X비트는 2비트이고, 상기 Y비트는 4비트일 수 있다.
디지털 아날로그 컨버터는 상기 제3 컨버터의 출력단에 연결되는 버퍼를 더 포함할 수 있다.
본 발명의 일 양태에 따른 디지털 아날로그 컨버터는 복수의 제1 저항 스트링 및 제1 디코더를 포함하는 제1 컨버터, 그리고 상기 제1 컨버터에 캐스캐이드로 연결되고, 복수의 제2 저항 스트링 및 제2 디코더를 포함하는 제2 컨버터를 포함하고, 상기 복수의 제1 저항 스트링 각각의 양단에는 스위치가 연결된다.
두 개의 제1 저항 스트링 사이에는 두 개의 스위치가 연결되고, 상기 두 개의 스위치 간의 접점은 상기 복수의 제2 저항 스트링과 연결될 수 있다.
상기 복수의 제2 저항 스트링의 전체 저항은 상기 복수의 제1 저항 스트링 중 하나의 값과 동일할 수 있다.
본 발명의 일 양태에 따른 구동 장치는 클럭신호와 입출력 제어신호에 기초하여 펄스신호를 발생시키는 쉬프트 레지스터, 상기 쉬프트 레지스터의 쉬프트 순서에 따라 데이터를 래치하고, 로드신호에 응답하여 상기 데이터를 디지털 입력신호들로 출력하는 데이터 래치, 그리고 계조전압을 사용하여 상기 디지털 입력신호들에 대응하는 소스 신호들을 발생시키는 디지털 아날로그 컨버터를 포함하고, 상기 디지털 아날로그 컨버터는 복수의 제1 저항 스트링 및 제1 디코더를 포함하는 제1 컨버터, 상기 제1 컨버터에 연결되고, 복수의 제2 저항 스트링 및 제2 디코더를 포함하는 제2 컨버터, 그리고 상기 제2 컨버터에 연결되고, 복수의 제3 저항 스트링 및 제3 디코더를 포함하는 제3 컨버터를 포함한다.
본 발명의 일 양태에 따른 표시 장치는 게이트 신호를 복수의 게이트선에 인가하는 게이트 구동부, 데이터 신호를 복수의 데이터선에 인가하는 데이터 구동부, 그리고 상기 게이트 구동부 또는 상기 데이터 구동부의 동작을 제어하는 제어 신호를 생성하고, 상기 제어 신호를 상기 게이트 구동부 또는 상기 데이터 구동부로 출력하는 신호 제어부를 포함하고, 상기 데이터 구동부는 복수의 제1 저항 스트링 및 제1 디코더를 포함하는 제1 컨버터, 상기 제1 컨버터에 연결되고, 복수의 제2 저항 스트링 및 제2 디코더를 포함하는 제2 컨버터, 그리고 상기 제2 컨버터에 연결되고, 복수의 제3 저항 스트링 및 제3 디코더를 포함하는 제3 컨버터를 포함하는 디지털 아날로그 컨버터를 포함한다.
본 발명의 한 실시예에 따르면, 높은 비트 수를 지원하면서 적은 면적을 차지하는 디지털 아날로그 컨버터를 얻을 수 있다. 또한, 추가적인 전류가 필요 없고 부하 효과(Loading effect)가 없는 디지털 아날로그 컨버터를 얻을 수 있다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 3은 본 발명의 한 실시예에 따른 데이터 구동부를 나타내는 블록도이다.
도 4는 R-R DAC의 일 예이다.
도 5는 본 발명의 한 실시예에 따른 디지털 아날로그 컨버터를 나타내는 회로도이다.
도 6 내지 도 9는 본 발명의 한 실시예에 따른 DAC의 동작 원리를 나타내는 회로도이다.
도 10은 본 발명의 한 실시예에 따른 10비트 DAC의 INL 성능을 나타내고, 도 11은 본 발명의 한 실시예에 따른 10비트 DAC의 DNL 성능을 나타낸다.
도 12는 본 발명의 한 실시예에 따른 DAC와 종래의 DAC의 면적을 비교하는 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시예에 따른 디지털 아날로그 컨버터, 이를 포함하는 구동 장치 및 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치를 개략적으로 나타낸 도면이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1을 참고하면, 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300), 액정 표시판 조립체(300)에 연결되어 있는 게이트 구동부(400) 및 데이터 구동부(500), 데이터 구동부(500)에 연결되어 있는 계조 전압 생성부(500), 그리고 이들을 제어하는 신호 제어부(600) 일명 타이밍 제어기(Timing Controller)를 포함한다.
액정 표시판 조립체(300)는 게이트 신호를 전달하며 행 방향으로 뻗어 있는 복수의 게이트선(G1-Gn)과 계조 전압에 대응하는 데이터 신호를 전달하며 열 방향으로 뻗어 있는 복수의 데이터선(D1-Dm) 및 게이트선(G1-Gn)과 데이터선(D1-Dm)이 교차하는 영역에 형성되어 있는 복수의 화소를 포함한다.
각 화소는 게이트선(G1-Gn)과 데이터선(D1-Dm)에 연결되어 있는 스위칭 소자(Q)와 이 스위칭 소자(Q)에 연결되어 있는 액정 축전기(CLC) 및 유지 축전기(CST)를 포함한다.
도 2를 참고하면, 한 화소의 스위칭 소자(Q)는 제어 단자가 게이트선(Gi)에 연결되어 있고 입력 단자가 데이터선(Dj)에 연결되어 있으며 출력 단자가 액정 축전기(CLC) 및 유지 축전기(CST)의 한 단자에 연결되어 있다.
액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며, 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고, 공통 전극(270)에는 공통 전압(Vcom)이 인가된다.
유지 축전기(CST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 절연체를 사이에 두고 중첩되어 이루어지며, 이 신호선에는 공통 전압(Vcom)이 인가될 수 있다.
한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다.
다시 도 1을 참고하면, 게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G1-Gn)과 연결되어 있으며, 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다.
데이터 구동부(500)는 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 데이터선(D1-Dm)에 인가한다. 데이터선(D1-Dm)과 연결되는 데이터 구동부(500)의 출력 단자의 개수가 데이터선(D1-Dm)의 수보다 작은 경우에는 액정 표시 장치에는 복수의 데이터 구동부가 사용될 수 있다. 예를 들어, m이 768이고, 데이터 구동부(500)의 출력 단자의 수가 128인 경우, 6개의 데이터 구동부(500)가 사용될 수 있다. 게이트 구동부(400)도 데이터 구동부(500)와 마찬가지로, 액정 표시 장치에는 게이트 구동부(400)의 크기에 따라 복수의 게이트 구동부(400)가 사용될 수 있다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500)의 동작을 제어하는 제어 신호를 생성하여, 해당하는 제어 신호를 게이트 구동부(400) 및 데이터 구동부(500)로 출력한다.
데이터 구동부(500)는 액정 표시판 조립체(300) 위에 직접 장착되거나, 인쇄 회로 기판(printed circuit board, PCB) 위에 장착될 수 있다. 또한 계조 전압 생성부(800) 역시 인쇄 회로 기판 위에 장착될 수 있으며, 게이트 구동부(400)는 신호선(G1-Gn, D1-Dm) 및 박막 트랜지스터 스위칭 소자(Q) 따위와 함께 액정 표시판 조립체(300)에 집적될 수 있다.
그러면 이러한 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.
신호 제어부(600)는 액정 표시 장치에 전원이 인가되면 외부의 메모리부(도시하지 않음)로부터 제어 데이터(DA)를 읽어온다.
제어 데이터(DA)는 게이트 제어 신호(CONT1)와 데이터 제어 신호(CONT2)의 출력 타이밍 데이터와 디더링이나 감마 보정 등 액정 표시 장치의 동작을 지시하는 지시 명령어 데이터 등을 포함할 수 있다.
또한, 신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력되는 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 제어 신호로는 예를 들면, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등이 있을 수 있다.
외부의 그래픽 제어기는 영상 신호(R, G, B) 및 입력 제어 신호를 저전압 차동 신호(low voltage differential signal, LVDS)로 변환하여 신호 제어부(600)로 전달할 수도 있다. 이때, 복수의 데이터 구동부가 사용되는 경우, LVDS는 복수의 데이터 구동부에 멀티드랍(Multi Drop)될 수 있으며, LVDS를 수신하는 신호 제어부(600)는 LVDS를 원래의 상태로 복원하는 기능을 더 포함할 수 있다.
신호 제어부(600)는 제어 데이터(DA)에 따라서 입력 제어 신호를 이용하여 게이트 제어 신호(CONT1), 데이터 제어 신호(CONT2) 등을 생성하고, 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 처리한 후, 게이트 제어 신호(CONT1)는 게이트 구동부(400)로 전달하고 데이터 제어 신호(CONT2) 및 처리한 영상 신호(R', G', B')는 데이터 구동부(500)로 전달한다.
게이트 제어 신호(CONT1)는 게이트 온 펄스(예를 들어, 게이트 신호의 하이 구간)의 출력 시작을 지시하는 수직 동기 시작 신호, 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호 및 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호를 포함할 수 있다.
데이터 제어 신호(CONT2)는 영상 데이터(R', G', B')의 입력 시작을 지시하는 수평 동기 시작 신호와 데이터선(D1-Dm)에 해당 데이터 전압을 인가하라는 로드 신호, 공통 전압(Vcom)에 대한 데이터 전압의 극성을 반전시키는 반전 신호 및 데이터 클록 신호를 포함할 수 있다.
계조 전압 생성부(800)는 액정 표시 장치의 휘도와 관련된 복수의 계조 전압을 생성하여 데이터 구동부(500)에 인가한다.
그러면, 데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력 받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환한다. 그리고 게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G1-Gn)에 연결된 스위칭 소자(Q)를 턴온시킨다.
예를 들면, 하나의 게이트선(Gi)에 게이트 온 전압(Von)이 인가되어 이에 연결된 한 행의 스위칭 소자(Q)가 턴 온되어 있는 동안, 데이터 구동부(400)는 각 데이터 전압을 해당 데이터선(D1-Dm)에 공급한다. 데이터선(D1-Dm)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다. 하나의 게이트선(Gi)에 게이트 온 전압(Von)이 인가되어 이에 연결된 한 행의 스위칭 소자(Q)가 턴 온되어 있는 기간을 "1H" 또는 "1 수평 주기(horizontal period)"이라고 하며 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록 신호의 한 주기와 동일하다.
이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 화소에 데이터 전압을 인가한다.
한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호의 특성에 따라 한 데이터 선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나("라인 반전"), 한 화소 행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다("도트 반전").
도 3은 본 발명의 한 실시예에 따른 데이터 구동부를 나타내는 블록도이다.
도 3을 참고하면, 데이터 구동부(500)는 쉬프트 레지스터(510), 데이터 래치(520) 및 디지털 아날로그 컨버터(Digital to Analog Converter, DAC)(530)를 포함한다.
쉬프트 레지스터(510)는 클럭신호(CLK)와 입출력 제어신호(DIO)를 수신하고, 일정 수의 클럭신호마다 펄스신호를 발생시킨다. 데이터 래치(520)는 데이터(DATA)와 로드신호(TP)를 수신한다. 데이터 래치(520)는 쉬프트 레지스터(510)의 쉬프트 순서에 따라 데이터(DATA)를 래치하고, 로드신호(TP)가 인가되면 데이터(DATA)를 출력한다.
DAC(530)는 계조전압(GMA)을 사용하여, 데이터 래치의 출력 신호(d1, d2, ..., dm)들에 대응하는 아날로그 신호인 소스 신호들(y1, y2, ..., ym)을 발생시킨다. 소스 신호들은 데이터 래치(520)에 인가되는 데이터(DATA)의 순서에 따라 각 소스라인들에 출력된다.
DAC(530)는 데이터 구동부(500)의 면적에 큰 영향을 미친다. 따라서, 높은 비트 수를 처리하면서도 좁은 면적을 가지는 DAC(530)가 필요하다. 이를 위하여, 두 개의 저항 스트링 DAC(Resister String DAC, R-DAC)을 캐스캐이드(cascade) 연결한 R-R DAC가 사용될 수 있다.
도 4는 R-R DAC의 일 예이다.
도 4를 참고하면, R-R DAC(1400)는 두 개의 캐스캐이드 연결된 R-DAC(1410, 1420)를 포함한다. R-R DAC(1400)는 M+N 비트 DAC를 구현한다. M 비트 R-DAC(1410)를 통하여 두 개의 코스(coarse) 전압(V_H, V_L)을 선택하고, 이를 다시 N 비트 R-DAC(1420)를 통하여 나누어, 아날로그 신호를 출력한다. R-R DAC(140)가 10비트 DAC인 경우, M 비트는 8비트이고, N 비트는 2비트일 수 있다.
그런데, 도 4와 같이 두 개의 R-DAC(1410, 1420)를 직접 연결할 경우, 첫 번째 R-DAC(1410)의 저항 스트링(Resister String)의 전압 분배(Voltage Division)가 두 번째 R-DAC(1420)의 저항 스트링에 의해 틀어지게 된다. 이를 부하 효과(Loading Effect)라 한다.
부하 효과를 줄이기 위하여, 첫 번째 R-DAC(1410)와 두 번째 R-DAC(1420) 사이에 버퍼 앰프(Buffer Amp)를 추가하는 방법, 두 번째 R-DAC(1420)의 저항 스트링의 저항 크기를 첫 번째 R-DAC(1410)의 저항 스트링의 저항 크기에 비하여 매우 크게 설정하는 방법, 첫 번째 R-DAC(1410)와 두 번째 R-DAC(1420) 사이에 일정한 전류 소스(Current Source)를 삽입하는 방법 등이 있다.
첫 번째 R-DAC(1410)와 두 번째 R-DAC(1420) 사이에 버퍼 앰프(Buffer Amp)를 추가할 경우, 버퍼 앰프가 추가적인 전류를 소모할 수 있다. 두 번째 R-DAC(1420)의 저항 스트링의 저항 크기를 크게 설정할 경우, DAC가 차지하는 총 면적이 증가하게 된다. 그리고, 첫 번째 R-DAC(1410)와 두 번째 R-DAC(1420) 사이에 전류 소스(Current Source)를 삽입할 경우, 전류의 정확성을 보장할 수 없고, 단계(stage)의 확장이 어렵다.
이에 따라, 높은 비트 수를 지원하는 DAC의 부하 효과를 줄이면서도 적은 면적을 차지하도록 설계할 필요가 있다. 이를 위하여, 본 발명의 실시예에서는, R-R DAC의 두 번째 R-DAC를 복수의 R-DAC로 나누는 방법을 제안한다.
도 5는 본 발명의 한 실시예에 따른 디지털 아날로그 컨버터를 나타내는 회로도이다.
도 5를 참고하면, 디지털 아날로그 컨버터(Digital to Analog Converter, DAC)(1500)는 캐스캐이드 연결된 적어도 세 개의 R-DAC(1510, 1520, 1530) 및 버퍼(1540)를 포함한다. R-DAC(1510)는 복수의 저항 스트링(R1) 및 디코더(1512)를 포함한다. R-DAC(1520)는 R-DAC(1510)에 연결되고, 복수의 저항 스트링(R2) 및 디코더(1522)를 포함한다. R-DAC(1530)는 R-DAC(1520)에 연결되고, 복수의 저항 스트링(R3) 및 디코더(1532)를 포함한다. 버퍼(1540)는 R-DAC(1530)의 출력단에 연결된다. 버퍼(1540)는, 예를 들면 OP Amp(Operational Amplifier)일 수 있다.
R-DAC(1510)가 M비트 R-DAC이고, R-DAC(1520)가 X비트 R-DAC이며, R-DAC(1530)가 Y 비트 R-DAC인 경우, R-DAC(1510)는 2M개의 전압 중 인접한 두 개의 전압(V_H1, V_L1)을 선택한다. 그리고, R-DAC(1520) 및 R-DAC(1530)는 두 개의 전압(V_H1, V_L1) 사이의 2(X+Y)개의 전압 중 하나를 선택한다. 구체적으로, R-DAC(1520)는 두 개의 전압(V_H1, V_L1) 사이의 2X개의 전압 중 인접한 두 개의 전압(V_H2, V_L2)을 선택하고, R-DAC(1530)는 두 개의 전압(V_H2, V_L2) 사이의 2Y개의 전압 중 하나를 선택한다.
예를 들어, DAC(1500)가 10비트 DAC인 경우, R-DAC(1510)은 4비트 R-DAC이고, R-DAC(1520)는 2비트 R-DAC이며, R-DAC(1530)는 4비트 R-DAC일 수 있다. 이를 위하여, R-DAC(1510)는 16개의 저항 스트링(R1)을 포함하고, R-DAC(1520)는 4개의 저항 스트링(R2)을 포함하며, R-DAC(1530)는 16개의 저항 스트링(R3)을 포함할 수 있다. 다만, 이는 설명의 편의를 위한 예시에 불과할 뿐이고, DAC(1500)가 지원하는 비트 수, DAC(1500)가 포함하는 R-DAC의 개수 및 각 R-DAC가 지원하는 비트 수는 다양하게 변형될 수 있다.
이와 같이, R-DAC를 복수의 R-DAC로 나눌 경우, 데이터 구동부 내에서 DAC가 차지하는 면적을 줄일 수 있다. 예를 들어, 6비트의 R-DAC인 경우, 디코더의 크기는 (64+32+16+8+4+2)=126이지만, 2비트 R-DAC와 4비트 R-DAC로 구현될 경우, 디코더의 크기는 (4+2)+(16+8+4+2)=32로 크게 줄어들 수 있다.
한편, 위에서 설명한 바와 같이, 두 개의 R-DAC를 직접 연결하는 경우 부하 효과(Loading effect)가 발생하고, 추가 전류가 필요할 수 있다. 이러한 문제를 해결하기 위하여, R-DAC(1520)의 저항 스트링(R2) 양단에 스위치를 연결할 수 있다. 즉, R-DAC(1520)에 포함되는 복수의 저항 스트링(R2)은 직렬 연결된다. 이때, 두 개의 저항 스트링(R2) 사이에 두 개의 스위치가 연결되고, 두 개의 스위치가 연결되는 접점은 복수의 저항 스트링(R3)과 연결될 수 있다. R-DAC(1520)가 2비트 R-DAC인 경우, 00의 디지털 코드를 나타내는 저항 스트링(R2) 양단에 두 개의 스위치(sw00)를 각각 연결하고, 01의 디지털 코드를 나타내는 저항 스트링(R2) 양단에 두 개의 스위치(sw01)를 각각 연결하며, 10의 디지털 코드를 나타내는 저항 스트링(R2) 양단에 두 개의 스위치(sw10)를 각각 연결하고, 11의 디지털 코드를 나타내는 저항 스트링(R2) 양단에 두 개의 스위치(sw11)를 각각 연결할 수 있다.
이와 같은 8개의 스위치(sw00, sw01, sw10, sw11)는 R-DAC(1520)가 두 개의 인접한 전압(V_H2, V_L2)을 선택할 때, 선택된 구간을 끊는 역할을 하고, 끊어진 부분은 R-DAC(1530)의 복수의 저항 스트링(R3)과 연결된다. 도 6 내지 도 9는 도 5의 R-DAC(1520) 및 R-DAC(1530)의 동작 원리를 나타내는 회로도이다. 즉, 도 6 내지 도 9와 같이, R-DAC(1520)가 소정의 디지털 코드(인접한 두 개의 전압 값 V_H2, V_L2)를 선택한 경우, 선택된 구간에 대응하는 저항 스트링의 양단에 연결된 스위치가 열린다. 그리고, 열린 부분은 R-DAC(1530)의 저항 스트링(R3)과 연결된다.
스위치(sw00, sw01, sw10, sw11)의 저항이 비교적 작다고 가정할 경우, DAC 동작 시에 저항 스트링(R3)이 저항 스트링(R2)을 대체하는 형태가 되므로, 단계(stage)가 추가되었음에도 추가 전류는 발생하지 않는다. 그리고, 저항 스트링(R3)이 연결된 상태에서도 저항 스트링(R2) 사이의 노드에서 저항이 바뀌지 않으므로, 부하 효과도 제거된다.
이러한 경우, 저항 스트링(R3)의 전체 저항은 하나의 저항 스트링(R2)의 저항과 동일하게 설정될 수 있다.
도 10은 본 발명의 한 실시예에 따른 10비트 DAC의 INL 성능을 나타내고, 도 11은 본 발명의 한 실시예에 따른 10비트 DAC의 DNL 성능을 나타낸다.
여기서, 양(Positive)의 DAC는 2.5V 내지 4.7V 사이의 전압을 선택하도록 설계하였고, 음(Negative)의 DAC는 2.5V 내지 0.3V 사이의 전압을 선택하도록 설계하였다.
도 10 및 도 11을 참고하면, Positive/Negative의 INL 성능은 0.4LSB/0.66LSB이고, Positive/Negative의 DNL 성능은 0.38LSB/0.84LSB임을 알 수 있다.
도 12는 본 발명의 한 실시예에 따른 DAC와 종래의 DAC의 면적을 비교하는 도면이다.
본 발명의 한 실시예에 따른 DAC는 10비트 DAC이고, 종래의 DAC는 8비트 DAC이다. 본 발명의 한 실시예에 따른 DAC는 Positive DAC인 경우 종래 8비트 DAC에 비하여 40%의 면적 감소 효과를 가지고, Negative DAC인 경우 종래 8비트 DAC에 비하여 46%의 면적 감소 효과를 가진다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (13)

  1. 디지털 아날로그 컨버터(Digital to Analog Converter)에 있어서,
    복수의 제1 저항 스트링 및 제1 디코더를 포함하는 제1 컨버터,
    상기 제1 컨버터에 연결되고, 복수의 제2 저항 스트링 및 제2 디코더를 포함하는 제2 컨버터, 그리고
    상기 제2 컨버터에 연결되고, 복수의 제3 저항 스트링 및 제3 디코더를 포함하는 제3 컨버터를 포함하고,
    상기 복수의 제2 저항 스트링 각각의 양단에는 스위치가 연결되고, 두 개의 제2 저항 스트링 사이에는 두 개의 스위치가 연결되고, 상기 두 개의 스위치 간의 접점은 상기 복수의 제3 저항 스트링과 연결되는 디지털 아날로그 컨버터.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 복수의 제3 저항 스트링의 전체 저항은 상기 복수의 제2 저항 스트링 중 하나의 값과 동일한 디지털 아날로그 컨버터.
  5. 제1항에 있어서,
    상기 제1 컨버터는 상위 M비트를 이용하여 두 개의 전압을 선택하고, 상기 제2 컨버터 및 상기 제3 컨버터는 하위 N비트를 이용하여 상기 두 개의 전압 사이의 2N개 중 하나의 전압을 출력하는 디지털 아날로그 컨버터.
  6. 제5항에 있어서,
    상기 제2 컨버터는 상기 하위 N비트의 상위 X비트를 이용하여 두 개의 전압을 선택하고, 상기 제3 컨버터는 상기 하위 N비트의 하위 Y비트를 이용하여 상기 제2 컨버터에 의하여 선택된 두 개의 전압 사이의 2Y개 중 하나의 전압을 출력하는 디지털 아날로그 컨버터.
  7. 제6항에 있어서,
    상기 디지털 아날로그 컨버터가 10비트 디지털 아날로그 컨버터인 경우, 상기 M비트는 4비트이고, 상기 N 비트는 6비트이고, 상기 X비트는 2비트이고, 상기 Y비트는 4비트인 디지털 아날로그 컨버터.
  8. 제1항에 있어서,
    상기 제3 컨버터의 출력단에 연결되는 버퍼를 더 포함하는 디지털 아날로그 컨버터.
  9. 디지털 아날로그 컨버터에 있어서,
    복수의 제1 저항 스트링 및 제1 디코더를 포함하는 제1 컨버터, 그리고
    상기 제1 컨버터에 캐스캐이드로 연결되고, 복수의 제2 저항 스트링 및 제2 디코더를 포함하는 제2 컨버터를 포함하고,
    상기 복수의 제1 저항 스트링 각각의 양단에는 스위치가 연결되고,
    두 개의 제1 저항 스트링 사이에는 두 개의 스위치가 연결되고, 상기 두 개의 스위치 간의 접점은 상기 복수의 제2 저항 스트링과 연결되는 디지털 아날로그 컨버터.
  10. 삭제
  11. 제9항에 있어서,
    상기 복수의 제2 저항 스트링의 전체 저항은 상기 복수의 제1 저항 스트링 중 하나의 값과 동일한 디지털 아날로그 컨버터.
  12. 클럭신호와 입출력 제어신호에 기초하여 펄스신호를 발생시키는 쉬프트 레지스터,
    상기 쉬프트 레지스터의 쉬프트 순서에 따라 데이터를 래치하고, 로드신호에 응답하여 상기 데이터를 디지털 입력신호들로 출력하는 데이터 래치, 그리고
    계조전압을 사용하여 상기 디지털 입력신호들에 대응하는 소스 신호들을 발생시키는 디지털 아날로그 컨버터를 포함하고,
    상기 디지털 아날로그 컨버터는
    복수의 제1 저항 스트링 및 제1 디코더를 포함하는 제1 컨버터,
    상기 제1 컨버터에 연결되고, 복수의 제2 저항 스트링 및 제2 디코더를 포함하는 제2 컨버터, 그리고
    상기 제2 컨버터에 연결되고, 복수의 제3 저항 스트링 및 제3 디코더를 포함하는 제3 컨버터를 포함하고,
    상기 복수의 제1 저항 스트링 각각의 양단에는 스위치가 연결되고, 두 개의 제1 저항 스트링 사이에는 두 개의 스위치가 연결되고, 상기 두 개의 스위치 간의 접점은 상기 복수의 제2 저항 스트링과 연결되는 구동 장치.
  13. 게이트 신호를 복수의 게이트선에 인가하는 게이트 구동부,
    데이터 신호를 복수의 데이터선에 인가하는 데이터 구동부, 그리고
    상기 게이트 구동부 또는 상기 데이터 구동부의 동작을 제어하는 제어 신호를 생성하고, 상기 제어 신호를 상기 게이트 구동부 또는 상기 데이터 구동부로 출력하는 신호 제어부를 포함하고,
    상기 데이터 구동부는
    복수의 제1 저항 스트링 및 제1 디코더를 포함하는 제1 컨버터,
    상기 제1 컨버터에 연결되고, 복수의 제2 저항 스트링 및 제2 디코더를 포함하는 제2 컨버터, 그리고
    상기 제2 컨버터에 연결되고, 복수의 제3 저항 스트링 및 제3 디코더를 포함하는 제3 컨버터를 포함하는 디지털 아날로그 컨버터를 포함하고,
    상기 복수의 제1 저항 스트링 각각의 양단에는 스위치가 연결되고,
    두 개의 제1 저항 스트링 사이에는 두 개의 스위치가 연결되고, 상기 두 개의 스위치 간의 접점은 상기 복수의 제2 저항 스트링과 연결되는 표시 장치.
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* Cited by examiner, † Cited by third party
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JP2000036749A (ja) 1997-12-19 2000-02-02 Semiconductor Energy Lab Co Ltd Ｄ／ａ変換回路および半導体装置
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KR20110049504A (ko) * 2009-11-05 2011-05-12 주식회사 티엘아이 파인 저항 스트링을 공유할 수 있는 디지털 아날로그 변환기

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