JP4822131B2 - デジタル・アナログ変換器及び表示装置の駆動方法 - Google Patents
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Description
この時、デジタル・アナログ変換器は、2つの電源電圧VDD、VDDHを用いてデジタルデータ信号をアナログデータ信号に変換する。しかし、電源電圧VDDを電源電圧VDDHに変換するためにはDC/DC変換器が必要であるため、駆動回路の面積が増加し、電力消耗が増加し得る。
本発明3は、前記発明2において、前記第1ブースタ回路の各々は、制御端子が電源電圧線に接続され、入力端子が前記第1キャパシタの一方の端子に接続するP型トランジスタと、入力端子と制御端子がともに電源電圧線に接続され、出力端子が前記第1キャパシタの一方の端子に接続する第1N型トランジスタと、制御端子が電源電圧線に接続され、入力端子が前記第1キャパシタの他方の端子に接続する第2N型トランジスタと、を含み、前記P型トランジスタと前記第2N型トランジスタの出力端子は、前記第1ブースタ回路の出力端子に接続されていることを特徴とする、デジタル・アナログ変換器を提供する。
本発明5は、前記発明4において、前記第1ブースタ回路は、制御端子が第1クロック信号を共通に入力する第1及び第2トランジスタと、制御端子が第1トランジスタの出力端子に接続し、入力端子が前記第1クロック信号と位相が反対である第2クロック信号を入力し、出力端子が第2トランジスタの出力端子に接続する第3トランジスタと、一方の端子が第3トランジスタの制御端子、他方の端子が第3トランジスタの出力端子に接続するキャパシタと、を含むことを特徴とする、デジタル・アナログ変換器を提供する。
本発明7は、前記発明6において、前記各段は、順次に接続されている第1段(stage)乃至第3段を有する、デジタル・アナログ変換器を提供する。
本発明11は、前記発明10において、前記第1電圧は接地電圧または前段(previous stage)の出力電圧であり、前記第2電圧は前記電源電圧であるデジタル・アナログ変換器を提供する。
本発明13は、前記発明12において、前記第1段に属するスイッチング部の数は、前記第2段または前記第3段に属する前記スイッチング部の数より少ない、デジタル・アナログ変換器を提供する。
図面において、種々の層及び領域を明確に表現するために厚さを拡大して示している。明細書全体にわたって類似する部分については同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“すぐ上”にある場合だけでなく、その中間に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上”にあるとする時には、中間に他の部分がないことを意味する。
図1は、本発明の一実施形態による液晶表示装置のブロック図である。図2は、本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。
図1に示すように、本発明の一実施形態による液晶表示装置は、液晶表示板組立体(liquid crystalpanelassembly)300、これと接続されたゲート駆動部400及びデータ駆動部500、データ駆動部500に接続された階調電圧生成部800、並びにこれらを制御する信号制御部600を含む。
信号線G1〜Gn、D1〜Dmは、ゲート信号(“走査信号”とも言う)を伝達する複数のゲート線G1〜Gnと、データ信号を伝達する複数のデータ線D1〜Dmとを含む。ゲート線G1〜Gnはほぼ行方向にのびて互いにほとんど平行であり、データ線D1〜Dmはほぼ列方向にのびて互いにほとんど平行である。
液晶キャパシタClcは、下部表示板100の画素電極191と上部表示板200の共通電極270とを二つの端子とし、二つの電極191、270の間の液晶層3は誘電体として機能する。画素電極191はスイッチング素子Qと接続され、共通電極270は上部表示板200の全面に形成されており、共通電圧Vcomの印加を受ける。図2とは異なって、共通電極270が下部表示板100に備えられる場合もあり、この時には二つの電極191、270のうちの少なくとも一つは線状または棒状に作ることができる。
再び図1を参照すれば、階調電圧生成部800は、画素PXの透過率と関する二組の階調電圧集合(または基準階調電圧集合)を生成する。二組のうちの一組は共通電圧Vcomに対して正の値を有し、他の一組は負の値を有する。
データ駆動部500は、液晶表示板組立体300のデータ線D1〜Dmに接続されており、階調電圧生成部800からの階調電圧を選択し、これをデータ信号としてデータ線D1〜Dmに印加する。しかし、階調電圧生成部800が全ての階調に対する電圧を全て提供することでなく、決められた数の基準階調電圧のみを提供する場合に、データ駆動部500は基準階調電圧を分圧して全体階調に対する階調電圧を生成し、この中からデータ信号を選択する。
このような駆動装置400、500、600、800各々は、少なくとも一つの集積回路チップの形態で液晶表示板組立体300上に直接装着されたり、可撓性印刷回路膜(flexible printed circuit film)(図示せず)上に装着されてTCP(tape carrier package)の形態で液晶表示板組立体300に付着されたり、別途の印刷回路基板(printed circuit board)(図示せず)上に装着されることもできる。これとは異なって、これら駆動装置400、500、600、800は、信号線G1〜Gn、D1〜Dm及び薄膜トランジスタスイッチング素子Qなどと共に液晶表示板組立体300に集積されることもできる。また、駆動装置400、500、600、800は、単一チップで集積でき、この場合、これらのうちの少なくとも一つ、またはこれらをなす少なくとも一つの回路素子が、単一チップの外側にあり得る。
信号制御部600は、外部のグラフィック制御機(図示せず)から入力映像信号R、G、B及びその表示を制御する入力制御信号を受信する。入力制御信号の例としては、垂直同期信号Vsync、水平同期信号Hsync、メインクロックMCLK、及びデータイネーブル信号DEなどがある。
データ制御信号CONT2は、一つの行[群]の画素PXに対する映像データの伝送開始を知らせる水平同期開始信号STH、データ線D1〜Dmにデータ信号の印加を指示するロード信号(LOAD)、及びデータクロック信号(HCLK)を含む。データ制御信号CONT2は、また、共通電圧Vcomに対するデータ信号の電圧極性(以下、“共通電圧に対するデータ信号の電圧極性”を略して“データ信号の極性”と言う)を反転させる反転信号RVSをさらに含むことができる。
ゲート駆動部400は、信号制御部600からのゲート制御信号CONT1によってゲートオン電圧Vonをゲート線G1〜Gnに印加し、このゲート線G1〜Gnに接続されたスイッチング素子Qを導通させる。そうすると、データ線D1〜Dmに印加されたデータ信号が導通したスイッチング素子Qを通じて該当画素PXに印加される。
1フレームが終了すれば、次のフレームが開始し、各画素PXに印加されるデータ信号の極性が直前フレームにおける極性と反対になるように、データ駆動部500に印加される反転信号RVSの状態が制御される(“フレーム反転”)。この時、1フレーム内においても、反転信号RVSの特性によって一つのデータ線を通じて流れるデータ信号の極性が変わったり(例:行反転、点反転)、一つの画素行に印加されるデータ信号の極性も互いに異なったりすることがある(例:列反転、点反転)。
図3Aは、図1に示すデータ駆動部のブロック図である。図3Bは、図3Aに示すデジタル・アナログ変換器のブロック図である。図4は、図3Bに示すデコーダ部のブロック図である。図5は、図4に示すデコーダのうちの一つの回路図である。図6A及び図6Bは、図5に示すブースタ回路の回路図である。図7は、図3Bに示す電圧選択部の回路図である。
データ駆動部500は、図3Aに示すデータ駆動IC540を少なくとも一つ含み、データ駆動IC540は、順次に接続されているシフトレジスタ501、ラッチ502、デジタル・アナログ変換器503、及びバッファ504を含む。
バッファ504は、デジタル・アナログ変換器503からのデータ電圧を出力端子Y1〜Yrを通じて送出する。出力端子Y1〜Yrは、該当データ線D1〜Dmに接続される。
デコーダ部510は、電源電圧VDDとクロック信号CLKに接続されており、前述したようにデジタルデータ信号DATを受信する。
この時、図4に示すように、デコーダ部510は、複数のデコーダ511、513、515を含む。
図5には、デコーダ511を一例として示すが、その他のデコーダ513、515の構造も同一であるので、これに対する説明は省略する。
図5を参照すれば、本発明の一実施形態によるデコーダ511は、複数のN型トランジスタN11、N12、N21、N22、N23、N24、N31、N32、N33、N34、P型トランジスタP11、P12、P21、P22、P23、P24、P31、P32、P33、P34、及びブースタ回路BST11、BST12、BST13、BST14、BST2を含む第1段乃至第4段511a、511b、511c、511dを含む。
例えば、第1段511aのスイッチング部SWUは、N型トランジスタN11とP型トランジスタP11の制御端子が互いに接続されており、二つのトランジスタN11、P11の出力端子が互いに接続されている。この時、二つのスイッチング部SWU、SWUbのN型トランジスタN11、N12は互いに接続されており、P型トランジスタP11、P12も互いに接続されている。但し、スイッチング部SWUには、データ信号DAT1が入力され、スイッチング部SWUbにはそれの反転した信号DAT1bが入力されて、データ信号DAT1とそれの反転した信号DAT1bによって接地電圧または電源電圧VDDが次の段に伝達される。
図6A及び図6Bに示すように、例えば、ブースタ回路BST11は、複数のトランジスタN4、N5、P4とキャパシタC1とを含む。ブースタ回路BST2は、複数のトランジスタN6〜N8とキャパシタC2とを含む。その他のブースタ回路BST12、BST13、BST14の構造も同一である。
ブースタ回路BST2は、全てN型であるトランジスタN6〜N8を含む。トランジスタN6の入力端子は電源電圧VDDに接続され、制御端子は第2クロック信号CLKBに接続され、出力端子はトランジスタN7の制御端子に接続されている。トランジスタN7の入力端子は第1クロック信号CLKに接続され、出力端子はトランジスタN8の出力端子に接続されている。トランジスタN8の制御端子は第2クロック信号CLKBに接続されており、入力端子は接地電圧に接続されている。キャパシタC2は、トランジスタN7の制御端子と出力端子との間に接続されている。
まず、第1段511aのスイッチング部SWUにローレベルを有するデータ信号DAT1が入力されると、N型トランジスタN11は遮断され、P型トランジスタP11は導通して電源電圧VDDを次の段511bに出力する。これとは異なって、第1段511aのスイッチング部SWUbにハイレべルを有する反転信号DAT1bが入力されると、N型トランジスタN12は導通し、P型トランジスタP12は遮断されて接地電圧を次の段511bに伝達する。
ブースタ回路BST11を見れば、トランジスタN4は、入力端子と制御端子が電源電圧VDDに共通的に接続されダイオードの役割を果たすので、常に導通状態であり、ノードaの電圧は電源電圧VDDからトランジスタN4のしきい電圧を引いた値がかかるようになる。トランジスタP4の場合には、制御端子に電源電圧VDDが、入力端子の電圧、つまり、ノードaの電圧が電源電圧VDDより小さいので、トランジスタP4は遮断状態である。
この時、ブースタ回路BST11に電源電圧VDDが入力されると、ノードaの電圧はキャパシタC1によって電源電圧VDDほどさらに上昇する。これにより、トランジスタP4の制御端子の電圧より入力電圧がさらに大きくなってトランジスタP4が導通する。一方、前述したように、トランジスタN5は遮断されながら電源電圧VDDの約2倍である電圧OUT2が出力される。つまり、接地電圧が入力されると接地電圧が出力され、電源電圧VDDが入力されるとこの電源電圧VDDの約2倍に相当する電圧が出力される。
次に、第1クロック信号CLKがハイレべルに、第2クロック信号CLKBがローレベルに変われば、二つのトランジスタN6、N8が遮断される。これにより、キャパシタC2の一端は入力電圧VDDと遮断されて浮遊状態になり、他端は第1クロック信号CLKを受信してキャパシタC2の一端の電圧、つまり、ノードb電圧は以前の電源電圧VDDに第1クロック信号CLKの電圧レベルを足したほどさらに上昇する。即ち、ブースタ回路BST11と同様に、電源電圧VDDの約2倍に相当する電圧が出力される。
図7を見れば、左側には複数個の抵抗が連結されている抵抗アレー550を利用して作られた複数の階調電圧、例えば、64個の階調電圧V1〜V64が表示されている。各電圧V1〜V64には、3個のスイッチング素子SWが行方向に配置されていて、全体的に64行3列形態の行列でスイッチング素子SWが配置されている。
次に、このようなデジタル変換器を含むデータ駆動部500の動作について、図9A及び図9Bを参照して説明する。
添付した図面は、これを参照して本発明の実施形態について詳細に説明することによって、本発明を明らかにしようとするものである。
100 下部表示板
191 画素電極
200 上部表示板
230 カラーフィルタ
270 共通電極
300 液晶表示板組立体
400 ゲート駆動部
500 データ駆動部
501 シフトレジスタ
502 ラッチ
503 デジタル・アナログ変換器
504 バッファ
510 デコーダ部
530 電圧選択部
550 抵抗アレー
BST11、BST12、BST13、BST14 第1ブースタ回路
BST2 第2ブースタ回路
600 信号制御部
800 階調電圧生成部
R、G、B 入力映像データ
DE データイネーブル信号
MCLK メインクロック
Hsync 水平同期信号
Vsync 垂直同期信号
CONT1 ゲート制御信号
CONT2 データ制御信号
DAT デジタル映像信号
Clc 液晶キャパシタ
Cst ストレージキャパシタ
Q スイッチング素子
Claims (17)
- 予め定められた第1の電圧範囲で変化する第1デジタル信号を受信し、前記第1の電圧範囲に基づく予め定められた第2の電圧範囲で変化し、前記第1デジタル信号とは異なるビット数を有する出力デジタル信号を出力するデコーダ部と、
アナログ信号を出力するために、前記デコーダ部の出力デジタル信号に基づいて、複数の電圧のうちの一つを選択する電圧選択部と、
を備え、
前記デコーダ部は、複数のデコーダを含み、
前記複数のデコーダは、各々、
前記第1の電圧範囲で変化し、前記第1デジタル信号から、前記第1の電圧範囲で変化する第2デジタル信号を生成する少なくとも1つの段と、
前記段に接続し、前記第2デジタル信号を、前記第1の電圧範囲よりも十分に大きい予め定められた第3の電圧範囲で変化する第3デジタル信号に変換する複数の第1ブースタ回路とを含み、
前記電圧選択部は、前記第1ブースタ回路により生成された前記第3デジタル信号に応じた前記出力デジタル信号に基づいて、複数の電圧のうち一つを選択することを特徴とする、
デジタル・アナログ変換器。 - 前記第1ブースタ回路の各々は、前記第1ブースタ回路の入力端子と直列に接続し、増幅量を定める電圧を充電する第1キャパシタを含み、
前記第1キャパシタは、
前記入力からの信号がハイレベルであるとき、前記増幅量と前記入力信号のハイレベルの電圧との和となる出力電圧を有する増幅された出力信号を生成することを特徴とする、
請求項1に記載のデジタル・アナログ変換器。 - 前記第1ブースタ回路の各々は、
制御端子が電源電圧線に接続され、入力端子が前記第1キャパシタの一方の端子に接続するP型トランジスタと、
入力端子と制御端子がともに電源電圧線に接続され、出力端子が前記第1キャパシタの一方の端子に接続する第1N型トランジスタと、
制御端子が電源電圧線に接続され、入力端子が前記第1キャパシタの他方の端子に接続する第2N型トランジスタと、を含み、
前記P型トランジスタと前記第2N型トランジスタの出力端子は、前記第1ブースタ回路の出力端子に接続されていることを特徴とする、
請求項2に記載のデジタル・アナログ変換器。 - クロック信号を入力し、前記クロック信号を、前記第3の電圧範囲のうち、対応する電圧の信号に変換する第2ブースタ回路をさらに備えることを特徴とする、
請求項1に記載のデジタル・アナログ変換器。 - 前記第2ブースタ回路は、
制御端子が第1クロック信号を共通に入力する第1及び第2トランジスタと、
制御端子が第1トランジスタの出力端子に接続し、入力端子が前記第1クロック信号と位相が反対である第2クロック信号を入力し、出力端子が第2トランジスタの出力端子に接続する第3トランジスタと、
一方の端子が第3トランジスタの制御端子、他方の端子が第3トランジスタの出力端子に接続するキャパシタと、を含むことを特徴とする、
請求項4に記載のデジタル・アナログ変換器。 - 複数の電圧を生成する抵抗アレーをさらに備える、請求項1に記載のデジタル・アナログ変換器。
- 前記各段は、順次に接続されている第1段(stage)乃至第3段を有する、請求項6に記載のデジタル・アナログ変換器。
- 前記第1ブースタ回路は、前記第2段と前記第3段との間に位置している、請求項7に記載のデジタル・アナログ変換器。
- 前記データ信号は複数のビットを備え、
前記第1乃至第3段は互いに接続されている少なくとも一対のスイッチング部を各々備え、
前記一対のスイッチング部のうちの一つは前記ビットのうちのいずれか一つを受信し、他の前記スイッチング部は前記いずれか一つのビットの反転信号を受信している、請求項8に記載のデジタル・アナログ変換器。 - 前記スイッチング部は種類の異なる二つのトランジスタを備え、
前記二つのトランジスタの制御端子は制御端子同士、出力端子は出力端子同士で互いに接続されており、入力端子は第1電圧と第2電圧に各々接続されている、請求項9に記載のデジタル・アナログ変換器。 - 前記第1電圧は接地電圧または前段(previous stage)の出力電圧であり、前記第2電圧は前記電源電圧である、請求項10に記載のデジタル・アナログ変換器。
- 前記第2段または前記第3段に属する前記スイッチング部の数は、前記第1ブースタ回路の数と同一である、請求項11に記載のデジタル・アナログ変換器。
- 前記第1段に属するスイッチング部の数は、前記第2段または前記第3段に属する前記スイッチング部の数より少ない、請求項12に記載のデジタル・アナログ変換器。
- 前記第1段は一対のスイッチング部を備え、前記第2段は二対のスイッチング部を備え、
前記第2段の二対のうちの一対のスイッチング部は、前記第1段のいずれか一つのスイッチング部に接続されており、他の一対のスイッチング部は前記第1段の他のスイッチング部に接続されている、請求項13に記載のデジタル・アナログ変換器。 - 予め定められた第1の電圧範囲で変化する第1デジタル信号を前記第1の電圧範囲よりも十分に大きい予め定められた第3の電圧範囲で変化するアナログ電圧に変換する方法であって、
前記第1デジタル信号を入力し、前記第1デジタル信号から、前記第1の電圧範囲で変化する第2デジタル信号を生成する段階と、
前記第2デジタル信号を、前記第1の電圧範囲よりも十分に大きい予め定められた第3の電圧範囲で変化する第3デジタル信号に変換する段階と、
前記第3デジタル信号に応じた前記第1デジタル信号とは異なるビット数を有する出力デジタル信号に基づいて、複数の電圧のうち一つを選択して前記アナログ電圧に変換する段階と、
を含む方法。 - 外部からの映像データをアナログ電圧に変換することによって表示装置を駆動することに適用された、請求項15に記載の方法。
- 前記表示装置は、複数の画素とこれに接続されているデータ線とをさらに有し、
前記アナログ電圧を前記データ線に印加する段階をさらに含む、請求項16に記載の方法。
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