JP3506912B2 - 昇圧装置 - Google Patents
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Direct Current Feeding And Distribution (AREA)
- Liquid Crystal Display Device Control (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、昇圧装置に関し、
特に、外付けの回路接続を変更することなく、電源電圧
の整数倍の電圧を任意に設定可能な昇圧装置に関するも
のである。
特に、外付けの回路接続を変更することなく、電源電圧
の整数倍の電圧を任意に設定可能な昇圧装置に関するも
のである。
【０００２】
【従来の技術】従来から、キャパシタとスイッチとで構
成され、電源電圧の１倍から２倍の間の中間電圧を発生
させることが可能な昇圧回路が知られている（例えば、
特開平５−２７６７３７号公報参照。）。
成され、電源電圧の１倍から２倍の間の中間電圧を発生
させることが可能な昇圧回路が知られている（例えば、
特開平５−２７６７３７号公報参照。）。
【０００３】以下に、図６を参照しながら、上記従来の
昇圧回路について説明する。
昇圧回路について説明する。
【０００４】上記の昇圧回路は、図６に示すように、平
滑用キャパシタ１、電荷供給用キャパシタ２、スイッチ
３乃至６、定電圧素子７、及び電源８からなり、上記ス
イッチ３乃至６の開閉を第１及び第２クロック信号（図
示しない。）によって制御することによって電源８の１
倍から２倍の間の中間電圧を発生させ、出力端子９から
出力するようになっている。
滑用キャパシタ１、電荷供給用キャパシタ２、スイッチ
３乃至６、定電圧素子７、及び電源８からなり、上記ス
イッチ３乃至６の開閉を第１及び第２クロック信号（図
示しない。）によって制御することによって電源８の１
倍から２倍の間の中間電圧を発生させ、出力端子９から
出力するようになっている。
【０００５】図６に示すように、上記電源８と上記出力
端子９との間には、上記の平滑用キャパシタ１と、上記
定電圧素子７、スイッチ３、及びスイッチ６が直列に接
続されたものと、がそれぞれ設けられている。上記電源
８と、上記スイッチ３及び６の接続点との間には、上記
スイッチ５と上記電荷供給用キャパシタ２とが直列接続
されたものが設けられている。上記電荷供給用キャパシ
タ２と上記スイッチ５の接続点Ｐと、グランドとの間に
は、上記スイッチ４が設けられている。
端子９との間には、上記の平滑用キャパシタ１と、上記
定電圧素子７、スイッチ３、及びスイッチ６が直列に接
続されたものと、がそれぞれ設けられている。上記電源
８と、上記スイッチ３及び６の接続点との間には、上記
スイッチ５と上記電荷供給用キャパシタ２とが直列接続
されたものが設けられている。上記電荷供給用キャパシ
タ２と上記スイッチ５の接続点Ｐと、グランドとの間に
は、上記スイッチ４が設けられている。
【０００６】上記の第１及び第２クロック信号は互いに
逆相になるように設定されており、上記スイッチ３及び
４は上記の第１クロック信号に同期して開閉される一
方、上記スイッチ５及び６は上記の第２クロック信号に
同期して開閉されるようになっている。
逆相になるように設定されており、上記スイッチ３及び
４は上記の第１クロック信号に同期して開閉される一
方、上記スイッチ５及び６は上記の第２クロック信号に
同期して開閉されるようになっている。
【０００７】上記構成を有する昇圧回路の動作を以下に
説明する。なお、上記電源８の電圧をＶＤＤで表し、上
記定電圧素子７の電圧降下分をΔＶで表すものとする。
説明する。なお、上記電源８の電圧をＶＤＤで表し、上
記定電圧素子７の電圧降下分をΔＶで表すものとする。
【０００８】上記スイッチ３及び４が上記の第１クロッ
ク信号に同期して閉じると、上記電源８、上記定電圧素
子７、上記スイッチ３、上記電荷供給用キャパシタ２、
及び上記スイッチ４によって閉回路が形成されるので、
上記電荷供給用キャパシタ２は、電圧ＶＤＤよりも上記
定電圧素子７の電圧降下分のΔＶだけ小さい電圧（＝Ｖ
ＤＤ−ΔＶ）まで充電されることになる。
ク信号に同期して閉じると、上記電源８、上記定電圧素
子７、上記スイッチ３、上記電荷供給用キャパシタ２、
及び上記スイッチ４によって閉回路が形成されるので、
上記電荷供給用キャパシタ２は、電圧ＶＤＤよりも上記
定電圧素子７の電圧降下分のΔＶだけ小さい電圧（＝Ｖ
ＤＤ−ΔＶ）まで充電されることになる。
【０００９】それから、上記スイッチ３及び４が開き、
第２クロック信号に同期して上記スイッチ５及び６が閉
じると、上記接続点Ｐには電源８の電圧ＶＤＤが印加さ
れるので、該接続点Ｐは電圧ＶＤＤだけ引き上げられる
ことになる。上記電荷供給用キャパシタ２の上記充電電
圧（ＶＤＤ−ΔＶ）に上記接続点Ｐの電圧ＶＤＤを加え
た電圧（＝２ＶＤＤ−ΔＶ）が出力端子９から出力電圧
として出力される。
第２クロック信号に同期して上記スイッチ５及び６が閉
じると、上記接続点Ｐには電源８の電圧ＶＤＤが印加さ
れるので、該接続点Ｐは電圧ＶＤＤだけ引き上げられる
ことになる。上記電荷供給用キャパシタ２の上記充電電
圧（ＶＤＤ−ΔＶ）に上記接続点Ｐの電圧ＶＤＤを加え
た電圧（＝２ＶＤＤ−ΔＶ）が出力端子９から出力電圧
として出力される。
【００１０】以上のように、出力端子９からは、電源８
の電圧ＶＤＤの２倍から定電圧素子７の電圧降下分を差
し引いた電圧が出力されるが、定格の異なる定電圧素子
７を使用することによって、使用される定電圧素子７に
応じて電圧ＶＤＤの１倍から２倍の間の所望の中間電圧
を得ることが可能である。
の電圧ＶＤＤの２倍から定電圧素子７の電圧降下分を差
し引いた電圧が出力されるが、定格の異なる定電圧素子
７を使用することによって、使用される定電圧素子７に
応じて電圧ＶＤＤの１倍から２倍の間の所望の中間電圧
を得ることが可能である。
【００１１】ここで、キャパシタとスイッチとで構成さ
れ、電源電圧の２倍の電圧を出力する従来の他の昇圧回
路について、図７および図８を参照しながら、以下に説
明する。
れ、電源電圧の２倍の電圧を出力する従来の他の昇圧回
路について、図７および図８を参照しながら、以下に説
明する。
【００１２】ここで示す昇圧回路２０は、図７に示すよ
うに、ＰチャンネルＭＯＳ１４・１６、ＮチャンネルＭ
ＯＳ１５、及び昇圧用キャパシタＣから構成され、２倍
昇圧させる昇圧部２１と、昇圧動作を制御するインバー
タ回路１１乃至１３とから主として構成されている。
うに、ＰチャンネルＭＯＳ１４・１６、ＮチャンネルＭ
ＯＳ１５、及び昇圧用キャパシタＣから構成され、２倍
昇圧させる昇圧部２１と、昇圧動作を制御するインバー
タ回路１１乃至１３とから主として構成されている。
【００１３】上記ＰチャンネルＭＯＳ１４と上記Ｎチャ
ンネルＭＯＳ１５とは、共に、プリチャージ用トランジ
スタである。上記ＰチャンネルＭＯＳ１４において、ゲ
ートにはインバータ回路１２の出力が印加され、ソース
には電源電圧ＶＥＥが印加されている。上記Ｎチャンネ
ルＭＯＳ１５において、ゲートにはインバータ回路１１
の出力が印加され、ソースはグランドされている。上記
ＰチャンネルＭＯＳ１４のドレインと、上記Ｎチャンネ
ルＭＯＳ１５のドレインとの間には、上記昇圧用キャパ
シタＣが設けられている。
ンネルＭＯＳ１５とは、共に、プリチャージ用トランジ
スタである。上記ＰチャンネルＭＯＳ１４において、ゲ
ートにはインバータ回路１２の出力が印加され、ソース
には電源電圧ＶＥＥが印加されている。上記Ｎチャンネ
ルＭＯＳ１５において、ゲートにはインバータ回路１１
の出力が印加され、ソースはグランドされている。上記
ＰチャンネルＭＯＳ１４のドレインと、上記Ｎチャンネ
ルＭＯＳ１５のドレインとの間には、上記昇圧用キャパ
シタＣが設けられている。
【００１４】この昇圧用キャパシタＣの一方の電極ＣＡ
Ｐ+ からは、出力端子ＶＯＵＴが外部へ引き出されてい
る。他方の電極ＣＡＰ- は、上記ＰチャンネルＭＯＳ１
６のドレインに接続されている。このＰチャンネルＭＯ
Ｓ１６において、ソースには上記電源電圧ＶＥＥが印加
され、ゲートには上記インバータ回路１３の出力が印加
されている。
Ｐ+ からは、出力端子ＶＯＵＴが外部へ引き出されてい
る。他方の電極ＣＡＰ- は、上記ＰチャンネルＭＯＳ１
６のドレインに接続されている。このＰチャンネルＭＯ
Ｓ１６において、ソースには上記電源電圧ＶＥＥが印加
され、ゲートには上記インバータ回路１３の出力が印加
されている。
【００１５】上記インバータ回路１３には図８に示す入
力信号ＩＮ２が印加される。また、上記インバータ回路
１１には図８に示す入力信号ＩＮ１が印加される。な
お、上記インバータ回路１１と上記インバータ回路１２
とはカスケードに接続されている。
力信号ＩＮ２が印加される。また、上記インバータ回路
１１には図８に示す入力信号ＩＮ１が印加される。な
お、上記インバータ回路１１と上記インバータ回路１２
とはカスケードに接続されている。
【００１６】上記構成を有する昇圧回路の動作を図８を
参照しながら、説明すると以下のとおりである。
参照しながら、説明すると以下のとおりである。
【００１７】共に２値レベルでローレベル（以下、単
に、ローレベルと称す。）の入力信号ＩＮ１及びＩＮ２
がそれぞれ上記インバータ回路１１及び１３に印加され
ると、上記ＮチャンネルＭＯＳ１５及び上記Ｐチャンネ
ルＭＯＳ１６のゲートにはそれぞれ２値レベルでハイレ
ベル（以下、単に、ハイレベルと称す。）の信号が印加
される。このとき、上記ＰチャンネルＭＯＳ１４のゲー
トにはローレベルの信号が印加される。
に、ローレベルと称す。）の入力信号ＩＮ１及びＩＮ２
がそれぞれ上記インバータ回路１１及び１３に印加され
ると、上記ＮチャンネルＭＯＳ１５及び上記Ｐチャンネ
ルＭＯＳ１６のゲートにはそれぞれ２値レベルでハイレ
ベル（以下、単に、ハイレベルと称す。）の信号が印加
される。このとき、上記ＰチャンネルＭＯＳ１４のゲー
トにはローレベルの信号が印加される。
【００１８】これにより、上記ＰチャンネルＭＯＳ１６
はオフする一方、上記ＰチャンネルＭＯＳ１４及び上記
ＮチャンネルＭＯＳ１５はオンする。この結果、電源電
圧ＶＥＥから上記昇圧用キャパシタＣに対して充電が行
われるので、昇圧用キャパシタＣの両端はほぼ電源電圧
ＶＥＥとなる（図８において
はオフする一方、上記ＰチャンネルＭＯＳ１４及び上記
ＮチャンネルＭＯＳ１５はオンする。この結果、電源電
圧ＶＥＥから上記昇圧用キャパシタＣに対して充電が行
われるので、昇圧用キャパシタＣの両端はほぼ電源電圧
ＶＥＥとなる（図８において
【００１９】
【数１】
【００２０】で示す期間に相当する。）。
【００２１】それから、入力信号ＩＮ１及びＩＮ２がロ
ーレベルから変化してハイレベルになると、上記Ｎチャ
ンネルＭＯＳ１５及び上記ＰチャンネルＭＯＳ１６のゲ
ートにはそれぞれローレベルの信号が印加される一方、
上記ＰチャンネルＭＯＳ１４のゲートにはハイレベルの
信号が印加される。これにより、上記ＰチャンネルＭＯ
Ｓ１６はオンする一方、上記ＰチャンネルＭＯＳ１４及
び上記ＮチャンネルＭＯＳ１５はオフする。このとき、
上記昇圧用キャパシタＣの電極ＣＡＰ- は、グランドレ
ベルから電源電圧ＶＥＥレベルへ引き上げられる（図８
の信号ＣＡＰ- の波形を参照。）。この結果、出力端子
ＶＯＵＴの電圧は、上記
ーレベルから変化してハイレベルになると、上記Ｎチャ
ンネルＭＯＳ１５及び上記ＰチャンネルＭＯＳ１６のゲ
ートにはそれぞれローレベルの信号が印加される一方、
上記ＰチャンネルＭＯＳ１４のゲートにはハイレベルの
信号が印加される。これにより、上記ＰチャンネルＭＯ
Ｓ１６はオンする一方、上記ＰチャンネルＭＯＳ１４及
び上記ＮチャンネルＭＯＳ１５はオフする。このとき、
上記昇圧用キャパシタＣの電極ＣＡＰ- は、グランドレ
ベルから電源電圧ＶＥＥレベルへ引き上げられる（図８
の信号ＣＡＰ- の波形を参照。）。この結果、出力端子
ＶＯＵＴの電圧は、上記
【００２２】
【数２】
【００２３】の期間に充電された電源電圧ＶＥＥと、上
記ＰチャンネルＭＯＳ１６のオンに伴う上記電極ＣＡＰ
- の電源電圧ＶＥＥへの引き上げ分と、が加算されて２
ＶＥＥの電圧（図８の信号ＣＡＰ+ の波形を参照。）と
なる（図８において
記ＰチャンネルＭＯＳ１６のオンに伴う上記電極ＣＡＰ
- の電源電圧ＶＥＥへの引き上げ分と、が加算されて２
ＶＥＥの電圧（図８の信号ＣＡＰ+ の波形を参照。）と
なる（図８において
【００２４】
【数３】
【００２５】で示す期間に相当する。）。
【００２６】なお、入力信号ＩＮ２及びＩＮ１について
は、貫通電流の防止を図るために、両入力信号が同時に
ローレベルからハイレベル、或いはハイレベルからロー
レベルに変化しないようにホールド期間が設けられてい
る（図８において
は、貫通電流の防止を図るために、両入力信号が同時に
ローレベルからハイレベル、或いはハイレベルからロー
レベルに変化しないようにホールド期間が設けられてい
る（図８において
【００２７】
【数４】
【００２８】及び
【００２９】
【数５】
【００３０】で示す期間に相当する。）。
【００３１】ここで、図７に示す昇圧回路を用い、３倍
昇圧をする従来の更に他の昇圧回路について、図９を参
照して以下に説明する。なお、説明の便宜上、図７と同
じ機能を有する部材については同一の参照符号を付記
し、詳細な説明を省略する。
昇圧をする従来の更に他の昇圧回路について、図９を参
照して以下に説明する。なお、説明の便宜上、図７と同
じ機能を有する部材については同一の参照符号を付記
し、詳細な説明を省略する。
【００３２】この昇圧回路は、基本的には、図７で示す
昇圧回路を２つ組み合わせて得られるものである。な
お、各ＭＯＳのオン／オフを制御するインバータ回路
は、共用される。
昇圧回路を２つ組み合わせて得られるものである。な
お、各ＭＯＳのオン／オフを制御するインバータ回路
は、共用される。
【００３３】図９に示す昇圧回路は、主として、図７で
示す昇圧部２１（説明の便宜上、以下、第１昇圧部２１
と称す。）を備えた昇圧回路２０と、該第１昇圧部２１
と同じ回路構成を備え、３倍昇圧させる第２昇圧部２２
と、ＰチャンネルＭＯＳ２３および平滑用キャパシタ２
４からなる出力部２５とから構成されている。
示す昇圧部２１（説明の便宜上、以下、第１昇圧部２１
と称す。）を備えた昇圧回路２０と、該第１昇圧部２１
と同じ回路構成を備え、３倍昇圧させる第２昇圧部２２
と、ＰチャンネルＭＯＳ２３および平滑用キャパシタ２
４からなる出力部２５とから構成されている。
【００３４】上記昇圧回路２０の出力端子ＶＯＵＴ（説
明の便宜上、以下、出力端子ＶＯＵＴ２１と称す。）か
らの出力は、第２昇圧部２２のＰチャンネルＭＯＳ１６
のソースに印加される。第１及び第２昇圧部２１及び２
２のＰチャンネルＭＯＳ１４のゲート同士は互いに接続
されている。また、第１及び第２昇圧部２１及び２２の
ＮチャンネルＭＯＳ１５のゲート同士は互いに接続され
ている。第１及び第２昇圧部２１及び２２の上記Ｐチャ
ンネルＭＯＳ１６のゲート同士は互いに接続されてい
る。
明の便宜上、以下、出力端子ＶＯＵＴ２１と称す。）か
らの出力は、第２昇圧部２２のＰチャンネルＭＯＳ１６
のソースに印加される。第１及び第２昇圧部２１及び２
２のＰチャンネルＭＯＳ１４のゲート同士は互いに接続
されている。また、第１及び第２昇圧部２１及び２２の
ＮチャンネルＭＯＳ１５のゲート同士は互いに接続され
ている。第１及び第２昇圧部２１及び２２の上記Ｐチャ
ンネルＭＯＳ１６のゲート同士は互いに接続されてい
る。
【００３５】上記第２昇圧部２２の出力端子ＶＯＵＴ
（説明の便宜上、以下、出力端子ＶＯＵＴ２２と称す）
からの出力は、上記ＰチャンネルＭＯＳ２３のソースに
印加される。このＰチャンネルＭＯＳ２３のドレインは
出力端子ＶＯＵＴ２５として外部へ引き出されている。
上記ＰチャンネルＭＯＳ２３のゲートは、上記第２昇圧
部２２のＮチャンネルＭＯＳ１６のゲートに接続されて
いる。また、この出力端子ＶＯＵＴ２５とグランドとの
間には上記平滑用キャパシタ２４が設けられている。
（説明の便宜上、以下、出力端子ＶＯＵＴ２２と称す）
からの出力は、上記ＰチャンネルＭＯＳ２３のソースに
印加される。このＰチャンネルＭＯＳ２３のドレインは
出力端子ＶＯＵＴ２５として外部へ引き出されている。
上記ＰチャンネルＭＯＳ２３のゲートは、上記第２昇圧
部２２のＮチャンネルＭＯＳ１６のゲートに接続されて
いる。また、この出力端子ＶＯＵＴ２５とグランドとの
間には上記平滑用キャパシタ２４が設けられている。
【００３６】上記構成を有する３倍昇圧の昇圧回路の動
作を以下に簡単に説明する。なお、昇圧回路２０内の動
作は既に説明済みであるので省略し、該昇圧回路２０の
出力（＝２ＶＥＥ）が第２昇圧部２２に印加されてから
以降の動作について以下に説明する。
作を以下に簡単に説明する。なお、昇圧回路２０内の動
作は既に説明済みであるので省略し、該昇圧回路２０の
出力（＝２ＶＥＥ）が第２昇圧部２２に印加されてから
以降の動作について以下に説明する。
【００３７】共にローレベルの入力信号ＩＮ１及びＩＮ
２がそれぞれ上記インバータ回路１１及び１３に印加さ
れると、上記の第２昇圧部２２において、上記Ｎチャン
ネルＭＯＳ１５及び上記ＰチャンネルＭＯＳ１６のゲー
トにはそれぞれハイレベルの信号が印加される一方、上
記ＰチャンネルＭＯＳ１４のゲートにはローレベルの信
号が印加される。
２がそれぞれ上記インバータ回路１１及び１３に印加さ
れると、上記の第２昇圧部２２において、上記Ｎチャン
ネルＭＯＳ１５及び上記ＰチャンネルＭＯＳ１６のゲー
トにはそれぞれハイレベルの信号が印加される一方、上
記ＰチャンネルＭＯＳ１４のゲートにはローレベルの信
号が印加される。
【００３８】これにより、上記の第２昇圧部２２におい
て、上記ＰチャンネルＭＯＳ１６はオフする一方、上記
ＰチャンネルＭＯＳ１４及び上記ＮチャンネルＭＯＳ１
５はオンする。この結果、電源電圧ＶＥＥから上記昇圧
用キャパシタＣに対して充電が行われ、昇圧用キャパシ
タＣの両端は略電源電圧ＶＥＥとなる。
て、上記ＰチャンネルＭＯＳ１６はオフする一方、上記
ＰチャンネルＭＯＳ１４及び上記ＮチャンネルＭＯＳ１
５はオンする。この結果、電源電圧ＶＥＥから上記昇圧
用キャパシタＣに対して充電が行われ、昇圧用キャパシ
タＣの両端は略電源電圧ＶＥＥとなる。
【００３９】それから、入力信号ＩＮ１及びＩＮ２がロ
ーレベルから変化してハイレベルになると、上記の第２
昇圧部２２において、上記ＮチャンネルＭＯＳ１５およ
び上記ＰチャンネルＭＯＳ１６のゲートにはそれぞれロ
ーレベルの信号が印加される一方、上記ＰチャンネルＭ
ＯＳ１４のゲートにはハイレベルの信号が印加される。
これにより、上記ＰチャンネルＭＯＳ１６はオンする一
方、上記ＰチャンネルＭＯＳ１４及び上記Ｎチャンネル
ＭＯＳ１５はオフするので、上記昇圧用キャパシタＣの
電極ＣＡＰ- には出力端子ＶＯＵＴ２１の電圧が印加さ
れる。この結果、電極ＣＡＰ- は、グランドレベルから
２ＶＥＥの電圧レベルへ引き上げられることになる。し
たがって、出力端子ＶＯＵＴ２５の電圧は、上記充電さ
れた電源電圧ＶＥＥと、上記ＰチャンネルＭＯＳ１６の
オンに伴う上記電極ＣＡＰ- の電圧２ＶＥＥへの引き上
げ分と、が加算されて３ＶＥＥの電圧となる。このよう
にして、電源電圧の３倍の電圧が上記昇圧回路から出力
される。
ーレベルから変化してハイレベルになると、上記の第２
昇圧部２２において、上記ＮチャンネルＭＯＳ１５およ
び上記ＰチャンネルＭＯＳ１６のゲートにはそれぞれロ
ーレベルの信号が印加される一方、上記ＰチャンネルＭ
ＯＳ１４のゲートにはハイレベルの信号が印加される。
これにより、上記ＰチャンネルＭＯＳ１６はオンする一
方、上記ＰチャンネルＭＯＳ１４及び上記Ｎチャンネル
ＭＯＳ１５はオフするので、上記昇圧用キャパシタＣの
電極ＣＡＰ- には出力端子ＶＯＵＴ２１の電圧が印加さ
れる。この結果、電極ＣＡＰ- は、グランドレベルから
２ＶＥＥの電圧レベルへ引き上げられることになる。し
たがって、出力端子ＶＯＵＴ２５の電圧は、上記充電さ
れた電源電圧ＶＥＥと、上記ＰチャンネルＭＯＳ１６の
オンに伴う上記電極ＣＡＰ- の電圧２ＶＥＥへの引き上
げ分と、が加算されて３ＶＥＥの電圧となる。このよう
にして、電源電圧の３倍の電圧が上記昇圧回路から出力
される。
【００４０】なお、上記第１及び第２昇圧部２１及び２
２において、昇圧用キャパシタＣ、及び平滑用キャパシ
タ２４は外付けされる。
２において、昇圧用キャパシタＣ、及び平滑用キャパシ
タ２４は外付けされる。
【００４１】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、次のような問題点を有している。
来技術においては、次のような問題点を有している。
【００４２】すなわち、図６、及び図７に示した従来の
スイッチトキャパシタ型昇圧回路は、一つの昇圧回路で
電源回路の１倍から２倍の間の中間電圧、及び電源電圧
の２倍の昇圧レベルをそれぞれ発生させることは可能で
あるが、一つの昇圧回路で複数の昇圧レベルを発生させ
ることはできない。
スイッチトキャパシタ型昇圧回路は、一つの昇圧回路で
電源回路の１倍から２倍の間の中間電圧、及び電源電圧
の２倍の昇圧レベルをそれぞれ発生させることは可能で
あるが、一つの昇圧回路で複数の昇圧レベルを発生させ
ることはできない。
【００４３】例えば、液晶駆動装置の液晶駆動用ドライ
バにおいては、一般の汎用ＬＳＩの電源電圧に比べて多
電源で比較的高い電圧値が必要とされる。また、当然、
各メーカのシステム構成等によっては必要な電圧値が異
なり、従来は、必要に応じてその都度、ユーザの電源仕
様に応じて液晶駆動用ドライバを開発する必要があっ
た。そのため、汎用性に乏しく、ユーザに非常な不便を
強いていた。
バにおいては、一般の汎用ＬＳＩの電源電圧に比べて多
電源で比較的高い電圧値が必要とされる。また、当然、
各メーカのシステム構成等によっては必要な電圧値が異
なり、従来は、必要に応じてその都度、ユーザの電源仕
様に応じて液晶駆動用ドライバを開発する必要があっ
た。そのため、汎用性に乏しく、ユーザに非常な不便を
強いていた。
【００４４】また、図９に示す従来の昇圧回路において
は、配線の変更等を行えば、電源電圧の２倍または３倍
の昇圧レベルを切り替えて出力として取り出すことは可
能であるが、その場合、回路配線、昇圧用キャパシタＣ
の接続等を変更しなければならないという問題点を有し
ている。
は、配線の変更等を行えば、電源電圧の２倍または３倍
の昇圧レベルを切り替えて出力として取り出すことは可
能であるが、その場合、回路配線、昇圧用キャパシタＣ
の接続等を変更しなければならないという問題点を有し
ている。
【００４５】本発明は、上記従来の問題点に鑑みなされ
たものであって、その目的は、外付けの回路接続等を変
更することなく、一つの昇圧装置で複数の昇圧レベルを
実現することにある。
たものであって、その目的は、外付けの回路接続等を変
更することなく、一つの昇圧装置で複数の昇圧レベルを
実現することにある。
【００４６】
【課題を解決するための手段】請求項１に係る発明の昇
圧装置は、上記課題を解決するために、電源電圧を昇圧
する昇圧装置において、以下の措置を講じたことを特徴
としている。
圧装置は、上記課題を解決するために、電源電圧を昇圧
する昇圧装置において、以下の措置を講じたことを特徴
としている。
【００４７】即ち、上記昇圧装置は、複数の出力端子を
備え、電源電圧を昇圧する昇圧装置であって、ｎを２以
上の整数とし、上記電源電圧を最高ｎ倍まで昇圧するこ
とを示す昇圧レベルを設定する昇圧レベル設定回路と、
それぞれ所定の周期を有し互いに所定の位相差で変化す
る複数の昇圧パルス信号を出力する昇圧パルス信号発生
回路と、設定された昇圧レベルに応じて変化する昇圧制
御信号を上記昇圧パルス信号に同期して出力する昇圧制
御回路と、上記昇圧制御信号に基づいて、ｎ倍までの各
整数倍に段階的に上記電源電圧を昇圧することを繰り返
し行うと共に、上記電源電圧及び各段階の昇圧レベルの
それぞれを、該電源電圧又は各段階の昇圧レベルに対応
した各出力端子から、上記各昇圧パルス信号の周期毎に
出力する昇圧レベル出力回路とを備え、上記昇圧レベル
設定回路はレジスタ回路であり、上記昇圧制御回路は、
上記レジスタ回路のレジスタ値をデコードして設定され
た昇圧レベルを特定する設定レベル特定回路と、上記設
定レベル特定回路の出力に基づいて、上記昇圧制御信号
を出力する昇圧制御信号生成回路とを備えたことを特徴
としている。
備え、電源電圧を昇圧する昇圧装置であって、ｎを２以
上の整数とし、上記電源電圧を最高ｎ倍まで昇圧するこ
とを示す昇圧レベルを設定する昇圧レベル設定回路と、
それぞれ所定の周期を有し互いに所定の位相差で変化す
る複数の昇圧パルス信号を出力する昇圧パルス信号発生
回路と、設定された昇圧レベルに応じて変化する昇圧制
御信号を上記昇圧パルス信号に同期して出力する昇圧制
御回路と、上記昇圧制御信号に基づいて、ｎ倍までの各
整数倍に段階的に上記電源電圧を昇圧することを繰り返
し行うと共に、上記電源電圧及び各段階の昇圧レベルの
それぞれを、該電源電圧又は各段階の昇圧レベルに対応
した各出力端子から、上記各昇圧パルス信号の周期毎に
出力する昇圧レベル出力回路とを備え、上記昇圧レベル
設定回路はレジスタ回路であり、上記昇圧制御回路は、
上記レジスタ回路のレジスタ値をデコードして設定され
た昇圧レベルを特定する設定レベル特定回路と、上記設
定レベル特定回路の出力に基づいて、上記昇圧制御信号
を出力する昇圧制御信号生成回路とを備えたことを特徴
としている。
【００４８】上記の発明によれば、次のようにして電源
電圧が所望の昇圧レベルまで段階的に昇圧されて出力さ
れる。
電圧が所望の昇圧レベルまで段階的に昇圧されて出力さ
れる。
【００４９】即ち、所望の昇圧レベルが昇圧レベル設定
回路を介して設定される。昇圧パルス発生回路からは、
複数の昇圧パルスが生成されて昇圧制御回路へそれぞれ
出力される。これらの昇圧パルス信号は、それぞれ所定
の周期を有し、互いに所定の位相差で変化する。
回路を介して設定される。昇圧パルス発生回路からは、
複数の昇圧パルスが生成されて昇圧制御回路へそれぞれ
出力される。これらの昇圧パルス信号は、それぞれ所定
の周期を有し、互いに所定の位相差で変化する。
【００５０】昇圧制御回路は、昇圧レベル設定回路を介
して設定された昇圧レベルに応じて変化する昇圧制御信
号を上記昇圧パルス信号に同期して生成し、昇圧レベル
出力回路へ出力する。この昇圧制御信号を受領すると、
昇圧レベル出力回路は、これに基づいて、設定された昇
圧レベルまで上記電源電圧を段階的に昇圧し、このよう
に段階的に昇圧した各昇圧レベルを出力する。この際、
昇圧制御信号は昇圧パルス信号に同期しているので、各
昇圧は上記昇圧パルス信号に同期して行われることにな
る。
して設定された昇圧レベルに応じて変化する昇圧制御信
号を上記昇圧パルス信号に同期して生成し、昇圧レベル
出力回路へ出力する。この昇圧制御信号を受領すると、
昇圧レベル出力回路は、これに基づいて、設定された昇
圧レベルまで上記電源電圧を段階的に昇圧し、このよう
に段階的に昇圧した各昇圧レベルを出力する。この際、
昇圧制御信号は昇圧パルス信号に同期しているので、各
昇圧は上記昇圧パルス信号に同期して行われることにな
る。
【００５１】以上のように、昇圧レベル設定回路を介し
て昇圧レベルを設定するだけで、各昇圧パルスに同期し
て各昇圧動作が繰り返し行われ、電源電圧が設定された
昇圧レベルまで段階的に昇圧されてそれぞれ出力され
る。したがって、ユーザの要望仕様に応じてその都度設
計し直すことが不要となり、どのようなシステムにも組
み込みが可能となり、システムの共通化を容易に実現で
きる。しかも、設定した昇圧レベル毎に、外付けの回路
要素を変更することや回路配線を変更すること等が不要
となるので、量産性に優れた昇圧装置を確実に提供でき
る。
て昇圧レベルを設定するだけで、各昇圧パルスに同期し
て各昇圧動作が繰り返し行われ、電源電圧が設定された
昇圧レベルまで段階的に昇圧されてそれぞれ出力され
る。したがって、ユーザの要望仕様に応じてその都度設
計し直すことが不要となり、どのようなシステムにも組
み込みが可能となり、システムの共通化を容易に実現で
きる。しかも、設定した昇圧レベル毎に、外付けの回路
要素を変更することや回路配線を変更すること等が不要
となるので、量産性に優れた昇圧装置を確実に提供でき
る。
【００５２】また、上記の発明によれば、上記作用に加
えて、上記昇圧レベル設定回路はレジスタ回路であるの
で、外部機器等を介してコマンドにより該レジスタ回路
に対して昇圧レベルを設定できる。これにより、よりシ
ステマティックな昇圧装置を実現できる。
えて、上記昇圧レベル設定回路はレジスタ回路であるの
で、外部機器等を介してコマンドにより該レジスタ回路
に対して昇圧レベルを設定できる。これにより、よりシ
ステマティックな昇圧装置を実現できる。
【００５３】レジスタ回路のレジスタ値は、設定レベル
特定回路によってデコードされ、設定された昇圧レベル
が特定される。上記設定レベル特定回路の出力に基づい
て、上記昇圧制御信号が昇圧制御信号生成回路によって
出力される。
特定回路によってデコードされ、設定された昇圧レベル
が特定される。上記設定レベル特定回路の出力に基づい
て、上記昇圧制御信号が昇圧制御信号生成回路によって
出力される。
【００５４】請求項２に係る発明の昇圧装置は、上記課
題を解決するために、請求項１に記載の昇圧装置におい
て、上記昇圧レベル出力回路は、第１及び第２電極を有
する電荷供給用キャパシタと、上記電源電圧と上記第１
電極との間に接続された第１スイッチ回路と、上記第２
電極とグランドとの間に接続された第２スイッチ回路
と、上記電源電圧と上記第２電極との間に接続された第
３スイッチ回路と、それぞれ上記第１電極に接続され、
それぞれの閉状態時に、該第１電極の電位を出力する複
数のスイッチ回路からなる出力スイッチ群と、上記の出
力スイッチ群の各スイッチ回路に対応して設けられ、各
閉状態時に、上記の出力スイッチ群の対応するスイッチ
回路からの電位を上記第２電極に印加して該第２電極の
電位を引き上げる複数のスイッチからなる電位引上スイ
ッチ群と、閉状態時に上記第１電極の電位を対応する段
階の昇圧レベルとして出力する第４スイッチ回路とを備
えたことを特徴としている。
題を解決するために、請求項１に記載の昇圧装置におい
て、上記昇圧レベル出力回路は、第１及び第２電極を有
する電荷供給用キャパシタと、上記電源電圧と上記第１
電極との間に接続された第１スイッチ回路と、上記第２
電極とグランドとの間に接続された第２スイッチ回路
と、上記電源電圧と上記第２電極との間に接続された第
３スイッチ回路と、それぞれ上記第１電極に接続され、
それぞれの閉状態時に、該第１電極の電位を出力する複
数のスイッチ回路からなる出力スイッチ群と、上記の出
力スイッチ群の各スイッチ回路に対応して設けられ、各
閉状態時に、上記の出力スイッチ群の対応するスイッチ
回路からの電位を上記第２電極に印加して該第２電極の
電位を引き上げる複数のスイッチからなる電位引上スイ
ッチ群と、閉状態時に上記第１電極の電位を対応する段
階の昇圧レベルとして出力する第４スイッチ回路とを備
えたことを特徴としている。
【００５５】上記発明によれば、請求項１に記載の昇圧
装置の作用に加えて、第１スイッチ回路と第２スイッチ
回路とが共に閉状態になると、電源電圧、電荷供給用キ
ャパシタ、およびグランドで閉回路が形成されるので、
該電荷供給用キャパシタは電源電圧によって充電される
ことになる。
装置の作用に加えて、第１スイッチ回路と第２スイッチ
回路とが共に閉状態になると、電源電圧、電荷供給用キ
ャパシタ、およびグランドで閉回路が形成されるので、
該電荷供給用キャパシタは電源電圧によって充電される
ことになる。
【００５６】第２スイッチ回路が閉状態になると、上記
電荷供給用キャパシタの第２電極に電源電圧が印加され
る。これにより、該第２電極の電位が電源電圧の電位に
引き上げられるので、電荷供給用キャパシタの第１電極
の電位は電源電圧の電位の２倍に昇圧されることにな
る。
電荷供給用キャパシタの第２電極に電源電圧が印加され
る。これにより、該第２電極の電位が電源電圧の電位に
引き上げられるので、電荷供給用キャパシタの第１電極
の電位は電源電圧の電位の２倍に昇圧されることにな
る。
【００５７】同様に、出力スイッチ群の各スイッチ回路
は、第１電極に接続されているので、該スイッチ回路が
閉状態時に、該各スイッチ回路を介して第１電極の各電
位（第１電極−グランド間の電位差）を出力することに
なる。
は、第１電極に接続されているので、該スイッチ回路が
閉状態時に、該各スイッチ回路を介して第１電極の各電
位（第１電極−グランド間の電位差）を出力することに
なる。
【００５８】電位引上スイッチ群のスイッチ回路は、上
記の出力スイッチ群の各スイッチ回路に対応して設けら
れており、各閉状態時（各段階毎に）に、上記の出力ス
イッチ群の対応するスイッチ回路からの電位が、上記第
２電極に印加される。これにより、第２電極の電位が閉
状態にあるスイッチ回路に応じて引き上げられる。
記の出力スイッチ群の各スイッチ回路に対応して設けら
れており、各閉状態時（各段階毎に）に、上記の出力ス
イッチ群の対応するスイッチ回路からの電位が、上記第
２電極に印加される。これにより、第２電極の電位が閉
状態にあるスイッチ回路に応じて引き上げられる。
【００５９】以上のように、第２電極の電位が電位引上
スイッチ群において閉状態にあるスイッチ回路に応じて
引き上げられることによって、第１電極の電位がその分
だけ昇圧され、第１電極の電位が設定された昇圧レベル
として第４スイッチ回路を介して出力される。
スイッチ群において閉状態にあるスイッチ回路に応じて
引き上げられることによって、第１電極の電位がその分
だけ昇圧され、第１電極の電位が設定された昇圧レベル
として第４スイッチ回路を介して出力される。
【００６０】請求項３に係る発明の昇圧装置は、上記課
題を解決するために、請求項２に記載の昇圧装置におい
て、上記昇圧パルス信号発生回路は、第１昇圧パルス信
号から第ｎ昇圧パルス信号までのｎ個の昇圧パルス信号
を出力し、上記昇圧レベル出力回路は、第１昇圧パルス
信号に同期して上記の第１及び第２スイッチ回路を閉状
態に制御し、上記電荷供給用キャパシタを電源電圧に充
電し、第２昇圧パルス信号に同期して上記の第３スイッ
チ回路を閉状態に制御し、上記第２電極に電源電圧の電
位を印加して上記第１電極の電位を電源電圧の２倍の電
位に昇圧させ、以降同様に第ｎ昇圧パルス信号に同期し
て上記の出力スイッチ群および上記の電位引上スイッチ
群の開閉状態を制御し、上記第２電極に電源電圧の（ｎ
−１）倍の電位を印加して上記第１電極の電位を電源電
圧のｎ倍の電位に昇圧させることを特徴としている。
題を解決するために、請求項２に記載の昇圧装置におい
て、上記昇圧パルス信号発生回路は、第１昇圧パルス信
号から第ｎ昇圧パルス信号までのｎ個の昇圧パルス信号
を出力し、上記昇圧レベル出力回路は、第１昇圧パルス
信号に同期して上記の第１及び第２スイッチ回路を閉状
態に制御し、上記電荷供給用キャパシタを電源電圧に充
電し、第２昇圧パルス信号に同期して上記の第３スイッ
チ回路を閉状態に制御し、上記第２電極に電源電圧の電
位を印加して上記第１電極の電位を電源電圧の２倍の電
位に昇圧させ、以降同様に第ｎ昇圧パルス信号に同期し
て上記の出力スイッチ群および上記の電位引上スイッチ
群の開閉状態を制御し、上記第２電極に電源電圧の（ｎ
−１）倍の電位を印加して上記第１電極の電位を電源電
圧のｎ倍の電位に昇圧させることを特徴としている。
【００６１】上記発明によれば、請求項２に記載の昇圧
装置による作用に加えて、電源電圧を最高ｎ倍まで昇圧
する場合、上記昇圧パルス信号発生回路は、第１昇圧パ
ルス信号から第ｎ昇圧パルス信号までのｎ個の昇圧パル
ス信号を周期的に出力し、上記昇圧レベル出力回路は、
以下のように制御される。
装置による作用に加えて、電源電圧を最高ｎ倍まで昇圧
する場合、上記昇圧パルス信号発生回路は、第１昇圧パ
ルス信号から第ｎ昇圧パルス信号までのｎ個の昇圧パル
ス信号を周期的に出力し、上記昇圧レベル出力回路は、
以下のように制御される。
【００６２】即ち、第１昇圧パルス信号に同期して上記
の第１及び第２スイッチ回路は閉状態に制御される。こ
れにより、上記電荷供給用キャパシタは電源電圧に充電
されることになる。そして、第２昇圧パルス信号に同期
して第３スイッチ回路は、閉状態に制御される。この結
果、上記第２電極に電源電圧の電位が印加されるので、
第１電極の電位は電源電圧の２倍の電位に昇圧される。
の第１及び第２スイッチ回路は閉状態に制御される。こ
れにより、上記電荷供給用キャパシタは電源電圧に充電
されることになる。そして、第２昇圧パルス信号に同期
して第３スイッチ回路は、閉状態に制御される。この結
果、上記第２電極に電源電圧の電位が印加されるので、
第１電極の電位は電源電圧の２倍の電位に昇圧される。
【００６３】以降同様に第ｎ昇圧パルス信号に同期して
上記の出力スイッチ群および上記の電位引上スイッチ群
のスイッチ回路の開閉状態が制御され、上記第２電極に
電源電圧の（ｎ−１）倍の電位が印加される。この結
果、第１電極の電位は段階的に昇圧され、最後に電源電
圧のｎ倍の電位まで昇圧される。このように昇圧された
各段階の昇圧レベルは、上記昇圧パルス信号に同期して
出力された上記昇圧制御信号に基づいて上記第４スイッ
チ回路から出力される。
上記の出力スイッチ群および上記の電位引上スイッチ群
のスイッチ回路の開閉状態が制御され、上記第２電極に
電源電圧の（ｎ−１）倍の電位が印加される。この結
果、第１電極の電位は段階的に昇圧され、最後に電源電
圧のｎ倍の電位まで昇圧される。このように昇圧された
各段階の昇圧レベルは、上記昇圧パルス信号に同期して
出力された上記昇圧制御信号に基づいて上記第４スイッ
チ回路から出力される。
【００６４】請求項４に係る発明の昇圧装置は、上記課
題を解決するために、請求項１に記載の昇圧装置におい
て、上記出力端子のうち少なくとも１つは、複数の昇圧
レベルを出力し、上記複数の昇圧レベルはそれぞれ、各
昇圧レベルに対応する昇圧パルス信号の周期毎に出力さ
れることを特徴としている。
題を解決するために、請求項１に記載の昇圧装置におい
て、上記出力端子のうち少なくとも１つは、複数の昇圧
レベルを出力し、上記複数の昇圧レベルはそれぞれ、各
昇圧レベルに対応する昇圧パルス信号の周期毎に出力さ
れることを特徴としている。
【００６５】上記発明によれば、請求項１に記載の昇圧
装置による作用に加えて、１つの出力端子から、電源電
圧の整数倍の複数の昇圧レベルを取り出すことができ
る。
装置による作用に加えて、１つの出力端子から、電源電
圧の整数倍の複数の昇圧レベルを取り出すことができ
る。
【００６６】
【発明の実施の形態】本発明の実施の一形態について図
１乃至図５に基づいて説明すれば、以下のとおりであ
る。
１乃至図５に基づいて説明すれば、以下のとおりであ
る。
【００６７】図１は、本実施の形態に係る昇圧装置の構
成を示すブロック図である。この昇圧装置は、図１に示
すように、昇圧レベル設定レジスタ回路５０、条件デコ
ーダ回路６０、昇圧パルス選択回路８０、昇圧レベル出
力回路１００、及び昇圧パルス発生回路１１０から構成
されている。本実施の形態に係る昇圧装置は、説明の便
宜上、最高４倍まで昇圧できる場合について説明する
が、本発明はこれに限定されるものではなく、５倍以上
に昇圧できるものも含む。
成を示すブロック図である。この昇圧装置は、図１に示
すように、昇圧レベル設定レジスタ回路５０、条件デコ
ーダ回路６０、昇圧パルス選択回路８０、昇圧レベル出
力回路１００、及び昇圧パルス発生回路１１０から構成
されている。本実施の形態に係る昇圧装置は、説明の便
宜上、最高４倍まで昇圧できる場合について説明する
が、本発明はこれに限定されるものではなく、５倍以上
に昇圧できるものも含む。
【００６８】上記昇圧レベル設定レジスタ回路５０は、
ラッチ回路等（図示しない。）によって構成されてお
り、所望の昇圧レベルが設定できるようになっている。
例えば、昇圧レベルの設定は、外部入力機器等を介して
コマンドにより行われる。ここで、説明する昇圧装置
は、最高４倍まで昇圧できるので、２ビットの情報を設
定できるレジスタ回路であればよい。最高何倍まで昇圧
できるかによって、レジスタ回路のビット数は適宜決定
される。
ラッチ回路等（図示しない。）によって構成されてお
り、所望の昇圧レベルが設定できるようになっている。
例えば、昇圧レベルの設定は、外部入力機器等を介して
コマンドにより行われる。ここで、説明する昇圧装置
は、最高４倍まで昇圧できるので、２ビットの情報を設
定できるレジスタ回路であればよい。最高何倍まで昇圧
できるかによって、レジスタ回路のビット数は適宜決定
される。
【００６９】上記条件デコーダ回路６０には、上記昇圧
レベル設定レジスタ回路５０からレジスタ値が２ビット
（ＢＳ０及びＢＳ１の２ビット）で転送される。この条
件デコーダ回路６０は、図２に示すように、インバータ
回路６１乃至６４、ＮＡＮＤ回路６５乃至６８、及びイ
ンバータ回路６９乃至７２から構成されている。
レベル設定レジスタ回路５０からレジスタ値が２ビット
（ＢＳ０及びＢＳ１の２ビット）で転送される。この条
件デコーダ回路６０は、図２に示すように、インバータ
回路６１乃至６４、ＮＡＮＤ回路６５乃至６８、及びイ
ンバータ回路６９乃至７２から構成されている。
【００７０】上記レジスタ値ＢＳ０及びＢＳ１は、上記
インバータ回路６１及び６２にそれぞれ入力される。イ
ンバータ回路６１とインバータ回路６３とはカスケード
に接続されている。インバータ回路６２とインバータ回
路６４とはカスケードに接続されている。
インバータ回路６１及び６２にそれぞれ入力される。イ
ンバータ回路６１とインバータ回路６３とはカスケード
に接続されている。インバータ回路６２とインバータ回
路６４とはカスケードに接続されている。
【００７１】上記インバータ回路６１の出力は、上記Ｎ
ＡＮＤ回路６５の一方の入力へ印加される。このＮＡＮ
Ｄ回路６５の他方の入力には上記インバータ回路６２の
出力が印加される。上記ＮＡＮＤ回路６６には、上記イ
ンバータ回路６３の出力と上記インバータ回路６２の出
力とが入力される。上記ＮＡＮＤ回路６７には、上記イ
ンバータ回路６１の出力と上記インバータ回路６４の出
力とが入力される。上記ＮＡＮＤ回路６８には、上記イ
ンバータ回路６３の出力と上記インバータ回路６４の出
力とが入力される。
ＡＮＤ回路６５の一方の入力へ印加される。このＮＡＮ
Ｄ回路６５の他方の入力には上記インバータ回路６２の
出力が印加される。上記ＮＡＮＤ回路６６には、上記イ
ンバータ回路６３の出力と上記インバータ回路６２の出
力とが入力される。上記ＮＡＮＤ回路６７には、上記イ
ンバータ回路６１の出力と上記インバータ回路６４の出
力とが入力される。上記ＮＡＮＤ回路６８には、上記イ
ンバータ回路６３の出力と上記インバータ回路６４の出
力とが入力される。
【００７２】上記ＮＡＮＤ回路６５の出力は、上記イン
バータ回路６９に入力される。上記ＮＡＮＤ回路６６の
出力は、上記インバータ回路７０に入力される。上記Ｎ
ＡＮＤ回路６７の出力は、上記インバータ回路７１に入
力される。上記ＮＡＮＤ回路６８の出力は、上記インバ
ータ回路７２に入力される。
バータ回路６９に入力される。上記ＮＡＮＤ回路６６の
出力は、上記インバータ回路７０に入力される。上記Ｎ
ＡＮＤ回路６７の出力は、上記インバータ回路７１に入
力される。上記ＮＡＮＤ回路６８の出力は、上記インバ
ータ回路７２に入力される。
【００７３】上記インバータ回路６９の出力は、上記昇
圧パルス選択回路８０の入力端子ＦＯＵＲへ送られる。
上記インバータ回路７０の入力は上記昇圧パルス選択回
路８０の入力端子ＴＨＲＥＥＢへ送られ、上記インバー
タ回路７０の出力は、上記昇圧パルス選択回路８０の入
力端子ＴＨＲＥＥへ送られる。上記インバータ回路７１
の入力は上記昇圧パルス選択回路８０の入力端子ＴＷＯ
Ｂへ送られ、上記インバータ回路７１の出力は、上記昇
圧パルス選択回路８０の入力端子ＴＷＯへ送られる。上
記インバータ回路７２の入力は上記昇圧パルス選択回路
８０の入力端子ＯＮＥＢへ送られ、上記インバータ回路
７２の出力は、上記昇圧パルス選択回路８０の入力端子
ＯＮＥへ送られる。
圧パルス選択回路８０の入力端子ＦＯＵＲへ送られる。
上記インバータ回路７０の入力は上記昇圧パルス選択回
路８０の入力端子ＴＨＲＥＥＢへ送られ、上記インバー
タ回路７０の出力は、上記昇圧パルス選択回路８０の入
力端子ＴＨＲＥＥへ送られる。上記インバータ回路７１
の入力は上記昇圧パルス選択回路８０の入力端子ＴＷＯ
Ｂへ送られ、上記インバータ回路７１の出力は、上記昇
圧パルス選択回路８０の入力端子ＴＷＯへ送られる。上
記インバータ回路７２の入力は上記昇圧パルス選択回路
８０の入力端子ＯＮＥＢへ送られ、上記インバータ回路
７２の出力は、上記昇圧パルス選択回路８０の入力端子
ＯＮＥへ送られる。
【００７４】本実施の形態に係る昇圧装置においては、
レジスタ値ＢＳ１及びＢＳ０が（ＢＳ１，ＢＳ０）＝
（０，０）のように設定された場合に電源電圧は４倍に
昇圧される。レジスタ値ＢＳ１及びＢＳ０が（ＢＳ１，
ＢＳ０）＝（０，１）のように設定された場合に電源電
圧は３倍に昇圧される。レジスタ値ＢＳ１及びＢＳ０が
（ＢＳ１，ＢＳ０）＝（１，０）のように設定された場
合に電源電圧は２倍に昇圧される。レジスタ値ＢＳ１及
びＢＳ０が（ＢＳ１，ＢＳ０）＝（１，１）のように設
定された場合に電源電圧は昇圧されずにそのまま出力さ
れる。
レジスタ値ＢＳ１及びＢＳ０が（ＢＳ１，ＢＳ０）＝
（０，０）のように設定された場合に電源電圧は４倍に
昇圧される。レジスタ値ＢＳ１及びＢＳ０が（ＢＳ１，
ＢＳ０）＝（０，１）のように設定された場合に電源電
圧は３倍に昇圧される。レジスタ値ＢＳ１及びＢＳ０が
（ＢＳ１，ＢＳ０）＝（１，０）のように設定された場
合に電源電圧は２倍に昇圧される。レジスタ値ＢＳ１及
びＢＳ０が（ＢＳ１，ＢＳ０）＝（１，１）のように設
定された場合に電源電圧は昇圧されずにそのまま出力さ
れる。
【００７５】上記条件デコーダ回路６０において、レジ
スタ値ＢＳ１及びＢＳ０の組み合わせによって、上記の
ように昇圧レベルが決まることを図２を参照しながら以
下に説明する。
スタ値ＢＳ１及びＢＳ０の組み合わせによって、上記の
ように昇圧レベルが決まることを図２を参照しながら以
下に説明する。
【００７６】図２において、レジスタ値ＢＳ１及びＢＳ
０が（ＢＳ１，ＢＳ０）＝（０，０）のように設定され
ると、ＮＡＮＤ回路６５の２つの入力は何れもハイレベ
ルになり、該ＮＡＮＤ回路６５の出力はローレベルにな
る。したがって、インバータ回路６９の出力はハイレベ
ルになる。一方、ＮＡＮＤ回路６６乃至６８の入力のう
ち一つはローレベルになるので、該ＮＡＮＤ回路６６乃
至６８の出力は何れもハイレベルになる。したがって、
インバータ回路７０乃至７２の出力はローレベルにな
る。つまり、上記昇圧パルス選択回路８０の入力端子Ｆ
ＯＵＲに対してのみハイレベルの信号が送られる一方、
他の入力端子に対してはローレベルの信号が送られるの
で、上記昇圧パルス選択回路８０は昇圧レベルが電源電
圧の４倍に設定されたことを認識する。
０が（ＢＳ１，ＢＳ０）＝（０，０）のように設定され
ると、ＮＡＮＤ回路６５の２つの入力は何れもハイレベ
ルになり、該ＮＡＮＤ回路６５の出力はローレベルにな
る。したがって、インバータ回路６９の出力はハイレベ
ルになる。一方、ＮＡＮＤ回路６６乃至６８の入力のう
ち一つはローレベルになるので、該ＮＡＮＤ回路６６乃
至６８の出力は何れもハイレベルになる。したがって、
インバータ回路７０乃至７２の出力はローレベルにな
る。つまり、上記昇圧パルス選択回路８０の入力端子Ｆ
ＯＵＲに対してのみハイレベルの信号が送られる一方、
他の入力端子に対してはローレベルの信号が送られるの
で、上記昇圧パルス選択回路８０は昇圧レベルが電源電
圧の４倍に設定されたことを認識する。
【００７７】レジスタ値ＢＳ１及びＢＳ０が（ＢＳ１，
ＢＳ０）＝（０，１）のように設定されると、ＮＡＮＤ
回路６６の２つの入力は何れもハイレベルになり、該Ｎ
ＡＮＤ回路６６の出力はローレベルになる。したがっ
て、インバータ回路７０の出力はハイレベルになる。一
方、ＮＡＮＤ回路６５、６７、及び６８の入力のうち一
つはローレベルになるので、該ＮＡＮＤ回路６５、６
７、及び６８の出力は何れもハイレベルになる。したが
って、インバータ回路６９、７１、及び７２の出力はロ
ーレベルになる。つまり、上記昇圧パルス選択回路８０
の入力端子ＴＨＲＥＥに対してのみハイレベルの信号が
送られる一方、他の入力端子に対してはローレベルの信
号が送られるので、上記昇圧パルス選択回路８０は昇圧
レベルが電源電圧の３倍に設定されたことを認識する。
ＢＳ０）＝（０，１）のように設定されると、ＮＡＮＤ
回路６６の２つの入力は何れもハイレベルになり、該Ｎ
ＡＮＤ回路６６の出力はローレベルになる。したがっ
て、インバータ回路７０の出力はハイレベルになる。一
方、ＮＡＮＤ回路６５、６７、及び６８の入力のうち一
つはローレベルになるので、該ＮＡＮＤ回路６５、６
７、及び６８の出力は何れもハイレベルになる。したが
って、インバータ回路６９、７１、及び７２の出力はロ
ーレベルになる。つまり、上記昇圧パルス選択回路８０
の入力端子ＴＨＲＥＥに対してのみハイレベルの信号が
送られる一方、他の入力端子に対してはローレベルの信
号が送られるので、上記昇圧パルス選択回路８０は昇圧
レベルが電源電圧の３倍に設定されたことを認識する。
【００７８】レジスタ値ＢＳ１及びＢＳ０が（ＢＳ１，
ＢＳ０）＝（１，０）のように設定されると、ＮＡＮＤ
回路６７の２つの入力は何れもハイレベルになり、該Ｎ
ＡＮＤ回路６７の出力はローレベルになる。したがっ
て、インバータ回路７１の出力はハイレベルになる。一
方、ＮＡＮＤ回路６５、６６、及び６８の入力のうち一
つはローレベルになるので、該ＮＡＮＤ回路６５、６
６、及び６８の出力は何れもハイレベルになる。したが
って、インバータ回路６９、７０、及び７２の出力はロ
ーレベルになる。つまり、上記昇圧パルス選択回路８０
の入力端子ＴＷＯに対してのみハイレベルの信号が送ら
れる一方、他の入力端子に対してはローレベルの信号が
送られるので、上記昇圧パルス選択回路８０は昇圧レベ
ルが電源電圧の２倍に設定されたことを認識する。
ＢＳ０）＝（１，０）のように設定されると、ＮＡＮＤ
回路６７の２つの入力は何れもハイレベルになり、該Ｎ
ＡＮＤ回路６７の出力はローレベルになる。したがっ
て、インバータ回路７１の出力はハイレベルになる。一
方、ＮＡＮＤ回路６５、６６、及び６８の入力のうち一
つはローレベルになるので、該ＮＡＮＤ回路６５、６
６、及び６８の出力は何れもハイレベルになる。したが
って、インバータ回路６９、７０、及び７２の出力はロ
ーレベルになる。つまり、上記昇圧パルス選択回路８０
の入力端子ＴＷＯに対してのみハイレベルの信号が送ら
れる一方、他の入力端子に対してはローレベルの信号が
送られるので、上記昇圧パルス選択回路８０は昇圧レベ
ルが電源電圧の２倍に設定されたことを認識する。
【００７９】レジスタ値ＢＳ１及びＢＳ０が（ＢＳ１，
ＢＳ０）＝（１，１）のように設定されると、ＮＡＮＤ
回路６８の２つの入力は何れもハイレベルになり、該Ｎ
ＡＮＤ回路６８の出力はローレベルになる。したがっ
て、インバータ回路７２の出力はハイレベルになる。一
方、ＮＡＮＤ回路６５乃至６７の入力のうち一つはロー
レベルになるので、該ＮＡＮＤ回路６５乃至６７の出力
は何れもハイレベルになる。したがって、インバータ回
路６９乃至７１の出力はローレベルになる。つまり、上
記昇圧パルス選択回路８０の入力端子ＯＮＥに対しての
みハイレベルの信号が送られる一方、他の入力端子に対
してはローレベルの信号が送られるので、上記昇圧パル
ス選択回路８０は昇圧レベルが電源電圧の１倍に設定さ
れたことを認識する。
ＢＳ０）＝（１，１）のように設定されると、ＮＡＮＤ
回路６８の２つの入力は何れもハイレベルになり、該Ｎ
ＡＮＤ回路６８の出力はローレベルになる。したがっ
て、インバータ回路７２の出力はハイレベルになる。一
方、ＮＡＮＤ回路６５乃至６７の入力のうち一つはロー
レベルになるので、該ＮＡＮＤ回路６５乃至６７の出力
は何れもハイレベルになる。したがって、インバータ回
路６９乃至７１の出力はローレベルになる。つまり、上
記昇圧パルス選択回路８０の入力端子ＯＮＥに対しての
みハイレベルの信号が送られる一方、他の入力端子に対
してはローレベルの信号が送られるので、上記昇圧パル
ス選択回路８０は昇圧レベルが電源電圧の１倍に設定さ
れたことを認識する。
【００８０】なお、上記入力端子ＴＨＲＥＥＢ、ＴＷＯ
Ｂ、及びＯＮＥＢは、それぞれ入力端子ＴＨＲＥＥ、Ｔ
ＷＯ、及びＯＮＥへ入力される信号の２値論理レベルを
反転したものが入力される。また、条件デコーダ回路６
０は図２の構成に限定されるものではなく、例えばデー
タセレクタやＲＯＭ（Read Only Memory）等で構成して
もよい。
Ｂ、及びＯＮＥＢは、それぞれ入力端子ＴＨＲＥＥ、Ｔ
ＷＯ、及びＯＮＥへ入力される信号の２値論理レベルを
反転したものが入力される。また、条件デコーダ回路６
０は図２の構成に限定されるものではなく、例えばデー
タセレクタやＲＯＭ（Read Only Memory）等で構成して
もよい。
【００８１】上記昇圧パルス選択回路８０の入力端子Ｆ
ＯＵＲ、ＴＨＲＥＥ、ＴＷＯ、及びＯＮＥには、上述の
ように、上記条件デコーダ回路６０のインバータ回路６
９乃至７２の出力がそれぞれ印加される。また、上記昇
圧パルス選択回路８０の入力端子ＴＨＲＥＥＢ、ＴＷＯ
Ｂ、及びＯＮＥＢには、上述のように、インバータ回路
７０乃至７２の入力（ＮＡＮＤ回路６６乃至６８の出
力）がそれぞれ印加される。上記昇圧パルス選択回路８
０の他の入力端子としては、入力端子ＣＫ１乃至ＣＫ４
があり、これらには、上記昇圧パルス発生回路１１０か
ら図５で示す昇圧パルス信号ＣＫ１乃至ＣＫ４が印加さ
れる。
ＯＵＲ、ＴＨＲＥＥ、ＴＷＯ、及びＯＮＥには、上述の
ように、上記条件デコーダ回路６０のインバータ回路６
９乃至７２の出力がそれぞれ印加される。また、上記昇
圧パルス選択回路８０の入力端子ＴＨＲＥＥＢ、ＴＷＯ
Ｂ、及びＯＮＥＢには、上述のように、インバータ回路
７０乃至７２の入力（ＮＡＮＤ回路６６乃至６８の出
力）がそれぞれ印加される。上記昇圧パルス選択回路８
０の他の入力端子としては、入力端子ＣＫ１乃至ＣＫ４
があり、これらには、上記昇圧パルス発生回路１１０か
ら図５で示す昇圧パルス信号ＣＫ１乃至ＣＫ４が印加さ
れる。
【００８２】図５は、これらの昇圧パルス信号ＣＫ１乃
至ＣＫ４が同一の周期を有し、互いに所定の位相差で変
化する例を示すが、本発明はこれに限定されるものでは
なく、各周期及び／又は位相差が互いに異なっていても
よく、後述する平滑用キャパシタＣ２０、Ｃ３０、及び
Ｃ４０の両端の電圧がそれぞれ所定の電圧（それぞれ２
ＶＥＥ、３ＶＥＥ、及び４ＶＥＥ）を安定して維持する
ように各周期および各位相を決定すればよい。なお、図
５で示す位相関係を有するパルス信号を発生する回路は
既に良く知られているので、上記昇圧パルス発生回路１
１０の具体的構成は示さない。
至ＣＫ４が同一の周期を有し、互いに所定の位相差で変
化する例を示すが、本発明はこれに限定されるものでは
なく、各周期及び／又は位相差が互いに異なっていても
よく、後述する平滑用キャパシタＣ２０、Ｃ３０、及び
Ｃ４０の両端の電圧がそれぞれ所定の電圧（それぞれ２
ＶＥＥ、３ＶＥＥ、及び４ＶＥＥ）を安定して維持する
ように各周期および各位相を決定すればよい。なお、図
５で示す位相関係を有するパルス信号を発生する回路は
既に良く知られているので、上記昇圧パルス発生回路１
１０の具体的構成は示さない。
【００８３】上記の昇圧パルス選択回路８０は、図３に
示すように、選択部８１乃至８４、昇圧制御信号発生部
８５乃至９０、３入力のＮＡＮＤ回路９１、インバータ
回路９２、４入力のＮＡＮＤ回路９３、およびインバー
タ回路９４から構成されている。
示すように、選択部８１乃至８４、昇圧制御信号発生部
８５乃至９０、３入力のＮＡＮＤ回路９１、インバータ
回路９２、４入力のＮＡＮＤ回路９３、およびインバー
タ回路９４から構成されている。
【００８４】上記選択部８１乃至８４は何れも同じ回路
構成を有しているので、ここでは、選択部８１について
のみ構成の詳細を説明し、選択部８２乃至８４について
の説明は省略する。また、上記昇圧制御信号発生部８５
乃至９０は何れも同じ回路構成を有しているので、ここ
では、昇圧制御信号発生部８５についてのみ構成の詳細
を説明し、昇圧制御信号発生部８６乃至９０についての
説明は省略する。
構成を有しているので、ここでは、選択部８１について
のみ構成の詳細を説明し、選択部８２乃至８４について
の説明は省略する。また、上記昇圧制御信号発生部８５
乃至９０は何れも同じ回路構成を有しているので、ここ
では、昇圧制御信号発生部８５についてのみ構成の詳細
を説明し、昇圧制御信号発生部８６乃至９０についての
説明は省略する。
【００８５】上記選択部８１は、４個の２入力のＡＮＤ
回路１３０乃至１３３と、これらＡＮＤ回路１３０乃至
１３３の出力に対してＮＯＲ演算を行う４入力のＮＯＲ
回路１３４と、このＮＯＲ回路１３４の出力を反転する
インバータ回路１３５とから構成されている。
回路１３０乃至１３３と、これらＡＮＤ回路１３０乃至
１３３の出力に対してＮＯＲ演算を行う４入力のＮＯＲ
回路１３４と、このＮＯＲ回路１３４の出力を反転する
インバータ回路１３５とから構成されている。
【００８６】上記選択部８１において、ＡＮＤ回路１３
０の入力には、入力端子ＣＫ１及び入力端子ＦＯＵＲが
接続されている。上記ＡＮＤ回路１３１の入力には、入
力端子ＣＫ１及び入力端子ＴＨＲＥＥが接続されてい
る。上記ＡＮＤ回路１３２の入力には、入力端子ＣＫ１
及び入力端子ＴＷＯが接続されている。上記ＡＮＤ回路
１３３の入力には、電源電圧ＶＥＥ及び入力端子ＯＮＥ
が接続されている。
０の入力には、入力端子ＣＫ１及び入力端子ＦＯＵＲが
接続されている。上記ＡＮＤ回路１３１の入力には、入
力端子ＣＫ１及び入力端子ＴＨＲＥＥが接続されてい
る。上記ＡＮＤ回路１３２の入力には、入力端子ＣＫ１
及び入力端子ＴＷＯが接続されている。上記ＡＮＤ回路
１３３の入力には、電源電圧ＶＥＥ及び入力端子ＯＮＥ
が接続されている。
【００８７】上記選択部８１内の上記インバータ回路１
３５の出力は、上記昇圧制御信号発生部８５内のインバ
ータ回路１３６に送られる。上記昇圧制御信号発生部８
５において、このインバータ回路１３６の出力は、イン
バータ回路１３７及び１３９を介して出力端子Ａ１へ送
られる。また、このインバータ回路１３６の出力は、イ
ンバータ回路１３８を介して出力端子Ａ０へ送られる。
３５の出力は、上記昇圧制御信号発生部８５内のインバ
ータ回路１３６に送られる。上記昇圧制御信号発生部８
５において、このインバータ回路１３６の出力は、イン
バータ回路１３７及び１３９を介して出力端子Ａ１へ送
られる。また、このインバータ回路１３６の出力は、イ
ンバータ回路１３８を介して出力端子Ａ０へ送られる。
【００８８】上記選択部８２において、ＡＮＤ回路１３
０の入力には、入力端子ＣＫ２及び入力端子ＦＯＵＲが
接続されている。ＡＮＤ回路１３１の入力には、入力端
子ＣＫ２及び入力端子ＴＨＲＥＥが接続されている。Ａ
ＮＤ回路１３２の入力には、入力端子ＣＫ２及び入力端
子ＴＷＯが接続されている。ＡＮＤ回路１３３の入力に
は、グランド及び入力端子ＯＮＥが接続されている。
０の入力には、入力端子ＣＫ２及び入力端子ＦＯＵＲが
接続されている。ＡＮＤ回路１３１の入力には、入力端
子ＣＫ２及び入力端子ＴＨＲＥＥが接続されている。Ａ
ＮＤ回路１３２の入力には、入力端子ＣＫ２及び入力端
子ＴＷＯが接続されている。ＡＮＤ回路１３３の入力に
は、グランド及び入力端子ＯＮＥが接続されている。
【００８９】上記選択部８２において、インバータ回路
１３５の出力は、上記昇圧制御信号発生部８６内のイン
バータ回路１３６に送られる。上記昇圧制御信号発生部
８６において、このインバータ回路１３６の出力は、イ
ンバータ回路１３７及び１３９を介して出力端子Ｂ０と
出力端子Ｂ２とへ送られる。また、このインバータ回路
１３６の出力は、インバータ回路１３８を介して出力端
子Ｂ１と出力端子Ｂ３とへ送られる。
１３５の出力は、上記昇圧制御信号発生部８６内のイン
バータ回路１３６に送られる。上記昇圧制御信号発生部
８６において、このインバータ回路１３６の出力は、イ
ンバータ回路１３７及び１３９を介して出力端子Ｂ０と
出力端子Ｂ２とへ送られる。また、このインバータ回路
１３６の出力は、インバータ回路１３８を介して出力端
子Ｂ１と出力端子Ｂ３とへ送られる。
【００９０】上記選択部８３において、ＡＮＤ回路１３
０の入力には、入力端子ＣＫ３及び入力端子ＦＯＵＲが
接続されている。ＡＮＤ回路１３１の入力には、入力端
子ＣＫ３及び入力端子ＴＨＲＥＥが接続されている。Ａ
ＮＤ回路１３２の入力には、入力端子ＣＫ２及び入力端
子ＴＷＯが接続されている。ＡＮＤ回路１３３の入力に
は、グランド及び入力端子ＯＮＥが接続されている。
０の入力には、入力端子ＣＫ３及び入力端子ＦＯＵＲが
接続されている。ＡＮＤ回路１３１の入力には、入力端
子ＣＫ３及び入力端子ＴＨＲＥＥが接続されている。Ａ
ＮＤ回路１３２の入力には、入力端子ＣＫ２及び入力端
子ＴＷＯが接続されている。ＡＮＤ回路１３３の入力に
は、グランド及び入力端子ＯＮＥが接続されている。
【００９１】上記選択部８３内のインバータ回路１３５
の出力は、上記昇圧制御信号発生部８７内のインバータ
回路１３６に送られる。上記昇圧制御信号発生部８７に
おいて、このインバータ回路１３６の出力は、インバー
タ回路１３７及び１３９を介して出力端子Ｃ０へ送られ
る。また、このインバータ回路１３６の出力は、インバ
ータ回路１３８を介して出力端子Ｃ１へ送られる。
の出力は、上記昇圧制御信号発生部８７内のインバータ
回路１３６に送られる。上記昇圧制御信号発生部８７に
おいて、このインバータ回路１３６の出力は、インバー
タ回路１３７及び１３９を介して出力端子Ｃ０へ送られ
る。また、このインバータ回路１３６の出力は、インバ
ータ回路１３８を介して出力端子Ｃ１へ送られる。
【００９２】上記選択部８３内の上記インバータ回路１
３５の出力はＮＡＮＤ回路９１へ送られる。このＮＡＮ
Ｄ回路９１の残りの２つの入力には、入力端子ＴＷＯＢ
と入力端子ＯＮＥＢとが接続されている。このＮＡＮＤ
回路９１の出力は、インバータ回路９２を介して上記昇
圧制御信号発生部８８のインバータ回路１３６へ送られ
る。
３５の出力はＮＡＮＤ回路９１へ送られる。このＮＡＮ
Ｄ回路９１の残りの２つの入力には、入力端子ＴＷＯＢ
と入力端子ＯＮＥＢとが接続されている。このＮＡＮＤ
回路９１の出力は、インバータ回路９２を介して上記昇
圧制御信号発生部８８のインバータ回路１３６へ送られ
る。
【００９３】上記昇圧制御信号発生部８８において、こ
のインバータ回路１３６の出力は、インバータ回路１３
７及び１３９を介して出力端子Ｃ２へ送られる。また、
このインバータ回路１３６の出力は、インバータ回路１
３８を介して出力端子Ｃ３へ送られる。
のインバータ回路１３６の出力は、インバータ回路１３
７及び１３９を介して出力端子Ｃ２へ送られる。また、
このインバータ回路１３６の出力は、インバータ回路１
３８を介して出力端子Ｃ３へ送られる。
【００９４】上記選択部８４において、ＡＮＤ回路１３
０の入力には、入力端子ＣＫ４及び入力端子ＦＯＵＲが
接続されている。ＡＮＤ回路１３１の入力には、入力端
子ＣＫ３及び入力端子ＴＨＲＥＥが接続されている。Ａ
ＮＤ回路１３２の入力には、入力端子ＣＫ２及び入力端
子ＴＷＯが接続されている。ＡＮＤ回路１３３の２つの
入力には、入力端子ＯＮＥが接続されている。
０の入力には、入力端子ＣＫ４及び入力端子ＦＯＵＲが
接続されている。ＡＮＤ回路１３１の入力には、入力端
子ＣＫ３及び入力端子ＴＨＲＥＥが接続されている。Ａ
ＮＤ回路１３２の入力には、入力端子ＣＫ２及び入力端
子ＴＷＯが接続されている。ＡＮＤ回路１３３の２つの
入力には、入力端子ＯＮＥが接続されている。
【００９５】上記選択部８４内のインバータ回路１３５
の出力は、上記昇圧制御信号発生部８９内のインバータ
回路１３６に送られる。上記昇圧制御信号発生部８９に
おいて、このインバータ回路１３６の出力は、インバー
タ回路１３７及び１３９を介して出力端子Ｄ０へ送られ
る。また、このインバータ回路１３６の出力は、インバ
ータ回路１３８を介して出力端子Ｄ１へ送られる。
の出力は、上記昇圧制御信号発生部８９内のインバータ
回路１３６に送られる。上記昇圧制御信号発生部８９に
おいて、このインバータ回路１３６の出力は、インバー
タ回路１３７及び１３９を介して出力端子Ｄ０へ送られ
る。また、このインバータ回路１３６の出力は、インバ
ータ回路１３８を介して出力端子Ｄ１へ送られる。
【００９６】上記選択部８４内の上記インバータ回路１
３５の出力はＮＡＮＤ回路９３へ送られる。このＮＡＮ
Ｄ回路９３の残りの３つの入力には、入力端子ＴＨＲＥ
ＥＢと入力端子ＴＷＯＢと入力端子ＯＮＥＢとが接続さ
れている。このＮＡＮＤ回路９３の出力は、インバータ
回路９４を介して上記昇圧制御信号発生部９０内のイン
バータ回路１３６へ送られる。
３５の出力はＮＡＮＤ回路９３へ送られる。このＮＡＮ
Ｄ回路９３の残りの３つの入力には、入力端子ＴＨＲＥ
ＥＢと入力端子ＴＷＯＢと入力端子ＯＮＥＢとが接続さ
れている。このＮＡＮＤ回路９３の出力は、インバータ
回路９４を介して上記昇圧制御信号発生部９０内のイン
バータ回路１３６へ送られる。
【００９７】上記昇圧制御信号発生部９０において、こ
のインバータ回路１３６の出力は、インバータ回路１３
７及び１３９を介して出力端子Ｄ２へ送られる。また、
このインバータ回路１３６の出力は、インバータ回路１
３８を介して出力端子Ｄ３へ送られる。
のインバータ回路１３６の出力は、インバータ回路１３
７及び１３９を介して出力端子Ｄ２へ送られる。また、
このインバータ回路１３６の出力は、インバータ回路１
３８を介して出力端子Ｄ３へ送られる。
【００９８】ここで、上記選択部８１の動作を説明す
る。昇圧パルス信号ＣＫ１は所定の周期及び位相で入力
端子ＣＫ１に印加される。昇圧パルス信号ＣＫ１がハイ
レベルの間に、入力端子ＦＯＵＲ、ＴＨＲＥＥ、又はＴ
ＷＯのうち何れかを介してハイレベルの信号（昇圧レベ
ルが電源電圧の４倍、３倍、又は２倍に対応する。）が
ＡＮＤ回路１３０、１３１、又は１３２に入力される
と、上記選択部８１からハイレベルの信号が出力され
る。一方、ＡＮＤ回路１３３には常に電源電圧ＶＥＥ
（ハイレベル）が印加されているので、入力端子ＯＮＥ
を介してハイレベルの信号が該ＡＮＤ回路１３３に入力
されると、上記選択部８１からハイレベルの信号が出力
される。上記以外の場合には、選択部８１からローレベ
ルの信号が出力される。
る。昇圧パルス信号ＣＫ１は所定の周期及び位相で入力
端子ＣＫ１に印加される。昇圧パルス信号ＣＫ１がハイ
レベルの間に、入力端子ＦＯＵＲ、ＴＨＲＥＥ、又はＴ
ＷＯのうち何れかを介してハイレベルの信号（昇圧レベ
ルが電源電圧の４倍、３倍、又は２倍に対応する。）が
ＡＮＤ回路１３０、１３１、又は１３２に入力される
と、上記選択部８１からハイレベルの信号が出力され
る。一方、ＡＮＤ回路１３３には常に電源電圧ＶＥＥ
（ハイレベル）が印加されているので、入力端子ＯＮＥ
を介してハイレベルの信号が該ＡＮＤ回路１３３に入力
されると、上記選択部８１からハイレベルの信号が出力
される。上記以外の場合には、選択部８１からローレベ
ルの信号が出力される。
【００９９】上記選択部８１からハイレベルの信号が出
力されると、上記昇圧制御信号発生部８５からは、出力
端子Ａ１に対してローレベルの信号が出力される一方、
出力端子Ａ０に対してハイレベルの信号が出力される。
力されると、上記昇圧制御信号発生部８５からは、出力
端子Ａ１に対してローレベルの信号が出力される一方、
出力端子Ａ０に対してハイレベルの信号が出力される。
【０１００】なお、上記選択部８１からローレベルの信
号が出力される場合には、上記昇圧制御信号発生部８５
からは、出力端子Ａ１に対してハイレベルの信号が出力
される一方、出力端子Ａ０に対してローレベルの信号が
出力される。
号が出力される場合には、上記昇圧制御信号発生部８５
からは、出力端子Ａ１に対してハイレベルの信号が出力
される一方、出力端子Ａ０に対してローレベルの信号が
出力される。
【０１０１】上記選択部８２の動作を説明する。昇圧パ
ルス信号ＣＫ２は所定の周期及び位相で入力端子ＣＫ２
に印加される。昇圧パルス信号ＣＫ２がハイレベルの間
に、入力端子ＦＯＵＲ、ＴＨＲＥＥ、又はＴＷＯのうち
何れかを介してハイレベルの信号（昇圧レベルが電源電
圧の４倍、３倍、又は２倍に対応する。）がＡＮＤ回路
１３０、１３１、又は１３２に入力されると、上記選択
部８２からハイレベルの信号が出力される。上記以外の
場合には、選択部８２からローレベルの信号が出力され
る。
ルス信号ＣＫ２は所定の周期及び位相で入力端子ＣＫ２
に印加される。昇圧パルス信号ＣＫ２がハイレベルの間
に、入力端子ＦＯＵＲ、ＴＨＲＥＥ、又はＴＷＯのうち
何れかを介してハイレベルの信号（昇圧レベルが電源電
圧の４倍、３倍、又は２倍に対応する。）がＡＮＤ回路
１３０、１３１、又は１３２に入力されると、上記選択
部８２からハイレベルの信号が出力される。上記以外の
場合には、選択部８２からローレベルの信号が出力され
る。
【０１０２】なお、ＡＮＤ回路１３３には常にグランド
レベルが印加されているので、入力端子ＯＮＥを介して
入力される信号に関係なく、該ＡＮＤ回路１３３の出力
は常にローレベルになる。したがって、上記選択部８２
の出力は、入力端子ＯＮＥを介して入力される信号に影
響されない。
レベルが印加されているので、入力端子ＯＮＥを介して
入力される信号に関係なく、該ＡＮＤ回路１３３の出力
は常にローレベルになる。したがって、上記選択部８２
の出力は、入力端子ＯＮＥを介して入力される信号に影
響されない。
【０１０３】上記選択部８２からハイレベルの信号が出
力されると、上記昇圧制御信号発生部８６からは、出力
端子Ｂ０に対してローレベルの信号が出力される一方、
出力端子Ｂ１に対してハイレベルの信号が出力される。
力されると、上記昇圧制御信号発生部８６からは、出力
端子Ｂ０に対してローレベルの信号が出力される一方、
出力端子Ｂ１に対してハイレベルの信号が出力される。
【０１０４】なお、上記選択部８２からローレベルの信
号が出力される場合には、上記昇圧制御信号発生部８６
からは、出力端子Ｂ０に対してハイレベルの信号が出力
される一方、出力端子Ｂ１に対してローレベルの信号が
出力される。
号が出力される場合には、上記昇圧制御信号発生部８６
からは、出力端子Ｂ０に対してハイレベルの信号が出力
される一方、出力端子Ｂ１に対してローレベルの信号が
出力される。
【０１０５】上記選択部８３の動作を説明する。昇圧パ
ルス信号ＣＫ３は所定の周期及び位相で入力端子ＣＫ３
に印加される。昇圧パルス信号ＣＫ３がハイレベルの間
に、入力端子ＦＯＵＲ、又はＴＨＲＥＥのうち何れかを
介してハイレベルの信号（昇圧レベルが電源電圧の４
倍、又は３倍に対応する。）がＡＮＤ回路１３０、又は
１３１に入力されると、上記選択部８３からハイレベル
の信号が出力される。また、ＡＮＤ回路１３２には、昇
圧パルス信号ＣＫ２と入力端子ＴＷＯからの信号とが入
力されるので、昇圧パルス信号ＣＫ２がハイレベルで且
つ入力端子ＴＷＯがハイレベルの場合にのみ、上記選択
部８３からハイレベルの信号が出力される。上記以外の
場合には、選択部８３からローレベルの信号が出力され
る。
ルス信号ＣＫ３は所定の周期及び位相で入力端子ＣＫ３
に印加される。昇圧パルス信号ＣＫ３がハイレベルの間
に、入力端子ＦＯＵＲ、又はＴＨＲＥＥのうち何れかを
介してハイレベルの信号（昇圧レベルが電源電圧の４
倍、又は３倍に対応する。）がＡＮＤ回路１３０、又は
１３１に入力されると、上記選択部８３からハイレベル
の信号が出力される。また、ＡＮＤ回路１３２には、昇
圧パルス信号ＣＫ２と入力端子ＴＷＯからの信号とが入
力されるので、昇圧パルス信号ＣＫ２がハイレベルで且
つ入力端子ＴＷＯがハイレベルの場合にのみ、上記選択
部８３からハイレベルの信号が出力される。上記以外の
場合には、選択部８３からローレベルの信号が出力され
る。
【０１０６】なお、ＡＮＤ回路１３３には常にグランド
レベルが印加されているので、入力端子ＯＮＥを介して
入力される信号に関係なく、該ＡＮＤ回路１３３の出力
は常にローレベルになる。したがって、上記選択部８３
の出力は、入力端子ＯＮＥを介して入力される信号に影
響されない。
レベルが印加されているので、入力端子ＯＮＥを介して
入力される信号に関係なく、該ＡＮＤ回路１３３の出力
は常にローレベルになる。したがって、上記選択部８３
の出力は、入力端子ＯＮＥを介して入力される信号に影
響されない。
【０１０７】上記選択部８３からハイレベルの信号が出
力されると、上記昇圧制御信号発生部８７からは、出力
端子Ｃ０に対してローレベルの信号が出力される一方、
出力端子Ｃ１に対してハイレベルの信号が出力される。
力されると、上記昇圧制御信号発生部８７からは、出力
端子Ｃ０に対してローレベルの信号が出力される一方、
出力端子Ｃ１に対してハイレベルの信号が出力される。
【０１０８】上記選択部８３からハイレベルの信号が、
ＮＡＮＤ回路９１へ入力される。このＮＡＮＤ回路９１
には、入力端子ＴＷＯＢ及び入力端子ＯＮＥＢからの信
号が入力されるが、入力端子ＦＯＵＲ又は入力端子ＴＨ
ＲＥＥがハイレベル（昇圧レベルが電源電圧の４倍、又
は３倍に対応する。）の場合、入力端子ＴＷＯＢ及び入
力端子ＯＮＥＢはハイレベルになるので、ＮＡＮＤ回路
９１の出力はローレベルになる。ＮＡＮＤ回路９１から
のローレベルは、インバータ回路９２でハイレベルに反
転された後、上記昇圧制御信号発生部８８へ送られる。
この結果、上記昇圧制御信号発生部８８からは、出力端
子Ｃ２に対してローレベルの信号が出力される一方、出
力端子Ｃ３に対してハイレベルの信号が出力される。
ＮＡＮＤ回路９１へ入力される。このＮＡＮＤ回路９１
には、入力端子ＴＷＯＢ及び入力端子ＯＮＥＢからの信
号が入力されるが、入力端子ＦＯＵＲ又は入力端子ＴＨ
ＲＥＥがハイレベル（昇圧レベルが電源電圧の４倍、又
は３倍に対応する。）の場合、入力端子ＴＷＯＢ及び入
力端子ＯＮＥＢはハイレベルになるので、ＮＡＮＤ回路
９１の出力はローレベルになる。ＮＡＮＤ回路９１から
のローレベルは、インバータ回路９２でハイレベルに反
転された後、上記昇圧制御信号発生部８８へ送られる。
この結果、上記昇圧制御信号発生部８８からは、出力端
子Ｃ２に対してローレベルの信号が出力される一方、出
力端子Ｃ３に対してハイレベルの信号が出力される。
【０１０９】これに対して、昇圧パルス信号ＣＫ２及び
入力端子ＴＷＯが共にハイレベル（昇圧レベルが電源電
圧の２倍に対応する。）の場合、入力端子ＴＷＯＢ及び
入力端子ＯＮＥＢはそれぞれローレベル及びハイレベル
になるので、ＮＡＮＤ回路９１の出力はハイレベルにな
る。ＮＡＮＤ回路９１からハイレベルの信号が、インバ
ータ回路９２でローレベルに反転された後、上記昇圧制
御信号発生部８８へ送られる。この結果、上記昇圧制御
信号発生部８８からは、出力端子Ｃ２に対してハイレベ
ルの信号が出力される一方、出力端子Ｃ３に対してロー
レベルの信号が出力される。
入力端子ＴＷＯが共にハイレベル（昇圧レベルが電源電
圧の２倍に対応する。）の場合、入力端子ＴＷＯＢ及び
入力端子ＯＮＥＢはそれぞれローレベル及びハイレベル
になるので、ＮＡＮＤ回路９１の出力はハイレベルにな
る。ＮＡＮＤ回路９１からハイレベルの信号が、インバ
ータ回路９２でローレベルに反転された後、上記昇圧制
御信号発生部８８へ送られる。この結果、上記昇圧制御
信号発生部８８からは、出力端子Ｃ２に対してハイレベ
ルの信号が出力される一方、出力端子Ｃ３に対してロー
レベルの信号が出力される。
【０１１０】なお、上記選択部８３からローレベルの信
号が出力される場合には、上記昇圧制御信号発生部８７
からは、出力端子Ｃ０に対してハイレベルの信号が出力
される一方、出力端子Ｃ１に対してローレベルの信号が
出力される。
号が出力される場合には、上記昇圧制御信号発生部８７
からは、出力端子Ｃ０に対してハイレベルの信号が出力
される一方、出力端子Ｃ１に対してローレベルの信号が
出力される。
【０１１１】また、上記選択部８３からローレベルの信
号が出力される場合には、ＮＡＮＤ回路９１からはハイ
レベルの信号がインバータ回路９２に入力されるので、
インバータ回路９２からはローレベルの信号が上記昇圧
制御信号発生部８８に入力される。この結果、上記昇圧
制御信号発生部８８からは、出力端子Ｃ２に対してハイ
レベルの信号が出力される一方、出力端子Ｃ３に対して
ローレベルの信号が出力される。
号が出力される場合には、ＮＡＮＤ回路９１からはハイ
レベルの信号がインバータ回路９２に入力されるので、
インバータ回路９２からはローレベルの信号が上記昇圧
制御信号発生部８８に入力される。この結果、上記昇圧
制御信号発生部８８からは、出力端子Ｃ２に対してハイ
レベルの信号が出力される一方、出力端子Ｃ３に対して
ローレベルの信号が出力される。
【０１１２】上記選択部８４の動作を説明する。昇圧パ
ルス信号ＣＫ４は所定の周期および位相で入力端子ＣＫ
４に印加される。昇圧パルス信号ＣＫ４がハイレベルの
間に、入力端子ＦＯＵＲを介してハイレベルの信号（昇
圧レベルが電源電圧の４倍に対応する。）がＡＮＤ回路
１３０に入力されると、上記選択部８４からハイレベル
の信号が出力される。また、ＡＮＤ回路１３１には、昇
圧パルス信号ＣＫ３と入力端子ＴＨＲＥＥからの信号と
が入力されるので、昇圧パルス信号ＣＫ３がハイレベル
で且つ入力端子ＴＨＲＥＥがハイレベルの場合にのみ、
上記選択部８４からハイレベルの信号が出力される。同
様に、ＡＮＤ回路１３２には、昇圧パルス信号ＣＫ２と
入力端子ＴＷＯからの信号とが入力されるので、昇圧パ
ルス信号ＣＫ２がハイレベルで且つ入力端子ＴＷＯがハ
イレベルの場合にのみ、上記選択部８４からハイレベル
の信号が出力される。なお、ＡＮＤ回路１３３の２つの
入力には、入力端子ＯＮＥを介して昇圧レベルが電源電
圧の１倍の場合のみハイレベルになる信号が入力され、
この場合にのみ、上記選択部８４からハイレベルの信号
が出力される。上記以外の場合には、選択部８４からロ
ーレベルの信号が出力される。
ルス信号ＣＫ４は所定の周期および位相で入力端子ＣＫ
４に印加される。昇圧パルス信号ＣＫ４がハイレベルの
間に、入力端子ＦＯＵＲを介してハイレベルの信号（昇
圧レベルが電源電圧の４倍に対応する。）がＡＮＤ回路
１３０に入力されると、上記選択部８４からハイレベル
の信号が出力される。また、ＡＮＤ回路１３１には、昇
圧パルス信号ＣＫ３と入力端子ＴＨＲＥＥからの信号と
が入力されるので、昇圧パルス信号ＣＫ３がハイレベル
で且つ入力端子ＴＨＲＥＥがハイレベルの場合にのみ、
上記選択部８４からハイレベルの信号が出力される。同
様に、ＡＮＤ回路１３２には、昇圧パルス信号ＣＫ２と
入力端子ＴＷＯからの信号とが入力されるので、昇圧パ
ルス信号ＣＫ２がハイレベルで且つ入力端子ＴＷＯがハ
イレベルの場合にのみ、上記選択部８４からハイレベル
の信号が出力される。なお、ＡＮＤ回路１３３の２つの
入力には、入力端子ＯＮＥを介して昇圧レベルが電源電
圧の１倍の場合のみハイレベルになる信号が入力され、
この場合にのみ、上記選択部８４からハイレベルの信号
が出力される。上記以外の場合には、選択部８４からロ
ーレベルの信号が出力される。
【０１１３】上記選択部８４からハイレベルの信号が出
力されると、上記昇圧制御信号発生部８９からは、出力
端子Ｄ０に対してローレベルの信号が出力される一方、
出力端子Ｄ１に対してハイレベルの信号が出力される。
力されると、上記昇圧制御信号発生部８９からは、出力
端子Ｄ０に対してローレベルの信号が出力される一方、
出力端子Ｄ１に対してハイレベルの信号が出力される。
【０１１４】上記選択部８４からハイレベルの信号が、
ＮＡＮＤ回路９３へ入力される。このＮＡＮＤ回路９３
には、入力端子ＴＨＲＥＥＢ、入力端子ＴＷＯＢ、及び
入力端子ＯＮＥＢからの信号が入力されるが、入力端子
ＦＯＵＲがハイレベル（昇圧レベルが電源電圧の４倍に
対応する。）の場合、入力端子ＴＨＲＥＥＢ、入力端子
ＴＷＯＢ及び入力端子ＯＮＥＢは何れもハイレベルにな
るので、ＮＡＮＤ回路９１の出力はローレベルになる。
ＮＡＮＤ回路９３からのローレベルの信号は、インバー
タ回路９４でハイレベルに反転された後、昇圧制御信号
発生部９０へ送られる。この結果、上記昇圧制御信号発
生部９０からは、出力端子Ｄ２に対してローレベルの信
号が出力される一方、出力端子Ｄ３に対してハイレベル
の信号が出力される。
ＮＡＮＤ回路９３へ入力される。このＮＡＮＤ回路９３
には、入力端子ＴＨＲＥＥＢ、入力端子ＴＷＯＢ、及び
入力端子ＯＮＥＢからの信号が入力されるが、入力端子
ＦＯＵＲがハイレベル（昇圧レベルが電源電圧の４倍に
対応する。）の場合、入力端子ＴＨＲＥＥＢ、入力端子
ＴＷＯＢ及び入力端子ＯＮＥＢは何れもハイレベルにな
るので、ＮＡＮＤ回路９１の出力はローレベルになる。
ＮＡＮＤ回路９３からのローレベルの信号は、インバー
タ回路９４でハイレベルに反転された後、昇圧制御信号
発生部９０へ送られる。この結果、上記昇圧制御信号発
生部９０からは、出力端子Ｄ２に対してローレベルの信
号が出力される一方、出力端子Ｄ３に対してハイレベル
の信号が出力される。
【０１１５】入力端子ＴＨＲＥＥ、入力端子ＴＷＯ、又
は入力端子ＯＮＥがハイレベル（昇圧レベルが電源電圧
の３倍、２倍、又は１倍に対応する。）の場合、入力端
子ＴＨＲＥＥＢ、入力端子ＴＷＯＢ、又は入力端子ＯＮ
ＥＢはローレベルになるので、ＮＡＮＤ回路９３の出力
はハイレベルになる。ＮＡＮＤ回路９３からのハイレベ
ルは、インバータ回路９４でローレベルに反転された
後、上記昇圧制御信号発生部９０へ送られる。この結
果、上記昇圧制御信号発生部９０からは、出力端子Ｄ２
に対してハイレベルの信号が出力される一方、出力端子
Ｄ３に対してローレベルの信号が出力される。なお、入
力端子ＯＮＥがハイレベルの場合には、昇圧パルス信号
ＣＫ１乃至ＣＫ４に関係なく、上記選択部８４からハイ
レベルが出力される。
は入力端子ＯＮＥがハイレベル（昇圧レベルが電源電圧
の３倍、２倍、又は１倍に対応する。）の場合、入力端
子ＴＨＲＥＥＢ、入力端子ＴＷＯＢ、又は入力端子ＯＮ
ＥＢはローレベルになるので、ＮＡＮＤ回路９３の出力
はハイレベルになる。ＮＡＮＤ回路９３からのハイレベ
ルは、インバータ回路９４でローレベルに反転された
後、上記昇圧制御信号発生部９０へ送られる。この結
果、上記昇圧制御信号発生部９０からは、出力端子Ｄ２
に対してハイレベルの信号が出力される一方、出力端子
Ｄ３に対してローレベルの信号が出力される。なお、入
力端子ＯＮＥがハイレベルの場合には、昇圧パルス信号
ＣＫ１乃至ＣＫ４に関係なく、上記選択部８４からハイ
レベルが出力される。
【０１１６】なお、上記選択部８４からローレベルの信
号が出力される場合には、上記昇圧制御信号発生部８９
からは、出力端子Ｄ０に対してハイレベルの信号が出力
される一方、出力端子Ｄ１に対してローレベルの信号が
出力される。
号が出力される場合には、上記昇圧制御信号発生部８９
からは、出力端子Ｄ０に対してハイレベルの信号が出力
される一方、出力端子Ｄ１に対してローレベルの信号が
出力される。
【０１１７】また、上記選択部８４からローレベルの信
号が出力される場合には、ＮＡＮＤ回路９３からはハイ
レベルの信号がインバータ回路９４に入力されるので、
インバータ回路９４からはローレベルの信号が上記昇圧
制御信号発生部９０に入力される。この結果、上記昇圧
制御信号発生部９０からは、出力端子Ｄ２に対してハイ
レベルの信号が出力される一方、出力端子Ｄ３に対して
ローレベルの信号が出力される。
号が出力される場合には、ＮＡＮＤ回路９３からはハイ
レベルの信号がインバータ回路９４に入力されるので、
インバータ回路９４からはローレベルの信号が上記昇圧
制御信号発生部９０に入力される。この結果、上記昇圧
制御信号発生部９０からは、出力端子Ｄ２に対してハイ
レベルの信号が出力される一方、出力端子Ｄ３に対して
ローレベルの信号が出力される。
【０１１８】上記昇圧パルス選択回路８０の上記の各出
力端子は、対応する昇圧レベル出力回路１００の入力端
子に接続されるようになっている。ここで、上記昇圧レ
ベル出力回路１００の回路構成について図４を参照しな
がら以下に説明する。
力端子は、対応する昇圧レベル出力回路１００の入力端
子に接続されるようになっている。ここで、上記昇圧レ
ベル出力回路１００の回路構成について図４を参照しな
がら以下に説明する。
【０１１９】上記昇圧レベル出力回路１００は、図４に
示すように、入力端子Ａ１がＰチャンネルＭＯＳ１０１
のゲートに接続されている。このＰチャンネルＭＯＳ１
０１において、ソースは電源電圧ＶＥＥに接続され、ド
レインは電荷供給用キャパシタＣ１０（外付けのキャパ
シタ）の一方の電極（出力端子ＣＡＰ+ として引き出さ
れている。）に接続されている。この電荷供給用キャパ
シタＣ１０の他方の電極（出力端子ＣＡＰ- として引き
出されている。）は、ＮチャンネルＭＯＳ１０２のドレ
インに接続されている。このＮチャンネルＭＯＳ１０２
において、ゲートは入力端子Ａ０に接続され、ソースは
グランドに接続されている。
示すように、入力端子Ａ１がＰチャンネルＭＯＳ１０１
のゲートに接続されている。このＰチャンネルＭＯＳ１
０１において、ソースは電源電圧ＶＥＥに接続され、ド
レインは電荷供給用キャパシタＣ１０（外付けのキャパ
シタ）の一方の電極（出力端子ＣＡＰ+ として引き出さ
れている。）に接続されている。この電荷供給用キャパ
シタＣ１０の他方の電極（出力端子ＣＡＰ- として引き
出されている。）は、ＮチャンネルＭＯＳ１０２のドレ
インに接続されている。このＮチャンネルＭＯＳ１０２
において、ゲートは入力端子Ａ０に接続され、ソースは
グランドに接続されている。
【０１２０】上記ＮチャンネルＭＯＳ１０２のドレイン
は、ＰチャンネルＭＯＳ１０４ａのドレイン及びＮチャ
ンネルＭＯＳ１０４ｂのドレインに接続されている。Ｐ
チャンネルＭＯＳ１０４ａにおいては、ソースが電源電
圧ＶＥＥに接続され、ゲートが入力端子Ｂ２に接続され
ている。また、上記ＮチャンネルＭＯＳ１０４ｂにおい
ては、ソースが電源電圧ＶＥＥに接続され、ゲートが入
力端子Ｂ３に接続されている。
は、ＰチャンネルＭＯＳ１０４ａのドレイン及びＮチャ
ンネルＭＯＳ１０４ｂのドレインに接続されている。Ｐ
チャンネルＭＯＳ１０４ａにおいては、ソースが電源電
圧ＶＥＥに接続され、ゲートが入力端子Ｂ２に接続され
ている。また、上記ＮチャンネルＭＯＳ１０４ｂにおい
ては、ソースが電源電圧ＶＥＥに接続され、ゲートが入
力端子Ｂ３に接続されている。
【０１２１】上記ＰチャンネルＭＯＳ１０１のドレイン
には、ＰチャンネルＭＯＳ１０３ａのソース及びＮチャ
ンネルＭＯＳ１０３ｂのソースが接続されている。この
ＰチャンネルＭＯＳ１０３ａにおいて、ゲートは入力端
子Ｂ０に接続され、ドレインは平滑用キャパシタＣ２０
の一方の電極に接続されている。また、上記Ｎチャンネ
ルＭＯＳ１０３ｂにおいて、ゲートは入力端子Ｂ１に接
続され、ドレインは平滑用キャパシタＣ２０の上記一方
の電極に接続されている。この平滑用キャパシタＣ２０
の他方の電極はグランドに接続されている。なお、平滑
用キャパシタＣ２０は外付けの回路構成要素である。
には、ＰチャンネルＭＯＳ１０３ａのソース及びＮチャ
ンネルＭＯＳ１０３ｂのソースが接続されている。この
ＰチャンネルＭＯＳ１０３ａにおいて、ゲートは入力端
子Ｂ０に接続され、ドレインは平滑用キャパシタＣ２０
の一方の電極に接続されている。また、上記Ｎチャンネ
ルＭＯＳ１０３ｂにおいて、ゲートは入力端子Ｂ１に接
続され、ドレインは平滑用キャパシタＣ２０の上記一方
の電極に接続されている。この平滑用キャパシタＣ２０
の他方の電極はグランドに接続されている。なお、平滑
用キャパシタＣ２０は外付けの回路構成要素である。
【０１２２】上記ＰチャンネルＭＯＳ１０３ａのドレイ
ンは、ＰチャンネルＭＯＳ１０６ａのソース及びＮチャ
ンネルＭＯＳ１０６ｂのソースに接続されていると共
に、出力端子ＶＥＥ２として外部へ引き出されている。
上記ＰチャンネルＭＯＳ１０６ａにおいて、ゲートは入
力端子Ｃ２に接続され、ドレインは上記ＮチャンネルＭ
ＯＳ１０２のドレインに接続されている。また、上記Ｎ
チャンネルＭＯＳ１０６ｂにおいて、ゲートは入力端子
Ｃ３に接続され、ドレインは上記ＮチャンネルＭＯＳ１
０２のドレインに接続されている。
ンは、ＰチャンネルＭＯＳ１０６ａのソース及びＮチャ
ンネルＭＯＳ１０６ｂのソースに接続されていると共
に、出力端子ＶＥＥ２として外部へ引き出されている。
上記ＰチャンネルＭＯＳ１０６ａにおいて、ゲートは入
力端子Ｃ２に接続され、ドレインは上記ＮチャンネルＭ
ＯＳ１０２のドレインに接続されている。また、上記Ｎ
チャンネルＭＯＳ１０６ｂにおいて、ゲートは入力端子
Ｃ３に接続され、ドレインは上記ＮチャンネルＭＯＳ１
０２のドレインに接続されている。
【０１２３】上記ＰチャンネルＭＯＳ１０１のドレイン
は、ＰチャンネルＭＯＳ１０５ａのソース及びＮチャン
ネルＭＯＳ１０５ｂのソースに接続されている。このＰ
チャンネルＭＯＳ１０５ａにおいて、ゲートは入力端子
Ｃ０に接続され、ドレインは後述するＮチャンネルＭＯ
Ｓ１０８ａのソースに接続されていると共に、出力端子
ＶＥＥ３として外部へ引き出されている。また、上記Ｎ
チャンネルＭＯＳ１０５ｂにおいて、ゲートは入力端子
Ｃ１に接続され、ドレインとグランドとの間には平滑用
キャパシタＣ３０が設けられている。なお、平滑用キャ
パシタＣ３０は外付けの回路構成要素である。
は、ＰチャンネルＭＯＳ１０５ａのソース及びＮチャン
ネルＭＯＳ１０５ｂのソースに接続されている。このＰ
チャンネルＭＯＳ１０５ａにおいて、ゲートは入力端子
Ｃ０に接続され、ドレインは後述するＮチャンネルＭＯ
Ｓ１０８ａのソースに接続されていると共に、出力端子
ＶＥＥ３として外部へ引き出されている。また、上記Ｎ
チャンネルＭＯＳ１０５ｂにおいて、ゲートは入力端子
Ｃ１に接続され、ドレインとグランドとの間には平滑用
キャパシタＣ３０が設けられている。なお、平滑用キャ
パシタＣ３０は外付けの回路構成要素である。
【０１２４】上記ＰチャンネルＭＯＳ１０５ａのソース
は、ＰチャンネルＭＯＳ１０７ａのソースに接続されて
いる。このＰチャンネルＭＯＳ１０７ａにおいて、ゲー
トは入力端子Ｄ０に接続され、ドレインは、Ｎチャンネ
ルＭＯＳ１０７ｂのドレインと共に、出力端子ＶＯＵＴ
として外部へ引き出されている。また、上記Ｎチャンネ
ルＭＯＳ１０７ｂにおいて、ゲートは入力端子Ｄ１に接
続され、ドレインとグランドとの間には平滑用キャパシ
タＣ４０が設けられている。なお、平滑用キャパシタＣ
４０は外付けの回路構成要素である。
は、ＰチャンネルＭＯＳ１０７ａのソースに接続されて
いる。このＰチャンネルＭＯＳ１０７ａにおいて、ゲー
トは入力端子Ｄ０に接続され、ドレインは、Ｎチャンネ
ルＭＯＳ１０７ｂのドレインと共に、出力端子ＶＯＵＴ
として外部へ引き出されている。また、上記Ｎチャンネ
ルＭＯＳ１０７ｂにおいて、ゲートは入力端子Ｄ１に接
続され、ドレインとグランドとの間には平滑用キャパシ
タＣ４０が設けられている。なお、平滑用キャパシタＣ
４０は外付けの回路構成要素である。
【０１２５】上記ＰチャンネルＭＯＳ１０６ａのドレイ
ンは、ＰチャンネルＭＯＳ１０８ａのドレインに接続さ
れている。このＰチャンネルＭＯＳ１０８ａにおいて、
ゲートは入力端子Ｄ２に接続されている。また、上記Ｎ
チャンネルＭＯＳ１０８ｂにおいて、ゲートは入力端子
Ｄ３に接続され、ドレインは上記ＰチャンネルＭＯＳ１
０８ａのドレインに接続されている。
ンは、ＰチャンネルＭＯＳ１０８ａのドレインに接続さ
れている。このＰチャンネルＭＯＳ１０８ａにおいて、
ゲートは入力端子Ｄ２に接続されている。また、上記Ｎ
チャンネルＭＯＳ１０８ｂにおいて、ゲートは入力端子
Ｄ３に接続され、ドレインは上記ＰチャンネルＭＯＳ１
０８ａのドレインに接続されている。
【０１２６】ここで、上記構成を備えた本実施の形態に
係る昇圧装置の動作を以下に詳細に説明する。
係る昇圧装置の動作を以下に詳細に説明する。
【０１２７】まず、昇圧レベル設定レジスタ回路５０に
対して、昇圧レベルが１倍に設定されると、レジスタ値
ＢＳ１及びＢＳ０が（ＢＳ１，ＢＳ０）＝（１，１）の
ように設定される。このように設定されると、入力端子
ＦＯＵＲ、ＴＨＲＥＥ、ＴＷＯ、及びＯＮＥのうち、条
件デコーダ回路６０から昇圧パルス選択回路８０の入力
端子ＯＮＥに対してのみハイレベルの信号が送られる。
これにより、昇圧パルス選択回路８０は昇圧レベルが電
源電圧の１倍に設定されたことを認識する。
対して、昇圧レベルが１倍に設定されると、レジスタ値
ＢＳ１及びＢＳ０が（ＢＳ１，ＢＳ０）＝（１，１）の
ように設定される。このように設定されると、入力端子
ＦＯＵＲ、ＴＨＲＥＥ、ＴＷＯ、及びＯＮＥのうち、条
件デコーダ回路６０から昇圧パルス選択回路８０の入力
端子ＯＮＥに対してのみハイレベルの信号が送られる。
これにより、昇圧パルス選択回路８０は昇圧レベルが電
源電圧の１倍に設定されたことを認識する。
【０１２８】昇圧パルス選択回路８０では、昇圧パルス
信号ＣＫ１乃至ＣＫ４に依存せずに、出力端子Ａ０から
ハイレベルの信号、出力端子Ａ１からローレベルの信
号、出力端子Ｄ０からローレベルの信号、及び出力端子
Ｄ１からハイレベルの信号がそれぞれ対応する昇圧レベ
ル出力回路１００の入力端子に対して出力される。この
結果、昇圧レベル出力回路１００において、Ｐチャンネ
ルＭＯＳ１０１、ＮチャンネルＭＯＳ１０２、Ｐチャン
ネルＭＯＳ１０７ａ、及びＮチャンネルＭＯＳ１０７ｂ
がそれぞれオンする。これにより、電荷供給用キャパシ
タＣ１０が電源電圧ＶＥＥに充電され、出力端子ＣＡＰ
+ の電位（ＶＥＥ）がＰチャンネルＭＯＳ１０７ａ及び
ＮチャンネルＭＯＳ１０７ｂを介して出力端子ＶＯＵＴ
から出力される。なお、出力端子ＣＡＰ+ と出力端子Ｃ
ＡＰ- との間から電位差ＶＥＥ（電源電圧ＶＥＥの１倍
の電圧）が外部へ取り出せる。
信号ＣＫ１乃至ＣＫ４に依存せずに、出力端子Ａ０から
ハイレベルの信号、出力端子Ａ１からローレベルの信
号、出力端子Ｄ０からローレベルの信号、及び出力端子
Ｄ１からハイレベルの信号がそれぞれ対応する昇圧レベ
ル出力回路１００の入力端子に対して出力される。この
結果、昇圧レベル出力回路１００において、Ｐチャンネ
ルＭＯＳ１０１、ＮチャンネルＭＯＳ１０２、Ｐチャン
ネルＭＯＳ１０７ａ、及びＮチャンネルＭＯＳ１０７ｂ
がそれぞれオンする。これにより、電荷供給用キャパシ
タＣ１０が電源電圧ＶＥＥに充電され、出力端子ＣＡＰ
+ の電位（ＶＥＥ）がＰチャンネルＭＯＳ１０７ａ及び
ＮチャンネルＭＯＳ１０７ｂを介して出力端子ＶＯＵＴ
から出力される。なお、出力端子ＣＡＰ+ と出力端子Ｃ
ＡＰ- との間から電位差ＶＥＥ（電源電圧ＶＥＥの１倍
の電圧）が外部へ取り出せる。
【０１２９】次に、昇圧レベル設定レジスタ回路５０に
対して、昇圧レベルが２倍に設定されると、レジスタ値
ＢＳ１及びＢＳ０が（ＢＳ１，ＢＳ０）＝（１，０）の
ように設定される。このように設定されると、入力端子
ＦＯＵＲ、ＴＨＲＥＥ、ＴＷＯ、及びＯＮＥのうち、条
件デコーダ回路６０から昇圧パルス選択回路８０の入力
端子ＴＷＯに対してのみハイレベルの信号が送られる。
これにより、昇圧パルス選択回路８０は昇圧レベルが電
源電圧の２倍に設定されたことを認識する。
対して、昇圧レベルが２倍に設定されると、レジスタ値
ＢＳ１及びＢＳ０が（ＢＳ１，ＢＳ０）＝（１，０）の
ように設定される。このように設定されると、入力端子
ＦＯＵＲ、ＴＨＲＥＥ、ＴＷＯ、及びＯＮＥのうち、条
件デコーダ回路６０から昇圧パルス選択回路８０の入力
端子ＴＷＯに対してのみハイレベルの信号が送られる。
これにより、昇圧パルス選択回路８０は昇圧レベルが電
源電圧の２倍に設定されたことを認識する。
【０１３０】昇圧パルス選択回路８０では、昇圧パルス
信号ＣＫ１に同期して（昇圧パルス信号ＣＫ１のハイレ
ベルに同期して）、出力端子Ａ０からハイレベルの信
号、及び出力端子Ａ１からローレベルの信号がそれぞれ
対応する昇圧レベル出力回路１００の入力端子に対して
出力される。この結果、昇圧レベル出力回路１００にお
いて、ＰチャンネルＭＯＳ１０１及びＮチャンネルＭＯ
Ｓ１０２がそれぞれオンする。これにより、電荷供給用
キャパシタＣ１０が電源電圧ＶＥＥに充電され、出力端
子ＣＡＰ+ の電位がＶＥＥとなる。これにより、出力端
子ＣＡＰ+ と出力端子ＣＡＰ- との間から電位差ＶＥＥ
が外部へ取り出せる。
信号ＣＫ１に同期して（昇圧パルス信号ＣＫ１のハイレ
ベルに同期して）、出力端子Ａ０からハイレベルの信
号、及び出力端子Ａ１からローレベルの信号がそれぞれ
対応する昇圧レベル出力回路１００の入力端子に対して
出力される。この結果、昇圧レベル出力回路１００にお
いて、ＰチャンネルＭＯＳ１０１及びＮチャンネルＭＯ
Ｓ１０２がそれぞれオンする。これにより、電荷供給用
キャパシタＣ１０が電源電圧ＶＥＥに充電され、出力端
子ＣＡＰ+ の電位がＶＥＥとなる。これにより、出力端
子ＣＡＰ+ と出力端子ＣＡＰ- との間から電位差ＶＥＥ
が外部へ取り出せる。
【０１３１】その後、図５のタイミングにしたがって昇
圧パルス信号ＣＫ１がローレベルになると、上記Ｐチャ
ンネルＭＯＳ１０１及びＮチャンネルＭＯＳ１０２がそ
れぞれオフする。それから、図５のタイミングにしたが
って昇圧パルス信号ＣＫ２がローレベルからハイレベル
に変化すると、この変化に同期して、出力端子Ｂ０及び
Ｂ２からローレベルの信号、出力端子Ｂ１及びＢ３から
ハイレベルの信号がそれぞれ対応する昇圧レベル出力回
路１００の入力端子に対して出力される。この結果、昇
圧レベル出力回路１００において、ＰチャンネルＭＯＳ
１０４ａ及びＮチャンネルＭＯＳ１０４ｂがそれぞれオ
ンするので、出力端子ＣＡＰ- の電位が電源電圧ＶＥＥ
に引き上げられる。したがって、出力端子ＣＡＰ+ の電
位は、この引き上げられた電位ＶＥＥがＣＡＰ+ の電位
に加えられて２ＶＥＥとなる。
圧パルス信号ＣＫ１がローレベルになると、上記Ｐチャ
ンネルＭＯＳ１０１及びＮチャンネルＭＯＳ１０２がそ
れぞれオフする。それから、図５のタイミングにしたが
って昇圧パルス信号ＣＫ２がローレベルからハイレベル
に変化すると、この変化に同期して、出力端子Ｂ０及び
Ｂ２からローレベルの信号、出力端子Ｂ１及びＢ３から
ハイレベルの信号がそれぞれ対応する昇圧レベル出力回
路１００の入力端子に対して出力される。この結果、昇
圧レベル出力回路１００において、ＰチャンネルＭＯＳ
１０４ａ及びＮチャンネルＭＯＳ１０４ｂがそれぞれオ
ンするので、出力端子ＣＡＰ- の電位が電源電圧ＶＥＥ
に引き上げられる。したがって、出力端子ＣＡＰ+ の電
位は、この引き上げられた電位ＶＥＥがＣＡＰ+ の電位
に加えられて２ＶＥＥとなる。
【０１３２】一方、図５のタイミングにしたがって昇圧
パルス信号ＣＫ２がローレベルからハイレベルに変化す
ると、この変化に同期して、出力端子Ｃ０及びＤ０から
ローレベルの信号、出力端子Ｃ１及びＤ１からハイレベ
ルの信号がそれぞれ対応する昇圧レベル出力回路１００
の入力端子に対して出力される。この結果、昇圧レベル
出力回路１００において、ＰチャンネルＭＯＳ１０５ａ
・１０７ａ、及びＮチャンネルＭＯＳ１０５ｂ・１０７
ｂがそれぞれオンしているので、２倍に昇圧された電位
２ＶＥＥは、ＰチャンネルＭＯＳ１０７ａ及びＮチャン
ネルＭＯＳ１０７ｂを介して出力端子ＶＯＵＴへ出力さ
れると共に、ＰチャンネルＭＯＳ１０３ａ及びＮチャン
ネルＭＯＳ１０３ｂを介して出力端子ＶＥＥ２へ出力さ
れる。
パルス信号ＣＫ２がローレベルからハイレベルに変化す
ると、この変化に同期して、出力端子Ｃ０及びＤ０から
ローレベルの信号、出力端子Ｃ１及びＤ１からハイレベ
ルの信号がそれぞれ対応する昇圧レベル出力回路１００
の入力端子に対して出力される。この結果、昇圧レベル
出力回路１００において、ＰチャンネルＭＯＳ１０５ａ
・１０７ａ、及びＮチャンネルＭＯＳ１０５ｂ・１０７
ｂがそれぞれオンしているので、２倍に昇圧された電位
２ＶＥＥは、ＰチャンネルＭＯＳ１０７ａ及びＮチャン
ネルＭＯＳ１０７ｂを介して出力端子ＶＯＵＴへ出力さ
れると共に、ＰチャンネルＭＯＳ１０３ａ及びＮチャン
ネルＭＯＳ１０３ｂを介して出力端子ＶＥＥ２へ出力さ
れる。
【０１３３】なお、昇圧レベルが２倍の場合、昇圧パル
ス信号ＣＫ３及びＣＫ４のタイミングにおいて全てのＭ
ＯＳはオフし、オンすることはない。
ス信号ＣＫ３及びＣＫ４のタイミングにおいて全てのＭ
ＯＳはオフし、オンすることはない。
【０１３４】以上のように、繰り返し入力される昇圧パ
ルス信号ＣＫ１乃至ＣＫ４のタイミングに応じて上記動
作が繰り返し行われ、出力端子ＣＡＰ+ からは昇圧パル
ス信号ＣＫ１の周期毎にＶＥＥの電位が、出力端子ＶＯ
ＵＴ及び出力端子ＶＥＥ２からは昇圧パルス信号ＣＫ２
の周期毎に電源電圧の２倍の２ＶＥＥの電位がそれぞれ
出力される。
ルス信号ＣＫ１乃至ＣＫ４のタイミングに応じて上記動
作が繰り返し行われ、出力端子ＣＡＰ+ からは昇圧パル
ス信号ＣＫ１の周期毎にＶＥＥの電位が、出力端子ＶＯ
ＵＴ及び出力端子ＶＥＥ２からは昇圧パルス信号ＣＫ２
の周期毎に電源電圧の２倍の２ＶＥＥの電位がそれぞれ
出力される。
【０１３５】次に、昇圧レベル設定レジスタ回路５０に
対して、昇圧レベルが３倍に設定されると、レジスタ値
ＢＳ１及びＢＳ０が（ＢＳ１，ＢＳ０）＝（０，１）の
ように設定される。このように設定されると、入力端子
ＦＯＵＲ、ＴＨＲＥＥ、ＴＷＯ、及びＯＮＥのうち、条
件デコーダ回路６０から昇圧パルス選択回路８０の入力
端子ＴＨＲＥＥに対してのみハイレベルの信号が送られ
る。これにより、昇圧パルス選択回路８０は昇圧レベル
が電源電圧の３倍に設定されたことを認識する。
対して、昇圧レベルが３倍に設定されると、レジスタ値
ＢＳ１及びＢＳ０が（ＢＳ１，ＢＳ０）＝（０，１）の
ように設定される。このように設定されると、入力端子
ＦＯＵＲ、ＴＨＲＥＥ、ＴＷＯ、及びＯＮＥのうち、条
件デコーダ回路６０から昇圧パルス選択回路８０の入力
端子ＴＨＲＥＥに対してのみハイレベルの信号が送られ
る。これにより、昇圧パルス選択回路８０は昇圧レベル
が電源電圧の３倍に設定されたことを認識する。
【０１３６】昇圧パルス選択回路８０では、昇圧パルス
信号ＣＫ１に同期して（昇圧パルス信号ＣＫ１のハイレ
ベルに同期して）、出力端子Ａ０からハイレベルの信
号、及び出力端子Ａ１からローレベルの信号がそれぞれ
対応する昇圧レベル出力回路１００の入力端子に対して
出力される。この結果、昇圧レベル出力回路１００にお
いて、ＰチャンネルＭＯＳ１０１及びＮチャンネルＭＯ
Ｓ１０２がそれぞれオンする。これにより、電荷供給用
キャパシタＣ１０が電源電圧ＶＥＥに充電され、出力端
子ＣＡＰ+ の電位がＶＥＥとなる。つまり、出力端子Ｃ
ＡＰ+ と出力端子ＣＡＰ-との間から電位差ＶＥＥが外
部へ取り出せる。
信号ＣＫ１に同期して（昇圧パルス信号ＣＫ１のハイレ
ベルに同期して）、出力端子Ａ０からハイレベルの信
号、及び出力端子Ａ１からローレベルの信号がそれぞれ
対応する昇圧レベル出力回路１００の入力端子に対して
出力される。この結果、昇圧レベル出力回路１００にお
いて、ＰチャンネルＭＯＳ１０１及びＮチャンネルＭＯ
Ｓ１０２がそれぞれオンする。これにより、電荷供給用
キャパシタＣ１０が電源電圧ＶＥＥに充電され、出力端
子ＣＡＰ+ の電位がＶＥＥとなる。つまり、出力端子Ｃ
ＡＰ+ と出力端子ＣＡＰ-との間から電位差ＶＥＥが外
部へ取り出せる。
【０１３７】そして、図５のタイミングにしたがって昇
圧パルス信号ＣＫ１がローレベルになると、上記Ｐチャ
ンネルＭＯＳ１０１及びＮチャンネルＭＯＳ１０２がそ
れぞれオフする。それから、図５のタイミングにしたが
って昇圧パルス信号ＣＫ２がローレベルからハイレベル
に変化すると、この変化に同期して、出力端子Ｂ０及び
Ｂ２からローレベルの信号、出力端子Ｂ１及びＢ３から
ハイレベルの信号がそれぞれ対応する昇圧レベル出力回
路１００の入力端子に対して出力される。この結果、昇
圧レベル出力回路１００において、ＰチャンネルＭＯＳ
１０４ａ及びＮチャンネルＭＯＳ１０４ｂがそれぞれオ
ンするので、出力端子ＣＡＰ- の電位が電源電圧ＶＥＥ
に引き上げられる。したがって、出力端子ＣＡＰ+ の電
位は、この引き上げられた電位ＶＥＥがＣＡＰ+ の電位
に加えられて２ＶＥＥとなる。ＰチャンネルＭＯＳ１０
３ａ、及びＮチャンネルＭＯＳ１０３ｂがそれぞれオン
しているので、２倍に昇圧された電位２ＶＥＥは、Ｐチ
ャンネルＭＯＳ１０３ａ及びＮチャンネルＭＯＳ１０３
ｂを介して出力端子ＶＥＥ２へ出力される。これによ
り、平滑用キャパシタＣ２０の両端の電圧は２ＶＥＥと
なる。なお、この場合、昇圧パルス信号ＣＫ２のタイミ
ングにおいて全ての他のＭＯＳはオフし、オンすること
はない。
圧パルス信号ＣＫ１がローレベルになると、上記Ｐチャ
ンネルＭＯＳ１０１及びＮチャンネルＭＯＳ１０２がそ
れぞれオフする。それから、図５のタイミングにしたが
って昇圧パルス信号ＣＫ２がローレベルからハイレベル
に変化すると、この変化に同期して、出力端子Ｂ０及び
Ｂ２からローレベルの信号、出力端子Ｂ１及びＢ３から
ハイレベルの信号がそれぞれ対応する昇圧レベル出力回
路１００の入力端子に対して出力される。この結果、昇
圧レベル出力回路１００において、ＰチャンネルＭＯＳ
１０４ａ及びＮチャンネルＭＯＳ１０４ｂがそれぞれオ
ンするので、出力端子ＣＡＰ- の電位が電源電圧ＶＥＥ
に引き上げられる。したがって、出力端子ＣＡＰ+ の電
位は、この引き上げられた電位ＶＥＥがＣＡＰ+ の電位
に加えられて２ＶＥＥとなる。ＰチャンネルＭＯＳ１０
３ａ、及びＮチャンネルＭＯＳ１０３ｂがそれぞれオン
しているので、２倍に昇圧された電位２ＶＥＥは、Ｐチ
ャンネルＭＯＳ１０３ａ及びＮチャンネルＭＯＳ１０３
ｂを介して出力端子ＶＥＥ２へ出力される。これによ
り、平滑用キャパシタＣ２０の両端の電圧は２ＶＥＥと
なる。なお、この場合、昇圧パルス信号ＣＫ２のタイミ
ングにおいて全ての他のＭＯＳはオフし、オンすること
はない。
【０１３８】その後、図５のタイミングにしたがって昇
圧パルス信号ＣＫ２がローレベルになると、Ｐチャンネ
ルＭＯＳ１０３ａ・１０４ａ及びＮチャンネルＭＯＳ１
０３ｂ・１０４ｂがそれぞれオフする。このとき、出力
端子ＶＥＥ２−グランド間の電位差は、平滑用キャパシ
タＣ２０が存在し電荷が保持されるので、２ＶＥＥに保
持される。
圧パルス信号ＣＫ２がローレベルになると、Ｐチャンネ
ルＭＯＳ１０３ａ・１０４ａ及びＮチャンネルＭＯＳ１
０３ｂ・１０４ｂがそれぞれオフする。このとき、出力
端子ＶＥＥ２−グランド間の電位差は、平滑用キャパシ
タＣ２０が存在し電荷が保持されるので、２ＶＥＥに保
持される。
【０１３９】それから、図５のタイミングにしたがって
昇圧パルス信号ＣＫ３がローレベルからハイレベルに変
化すると、この変化に同期して、出力端子Ｃ０及びＣ２
からローレベルの信号、出力端子Ｃ１及びＣ３からハイ
レベルの信号がそれぞれ対応する昇圧レベル出力回路１
００の入力端子に対して出力される。この結果、昇圧レ
ベル出力回路１００において、ＰチャンネルＭＯＳ１０
６ａ及びＮチャンネルＭＯＳ１０６ｂがそれぞれオンす
るので、出力端子ＶＥＥ２の電位２ＶＥＥが出力端子Ｃ
ＡＰ- に印加され、該出力端子ＣＡＰ- の電位が２ＶＥ
Ｅに引き上げられる。したがって、出力端子ＣＡＰ+ の
電位は、この引き上げられた電位２ＶＥＥがＣＡＰ+ の
電位（ＶＥＥ）に加えられて３ＶＥＥとなる。なお、Ｐ
チャンネルＭＯＳ１０５ａ及びＮチャンネルＭＯＳ１０
５ｂがそれぞれオンするので、この３ＶＥＥの電位が出
力端子ＶＥＥ３へ出力される。これにより、平滑用キャ
パシタＣ３０が充電され、平滑用キャパシタＣ３０の両
端の電圧は３ＶＥＥとなる。
昇圧パルス信号ＣＫ３がローレベルからハイレベルに変
化すると、この変化に同期して、出力端子Ｃ０及びＣ２
からローレベルの信号、出力端子Ｃ１及びＣ３からハイ
レベルの信号がそれぞれ対応する昇圧レベル出力回路１
００の入力端子に対して出力される。この結果、昇圧レ
ベル出力回路１００において、ＰチャンネルＭＯＳ１０
６ａ及びＮチャンネルＭＯＳ１０６ｂがそれぞれオンす
るので、出力端子ＶＥＥ２の電位２ＶＥＥが出力端子Ｃ
ＡＰ- に印加され、該出力端子ＣＡＰ- の電位が２ＶＥ
Ｅに引き上げられる。したがって、出力端子ＣＡＰ+ の
電位は、この引き上げられた電位２ＶＥＥがＣＡＰ+ の
電位（ＶＥＥ）に加えられて３ＶＥＥとなる。なお、Ｐ
チャンネルＭＯＳ１０５ａ及びＮチャンネルＭＯＳ１０
５ｂがそれぞれオンするので、この３ＶＥＥの電位が出
力端子ＶＥＥ３へ出力される。これにより、平滑用キャ
パシタＣ３０が充電され、平滑用キャパシタＣ３０の両
端の電圧は３ＶＥＥとなる。
【０１４０】一方、図５のタイミングにしたがって昇圧
パルス信号ＣＫ３がローレベルからハイレベルに変化す
ると、この変化に同期して、出力端子Ｄ０からローレベ
ルの信号、出力端子Ｄ１からハイレベルの信号がそれぞ
れ対応する昇圧レベル出力回路１００の入力端子に対し
て出力される。この結果、昇圧レベル出力回路１００に
おいて、ＰチャンネルＭＯＳ１０７ａ、及びＮチャンネ
ルＭＯＳ１０７ｂがそれぞれオンしているので、３倍に
昇圧された電位３ＶＥＥは、ＰチャンネルＭＯＳ１０７
ａ及びＮチャンネルＭＯＳ１０７ｂを介して出力端子Ｖ
ＯＵＴへ出力される。
パルス信号ＣＫ３がローレベルからハイレベルに変化す
ると、この変化に同期して、出力端子Ｄ０からローレベ
ルの信号、出力端子Ｄ１からハイレベルの信号がそれぞ
れ対応する昇圧レベル出力回路１００の入力端子に対し
て出力される。この結果、昇圧レベル出力回路１００に
おいて、ＰチャンネルＭＯＳ１０７ａ、及びＮチャンネ
ルＭＯＳ１０７ｂがそれぞれオンしているので、３倍に
昇圧された電位３ＶＥＥは、ＰチャンネルＭＯＳ１０７
ａ及びＮチャンネルＭＯＳ１０７ｂを介して出力端子Ｖ
ＯＵＴへ出力される。
【０１４１】なお、昇圧レベルが３倍の場合、昇圧パル
ス信号ＣＫ３のタイミングにおいてＰチャンネルＭＯＳ
１０８ａ及びＮチャンネルＭＯＳ１０８ｂはオフし、オ
ンすることはない。
ス信号ＣＫ３のタイミングにおいてＰチャンネルＭＯＳ
１０８ａ及びＮチャンネルＭＯＳ１０８ｂはオフし、オ
ンすることはない。
【０１４２】以上のように、繰り返し入力される昇圧パ
ルス信号ＣＫ１乃至ＣＫ４のタイミングに応じて上記動
作が繰り返し行われ、出力端子ＣＡＰ+ からは昇圧パル
ス信号ＣＫ１の周期毎にＶＥＥが、出力端子ＶＯＵＴ及
び出力端子ＶＥＥ２からは昇圧パルス信号ＣＫ２の周期
毎に電源電圧の２倍の電位２ＶＥＥが、出力端子ＶＥＥ
３からは昇圧パルス信号ＣＫ３の周期毎に電源電圧の３
倍の電位３ＶＥＥが、出力端子ＶＯＵＴから昇圧パルス
信号ＣＫ３の周期毎に電源電圧の３倍の電圧３ＶＥＥが
それぞれ出力される。
ルス信号ＣＫ１乃至ＣＫ４のタイミングに応じて上記動
作が繰り返し行われ、出力端子ＣＡＰ+ からは昇圧パル
ス信号ＣＫ１の周期毎にＶＥＥが、出力端子ＶＯＵＴ及
び出力端子ＶＥＥ２からは昇圧パルス信号ＣＫ２の周期
毎に電源電圧の２倍の電位２ＶＥＥが、出力端子ＶＥＥ
３からは昇圧パルス信号ＣＫ３の周期毎に電源電圧の３
倍の電位３ＶＥＥが、出力端子ＶＯＵＴから昇圧パルス
信号ＣＫ３の周期毎に電源電圧の３倍の電圧３ＶＥＥが
それぞれ出力される。
【０１４３】最後に、昇圧レベル設定レジスタ回路５０
に対して、昇圧レベルが４倍に設定された場合について
以下に説明する。この場合、レジスタ値ＢＳ１及びＢＳ
０が（ＢＳ１，ＢＳ０）＝（０，０）のように設定され
る。このように設定されると、入力端子ＦＯＵＲ、ＴＨ
ＲＥＥ、ＴＷＯ、及びＯＮＥのうち、条件デコーダ回路
６０から昇圧パルス選択回路８０の入力端子ＦＯＵＲに
対してのみハイレベルの信号が送られる。これにより、
昇圧パルス選択回路８０は昇圧レベルが電源電圧の４倍
に設定されたことを認識する。
に対して、昇圧レベルが４倍に設定された場合について
以下に説明する。この場合、レジスタ値ＢＳ１及びＢＳ
０が（ＢＳ１，ＢＳ０）＝（０，０）のように設定され
る。このように設定されると、入力端子ＦＯＵＲ、ＴＨ
ＲＥＥ、ＴＷＯ、及びＯＮＥのうち、条件デコーダ回路
６０から昇圧パルス選択回路８０の入力端子ＦＯＵＲに
対してのみハイレベルの信号が送られる。これにより、
昇圧パルス選択回路８０は昇圧レベルが電源電圧の４倍
に設定されたことを認識する。
【０１４４】昇圧パルス選択回路８０では、昇圧パルス
信号ＣＫ１に同期して（昇圧パルス信号ＣＫ１のハイレ
ベルに同期して）、出力端子Ａ０からハイレベルの信
号、及び出力端子Ａ１からローレベルの信号がそれぞれ
対応する昇圧レベル出力回路１００の入力端子に対して
出力される。この結果、昇圧レベル出力回路１００にお
いて、ＰチャンネルＭＯＳ１０１及びＮチャンネルＭＯ
Ｓ１０２がそれぞれオンする。これにより、電荷供給用
キャパシタＣ１０が電源電圧ＶＥＥに充電され、出力端
子ＣＡＰ+ の電位がＶＥＥとなる。つまり、出力端子Ｃ
ＡＰ+ と出力端子ＣＡＰ- との間から電位差ＶＥＥが外
部へ取り出せる。
信号ＣＫ１に同期して（昇圧パルス信号ＣＫ１のハイレ
ベルに同期して）、出力端子Ａ０からハイレベルの信
号、及び出力端子Ａ１からローレベルの信号がそれぞれ
対応する昇圧レベル出力回路１００の入力端子に対して
出力される。この結果、昇圧レベル出力回路１００にお
いて、ＰチャンネルＭＯＳ１０１及びＮチャンネルＭＯ
Ｓ１０２がそれぞれオンする。これにより、電荷供給用
キャパシタＣ１０が電源電圧ＶＥＥに充電され、出力端
子ＣＡＰ+ の電位がＶＥＥとなる。つまり、出力端子Ｃ
ＡＰ+ と出力端子ＣＡＰ- との間から電位差ＶＥＥが外
部へ取り出せる。
【０１４５】そして、図５のタイミングにしたがって昇
圧パルス信号ＣＫ１がローレベルになると、上記Ｐチャ
ンネルＭＯＳ１０１及びＮチャンネルＭＯＳ１０２がそ
れぞれオフする。それから、図５のタイミングにしたが
って昇圧パルス信号ＣＫ２がローレベルからハイレベル
に変化すると、この変化に同期して、出力端子Ｂ０及び
Ｂ２からローレベルの信号、出力端子Ｂ１及びＢ３から
ハイレベルの信号がそれぞれ対応する昇圧レベル出力回
路１００の入力端子に対して出力される。この結果、昇
圧レベル出力回路１００において、ＰチャンネルＭＯＳ
１０４ａ及びＮチャンネルＭＯＳ１０４ｂがそれぞれオ
ンするので、出力端子ＣＡＰ- の電位が電源電圧ＶＥＥ
に引き上げられる。したがって、出力端子ＣＡＰ+ の電
位は、この引き上げられた電位ＶＥＥがＣＡＰ+ の電位
に加えられて２ＶＥＥとなる。ＰチャンネルＭＯＳ１０
３ａ、及びＮチャンネルＭＯＳ１０３ｂがそれぞれオン
しているので、２倍に昇圧された電位２ＶＥＥは、Ｐチ
ャンネルＭＯＳ１０３ａ及びＮチャンネルＭＯＳ１０３
ｂを介して出力端子ＶＥＥ２へ出力される。これによ
り、平滑用キャパシタＣ２０の両端の電圧は２ＶＥＥと
なる。なお、この場合、昇圧パルス信号ＣＫ２のタイミ
ングにおいて全ての他のＭＯＳはオフし、オンすること
はない。
圧パルス信号ＣＫ１がローレベルになると、上記Ｐチャ
ンネルＭＯＳ１０１及びＮチャンネルＭＯＳ１０２がそ
れぞれオフする。それから、図５のタイミングにしたが
って昇圧パルス信号ＣＫ２がローレベルからハイレベル
に変化すると、この変化に同期して、出力端子Ｂ０及び
Ｂ２からローレベルの信号、出力端子Ｂ１及びＢ３から
ハイレベルの信号がそれぞれ対応する昇圧レベル出力回
路１００の入力端子に対して出力される。この結果、昇
圧レベル出力回路１００において、ＰチャンネルＭＯＳ
１０４ａ及びＮチャンネルＭＯＳ１０４ｂがそれぞれオ
ンするので、出力端子ＣＡＰ- の電位が電源電圧ＶＥＥ
に引き上げられる。したがって、出力端子ＣＡＰ+ の電
位は、この引き上げられた電位ＶＥＥがＣＡＰ+ の電位
に加えられて２ＶＥＥとなる。ＰチャンネルＭＯＳ１０
３ａ、及びＮチャンネルＭＯＳ１０３ｂがそれぞれオン
しているので、２倍に昇圧された電位２ＶＥＥは、Ｐチ
ャンネルＭＯＳ１０３ａ及びＮチャンネルＭＯＳ１０３
ｂを介して出力端子ＶＥＥ２へ出力される。これによ
り、平滑用キャパシタＣ２０の両端の電圧は２ＶＥＥと
なる。なお、この場合、昇圧パルス信号ＣＫ２のタイミ
ングにおいて全ての他のＭＯＳはオフし、オンすること
はない。
【０１４６】そして、図５のタイミングにしたがって昇
圧パルス信号ＣＫ２がローレベルになると、Ｐチャンネ
ルＭＯＳ１０３ａ・１０４ａ及びＮチャンネルＭＯＳ１
０３ｂ・１０４ｂがそれぞれオフする。それから、図５
のタイミングにしたがって昇圧パルス信号ＣＫ３がロー
レベルからハイレベルに変化すると、この変化に同期し
て、出力端子Ｃ０及びＣ２からローレベルの信号、出力
端子Ｃ１及びＣ３からハイレベルの信号がそれぞれ対応
する昇圧レベル出力回路１００の入力端子に対して出力
される。この結果、昇圧レベル出力回路１００におい
て、ＰチャンネルＭＯＳ１０６ａ及びＮチャンネルＭＯ
Ｓ１０６ｂがそれぞれオンするので、出力端子ＣＡＰ-
の電位が電源電圧２ＶＥＥに引き上げられる。したがっ
て、出力端子ＣＡＰ+ の電位は、この引き上げられた電
位２ＶＥＥがＣＡＰ+の電位ＶＥＥに加えられて３ＶＥ
Ｅとなる。ＰチャンネルＭＯＳ１０５ａ及びＮチャンネ
ルＭＯＳ１０５ｂがそれぞれオンするので、この３ＶＥ
Ｅの電位が出力端子ＶＥＥ３に出力される。これによ
り、平滑用キャパシタＣ３０が充電され、平滑用キャパ
シタＣ３０の両端の電圧は３ＶＥＥとなる。なお、この
場合、昇圧パルス信号ＣＫ３のタイミングにおいて全て
の他のＭＯＳはオフし、オンすることはない。
圧パルス信号ＣＫ２がローレベルになると、Ｐチャンネ
ルＭＯＳ１０３ａ・１０４ａ及びＮチャンネルＭＯＳ１
０３ｂ・１０４ｂがそれぞれオフする。それから、図５
のタイミングにしたがって昇圧パルス信号ＣＫ３がロー
レベルからハイレベルに変化すると、この変化に同期し
て、出力端子Ｃ０及びＣ２からローレベルの信号、出力
端子Ｃ１及びＣ３からハイレベルの信号がそれぞれ対応
する昇圧レベル出力回路１００の入力端子に対して出力
される。この結果、昇圧レベル出力回路１００におい
て、ＰチャンネルＭＯＳ１０６ａ及びＮチャンネルＭＯ
Ｓ１０６ｂがそれぞれオンするので、出力端子ＣＡＰ-
の電位が電源電圧２ＶＥＥに引き上げられる。したがっ
て、出力端子ＣＡＰ+ の電位は、この引き上げられた電
位２ＶＥＥがＣＡＰ+の電位ＶＥＥに加えられて３ＶＥ
Ｅとなる。ＰチャンネルＭＯＳ１０５ａ及びＮチャンネ
ルＭＯＳ１０５ｂがそれぞれオンするので、この３ＶＥ
Ｅの電位が出力端子ＶＥＥ３に出力される。これによ
り、平滑用キャパシタＣ３０が充電され、平滑用キャパ
シタＣ３０の両端の電圧は３ＶＥＥとなる。なお、この
場合、昇圧パルス信号ＣＫ３のタイミングにおいて全て
の他のＭＯＳはオフし、オンすることはない。
【０１４７】その後、図５のタイミングにしたがって昇
圧パルス信号ＣＫ３がローレベルになると、Ｐチャンネ
ルＭＯＳ１０５ａ・１０６ａおよびＮチャンネルＭＯＳ
１０５ｂ・１０６ｂがそれぞれオフする。それから、図
５のタイミングにしたがって昇圧パルス信号ＣＫ４がロ
ーレベルからハイレベルに変化すると、この変化に同期
して、出力端子Ｄ２からローレベルの信号、出力端子Ｄ
３からハイレベルの信号がそれぞれ対応する昇圧レベル
出力回路１００の入力端子に対して出力される。この結
果、昇圧レベル出力回路１００において、Ｐチャンネル
ＭＯＳ１０８ａ及びＮチャンネルＭＯＳ１０８ｂがそれ
ぞれオンするので、出力端子ＶＥＥ３の電位が出力端子
ＣＡＰ- に印加され、該出力端子ＣＡＰ- の電位が３Ｖ
ＥＥに引き上げられる。したがって、出力端子ＣＡＰ+
の電位は、この引き上げられた電位３ＶＥＥがＣＡＰ+
の電位（ＶＥＥ）に加えられて４ＶＥＥとなる。
圧パルス信号ＣＫ３がローレベルになると、Ｐチャンネ
ルＭＯＳ１０５ａ・１０６ａおよびＮチャンネルＭＯＳ
１０５ｂ・１０６ｂがそれぞれオフする。それから、図
５のタイミングにしたがって昇圧パルス信号ＣＫ４がロ
ーレベルからハイレベルに変化すると、この変化に同期
して、出力端子Ｄ２からローレベルの信号、出力端子Ｄ
３からハイレベルの信号がそれぞれ対応する昇圧レベル
出力回路１００の入力端子に対して出力される。この結
果、昇圧レベル出力回路１００において、Ｐチャンネル
ＭＯＳ１０８ａ及びＮチャンネルＭＯＳ１０８ｂがそれ
ぞれオンするので、出力端子ＶＥＥ３の電位が出力端子
ＣＡＰ- に印加され、該出力端子ＣＡＰ- の電位が３Ｖ
ＥＥに引き上げられる。したがって、出力端子ＣＡＰ+
の電位は、この引き上げられた電位３ＶＥＥがＣＡＰ+
の電位（ＶＥＥ）に加えられて４ＶＥＥとなる。
【０１４８】一方、図５のタイミングにしたがって昇圧
パルス信号ＣＫ４がローレベルからハイレベルに変化す
ると、この変化に同期して、出力端子Ｄ０からローレベ
ルの信号、出力端子Ｄ１からハイレベルの信号がそれぞ
れ対応する昇圧レベル出力回路１００の入力端子に対し
て出力される。この結果、昇圧レベル出力回路１００に
おいて、ＰチャンネルＭＯＳ１０７ａ、及びＮチャンネ
ルＭＯＳ１０７ｂがそれぞれオンしているので、４倍に
昇圧された電位４ＶＥＥは、ＰチャンネルＭＯＳ１０７
ａ及びＮチャンネルＭＯＳ１０７ｂを介して出力端子Ｖ
ＯＵＴへ出力される。
パルス信号ＣＫ４がローレベルからハイレベルに変化す
ると、この変化に同期して、出力端子Ｄ０からローレベ
ルの信号、出力端子Ｄ１からハイレベルの信号がそれぞ
れ対応する昇圧レベル出力回路１００の入力端子に対し
て出力される。この結果、昇圧レベル出力回路１００に
おいて、ＰチャンネルＭＯＳ１０７ａ、及びＮチャンネ
ルＭＯＳ１０７ｂがそれぞれオンしているので、４倍に
昇圧された電位４ＶＥＥは、ＰチャンネルＭＯＳ１０７
ａ及びＮチャンネルＭＯＳ１０７ｂを介して出力端子Ｖ
ＯＵＴへ出力される。
【０１４９】以上のように、繰り返し入力される昇圧パ
ルス信号ＣＫ１乃至ＣＫ４のタイミングに応じて上記動
作が繰り返し行われ、出力端子ＣＡＰ+ からは昇圧パル
ス信号ＣＫ１の周期毎にＶＥＥが、出力端子ＶＯＵＴ及
び出力端子ＶＥＥ２からは昇圧パルス信号ＣＫ２の周期
毎に電源電圧の２倍の電位２ＶＥＥが、出力端子ＶＥＥ
３からは昇圧パルス信号ＣＫ３の周期毎に電源電圧の３
倍の電位３ＶＥＥが、出力端子ＶＯＵＴからは昇圧パル
ス信号ＣＫ４の周期毎に電源電圧の４倍の電位４ＶＥＥ
がそれぞれ出力される。
ルス信号ＣＫ１乃至ＣＫ４のタイミングに応じて上記動
作が繰り返し行われ、出力端子ＣＡＰ+ からは昇圧パル
ス信号ＣＫ１の周期毎にＶＥＥが、出力端子ＶＯＵＴ及
び出力端子ＶＥＥ２からは昇圧パルス信号ＣＫ２の周期
毎に電源電圧の２倍の電位２ＶＥＥが、出力端子ＶＥＥ
３からは昇圧パルス信号ＣＫ３の周期毎に電源電圧の３
倍の電位３ＶＥＥが、出力端子ＶＯＵＴからは昇圧パル
ス信号ＣＫ４の周期毎に電源電圧の４倍の電位４ＶＥＥ
がそれぞれ出力される。
【０１５０】本実施の形態に係る昇圧装置によれば、以
上のように、電源電圧の整数倍の複数の昇圧レベルを取
り出すことができ、且つ、昇圧レベル設定レジスタ回路
５０のレジスタ値を外部機器等によりコマンドにてセッ
トすることによって、外付けの回路を変更することな
く、昇圧レベルの設定を容易に行うことができる。
上のように、電源電圧の整数倍の複数の昇圧レベルを取
り出すことができ、且つ、昇圧レベル設定レジスタ回路
５０のレジスタ値を外部機器等によりコマンドにてセッ
トすることによって、外付けの回路を変更することな
く、昇圧レベルの設定を容易に行うことができる。
【０１５１】つまり、本実施の形態の昇圧装置によれ
ば、ただ一つの昇圧装置にて、電源電圧の整数倍の複数
の昇圧レベルを取り出すことができ、且つ、ユーザサイ
ドで自由に昇圧レベルを設定できるので、ユーザからの
要望仕様に応じて、その都度、一から設計し直すことが
不要となり、システムの共通化を容易に実現可能であ
る。しかも、仕様が異なる毎に、外付けの回路配線等を
変更することが不要となるので、量産性に優れている。
ば、ただ一つの昇圧装置にて、電源電圧の整数倍の複数
の昇圧レベルを取り出すことができ、且つ、ユーザサイ
ドで自由に昇圧レベルを設定できるので、ユーザからの
要望仕様に応じて、その都度、一から設計し直すことが
不要となり、システムの共通化を容易に実現可能であ
る。しかも、仕様が異なる毎に、外付けの回路配線等を
変更することが不要となるので、量産性に優れている。
【０１５２】なお、本発明は、上記の実施の形態に限定
されるものではなく、本発明の範囲内で種々の変更が可
能である。
されるものではなく、本発明の範囲内で種々の変更が可
能である。
【０１５３】
【発明の効果】請求項１に係る発明の昇圧装置は、以上
のように、ｎを２以上の整数とし、上記電源電圧を最高
ｎ倍まで昇圧することを示す昇圧レベルを設定する昇圧
レベル設定回路と、それぞれ所定の周期を有し互いに所
定の位相差で変化する複数の昇圧パルス信号を出力する
昇圧パルス信号発生回路と、設定された昇圧レベルに応
じて変化する昇圧制御信号を上記昇圧パルス信号に同期
して出力する昇圧制御回路と、上記昇圧制御信号に基づ
いて、ｎ倍までの各整数倍に段階的に上記電源電圧を昇
圧することを繰り返し行うと共に、上記電源電圧及び各
段階の昇圧レベルのそれぞれを、該電源電圧又は各段階
の昇圧レベルに対応した各出力端子から、上記各昇圧パ
ルス信号の周期毎に出力する昇圧レベル出力回路とを備
え、上記昇圧レベル設定回路はレジスタ回路であり、上
記昇圧制御回路は、上記レジスタ回路のレジスタ値をデ
コードして設定された昇圧レベルを特定する設定レベル
特定回路と、上記設定レベル特定回路の出力に基づい
て、上記昇圧制御信号を出力する昇圧制御信号生成回路
とを備えたものである。
のように、ｎを２以上の整数とし、上記電源電圧を最高
ｎ倍まで昇圧することを示す昇圧レベルを設定する昇圧
レベル設定回路と、それぞれ所定の周期を有し互いに所
定の位相差で変化する複数の昇圧パルス信号を出力する
昇圧パルス信号発生回路と、設定された昇圧レベルに応
じて変化する昇圧制御信号を上記昇圧パルス信号に同期
して出力する昇圧制御回路と、上記昇圧制御信号に基づ
いて、ｎ倍までの各整数倍に段階的に上記電源電圧を昇
圧することを繰り返し行うと共に、上記電源電圧及び各
段階の昇圧レベルのそれぞれを、該電源電圧又は各段階
の昇圧レベルに対応した各出力端子から、上記各昇圧パ
ルス信号の周期毎に出力する昇圧レベル出力回路とを備
え、上記昇圧レベル設定回路はレジスタ回路であり、上
記昇圧制御回路は、上記レジスタ回路のレジスタ値をデ
コードして設定された昇圧レベルを特定する設定レベル
特定回路と、上記設定レベル特定回路の出力に基づい
て、上記昇圧制御信号を出力する昇圧制御信号生成回路
とを備えたものである。
【０１５４】それゆえ、昇圧レベル設定回路を介して昇
圧レベルを設定するだけで、昇圧パルス信号に同期して
電源電圧が設定された昇圧レベルまで段階的に昇圧さ
れ、各段階の昇圧レベルが出力されるので、ユーザの要
望仕様に応じてその都度設計することが不要となる。こ
の結果、どのようなシステムにも組み込みが可能とな
り、システムの共通化を容易に実現できる。しかも、設
定した昇圧レベル毎に、外付けの回路要素を変更するこ
とや回路配線を変更すること等が不要となるので、量産
性に優れた昇圧装置を提供できる。
圧レベルを設定するだけで、昇圧パルス信号に同期して
電源電圧が設定された昇圧レベルまで段階的に昇圧さ
れ、各段階の昇圧レベルが出力されるので、ユーザの要
望仕様に応じてその都度設計することが不要となる。こ
の結果、どのようなシステムにも組み込みが可能とな
り、システムの共通化を容易に実現できる。しかも、設
定した昇圧レベル毎に、外付けの回路要素を変更するこ
とや回路配線を変更すること等が不要となるので、量産
性に優れた昇圧装置を提供できる。
【０１５５】また、上記昇圧レベル設定回路はレジスタ
回路であり、上記昇圧制御回路は、上記レジスタ回路の
レジスタ値をデコードして設定された昇圧レベルを特定
する設定レベル特定回路と、上記設定レベル特定回路の
出力に基づいて、上記昇圧制御信号を出力する昇圧制御
信号生成回路とを備えたものである。
回路であり、上記昇圧制御回路は、上記レジスタ回路の
レジスタ値をデコードして設定された昇圧レベルを特定
する設定レベル特定回路と、上記設定レベル特定回路の
出力に基づいて、上記昇圧制御信号を出力する昇圧制御
信号生成回路とを備えたものである。
【０１５６】それゆえ、上記昇圧レベル設定回路はレジ
スタ回路であるので、外部機器等を介して該レジスタ回
路に昇圧レベルをコマンドにより設定できる。これによ
り、よりシステマティックな昇圧装置を実現できるとい
う効果を併せて奏する。
スタ回路であるので、外部機器等を介して該レジスタ回
路に昇圧レベルをコマンドにより設定できる。これによ
り、よりシステマティックな昇圧装置を実現できるとい
う効果を併せて奏する。
【０１５７】請求項２に係る発明の昇圧装置は、以上の
ように、請求項１に記載の昇圧装置において、上記昇圧
レベル出力回路は、第１及び第２電極を有する電荷供給
用キャパシタと、上記電源電圧と上記第１電極との間に
接続された第１スイッチ回路と、上記第２電極とグラン
ドとの間に接続された第２スイッチ回路と、上記電源電
圧と上記第２電極との間に接続された第３スイッチ回路
と、それぞれ上記第１電極に接続され、それぞれの閉状
態時に、該第１電極の電位を出力する複数のスイッチ回
路からなる出力スイッチ群と、上記の出力スイッチ群の
各スイッチ回路に対応して設けられ、各閉状態時に、上
記の出力スイッチ群の対応するスイッチ回路からの電位
を上記第２電極に印加して該第２電極の電位を引き上げ
る複数のスイッチからなる電位引上スイッチ群と、閉状
態時に上記の第１電極の電位を対応する段階の昇圧レベ
ルとして出力する第４スイッチ回路とを備えたものであ
る。
ように、請求項１に記載の昇圧装置において、上記昇圧
レベル出力回路は、第１及び第２電極を有する電荷供給
用キャパシタと、上記電源電圧と上記第１電極との間に
接続された第１スイッチ回路と、上記第２電極とグラン
ドとの間に接続された第２スイッチ回路と、上記電源電
圧と上記第２電極との間に接続された第３スイッチ回路
と、それぞれ上記第１電極に接続され、それぞれの閉状
態時に、該第１電極の電位を出力する複数のスイッチ回
路からなる出力スイッチ群と、上記の出力スイッチ群の
各スイッチ回路に対応して設けられ、各閉状態時に、上
記の出力スイッチ群の対応するスイッチ回路からの電位
を上記第２電極に印加して該第２電極の電位を引き上げ
る複数のスイッチからなる電位引上スイッチ群と、閉状
態時に上記の第１電極の電位を対応する段階の昇圧レベ
ルとして出力する第４スイッチ回路とを備えたものであ
る。
【０１５８】それゆえ、請求項１に記載の昇圧装置の効
果に加えて、出力スイッチ群の各スイッチ回路は、第１
電極に接続されているので、閉状態にあるスイッチ回路
を介して第１電極の各電位（第１電極−グランド間の各
電位差である各昇圧時の電位）を出力することができ
る。
果に加えて、出力スイッチ群の各スイッチ回路は、第１
電極に接続されているので、閉状態にあるスイッチ回路
を介して第１電極の各電位（第１電極−グランド間の各
電位差である各昇圧時の電位）を出力することができ
る。
【０１５９】上記効果に加えて、以上のように、第２電
極の電位が引き上げられることによって、第１電極の電
位がその分だけ昇圧され、第１電極の電位は設定された
昇圧レベルとして第４スイッチ回路を介して出力するこ
とができるという効果を併せて奏する。
極の電位が引き上げられることによって、第１電極の電
位がその分だけ昇圧され、第１電極の電位は設定された
昇圧レベルとして第４スイッチ回路を介して出力するこ
とができるという効果を併せて奏する。
【０１６０】請求項３に係る発明の昇圧装置は、以上の
ように、請求項２に記載の昇圧装置において、上記昇圧
パルス信号発生回路は、第１昇圧パルス信号から第ｎ昇
圧パルス信号までのｎ個の昇圧パルス信号を出力し、上
記昇圧レベル出力回路は、第１昇圧パルス信号に同期し
て上記の第１及び第２スイッチ回路を閉状態に制御し、
上記電荷供給用キャパシタを電源電圧に充電し、第２昇
圧パルス信号に同期して上記の第３スイッチ回路を閉状
態に制御し、上記第２電極に電源電圧の電位を印加して
上記第１電極の電位を電源電圧の２倍の電位に昇圧さ
せ、以降同様に第ｎ昇圧パルス信号に同期して上記の出
力スイッチ群および上記の電位引上スイッチ群の開閉状
態を制御し、上記第２電極に電源電圧の（ｎ−１）倍の
電位を印加して上記第１電極の電位を電源電圧のｎ倍の
電位に昇圧させるものである。
ように、請求項２に記載の昇圧装置において、上記昇圧
パルス信号発生回路は、第１昇圧パルス信号から第ｎ昇
圧パルス信号までのｎ個の昇圧パルス信号を出力し、上
記昇圧レベル出力回路は、第１昇圧パルス信号に同期し
て上記の第１及び第２スイッチ回路を閉状態に制御し、
上記電荷供給用キャパシタを電源電圧に充電し、第２昇
圧パルス信号に同期して上記の第３スイッチ回路を閉状
態に制御し、上記第２電極に電源電圧の電位を印加して
上記第１電極の電位を電源電圧の２倍の電位に昇圧さ
せ、以降同様に第ｎ昇圧パルス信号に同期して上記の出
力スイッチ群および上記の電位引上スイッチ群の開閉状
態を制御し、上記第２電極に電源電圧の（ｎ−１）倍の
電位を印加して上記第１電極の電位を電源電圧のｎ倍の
電位に昇圧させるものである。
【０１６１】それゆえ、請求項２に記載の昇圧装置によ
る効果に加えて、各昇圧パルス信号に同期して出力スイ
ッチ群から各段階の昇圧レベルである２倍乃至ｎ倍の電
位を周期的に取り出すことができるという効果を併せて
奏する。
る効果に加えて、各昇圧パルス信号に同期して出力スイ
ッチ群から各段階の昇圧レベルである２倍乃至ｎ倍の電
位を周期的に取り出すことができるという効果を併せて
奏する。
【０１６２】請求項４に係る発明の昇圧装置は、以上の
ように、請求項１に記載の昇圧装置において、上記出力
端子のうち少なくとも１つは、複数の昇圧レベルを出力
し、上記複数の昇圧レベルはそれぞれ、各昇圧レベルに
対応する昇圧パルス信号の周期毎に出力されるものであ
る。
ように、請求項１に記載の昇圧装置において、上記出力
端子のうち少なくとも１つは、複数の昇圧レベルを出力
し、上記複数の昇圧レベルはそれぞれ、各昇圧レベルに
対応する昇圧パルス信号の周期毎に出力されるものであ
る。
【０１６３】それゆえ、請求項１に記載の昇圧装置の効
果に加えて、１つの出力端子から、電源電圧の整数倍の
複数の昇圧レベルを取り出すことができるという効果を
併せて奏する。
果に加えて、１つの出力端子から、電源電圧の整数倍の
複数の昇圧レベルを取り出すことができるという効果を
併せて奏する。
【図１】本発明に係る昇圧装置の構成を示すブロック図
である。
である。
【図２】上記昇圧装置の条件デコーダ回路の回路構成例
を示す回路図である。
を示す回路図である。
【図３】上記昇圧装置の昇圧パルス選択回路の回路構成
例を示す回路図である。
例を示す回路図である。
【図４】上記昇圧装置の昇圧レベル出力回路の回路構成
例を示す回路図である。
例を示す回路図である。
【図５】上記昇圧装置の昇圧パルス発生回路から出力さ
れるパルス信号の波形を示す波形図である。
れるパルス信号の波形を示す波形図である。
【図６】従来の昇圧回路の構成例を示す回路図である。
【図７】従来の他の昇圧回路の構成例を示す回路図であ
る。
る。
【図８】図７の昇圧回路の要部のタイミングチャートで
ある。
ある。
【図９】従来の更に他の昇圧回路の構成例を示す回路図
である。
である。
５０ 昇圧レベル設定レジスタ回路（昇圧レベル設定
回路） ６０ 条件デコーダ回路（昇圧制御回路、設定レベル
特定回路） ８０ 昇圧パルス選択回路（昇圧制御回路、昇圧制御
信号生成回路） １００ 昇圧レベル出力回路 １１０ 昇圧パルス発生回路（昇圧パルス信号発生回
路） Ｃ１０ 電荷供給用キャパシタ Ｃ２０ 平滑用キャパシタ Ｃ３０ 平滑用キャパシタ Ｃ４０ 平滑用キャパシタ １３４ ＮＯＲ回路
回路） ６０ 条件デコーダ回路（昇圧制御回路、設定レベル
特定回路） ８０ 昇圧パルス選択回路（昇圧制御回路、昇圧制御
信号生成回路） １００ 昇圧レベル出力回路 １１０ 昇圧パルス発生回路（昇圧パルス信号発生回
路） Ｃ１０ 電荷供給用キャパシタ Ｃ２０ 平滑用キャパシタ Ｃ３０ 平滑用キャパシタ Ｃ４０ 平滑用キャパシタ １３４ ＮＯＲ回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/07
G09G 3/18
H02J 1/00
Claims (4)
- 【請求項１】複数の出力端子を備え、電源電圧を昇圧す
る昇圧装置であって、 ｎを２以上の整数とし、上記電源電圧を最高ｎ倍まで昇
圧することを示す昇圧レベルを設定する昇圧レベル設定
回路と、 それぞれ所定の周期を有し互いに所定の位相差で変化す
る複数の昇圧パルス信号を出力する昇圧パルス信号発生
回路と、 設定された昇圧レベルに応じて変化する昇圧制御信号を
上記昇圧パルス信号に同期して出力する昇圧制御回路
と、 上記昇圧制御信号に基づいて、ｎ倍までの各整数倍に段
階的に上記電源電圧を昇圧することを繰り返し行うと共
に、上記電源電圧及び各段階の昇圧レベルのそれぞれ
を、該電源電圧又は各段階の昇圧レベルに対応した各出
力端子から、上記各昇圧パルス信号の周期毎に出力する
昇圧レベル出力回路とを備え、 上記昇圧レベル設定回路はレジスタ回路であり、 上記昇圧制御回路は、 上記レジスタ回路のレジスタ値をデコードして設定され
た昇圧レベルを特定する設定レベル特定回路と、 上記設定レベル特定回路の出力に基づいて、上記昇圧制
御信号を出力する昇圧制御信号生成回路とを備えた こと
を特徴とする昇圧装置。 - 【請求項２】上記昇圧レベル出力回路は、 第１及び第２電極を有する電荷供給用キャパシタと、 上記電源電圧と上記第１電極との間に接続された第１ス
イッチ回路と、 上記第２電極とグランドとの間に接続された第２スイッ
チ回路と、 上記電源電圧と上記第２電極との間に接続された第３ス
イッチ回路と、 それぞれ上記第１電極に接続され、それぞれの閉状態時
に、該第１電極の電位を出力する複数のスイッチ回路か
らなる出力スイッチ群と、 上記の出力スイッチ群の各スイッチ回路に対応して設け
られ、各閉状態時に、上記の出力スイッチ群の対応する
スイッチ回路からの電位を上記第２電極に印加して該第
２電極の電位を引き上げる複数のスイッチからなる電位
引上スイッチ群と、 閉状態時に上記第１電極の電位を対応する段階の昇圧レ
ベルとして出力する第４スイッチ回路とを備えたことを
特徴とする請求項１に記載の昇圧装置。 - 【請求項３】上記昇圧パルス信号発生回路は、第１昇圧
パルス信号から第ｎ昇圧パルス信号までのｎ個の昇圧パ
ルス信号を出力し、 上記昇圧レベル出力回路は、 第１昇圧パルス信号に同期して上記の第１及び第２スイ
ッチ回路を閉状態に制御し、上記電荷供給用キャパシタ
を電源電圧に充電し、 第２昇圧パルス信号に同期して上記の第３スイッチ回路
を閉状態に制御し、上記第２電極に電源電圧の電位を印
加して上記第１電極の電位を電源電圧の２倍の電位に昇
圧させ、 以降同様に第ｎ昇圧パルス信号に同期して上記の出力ス
イッチ群および上記の電位引上スイッチ群の開閉状態を
制御し、上記第２電極に電源電圧の（ｎ−１）倍の電位
を印加して上記第１電極の電位を電源電圧のｎ倍の電位
に昇圧させることを特徴とする請求項２に記載の昇圧装
置。 - 【請求項４】上記出力端子のうち少なくとも１つは、複
数の昇圧レベルを出力し、 上記複数の昇圧レベルはそれぞれ、各昇圧レベルに対応
する昇圧パルス信号の周期毎に出力されることを特徴と
する請求項１に記載の昇圧装置。
Priority Applications (4)
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|---|---|---|---|
| JP17910698A JP3506912B2 (ja) | 1998-06-25 | 1998-06-25 | 昇圧装置 |
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| KR1019990021817A KR100299261B1 (ko) | 1998-06-25 | 1999-06-11 | 승압장치 |
| US09/333,272 US6043998A (en) | 1998-06-25 | 1999-06-15 | Voltage multiplying device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17910698A JP3506912B2 (ja) | 1998-06-25 | 1998-06-25 | 昇圧装置 |
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| Publication Number | Publication Date |
|---|---|
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| JP3506912B2 true JP3506912B2 (ja) | 2004-03-15 |
Family
ID=16060137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17910698A Expired - Lifetime JP3506912B2 (ja) | 1998-06-25 | 1998-06-25 | 昇圧装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6043998A (ja) |
| JP (1) | JP3506912B2 (ja) |
| KR (1) | KR100299261B1 (ja) |
| TW (1) | TW448606B (ja) |
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| KR101189278B1 (ko) * | 2006-04-18 | 2012-10-09 | 삼성디스플레이 주식회사 | 디지털 아날로그 변환기 및 표시 장치의 구동 방법 |
| FR2960661B1 (fr) * | 2010-05-27 | 2013-04-05 | Sagemcom Broadband Sas | Dispositif d'alimentation auxiliaire d'un equipement sur un bus d'alimentation limite en courant |
| CN109495134B (zh) * | 2018-11-19 | 2022-12-09 | 西安理工大学 | 一种基于测井电缆的数据通讯传输系统及数据传输方法 |
| CN112910320A (zh) * | 2019-12-04 | 2021-06-04 | 广东美的白色家电技术创新中心有限公司 | 高压集成电路、智能功率模块及驱动控制方法 |
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|---|---|---|---|---|
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| JPS6260471A (ja) * | 1985-09-10 | 1987-03-17 | Toshiba Corp | 倍電圧整流回路 |
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| JP2783044B2 (ja) * | 1992-03-23 | 1998-08-06 | 日本電気株式会社 | 昇圧回路 |
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| US5491623A (en) * | 1994-09-23 | 1996-02-13 | Fluke Corporation | Voltage multiplier using switched capacitance technique |
| US5486992A (en) * | 1995-01-09 | 1996-01-23 | The United States Of America As Represented By The Secretary Of The Army | High voltage direct current power supply with feedback control and circuit protection |
| US5481447A (en) * | 1995-04-27 | 1996-01-02 | Fluke Corporation | Switched capacitance voltage multiplier with commutation |
| US5808883A (en) * | 1996-02-15 | 1998-09-15 | Harris Corporation | DC-to-DC converter having charge pump and associated methods |
| US5625544A (en) * | 1996-04-25 | 1997-04-29 | Programmable Microelectronics Corp. | Charge pump |
| US5790393A (en) * | 1997-01-22 | 1998-08-04 | Exar Corporation | Voltage multiplier with adjustable output level |
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1998
- 1998-06-25 JP JP17910698A patent/JP3506912B2/ja not_active Expired - Lifetime
-
1999
- 1999-06-07 TW TW088109428A patent/TW448606B/zh not_active IP Right Cessation
- 1999-06-11 KR KR1019990021817A patent/KR100299261B1/ko not_active IP Right Cessation
- 1999-06-15 US US09/333,272 patent/US6043998A/en not_active Expired - Lifetime
Also Published As
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