JP2002171158A - ラッチ回路および液晶表示装置 - Google Patents
ラッチ回路および液晶表示装置Info
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- JP2002171158A JP2002171158A JP2000364654A JP2000364654A JP2002171158A JP 2002171158 A JP2002171158 A JP 2002171158A JP 2000364654 A JP2000364654 A JP 2000364654A JP 2000364654 A JP2000364654 A JP 2000364654A JP 2002171158 A JP2002171158 A JP 2002171158A
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Abstract
(57)【要約】
【課題】 回路規模を削減可能なラッチ回路および液晶
駆動回路を提供する。 【解決手段】 本発明の液晶駆動回路内の映像信号電極
駆動回路５３は、デジタル映像信号を所定のタイミング
で順次ラッチするデータ転送回路部１と、データ転送回
路部１でラッチした各ラッチ信号を同タイミングでラッ
チするレベルシフト機能搭載ロードラッチ回路部３ａ
と、このロードラッチ回路部３ａでラッチされた信号を
アナログ画素電圧に変換するＤＡ変換回路部４とを有す
る。レベルシフト機能搭載ロードラッチ回路部３ａは、
データ転送回路部１の出力振幅を液晶表示装置が正常に
動作する程度まで大きくした状態でラッチ動作を行う。
このため、別個にレベルシフト回路を設ける必要がなく
なり、その分、液晶駆動回路の構成を簡略化できる。
駆動回路を提供する。 【解決手段】 本発明の液晶駆動回路内の映像信号電極
駆動回路５３は、デジタル映像信号を所定のタイミング
で順次ラッチするデータ転送回路部１と、データ転送回
路部１でラッチした各ラッチ信号を同タイミングでラッ
チするレベルシフト機能搭載ロードラッチ回路部３ａ
と、このロードラッチ回路部３ａでラッチされた信号を
アナログ画素電圧に変換するＤＡ変換回路部４とを有す
る。レベルシフト機能搭載ロードラッチ回路部３ａは、
データ転送回路部１の出力振幅を液晶表示装置が正常に
動作する程度まで大きくした状態でラッチ動作を行う。
このため、別個にレベルシフト回路を設ける必要がなく
なり、その分、液晶駆動回路の構成を簡略化できる。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧振幅を変換し
てデータをラッチするラッチ回路と、この種のラッチ回
路を内蔵する液晶表示装置とに関する。
てデータをラッチするラッチ回路と、この種のラッチ回
路を内蔵する液晶表示装置とに関する。
【０００２】
【従来の技術】液晶表示装置は、薄型、軽量および低消
費電力で、低電圧動作が可能なことから、多種多様な分
野で広範に利用されている。特に、ノート型コンピュー
タや携帯電話などの携帯電子機器の表示装置として用い
られることが多い。液晶表示装置に駆動回路を一体化す
ると、装置の小型化、価格の低減、および信頼性の向上
を図ることができるため、駆動回路一体型の液晶表示装
置の開発が盛んに行われている。
費電力で、低電圧動作が可能なことから、多種多様な分
野で広範に利用されている。特に、ノート型コンピュー
タや携帯電話などの携帯電子機器の表示装置として用い
られることが多い。液晶表示装置に駆動回路を一体化す
ると、装置の小型化、価格の低減、および信頼性の向上
を図ることができるため、駆動回路一体型の液晶表示装
置の開発が盛んに行われている。
【０００３】図５はこの種の駆動回路一体型の液晶表示
装置の概略構成図であり、ＴＦＴを用いたアクティブマ
トリクス駆動による駆動回路一体型の液晶表示装置の構
成を示している。図５の液晶表示装置は、各走査電極
（走査線）と各映像信号電極（信号線）との交差部にあ
る画素ごとに、スイッチング素子であるＴＦＴ５１を集
積した構造になっている。ＴＦＴ５１のゲート端子は走
査電極駆動回路５２により駆動され、ドレイン端子には
映像信号電極駆動回路５３からのアナログ映像信号が供
給される。また、ＴＦＴ５１のソース端子には、液晶容
量Ｃ１と補助容量Ｃ２が接続されている。
装置の概略構成図であり、ＴＦＴを用いたアクティブマ
トリクス駆動による駆動回路一体型の液晶表示装置の構
成を示している。図５の液晶表示装置は、各走査電極
（走査線）と各映像信号電極（信号線）との交差部にあ
る画素ごとに、スイッチング素子であるＴＦＴ５１を集
積した構造になっている。ＴＦＴ５１のゲート端子は走
査電極駆動回路５２により駆動され、ドレイン端子には
映像信号電極駆動回路５３からのアナログ映像信号が供
給される。また、ＴＦＴ５１のソース端子には、液晶容
量Ｃ１と補助容量Ｃ２が接続されている。
【０００４】走査電極駆動回路５２からの制御信号によ
って、ＴＦＴ５１はスイッチング動作を行う。ＴＦＴ５
１がオンすると、映像信号電極駆動回路５３から出力さ
れたアナログ映像信号はＴＦＴ５１に接続された信号線
に供給される。
って、ＴＦＴ５１はスイッチング動作を行う。ＴＦＴ５
１がオンすると、映像信号電極駆動回路５３から出力さ
れたアナログ映像信号はＴＦＴ５１に接続された信号線
に供給される。
【０００５】図６は映像信号電極駆動回路５３の概略構
成図である。図６の映像信号電極駆動回路５３は、デー
タ転送回路部１、レベルシフト回路部２、ロードラッチ
回路部３、およびＤＡ変換回路部４を有する。
成図である。図６の映像信号電極駆動回路５３は、デー
タ転送回路部１、レベルシフト回路部２、ロードラッチ
回路部３、およびＤＡ変換回路部４を有する。
【０００６】データ転送回路部１は、外部からのデジタ
ル映像信号を所定のタイミングで順次ラッチして出力す
る。レベルシフト回路部２は、データ転送回路部１から
出力された各ラッチ信号の電圧振幅を大きくする。レベ
ルシフト回路部２の出力はロードラッチ回路部３でラッ
チされた後、ＤＡ変換回路部４でアナログ画素電圧に変
換されて各信号線に供給される。
ル映像信号を所定のタイミングで順次ラッチして出力す
る。レベルシフト回路部２は、データ転送回路部１から
出力された各ラッチ信号の電圧振幅を大きくする。レベ
ルシフト回路部２の出力はロードラッチ回路部３でラッ
チされた後、ＤＡ変換回路部４でアナログ画素電圧に変
換されて各信号線に供給される。
【０００７】図６のようなレベルシフト回路部２を設け
る理由は、外部のコントローラＩＣは低電源電圧で駆動
するのに対し、液晶表示装置は高電源電圧で駆動するた
めである。
る理由は、外部のコントローラＩＣは低電源電圧で駆動
するのに対し、液晶表示装置は高電源電圧で駆動するた
めである。
【０００８】図７は図６のレベルシフト回路部２とロー
ドラッチ回路部３の詳細構成を示すブロック図である。
ロードラッチ回路部３は、レベルシフト回路部２の出力
を反転出力する第１の同期式インバータ回路１１と、第
１の同期式インバータ回路１１の出力を反転出力するイ
ンバータ回路１２と、インバータ回路１２の出力を反転
してインバータ回路１２の入力側にフィードバックする
第２の同期式インバータ回路１３とを有する。
ドラッチ回路部３の詳細構成を示すブロック図である。
ロードラッチ回路部３は、レベルシフト回路部２の出力
を反転出力する第１の同期式インバータ回路１１と、第
１の同期式インバータ回路１１の出力を反転出力するイ
ンバータ回路１２と、インバータ回路１２の出力を反転
してインバータ回路１２の入力側にフィードバックする
第２の同期式インバータ回路１３とを有する。
【０００９】
【発明が解決しようとする課題】液晶表示装置を小型化
するためには、画素アレイ部と液晶駆動回路を同一のガ
ラス基板上に形成する必要がある。ところが、このガラ
ス基板には外部のコントローラＩＣよりも電圧振幅の大
きい信号を供給しなければならないため、ガラス基板上
にレベルシフト回路を設けてレベル変換を行う必要があ
る。
するためには、画素アレイ部と液晶駆動回路を同一のガ
ラス基板上に形成する必要がある。ところが、このガラ
ス基板には外部のコントローラＩＣよりも電圧振幅の大
きい信号を供給しなければならないため、ガラス基板上
にレベルシフト回路を設けてレベル変換を行う必要があ
る。
【００１０】ところが、ガラス基板上にレベルシフト回
路を設けると、液晶表示装置の小型化が妨げられてしま
う。特に、最近では、液晶表示装置のパネル面以外の領
域をなるべく狭小にして外形サイズを小型化する狭額縁
化に対する要求が高くなっているが、ガラス基板上にレ
ベルシフト回路を設けると、狭額縁化が困難になる。
路を設けると、液晶表示装置の小型化が妨げられてしま
う。特に、最近では、液晶表示装置のパネル面以外の領
域をなるべく狭小にして外形サイズを小型化する狭額縁
化に対する要求が高くなっているが、ガラス基板上にレ
ベルシフト回路を設けると、狭額縁化が困難になる。
【００１１】本発明は、このような点に鑑みてなされた
ものであり、その目的は、回路規模を削減可能なラッチ
回路および液晶駆動回路を提供することにある。
ものであり、その目的は、回路規模を削減可能なラッチ
回路および液晶駆動回路を提供することにある。
【００１２】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、入力信号をラッチした信号を出力す
るラッチ回路において、制御信号が所定の論理のときに
反転動作を行う第１の同期式インバータ回路と、前記制
御信号が前記所定の論理とは逆の論理のときに反転動作
を行う第２の同期式インバータ回路と、前記第１および
第２の同期式インバータ回路の各出力端子に入力端子が
接続されるインバータ回路と、を備え、前記第１の同期
式インバータ回路の入力端子に前記入力信号が供給さ
れ、前記インバータ回路の出力端子は前記第２の同期式
インバータ回路の入力端子に接続され、前記インバータ
回路の出力端子から前記入力信号をラッチした信号が出
力され、前記第１の同期式インバータ回路は、第１の電
圧振幅の前記入力信号を反転増幅して、前記第１の電圧
振幅よりも大きい第２の電圧振幅の信号を出力する。
ために、本発明は、入力信号をラッチした信号を出力す
るラッチ回路において、制御信号が所定の論理のときに
反転動作を行う第１の同期式インバータ回路と、前記制
御信号が前記所定の論理とは逆の論理のときに反転動作
を行う第２の同期式インバータ回路と、前記第１および
第２の同期式インバータ回路の各出力端子に入力端子が
接続されるインバータ回路と、を備え、前記第１の同期
式インバータ回路の入力端子に前記入力信号が供給さ
れ、前記インバータ回路の出力端子は前記第２の同期式
インバータ回路の入力端子に接続され、前記インバータ
回路の出力端子から前記入力信号をラッチした信号が出
力され、前記第１の同期式インバータ回路は、第１の電
圧振幅の前記入力信号を反転増幅して、前記第１の電圧
振幅よりも大きい第２の電圧振幅の信号を出力する。
【００１３】本発明では、入力信号をラッチする際、入
力信号の電圧振幅を大きくした状態でラッチ動作を行う
ようにしたため、ラッチ回路とは別個にレベルシフト回
路を設ける必要がなくなり、回路規模を削減できる。
力信号の電圧振幅を大きくした状態でラッチ動作を行う
ようにしたため、ラッチ回路とは別個にレベルシフト回
路を設ける必要がなくなり、回路規模を削減できる。
【００１４】
【発明の実施の形態】以下、本発明に係るラッチ回路お
よび液晶表示装置について、図面を参照しながら具体的
に説明する。
よび液晶表示装置について、図面を参照しながら具体的
に説明する。
【００１５】本実施形態の液晶表示装置は、画素単位で
ＴＦＴを設けたアクティブマトリクス型のものであり、
図５と同様に、各信号線を駆動する映像信号電極駆動回
路５３と、各走査線を駆動する走査電極駆動回路５２と
を備えている。
ＴＦＴを設けたアクティブマトリクス型のものであり、
図５と同様に、各信号線を駆動する映像信号電極駆動回
路５３と、各走査線を駆動する走査電極駆動回路５２と
を備えている。
【００１６】図１は映像信号電極駆動回路５３の一実施
形態のブロック図である。図１の映像信号電極駆動回路
５３は、デジタル映像信号を所定のタイミングで順次ラ
ッチするデータ転送回路部１と、データ転送回路部１で
ラッチした各ラッチ信号を同タイミングでラッチするレ
ベルシフト機能搭載ロードラッチ回路部３ａと、このロ
ードラッチ回路部３ａでラッチされた信号をアナログ画
素電圧に変換するＤＡ変換回路部４とを有する。
形態のブロック図である。図１の映像信号電極駆動回路
５３は、デジタル映像信号を所定のタイミングで順次ラ
ッチするデータ転送回路部１と、データ転送回路部１で
ラッチした各ラッチ信号を同タイミングでラッチするレ
ベルシフト機能搭載ロードラッチ回路部３ａと、このロ
ードラッチ回路部３ａでラッチされた信号をアナログ画
素電圧に変換するＤＡ変換回路部４とを有する。
【００１７】データ転送回路部１には、外部のコントロ
ーラＩＣからデジタル映像信号が供給される。データ転
送回路部１は、コントローラＩＣと同様に低電源電圧で
駆動しており、電圧振幅の小さいラッチ信号を出力す
る。
ーラＩＣからデジタル映像信号が供給される。データ転
送回路部１は、コントローラＩＣと同様に低電源電圧で
駆動しており、電圧振幅の小さいラッチ信号を出力す
る。
【００１８】レベルシフト機能搭載ロードラッチ回路部
３ａは、データ転送回路部１の出力振幅を液晶表示装置
が正常に動作する程度まで大きくした状態でラッチ動作
を行う。
３ａは、データ転送回路部１の出力振幅を液晶表示装置
が正常に動作する程度まで大きくした状態でラッチ動作
を行う。
【００１９】図２はレベルシフト機能搭載ロードラッチ
回路部３ａの詳細構成を示す回路図である。図２に示す
ように、ロードラッチ回路部３ａは、データ転送回路部
１の出力振幅を大きくして反転動作を行う第１の同期式
インバータ回路１１ａと、第１の同期式インバータ回路
１１ａの出力を反転出力するインバータ回路１２と、イ
ンバータ回路１２の出力を反転して入力側にフィードバ
ックする第２の同期式インバータ回路１３とを有する。
回路部３ａの詳細構成を示す回路図である。図２に示す
ように、ロードラッチ回路部３ａは、データ転送回路部
１の出力振幅を大きくして反転動作を行う第１の同期式
インバータ回路１１ａと、第１の同期式インバータ回路
１１ａの出力を反転出力するインバータ回路１２と、イ
ンバータ回路１２の出力を反転して入力側にフィードバ
ックする第２の同期式インバータ回路１３とを有する。
【００２０】第１の同期式インバータ回路１１ａは、電
源電圧ＶDD1と接地電圧ＶSS1との間に直列接続されたPM
OSトランジスタ（第１および第２のトランジスタ）Ｐ
１，Ｐ２、NMOSトランジスタ（第３および第４のトラン
ジスタ）Ｎ１，Ｎ２と、PMOSトランジスタＰ１，Ｐ２の
接続点ａとNMOSトランジスタＮ１，Ｎ２の接続点ｂとの
間に直列接続されたPMOSトランジスタ（第５のトランジ
スタ）Ｐ３およびNMOSトランジスタ（第６のトランジス
タ）Ｎ３とを有する。
源電圧ＶDD1と接地電圧ＶSS1との間に直列接続されたPM
OSトランジスタ（第１および第２のトランジスタ）Ｐ
１，Ｐ２、NMOSトランジスタ（第３および第４のトラン
ジスタ）Ｎ１，Ｎ２と、PMOSトランジスタＰ１，Ｐ２の
接続点ａとNMOSトランジスタＮ１，Ｎ２の接続点ｂとの
間に直列接続されたPMOSトランジスタ（第５のトランジ
スタ）Ｐ３およびNMOSトランジスタ（第６のトランジス
タ）Ｎ３とを有する。
【００２１】NMOSトランジスタＮ１のゲート端子にはデ
ータ転送回路部１の出力ＩＮが供給され、NMOSトランジ
スタＮ３のゲート端子にはデータ転送回路部１の反転出
力/INが供給され、NMOSトランジスタＮ２のゲート端子
にはロード信号LOADが供給され、PMOSトランジスタＰ１
のゲート端子にはロード信号の反転信号/LOADが供給さ
れる。
ータ転送回路部１の出力ＩＮが供給され、NMOSトランジ
スタＮ３のゲート端子にはデータ転送回路部１の反転出
力/INが供給され、NMOSトランジスタＮ２のゲート端子
にはロード信号LOADが供給され、PMOSトランジスタＰ１
のゲート端子にはロード信号の反転信号/LOADが供給さ
れる。
【００２２】また、PMOSトランジスタＰ２のゲート端子
はPMOSトランジスタＰ３とNMOSトランジスタＮ３の接続
点ｃに接続され、PMOSトランジスタＰ３のゲート端子は
PMOSトランジスタＰ２とNMOSトランジスタＮ１の接続点
ｄに接続されている。この接続点ｄにはインバータ回路
１２の入力端子と第２の同期式インバータ回路１３の出
力端子とが接続されている。
はPMOSトランジスタＰ３とNMOSトランジスタＮ３の接続
点ｃに接続され、PMOSトランジスタＰ３のゲート端子は
PMOSトランジスタＰ２とNMOSトランジスタＮ１の接続点
ｄに接続されている。この接続点ｄにはインバータ回路
１２の入力端子と第２の同期式インバータ回路１３の出
力端子とが接続されている。
【００２３】ロード信号LOADがハイレベルになると、PM
OSトランジスタＰ１がオンして接続点ａが電源電圧ＶDD
1になり、また、NMOSトランジスタＮ２がオンして接続
点ｂが接地電圧ＶSS1になる。
OSトランジスタＰ１がオンして接続点ａが電源電圧ＶDD
1になり、また、NMOSトランジスタＮ２がオンして接続
点ｂが接地電圧ＶSS1になる。
【００２４】このとき、データ転送回路部１の出力ＩＮ
がハイレベルであれば、NMOSトランジスタＮ１がオンし
て接続点ｄは接地電圧ＶSS1になる。一方、データ転送
回路部１の出力ＩＮがローレベルであれば、NMOSトラン
ジスタＮ３がオンして接続点ｃはローレベルになり、こ
れによって、PMOSトランジスタＰ２がオンして接続点ｄ
は電源電圧ＶDD1になる。
がハイレベルであれば、NMOSトランジスタＮ１がオンし
て接続点ｄは接地電圧ＶSS1になる。一方、データ転送
回路部１の出力ＩＮがローレベルであれば、NMOSトラン
ジスタＮ３がオンして接続点ｃはローレベルになり、こ
れによって、PMOSトランジスタＰ２がオンして接続点ｄ
は電源電圧ＶDD1になる。
【００２５】このように、第１の同期式インバータ回路
１１ａは、ロード信号LOADがハイレベルの間、データ転
送回路部１の出力ＩＮを反転増幅し、ハイレベル側をＶ
DD1とし、ローレベル側をＶSS1とする信号に変換する。
１１ａは、ロード信号LOADがハイレベルの間、データ転
送回路部１の出力ＩＮを反転増幅し、ハイレベル側をＶ
DD1とし、ローレベル側をＶSS1とする信号に変換する。
【００２６】第２の同期式インバータ回路１３は、ロー
ド信号LOADがローレベルの間、インバータ回路１２の出
力を反転してインバータ回路１２の入力側にフィードバ
ックする。
ド信号LOADがローレベルの間、インバータ回路１２の出
力を反転してインバータ回路１２の入力側にフィードバ
ックする。
【００２７】図２の回路と従来の図７の回路とを比較す
ると、図７の回路はロードラッチ回路３とは別個にレベ
ルシフト回路２を必要としていたが、図２の回路はロー
ドラッチ回路３ａの内部でレベルシフト動作を行ってい
る。このため、別個にレベルシフト回路を設ける必要が
なくなり、その分、液晶表示装置の構成を簡略化でき、
小型化が可能になる。
ると、図７の回路はロードラッチ回路３とは別個にレベ
ルシフト回路２を必要としていたが、図２の回路はロー
ドラッチ回路３ａの内部でレベルシフト動作を行ってい
る。このため、別個にレベルシフト回路を設ける必要が
なくなり、その分、液晶表示装置の構成を簡略化でき、
小型化が可能になる。
【００２８】（第２の実施形態）第２の実施形態は、図
１とは異なる回路構成でレベルシフト機能搭載ロードラ
ッチ回路を実現したものである。
１とは異なる回路構成でレベルシフト機能搭載ロードラ
ッチ回路を実現したものである。
【００２９】図３はレベルシフト機能搭載ロードラッチ
回路１１ｂの第２の実施形態の回路図であり、この回路
１１ｂ以外の構成は第１の実施形態と同じである。
回路１１ｂの第２の実施形態の回路図であり、この回路
１１ｂ以外の構成は第１の実施形態と同じである。
【００３０】図３のレベルシフト機能搭載ロードラッチ
回路１１ｂは、電源電圧ＶDD1と接地電圧ＶSS1との間に
直列接続されたPMOSトランジスタ（第１、第２および第
３のトランジスタ）Ｐ11，Ｐ12，Ｐ13およびNMOSトラン
ジスタ（第４および第５のトランジスタ）Ｎ11，Ｎ12
と、PMOSトランジスタＰ11，Ｐ12の接続点ｈとNMOSトラ
ンジスタＮ11，Ｎ12の接続点ｉとの間に直列接続された
PMOSトランジスタ（第６および第７のトランジスタ）Ｐ
14，Ｐ15およびNMOSトランジスタ（第８のトランジス
タ）Ｎ13とを有する。
回路１１ｂは、電源電圧ＶDD1と接地電圧ＶSS1との間に
直列接続されたPMOSトランジスタ（第１、第２および第
３のトランジスタ）Ｐ11，Ｐ12，Ｐ13およびNMOSトラン
ジスタ（第４および第５のトランジスタ）Ｎ11，Ｎ12
と、PMOSトランジスタＰ11，Ｐ12の接続点ｈとNMOSトラ
ンジスタＮ11，Ｎ12の接続点ｉとの間に直列接続された
PMOSトランジスタ（第６および第７のトランジスタ）Ｐ
14，Ｐ15およびNMOSトランジスタ（第８のトランジス
タ）Ｎ13とを有する。
【００３１】PMOSトランジスタＰ13およびNMOSトランジ
スタＮ11のゲート端子にはデータ転送回路部１の出力Ｉ
Ｎが供給され、PMOSトランジスタＰ15およびNMOSトラン
ジスタＮ13のゲート端子にはデータ転送回路部１の反転
出力/INが供給される。
スタＮ11のゲート端子にはデータ転送回路部１の出力Ｉ
Ｎが供給され、PMOSトランジスタＰ15およびNMOSトラン
ジスタＮ13のゲート端子にはデータ転送回路部１の反転
出力/INが供給される。
【００３２】PMOSトランジスタＰ11のゲート端子にはロ
ード信号の反転信号／LOADが供給され、NMOSトランジス
タＮ12のゲート端子にはロード信号LOADが供給される。
PMOSトランジスタＰ12のゲート端子にはPMOSトランジス
タＰ15とNMOSトランジスタＮ13の接続点ｊの電圧が供給
され、PMOSトランジスタＰ14のゲート端子にはPMOSトラ
ンジスタＰ13とNMOSトランジスタＮ11の接続点ｋの電圧
が供給される。
ード信号の反転信号／LOADが供給され、NMOSトランジス
タＮ12のゲート端子にはロード信号LOADが供給される。
PMOSトランジスタＰ12のゲート端子にはPMOSトランジス
タＰ15とNMOSトランジスタＮ13の接続点ｊの電圧が供給
され、PMOSトランジスタＰ14のゲート端子にはPMOSトラ
ンジスタＰ13とNMOSトランジスタＮ11の接続点ｋの電圧
が供給される。
【００３３】図３の回路において、ロード信号LOADがハ
イレベルになると、接続点ｈは電源電圧ＶDD1に、接続
点ｉは接地電圧ＶSS1になる。したがって、データ転送
回路部１の出力ＩＮがハイレベルのときは、NMOSトラン
ジスタＮ11がオンして接続点ｄは接地電圧ＶSS1にな
る。一方、データ転送回路部１の出力ＩＮがローレベル
のときは、NMOSトランジスタＮ13がオンしてPMOSトラン
ジスタＰ12，Ｐ13がオンするため、接続点ｄが電源電圧
ＶDD1になる。
イレベルになると、接続点ｈは電源電圧ＶDD1に、接続
点ｉは接地電圧ＶSS1になる。したがって、データ転送
回路部１の出力ＩＮがハイレベルのときは、NMOSトラン
ジスタＮ11がオンして接続点ｄは接地電圧ＶSS1にな
る。一方、データ転送回路部１の出力ＩＮがローレベル
のときは、NMOSトランジスタＮ13がオンしてPMOSトラン
ジスタＰ12，Ｐ13がオンするため、接続点ｄが電源電圧
ＶDD1になる。
【００３４】このように、図３の回路は、図２の回路と
同様に、データ転送回路部１の出力ＩＮを反転増幅して
出力する。また、図３の回路の場合、接続点ｈ，ｉの間
に３つのトランジスタ（Ｐ12，Ｐ13，Ｎ11）および（Ｐ
14，Ｐ15，Ｎ13）がそれぞれ直列接続されているため、
データ転送回路部１の出力ＩＮの論理が切り替わる瞬間
に貫通電流が流れるおそれがなくなり、図２の回路より
も消費電力を低減できる。
同様に、データ転送回路部１の出力ＩＮを反転増幅して
出力する。また、図３の回路の場合、接続点ｈ，ｉの間
に３つのトランジスタ（Ｐ12，Ｐ13，Ｎ11）および（Ｐ
14，Ｐ15，Ｎ13）がそれぞれ直列接続されているため、
データ転送回路部１の出力ＩＮの論理が切り替わる瞬間
に貫通電流が流れるおそれがなくなり、図２の回路より
も消費電力を低減できる。
【００３５】上述した第１および第２の実施形態では、
外部のコントローラＩＣから液晶表示装置にデジタル画
素データを入力する例を説明したが、アナログ画素電圧
を入力してもよい。この場合、映像信号電極駆動回路５
３の構成が図１とは異なるものになる。
外部のコントローラＩＣから液晶表示装置にデジタル画
素データを入力する例を説明したが、アナログ画素電圧
を入力してもよい。この場合、映像信号電極駆動回路５
３の構成が図１とは異なるものになる。
【００３６】図４は外部からアナログ画素電圧を入力す
る場合の映像信号電極駆動回路５３ａの構成を示すブロ
ック図である。図４の液晶駆動回路は、スタートパルス
を順にシフトさせてシフトパルスを出力するシフトレジ
スタ２１と、シフトレジスタ２１から出力されたシフト
パルスをラッチするラッチ回路部２２と、ラッチ回路部
２２の出力に応じてオン・オフ制御されるアナログスイ
ッチ２３とを有し、アナログスイッチ２３の一端はビデ
オバスＢ１に、他端は信号線に接続されている。
る場合の映像信号電極駆動回路５３ａの構成を示すブロ
ック図である。図４の液晶駆動回路は、スタートパルス
を順にシフトさせてシフトパルスを出力するシフトレジ
スタ２１と、シフトレジスタ２１から出力されたシフト
パルスをラッチするラッチ回路部２２と、ラッチ回路部
２２の出力に応じてオン・オフ制御されるアナログスイ
ッチ２３とを有し、アナログスイッチ２３の一端はビデ
オバスＢ１に、他端は信号線に接続されている。
【００３７】図４のラッチ回路部２２は、図２または図
３の回路と同様に構成されている。すなわち、図４のラ
ッチ回路部２２は、シフトレジスタ２１から出力された
各シフトパルスの電圧振幅を大きくした状態でラッチ動
作を行う。
３の回路と同様に構成されている。すなわち、図４のラ
ッチ回路部２２は、シフトレジスタ２１から出力された
各シフトパルスの電圧振幅を大きくした状態でラッチ動
作を行う。
【００３８】図４の回路の場合も、ラッチ回路部２２に
レベルシフト機能を持たせることにより、別個にレベル
シフト回路を設ける必要がなくなり、液晶駆動回路の構
成を簡略化できる。
レベルシフト機能を持たせることにより、別個にレベル
シフト回路を設ける必要がなくなり、液晶駆動回路の構
成を簡略化できる。
【００３９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、入力信号をラッチする際、ラッチ回路内部で入力
信号の電圧振幅を大きくした状態でラッチ動作を行うよ
うにしたため、ラッチ回路とは別個にレベルシフト回路
を設ける必要がなくなり、回路規模を削減できる。特
に、本発明は、外部のコントローラＩＣからの信号をレ
ベル変換する必要のある液晶駆動回路に適用することに
より、液晶駆動回路の回路構成を簡略化でき、駆動回路
一体型の液晶表示装置を実現しやすくなる。
れば、入力信号をラッチする際、ラッチ回路内部で入力
信号の電圧振幅を大きくした状態でラッチ動作を行うよ
うにしたため、ラッチ回路とは別個にレベルシフト回路
を設ける必要がなくなり、回路規模を削減できる。特
に、本発明は、外部のコントローラＩＣからの信号をレ
ベル変換する必要のある液晶駆動回路に適用することに
より、液晶駆動回路の回路構成を簡略化でき、駆動回路
一体型の液晶表示装置を実現しやすくなる。
【図１】映像信号電極駆動回路の一実施形態のブロック
図。
図。
【図２】レベルシフト機能搭載ロードラッチ回路部の詳
細構成を示す回路図。
細構成を示す回路図。
【図３】図１とは異なる回路構成でレベルシフト機能搭
載ロードラッチ回路を実現した場合の回路図。
載ロードラッチ回路を実現した場合の回路図。
【図４】外部からアナログ画素電圧を入力する場合の液
晶駆動回路の構成を示すブロック図。
晶駆動回路の構成を示すブロック図。
【図５】従来の駆動回路一体型の液晶表示装置の概略構
成図。
成図。
【図６】映像信号電極駆動回路の概略構成図。
【図７】図６のレベルシフト回路部とロードラッチ回路
部の詳細構成を示すブロック図。
部の詳細構成を示すブロック図。
１ データ転送回路部 ２ レベルシフト回路部 ３ ロードラッチ回路部 ４ ＤＡ変換回路部 １１，１１ａ，１１ｂ 第１の同期式インバータ回路 １２ インバータ回路 １３ 第２の同期式インバータ回路 ２１ シフトレジスタ ２２ ラッチ回路部 ２３ アナログスイッチ ５１ ＴＦＴ ５２ 走査電極駆動回路 ５３ 映像信号電極駆動回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｈ０３Ｋ 3/356 Ｅ Ｆターム(参考） 2H093 NA16 NA80 NC13 NC22 NC23 NC24 NC25 NC26 NC34 ND49 5C006 BB16 BC12 BC20 BF03 BF04 BF27 BF32 BF34 BF46 EB05 FA43 5C080 AA10 BB05 DD25 DD27 FF11 JJ02 JJ03 5J034 AB05 CB01 DB08
Claims (5)
- 【請求項１】入力信号をラッチした信号を出力するラッ
チ回路において、 制御信号が所定の論理のときに反転動作を行う第１の同
期式インバータ回路と、 前記制御信号が前記所定の論理とは逆の論理のときに反
転動作を行う第２の同期式インバータ回路と、 前記第１および第２の同期式インバータ回路の各出力端
子に入力端子が接続されるインバータ回路と、を備え、 前記第１の同期式インバータ回路の入力端子に前記入力
信号が供給され、 前記インバータ回路の出力端子は前記第２の同期式イン
バータ回路の入力端子に接続され、 前記インバータ回路の出力端子から前記入力信号をラッ
チした信号が出力され、 前記第１の同期式インバータ回路は、第１の電圧振幅の
前記入力信号を反転増幅して、前記第１の電圧振幅より
も大きい第２の電圧振幅の信号を出力することを特徴と
するラッチ回路。 - 【請求項２】前記第１の同期式インバータ回路は、 第１および第２の電圧端子間に直列接続された第１〜第
４のトランジスタと、 前記第１および第２のトランジスタの接続点と前記第３
および第４のトランジスタの接続点との間に直列接続さ
れた第５および第６のトランジスタと、を有し、 前記第１、第２および第５のトランジスタは第１導電型
であり、 前記第３、第４および第６のトランジスタは第２導電型
であり、 前記第１および第４のトランジスタは、前記制御信号が
前記所定の論理のときにオンし、 前記第３のトランジスタのゲート端子には前記入力信号
が供給され、 前記第６のトランジスタのゲート端子には前記入力信号
の反転信号が供給され、 前記第２のトランジスタのゲート端子には、前記第５お
よび第６のトランジスタの接続点の電圧が供給され、 前記第５のトランジスタのゲート端子には、前記第２お
よび第３のトランジスタの接続点の電圧が供給され、 前記第５のトランジスタのゲート端子は、前記インバー
タ回路の入力端子に接続されることを特徴とする請求項
１に記載のラッチ回路。 - 【請求項３】前記第１の同期式インバータ回路は、 第１および第２の電圧端子間に直列接続された第１〜第
５のトランジスタと、 前記第１および第２のトランジスタの接続点と前記第４
および第５のトランジスタの接続点との間に直列接続さ
れた第６〜第８のトランジスタと、を有し、 前記第１、第２、第３、第６および第７のトランジスタ
は第１導電型であり、前記第４、第５および第８のトラ
ンジスタは第２導電型であり、 前記第１および第５のトランジスタは、前記制御信号が
前記所定の論理のときにオンし、 前記第３および第４のトランジスタのゲート端子には前
記入力信号が供給され、 前記第７および第８のトランジスタのゲート端子には前
記入力信号の反転信号が供給され、 前記第２のトランジスタのゲート端子には、前記第７お
よび第８のトランジスタの接続点の電圧が供給され、 前記第６のトランジスタのゲート端子には、前記第３お
よび第４のトランジスタの接続点の電圧が供給され、 前記第６のトランジスタのゲート端子は、前記インバー
タ回路の入力端子に接続されることを特徴とする請求項
１に記載のラッチ回路。 - 【請求項４】縦横に列設される信号線および走査線と、 前記信号線および走査線の各交点付近に設けられ、対応
する信号線および走査線に接続される表示素子と、 前記信号線のそれぞれを駆動する信号線駆動回路と、 前記走査線のそれぞれを駆動する走査線駆動回路と、を
備えた液晶表示装置において、 前記信号線駆動回路は、 デジタル画素信号を所定のタイミングで順次ラッチする
第１のラッチ回路と、前記第１のラッチ回路でラッチし
た複数のデータを同一のタイミングで同時にラッチする
第２のラッチ回路と、 前記第２のラッチ回路でラッチしたデータをアナログ電
圧に変換して各信号線に供給するＤＡ変換回路と、を備
え、 前記第２のラッチ回路は、請求項１〜３のいずれかに記
載のラッチ回路で構成されることを特徴とする液晶表示
装置。 - 【請求項５】縦横に列設される信号線および走査線と、 前記信号線および走査線の各交点付近に設けられ、対応
する信号線および走査線に接続される表示素子と、 前記信号線のそれぞれを駆動する信号線駆動回路と、 前記走査線のそれぞれを駆動する走査線駆動回路と、を
備えた液晶表示装置において、 前記信号線駆動回路は、 信号線のそれぞれに対応して設けられ、アナログ画素電
圧を対応する信号線に供給するか否かを切り替える複数
のアナログスイッチと、 前記アナログスイッチのオン・オフを制御する制御信号
をラッチする請求項１〜３のいずれかに記載のラッチ回
路と、を備えることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000364654A JP2002171158A (ja) | 2000-11-30 | 2000-11-30 | ラッチ回路および液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000364654A JP2002171158A (ja) | 2000-11-30 | 2000-11-30 | ラッチ回路および液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002171158A true JP2002171158A (ja) | 2002-06-14 |
Family
ID=18835556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000364654A Withdrawn JP2002171158A (ja) | 2000-11-30 | 2000-11-30 | ラッチ回路および液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002171158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7489262B2 (en) | 2006-04-18 | 2009-02-10 | Samsung Electronics Co., Ltd. | Digital to analog converter having integrated level shifter and method for using same to drive display device |
-
2000
- 2000-11-30 JP JP2000364654A patent/JP2002171158A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7489262B2 (en) | 2006-04-18 | 2009-02-10 | Samsung Electronics Co., Ltd. | Digital to analog converter having integrated level shifter and method for using same to drive display device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070427 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080205 |