JP2004173239A - クロックドインバータ、ｎａｎｄ、ｎｏｒ及びシフトレジスタ - Google Patents

Abstract

【課題】 トランジスタは、作製工程や使用する基板の相違によって生じるゲート長及びゲート幅並びにゲート絶縁膜の膜厚バラツキなどに起因して、そのしきい値電圧にバラツキが生じる。
【解決手段】 本発明は、直列に接続された第１及び第２のトランジスタと、直列に接続された第３及び第４のトランジスタからなる補償回路とを具備したクロックドインバータにおいて、前記第３及び前記第４のトランジスタの各ゲートは互いに接続され、前記第３及び前記第４のトランジスタの各ドレインは、前記第１のトランジスタのゲートに接続され、前記第１及び前記第４のトランジスタの各ソースは電気的に第１の電源に接続され、前記第２のトランジスタのソースは電気的に第２の電源に接続され、前記第３のトランジスタのソースに入力される信号の振幅は電源電圧の幅よりも小さいことを特徴とする。
【選択図】 図６

Description

本発明は、クロックドインバータに係る技術分野に関する。またクロックドインバータを単位回路として構成したシフトレジスタに係る技術分野に関する。さらに、ＮＡＮＤ、ＮＯＲなどの電気回路に係る技術分野に属する。

近年、液晶表示装置や発光装置などの表示装置は、携帯機器向けの需要の増加から、活発に開発が進められている。特に絶縁体上に多結晶半導体（ポリシリコン）により形成されたトランジスタを用いて、画素及び駆動回路（以下内部回路と表記）を一体形成する技術は、小型化及び低消費電力化に大きく貢献するため、活発に開発が進められている。絶縁体上に形成された内部回路は、ＦＰＣ等を介してコントローラＩＣ等（以下外部回路と表記）と接続され、その動作が制御される。

内部回路の電源電位は通常１０Ｖ程度であり、一方、外部回路を構成するＩＣは、内部回路よりも低い電源電位で動作するため、通常３Ｖ程度の振幅の信号を作成する。この３Ｖ程度の振幅の信号を用いて内部回路を正確に動作させるために、各段にレベルシフト部を配置した構成のシフトレジスタがある（例えば、特許文献１参考）。

特開２０００−３３９９８５号公報（第３−６頁参照）

図１１（Ａ）はクロックドインバータの回路図、図１１（Ｂ）はクロックドインバータのロジックシンボル、図１１（Ｃ）はＮＡＮＤの回路図、図１１（Ｄ）はＮＯＲの回路図を示す。

内部回路でレベルシフトしようとすると、駆動回路の占有面積の増大、波形の遅延や鈍りから周波数特性の低下等の問題を生じる。更に、特許文献１のように、電流駆動型のレベルシフタを使用すると、ＴＦＴ特性の隣接間バラツキを抑制する必要がある。また、外部回路にレベルシフタを配置すると、ＩＣ等の部品数の増加から筐体の大型化、作製費用の増加、レベルシフトによる消費電力の増加等の問題が発生する。従って、３Ｖ程度の振幅の信号をレベルシフトせずに用いることが好ましい。

よって、本発明は、上述の実情を鑑み、外部回路にレベルシフタを配置せずにシフトレジスタを提供することで、筐体の小型化、作製費用の削減、消費電力の削減を実現することを課題とする。さらに内部回路にレベルシフタを配置せずにシフトレジスタを提供することで、ＣＫの波形の遅延や鈍りの問題、内部回路に配置された電源線の電圧降下の問題を解決し、内部回路における駆動回路の占有面積の小型化、消費電力の削減、高周波数動作を実現することを課題とする。

また、ＴＦＴは、作製工程や使用する基板の相違によって生じるゲート長及びゲート幅並びにゲート絶縁膜の膜厚バラツキ等に起因して、そのしきい値電圧にバラツキが生じ、想定していた値と異なる場合がある。この場合、「１」と「０」の２つの論理レベルを扱うディジタル回路では、３Ｖ程度の小さい振幅の信号を用いると、しきい値バラツキの影響を受けて、正確に動作しない場合が生じる。

よって、ＴＦＴの特性バラツキによる影響を緩和して、正確に動作を行うクロックドインバータ、シフトレジスタを提供することを課題とする。

また、従来のＮＡＮＤ、ＮＯＲに対して、低入力負荷かつ高出力能力をもつＮＡＮＤ、ＮＯＲを提供することを課題とする。

本発明は、上述の課題を鑑み、下記の手段を講じる。

本発明は、直列に接続された第１及び第２のトランジスタと、直列に接続された第３及び第４のトランジスタからなる補償回路とを具備したクロックドインバータにおいて、前記第３及び前記第４のトランジスタの各ゲートは互いに接続され、前記第３及び前記第４のトランジスタの各ドレインは、前記第１のトランジスタのゲートに接続され、前記第１及び前記第４のトランジスタの各ソースは電気的に第１の電源に接続され、前記第２のトランジスタのソースは電気的に第２の電源に接続され、前記第３のトランジスタのソースに入力される信号の振幅は電源電圧の幅よりも小さいことを特徴とする。

前記第１の電源は高電位電源であり、前記第２の電源は低電位電源であり、前記第１及び前記第４トランジスタはＰ型トランジスタであり、前記第２及び前記第３トランジスタはＮ型トランジスタであることを特徴とする。

前記第１の電源は低電位電源であり、前記第２の電源は高電位電源であり、前記第１及び前記第４トランジスタはＮ型トランジスタであり、前記第２及び前記第３トランジスタはＰ型トランジスタであることを特徴とする。

並列に接続された第１及び第２トランジスタ、並びに前記第１及び前記第２トランジスタと直列に接続された第３トランジスタと、直列に接続された第４及び第５トランジスタからなる補償回路とを具備したＮＡＮＤにおいて、前記第４及び前記第５トランジスタの各ゲートは互いに接続され、前記第４及び前記第５トランジスタの各ドレインは、前記第３トランジスタのゲートに接続され、前記第１及び前記第２トランジスタの各ソースは電気的に高電位電源に接続され、前記第３及び前記第５トランジスタの各ソースは電気的に低電位電源に接続され、前記第１、前記第２、前記第４及び前記第５トランジスタの各ゲート並びに前記第４トランジスタのソースに入力される信号の振幅は電源電圧の幅よりも小さいことを特徴とする。

並列に接続された第１及び第２トランジスタ、並びに前記第１及び前記第２トランジスタと直列に接続された第３トランジスタと、直列に接続された第４及び第５トランジスタからなる補償回路とを具備したＮＯＲにおいて、前記第４及び前記第５トランジスタの各ゲートは互いに接続され、前記第４及び前記第５トランジスタの各ドレインは、前記第３トランジスタのゲートに接続され、前記第１及び前記第２トランジスタの各ソースは電気的に低電位電源に接続され、前記第３及び前記第５トランジスタの各ソースは電気的に高電位電源に接続され、前記第１、前記第２、前記第４及び前記第５トランジスタのゲート並びに前記第４トランジスタのソースに入力される信号の振幅は電源電圧の幅よりも小さいことを特徴とする。

直列に接続された第１乃至第３のトランジスタと、直列に接続された第４及び第５のトランジスタからなる補償回路とを具備したクロックドインバータにより構成されるシフトレジスタであって、前記第１及び前記第５トランジスタの各ソースは電気的に第１の電源に接続され、前記第３トランジスタのソースは電気的に第２の電源に接続され、前記第１トランジスタのゲートは前記補償回路の出力端子に接続され、第ｎ段に配置された前記補償回路の入力端子には第（ｎ−１）段で発生したパルスが入力され、第ｎ段に配置された前記第４トランジスタのソースには第（ｎ−２）段で発生したパルス又はクロック信号が入力されることを特徴とする。

上記構成を有する本発明は、ＴＦＴのしきい値のバラツキによる影響を緩和して、回路の電源電圧幅より小さい電圧振幅の信号をレベルシフトせずに動作させることができ、高周波動作、低電圧動作が可能なクロックドインバータ、シフトレジスタを提供する。また、低入力負荷かつ高出力能力をもつＮＡＮＤ、ＮＯＲを提供する。

また外部回路にレベルシフタを配置せずに構成することで、筐体の小型化、作製費用の削減、消費電力の削減を実現する。さらに内部回路にレベルシフタを配置せずにシフトレジスタを提供することで、ＣＫの波形の遅延や鈍りの問題、内部回路に配置された電源線の電圧降下の問題を解決し、内部回路における駆動回路の占有面積の小型化、消費電力の削減、高周波数動作を実現する。

尚、クロックドインバータとは図１１に示すタイプだけでなく、図１（Ａ）の１０、図１（Ｃ）の１０、図２（Ａ）の１０、図２（Ｃ）の１０、図３（Ａ）の１０、１７、図３（Ｃ）の１０、１７、図１２（Ａ）のように、図１１（Ａ）のクロックドインバータを変形した、直接クロック信号が入力されないタイプも含むものとする。

第１又は第２の構成を有する本発明は、２段前の信号を用いることで、ＴＦＴを所望のタイミングでオンさせることができる。

第３又は第４の構成を有する本発明は、補償回路の入力端子に複数のインバータを接続させることで、補償回路が有するＴＦＴのしきい値電圧が所望の値以下であっても、該ＴＦＴがオンするタイミングを遅延させ、リーク電流が流れるタイミングを遅延させることができる。また補償回路が有するＴＦＴのしきい値電圧が所望の値以上の場合には、リーク電流の発生を抑制することができる。

第５又は第６の構成を有する本発明では、クロックドインバータが有するＴＦＴの電流能力を大きく設定することで、正確に保持を行い、また立ち下がり時又は立ち上がり時に鈍りのない安定した波形の信号を供給することができる。

また本発明は、ダブルゲートのＴＦＴ（直列に接続された２つのＴＦＴ）をシングルゲートのＴＦＴに変えることができる。その結果、ＴＦＴのゲート幅を大きく設定する必要はなく、またＴＦＴのサイズを小さくすることができるため、高集積化が可能となる。さらに、そのゲート（ゲート容量）を負荷とする素子の負担を軽減し、全体としても負荷が小さくなるため、高周波動作が可能となる。また、構成するＴＦＴの電流能力を高くすることができる。さらに、本発明は、ＴＦＴのしきい値バラツキにも強く、約３Ｖの振幅の信号をそのまま直に用いても、低電圧で正確に動作させることができる。

（実施の形態１）
本発明の実施の形態について、図１を用いて説明する。ここでは、一例として、ＣＫのＨレベルの信号は５Ｖ、Ｌレベルの信号は２Ｖ、ＶＤＤ（高電位電源）は７Ｖ、ＶＳＳ（低電位電源）は０Ｖとする。つまり、ＣＫの振幅は３Ｖ、電源電圧幅は７Ｖとする。

本発明の第１の構成について、図１（Ａ）を用いて説明する。図１（Ａ）には、シフトレジスタの回路図を示す。直列に接続されたＴＦＴ１１〜１３を備えたクロックドインバータ１０、直列に接続されたＴＦＴ１４ａ及び１５ａを備えた補償回路１９ａ、インバータ１６及びクロックドインバータ１７から構成される。シフトレジスタは、この回路を縦続接続して構成され、各段でＣＫ及びＣＫＢの信号が交互に入力される。

ＴＦＴ１１のゲートにはクロック信号線が接続され、ＣＫが入力される。ＴＦＴ１２のゲートにはスタートパルス又は（ｎ−１）段に配置されたインバータ１６の出力（図では信号Ｓと表記）、ＴＦＴ１４ａ、１５ａのゲートには信号Ｓの反転信号（図では信号ＳＢと表記）、ＴＦＴ１４ａのソースには（ｎ−２）段に配置されたクロックドインバータ１０の出力が入力される。なお図中、（ｎ−２）段に配置されたクロックドインバータ１０の出力は、２段前と表記する。

本発明では、補償回路１９において、互いに接続されたＴＦＴ１４ａ及び１５ａのゲートを入力端子とし、互いに接続されたＴＦＴ１４ａ及び１５ａのドレインを出力端子とする。

動作について図１（Ｂ）のタイミングチャートに従って説明する。図１（Ｂ）ではクロック信号の半周期をＴと表記し、ここでは期間Ｔ１、Ｔ２における動作について説明する。

期間Ｔ１において、２段前の信号はＶＳＳ、信号ＳはＶＤＤ、信号ＳＢはＶＳＳ、ＣＫはＨレベル（５Ｖ）であるので、ＴＦＴ１２はオフ、ＴＦＴ１４ａはオフ、ＴＦＴ１５ａはオフ、ＴＦＴ１３がオフになる。このとき、ＶＤＤがインバータ１６とクロックドインバータ１７によって構成されたループにより保持され、ＯＵＴにはＶＤＤが出力される。

そして、期間Ｔ１から期間Ｔ２に移り、２段前の信号がＶＳＳからＶＤＤに変わる。信号ＳはＶＤＤ、信号ＳＢはＶＳＳ、ＣＫはＬレベル（２Ｖ）である。そうすると、ＴＦＴ１２はオフ、ＴＦＴ１４ａはオン、ＴＦＴ１５ａはオフになる。この場合、ＴＦＴ１３のゲートに入力される信号はＶＤＤに変わり、ＴＦＴ１３はオフからオンに変わる。そうすると、ＯＵＴにはＶＳＳが出力される。本発明では、信号がＶＤＤからＶＳＳに変化する動作を立ち下がりとよぶ。

次いで、本発明の第２の構成について、図１（Ｃ）を用いて説明する。図１（Ｃ）には、シフトレジスタの回路図を示す。上記第１の構成との相違点は、直列に接続されたＴＦＴ１４ｂ及び１５ｂを備えた補償回路１９ｂがＴＦＴ１１のゲートに接続された点、Ｐ型ＴＦＴ１２を削除してＮ型ＴＦＴ１８が配置された点、ＴＦＴ１５ｂのソースには（ｎ−２）段に配置されたクロックドインバータ１０の出力が入力される点、ＴＦＴ１８のゲートには信号Ｓが入力される点、ＴＦＴ１３のゲートにはクロック信号線が接続され、ＣＫが入力される点である。

次いで期間Ｔ１、Ｔ２における動作について、図１（Ｄ）のタイミングチャートに従って説明する。但し、第２の構成の動作の説明は、上記の第１の構成の動作の説明に準ずるので、簡単に説明する。

期間Ｔ１において、ＯＵＴにはＶＳＳが出力される。期間Ｔ１から期間Ｔ２に移り、２段前の信号がＶＤＤからＶＳＳに変わる。そうすると、２段前の信号がＴＦＴ１１のゲートに入力されて、ＴＦＴ１１はオンになる。一方、ＴＦＴ１８はオフであるので、ＯＵＴにはＶＤＤが出力される。本発明では、信号がＶＳＳからＶＤＤに変化する動作を立ち上がりとよぶ。

上記の第１の構成を有する本発明は立ち下がりに大変有効であり、また上記の第２の構成を有する本発明は立ち上がりに大変有効であり、以下の（１）の効果を奏する。
まず、（１）の効果について説明する。図１（Ａ）におけるＴＦＴ１４ａ、図１（Ｃ）におけるＴＦＴ１５ｂのソースに、ＣＫをそのまま入力する場合、その振幅が小さいために、前記ＴＦＴが早めにオンしてしまう問題が生じていた。より詳しくは、図１（Ｂ）の１７０、図１（Ｄ）の１７１に示すような波形の信号が生成されてしまう問題が生じていた。つまり、リーク電流が大きいときにはパルスがシフトしなくなる問題が生じていた。しかしながら、本発明では２段前の信号を用いることで、前記ＴＦＴが早めにオンすることなく、所望のタイミングでオンさせることができる。従って、パルスがシフトしなくなる問題を解決することができた。

また上記の第１又は第２の構成を有する本発明は、上記（１）以外にも、以下の（２）（３）の有利な効果を奏する。
まず、（２）の効果について説明する。通常、クロックドインバータは、直列に接続された２つのＮ型ＴＦＴと、直列に接続された２つのＰ型ＴＦＴの合わせて４つのＴＦＴにより構成される。そして、従来では、オン電流を稼ぐ関係から、前記直列に接続された２つのＴＦＴのゲート幅（Ｗ）は大きく設定されていた。そのため、そのゲートを負荷とするＴＦＴのゲート幅も大きく設定する必要が生じ、結果的に全体として負荷が大きく、高周波動作の妨げとなっていた。しかしながら、本発明は、ダブルゲートのＴＦＴ（直列に接続された２つのＴＦＴ）をシングルゲートのＴＦＴに変えることができる。例えば、図１（Ａ）の構成では、従来直列に接続された２つのＮ型ＴＦＴの配置が必要であったが、本発明では１つのＮ型ＴＦＴ１３により構成される。その結果、本発明では、ＴＦＴのゲート幅を大きく設定する必要はなく、またＴＦＴのサイズを小さくすることができるため、高集積化が可能となる。さらに、そのゲート（ゲート容量）を負荷とする素子の負担を軽減し、全体としても負荷が小さくなるため、高周波動作が可能となる。
次に、（３）の効果について説明する。直列に接続された同じ導電型の２つのＴＦＴは、その電流能力（パワー）が弱かった。しかし本発明では、ダブルゲートのＴＦＴをシングルゲートのＴＦＴに変えることができるため、構成するＴＦＴの電流能力を強くすることができる。例えば、図１（Ａ）の構成ではＮ型ＴＦＴ１３、図１（Ｃ）の構成ではＰ型ＴＦＴ１１の電流能力を強くすることができる。

なお、電流能力は、Ｋ＝μ＊ＣｏＸ＊Ｗ／２Ｌ（Ｋ：電流能力、μ：キャリアの移動度、ＣｏＸ：単位面積あたりのゲート酸化膜容量、Ｗ：チャネル幅、Ｌ：チャネル長）で定義される。

上述の通り図１の構成は立ち下がり、立ち上がりに大変有効である。しかしながら図１（Ａ）（Ｂ）において、期間Ｔ３に移るとＳがＶＳＳ、ＳＢがＶＤＤ、ＣＫがＨレベルになり、ＴＦＴ１２がオン、ＴＦＴ１３がオフ、ＴＦＴ１１がそのしきい値によりオン又はオフする。仮にＴＦＴ１１のしきい値が所望の値よりも低いとすると、ＴＦＴ１１がオンしてしまい、シフトレジスタが正確な動作を行わない場合がある。

そこで、期間Ｔ３においてＯＵＴがＶＳＳの保持に有効である構成を本発明の第３の構成として提案する。

本発明の第３の構成について、図２（Ａ）を用いて説明する。図２（Ａ）には、シフトレジスタの回路図を示す。直列に接続されたＴＦＴ１１及１３を備えたクロックドインバータ１０、直列に接続されたＴＦＴ１４ａ及１５ａを備えた補償回路１９ａ、ＴＦＴ１４ｂ及１５ｂを備えた補償回路１９ｂ、インバータ１６、ＴＦＴ２２〜２５を備えたクロックドインバータ１７から構成される。シフトレジスタは、この回路を縦続接続して構成され、各段でＣＫ及びＣＫＢが交互に入力される。図２（Ａ）の構成と上記図１（Ａ）の構成の相違点は、ＴＦＴ１２が削除され、ＴＦＴ１１のゲートに補償回路１９ｂの出力、補償回路１９ｂの入力にＳＢ、ＴＦＴ１４ｂのソースにＶＤＤ、ＴＦＴ１５ｂのソースにＣＫがそれぞれ接続され、ＴＦＴ２４及びＴＦＴ２５の電流能力が高くなるようチャネル幅が大きく設定されている点である。

期間Ｔ１、Ｔ２における図２（Ａ）の構成の動作について、図２（Ｂ）のタイミングチャートに従って説明する。

期間Ｔ１では、２段前の信号はＶＤＤ、信号ＳＢはＶＳＳ、クロック信号ＣＫはＬレベルであるので、ＴＦＴ１４ａはオン、ＴＦＴ１５ａはオフ、ＴＦＴ１３はオン、ＴＦＴ１４ｂはオン、ＴＦＴ１５ｂはオフ、ＴＦＴ１１はオフする。したがって、ＯＵＴにはＶＳＳが出力される。

次いで、期間Ｔ２において、２段前の信号はＶＤＤ、信号ＳＢはＶＤＤ、クロック信号ＣＫはＨレベルであるので、ＴＦＴ１３はオフ、ＴＦＴ１１はオン又はオフする。このとき、ＯＵＴのＶＳＳがインバータ１６とクロックドインバータ１７によって構成されたループにより保持され、ＯＵＴにはＶＳＳが出力され続ける。なお本発明では、期間Ｔ２における動作を保持とよぶ。本構成は、保持に大変有効であり、以下には、期間Ｔ２における保持の動作について、より詳しく説明する。

期間Ｔ２において、信号ＳＢはＶＤＤ（７Ｖ）である。ＴＦＴ１５ｂは、信号ＳＢがＶＤＤ（７Ｖ）、ＣＫがＨレベル（５Ｖ）の条件下では、そのＶＧＳは２Ｖとなる。

このとき、ＴＦＴ１５ｂのしきい値電圧（｜ＶＴＨ｜）が２Ｖ以下であれば、ＴＦＴ１５ｂはオンして、ＣＫ（Ｈレベル、５Ｖ）がＴＦＴ１１のゲートに入力される。ＴＦＴ１１は、そのしきい値電圧に従って、オン又はオフが決定される。
仮にＴＦＴ１１がオンすると、ＯＵＴからＶＤＤを出力しようとする。しかしＶＳＳを保持するクロックドインバータ１７のＴＦＴ２４及びＴＦＴ２５の電流能力が高くなるように設定されているため、結果的にはＶＳＳが出力され、論理的に正確な動作を行う。これは、図２（Ｂ）のタイミングチャート中の波形１７２に示すように、ＯＵＴから出力される信号が正確に保持されず、所望のタイミングよりも早めにＶＳＳからＶＤＤに切り替わってしまうことを防ぐ。

また、上記のように正確な動作を行ったとしても、オフしたいＰ型ＴＦＴ１１がオンしているため、ＶＤＤ−ＶＳＳ間にリーク電流が流れてしまい、消費電流が増加するという問題が生じる。このような場合には、図２（Ａ）に図示するように、ＴＦＴ１４ｂ及び１５ｂのゲートにインバータ２０、２１を接続させるとよい。そうすると、図２（Ｂ）の波形１７４に示すように信号ＳＢを遅延させることができるため、ＴＦＴ１５ｂがオンするタイミングを遅延させ、結果的にリーク電流が流れるタイミングを遅延させることができる。なお接続するインバータの個数は論理が異ならない限り特に限定されないが、遅延の度合いはＣＫの半周期以下に設定する。

一方、ＴＦＴ１１又はＴＦＴ１５ｂのしきい値電圧（｜ＶＴＨ｜）が２Ｖ以上であれば、ＴＦＴ１５ｂはオンせずに、リーク電流は発生しない。リーク電流の発生を防ぐことが出来れば、消費電流が増加することはない。また、ＯＵＴに出力される信号の波形が所望のタイミングより早く立ち上がることが無く、安定した波形の信号を生成する。

また、図１（Ｃ）（Ｄ）の期間T３においても、Ｎ型ＴＦＴ１５ｂのしきい値が所望の値よりも低く、オンしてしまい、ＯＵＴのＶＤＤを保持できず、シフトレジスタが正確な動作を行わない場合がある。

そこで、期間Ｔ３においてＯＵＴのＶＤＤの保持に有効である構成を本発明の第４の構成として提案する。

本発明の第４の構成について、図２（Ｃ）を用いて説明する。図２（Ｃ）には、第ｎ段に配置されたシフトレジスタの回路図を示す。上記第２の構成との相違点は、ＴＦＴ１８が削除され、ＴＦＴ１３のゲートに補償回路１９ａの出力、補償回路１９ａの入力にＳＢ、ＴＦＴ１４ａのソースにＣＫ、ＴＦＴ１５ａのソースにＶＳＳがそれぞれ接続され、ＴＦＴ２２及びＴＦＴ２３の電流能力が高くなるようチャネル幅が大きく設定されている点である。

また、期間Ｔ１、Ｔ２における動作について図２（Ｄ）のタイミングチャートに従って説明する。但し、図２（Ｃ）の構成の動作は、上述した図２（Ａ）の構成の動作の説明に準ずるので、簡単に説明する。

期間Ｔ１では、２段前の信号はＶＳＳ、信号ＳＢはＶＤＤ、クロック信号ＣＫはＨレベルであるので、ＴＦＴ１４ｂはオフ、ＴＦＴ１５ｂはオン、ＴＦＴ１１はオンする。ＯＵＴにはＶＤＤが出力される。

次いで、期間Ｔ２において、２段前の信号はＶＳＳ、信号ＳＢはＶＳＳ、クロック信号ＣＫはＬレベルであるので、ＴＦＴ１１はオフ、ＴＦＴ１３はオン又はオフする。このとき、ＯＵＴのＶＤＤがインバータ１６とクロックドインバータ１７によって構成されたループにより保持され、ＯＵＴにはＶＤＤが出力され続ける。本構成は、保持に大変有効であり、以下には期間Ｔ２における動作について、より詳しく説明する。

期間Ｔ２において、信号ＳＢはＶＳＳ（０Ｖ）である。またＴＦＴ１４ａは、信号ＳＢがＶＳＳ（０Ｖ）、ＣＫがＬレベル（２Ｖ）の条件下では、そのＶＧＳは｜２Ｖ｜となる。

このとき、ＴＦＴ１４ａのしきい値電圧（｜ＶＴＨ｜）が２Ｖ以下であれば、ＴＦＴ１４ａはオンして、ＣＫ（Ｌレベル、２Ｖ）がＴＦＴ１３のゲートに入力される。ＴＦＴ１３は、そのしきい値電圧に従って、オン又はオフが決定される。
仮にＴＦＴ１３がオンすると、ＯＵＴからＶＳＳを出力しようとする。しかし、ＶＤＤを保持するクロックドインバータ１７のＴＦＴ２２及びＴＦＴ２３の電流能力が高くなるように設定されているため、結果的には論理的に正確な動作を行う。これは、図２（Ｄ）のタイミングチャート中の波形１７３に示すように、ＯＵＴから出力される信号が正確に保持されず、所望のタイミングよりも早めにＶＤＤからＶＳＳに切り替わってしまうことを防ぐ。

また、上記のように正確な動作を行ったとしても、オフにしたいＮ型ＴＦＴ１３がオンしているため、ＶＤＤ−ＶＳＳ間にリーク電流が流れてしまい、消費電流が増加するという問題が生じる。このような場合には、図２（Ｃ）に図示するように、ＴＦＴ１４ａ及び１５ａのゲートにインバータ２０、２１を接続させるとよい。そうすると、図２（Ｄ）の波形１７５に示すように信号ＳＢを遅延させることができるため、Ｐ型ＴＦＴ１４ａがオンするタイミングを遅延させ、結果的にリーク電流が流れるタイミングを遅延させることができる。なお接続するインバータの個数は論理が異ならない限り特に限定されないが、遅延の度合いはＣＫの半周期以下に設定する。

一方、ＴＦＴ１３又はＴＦＴ１４ａのしきい値電圧（｜ＶＴＨ｜）が２Ｖ以上であれば、ＴＦＴ１３はオンせずに、リーク電流は発生しない。リーク電流の発生を防ぐことが出来れば、消費電流が増加することはない。また、ＯＵＴに出力される信号の波形が所望のタイミングより早くオンすることが無く、安定した波形の信号を生成する。

以上をまとめると、上記第３又は第４の構成を有する本発明は、保持に大変有効であり、以下の（４）（５）の効果を奏する。
まず、（４）の効果について説明する。図２（Ａ）の構成ではＴＦＴ１５ｂ、図２（Ｃ）の構成ではＴＦＴ１４ａのしきい値電圧（｜ＶＴＨ｜）が所望の値（２Ｖ）以下の場合には、補償回路１９ａ又は１９ｂの入力端子に複数のインバータを接続させるとよい。そうすると、前記ＴＦＴのしきい値電圧が所望の値以下であっても、リーク電流が発生するタイミングを遅延させることができる。
次に、（５）の効果について説明する。従来では、オフにしたいＴＦＴがオンしてしまうためにＶＤＤ−ＶＳＳ間にリーク電流が流れ、消費電流が増加する問題が生じていた。例えば、図２（Ａ）の構成ではＰ型ＴＦＴ１１、図２（Ｃ）の構成ではＮ型ＴＦＴ１３を本来はオフにしたいが、オンになっていた。しかし、本発明では、図２（Ａ）の構成ではＴＦＴ１１又はＴＦＴ１５ｂ、図２（Ｃ）の構成ではＴＦＴ１３又はＴＦＴ１４ａのしきい値電圧（｜ＶＴＨ｜）が所望の値（２Ｖ）以上の場合ならば、リーク電流の発生を抑制することができる。

また、上記第３又は第４の構成を有する本発明は、第１及び第２の構成と同様に、上記の（２）、（３）の有利な効果を奏する。

しかしながら、図２（Ａ）（Ｂ）の構成において、例えＴＦＴ１１がオンしても論理的に正しい動作を行うために、保持用のクロックドインバータ内ＴＦＴ２４、２５の電流能力を高くなるよう設定してある。そのため期間Ｔ２から期間Ｔ３に移り、ＣＫがＬレベルに変わってもＯＵＴがＶＤＤまで変化できずに、結果的にシフトレジスタが正確な動作を行わない場合がある。
そこで、保持期間においてもＯＵＴの安定した波形を得、かつ期間Ｔ２からＴ３への立ち上がりに有効な構成を本発明の第５の構成として提案する。

本発明の第５の構成について、図３（Ａ）を用いて説明する。図３（Ａ）には、第ｎ段に配置されたシフトレジスタの回路図を示す。１段は直列に接続されたＴＦＴ１１及び１３を備えたクロックドインバータ１０、ＴＦＴ１４ａ及１５ａを備えた補償回路１９ａ、ＴＦＴ１４ｂ及び１５ｂを備えた補償回路１９ｂ、インバータ１６、直列に接続されたＴＦＴ２２〜２４を備えたクロックドインバータ１７、Ｎ型ＴＦＴ３４とアナログスイッチ３５を備えた補償回路１９ｃから構成される。シフトレジスタは、この１段の回路を縦続接続して構成され、各段でＣＫ及びＣＫＢが交互に入力される。図２（Ａ）との相違点は保持用クロックドインバータ１７内のＴＦＴ２５を削除し、ＴＦＴ２４のゲートに補償回路１９ｃの出力が接続されている点、補償回路１９ｃのＴＦＴ３４のゲート及びアナログスイッチ３５のＰ型ＴＦＴ側のゲートの入力にはインバータ１６の出力の反転信号、つまりＯＵＴが接続されている点、アナログスイッチ３５のＮ型ＴＦＴ側のゲートの入力にはインバータ１６の出力が接続されている点、ＴＦＴ３４のソースにはＶＳＳが接続されている点、アナログスイッチ３５のソースにはＣＫが接続されている点である。

ＴＦＴ２２のゲートにはクロックバー信号線が接続され、ＣＫＢが入力される。ＴＦＴ２３のゲートにはインバータ１６の出力が入力される。また、ＴＦＴ２４の電流能力は大きくなるよう設定されている。より詳しくは、ＴＦＴ２４のＷ₂₄（ゲート幅）／Ｌ（ゲート長）とＴＦＴ１１のＷ₁₁／Ｌは、Ｗ₂₄／Ｌ：Ｗ₁₁／Ｌ＝ｘ：ｙとすると、ｙ＝１、ｘ≧１に設定される。

期間Ｔ１〜Ｔ３における動作について図３（Ｂ）のタイミングチャートに従って説明する。期間Ｔ１において、クロックドインバータ１０からはＶＳＳが出力される。

次いで、期間Ｔ２における動作について説明する。クロックドインバータ１７において、ＴＦＴ２２のゲートにはＣＫＢ（Ｌレベル、２Ｖ）が入力され、オンになる。ＴＦＴ２３のゲートには、ＯＵＴの反転信号（ＶＤＤ）が入力されてオフになる。ＴＦＴ３４のゲートにはＯＵＴ（ＶＳＳ）が入力されてオフになる。ＴＦＴ２４のゲートにはアナログスイッチ３５を介してＣＫ（Ｈレベル、５Ｖ）が入力されてオンになる。このとき、ＴＦＴ２３がオフし、ＴＦＴ２４がオンしているためＶＳＳが出力される。

また、クロックドインバータ１０において、ＴＦＴ１１は、オン又はオフである。仮に、ＴＦＴ１１がオンであったとしてもＴＦＴ２４の電流能力は高いため、期間Ｔ２では、安定してＶＳＳが出力される。

そして、期間Ｔ２からＴ３に移るにあたり、クロックドインバータ１０の出力は、正確にＶＳＳからＶＤＤに切り替わることが望ましい。しかし、Ｎ型ＴＦＴ２４の電流能力が高いため、図３（Ｂ）のタイミングチャート中の波形１７６に示すように、ＶＳＳからＶＤＤへの切り替えができず、シフトレジスタが正確な動作をおこなわない場合が生ずる。しかし、本発明では、上記のようなことが生じないように、以下の手段を講じる。

クロックドインバータ１０では、期間Ｔ２からＴ３に移るにあたり、その出力をＶＳＳ（０Ｖ）からＶＤＤ（７Ｖ）に切り替えようとする。しかし、クロックドインバータ１７が有するＮ型ＴＦＴ２４の電流能力が大きいために、ＴＦＴ１１にかかる｜ＶＧＳ｜が２Ｖから５Ｖに変わり、ＶＤＤをＯＵＴに出力しようとするが、０Ｖから７Ｖまであげられない場合がある。そうすると、インバータ１６の出力も０Ｖにならないため、保持用のクロックドインバータ１７には７Ｖが入り続け、ＴＦＴ２３とＴＦＴ２４のオン、オフが入れ替わらずに、ＯＵＴにはＶＳＳ（０Ｖ）が出力され続け、シフトレジスタが正確な動作を行わない。

しかし、本発明では、クロックドインバータ１０の出力がＶＳＳ（０Ｖ）からＶＤＤ（７Ｖ）まで変わらなくても、ＴＦＴ１１にかかるＶＧＳが２Ｖから５Ｖに変わる瞬間、ＯＵＴの出力がＴＦＴ３４のしきい値以上変化すれば、ＴＦＴ３４がオンし、ＴＦＴ２４を強制的にオフすることができる。そうすると、ＴＦＴ１１はＴＦＴ２４の影響を受けることなく、ＯＵＴの出力をＶＤＤまであげることができる。なおかつ、ＯＵＴの立ち上がりは所望のタイミングで行われる。更にこのとき、ＴＦＴ３５をアナログスイッチに置換することで、ＣＫのＬレベルがＴＦＴ２４のゲートに入力される。ＴＦＴ２４のしきい値が２Ｖ以上であればオフし、仮に、しきい値が２Ｖ以下でオンしても、｜ＶＧＳ｜が５Ｖから２Ｖになるので、保持する力が弱まり、ＯＵＴの出力が変化しやすくなる。
また、ＴＦＴ２４の電流能力はしきい値にも起因するため、Ｎ型ＴＦＴのしきい値が低く、ＴＦＴ２４の電流能力が高いほど、同極性のＴＦＴ３４のしきい値も低いと考えられ、ＯＵＴの変化が少なくてもオンする。反対にＴＦＴ３４のしきい値が高くても、その場合にはＴＦＴ２４のしきい値も高く、保持する能力は弱いので、問題なく動作する。

以上をまとめると、上記第５の構成を有する本発明は保持と立ち上がりに大変有効であり、以下の（６）（７）の効果を奏する。
まず、（６）の効果について説明する。本発明では、クロックドインバータ１７が有するＮ型ＴＦＴ２４の電流能力を大きく設定する。インバータ１６とクロックドインバータ１７で構成するループでＶＳＳを保持する場合、ＴＦＴ２４の電流能力が大きいため、安定してＶＳＳを出力することができる。
次に、（７）の効果について説明する。クロックドインバータ１０の出力がＶＳＳからＶＤＤに変わる立ち上がりにおいて、クロックドインバータ１７が有するＮ型ＴＦＴ２４の電流能力が大きいため、立ち上がらず、正確な動作を行わない場合が生じる。しかし、この立ち上がりのタイミングは、クロックドインバータ１０が有するＰ型ＴＦＴ１１により決定され、ＴＦＴ１１のＶＧＳが変わる瞬間、ＯＵＴの出力が変化すると、Ｎ型ＴＦＴ３４はそのしきい値を超えたところでオンする。そうすると、ＯＵＴの出力は正確に立ち上がる。

また、図２（Ｃ）（Ｄ）においても同様に、期間Ｔ２から期間Ｔ３に移り、ＣＫがＨレベルに変わってもＯＵＴがＶＳＳまで変化できずに、結果的にシフトレジスタが正確な動作を行わない場合がある。
そこで、保持期間においてもＯＵＴの安定した波形を得、かつ期間Ｔ２からＴ３への立ち下がりに有効な構成を本発明の第６の構成として提案する。

続いて、本発明の第６の構成について、図３（Ｃ）を用いて説明する。図３（Ｃ）には、第ｎ段に配置されたシフトレジスタの回路図を示す。１段は直列に接続されたＴＦＴ１１及び１３を備えたクロックドインバータ１０、ＴＦＴ１４ａ及び１５ａを備えた補償回路１９ａ、ＴＦＴ１４ｂ及び１５ｂを備えた補償回路１９ｂ、インバータ１６、直列に接続されたＴＦＴ２３〜２５を備えたクロックドインバータ１７、Ｐ型ＴＦＴ３７とアナログスイッチ３５を備えた補償回路１９ｄから構成される。シフトレジスタは、この１段の回路を縦続接続して構成され、各段でＣＫ及びＣＫＢが交互に入力される。図２（Ｃ）との相違点は保持用クロックドインバータ１７内のＴＦＴ２２を削除し、ＴＦＴ２３のゲートに補償回路１９ｄの出力が、補償回路１９ｄのＰ型ＴＦＴ３７及びアナログスイッチ３５のＮ型ＴＦＴ側のゲートの入力にはインバータ１６の出力の反転信号、つまりＯＵＴが接続されている点、アナログスイッチ３５のＰ型ＴＦＴ側のゲートにはインバータ１６の出力が接続されている点、ＴＦＴ３７のソースにはＶＤＤが接続されている点、アナログスイッチ３５のソースにはＣＫが接続されている点である。

ＴＦＴ２５のゲートにはクロックバー信号線が接続され、ＣＫが入力される。ＴＦＴ３７のゲートにはクロックドインバータ１０の出力（ＯＵＴ）が入力される。また、ＴＦＴ２３の電流能力は大きくなるよう設定されている。より詳しくは、ＴＦＴ２３のＷ₂₃（ゲート幅）／Ｌ（ゲート長）とＴＦＴ１３のＷ₁₃／Ｌは、Ｗ₂₃／Ｌ：Ｗ₁₃／Ｌ＝ｘ：ｙとすると、ｙ＝１、ｘ≧１に設定される。

期間Ｔ１〜Ｔ３における動作について図３（Ｄ）のタイミングチャートに従って説明する。期間Ｔ１において、クロックドインバータ１０からはＶＤＤが出力される。

次いで、期間Ｔ２における動作について説明する。クロックドインバータ１７において、ＴＦＴ２５のゲートにはＣＫＢ（Ｈレベル、５Ｖ）が入力され、オンになる。ＴＦＴ２４のゲートには、ＯＵＴの反転信号（ＶＳＳ）が入力されてオフになる。ＴＦＴ３７のゲートにはＯＵＴ（ＶＤＤ）が入力されてオフになる。ＴＦＴ２３のゲートにはアナログスイッチ３５を介してＣＫ（Ｌレベル、２Ｖ）が入力されてオンになる。このとき、ＴＦＴ２４がオフし、ＴＦＴ２３がオンしているためＶＤＤが出力される。

また、クロックドインバータ１０において、ＴＦＴ１３は、オン又はオフである。仮に、ＴＦＴ１３がオンであったとしてもＴＦＴ２３の電流能力は高いため、期間Ｔ２では、安定してＶＤＤが出力される。

そして、期間Ｔ２からＴ３に移るにあたり、クロックドインバータ１０の出力は、正確にＶＤＤからＶＳＳに切り替わることが望ましい。しかし、Ｐ型ＴＦＴ２３の電流能力が高いため、図３（Ｄ）のタイミングチャート中の波形１７７に示すように、ＶＤＤからＶＳＳへの切り替わりができず、シフトレジスタが正確な動作をおこなわない場合が生ずる。しかし、本発明では、上記のようなことが生じないように、以下の手段を講じる。

クロックドインバータ１０では、期間Ｔ２からＴ３に移るにあたり、その出力をＶＤＤ（７Ｖ）からＶＳＳ（０Ｖ）に切り替えようとする。しかし、クロックドインバータ１７が有するＰ型ＴＦＴ２３の電流能力が大きいために、ＴＦＴ１３にかかるＶＧＳが２Ｖから５Ｖに変わり、ＶＳＳをＯＵＴに出力しようとするが、７Ｖから０Ｖまで下げられない場合がある。そうすると、インバータ１６の出力も７Ｖにならないため、保持用のクロックドインバータ１７には０Ｖが入り続け、ＴＦＴ２３とＴＦＴ２４のオン、オフが入れ替わらずに、ＯＵＴにはＶＤＤ（７Ｖ）が出力され続け、シフトレジスタが正確な動作を行わない。

しかし、本発明では、クロックドインバータ１０の出力がＶＤＤ（７Ｖ）からＶＳＳ（０Ｖ）まで変わらなくても、ＴＦＴ１３にかかるＶＧＳが２Ｖから５Ｖに変わる瞬間に、ＯＵＴの出力がＴＦＴ３７のしきい値以上変化すれば、ＴＦＴ３７がオンし、ＴＦＴ２３を強制的にオフすることができる。そうすると、ＴＦＴ１３はＴＦＴ２３の影響を受けることなく、ＯＵＴの出力をＶＳＳまで下げることができる。なおかつ、ＯＵＴの立ち下がりは所望のタイミングで行われる。更にこのとき、ＴＦＴ３５をアナログスイッチに置換することで、ＣＫのＨレベルがＴＦＴ２３のゲートに入力される。ＴＦＴ２３のしきい値が２Ｖ以上であればオフし、仮にしきい値が２Ｖ以下でオンしても、｜ＶＧＳ｜が５Ｖから２Ｖになるので、保持する力が弱まり、ＯＵＴの出力が変化しやすくなる。
また、ＴＦＴ２３の電流能力はしきい値にも起因するため、Ｐ型ＴＦＴのしきい値が低く、ＴＦＴ２３の電流能力が高いほど、同極性のＴＦＴ３７のしきい値も低いと考えられ、ＯＵＴの変化が少なくてもオンする。反対にＴＦＴ３７のしきい値が高くても、その場合にはＴＦＴ２３のしきい値も高く、保持する能力は弱いので、問題なく動作する。

以上をまとめると、上記第６の構成を有する本発明は保持と立ち下がりに大変有効であり、以下の（８）（９）の効果を奏する。
まず、（８）の効果について説明する。本発明では、クロックドインバータ１７が有するＰ型ＴＦＴ２３の電流能力を大きく設定する。インバータ１６とクロックドインバータ１７で構成するループでＶＤＤを保持する場合、ＴＦＴ２３の電流能力が大きいため、安定してＶＤＤを出力することができる。
次に、（９）の効果について説明する。また、クロックドインバータ１０の出力がＶＤＤからＶＳＳに変わる立ち下がりにおいて、クロックドインバータ１７が有するＰ型ＴＦＴ２３の電流能力が大きいため、立ち下がらず、正確な動作を行わない場合が生じる。しかし、この立ち下がりのタイミングは、クロックドインバータ１０が有するＮ型ＴＦＴ１３により決定され、ＴＦＴ１３のＶＧＳが変わる瞬間、ＯＵＴの出力が変化すると、Ｐ型ＴＦＴ２３はそのしきい値を超えたところでオンする。そうすると、ＯＵＴの出力を正確に立ち下げることができる。
（実施の形態２）

図１〜３を用いて上述した第１〜第６の構成は、自由に組み合わせて用いることができる。ここでは、組み合わせたときの一例について、図６、７を用いて説明する。なお図中、信号Ｓとはスタートパルス又は（ｎ−１）段に配置されたクロックドインバータ１６の出力であり、信号ＳＢは信号Ｓの反転信号に相当する。また２段前とは、（ｎ−２）段に配置されたクロックドインバータ１０の出力に相当する。

図６（Ａ）は、第３の構成（図２（Ａ））と第５の構成（図３（Ａ））を組み合わせたときの回路図を示す。図６（Ａ）には、第ｎ段に配置されたシフトレジスタの回路図を示す。１段は直列に接続されたＴＦＴ７１〜７３を備えたクロックドインバータ１０、インバータ１６、直列に接続されたＴＦＴ７４、７５を備えたクロックドインバータ１７、直列に接続されたＴＦＴ７６及び７７、インバータ７８及び７９、ＴＦＴ８０、アナログスイッチ８１から構成される。シフトレジスタは、この１段の回路を縦続接続して構成され、各段でＣＫ及びＣＫＢが交互に入力される。

図６（Ｂ）は、第２の構成（図１（Ｃ））、第４の構成（図２（Ｃ））と第６の構成（図３（Ｃ））を組み合わせたときの回路図を示す。図６（Ｂ）には、第ｎ段に配置されたシフトレジスタの１段分の回路図を示す。１段は直列に接続されたＴＦＴ９１〜９３を備えたクロックドインバータ１０、インバータ１６、直列に接続されたＴＦＴ９４及び９５を備えたクロックドインバータ１７、直列に接続されたＴＦＴ９６及び９７、直列に接続されたＴＦＴ９８及び９９、インバータ１２０、１２１、Ｐ型ＴＦＴ１２２、アナログスイッチ１２３から構成される。シフトレジスタは、この１段の回路を縦続接続して構成され、各段でＣＫ及びＣＫＢが交互に入力される。

図７（Ａ）は、第４の構成（図２（Ｃ））と、第６の構成（図３（Ｃ））を組み合わせたときの回路図を示す。図７（Ａ）には、第ｎ段に配置されたシフトレジスタの回路図を示す。直列に接続されたＴＦＴ１３１〜１３３を備えたクロックドインバータ１０、インバータ１６、ＴＦＴ１３４及び１３５を備えたクロックドインバータ１７、直列に接続されたＴＦＴ１３６及び１３７、インバータ１３８、１３９、Ｐ型ＴＦＴ１４０、アナログスイッチ１４１から構成される。シフトレジスタは、この１段の回路を縦続接続して構成され、各段でＣＫ及びＣＫＢが交互に入力される。

図７（Ｂ）は、第１の構成（図１（Ａ））、第３の構成（図２（Ａ））と第５の構成（図３（Ａ））を組み合わせたときの回路図を示す。図７（Ｂ）には、第ｎ段に配置されたシフトレジスタの回路図を示す。直列に接続されたＴＦＴ１５１〜１５３を備えたクロックドインバータ１０、インバータ１６、直列に接続されたＴＦＴ１５４及び１５５を備えたクロックドインバータ１７、直列に接続されたＴＦＴ１５６及び１５７、直列に接続された１５８及び１５９、インバータ１６０、１６１、Ｎ型ＴＦＴ１６２、アナログスイッチ１６３から構成される。シフトレジスタは、この１段の回路を縦続接続して構成され、各段でＣＫ及びＣＫＢが交互に入力される。

なお上述した第１〜第６の構成を組み合わせて用いる際には、動作に支障がなければ、必要のないＴＦＴは削除してもよい。実際に、図６（Ａ）、図７（Ｂ）の構成では、図３（Ａ）におけるＴＦＴ２２を削除し、図６（Ｂ）、図７（Ａ）の構成では、図３（Ｃ）におけるＴＦＴ２５を削除している。同様に、動作に支障がなければ必要に応じてＴＦＴを追加して配置してもよい。
（実施の形態３）

本発明の実施の形態について、図１０を用いて説明する。

上述した図６（Ｂ）の回路図における、平面レイアウト図（上面図）を図１０（Ａ）に示す。また、実際に作製したパネルを光学顕微鏡で拡大した写真を図１０（Ｂ）に示す。

図１０（Ａ）（Ｂ）に図示した符号は図６（Ｂ）と対応しているので、詳しい説明は省略する。なお図中、Ｐ型ＴＦＴ１６ａとＮ型ＴＦＴ１６ｂは、インバータ１６を構成する。また、Ｐ型ＴＦＴ１２３ａとＮ型ＴＦＴ１２３ｂはアナログスイッチ１２３を構成する。

図１０中、ＴＦＴ９４のＷは大きく設定されている。仮に、ＴＦＴ９４と直列に接続させた同じサイズのＴＦＴの配置が必要な場合には、レイアウト面積が拡大してしまう。しかし、本発明では、Ｗを大きく設定したＴＦＴはＴＦＴ９４の１つだけを配置すればよいため、レイアウト面積の拡大を抑制することができる。
（実施の形態４）

上記とは異なる本発明の実施の形態について、図４、５を用いて説明する。

本発明のＮＡＮＤについて、図４を用いて説明する。図４（Ａ）には、ＮＡＮＤの回路図を示し、並列に接続されたＰ型ＴＦＴ５１、５２、Ｎ型ＴＦＴ５４、直列に接続されたＰ型ＴＦＴ５５及びＮ型ＴＦＴ５６を備えた補償回路１９を有する。ＴＦＴ５１のゲートにはＶｉｎ１、ＴＦＴ５２のゲート及びＴＦＴ５５のソースにはＶｉｎ２、ＴＦＴ５５及び５６のゲートにはＶｉｎ１の反転信号（ここではＶｉｎＢ１と表記）が入力される。

動作について、図４（Ｂ）のタイミングチャートに従って説明する。期間Ｔ１において、Ｖｉｎ１はＨレベル、ＶｉｎＢ１はＬレベル、Ｖｉｎ２はＬレベルであるので、ＴＦＴ５１はオフ、ＴＦＴ５２はオン、ＴＦＴ５５はオン、ＴＦＴ５６はオフする。またＴＦＴ５５を介して、Ｖｉｎ２（Ｌレベル）がＴＦＴ５４に入力され、該ＴＦＴ５４はオフする。そして出力はＶＤＤをとる。期間Ｔ２において、Ｖｉｎ１はＨレベル、ＶｉｎＢ１はＬレベル、Ｖｉｎ２はＨレベルであるので、ＴＦＴ５１はオフ、ＴＦＴ５２はオフ、ＴＦＴ５５はオン、ＴＦＴ５６はオフする。またＴＦＴ５５を介して、ＶｉｎＢ１（Ｌレベル）がＴＦＴ５４に入力され、ＴＦＴ５４はオンする。そして出力はＶＳＳをとる。

期間Ｔ３において、Ｖｉｎ１はＬレベル、ＶｉｎＢ１はＨレベル、Ｖｉｎ２はＨレベルであるので、ＴＦＴ５１はオン、ＴＦＴ５２はオフ、ＴＦＴ５５はオフ、ＴＦＴ５６はオンする。またＴＦＴ５６を介して、ＶＳＳがＴＦＴ５４に入力され、ＴＦＴ５４はオフする。そして出力はＶＤＤをとる。期間Ｔ４において、Ｖｉｎ１はＬレベル、ＶｉｎＢ１はＨレベル、Ｖｉｎ２はＬレベルであるので、ＴＦＴ５１はオン、ＴＦＴ５２はオン、ＴＦＴ５５はオフ、ＴＦＴ５６はオンする。またＴＦＴ５６を介して、ＶＳＳがＴＦＴ５４に入力され、ＴＦＴ５４はオフする。そして出力はＶＤＤをとる。

次いで、上記構成において、ＴＦＴ５５の代わりにアナログスイッチ５７を配置した場合について、図４（Ｃ）に示す。図４（Ｃ）の構成は、図４（Ｄ）のタイミングチャートに従って動作する。なお図４（Ｃ）の構成とその動作の説明は、上述した図４（Ａ）の構成とその動作に準ずるので、ここでは省略する。

次いで、本発明のＮＯＲについて、図５を用いて説明する。図５（Ａ）には、ＮＯＲの回路図を示し、並列に接続されたＮ型ＴＦＴ６１、６２、Ｐ型ＴＦＴ６４、直列に接続されたＰ型ＴＦＴ６５及びＮ型ＴＦＴ６６を備えた補償回路１９を有する。ＴＦＴ６１のゲートにはＶｉｎ１、ＴＦＴ６２のゲート及びＴＦＴ６６のソースにはViin2、ＴＦＴ６５及び６６のゲートにはＶｉｎ１の反転信号（ここではＶｉｎＢ１と表記）が入力される。

動作について、図５（Ｂ）のタイミングチャートに従って説明する。期間Ｔ１において、Ｖｉｎ１はＬレベル、ＶｉｎＢ１はＨレベル、Ｖｉｎ２はＨレベルであるので、ＴＦＴ６１はオフ、ＴＦＴ６２はオン、ＴＦＴ６５はオフ、ＴＦＴ６６はオンする。またＴＦＴ６６を介して、Ｖｉｎ２（Ｈレベル）がＴＦＴ６４に入力され、該ＴＦＴ６４はオフする。そして出力はＶＳＳをとる。期間Ｔ２において、Ｖｉｎ１はＬレベル、ＶｉｎＢ１はＨレベル、Ｖｉｎ２はＬレベルであるので、ＴＦＴ６１はオフ、ＴＦＴ６２はオフ、ＴＦＴ６５はオフ、ＴＦＴ６６はオンする。またＴＦＴ６６を介して、Ｖｉｎ２（Ｌレベル）がＴＦＴ６４に入力され、該ＴＦＴ６４はオンする。そして出力はＶＤＤをとる。

期間Ｔ３において、Ｖｉｎ１はＨレベル、ＶｉｎＢ１はＬレベル、Ｖｉｎ２はＬレベルであるので、ＴＦＴ６１はオン、ＴＦＴ６２はオフ、ＴＦＴ６５はオン、ＴＦＴ６６はオフする。またＴＦＴ６５を介して、ＶＤＤがＴＦＴ６４に入力され、該ＴＦＴ６４はオフする。そして出力はＶＳＳをとる。期間Ｔ４において、Ｖｉｎ１はＨレベル、ＶｉｎＢ１はＬレベル、Ｖｉｎ２はＨレベルであるので、ＴＦＴ６１はオン、ＴＦＴ６２はオン、ＴＦＴ６５はオン、ＴＦＴ６６はオフする。またＴＦＴ６５を介して、ＶＤＤがＴＦＴ６４に入力され、該ＴＦＴ６４はオフする。そして出力はＶＳＳをとる。

次いで、上記構成において、ＴＦＴ６６の代わりにアナログスイッチ６７を配置した場合について、図５（Ｃ）を用いて説明する。図５（Ｃ）の構成は、図５（Ｄ）のタイミングチャートに従って動作する。なお図５（Ｃ）の構成とその動作の説明は、上述した図５（Ａ）の構成とその動作に準ずるので、ここでは省略する。

上記図４（Ａ）又は図４（Ｃ）の構成を有する本発明のＮＡＮＤ、上記図５（Ａ）又は図５（Ｃ）の構成を有する本発明のＮＯＲは、以下の（１０）の有利な効果を奏する。
（１０）の効果とは、通常、ＮＡＮＤ、ＮＯＲは、直列に接続された２つのＮ型ＴＦＴと、直列に接続された２つのＰ型ＴＦＴの合わせて４つのＴＦＴにより構成される。そして、従来では、オン電流を稼ぐ関係から、前記直列に接続された２つのＴＦＴのゲート幅（Ｗ）は大きく設定されていた。そのため、そのゲートを負荷とするＴＦＴのゲート幅も大きく設定する必要が生じ、結果的に全体として負荷が大きく、高周波動作の妨げとなっていた。しかしながら、本発明は、ダブルゲートのＴＦＴ（直列に接続された２つのＴＦＴ）をシングルゲートのＴＦＴに変えることができる。例えば、図４（Ａ）の構成では、従来直列に接続された２つのＮ型ＴＦＴの配置が必要であったが、本発明では１つのＮ型ＴＦＴ１３により構成される。その結果、本発明では、ＴＦＴのゲート幅を大きく設定する必要はなく、またＴＦＴのサイズを小さくすることができるため、高集積化が可能となる。さらに、そのゲート（ゲート容量）を負荷とする素子の負担を軽減し、全体としても負荷が小さくなるため、高周波動作が可能となる。

図４、５では、ＮＡＮＤ、ＮＯＲについて説明したが、上記以外にも本発明を適用することができる。但し、本発明は、少なくとも２つの信号を用いる回路に適用することが好ましい。
（実施の形態５）

本発明の実施の形態について、図８を用いて説明する。

図８（Ａ）は表示装置の外観を示し、該表示装置は、基板１０７上に（ｘ×ｙ）個の画素１０１がマトリクス状に配置された画素部１０２を有する。画素部１０２の周辺には、信号線駆動回路１０３、第１の走査線駆動回路１０４及び第２の走査線駆動回路１０５を有する。信号線駆動回路１０３、第１及び第２の走査線駆動回路１０４、１０５には、ＦＰＣ１０６を介して外部より信号が供給される。なお信号線駆動回路１０３、第１及び第２の走査線駆動回路１０４、１０５は、画素部１０２が形成された基板１０７の外部に配置してもよい。また図８では、１つの信号線駆動回路と、２つの走査線駆動回路が設けられているが、これらの個数は特に限定されない。これらの個数は、画素１０１の構成に応じて、任意に設定することが出来る。なお表示装置とは、画素部及び駆動回路を基板とカバー材との間に封入したパネル、前記パネルにＩＣ等を実装したモジュール、ディスプレイなどを範疇に含む。

図８（Ｂ）は信号線駆動回路１０３の構成の一例を示し、該信号線駆動回路１０３はシフトレジスタ１１１、第１のラッチ回路１１２、第２のラッチ回路１１３を有する。図８（Ｃ）は、第１の走査線駆動回路１０４の構成の一例を示し、該第１の走査線駆動回路１０４はシフトレジスタ１１４、バッファ１１５を有する。シフトレジスタ１１１、１１４には、図１〜３、６、７に示した構成を自由に用いることができる。また第１のラッチ回路１１２、第２のラッチ回路１１３及びバッファ１１５には、図４、５に示した構成、またそれ以外にも本発明を適用した回路を自由に用いることが出来る。

本実施の形態は、実施の形態１〜４と自由に組み合わせることができる。
（実施の形態６）

本発明が適用される電子機器として、ビデオカメラ、ディジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図９に示す。

図９（Ａ）はディスプレイ（発光装置）であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明は表示部２００３の駆動回路に適用することができる。また本発明により、図９（Ａ）に示す発光装置が完成される。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。

図９（Ｂ）はディジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明は、表示部２１０２の駆動回路に適用することができる。また本発明により、図９（Ｂ）に示すディジタルスチルカメラが完成される。

図９（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明は、表示部２２０３の駆動回路に適用することができる。また本発明により、図９（Ｃ）に示すコンピュータが完成される。

図９（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明は、表示部２３０２の駆動回路に適用することができる。また本発明により、図９（Ｄ）に示すモバイルコンピュータが完成される。

図９（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明は表示部Ａ、Ｂ２４０３、２４０４の駆動回路に適用することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。また本発明により図９（Ｅ）に示す画像再生装置が完成される。

図９（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明は、表示部２５０２の駆動回路に適用することができる。また本発明により、図９（Ｆ）に示すゴーグル型ディスプレイが完成される。

図９（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。本発明は、表示部２６０２の駆動回路に適用することができる。また本発明により、図９（Ｇ）に示すビデオカメラが完成される。

図９（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明は、表示部２７０３の駆動回路に適用することができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。また本発明により、図９（Ｈ）に示す携帯電話が完成される。

なお、筐体の小型化、内部回路における駆動回路の占有面積の小型化、作製費用の削減、消費電力の削減、高周波動作を実現する本発明は、上記電子機器の全てに優れた相乗効果をもたらすが、携帯端末には特に優れた効果をもたらす。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施の形態の電子機器には、実施の形態１〜５に示したいずれの構成を用いても良い。
（実施の形態７）

本発明の第７の構成について、図１２を用いて説明する。図１２（Ａ）には、第ｎ段に配置されたシフトレジスタの回路図を示す。１段は、直列に接続されたＴＦＴ１１及び１３を備えたクロックドインバータ１０、ＴＦＴ１４ａ及び１５ａを備えた補償回路１９ａ、ＴＦＴ１４ｂ及び１５ｂを備えた補償回路１９ｂ、直列に接続されたＴＦＴ２４、１８１を備えた保持用クロックドインバータ１７、ＴＦＴ１８２及び１８３並びにアナログスイッチ１８４及び１８５を備えた補償回路から構成される。シフトレジスタは、この１段の回路を縦続接続して構成され、各段でＣＫ及びＣＫＢが交互に入力される。図３（Ａ）の構成との相違点は、ＴＦＴ１４ａのソースに２段前の信号ではなくＣＫＢが入力される点、保持用クロックドインバータ１７内において、ＴＦＴ２２及び２３の代わりに、ＴＦＴ１８１を配置した点、ＴＦＴ１８１のゲートにＴＦＴ１８２とアナログスイッチ１８４からなる補償回路が接続されている点、ＴＦＴ２４のゲートにＴＦＴ１８３とアナログスイッチ１８５からなる補償回路が接続されている点である。

期間Ｔ１〜Ｔ３における動作について、図１２（Ｂ）のタイミングチャートに従って説明する。期間Ｔ１において、クロックドインバータ１０からはＶＳＳが出力される。

次いで、期間Ｔ２における動作について説明する。クロックドインバータ１７において、ＴＦＴ１８１のゲートにはＶＤＤが入力されオフになる。ＴＦＴ２４はオンでなる。従って、ＯＵＴからはＶＳＳが出力される。なお、クロックドインバータ１０において、ＴＦＴ１１はオン又はオフである。仮にＴＦＴ１１がオンであったとしても、ＴＦＴ２４の電流能力が高いため、期間Ｔ２では安定してＯＵＴからＶＳＳが出力される。

上記構成では、図３（Ａ）（Ｃ）の構成で示したように２段前の信号を用いる必要がない。従って、配線の引き回しが少なくて済むという効果がある。また、本構成は、上述したいずれの構成と組み合わせてもよい。

シフトレジスタの回路図。 シフトレジスタの回路図。 シフトレジスタの回路図。 ＮＡＮＤの回路図。 ＮＯＲの回路図。 シフトレジスタの回路図。 シフトレジスタの回路図。 パネルの図。 電子機器の図。 マスクレイアウト図及び上面写真。 クロックドインバータ、ＮＡＮＤ、ＮＯＲの回路図。 シフトレジスタの回路図。

Claims (23)

1. 直列に接続された第１及び第２のトランジスタと、直列に接続された第３及び第４のトランジスタからなる補償回路とを具備したクロックドインバータにおいて、
   前記第３及び前記第４のトランジスタの各ゲートは互いに接続され、
   前記第３及び前記第４のトランジスタの各ドレインは、前記第１のトランジスタのゲートに接続され、
   前記第１及び前記第４のトランジスタの各ソースは電気的に第１の電源に接続され、
   前記第２のトランジスタのソースは電気的に第２の電源に接続され、
   前記第３のトランジスタのソースに入力される信号の振幅は電源電圧の幅よりも小さいことを特徴とするクロックドインバータ。
2. 請求項１において、前記第１の電源は高電位電源であり、前記第２の電源は低電位電源であり、前記第１及び前記第４トランジスタはＰ型トランジスタであり、前記第２及び前記第３トランジスタはＮ型トランジスタであることを特徴とするクロックドインバータ。
3. 請求項１において、前記第１の電源は低電位電源であり、前記第２の電源は高電位電源であり、前記第１及び前記第４トランジスタはＮ型トランジスタであり、前記第２及び前記第３トランジスタはＰ型トランジスタであることを特徴とするクロックドインバータ。
4. 請求項１において、前記第３トランジスタをアナログスイッチに置換することを特徴とするクロックドインバータ。
5. 直列に接続された第１乃至第３トランジスタと、直列に接続された第４及び第５トランジスタからなる補償回路とを具備したクロックドインバータにおいて、
   前記第４及び前記第５のトランジスタの各ゲートは互いに接続され、
   前記第４及び前記第５のトランジスタの各ドレインは、前記第１のトランジスタのゲートに接続され、
   前記第１及び前記第５トランジスタの各ソースは電気的に第１の電源に接続され、
   前記第３トランジスタのソースは電気的に第２の電源に接続され、
   前記第４トランジスタのソースに入力される信号の振幅は電源電圧の幅よりも小さいことを特徴とするクロックドインバータ。
6. 請求項５において、前記第１の電源は高電位電源であり、前記第２の電源は低電位電源であり、前記第１及び前記第５トランジスタはＰ型トランジスタであり、前記第２乃至前記第４トランジスタはＮ型トランジスタであることを特徴とするクロックドインバータ。
7. 請求項５において、前記第１の電源は高電位電源であり、前記第２の電源は低電位電源であり、
   前記第１、前記第２及び前記第５トランジスタはＰ型トランジスタであり、前記第３及び前記第４トランジスタはＮ型トランジスタであることを特徴とするクロックドインバータ。
8. 請求項５において、前記第１の電源は低電位電源であり、前記第２の電源は高電位電源であり、
   前記第１及び前記第５トランジスタはＮ型トランジスタであり、前記第２乃至前記第４トランジスタはＰ型トランジスタであることを特徴とするクロックドインバータ。
9. 請求項５において、前記第１の電源は低電位電源であり、前記第２の電源は高電位電源であり、
   前記第１、前記第２及び前記第５トランジスタはＮ型トランジスタであり、前記第３及び前記第４トランジスタはＰ型トランジスタであることを特徴とするクロックドインバータ。
10. 請求項５において、前記第４トランジスタをアナログスイッチに置換することを特徴とするクロックドインバータ。
11. 並列に接続された第１及び第２トランジスタ、並びに前記第１及び前記第２トランジスタと直列に接続された第３トランジスタと、直列に接続された第４及び第５トランジスタからなる補償回路とを具備したＮＡＮＤにおいて、
    前記第４及び前記第５トランジスタの各ゲートは互いに接続され、
    前記第４及び前記第５トランジスタの各ドレインは、前記第３トランジスタのゲートに接続され、
    前記第１及び前記第２トランジスタの各ソースは電気的に高電位電源に接続され、
    前記第３及び前記第５トランジスタの各ソースは電気的に低電位電源に接続され、
    前記第１、前記第２、前記第４及び前記第５トランジスタの各ゲート並びに前記第４トランジスタのソースに入力される信号の振幅は電源電圧の幅よりも小さいことを特徴とするＮＡＮＤ。
12. 請求項１１において、前記第１、前記第２及び前記第４トランジスタはＰ型トランジスタであり、前記第３及び前記第５トランジスタはＮ型トランジスタであることを特徴とするＮＡＮＤ。
13. 請求項１１において、前記第４トランジスタをアナログスイッチに置換することを特徴とするＮＡＮＤ。
14. 並列に接続された第１及び第２トランジスタ、並びに前記第１及び前記第２トランジスタと直列に接続された第３トランジスタと、直列に接続された第４及び第５トランジスタからなる補償回路とを具備したＮＯＲにおいて、
    前記第４及び前記第５トランジスタの各ゲートは互いに接続され、
    前記第４及び前記第５トランジスタの各ドレインは、前記第３トランジスタのゲートに接続され、
    前記第１及び前記第２トランジスタの各ソースは電気的に低電位電源に接続され、
    前記第３及び前記第５トランジスタの各ソースは電気的に高電位電源に接続され、
    前記第１、前記第２、前記第４及び前記第５トランジスタのゲート並びに前記第４トランジスタのソースに入力される信号の振幅は電源電圧の幅よりも小さいことを特徴とするＮＯＲ。
15. 請求項１４において、前記第１、前記第２及び前記第４トランジスタはＮ型トランジスタであり、前記第３及び前記第５トランジスタはＰ型トランジスタであることを特徴とするＮＯＲ。
16. 請求項１４において、前記第４トランジスタをアナログスイッチに置換することを特徴とするＮＯＲ。
17. 直列に接続された第１乃至第３のトランジスタと、直列に接続された第４及び第５のトランジスタからなる補償回路とを具備したクロックドインバータにより構成されるシフトレジスタであって、
    前記第１及び前記第５トランジスタの各ソースは電気的に第１の電源に接続され、
    前記第３トランジスタのソースは電気的に第２の電源に接続され、
    前記第１トランジスタのゲートは前記補償回路の出力端子に接続され、
    第ｎ段に配置された前記補償回路の入力端子には第（ｎ-１）段で発生したパルスが入力され、
    第ｎ段に配置された前記第４トランジスタのソースには第（ｎ-２）段で発生したパルス又はクロック信号が入力されることを特徴とするシフトレジスタ。
18. 請求項１７において、前記第１の電源は低電位電源であり、前記第２の電源は高電位電源であり、前記第１及び前記第５トランジスタはＮ型トランジスタであり、前記第２乃至前記第４トランジスタはＰ型トランジスタであることを特徴とするシフトレジスタ。
19. 請求項１７において、前記第１の電源は高電位電源であり、前記第２の電源は低電位電源であり、前記第１及び前記第５トランジスタはＰ型トランジスタであり、前記第２乃至前記第４トランジスタはＮ型トランジスタであることを特徴とするシフトレジスタ。
20. 請求項１７において、前記第４トランジスタをアナログスイッチに置換することを特徴とするシフトレジスタ。
21. 請求項１７において、前記第２トランジスタを削除することを特徴とするシフトレジスタ。
22. 直列に接続された第１及び第２トランジスタを備えた第１クロックドインバータと、前記第１クロックドインバータとループを構成するインバータと、Ｎ型トランジスタ及びアナログスイッチを備えた補償回路とを有する段が複数設けられたシフトレジスタにおいて、
    前記第１トランジスタはＰ型トランジスタであり、前記第２トランジスタはＮ型トランジスタであり、
    前記第１トランジスタのゲートは前記インバータの出力端子に接続され、ソースは電気的に高電位電源に接続され、
    前記第２トランジスタのゲートには、前記Ｎ型トランジスタのドレイン及び前記アナログスイッチを介してクロック信号線に接続され、ソースは低電位電源に接続され、
    前記アナログスイッチは、前記インバータの入力及び出力により制御されることを特徴とするシフトレジスタ。
23. 直列に接続された第１及び第２トランジスタを備えた第１クロックドインバータと、前記第１クロックドインバータとループを構成するインバータと、Ｐ型トランジスタ及びアナログスイッチを備えた補償回路とを有する段が複数設けられたシフトレジスタにおいて、
    前記第１トランジスタはＮ型トランジスタであり、前記第２トランジスタはＰ型トランジスタであり、
    前記第１トランジスタのゲートは前記インバータの出力端子に接続され、ソースは電気的に低電位電源に接続され、
    前記第２トランジスタのゲートは前記Ｐ型トランジスタのドレイン及び前記アナログスイッチを介してクロック信号線に接続され、ソースは高電位電源に接続され、
    前記アナログスイッチは、前記インバータの入力及び出力により制御されることを特徴とするシフトレジスタ。