JP3483198B2 - シフトレジスタ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号の立
ち上がりおよび立ち下がりに同期してデジタル信号を転
送するシフトレジスタ回路に関し、特に、クロック信号
を局所的に入力するような構成をとることにより、クロ
ック信号線の負荷を軽減し、動作マージンの向上と低消
費電力化を図ったシフトレジスタ回路、および、このシ
フトレジスタ回路をデータ信号線駆動回路または走査信
号線駆動回路に適用した画像表示装置に関する。

【０００２】

【従来の技術】従来の液晶表示装置として、アクティブ
・マトリクス駆動方式の液晶表示装置（以後、アクティ
ブ・マトリクス駆動型液晶表示装置と呼ぶ）が知られて
いる。

【０００３】図１８は、アクティブ・マトリクス駆動型
液晶表示装置１００を示す図である。

【０００４】図１８に示すアクティブ・マトリクス駆動
型液晶表示装置１００は、画素アレイＡＲＹと、走査信
号線駆動回路ＧＤと、データ信号線駆動回路ＳＤとを備
えている。

【０００５】画素アレイＡＲＹは、複数の走査信号線Ｇ
Ｌと、複数の走査信号線ＧＬに交差する複数のデータ信
号線ＳＬとを備えている。隣接する２本の走査信号線Ｇ
Ｌと隣接する２本のデータ信号線ＳＬとで包囲された部
分に、画素ＰＩＸがマトリクス状に配置されている。デ
ータ信号線駆動回路ＳＤは、クロック信号ＣＫＳ等のタ
イミング信号に同期して、入力された映像信号ＤＡＴを
サンプリングし、サンプリングされた映像信号ＤＡＴを
必要に応じて増幅し、データ信号線ＳＬに出力する。

【０００６】走査信号線駆動回路ＧＤは、クロック信号
ＣＫＧ等のタイミング信号に同期して、走査信号線ＧＬ
を順次選択し、画素ＰＩＸ内にあるスイッチング素子の
開閉を制御することにより、データ信号線ＳＬに出力さ
れた映像信号（データ）が画素ＰＩＸに書き込まれる。
画素ＰＩＸは画素ＰＩＸに書き込まれたデータを保持す
る働きをする。

【０００７】図１９は、図１８に示す画素ＰＩＸの詳細
を示す図である。

【０００８】画素ＰＩＸは、スイッチング素子である電
界効果トランジスタＳＷと、画素容量ＣＩ（液晶容量Ｃ
Ｌおよび必要によって付加される補助容量ＣＳよりな
る）とによって構成される。

【０００９】電界効果トランジスタＳＷは、ドレイン、
ソースおよびゲートを有している。以後、ドレインおよ
びソースの一方を第１電極と呼び、ドレインおよびソー
スの他方を第２電極と呼ぶ。

【００１０】電界効果トランジスタＳＷの第１電極はデ
ータ信号線ＳＬと接続され、電界効果トランジスタＳＷ
の第２電極は画素容量ＣＩの一端ａと接続される。ま
た、電界効果トランジスタＳＷのゲートは、走査信号線
ＧＬに接続される。液晶容量ＣＬの他端ｂは、全画素Ｐ
ＩＸに共通の共通電極線に接続されている。液晶容量Ｃ
Ｌに印加される電圧により、液晶の透過率または反射率
が変調され、画像が表示される。

【００１１】従来のアクティブ・マトリクス型液晶表示
装置では、画素トランジスタＳＷの材料として、ガラス
等の透明基板上に形成された非晶質シリコン薄膜が用い
られている。また、従来のアクティブ・マトリクス型液
晶表示装置における走査信号線駆動回路ＧＤおよびデー
タ信号線駆動回路ＳＤは、それぞれ外付けの集積回路
（ＩＣ）で構成されていた。

【００１２】しかしながら、近年、大画面化に伴う画素
トランジスタの駆動力向上や、駆動ＩＣの実装コストの
低減、あるいは、実装における信頼性等の要求から、多
結晶シリコン薄膜を用いて、モノリシックに画素アレイ
と駆動回路が形成されている。

【００１３】液晶表示装置の、より大画面化および低コ
スト化を目指して、ガラスの歪み点（約６００℃）以下
のプロセス温度で、電界効果トランジスタなどの素子を
ガラス基板上の多結晶シリコン薄膜で形成することが試
みられている。

【００１４】図２０は、アクティブ・マトリクス型液晶
表示装置２００を示す図である。

【００１５】図２０に示すアクティブ・マトリクス型液
晶表示装置２００では、絶縁性基板ＳＵＢ上に、画素ア
レイＡＲＹ、走査信号線駆動回路ＧＤ、およびデータ信
号線駆動回路ＳＤが搭載され、走査信号線駆動回路ＧＤ
およびデータ信号線駆動回路ＳＤのぞれぞれに、タイミ
ング信号生成回路ＣＴＬおよび電源電圧生成回路ＶＧＥ
Ｎが接続される。

【００１６】データ信号線駆動回路ＳＤは、映像信号Ｄ
ＡＴなどを受け取る。図２０では、データ信号線駆動回
路ＳＤ内の映像信号ＤＡＴなどが伝達される経路を破線
で示している。

【００１７】走査信号線駆動回路ＧＤは、パルス信号Ｇ
ＰＳなどを受け取る。図２０では、走査信号線駆動回路
ＧＤ内のパルス信号ＧＰＳなどが伝達される経路を破線
で示している。

【００１８】データ信号線駆動回路としては、映像信号
を映像信号線に書き込む方式の違いから、点順次駆動方
式のデータ信号線駆動回路と線順次駆動方式のデータ信
号線駆動回路が知られている。データ信号線駆動回路を
一体化した多結晶シリコンＴＦＴパネルにおいては、デ
ータ信号線駆動回路の構成の簡易性から、点順次駆動方
式のデータ信号線駆動回路が用いられることが多い。

【００１９】以下に、よく使用される点順次駆動方式の
データ信号線駆動回路の構成を図２１を用いて説明す
る。

【００２０】図２１は、点順次駆動方式のデータ信号線
駆動回路ＳＤを示す図である。

【００２１】点順次駆動方式では、複数のラッチ回路Ｌ
ＡＴＡ、ＬＡＴＢより構成されたシフトレジスタ回路Ｓ
ＦＣの各段（各ラッチ回路）から出力される出力パルス
に同期させてサンプリングスイッチＡＳを開閉する。サ
ンプリングスイッチＡＳを開閉により、映像信号線に入
力された映像信号ＤＡＴが、データ信号線ＳＬに書き込
まれる。

【００２２】図２１に示すように、シフトレジスタ回路
ＳＦＣとサンプリングスイッチＡＳとの間にはバッファ
回路ＢＦＣ１が位置する。バッファ回路ＢＦＣ１は、シ
フトレジスタ回路ＳＦＣから出力されるパルス信号を取
り込んで、パルス信号を保持・増幅するとともに、必要
に応じてパルス信号の反転信号を生成する。

【００２３】以下に、走査信号線駆動回路の構成を図２
２を用いて説明する。

【００２４】図２２は、走査信号線駆動回路ＧＤを示す
図である。図２２に示す走査信号線駆動回路ＧＤは、複
数のラッチ回路ＬＡＴＡ、ＬＡＴＢより構成されたシフ
トレジスタ回路ＳＦＣと、バッファ回路ＢＦＣ２とを備
えている。

【００２５】図２２に示す走査信号線駆動回路ＧＤは、
複数のラッチ回路ＬＡＴＡ、ＬＡＴＢより構成されたシ
フトレジスタ回路ＳＦＣの各段（各ラッチ回路）から出
力される出力パルス信号（必要に応じて、他の信号との
論理演算結果）を増幅することにより、増幅された出力
パルス信号を走査信号として出力している。

【００２６】上述したように、データ信号線駆動回路Ｓ
Ｄおよび走査信号線駆動回路ＧＤのいずれの駆動回路に
おいても、パルス信号を順次転送するシフトレジスタ回
路ＳＦＣが用いられている。

【００２７】図２３は、シフトレジスタ回路ＳＦＣを示
す図である。図２３に示すように、複数のラッチ回路Ｌ
ＡＴＡ、ＬＡＴＢが交互に直列に接続されている。

【００２８】図２４は、図２３に示すシフトレジスタ回
路ＳＦＣに入力されるクロック信号ＣＬＫを示す図であ
る。なお、図２３に示すシフトレジスタ回路ＳＦＣに
は、クロック信号ＣＬＫと位相が反転したクロック信号
／ＣＬＫも入力される。

【００２９】図２５は、シフトレジスタ回路ＳＦＣを構
成するラッチ回路ＬＡＴＡを示す図であり、図２６は、
シフトレジスタ回路ＳＦＣを構成するラッチ回路ＬＡＴ
Ｂを示す図である。

【００３０】ラッチ回路ＬＡＴＡ、ＬＡＴＢは、１個の
インバータと２個のクロックトインバータＣＩＣＡ、Ｃ
ＩＣＢから成っており、２個のクロックトインバータＣ
ＩＣＡ、ＣＩＣＢには、それぞれ逆位相のクロック信号
ＣＬＫ、／ＣＬＫが入力される。

【００３１】図２７は、クロックトインバータＣＩＣＡ
を示す図であり、図２８は、クロックトインバータＣＩ
ＣＢを示す図である。たとえば、図２７に示すクロック
トインバータＣＩＣＡでは、クロック信号ＣＬＫがハイ
レベルのとき、クロックトインバータＣＩＣＡの入力端
子ＩＮに入力された信号の反転信号が、クロックトイン
バータＣＩＣＡの出力端子ＯＵＴから出力される。ま
た、図２８に示すクロックトインバータＣＩＣＢでは、
クロック信号ＣＬＫがローレベルのとき、クロックトイ
ンバータＣＩＣＢの入力端子ＩＮに入力された信号の反
転信号が、クロックトインバータＣＩＣＢの出力端子Ｏ
ＵＴから出力される。

【００３２】なお、本明細書および本図面の中でシフト
レジスタ回路あるいはラッチ回路を説明する場合、それ
らの回路には、互いに逆位相のクロック信号が入力され
るため、互いに逆位相のクロック信号の一方のクロック
信号ＣＬＫだけを用いて説明する場合もある。

【００３３】

【発明が解決しようとする課題】図２３に示すシフトレ
ジスタ回路ＳＦＣにおいて、クロック信号ＣＬＫ、／Ｃ
ＬＫが、すべてのラッチ回路ＬＡＴＡ、ＬＡＴＢに入力
されるため、クロック信号線ＣＬＫＬ、／ＣＬＫＬの負
荷容量は極めて大きくなる。その結果、クロック信号線
ＣＬＫＬ、／ＣＬＫＬを駆動するために、外部ＩＣ（コ
ントローラＩＣなど）として、駆動能力の大きなものを
使用する必要があり、液晶表示装置の製作コストが上が
り、液晶表示装置の消費電力が増加する。

【００３４】特開平３−１４７５９８号公報は、クロッ
ク信号線の負荷容量を小さくするために、シフトレジス
タ回路の各段（ラッチ回路）の出力が有意（アクティブ
状態）であるときのみ、そのラッチ回路にクロック信号
を入力するような構成を開示している。

【００３５】具体的には、クロック信号線と各ラッチ回
路を接続するか切り離すかが、各ラッチ回路の出力信号
（あるいは、複数の隣接するラッチ回路の出力信号の和
信号）によって制御される。

【００３６】しかしながら、このような構成において
は、電源投入時には、シフトレジスタ回路の内部ノード
の状態（電圧レベル）が不定である（どのような状態に
もなりうる）ため、最悪の場合、電源投入時に、シフト
レジスタ回路の全ての内部ノードがアクティブ状態にな
る場合もありうる。この状態は、非アクティブ状態に対
応する信号がシフトレジスタ回路全段を走査される（シ
フトレジスタ回路の初期化）まで続くことになる。

【００３７】また、この状態においては、クロック信号
はすべてのラッチ回路に入力されているので、クロック
信号線の負荷容量は、通常状態（シフトレジスタ回路に
１個のパルス信号が走査されている状態で、クロック信
号が入力されるラッチ回路の数が１個〜数個のとき）に
較べて、極めて大きくなっている。

【００３８】そのため、充分な駆動能力がない場合（外
部ＩＣが、小さい負荷容量に対して最適化されている場
合）には、クロック信号線を所定の時間内に駆動するこ
とができず、シフトレジスタ回路が動作できなくなる恐
れがある。

【００３９】したがって、クロック信号を供給する外部
ＩＣは、このような大きな負荷容量を持つ場合でも駆動
できるだけの能力を備えている必要があるが、通常状態
では、負荷容量は小さく、それだけの駆動能力は不要で
ある。すなわち、電源投入時のシフトレジスタ回路の初
期化のみのために、大きな駆動能力を備えた外部ＩＣが
必要となり、低コスト化、および、低消費電力化をさら
に進める上での障害となっている。

【００４０】本発明は、このような従来技術の課題を解
決すべくなされたものであり、クロック信号を局所的に
入力することによりクロック信号線の負荷を軽減したシ
フトレジスタ回路において、電源投入時などにおいても
正常に動作するシフトレジスタ回路、および、このシフ
トレジスタ回路を駆動回路の一部として備えることによ
り、低消費電力化と低コスト化を実現した画像表示装置
を提供することを目的とする。

【００４１】

【課題を解決するための手段】本発明のシフトレジスタ
回路は、直列に接続され、パルス信号を順次転送する複
数のラッチ回路と、クロック信号を伝達するクロック線
と、前記クロック線と前記複数のラッチ回路とを電気的
に接続または非接続する複数のスイッチ回路とを備えた
シフトレジスタ回路であって、前記シフトレジスタ回路
に電源が投入された際に、前記複数のスイッチ回路の少
なくとも１つが、前記複数のラッチ回路の少なくとも１
つとクロック線とを電気的に非接続し、前記複数のラッ
チ回路のノードの電位は、前記伝送されるパルス信号に
応じて変化し、前記複数のスイッチ回路のそれぞれは、
対応するラッチ回路のノードの電位に応じて、前記対応
するラッチ回路とクロック線とを電気的に接続または非
接続し、前記パルス信号が前記複数のラッチ回路の最初
のラッチ回路から最後のラッチ回路まで転送される期間
の少なくとも一部の期間、前記クロック信号の周波数
は、通常期間の前記クロック信号の周波数より低く、前
記少なくとも一部の期間における前記クロック信号の周
波数が、徐々に高くなり、そのことにより上記目的が達
成される。本発明の他のシフトレジスタ回路は、直列に
接続され、パルス信号を順次転送する複数のラッチ回路
と、クロック信号を伝達するクロック線と、前記クロッ
ク線と前記複数のラッチ回路とを電気的に接続または非
接続する複数のスイッチ回路とを備えたシフトレジスタ
回路であって、一定時間毎に、前記複数のスイッチ回路
の少なくとも１つが、前記複数のラッチ回路の少なくと
も１つとクロック線とを電気的に非接続し、前記複数の
ラッチ回路のノードの電位は、前記伝送されるパルス信
号に応じて変化し、前記複数のスイッチ回路のそれぞれ
は、対応するラッチ回路のノードの電位に応じて、前記
対応するラッチ回路とクロック線とを電気的に接続また
は非接続し、前記パルス信号が前記複数のラッチ回路の
最初のラッチ回路から最後のラッチ回路まで転送される
期間の少なくとも一部の期間、前記クロック信号の周波
数は、通常期間の前記クロック信号の周波数より低く、
前記少なくとも一部の期間における前記クロック信号の
周波数が、徐々に高くなり、そのことにより上記目的が
達成される。

【００４２】

【００４３】

【００４４】

【００４５】

【００４６】

【００４７】

【００４８】

【００４９】

【００５０】

【００５１】

【００５２】

【００５３】

【００５４】

【００５５】

【００５６】以下、作用について説明する。

【００５７】本発明のシフトレジスタ回路においては、
アクティブ状態にあるラッチ回路およびその近傍のラッ
チ回路にのみ、選択的にクロック信号が入力される構成
において、電源投入時に、全ての前記ラッチ回路の内部
ノードの電位レベルを初期化している。シフトレジスタ
回路の内部ノードが不定になるのは電源投入時のみであ
るので、初期化を電源投入時のみとすることで、通常動
作期間の動作に悪影響を及ぼす可能性がなくなる。この
ような構成とすることにより、クロック信号線の負荷容
量が小さくなり、クロック信号を供給する外部ＩＣに、
特に大きな駆動能力を必要としないので、外部ＩＣの低
コスト化や低消費電力化が図られる。

【００５８】本発明の他のシフトレジスタ回路において
は、アクティブ状態にあるラッチ回路およびその近傍の
ラッチ回路にのみ、選択的にクロック信号が入力される
構成において、一定時間毎に、全ての前記ラッチ回路の
内部ノードの電位レベルを初期化している、このような
構成においては、システムにおける適当なタイミング信
号を利用し、これに同期してシフトレジスタ回路内部を
初期化することができるので、新たに初期化用の信号を
入力または生成する必要がない。また、このような構成
とすることにより、クロック信号線の負荷容量が小さく
なり、クロック信号を供給する外部ＩＣに、特に大きな
駆動能力を必要としないので、外部ＩＣの低コスト化や
低消費電力化が図られる。

【００５９】前記シフトレジスタ回路または前記他のシ
フトレジスタ回路においては、少なくともパルス信号が
ラッチ回路全段にわたって転送される期間より長い間、
クロック信号の周波数を、通常の周波数よりも低減させ
ることにより、前記ラッチ回路の内部ノードを初期化し
ている。このような構成においては、外部から入力され
るクロック信号のタイミング（周波数）を変えるだけ
で、シフトレジスタ回路の初期化を行うことができ、初
期化のための回路を新たに付加する必要がない。

【００６０】前記シフトレジスタ回路または前記他のシ
フトレジスタ回路においては、前記初期化のための前記
クロック信号の周波数を、徐々に高くなるようにしてい
る。このような構成においては、初期化の時間を短縮す
ることができるので、他の動作に支障や制約を与えるこ
とが少ない。

【００６１】前記シフトレジスタ回路または前記他のシ
フトレジスタ回路においては、前記低減させたクロック
信号の最低周波数は、通常の周波数の、１／２ないし１
／１６である。このような周波数では、低周波数で動作
する期間がそれほど長くないので、他の動作への影響を
小さく抑えることが容易となる。また、特に、元の周波
数の整数分の１となるような周波数は、通常のクロック
信号を分周することにより、簡単に得ることが出来る。

【００６２】前記シフトレジスタ回路または前記他のシ
フトレジスタ回路においては、前記各ラッチ回路に内部
ノード初期化回路を設け、これに外部から初期化信号を
入力することにより、前記ラッチ回路の内部ノードを初
期化している。このような構成においては、全ラッチ回
路を同時に初期化することができるので、初期化時間の
短縮が図られ、他の動作へ悪影響を及ぼす恐れが少な
い。

【００６３】前記シフトレジスタ回路または前記他のシ
フトレジスタ回路においては、前記クロック信号の振幅
は、シフトレジスタ回路の電源電圧よりも小さくなって
いる。このような構成においては、クロック信号が入力
されるラッチ回路の素子サイズが大きくなり、負荷容量
も大きくなるので、クロック信号を選択的に入力する構
成にする効果は特に大きい。

【００６４】前記シフトレジスタ回路または前記他のシ
フトレジスタ回路においては、外部より入力されたクロ
ック信号を、前記各ラッチ回路に供給するための、バッ
ファ回路を有している。このような構成においては、ク
ロック信号の一方のみを外部より入力し、内部でその反
転信号を生成することが出来るので、端子数の削減や外
部ＩＣの簡略化に有効である。また、バッファ回路のサ
イズ（駆動能力）は、クロック信号線の負荷容量により
決定されるので、実効的な負荷を低減させることによ
り、バッファ回路のサイズを小さくすることができる。

【００６５】前記シフトレジスタ回路または前記他のシ
フトレジスタ回路においては、外部より入力されるクロ
ック信号と、前記各ラッチ回路に供給されるクロック信
号の振幅が異なっており、外部より入力されたクロック
信号の振幅を変化させるための、レベルシフト回路を有
している。このような構成においては、レベルシフト回
路またはその後段のバッファ回路のサイズ（駆動能力）
は、クロック信号線の負荷容量により決定されるので、
実効的な負荷を低減させることにより、レベルシフト回
路またはバッファ回路のサイズを小さくすることができ
る。また、レベルシフト回路を具備することにより、入
力信号の電圧レベルを、シフトレジスタ回路の駆動電圧
よりも小さくすることができるので、外部にレベルシフ
トＩＣを不要とすることができるとともに、外部の消費
電力を削減することが可能となる。

【００６６】マトリクス状に設けられた複数の画素と、
該画素に書き込む映像データを供給する複数のデータ信
号線と、映像データの該画素への書き込みを制御する複
数の走査信号線とを備えたアクティブ・マトリクス型画
像表示装置において、タイミング信号に同期して前記走
査信号線にパルス信号を出力する走査信号線駆動回路
が、前記いずれかのシフトレジスタ回路を備えている。
このような構成においては、上述の理由により、走査信
号線駆動回路に入力されるクロック信号線を駆動する外
部ＩＣの駆動能力を小さく抑えつつ、シフトレジスタ回
路の正常な動作を実現することができるので、低コスト
と低消費電力性を兼ね備えた高品位の画像表示装置を実
現することができる。

【００６７】タイミング信号に同期して前記データ信号
線に映像信号を出力するデータ信号線駆動回路が、前記
いずれかのシフトレジスタ回路を備えている。このよう
な構成においては、上述の理由により、データ信号線駆
動回路に入力されるクロック信号線を駆動する外部ＩＣ
の駆動能力を小さく抑えつつ、シフトレジスタ回路の正
常な動作を実現することができるので、低コストと低消
費電力性を兼ね備えた高品位の画像表示装置を実現する
ことができる。特に、データ信号線駆動回路は、画像表
示装置の中で最も動作周波数が高い部分であるので、ク
ロック信号線の負荷容量を低減させることの効果は大き
い。

【００６８】垂直同期信号に同期して、前記データ信号
線駆動回路を構成するシフトレジスタ回路の全てのラッ
チ回路の内部ノードの電位レベルを初期化する。このよ
うな構成においては、初期化のための信号として、垂直
同期信号、あるいは、これにより生成される走査信号線
駆動回路のスタート信号を用いることができるので新た
な信号を追加する必要がない。

【００６９】少なくとも前記データ信号線駆動回路を構
成する能動素子が、多結晶シリコン薄膜トランジスタで
ある。このように多結晶シリコン薄膜を用いてトランジ
スタを形成すると、従来のアクティブマトリクス液晶表
示装置に用いられていた非晶質シリコン薄膜トランジス
タに較べて、極めて駆動力の高い特性が得られるので、
前記効果に加えて、画素および前記信号線駆動回路を、
容易に、同一基板上に形成することができるというメリ
ットがある。このため、製造コストや実装コストの低減
と実装良品率のアップの効果が期待できる。また、多結
晶シリコン薄膜トランジスタは、単結晶シリコントラン
ジスタに較べて、駆動力が１〜２桁程小さいため、これ
を用いて走査信号線駆動回路およびデータ信号線駆動回
路を構成した場合、構成するトランジスタのサイズを大
きくする必要がある。その結果、クロック信号線の負荷
容量も大きくなるので、前記効果が期待できる本構成の
有効性は大きい。さらに、これを用いてレベルシフト回
路やクロック信号線用のバッファ回路を構成した場合、
その駆動力が小さいため、負荷容量を小さくするための
初期化を行うことの効果が大きい。

【００７０】前記能動素子が、ガラス基板上に、６００
℃以下のプロセスで形成されている。このように、６０
０℃以下のプロセス温度で、多結晶シリコン薄膜トラン
ジスタを形成する場合には、歪み点温度が低いが、安価
でかつ大型化の容易なガラスを、基板として用いること
ができるので、前記効果に加えて、大型の画像表示装置
を低コストで製造することが可能となるというメリット
がある。

【００７１】

【発明の実施の形態】以下、図面を参照し本発明の実施
形態を説明する。

【００７２】（実施形態１）図１は、実施形態１におけ
るシフトレジスタ回路１を示す図である。

【００７３】図１に示すシフトレジスタ回路１は、複数
のラッチ回路ＬＡＴＡ、ＬＡＴＢ、複数の論理和回路Ｏ
Ｒ、および複数のスイッチＡＳＷを備えている。ラッチ
回路ＬＡＴＡの一例を図２５に示し、ラッチ回路ＬＡＴ
Ｂの一例を図２６に示す。なお、図１に示すシフトレジ
スタ回路１の初めのラッチ回路は、ラッチ回路ＬＡＴＡ
であっても、ラッチ回路ＬＡＴＢであってもよいが、入
力されるクロック信号によって決定される。

【００７４】ラッチ回路ＬＡＴＡ、ＬＡＴＢにクロック
信号ＣＬＫ、／ＣＬＫが入力されるか否かは、論理和回
路ＯＲおよびスイッチＡＳＷによって制御される。たと
えば、あるユニット２に属する論理和回路ＯＲは、ある
ユニット２に属するラッチ回路の前段のラッチ回路から
出力される信号と、あるユニット２に属するラッチ回路
から出力される信号とを受け取り、そられの信号の論理
和を演算する。演算された結果である信号に基づいて、
あるユニット２に属するスイッチＡＳＷが導通すること
により、あるユニット２に属するラッチ回路にクロック
信号ＣＬＫ、／ＣＬＫが入力される。

【００７５】つまり、あるユニット２に属するラッチ回
路の前段のラッチ回路とあるユニット２に属するラッチ
回路の少なくともいずれか一方がアクティブ状態にある
時のみ、クロック信号がラッチ回路に入力される。上述
した構成により、ラッチ回路の入力容量の大部分がクロ
ック信号線ＣＬＫＬ、／ＣＬＫＬから切り離される。こ
のため、シフトレジスタ回路１のクロック信号線ＣＬＫ
Ｌ、／ＣＬＫＬの容量は、図２３に示すシフトレジスタ
回路ＳＦＣに較べて極めて小さくなる。このため、シフ
トレジスタ回路１では、駆動能力の小さなクロック信号
供給ＩＣを用いることができる。

【００７６】しかしながら、電源投入時においては、ラ
ッチ回路ＬＡＴＡ、ＬＡＴＢの内部ノードの状態（電位
レベル）は、不定となる。つまり、ラッチ回路ＬＡＴ
Ａ、ＬＡＴＢの内部ノードの状態は、どのような状態に
もなる可能性がある。

【００７７】このため、ラッチ回路ＬＡＴＡ、ＬＡＴＢ
の全てのノード、あるいは、大部分のノードがアクティ
ブになる恐れがある。全てのラッチ回路ＬＡＴＡ、ＬＡ
ＴＢのノードがアクティブになる場合、クロック信号線
ＣＬＫＬ、／ＣＬＫＬは、全てのラッチ回路ＬＡＴＡ、
ＬＡＴＢに接続される。全てのラッチ回路ＬＡＴＡ、Ｌ
ＡＴＢのノードがアクティブになる状態におけるクロッ
ク信号線ＣＬＫＬ、／ＣＬＫＬの負荷容量は、他の状態
に較べて、非常に大きな負荷容量となる。

【００７８】全てのラッチ回路ＬＡＴＡ、ＬＡＴＢのノ
ードがアクティブになる場合、通常動作を行うだけの駆
動力を有するクロック信号供給ＩＣでは、シフトレジス
タ回路を駆動することができなくなる恐れがある。

【００７９】図２は、シフトレジスタ回路に入力される
クロック信号ＣＬＫの一例と、シフトレジスタ回路内部
のクロック信号ＣＬＫｉｎｔを示す図である。

【００８０】全てのラッチ回路ＬＡＴＡ、ＬＡＴＢのノ
ードがアクティブになっている状態では、クロック信号
線ＣＬＫＬ、／ＣＬＫＬの負荷容量が大きいため、図２
に示す、シフトレジスタ回路内部のクロック信号ＣＬＫ
ｉｎｔは、シフトレジスタ回路に入力されたクロック信
号ＣＬＫと比べて、波形が鈍っている。このため、シフ
トレジスタ回路の駆動に充分な振幅が確保されない。そ
の結果、シフトレジスタ回路は動作しない。言い換える
と、ラッチ回路ＬＡＴＡ、ＬＡＴＢの内部ノードのレベ
ルは変化しない。したがって、クロック信号線ＣＬＫ
Ｌ、／ＣＬＫＬの負荷容量は大きな値をとり続けること
になり、シフトレジスタ回路は動作を開始できない。

【００８１】ただし、クロック信号線ＣＬＫＬ、／ＣＬ
ＫＬの負荷容量が大きい場合、クロック信号線ＣＬＫ
Ｌ、／ＣＬＫＬを駆動できるだけの能力を有したクロッ
ク信号供給ＩＣを用いていれば、シフトレジスタ回路は
動作する。図３は、駆動能力が大きいクロック信号供給
ＩＣを用いた場合における、シフトレジスタ回路に入力
されるクロック信号ＣＬＫの一例と、シフトレジスタ回
路内部のクロック信号ＣＬＫｉｎｔを示す図である。

【００８２】このような大きな駆動能力は、通常の動作
状態では不必要であり、消費電力の増加を招くのみであ
る。さらに、大きな駆動能力を有するクロック信号供給
ＩＣは、当然、コストも高いというデメリットがある。

【００８３】駆動能力が小さいクロック信号供給ＩＣを
用いたとしても、図４に示すように、初期化動作期間に
おけるクロック信号ＣＬＫの周波数を通常動作期間にお
けるクロック信号ＣＬＫの周波数よりも低下させること
で、シフトレジスタ回路の駆動に充分な振幅が確保され
ないという問題を解決することができる。初期化動作期
間とは、電源が投入されてから所定の時間が経過した期
間を意味する。通常動作期間とは、初期化動作期間以外
の期間を意味する。

【００８４】図５は、初期化動作期間および通常動作期
間における、クロック信号ＣＬＫの一例およびシフトレ
ジスタ回路内部のクロック信号ＣＬＫｉｎｔの一例とを
示す図である。図５に示すように、クロック信号線ＣＬ
ＫＬ、／ＣＬＫＬの負荷容量によって、クロック信号Ｃ
ＬＫｉｎｔの立ち上がりが俊敏ではないが、クロック信
号ＣＬＫｉｎｔが所定のレベル（閾値）以上になるた
め、シフトレジスタ回路は正常に動作する。

【００８５】また、シフトレジスタ回路は、初期化動作
期間に入り一定期間クロック周波数を低減させる。この
ため、全てのラッチ回路ＬＡＴＡ、ＬＡＴＢがアクティ
ブであったとしても、シフトレジスタ回路１の初期化が
進むにつれて、ラッチ回路ＬＡＴＡ、ＬＡＴＢが、初段
から次々にクロック信号線ＣＬＫＬ、／ＣＬＫＬから切
り離される。このため、クロック信号線ＣＬＫＬ、／Ｃ
ＬＫＬの負荷容量は次第に低くなる。

【００８６】なお、電源投入時におけるクロック信号Ｃ
ＬＫ、／ＣＬＫの周波数としては、クロック信号線ＣＬ
ＫＬ、／ＣＬＫＬの負荷容量がどれだけ増加するかによ
り決定されるが、一般には、通常動作期間におけるクロ
ック信号ＣＬＫ、／ＣＬＫの１／２〜１／１６程度とす
ればよい。

【００８７】また、図４および図５に示す、初期化のた
めのクロック信号の周波数は一定であるが、初期化のた
めのクロック信号の周波数は、必ずしも一定である必要
はない。たとえば、初期化のためのクロック信号の周波
数が、徐々に変化してもよい。

【００８８】図６は、電源投入時のクロック信号ＣＬＫ
の周波数が、初期化期間終了時のクロック信号ＣＬＫの
周波数より低いクロック信号を示す図である。たとえ
ば、電源投入時のクロック周波数を、通常動作期間にお
けるクロック信号ＣＬＫの１／８の周波数とし、徐々に
クロック信号ＣＬＫの周波数を高くし、初期化が完了す
る時のクロック周波数を、通常動作期間におけるクロッ
ク信号ＣＬＫの周波数とする。

【００８９】たとえば、全てのラッチ回路ＬＡＴＡ、Ｌ
ＡＴＢがアクティブであっても、シフトレジスタ回路１
の初期化が進むにつれて、ラッチ回路ＬＡＴＡ、ＬＡＴ
Ｂが、初段から次々にクロック信号線ＣＬＫＬ、／ＣＬ
ＫＬから切り離されるため、クロック信号線ＣＬＫＬ、
／ＣＬＫＬの負荷容量は次第に小さくなる。このため、
周波数を高めていっても充分に駆動することが可能であ
る。クロック信号ＣＬＫ、／ＣＬＫの周波数を次第に高
くすることにより、初期化に要する初期化期間を短くす
ることが可能となる。なお、クロック信号の周波数は、
連続的に高めていっても、数クロック毎に不連続に高め
ていってもよい。

【００９０】（実施形態２）図７は、シフトレジスタ回
路１を駆動するための、他のクロック信号を示す図であ
る。

【００９１】図７に示すクロック信号では、一定周期で
入力される任意のパルス信号ＰＬＳに同期して、一定期
間、クロック信号の周波数が低下する。このため、一定
周期毎に、シフトレジスタ回路１を初期化することがで
きる。駆動能力の小さいクロック信号供給ＩＣを用いて
も、シフトレジスタ回路１は正常に動作する。なお、一
定期間とは、ある映像の１フレームの期間であってもよ
い。

【００９２】（実施形態３）図８および図９は、シフト
レジスタ回路１のラッチ回路ＬＡＴＡ、ＬＡＴＢの他の
構成例を示す図である。

【００９３】図８および図９に示すラッチ回路では、そ
のラッチ回路の内部ノードを強制的にリセットする。た
とえば、リセットによって、ラッチ回路から出力される
信号は、ロウレベルになる。

【００９４】図１０および図１１は、図８および図９に
示すラッチ回路を用いたときの、クロック信号ＣＬＫお
よびリセット信号ＲＳＴの信号を示す図である。

【００９５】図１０に示す信号波形の例では、電源投入
時にのみ、リセット信号ＲＳＴが、図８および図９に示
すラッチ回路に入力されて、それらのラッチ回路の内部
ノードが初期化される。

【００９６】また、図１１に示す信号波形の例では、一
定周期で入力されるあるパルス信号ＰＬＳに同期して、
リセット信号ＲＳＴが図８および図９に示すラッチ回路
に入力され、それらのラッチ回路の内部ノードが初期化
される。

【００９７】上述したように、シフトレジスタ回路１を
初期化することにより、駆動能力の小さいクロック信号
供給ＩＣを用いても、シフトレジスタ回路１の正常な動
作を実現することができる。

【００９８】なお、一定期間とは、ある映像の１フレー
ムの期間であってもよい。

【００９９】（実施形態４）図１２および図１３は、シ
フトレジスタ回路１のラッチ回路ＬＡＴＡ、ＬＡＴＢの
さらに他の構成例を示す図である。

【０１００】図１２および図１３に示すラッチ回路ＬＡ
ＴＡ、ＬＡＴＢは、トランジスタＭ１〜Ｍ８をそれぞれ
有している。

【０１０１】図１２および図１３に示すラッチ回路を有
するシフトレジスタ回路１に、入力されるクロック信号
としては、図４または図７に示されるクロック信号であ
ってもよい。

【０１０２】図１２および図１３に示すラッチ回路ＬＡ
ＴＡ、ＬＡＴＢは、レベルシフト機能を有するものであ
る。図１２および図１３に示すラッチ回路ＬＡＴＡ、Ｌ
ＡＴＢに、その電源電圧ＶＣＣの振幅よりも小さい振幅
のクロック信号が入力されたとしても、図１２および図
１３に示すラッチ回路ＬＡＴＡ、ＬＡＴＢは、電源電圧
ＶＣＣの振幅を持つ信号を出力する。

【０１０３】たとえば、図１２および図１３に示すラッ
チ回路ＬＡＴＡ、ＬＡＴＢの電源電圧が０Ｖ／１５Ｖで
ある場合、クロック信号線の振幅が０Ｖ／５Ｖであって
も、０Ｖ／１５Ｖの振幅の信号が、図１２および図１３
に示すラッチ回路ＬＡＴＡ、ＬＡＴＢから出力される。

【０１０４】図１２および図１３に示すラッチ回路ＬＡ
ＴＡ、ＬＡＴＢでは、接地（ＧＮＤ）側の電流経路のオ
ン抵抗を小さくすることが必要である。そのためには、
クロック信号が入力されるトランジスタＭ４、Ｍ６のサ
イズ（チャネル幅）を大きくしなければならない。

【０１０５】したがって、クロック信号線から見たラッ
チ回路の入力容量は、極めて大きくなるため、本発明の
シフトレジスタ回路によって、クロック信号を局所的に
入力する構成による信号線容量の低減効果は非常に大き
い。

【０１０６】また、電源投入時に全ラッチ回路がクロッ
ク信号線に接続された場合、負荷容量増大の影響も極め
て大きくなるので、上述したシフトレジスタ回路の初期
化の有効性は非常に大きくなる。

【０１０７】（実施形態５）図１４は、実施形態５にお
けるシフトレジスタ回路１０を示す図である。

【０１０８】図１４に示すシフトレジスタ回路１０は、
複数のラッチ回路ＬＡＴＡ、ＬＡＴＢ、複数の論理和回
路ＯＲ、複数のスイッチＡＳＷ、およびバッファ回路１
１を備えている。図１４では、外部からクロック信号の
一方の位相である信号ＣＬＫｅｘｔのみがシフトレジス
タ回路１０に入力され、バッファ回路１１を介して、ク
ロック信号ＣＬＫ、／ＣＬＫがシフトレジスタ回路に供
給される。バッファ回路１１は、少なくとも１つのイン
バータ回路ＩＮＶを有する。なお、図１４に示すバッフ
ァ回路１１は、３つのインバータ回路ＩＮＶを有する。

【０１０９】シフトレジスタ回路１０がバッファ回路１
１を有するため、外部からシフトレジスタ回路１０に接
続される信号線の数を削減することができる。

【０１１０】（実施形態６）図１５は、実施形態６にお
けるシフトレジスタ回路２０を示す図である。

【０１１１】図１５に示すシフトレジスタ回路２０は、
複数のラッチ回路ＬＡＴＡ、ＬＡＴＢ、複数の論理和回
路ＯＲ、複数のスイッチＡＳＷ、レベルシフト回路ＬＳ
およびバッファ回路２１を備えている。バッファ回路２
１は、少なくとも１つのインバータ回路ＩＮＶを有す
る。

【０１１２】シフトレジスタ回路２０では、外部から入
力される外部クロック信号ＣＬＫｅｘｔ、／ＣＬＫｅｘ
ｔの振幅は、図１に示すシフトレジスタ回路１に入力さ
れるクロック信号ＣＬＫ、／ＣＬＫの振幅よりも小さ
い。外部から入力される外部クロック信号ＣＬＫｅｘ
ｔ、／ＣＬＫｅｘｔは、レベルシフト回路ＬＳおよびバ
ッファ回路２１を介して、ラッチ回路ＬＡＴＡ、ＬＡＴ
Ｂに供給されている。

【０１１３】シフトレジスタ回路２０では、外部から入
力されるクロック信号の振幅を小さくすることができる
ので、外部にレベルシフタＩＣが不要になるとともに、
低消費電力化が図られる。

【０１１４】（実施形態７）図１８に示す画像表示装置
において、データ信号線駆動回路ＳＤおよび走査信号線
駆動回路ＧＤの内の少なくとも１つが、図１に示すシフ
トレジスタ回路１を有することが好ましい。または、図
１８に示す画像表示装置において、データ信号線駆動回
路ＳＤおよび走査信号線駆動回路ＧＤの内の少なくとも
１つが、図１４に示すシフトレジスタ回路１０を有する
ことが好ましい。あるいは、図１８に示す画像表示装置
において、データ信号線駆動回路ＳＤおよび走査信号線
駆動回路ＧＤの内の少なくとも１つが、図１５に示すシ
フトレジスタ回路２０を有することが好ましい。

【０１１５】図１８に示す画像表示装置が、シフトレジ
スタ回路１、シフトレジスタ回路１０およびシフトレジ
スタ回路２０の少なくとも１つを備えているため、クロ
ック信号を供給する供給系に係る消費電力を削減するこ
とが可能となる。

【０１１６】一般に、データ信号線駆動回路は、走査信
号線駆動回路と比べて、数百倍〜千倍以上の周波数で駆
動される。このため、データ信号線駆動回路において、
本発明を実施した場合の効果は、走査信号線駆動回路に
おいて本発明を実施した場合の効果より大きい。なお、
走査信号線駆動回路において、本発明を実施した場合で
あっても、有益であることは言うまでもない。

【０１１７】また、画像表示装置の垂直同期信号（ある
いは、走査信号線駆動回路のスタートパルス）は、フレ
ーム周波数（通常６０Ｈｚ）の周期で入力されるので、
これを同期信号として用いて、一定周期毎にシフトレジ
スタ回路の初期化を行うことも可能である。前記信号を
用いれば、初期化時期を指定する信号を画像表示装置の
外部より入力する必要がない。

【０１１８】（実施形態８）画像表示装置において、デ
ータ信号線駆動回路および走査信号線駆動回路を画素と
同一基板上に（モノリシックに）形成することは、それ
らのものを別々に構成して実装するよりも、画像表示装
置の製造コストや実装コストの低減を図ることができ、
信頼性の向上にも効果がある。

【０１１９】図２０に示す画像表示装置では、画素ＰＩ
Ｘと、データ信号線駆動回路ＳＤと、走査信号線駆動回
路ＧＤとは、同一基板ＳＵＢ上に構成されており（ドラ
イバモノリシック構造）、図２０に示す画像表示装置
は、外部コントロール回路ＣＴＬからの信号と、外部電
源回路ＶＧＥＮからの駆動電源とによって駆動する。

【０１２０】上述した構成では、データ信号線駆動回路
ＳＤおよび走査信号線駆動回路ＧＤは、画面（表示領
域）とほぼ同じ長さの領域に広く分散して配置されてい
るので、クロック信号などの配線長は極めて長くなって
いる。

【０１２１】したがって、クロック信号線などの負荷容
量も極めて大きくなるので、クロック信号を局所的に入
力することによるクロック信号線の負荷容量の削減効果
も大きくなる。

【０１２２】つまり、第８の実施形態では、図２０に示
す画像表示装置のデータ信号線駆動回路ＳＤおよび走査
信号線駆動回路ＧＤの内の少なくとも１つが、図１に示
すシフトレジスタ回路１を有する、または、図２０に示
す画像表示装置のデータ信号線駆動回路ＳＤおよび走査
信号線駆動回路ＧＤの内の少なくとも１つが、図１４に
示すシフトレジスタ回路１０を有する、あるいは、図２
０に示す画像表示装置のデータ信号線駆動回路ＳＤおよ
び走査信号線駆動回路ＧＤの内の少なくとも１つが、図
１５に示すシフトレジスタ回路２０を有することが好ま
しい。

【０１２３】図１６は、第８の実施形態のシフトレジス
タ回路が有する多結晶シリコン薄膜トランジスタの構造
例を示した図である。

【０１２４】図１６に示す多結晶シリコン薄膜トランジ
スタは、絶縁性基板３１、シリコン酸化膜３２、金属配
線３３、ソース領域３４、ドレイン領域３５、シリコン
薄膜３６、シリコン酸化膜３７、ゲート電極３８、シリ
コン酸化膜３９を備えている。

【０１２５】図１６に示す多結晶シリコン薄膜トランジ
スタは、絶縁性基板上の多結晶シリコン薄膜を活性層と
する順スタガー（トップゲート）構造のものであるが、
本実施形態はこれに限るものではなく、逆スタガー構造
等の他の構造のものであってよい。

【０１２６】図１６に示す多結晶シリコン薄膜トランジ
スタを用いることによって、実用的な駆動能力を有する
走査信号線駆動回路およびデータ信号線駆動回路を、画
素アレイと同一基板上にほぼ同一の製造工程で構成する
ことができる。

【０１２７】また、多結晶シリコン薄膜トランジスタ
は、単結晶シリコントランジスタ（ＭＯＳトランジス
タ）に較べて、駆動能力が１〜２桁小さいので、シフト
レジスタ回路を構成したときに、構成するトランジスタ
のサイズを大きくする必要があり、その結果、入力負荷
容量も大きくなる傾向がある。したがって、クロック信
号を局所的に入力することによるクロック信号線の負荷
容量の削減効果も大きくなる。

【０１２８】以下に、第８の実施形態のシフトレジスタ
回路が有する多結晶シリコン薄膜トランジスタを形成す
るときの製造プロセスについて、図１７を用いて簡単に
説明する。

【０１２９】図１７（ａ）は、ガラス基板を示す図であ
る。

【０１３０】図１７（ｂ）は、図１７（ａ）に示すガラ
ス基板の上に堆積した非晶質シリコン薄膜を示す図であ
る。

【０１３１】図１７（ｃ）は、図１７（ｂ）に示す非晶
質シリコン薄膜にエキシマレーザを照射し、形成された
多結晶シリコン薄膜を示す図である。

【０１３２】図１７（ｄ）は、図１７（ｃ）に示す多結
晶シリコン薄膜が所望の形状にパターニングされた基板
を示す図である。

【０１３３】図１７（ｅ）は、図１７（ｄ）に示す基板
の上に二酸化シリコンからなるゲート絶縁膜を形成され
た基板を示す図である。

【０１３４】図１７（ｆ）は、図１７（ｅ）に示す基板
に薄膜トランジスタのゲート電極がアルミニウム等で形
成された基板を示す図である。

【０１３５】図１７（ｇ）および（ｈ）は、不純物（ｎ
型領域には燐、ｐ型領域には硼素）を注入し、薄膜トラ
ンジスタのソース領域およびドレイン領域が形成された
基板を示す図である。

【０１３６】図１７（ｉ）は、図１７（ｈ）に示す基板
に、二酸化シリコンまたは窒化シリコン等からなる層間
絶縁膜が堆積された基板を示す図である。

【０１３７】図１７（ｊ）は、図１７（ｉ）に示す層間
絶縁膜にコンタクトホールが開口された状態を示す図で
ある。

【０１３８】図１７（ｋ）は、図１７（ｊ）に示すコン
タクトホールにアルミニウム等の金属配線が形成された
状態を示す図である。

【０１３９】図１７（ａ）に示す基板が、図１７（ｂ）
〜図１７（ｊ）の製造工程を経て、図１７（ｋ）に示す
多結晶シリコン薄膜トランジスタになる。

【０１４０】図１７（ａ）〜図１７（ｋ）に示すプロセ
スの最高温度は、ゲート絶縁膜形成時の６００℃である
ので、米国コーニング社の１７３７ガラス等の高耐熱性
ガラスが使用できる。

【０１４１】液晶表示装置においては、この後に、さら
に、別の層間絶縁膜を介して、透明電極（透過型液晶表
示装置の場合）や反射電極（反射型液晶表示装置の場
合）が形成される。

【０１４２】ここで、図１７に示すような製造工程で、
多結晶シリコン薄膜トランジスタを、摂氏６００度以下
で形成することにより、安価で大面積のガラス基板を用
いることができるようになるので、画像表示装置の低価
格化と大面積化が実現される。

【０１４３】本発明の実施形態について幾つかを示した
が、本発明はこれらに限定されることなく、前記実施形
態の組み合わせ等の他の構成についても、同様に当ては
まるものである。

【０１４４】本発明のシフトレジスタ回路は、様々な分
野で利用されているものであるが、ここでは、画像表示
装置、特に、液晶表示装置に適用したものを例にとって
説明した。しかしながら、これに限らず、同様な目的に
対しては他の分野においても利用することができる。

【０１４５】

【発明の効果】本発明のシフトレジスタ回路は、直列に
接続され、パルス信号を順次転送する複数のラッチ回路
と、クロック信号を伝達するクロック線と、前記クロッ
ク線と前記複数のラッチ回路とを電気的に接続または非
接続する複数のスイッチ回路とを備えている。前記シフ
トレジスタ回路に電源が投入された際に、前記複数のス
イッチ回路の少なくとも１つが、前記複数のラッチ回路
の少なくとも１つとクロック線とを電気的に非接続す
る。

【０１４６】このため、本発明のシフトレジスタ回路
は、従来のシフトレジスタ回路に比べてクロック信号線
の実効的な負荷容量が小さい。クロック信号を供給する
外部ＩＣに、特に大きな駆動能力を必要としないので、
外部ＩＣの低コスト化や低消費電力化が図られる。

【０１４７】本発明の他のシフトレジスタ回路は、直列
に接続され、パルス信号を順次転送する複数のラッチ回
路と、クロック信号を伝達するクロック線と、前記クロ
ック線と前記複数のラッチ回路とを電気的に接続または
非接続する複数のスイッチ回路とを備えている。一定時
間毎に、前記複数のスイッチ回路の少なくとも１つが、
前記複数のラッチ回路の少なくとも１つとクロック線と
を電気的に非接続する。

【０１４８】このため、本発明の他のシフトレジスタ回
路は、従来のシフトレジスタ回路に比べてクロック信号
線の実効的な負荷容量が小さい。クロック信号を供給す
る外部ＩＣに、特に大きな駆動能力を必要としないの
で、外部ＩＣの低コスト化や低消費電力化が図られる。

【０１４９】本発明の画像表示装置は、マトリクス状に
設けられた複数の画素と、前記複数の画素の１つに書き
込まれるべき映像データを供給するデータ信号線と、前
記映像データの、前記複数の画素の１つへの書き込みを
制御する走査信号線とを備えている。タイミング信号に
同期して前記データ信号線に前記映像データを出力する
データ信号線駆動回路が、前記シフトレジスタ回路また
は前記他のシフトレジスタ回路を有している。

【０１５０】このため、本発明の画像表示装置は、従来
の画像表示装置に比べてクロック信号線の実効的な負荷
容量が小さい。クロック信号を供給する外部ＩＣに、特
に大きな駆動能力を必要としないので、外部ＩＣの低コ
スト化や低消費電力化が図られる。

【０１５１】本発明の他の画像表示装置では、前記デー
タ信号線駆動回路および前記走査信号線駆動回路の少な
くとも一方が、前記複数の画素と同一基板上に形成され
ている。

【０１５２】このため、本発明の他の画像表示装置は、
従来の画像表示装置に比べて低コスト製造することがで
きる。また、本発明の他の画像表示装置は、従来の画像
表示装置に比べて消費電力が小さい。

【図面の簡単な説明】

【図１】実施形態１におけるシフトレジスタ回路１を示
す図である。

【図２】シフトレジスタ回路に入力されるクロック信号
ＣＬＫの一例と、シフトレジスタ回路内部のクロック信
号ＣＬＫｉｎｔを示す図である。

【図３】駆動能力が大きいクロック信号供給ＩＣを用い
た場合における、シフトレジスタ回路に入力されるクロ
ック信号ＣＬＫの一例と、シフトレジスタ回路内部のク
ロック信号ＣＬＫｉｎｔを示す図である。

【図４】シフトレジスタ回路１が受け取るクロック信号
ＣＬＫを示す図である。

【図５】初期化動作期間および通常動作期間における、
クロック信号ＣＬＫの一例およびシフトレジスタ回路内
部のクロック信号ＣＬＫｉｎｔの一例とを示す図であ
る。

【図６】電源投入時のクロック信号ＣＬＫの周波数が、
初期化期間終了時のクロック信号ＣＬＫの周波数より低
いクロック信号を示す図である。

【図７】シフトレジスタ回路１を駆動するための、他の
クロック信号を示す図である。

【図８】シフトレジスタ回路１のラッチ回路ＬＡＴＡ、
ＬＡＴＢの他の構成例を示す図である。

【図９】シフトレジスタ回路１のラッチ回路ＬＡＴＡ、
ＬＡＴＢの他の構成例を示す図である。

【図１０】図８および図９に示すラッチ回路を用いたと
きの、クロック信号ＣＬＫおよびリセット信号ＲＳＴの
信号を示す図である。

【図１１】図８および図９に示すラッチ回路を用いたと
きの、クロック信号ＣＬＫおよびリセット信号ＲＳＴの
信号を示す図である。

【図１２】シフトレジスタ回路１のラッチ回路ＬＡＴ
Ａ、ＬＡＴＢのさらに他の構成例を示す図である。

【図１３】シフトレジスタ回路１のラッチ回路ＬＡＴ
Ａ、ＬＡＴＢのさらに他の構成例を示す図である。

【図１４】実施形態５におけるシフトレジスタ回路１０
を示す図である。

【図１５】実施形態６におけるシフトレジスタ回路２０
を示す図である。

【図１６】第８の実施形態のシフトレジスタ回路が有す
る多結晶シリコン薄膜トランジスタの構造例を示した図
である。

【図１７】（ａ）はガラス基板を示す図であり、（ｂ）
は（ａ）に示すガラス基板の上に堆積した非晶質シリコ
ン薄膜を示す図であり、（ｃ）は（ｂ）に示す非晶質シ
リコン薄膜にエキシマレーザを照射し、形成された多結
晶シリコン薄膜を示す図であり、（ｄ）は（ｃ）に示す
多結晶シリコン薄膜が所望の形状にパターニングされた
基板を示す図であり、（ｅ）は（ｄ）に示す基板の上に
二酸化シリコンからなるゲート絶縁膜を形成された基板
を示す図であり、（ｆ）は（ｅ）に示す基板に薄膜トラ
ンジスタのゲート電極がアルミニウム等で形成された基
板を示す図であり、（ｇ）および（ｈ）は、不純物（ｎ
型領域には燐、ｐ型領域には硼素）を注入し、薄膜トラ
ンジスタのソース領域およびドレイン領域が形成された
基板を示す図であり、（ｉ）は（ｈ）に示す基板に、二
酸化シリコンまたは窒化シリコン等からなる層間絶縁膜
が堆積された基板を示す図であり、（ｊ）は（ｉ）に示
す層間絶縁膜にコンタクトホールが開口された状態を示
す図であり、（ｋ）は（ｊ）に示すコンタクトホールに
アルミニウム等の金属配線が形成された状態を示す図で
ある。

【図１８】アクティブ・マトリクス駆動型液晶表示装置
１００を示す図である。

【図１９】図１８に示す画素ＰＩＸの詳細を示す図であ
る。

【図２０】アクティブ・マトリクス型液晶表示装置２０
０を示す図である。

【図２１】点順次駆動方式のデータ信号線駆動回路ＳＤ
を示す図である。

【図２２】点順次駆動方式の走査信号線駆動回路ＧＤを
示す図である。

【図２３】シフトレジスタ回路ＳＦＣを示す図である。

【図２４】図２３に示すシフトレジスタ回路ＳＦＣに入
力されるクロック信号ＣＬＫを示す図である。

【図２５】シフトレジスタ回路ＳＦＣを構成するラッチ
回路ＬＡＴＡを示す図である。

【図２６】シフトレジスタ回路ＳＦＣを構成するラッチ
回路ＬＡＴＢを示す図である。

【図２７】クロックトインバータＣＩＣＡを示す図であ
る。

【図２８】クロックトインバータＣＩＣＢを示す図であ
る。

【符号の説明】

１、１０、２０ シフトレジスタ回路 ２ ユニット ＬＡＴＡ、ＬＡＴＢ ラッチ回路 ＳＴ スタート信号 ＯＲ 論理和回路 ＡＳＷ，ＡＳ アナログスイッチ（転送ゲート） ＣＬＫ、／ＣＬＫ クロック信号 ＶＣＣ 電源電圧 ＰＬＳ パルス信号 ＲＳＴ リセット信号 ＩＮ、／ＩＮ 入力信号 ＯＵＴ、／ＯＵＴ 出力信号 ＳＣＫ，ＧＣＫ クロック信号 ＳＳＰ，ＧＳＰ スタート信号 ＧＰＳ パルス信号 ＤＡＴ 映像信号 ＳＬ データ信号線 ＧＬ 走査信号線 ＳＤ データ信号線駆動回路 ＧＤ 走査信号線駆動回路 ＡＲＹ 画素アレイ ＰＩＸ 画素 ＣＬ 液晶容量 ＣＳ 補助容量 ＳＷ 画素スイッチ（トランジスタ） ＣＴＬ タイミング信号生成回路 ＶＳＨ，ＶＧＨ 電源端子 ＶＳＬ，ＶＧＬ 接地端子 ＣＯＭ 共通電極端子 ＶＧＥＮ 電源電圧生成回路 ＳＵＢ 絶縁性基板 ＣＬＫｉｎｔ 内部クロック信号 ＣＬＫｅｘｔ 外部クロック信号 ＩＮＶ インバータ回路（反転回路） ＬＳ レベルシフタ回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−147598（ＪＰ，Ａ) 特開 平３−48889（ＪＰ，Ａ) 特開 昭56−37890（ＪＰ，Ａ) 特開 平10−301536（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 G11C 19/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 直列に接続され、パルス信号を順次転送
   する複数のラッチ回路と、 クロック信号を伝達するクロック線と、 前記クロック線と前記複数のラッチ回路とを電気的に接
   続または非接続する複数のスイッチ回路とを備えたシフ
   トレジスタ回路であって、 前記シフトレジスタ回路に電源が投入された際に、前記
   複数のスイッチ回路の少なくとも１つが、前記複数のラ
   ッチ回路の少なくとも１つとクロック線とを電気的に非
   接続し、 前記複数のラッチ回路のノードの電位は、前記伝送され
   るパルス信号に応じて変化し、 前記複数のスイッチ回路のそれぞれは、対応するラッチ
   回路のノードの電位に応じて、前記対応するラッチ回路
   とクロック線とを電気的に接続または非接続し、 前記パルス信号が前記複数のラッチ回路の最初のラッチ
   回路から最後のラッチ回路まで転送される期間の少なく
   とも一部の期間、前記クロック信号の周波数は、通常期
   間の前記クロック信号の周波数より低く、 前記少なくとも一部の期間における前記クロック信号の
   周波数が、徐々に高くなる、 シフトレジスタ回路。
2. 【請求項２】 直列に接続され、パルス信号を順次転送
   する複数のラッチ回路と、 クロック信号を伝達するクロック線と、 前記クロック線と前記複数のラッチ回路とを電気的に接
   続または非接続する複数のスイッチ回路とを備えたシフ
   トレジスタ回路であって、 一定時間毎に、前記複数のスイッチ回路の少なくとも１
   つが、前記複数のラッチ回路の少なくとも１つとクロッ
   ク線とを電気的に非接続し、 前記複数のラッチ回路のノードの電位は、前記伝送され
   るパルス信号に応じて変化し、 前記複数のスイッチ回路のそれぞれは、対応するラッチ
   回路のノードの電位に 応じて、前記対応するラッチ回路
   とクロック線とを電気的に接続または非接続し、 前記パルス信号が前記複数のラッチ回路の最初のラッチ
   回路から最後のラッチ回路まで転送される期間の少なく
   とも一部の期間、前記クロック信号の周波数は、通常期
   間の前記クロック信号の周波数より低く、 前記少なくとも一部の期間における前記クロック信号の
   周波数が、徐々に高くなる、 シフトレジスタ回路。