JPH07152346A - アクティブマトリックス方式ｔｆｔ−ｌｃｄ - Google Patents

Abstract

(57)【要約】 【目的】データドライバの駆動電圧を低下させることが
可能なアクティブマトリックス方式ＴＦＴ−ＬＣＤを簡
単な構成によって提供する。 【構成】シフトレジスタ５４（１３）は各電源ＶDD1,Ｖ
SS1 （ＶDD2,ＶSS2 ）に接続され、クロックCK1 （CK2
）に同期にして動作する。各データ線Ｄ1 〜Ｄnの両端
は各データドライバ５２，データドライバ１１に接続さ
れる。データドライバ１１はＰＭＯＳトランジスタｔ1
〜ｔn から成るアナログスイッチ１２とシフトレジスタ
１３とから構成される。データドライバ５２はＮＭＯＳ
トランジスタＴ1 〜Ｔn から成るアナログスイッチ５３
とシフトレジスタ５４とから構成される。各クロックCK
1 ，CK2 の周期は同一である。各電源電圧ＶDD1,ＶSS1
（ＶDD2,ＶSS2 ）は、ビデオラインVLからのビデオ信号
の負極性（正極性）における電圧振幅に対応して設定さ
れている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリックス
方式ＴＦＴ（Thin Film Transistor；薄膜トランジス
タ）−ＬＣＤ（Liquid Crystal Display；液晶ディスプ
レイ）に関するものである。

【０００２】

【従来の技術】近年、ＴＦＴを用いたアクティブマトリ
ックス方式が高精彩なＬＣＤの主流になっている。

【０００３】アクティブマトリックス方式は、各画素に
スイッチ素子（画素制御素子）と信号蓄積素子（画素容
量）とを集積し、液晶を準スタティックに駆動する方式
である。すなわち、外部から送られてくるビデオ信号
（データ信号）は、駆動回路（データドライバ）を介し
てＬＣＤ内部の配線（データ線）へ転送され、その転送
されたビデオ信号は、各スイッチ素子を介して各信号蓄
積素子に蓄えられるようになっている。

【０００４】アクティブマトリックス方式には、スイッ
チ素子として薄膜トランジスタを用いるＴＦＴ型と、ダ
イオードを用いるダイオード型とがある。ＴＦＴ型は、
ダイオード型に比べて製造が困難である反面、高いコン
トラストおよび中間調が容易に得られ、ＣＲＴに匹敵す
る高品位なＬＣＤを実現することができるという特徴が
ある。

【０００５】ＴＦＴ型には、半導体材料の違いにより、
ポリシリコンＴＦＴとアモルファスシリコンＴＦＴとが
ある。ポリシリコンＴＦＴはアモルファスシリコンＴＦ
Ｔに比べ、プロセス温度が高いため基板材料（実用的に
は石英ガラス）や成膜装置に制約があって大面積化が難
しい反面、トランジスタの駆動能力が高くセルフアライ
ン構造であるため微細化に適し、周辺駆動回路（ドライ
バ）をＬＣＤの表示部であるＬＣＤパネル（ＬＣＤ画素
部）と同一基板に作り込むことができるという特徴があ
る。このドライバとＬＣＤパネルとを同一基板に作り込
んだものは、一般にドライバ内蔵型（ドライバ一体型）
と呼ばれる。

【０００６】ここで、各画素にビデオ信号を書き込む方
式（すなわち、ＴＦＴ−ＬＣＤの駆動方法〔走査方
法〕）には、線順次駆動（線順次走査）と点順次駆動
（点順次走査）とがある。線順次駆動は、１水平期間毎
に１走査線（１ゲート配線）分の各画素にビデオ信号を
パラレルに書き込んでいく方式である。一方、点順次駆
動は、１つの画素単位にビデオ信号をシリアルに書き込
んでいく方式である。ドライバ内蔵型では一般に点順次
駆動が用いられる。

【０００７】図４に、従来のドライバ内蔵型ＴＦＴ−Ｌ
ＣＤのブロック構成を示す。ＴＦＴ−ＬＣＤパネル（画
素セルアレイ）５０には、それぞれ直交する各走査線
（ゲート配線）Ｇ1 〜Ｇn と各データ線（ドレイン配
線）Ｄ1 〜Ｄn とが備えられている。

【０００８】各走査線Ｇ1 〜Ｇn はゲートドライバ５１
に接続され、走査信号（ゲート信号）が印加されるよう
になっている。一方、各データ線Ｄ1 〜Ｄn はデータド
ライバ（ドレインドライバ）５２に接続されている。

【０００９】データドライバ５２は、Ｎチャネル・サン
プリングトランジスタ群から成るアナログスイッチ５３
と、そのアナログスイッチ５３をオンオフ制御するシフ
トレジスタ５４とから構成されている。シフトレジスタ
５４には高電位側電源ＶDDおよび低電位側電源ＶSSから
電源供給がなされ、クロックラインCKからのクロックCK
に同期にして動作するようになっている。そして、外部
からビデオラインVLを介して送られてくるビデオ信号
は、シフトレジスタ５４によってオン制御されたアナロ
グスイッチ５３を介して各データ線Ｄ1 〜Ｄn に印加さ
れる。

【００１０】図５に、図４に示す従来のドライバ内蔵型
ＴＦＴ−ＬＣＤの要部回路を示す。各画素セル６１は、
前記信号蓄積素子としての補助（蓄積）容量CSとＴＦＴ
６２と液晶セルLCとから構成されている。すなわち、各
走査線Ｇ1 〜Ｇn には各ＴＦＴ６２のゲート電極が接続
され、各データ線Ｄ1 〜Ｄn には各ＴＦＴ６２のドレイ
ン電極が接続されている。各ＴＦＴ６２のソース電極に
は、液晶セルLCと補助容量CSとが接続されている。そし
て、補助容量CSの一方の電極には定電圧ＶRが印加され
ている。また、液晶セルLCにおいて、ＴＦＴ６２と接続
された側の電極は表示電極と呼ばれ、反対側の電極は共
通電極と呼ばれる。共通電極には全画素セル６１に共通
な電圧Ｖcom が印加されている。

【００１１】このような構造の各画素セル６１が集合し
て、ＴＦＴ−ＬＣＤパネル５０が構成されている。尚、
図５においては、図が煩雑になって見にくくなるのを防
ぐため、１つの画素セル６１についてだけ上記各符号を
付してある。

【００１２】各データ線Ｄ1 〜Ｄn は、アナログスイッ
チ５３を構成するＮチャネル・サンプリングトランジス
タ群の各ＮＭＯＳトランジスタＴ1 〜Ｔn を介してビデ
オラインVLに接続されている。各ＮＭＯＳトランジスタ
Ｔ1 〜Ｔn のゲート電極は、シフトレジスタ５４の出力
バッファである各インバータＩ1 〜Ｉn の出力に接続さ
れている。

【００１３】次に、このように構成されたドライバ内蔵
型ＴＦＴ−ＬＣＤの点順次駆動について説明する。ま
ず、ゲートドライバ５１により、各走査線Ｇ1 〜Ｇn の
内の１本だけが選択され、走査信号が印加されて立ち上
げられる。この１本の走査線Ｇ1 〜Ｇn が立ち上げられ
ている期間が、１水平期間である。

【００１４】１水平期間において、シフトレジスタ５４
はクロックCKに同期したシフト動作を行う。従って、各
インバータＩ1 〜Ｉn から順番にＨレベル（＝ＶDD）の
出力信号が出力される。それに伴って、各ＮＭＯＳトラ
ンジスタＴ1 〜Ｔn が順番にオンしてゆき、各データ線
Ｄ1 〜Ｄn が１本ずつ順番に選択される。すると、ビデ
オラインVLからのビデオ信号は、オンしたＮＭＯＳトラ
ンジスタＴ1 〜Ｔn を介して選択されたデータ線Ｄ1 〜
Ｄn へ送られる。そのため、選択された走査線Ｇ1 〜Ｇ
n およびデータ線Ｄ1 〜Ｄn の交点の画素セル６１に対
して、ビデオ信号が書き込まれる。その結果、１水平期
間において、選択された１本の走査線Ｇ1 〜Ｇn に接続
される各画素セル６１に対して順番にビデオ信号が書き
込まれる。

【００１５】各画素セル６１に対してビデオ信号が書き
込まれるしくみは、以下のようになっている。すなわ
ち、ＴＦＴ６２のゲート電極（走査線Ｇ1 〜Ｇn ）に正
電圧が印加されると、ＴＦＴ６２がオンして、データ線
Ｄ1 〜Ｄn に印加された電圧（ビデオ信号）で液晶セル
LCおよび補助容量CSが充電される。一方、ＴＦＴ６２の
ゲート電極に正電圧が印加されていない期間には、ＴＦ
Ｔ６２がオフして、その時点でデータ線Ｄ1 〜Ｄn に印
加されていた電圧（ビデオ信号）が液晶セルLCおよび補
助容量CSによって保持される。従って、書き込みたい電
圧（ビデオ信号）をデータ線Ｄ1 〜Ｄn に与えて走査線
Ｇ1 〜Ｇn の電圧を制御することにより、各画素セル６
１の液晶セルLCおよび補助容量CSに任意の電圧を保持さ
せておくことができる。この保持電圧に応じて液晶セル
LCの透過率が変化し、画像が表示される。

【００１６】

【発明が解決しようとする課題】ところで、液晶セルLC
に印加する電圧は交流電圧としなければならない。なぜ
なら、液晶セルLCに直流電圧を印加し続けると、液晶に
含まれるイオン性不純物が電極に集まって液晶に正しい
電圧を印加できなくなり、ディスプレイとして機能しな
くなるためである。

【００１７】液晶セルLCを交流で駆動するためには、液
晶セルLCの各電極に印加する電圧の極性を一定周期毎に
反転させなければならない。この方法として、コモン対
称駆動法とコモン反転駆動法とがある。コモン対称駆動
法は、液晶セルLCの共通電極に印加される共通電圧Ｖco
m を一定値（≒センター電圧Ｖsig-c ）に固定した上
で、表示電極の電圧（≒ビデオ信号）を共通電圧Ｖcom
に対して対称になるように変化させる方法である。コモ
ン反転駆動法は、共通電圧Ｖcom と表示電極の電圧とを
交互に反転させる方法である。

【００１８】ドライバ内蔵型ＴＦＴ−ＬＣＤの点順次駆
動では一般に、制御が簡単なコモン対称駆動法が用いら
れる。しかし、コモン対称駆動法では、１水平期間内に
おいて各画素セル６１の液晶セルLCの両電極間に印加す
べき電圧（映像信号電圧Ｖsig ）の振幅に対して、液晶
セルLCの表示電極の電圧（≒ビデオ信号）の振幅が２倍
以上になるという問題がある。

【００１９】例えば、ビデオ信号のタイムチャートが図
６に示すようになっている場合を考えてみる。ビデオ信
号は、センター電圧Ｖsig-c （≒共通電圧Ｖcom ）に対
して映像信号電圧Ｖsig の振幅分だけ正負に変移する。
この例では、Ｖsig-c ＝5.5 Ｖ、±Ｖsig ＝±5 Ｖとし
てある。但し、実際のビデオ信号は、センター電圧Ｖsi
g-c から正負に所定の電圧範囲内（この例では、±1.5
Ｖ）では変移させない。そのため、ビデオ信号の電圧振
幅は、負極性において0.5 〜4 Ｖ、正極性において7 〜
10.5Ｖになる。

【００２０】従って、映像信号電圧Ｖsig （≒１水平期
間内において各画素セル６１に印加すべき電圧）の振幅
が0 〜5 Ｖであるのに対し、ビデオ信号（≒液晶セルLC
の表示電極の電圧）の電圧振幅は0 〜10.5Ｖと２倍以上
になっている。

【００２１】また、点順次駆動は高速で行われることか
ら、高速性を確保するため、ビデオ信号に所定のマージ
ンΔ1 を加えておかなければならない。また、各ＮＭＯ
ＳトランジスタＴ1 〜Ｔn の閾値電圧分の電圧降下を補
正するためには、ビデオ信号に所定のマージンΔ2 を加
えておかなければならない。

【００２２】従って、それらのマージンΔ（＝Δ1 ＋Δ
2 ）＝5.5 Ｖを加えると、ビデオ信号の電圧振幅は0 〜
16Ｖになり、映像信号電圧Ｖsig の振幅の３倍以上にな
ってしまう。

【００２３】このように、ビデオ信号の電圧振幅が映像
信号電圧Ｖsig の振幅より大幅に大きくなるため、シフ
トレジスタ５４の出力電圧（インバータＩ1 〜Ｉn の出
力電圧）の振幅もそれに合わせて大きくしなければなら
ない。つまり、シフトレジスタ５４へ供給する電源電圧
（高電位側電源電圧ＶDDから低電位側電源電圧ＶSSを差
し引いたもの；ＶDD−ＶSS）を、ビデオ信号の電圧振幅
に対応して高くしなければならない。例えば、図５に示
す例では、低電位側電源ＶSS＝0 Ｖ、高電位側電源ＶDD
＝16Ｖとし、電源電圧（ＶDD−ＶSS）＝16Ｖにしなけれ
ばならない。

【００２４】しかし、シフトレジスタ５４の電源電圧
（ＶDD−ＶSS）が高くなることは、消費電力の増大につ
ながる。また、電源電圧が高くなると、シフトレジスタ
５４を構成する各デバイスの耐圧を高くしなければなら
ず、各デバイスの微細化が阻害される上に信頼性が低下
する。

【００２５】加えて、シフトレジスタ５４の出力電圧の
振幅が大きくなると、アナログスイッチ５３を構成する
各ＮＭＯＳトランジスタＴ1 〜Ｔn の微細化も阻害され
ることになる。

【００２６】そこで、シフトレジスタ５４とアナログス
イッチ５３との間にレベルコンバータを設け、シフトレ
ジスタ５４の電源電圧を低くする方法が提案された。し
かし、この方法でも、シフトレジスタ５４の出力電圧の
振幅は小さくならないため、アナログスイッチ５３を構
成する各ＮＭＯＳトランジスタＴ1 〜Ｔn の微細化は阻
害されることになる。また、高速動作を要求されるデー
タドライバ５２内にレベルコンバータを設けることは、
回路の複雑化により不要な信号遅延を招く原因となるた
め好ましくない。さらに、ドライバ内蔵型ＴＦＴ−ＬＣ
Ｄでは、データドライバ５２が故障するとディスプレイ
として機能しなくなってしまうため、歩留りを考慮する
と、データドライバ５２の内部回路を複雑化することは
できるだけ避ける必要がある。

【００２７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、データドライバの駆動
電圧を低下させることが可能なアクティブマトリックス
方式ＴＦＴ−ＬＣＤを簡単な構成によって提供すること
にある。

【００２８】

【課題を解決するための手段】本発明は、スイッチ素子
としてＴＦＴを用いた画素セルに接続された複数のデー
タ線と、ビデオラインからのビデオ信号を各データ線に
転送するＮチャネル・サンプリングトランジスタ群から
成る第１のアナログスイッチと、第１のアナログスイッ
チを制御する第１のシフトレジスタとから構成される第
１のデータドライバと、ビデオラインからのビデオ信号
を各データ線に転送するＰチャネル・サンプリングトラ
ンジスタ群から成る第２のアナログスイッチと、第２の
アナログスイッチを制御する第２のシフトレジスタとか
ら構成される第２のデータドライバとを備え、第１のデ
ータドライバはビデオ信号の負極性における電圧振幅に
対応した電源電圧で動作し、第２のデータドライバはビ
デオ信号の正極性における電圧振幅に対応した電源電圧
で動作し、第１および第２のシフトレジスタは同期動作
を行うことをその要旨とする。

【００２９】

【作用】従って、本発明によれば、ビデオ信号が負極性
のときには第１のデータドライバが動作し、ビデオ信号
が正極性のときには第２のデータドライバが動作して、
データ線の駆動が行われる。つまり、ビデオ信号の極性
に応じて、第１または第２のデータドライバを使い分け
ることができる。そのため、第１または第２のデータド
ライバの駆動電圧（すなわち、第１または第２シフトレ
ジスタの電源電圧）を、それぞれ低下させることができ
る。

【００３０】

【実施例】以下、本発明を具体化した一実施例を図面に
従って説明する。尚、本実施例において、図４〜図６に
示した従来例と同じ構成部材については符号を等しくし
てその詳細な説明を省略する。

【００３１】図１に、本実施例のドライバ内蔵型ＴＦＴ
−ＬＣＤのブロック構成を示す。本実施例において、図
４に示した従来例と異なるのは以下の点だけである。 シフトレジスタ５４には高電位側電源ＶDD1 および低
電位側電源ＶSS1 から電源供給がなされ、クロックライ
ンCK1 からのクロックCK1 に同期にして動作するように
なっている。

【００３２】各データ線Ｄ1 〜Ｄn の一端はデータド
ライバ（ドラインドライバ）５２に接続され、他端はデ
ータドライバ（ドレインドライバ）１１に接続されてい
る。。

【００３３】データドライバ１１は、Ｐチャネル・サン
プリングトランジスタ群から構成されるアナログスイッ
チ１２と、そのアナログスイッチ１２をオンオフ制御す
るシフトレジスタ１３とから構成されている。シフトレ
ジスタ１３には高電位側電源ＶDD2 および低電位側電源
ＶSS2 から電源供給がなされ、クロックラインCK2 から
のクロックCK2 に同期にして動作するようになってい
る。

【００３４】各クロックCK1 ，CK2 の電圧振幅は電源
電圧に対応している。すなわち、クロックCK1 の電圧振
幅はＶSS1 〜ＶDD1 であり、クロックCK2 の電圧振幅は
ＶSS2 〜ＶDD2 である。しかし、各クロックCK1 ，CK2
の周期は同一である。

【００３５】そのため、外部からビデオラインVLを介し
て送られてくるビデオ信号は、シフトレジスタ５４によ
ってオン制御されたアナログスイッチ５３を介して各デ
ータ線Ｄ1 〜Ｄn に印加されるだけでなく、シフトレジ
スタ１３によってオン制御されたアナログスイッチ１２
を介して各データ線Ｄ1 〜Ｄn に印加される。

【００３６】高電位側電源電圧ＶDD1 および低電位側
電源電圧ＶSS1 は、ビデオ信号の負極性における電圧振
幅に対応して設定されている。また、高電位側電源電圧
ＶDD2 および低電位側電源電圧ＶSS2 は、ビデオ信号の
正極性における電圧振幅に対応して設定されている。

【００３７】図２に、本実施例のドライバ内蔵型ＴＦＴ
−ＬＣＤの要部回路を示す。本実施例において、図５に
示した従来例と異なるのは以下の点だけである。 (1) 各データ線Ｄ1 〜Ｄn は、アナログスイッチ１２を
構成するＰチャネル・サンプリングトランジスタ群の各
ＰＭＯＳトランジスタｔ1 〜ｔn を介してビデオライン
VLに接続されている。

【００３８】(2) 各ＰＭＯＳトランジスタｔ1 〜ｔn の
ゲート電極は、シフトレジスタ１３の出力バッファであ
る各インバータｉ1 〜ｉn の出力に接続されている。次
に、このように構成された本実施例の点順次駆動につい
て説明する。

【００３９】まず、ゲートドライバ５１により、各走査
線Ｇ1 〜Ｇn の内の１本だけが選択され、走査信号が印
加されて立ち上げられる。この１本の走査線Ｇ1 〜Ｇn
が立ち上げられている期間が、１水平期間である。

【００４０】１水平期間において、各シフトレジスタ５
４，１３は各クロックCK1 ，CK2 に同期したシフト動作
を行う。ここで、各クロックCK1 ，CK2 の周期は同一で
ある。従って、各インバータＩ1 〜Ｉn から順番にＨレ
ベル（＝ＶDD1 ）の出力信号が出力されるのと同時に、
各インバータｉ1 〜ｉn から順番にＬレベル（＝ＶDD2
）の出力信号が出力される。

【００４１】このとき、ビデオラインVLからのビデオ信
号がＶSS1 〜ＶDD1 の範囲内にある場合には、Ｈレベル
の出力信号が出力されたインバータＩ1 〜Ｉn に対応す
るＮＭＯＳトランジスタＴ1 〜Ｔn がオンする。一方、
ビデオラインVLからのビデオ信号がＶSS2 〜ＶDD2 の範
囲内にある場合には、Ｌレベルの出力信号が出力された
インバータｉ1 〜ｉn に対応するＰＭＯＳトランジスタ
ｔ1 〜ｔn がオンする。つまり、ビデオラインVLからの
ビデオ信号が、ＶSS1 〜ＶDD1 の範囲内にあるときには
アナログスイッチ５３が動作し、ＶSS2 〜ＶDD2 の範囲
内にときにはアナログスイッチ１２が動作する。

【００４２】そして、両インバータＩ1 〜Ｉn （または
ｉ1 〜ｉn ）から順番にＨ（またはＬ）レベルの出力信
号が出力されるのに伴い、アナログスイッチ５３（また
は１２）が動作して各トランジスタＴ1 〜Ｔn （または
ｔ1 〜ｔn ）が順番にオンしてゆき、各データ線Ｄ1 〜
Ｄn が１本ずつ順番に選択される。

【００４３】すると、ビデオラインVLからのビデオ信号
は、オンしたトランジスタＴ1 〜Ｔn ，ｔ1 〜ｔn を介
して選択されたデータ線Ｄ1 〜Ｄn へ送られる。そのた
め、選択された走査線Ｇ1 〜Ｇn およびデータ線Ｄ1 〜
Ｄn の交点の画素セル６１に対して、ビデオ信号が書き
込まれる。その結果、１水平期間において、選択された
１本の走査線Ｇ1 〜Ｇn に接続される各画素セル６１に
対して順番にビデオ信号が書き込まれる。

【００４４】例えば、ビデオ信号のタイムチャートが図
３に示すようになっている場合を考えてみる。この例に
おけるビデオ信号の変移は、図６のそれと同じである。
つまり、ビデオ信号は、センター電圧Ｖsig-c （≒共通
電圧Ｖcom ）に対して映像信号電圧Ｖsig の振幅分だけ
正負に変移し、実際の電圧振幅は、負極性において0.5
〜4 Ｖ、正極性において7 〜10.5Ｖになる。

【００４５】また、各電源電圧は、ＶSS1 ＝0 Ｖ、ＶDD
1 ＝8 Ｖ、ＶSS2 ＝3 Ｖ、ＶDD2 ＝11Ｖに設定されてい
る。つまり、シフトレジスタ５４へ供給される電源電圧
（ＶDD1 −ＶSS1 ）＝8 Ｖ、シフトレジスタ１３へ供給
される電源電圧（ＶDD2 −ＶSS2 ）＝8 Ｖになってい
る。

【００４６】そのため、ビデオ信号が負極性（0.5 〜4
Ｖ）のときにはアナログスイッチ５３が動作し、正極性
（7 〜10.5Ｖ）のときにはアナログスイッチ１２が動作
する。

【００４７】ここで、ビデオ信号の負極性における電圧
振幅に対して、ＶSS1 は−側に0.5Ｖ（＝0 −0.5 ）、
ＶDD1 は＋側に4 Ｖ（＝8 −4 ）のマージンが設けてあ
る。これは、各ＮＭＯＳトランジスタＴ1 〜Ｔn の閾値
電圧分の電圧降下を補正するためであると共に、高速性
を確保するためである。

【００４８】一方、ビデオ信号の正極性における電圧振
幅に対して、ＶSS2 は−側に4 Ｖ（＝7 −3 ）、ＶDD2
は＋側に0.5 Ｖ（＝11−10.5）のマージンが設けてあ
る。これは、各ＰＭＯＳトランジスタｔ1 〜ｔn の閾値
電圧分の電圧降下を補正するためであると共に、高速性
を確保するためである。

【００４９】このように、本実施例においては、Ｎチャ
ネル・サンプリングトランジスタ群から構成されるアナ
ログスイッチ５３を備えたデータドライバ５２に加え
て、Ｐチャネル・サンプリングトランジスタ群から構成
されるアナログスイッチ１２を備えたデータドライバ１
１を設けている。そして、各データドライバ５２，１１
の各シフトレジスタ５４，１３の電源電圧（すなわち、
各データドライバ５２，１１の駆動電圧）を、ビデオ信
号の電圧振幅に合わせて適宜に設定している。これによ
り、ビデオ信号が負極性のときにはデータドライバ５２
が動作し、正極性のときにはデータドライバ１１が動作
して、データ線Ｄ1 〜Ｄn の駆動が行われる。

【００５０】つまり、本実施例においては、ビデオ信号
の極性に応じて、２つのデータドライバ５２，１１を使
い分けている。従って、本実施例によれば、シフトレジ
スタ５４の電源電圧（ＶDD1 −ＶSS1＝8 Ｖ）およびシ
フトレジスタ１３の電源電圧（ＶDD2 −ＶSS2 ＝8 Ｖ）
を、従来のシフトレジスタ５４の電源電圧（ＶDD−ＶSS
＝16Ｖ）の半分にすることができる。

【００５１】その結果、シフトレジスタ５４の消費電力
を低減することができる。また、シフトレジスタ１３の
消費電力が増大することはない。そして、各シフトレジ
スタ５４，１３を構成する各デバイスの耐圧を低くする
ことができ、各デバイスを微細化した上で信頼性を向上
させることができる。

【００５２】加えて、シフトレジスタ５４の出力電圧の
振幅（＝シフトレジスタ５４の電源電圧；ＶDD1 −ＶSS
1 ）が小さくなることにより、アナログスイッチ５３を
構成する各ＮＭＯＳトランジスタＴ1 〜Ｔn を微細化す
ることができる。同様に、シフトレジスタ１３の出力電
圧の振幅（＝シフトレジスタ１３の電源電圧；ＶDD2−
ＶSS2 ）は小さいため、アナログスイッチ１２を構成す
る各ＰＭＯＳトランジスタｔ1 〜ｔn を微細化すること
ができる。

【００５３】このように、本実施例では、同じような構
成の２つのデータドライバ５２，１１を設けるだけの簡
単な構成により、各データドライバ５２，１１の駆動電
圧（各シフトレジスタ５４，１３の電源電圧）を低下さ
せることができる。また、各データドライバ１１，５２
の一方が動作しているときには他方が動作しないため、
誤動作を起こす恐れがない。従って、インターフェース
回路についても基本的に従来どおりで構わず、図示以外
の外部回路が複雑化することもない。

【００５４】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）ドライバ内蔵型ではないＴＦＴ−ＬＣＤに適用して
もよい。

【００５５】２）各クロックラインCK1,CK2 を、それぞ
れ相補的な2 本のクロックライン（CK1 とバーCK1 、CK
2 とバーCK2 ）によって構成してもよい。 ３）各クロックラインCK1,CK2 を１つのクロックライン
にまとめ、クロックの電圧振幅をＶSS1 〜ＶDD2 として
もよい。

【００５６】４）ビデオラインVLを各データドライバ１
１，５２毎に専用化してもよい。 ５）ビデオラインVLを複数本設けて負荷が少なくなるよ
うにしてもよい。

【００５７】

【発明の効果】以上詳述したように本発明によれば、デ
ータドライバの駆動電圧を低下させることが可能なアク
ティブマトリックス方式ＴＦＴ−ＬＣＤを簡単な構成に
よって提供することができるという優れた効果がある。

【図面の簡単な説明】

【図１】本発明を具体化した一実施例のドライバ内蔵型
ＴＦＴ−ＬＣＤのブロック構成図である。

【図２】一実施例のドライバ内蔵型ＴＦＴ−ＬＣＤの要
部回路図である。

【図３】一実施例におけるビデオ信号のタイムチャート
である。

【図４】従来のドライバ内蔵型ＴＦＴ−ＬＣＤのブロッ
ク構成図である。

【図５】従来のドライバ内蔵型ＴＦＴ−ＬＣＤの要部回
路図である。

【図６】従来例におけるビデオ信号のタイムチャートで
ある。

【符号の説明】

１１ 第２のデータドライバ １２ 第２のアナログスイッチ １３ 第２のシフトレジスタ ５２ 第１のデータドライバ ５３ 第１のアナログスイッチ ５４ 第１のシフトレジスタ ６１ 画素セル ６２ ＴＦＴ Ｄ1 〜Ｄn データ線 VL ビデオライン Ｔ1 〜Ｔn Ｎチャネル・サンプリングトランジスタ群
の各ＮＭＯＳトランジスタ ｔ1 〜ｔn Ｐチャネル・サンプリングトランジスタ群
の各ＰＭＯＳトランジスタ ＶDD1,ＶDD2 高電位側電源電圧 ＶSS1,ＶSS2 低電位側電源電圧

Claims (1)

【特許請求の範囲】
1. 【請求項１】 スイッチ素子としてＴＦＴ（６２）を用
   いた画素セル（６１）に接続された複数のデータ線（Ｄ
   1 〜Ｄn ）と、 ビデオライン（VL）からのビデオ信号を各データ線（Ｄ
   1 〜Ｄn ）に転送するＮチャネル・サンプリングトラン
   ジスタ群（Ｔ1 〜Ｔn ）から成る第１のアナログスイッ
   チ（５３）と、第１のアナログスイッチ（５３）を制御
   する第１のシフトレジスタ（５４）とから構成される第
   １のデータドライバ（５２）と、 ビデオライン（VL）からのビデオ信号を各データ線（Ｄ
   1 〜Ｄn ）に転送するＰチャネル・サンプリングトラン
   ジスタ群（ｔ1 〜ｔn ）から成る第２のアナログスイッ
   チ（１２）と、第２のアナログスイッチ（１２）を制御
   する第２のシフトレジスタ（１３）とから構成される第
   ２のデータドライバ（１１）とを備え、第１のデータド
   ライバ（５２）はビデオ信号の負極性における電圧振幅
   に対応した電源電圧（ＶDD1 −ＶSS1 ）で動作し、第２
   のデータドライバ（２１）はビデオ信号の正極性におけ
   る電圧振幅に対応した電源電圧（ＶDD2 −ＶSS2）で動
   作し、第１および第２のシフトレジスタ（５４，１３）
   は同期動作を行うことを特徴とするアクティブマトリッ
   クス方式ＴＦＴ−ＬＣＤ。