KR102552947B1 - 디스플레이 장치 및 그 구동방법 - Google Patents

디스플레이 장치 및 그 구동방법 Download PDF

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Abstract

디스플레이 장치의 디코더 및 디코딩 방법이 개시된다. 본 발명의 일 실시예에 따른 디코딩 방법은 입력되는 데이터의 기설정된 상위 비트들에 기초하여 복수의 감마 계조값들 중 적어도 둘 이상의 구간값을 선택하는 제1 스위칭 컨트롤 블럭 및 상기 선택된 구간값 중 상기 데이터의 기설정된 하위 비트들에 따라 조합하여 적어도 둘 이상의 채널값으로 출력하는 제2 스위칭 컨트롤 블럭을 포함한다.

Description

디스플레이 장치 및 그 구동방법{DISPLAY APPARATUS AND DRIVING METHOD THEREOF}
본 발명은 디스플레이 장치에 관한 것으로서, 특히 디스플레이 장치를 구동하는 디코더, 이를 포함하는 디스플레이 장치 및 그 구동방법에 관한 것이다.
데이터 드라이버라고도 불리는 소스 드라이버는, 디스플레이 하고자 하는 영상 데이터에 상응하는 디지털 신호를 아날로그 전압으로 변환하고, 변환된 아날로그 전압을 디스플레이 패널의 각 화소에 공급함으로써 이미지를 디스플레이한다.
도 1은 디스플레이 장치의 개략적인 구성을 나타낸 것이다.
도 1을 참조하면, 디스플레이 패널은 다수의 데이터 라인과 다수의 게이트 라인 및 각각의 데이터 라인과 각각의 게이트 라인의 교차점에 형성된 복수의 화소들을 포함한다.
각 화소(미도시)는 트랜지스터 및 픽셀 커패시터를 포함할 수 있고, 각 픽셀 커패시터에 디스플레이하고자 하는 이미지의 계조(Gray Level)에 대응하는 아날로그 전압을 충전시킴으로써 데이터를 기입할 수 있다.
도 2는 비교예에 따른 데이터 드라이버를 나타낸 구성도이고, 도 3은 비교예에 따른 데이터 드라이버의 동작을 설명하기 위한 데이터 디코딩 테이블이다.
일반적인 소스 드라이버는 도 2와 같이, 메인 컨트롤러(11), 채널 디코더(12) 및 채널 증폭기(15)를 포함한다. 채널 디코더(12)는 감마 블럭(40)으로부터 계조전압들을 수신하고, 메인 컨트롤러(11)로부터 입력되는 데이터(Display data)에 대응되는 계조전압(SOUT)을 출력한다.
데이터가 n비트(n은 1이상의 자연수)일 경우, 디코더(12)로 입력되는 감마계조값은 접지전압과 전원전압 사이를 2n 단계로 나눈 전압레벨을 가진다. 예를 들어 디스플레이 데이터가 6비트이면, 감마계조값은 전원전압과 접지전압 사이를 64단계로 나눈 값이고, 데이터가 8비트이면, 감마계조값은 전원전압과 접지전압 사이를 256단계로 나눈 값이다.
현재 고해상도를 가지면서 고성능을 요구하는 디스플레이 시장에서, 고해상도에 따른 데이터의 양이 늘어남에 따라 감마계조값도 늘어난다. 도 3을 참고하면, 데이터가 8비트일 때 256단계의 감마계조값을 나타낸 것이다.
도 2 및 도 3의 의 비교예에서 하나의 감마 라인이 하나의 감마계조값에 대응되도록 디코더에 입력되고, 디코더는 입력되는 데이터에 따라 복수의 감마계조값 중 하나를 선택하여 출력한다. 즉, 비교예에 따르면, 해상도에 따른 감마계조값이 늘어난다는 것은 도시된 바와 같이, 감마블럭(40)에서 디코더로 입력되는 감마 라인의 수가 늘어남을 의미하고, 이는 설계 면적 및 각 라인 간 기생 커패시턴스를 고려하면, 감마 라인의 수를 줄이는 것이 필요하다.
상술한 문제점을 해결하기 위하여, 감마 라인의 수를 줄여 사이즈를 줄일 수 있는 디코더를 포함하는 디스플레이 장치 및 그 구동방법를 제공하는 것이다.
본 발명의 일 실시예에 따른 디스플레이 장치는 디코더를 포함하고, 상기 디코더는 입력되는 데이터의 기설정된 상위 비트들에 기초하여 복수의 감마 계조값들 중 적어도 둘 이상의 구간값을 선택하는 제1 스위칭 컨트롤 블럭; 및 상기 선택된 구간값 중 상기 데이터의 기설정된 하위 비트들에 따라 선택하여 적어도 둘 이상의 채널값으로 출력하는 제2 스위칭 컨트롤 블럭;을 포함한다.
상기 제2 스위칭 컨트롤 블록은 상기 감마 계조값이 설정 구간에 속하는 경우, 상기 데이터에 기초하여 상기 감마 계조값 그대로 상기 채널값으로 출력하는 무보간 컨트롤 블럭을 더 포함할 수 있다.
상기 설정 구간은 기설정된 저계조 구간, 중간계조 구간 또는 고계조 구간 중 어느 하나일 수 있다.
상기 제1 스위칭 컨트롤 블록은 상기 기설정된 상위 비트들 중 제1 상위 비트들 및 제2 상위 비트들에 기초하여 상기 감마 계조값들 중 상기 구간값을 선택할 수 있다.
상기 제1 스위칭 컨트롤 블록은 상기 제1 상위비트들 및 상기 제2 상위 비트들에 기초하여 제1 인에이블 신호를 출력하는 낸드(NAND) 논리회로; 상기 제1 인에이블 신호를 입력받아 상기 제2 인에이블 신호를 출력하는 인버터(NOT) 회로; 및 상기 제1 인에이블 신호 및 상기 제2 인에이블 신호에 따라 상기 감마 계조값들 중 상기 구간값을 선택하는 선택부를 포함할 수 있다
상기 제2 스위칭 컨트롤 블록은 제1 하위비트들에 기초하여 적어도 두 개의 구간값을 선택하고, 제2 하위비트들에 기초하여 상기 선택된 구간값을 조합하여 상기 채널값으로 출력할 수 있다.
상기 제2 스위칭 컨트롤 블록은 상기 제2 하위비트가 제1 조건이면 제1 구간값을 3개, 제2 구간값을 1개 선택하고, 상기 제2 하위비트가 제2 조건이면 상기 제1 구간값을 2개, 상기 제2 구간값을 2개 선택하고, 상기 제2 하위비트가 제3 조건이면 상기 제1 구간값을 1개, 상기 제2 구간값을 3개 선택하고, 상기 제2 하위비트가 제4 조건이면 상기 제1 구간값을 0개, 상기 제2 구간값을 4개 선택하여 상기 채널값으로 출력할 수 있다.
상기 디스플레이 장치는 상기 디코더; 및 상기 채널값을 에버리징하여 휘도값을 출력하는 증폭부를 포함하는 소스 드라이버를 포함할 수 있다.
상기 증폭부는 각 채널값과 상기 휘도값을 입력받아 증폭하는 복수의 제1 증폭부; 및 상기 각 제1 증폭부의 출력값끼리 더하여 에버리징한 상기 휘도값을 출력하는 제2 증폭부를 포함할 수 있다.
디스플레이 장치는 상기 소스 드라이버; 상기 감마 계조값을 출력하는 감마 블럭; 상기 데이터를 출력하는 메인 컨트롤러; 게이트 전압을 출력하는 게이트 드라이버; 및 상기 휘도값 및 상기 게이트 전압에 따라 구동되는 복수의 화소를 통해 이미지를 출력하는 디스플레이 패널을 포함할 수 있다.
본 발명의 다른 실시예에 따른 복수의 비트를 포함하는 제1 데이터와 복수의 레벨값을 포함하는 제2 데이터를 입력받아 채널값을 출력하는 디스플레이 장치의 구동 방법은 상기 제1 데이터의 기설정된 개수의 상위 비트들에 기초하여 상기 제2 데이터 중 복수의 구간값을 선택하는 단계; 및 상기 제1 데이터의 기설정된 개수의 하위 비트들에 따라 상기 구간값 중 적어도 두 개의 채널값으로 선택하여 출력하는 단계;를 포함한다.
상기 제1 데이터의 상위 비트가 기설정된 무보간 조건이면, 상기 제2 데이터에 대응되는 레벨값을 그대로 상기 출력값으로 출력하는 단계를 더 포함할 수 있다.
상기 채널값으로 선택하는 단계는 상기 제1 데이터의 상기 상위 비트는 동일하면서 제1 하위비트에 따라 상기 구간값을 선택하는 단계; 및 상기 제1 하위비트는 동일한 구간에서 달라지는 제2 하위비트에 따라 상기 선택된 구간값을 조합하는 단계를 포함할 수 있다.
상기 채널값은 4개의 채널값일 수 있다. 이 경우 상기 조합하는 단계는 상기 제2 하위비트가 제1 조건이면 상기 제1 구간값을 3개, 상기 제2 구간값을 1개 선택하고, 상기 제2 하위비트가 제2 조건이면 상기 제1 구간값을 2개, 상기 제2 구간값을 2개 선택하고, 상기 제2 하위비트가 제3 조건이면 상기 제1 구간값을 1개, 상기 제2 구간값을 3개 선택하고, 상기 제2 하위비트가 제4 조건이면 상기 제1 구간값을 0개, 상기 제2 구간값을 4개 선택하여, 상기 채널값으로 출력할 수 있다.
상기 구간값은 상기 제1 데이터의 상기 상위 비트 및 제1 하위비트가 동일하면서 상기 제2 하위비트가 모두 1인 경우에 대응되는 출력값일 수 있다.
상기 구동 방법은 상기 채널값을 에버리징 하여 휘도값을 출력하는 단계를 더 포함하고, 상기 제1 데이터는 메인 컨트롤러로부터 입력되는 데이터이고, 상기 제2 데이터는 감마 블럭으로부터 입력되는 감마계조값일 수 있다.
본 발명의 실시예들에 의한 디스플레이 장치는, 감마계조값들 중 선택하여 디코딩을 할 수 있으므로, 감마라인 뿐 아니라 디코더 자체의 사이즈도 줄일 수 있다.
본 발명의 실시예들에 의한 디스플레이 장치는 감마 라인의 수를 줄임으로써 기생 커패시턴스에 의한 영향도 줄일 수 있는 장점이 있다.
본 발명의 실시예들에 의한 디스플레이 장치는 디코더 사이즈를 줄임으로써 회로 면적을 줄일 수 있어, 디스플레이 장치의 고해상도는 유지하면서도 구동회로를 경박단소화시킬 수 있는 장점이 있다.
도 1은 디스플레이 장치를 나타낸 구성도이다.
도 2는 비교예에 따른 데이터 드라이버를 나타낸 구성도이다.
도 3은 비교예에 따른 데이터 드라이버의 동작을 설명하기 위한 데이터 디코딩 테이블이다.
도 4는 본 발명의 일 실시예에 따른 데이터 드라이버를 나타낸 구성도이다.
도 5는 본 발명의 실시예들에 따른 데이터 드라이버의 동작을 설명하기 위한 데이터 디코딩 테이블이다.
도 6은 본 발명의 일 실시예에 따른 제1 스위칭 컨트롤 블럭을 나타낸 회로도이다.
도 7은 본 발명의 일 실시예에 따른 제2 스위칭 컨트롤 블럭을 나타낸 구성도이다.
도 8은 본 발명의 일 실시예에 따른 증폭부를 나타낸 회로도이다.
도 9는 본 발명의 실시예들에 따른 채널값의 출력을 나타낸 그래프이다.
도 10은 본 발명의 실시예들에 따른 휘도값의 출력을 나타낸 그래프이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다. 본 발명의 실시 예를 설명하면서, 본 발명이 속하는 기술 분야에 익히 알려졌고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 동일한 참조부호를 부여할 수도 있다. 그러나 이와 같은 경우라 하더라도 해당 구성 요소가 실시 예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시 예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시 예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.
본 명세서에서, 단수 표현은 "적어도 하나"와 상호교환적으로 사용되어 설명되는 요소 중 하나 이상을 의미한다.
본 명세서에서, 설명의 편의를 위해 디스플레이 데이터는 8비트, 감마 계조값은 0 내지 255의 값을 갖는 것으로 설명하나, 본 발명의 범위가 이에 한정되는 것은 아니며 디스플레이 장치의 해상도에 따른 디스플레이 데이터 비트 수 및 감마 계조값은 다른 값을 가질 수 있음은 당연하다고 할 것이다.
도 4는 본 발명의 일 실시예에 따른 소스 드라이버를 나타낸 구성도이고, 도 5는 본 발명의 실시예들에 따른 소스 드라이버의 동작을 설명하기 위한 데이터 디코딩 테이블이다.
도 4를 참조하면, 소스 드라이버(10)는 디코더(100) 및 증폭부(500)를 포함한다.
디코더(100)는 디스플레이 데이터, 즉, 제1 데이터를 입력받아, 복수의 감마 계조값(제2 데이터) 중 입력된 데이터에 대응되는 감마 계조값을 적어도 둘 이상의 채널값으로 출력한다.
증폭부(500)는 복수의 채널값을 에버리징(averaging)하여 출력값으로 출력한다. 이때 출력값은 디스플레이 패널로 입력되는 계조 전압값일 수 있다.
디코더(100)는 제1 스위칭 컨트롤 블럭(200) 및 제2 스위칭 컨트롤 블럭(300)을 포함한다.
제1 스위칭 컨트롤 블럭(200)은 입력되는 데이터의 기설정된 상위 비트들에 기초하여 복수의 감마 계조값들 중 적어도 둘 이상의 구간값을 선택한다. 즉, 기설정된 상위 비트들 중 제1 상위 비트들 및 제2 상위 비트들에 기초하여 복수의 감마 계조값들 중 적어도 둘 이상의 구간값을 선택한다.
도 5를 참고하여 보다 구체적으로 설명하면, 입력되는 데이터가 8비트라고 가정하면, 상위 비트 4개(D7~D4)와 하위 비트 4개(D3~D0)로 구분한다. 기설정된 하위 비트를 다시 나누면 제1 하위 비트들(D3~D2)과 제2 하위 비트들(D1~D0)로 구분할 수 있다. 본 실시예에서는 입력 데이터를 각각 반으로 나누어 상위 비트와 하위 비트로 설명하나 본 발명의 범위가 이에 한정되는 것은 아니고, 다른 실시예에 따라 회로 설계상 데이터가 절반 갯수의 비트 수가 아닌 상위 비트 하위비트로 나눌 수도 있다.
도 5의 상위 비트(D7~D4)가 '0001'로 동일한 구간을 보면, 소스 드라이버의 출력값은 하위 비트(D3~D0)의 변화에 따라 16개의 감마계조값을 각각 가질 수 있다. 이때 제1 하위 비트들이 동일한 구간은 4개의 구간이며, 제2 하위 비트들의 변화에 따라 각 구간은 4개의 값을 가진다. 본 발명에서 상위 비트가 동일한 구간을 제1 단위 구간, 제1 단위 구간 내에서 제1 하위 비트가 동일한 구간을 제2 단위 구간으로 지칭하기로 한다.
구간값은 제2 단위 구간에서의 최대값에 해당하는 값으로서 제2 하위 비트가 모두 1인 경우에 대응되는 출력값으로, 도 5를 참고하면, D[7:0]이 00010011이면 감마계조값 B, 00010111이면 감마계조값 C, 00011011이면, 감마계조값 D, 00011111이면 감마계조값 E에 대응된다.
제1 스위칭 컨트롤 블럭(200)은 상위 비트(D7~D4)를 기초로 5개의 구간값 A,B,C,D,E를 선택한다. 이때 A는 제1 단위 구간의 이전 구간, 즉 상위 비트가 동일한 구간의 최대값이다. 즉, 도시된 예에서 A는 상위 비트가 0000으로 동일한 이전 제1 단위 구간의 최대값 1111에 대응되는 감마계조값이다.
제2 스위칭 컨트롤 블럭(300)은 상기 선택된 구간값 중 상기 데이터의 기설정된 하위 비트들에 따라 선택하여 적어도 둘 이상의 채널값으로 출력한다. 즉, 제1 하위비트들(D3~D2)에 기초하여 상기 구간값들 중 적어도 두 개의 구간값을 선택하고, 제2 하위비트들(D1~D0)에 기초하여 상기 구간값을 조합하여 상기 채널값으로 출력한다.
도시된 예로 설명하면, 5개의 대표값 A,B,C,D,E 중 제1 하위 비트들에 기초하여 두 개의 구간값(A와 B, B와 C, C와 D 또는 D와 E)을 선택한다. 예를 들어 D[7:2]가 000100이면, A와 B를 구간값으로 선택한다. 그리고 제2 하위 비트들에 따라서 채널값을 출력한다.
일 예로 제2 하위 비트가 제1 조건(00)이면 제1 구간값 1개(B), 제2 구간값 3개(A)을 채널값으로 출력한다. 일 예로 제2 하위 비트가 제2 조건(01)이면 제1 구간값 2개(B), 제2 구간값 2개(A)을 채널값으로 출력한다. 일 예로 제2 하위 비트가 제3 조건(10)이면 제1 구간값3개(B), 제2 구간값 1개(A)을 채널값으로 출력한다.일 예로 제2 하위 비트가 제4 조건(11)이면 제1 구간값 4개(B)를 채널값으로 출력한다.
증폭부(500)는 복수의 채널값을 입력받아 에버리징 하여 휘도값으로 출력한다. 상기 예에서 제2 하위 비트가 제1 조건(00)이면 휘도값은
Figure 112018080598766-pat00001
이고, 제2 조건(01)이면 휘도값은
Figure 112018080598766-pat00002
이며, 제3 조건(10)이면 휘도값은
Figure 112018080598766-pat00003
이고, 제4 조건(11)이면 휘도값은
Figure 112018080598766-pat00004
이 된다.
다른 실시예에 따라 제2 스위칭 컨트롤 블럭은 무보간 컨트롤 블럭을 더 포함할 수 있다.
무보간(Non-Interpolation) 컨트롤 블럭(400)은 감마 계조값 중 저계조(Low Gray)에 해당하는 값으로, 디스플레이 장치의 해상도에 따라 복원하기 어려운 계조값을 설정할 수 있다. 도 4 및 도 5의 실시예에서는 0 내지 15 레벨의 감마 계조값을 무보간 범위로 설정하였으나, 본 발명의 범위가 이에 한정되는 것은 아니고 디스플레이 장치의 해상도 또는 구동성능에 따라 기설정된 저계조 구간, 중간계조 구간 또는 고계조 구간 등 다른 범위로 설정할 수 있다.
그 결과 상기 실시예들에 의한 디코더는, 감마계조값들 중 선택하여 디코딩을 할 수 있으므로, 감마라인의 수를 줄일 수 있고, 감마 라인과 연결되는 패드를 포함한 디코더 자체의 사이즈도 줄일 수 있다. 또한 감마 라인의 수를 줄임으로써 기생 커패시턴스에 의한 영향도 줄일 수 있는 장점이 있다.
도 6은 본 발명의 일 실시예에 따른 제1 스위칭 컨트롤 블럭을 나타낸 회로도이다.
도 6을 참고하면, 제1 스위칭 컨트롤 블럭(200)은 낸드 논리회로(210), 인버터 회로(220) 및 복수의 선택부(230)를 포함한다.
낸드(NAND) 논리회로는 제1 상위비트들(D7~D6)과 제2 상위비트들(D5~D4)를 입력받아 제1 인에이블 신호(EP)를 출력한다.
인버터 회로(220)는 제1 인에이블 신호(EP)를 인버팅하여 제2 인에이블 신호(EN)를 생성한다.
선택부(230)는 복수의 감마 라인 중 대표값을 선택하는 회로로서, 무보간 컨트롤 블럭(400)이 연결되는 구간을 제외하고, 제1 단위 구간 및 제2 단위 구간이 동일한 구간의 개수로 구현된다. 도 5의 실시예에서, 제1 단위 구간에서 5개의 선택부(231 내지 235)를 포함하고, 총 256 단계의 감마 계조값으로 구현될 때 0 내지 15 레벨의 감마 계조값이 제외되면, 총 15x5= 75개의 선택부를 포함한다.
도 7은 본 발명의 일 실시예에 따른 제2 스위칭 컨트롤 블럭을 나타낸 구성도이다.
도 7을 참고하면, 제2 스위칭 컨트롤 블럭(300)은 무보간 컨트롤 블럭(400)을 포함하여 저계조에 해당하는 데이터 Data [7:0]에 대해서는 저계조값(Low Gray)을 그대로 채널값으로 출력한다. 도 5를 참고하면, 일 예로 감마 계조값이 0이고 데이터가 00000000이면, 무보간 컨트롤 블럭(400)은 채널값 CH1, CH2, CH3, CH4는 0,0,0,0으로 출력한다.
제2 스위칭 컨트롤 블럭(350)은 제1 스위칭 컨트롤 블럭(200)으로부터 구간값(Go_A, Go_B, Go_C, Go_D, Go_E)을 수신하여, 기설정된 하위 비트들(D3~D0)에 따라 구간값을 조합하여 채널값(CH 1 내지 CH 4)으로 출력한다.
제2 스위칭 컨트롤 블럭(350)은 제1 하위비트들(D3,D2)을 입력받아 구간값들 중 2개의 구간값을 선택한다. 무보간 컨트롤 블럭(400)은 제2 하위비트들(D1, D0)을 기초로 선택된 구간값을 조합하여 채널값을 출력한다.
일 예로 제2 하위 비트가 제1 조건(00)이면 제1 구간값 1개(B), 제2 구간값 3개(A)을 채널값으로 출력한다. 일 예로 제2 하위 비트가 제2 조건(01)이면 제1 구간값 2개(B), 제2 구간값 2개(A)을 채널값으로 출력한다.일 예로 제2 하위 비트가 제3 조건(10)이면 제1 구간값 3개(B), 제2 구간값 1개(A)을 채널값으로 출력한다.일 예로 제2 하위 비트가 제4 조건(11)이면 제1 구간값 4개(B)를 채널값으로 출력한다.
도 8은 본 발명의 일 실시예에 따른 증폭부를 나타낸 회로도이다.
증폭부(500)는 복수의 증폭기를 포함할 수 있다.
일 예로 도 8에 도시된 바와 같이, 증폭부(500)는 2단계의 증폭부로 구현할 수 있다. 채널값이 4개인 경우 2개의 각 채널값과 피드백되는 휘도값을 입력받아 증폭하는 제1 증폭부 및 상기 2개의 각 제1 증폭부의 출력값끼리 더하여 에버리징한 휘도값을 출력하는 하나의 제2 증폭부를 포함할 수 있다.
상기 예에서 제2 하위 비트가 제1 조건(00)이면 휘도값은
Figure 112018080598766-pat00005
이고, 제2 조건(01)이면 휘도값은
Figure 112018080598766-pat00006
이며, 제3 조건(10)이면 휘도값은
Figure 112018080598766-pat00007
이고, 제4 조건(11)이면 휘도값은
Figure 112018080598766-pat00008
이 된다.
도 9는 본 발명의 실시예들에 따른 채널값의 출력을 나타낸 그래프이고, 도 10은 본 발명의 실시예들에 따른 휘도값의 출력을 나타낸 그래프이다.
도 9를 참고하면, 본 발명의 실시예에 따른 디코더의 각 채널에서는 256레벨의 데이터에 대해 도시된 바와 같은 그레이 값으로 출력된다. 각 채널의 출력값(CH1,CH2,CH3,CH4)의 그래프는 상술한 바와 같이 구간값이 조합되어 출력되는 것이므로 동일하지 않다. 그러나 모든 채널값을 에버리징한 값과 무보간 계조값으로 나타내면, 도 10에 도시된 바와 같이 감마계조값을 완전히 복원(Full Gray)할 수 있음을 알 수 있다.
즉, 본 발명의 실시예들에 의한 디코더는, 감마계조값들 중 선택하여 디코딩을 할 수 있으므로, 감마라인 뿐 아니라 디코더 자체의 사이즈도 줄일 수 있으며, 감마 라인의 수를 줄임으로써 기생 커패시턴스에 의한 영향도 줄일 수 있는 장점이 있다.
본 발명의 실시예들에 의한 소스 드라이버는 디코더 사이즈를 줄임으로써 회로 면적을 줄일 수 있어, 디스플레이 장치의 고해상도는 유지하면서도 구동회로를 경박단소화 시킬 수 있는 장점이 있다.
이상에서는 본 발명을 여러가지 실시예들을 들어 설명하였으나, 본 발명은 상기한 실시예들에 한정되지 않으며, 본 발명이 속하는 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에게 많은 변형이 가능함은 물론이다.
1 : 디스플레이 장치
10 : 데이터(소스) 드라이버
20 : 디스플레이 패널
30 : 게이트 드라이버
40 : 감마 블럭
11 : 메인 컨트롤러
12 : 채널 디코더
15 : 채널 증폭기
100 : 디코더
200 : 제1 스위칭 컨트롤 블럭
210 : 낸드 논리회로
220 : 인버터 회로
230, 231,232,233,234,235 : 선택부
300, 350 : 제2 스위칭 컨트롤 블럭
400 : 무보간 컨트롤 블럭
500 : 증폭부

Claims (16)

  1. 디코더를 포함하는 디스플레이 장치에 있어서,
    상기 디코더는
    입력되는 데이터의 기설정된 상위 비트들에 기초하여 복수의 감마 계조값들 중 적어도 둘 이상의 구간값을 선택하여 출력하는 제1 스위칭 컨트롤 블럭; 및
    상기 출력된 적어도 둘 이상의 구간값 중 상기 데이터의 기설정된 하위 비트들에 따라 두 개의 구간값을 선택하여 적어도 둘 이상의 채널값으로 출력하는 제2 스위칭 컨트롤 블럭;을 포함하는 것인, 디스플레이 장치.
  2. 제1항에 있어서, 상기 제2 스위칭 컨트롤 블럭은
    상기 감마 계조값이 설정 구간에 속하는 경우, 상기 데이터에 기초하여 상기 감마 계조값을 그대로 상기 적어도 둘 이상의 채널값으로 출력하는 무보간 컨트롤 블럭을 더 포함하는 것인, 디스플레이 장치.
  3. 제2항에 있어서, 상기 설정 구간은
    기설정된 저계조 구간, 중간계조 구간 또는 고계조 구간 중 어느 하나인 것인, 디스플레이 장치.
  4. 제1항에 있어서, 상기 제1 스위칭 컨트롤 블럭은
    상기 기설정된 상위 비트들 중 제1 상위 비트들 및 제2 상위 비트들에 기초하여 상기 복수의 감마 계조값들 중 상기 적어도 둘 이상의 구간값을 선택하는 것인, 디스플레이 장치.
  5. 제4항에 있어서, 상기 제1 스위칭 컨트롤 블럭은
    상기 제1 상위 비트들 및 상기 제2 상위 비트들에 기초하여 제1 인에이블 신호를 출력하는 낸드(NAND) 논리회로;
    상기 제1 인에이블 신호를 입력받아 제2 인에이블 신호를 출력하는 인버터(NOT) 회로; 및
    상기 제1 인에이블 신호 및 상기 제2 인에이블 신호에 따라 상기 복수의 감마 계조값들 중 상기 적어도 둘 이상의 구간값을 선택하는 선택부를 포함하는 것인, 디스플레이 장치.
  6. 제1항에 있어서, 상기 제2 스위칭 컨트롤 블럭은
    제1 하위비트들에 기초하여 상기 두 개의 구간값을 선택하고,
    제2 하위비트들에 기초하여 상기 선택된 두 개의 구간값을 조합하여 상기 적어도 둘 이상의 채널값으로 출력하는 것인, 디스플레이 장치.
  7. 제6항에 있어서, 상기 제2 스위칭 컨트롤 블럭은
    상기 제2 하위비트들이 제1 조건이면 제1 구간값을 3개, 제2 구간값을 1개 선택하고,
    상기 제2 하위비트들이 제2 조건이면 상기 제1 구간값을 2개, 상기 제2 구간값을 2개 선택하고,
    상기 제2 하위비트들이 제3 조건이면 상기 제1 구간값을 1개, 상기 제2 구간값을 3개 선택하고,
    상기 제2 하위비트들이 제4 조건이면 상기 제1 구간값을 0개, 상기 제2 구간값을 4개 선택하여 상기 적어도 둘 이상의 채널값으로 출력하는 것인, 디스플레이 장치.
  8. 제1항에 있어서, 상기 디스플레이 장치는
    상기 적어도 둘 이상의 채널값을 에버리징하여 휘도값을 출력하는 증폭부를 포함하는 소스 드라이버를 더 포함하는 것인, 디스플레이 장치.
  9. 제8항에 있어서, 상기 증폭부는
    각 채널값과 상기 휘도값을 입력받아 증폭하는 복수의 제1 증폭부; 및
    상기 복수의 제1 증폭부의 각 출력값끼리 더하여 에버리징한 상기 휘도값을 출력하는 제2 증폭부를 포함하는 것인, 디스플레이 장치.
  10. 제8항에 있어서,
    상기 감마 계조값을 출력하는 감마 블럭;
    상기 데이터를 출력하는 메인 컨트롤러;
    게이트 전압을 출력하는 게이트 드라이버; 및
    상기 휘도값 및 상기 게이트 전압에 따라 구동되는 복수의 화소를 통해 이미지를 출력하는 디스플레이 패널을 더 포함하는 디스플레이 장치.
  11. 복수의 비트를 포함하는 제1 데이터와 복수의 레벨값을 포함하는 제2 데이터를 입력받아 채널값을 출력하는 디스플레이 장치의 구동 방법에 있어서,
    상기 제1 데이터의 기설정된 개수의 상위 비트들에 기초하여 상기 제2 데이터 중 복수의 구간값을 선택하여 출력하는 단계; 및
    상기 출력된 복수의 구간값 중 상기 제1 데이터의 기설정된 개수의 하위 비트들에 따라 두 개의 구간값을 선택하여 적어도 두 개의 채널값으로 출력하는 단계;
    를 포함하는 디스플레이 장치의 구동 방법.
  12. 제11항에 있어서,
    상기 제1 데이터의 상위 비트가 기설정된 무보간 조건이면, 상기 제2 데이터에 대응되는 레벨값을 그대로 상기 적어도 두 개의 채널값으로 출력하는 단계를 더 포함하는 것인, 디스플레이 장치의 구동 방법.
  13. 제11항에 있어서, 상기 적어도 두 개의 채널값으로 출력하는 단계는
    상기 제1 데이터의 상기 상위 비트는 동일하면서 제1 하위비트에 따라 상기 두 개의 구간값을 선택하는 단계; 및
    상기 제1 하위비트는 동일한 구간에서 달라지는 제2 하위비트에 따라 상기 선택된 두 개의 구간값을 조합하여 상기 적어도 두 개의 채널값으로 출력하는 단계를 포함하는 것인, 디스플레이 장치의 구동 방법.
  14. 제13항에 있어서,
    상기 적어도 두 개의 채널값은 4개의 채널값을 포함하고,
    상기 조합하는 단계는
    상기 제2 하위비트가 제1 조건이면 제1 구간값을 3개, 제2 구간값을 1개 선택하고,
    상기 제2 하위비트가 제2 조건이면 상기 제1 구간값을 2개, 상기 제2 구간값을 2개 선택하고,
    상기 제2 하위비트가 제3 조건이면 상기 제1 구간값을 1개, 상기 제2 구간값을 3개 선택하고,
    상기 제2 하위비트가 제4 조건이면 상기 제1 구간값을 0개, 상기 제2 구간값을 4개 선택하여, 상기 4개의 채널값으로 출력하는 것인, 디스플레이 장치의 구동 방법.
  15. 제13항에 있어서, 상기 복수의 구간값은
    상기 제1 데이터의 상기 상위 비트 및 상기 제1 하위비트가 동일하면서 상기 제2 하위비트가 모두 1인 경우에 대응되는 출력값인, 디스플레이 장치의 구동 방법.
  16. 제11항에 있어서,
    상기 적어도 두 개의 채널값을 에버리징 하여 휘도값을 출력하는 단계를 더 포함하고,
    상기 제1 데이터는 메인 컨트롤러로부터 입력되는 데이터이고, 상기 제2 데이터는 감마 블럭으로부터 입력되는 감마계조값인, 디스플레이 장치의 구동 방법.
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