KR102529516B1 - 디스플레이 구동 장치 - Google Patents

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Abstract

본 발명은 출력 버퍼의 출력 응답 지연을 완화하는 디스플레이 구동 장치를 개시하며, 이를 위하여 본 발명은 제1 디지털 신호에 대응되는 제1 계조 전압을 출력하는 제1 디지털 아날로그 컨버터; 제2 디지털 신호에 대응되는 제2 계조 전압을 출력하는 제2 디지털 아날로그 컨버터; 및 상기 제1 계조 전압을 수신하는 제1 입력단과 상기 제2 계조 전압을 수신하는 제2 입력단을 구비하며, 순차 입력에 의해 서로 번갈아 수신되는 상기 제1 계조 전압과 상기 제2 계조 전압 중 선택된 하나를 구동 신호로 출력하는 출력 버퍼; 를 포함한다.

Description

디스플레이 구동 장치{DISPLAY DRIVING DEVICE}
본 발명은 디스플레이 구동 장치에 관한 것으로서, 보다 상세하게는 디지털 아날로그 컨버터와 출력 버퍼의 출력 응답 특성을 개선한 디스플레이 구동 장치에 관한 것이다.
현재 많이 사용되고 있는 디스플레이 장치로는 LCD (Liquid Crystal Display), PDP (Plasma Display Panel), OLED (Organic Light Emitting Diode), AMOLED (Active Matrix Organic Light Emitting Diode) 등이 있다.
디스플레이 장치가 고해상도로 구현될수록 소스 드라이버가 구동할 수 있는 하나의 수평 주기 즉 라인 타임(Line time)은 점차 줄어든다. 라인 타임이 줄어들수록, 소스 드라이버는 디스플레이 데이터에 대응하여 디스플레이 패널에 출력되는 구동 신호에 대하여 빠른 속도의 출력 응답 특성을 갖는 것이 요구된다.
소스 드라이버는 소스 구동 신호를 출력하기 위한 많은 수의 출력 버퍼를 포함하며, 각 출력 버퍼에 매칭되는 디지털 아날로그 컨버터들을 포함한다. 출력 버퍼는 디지털 아날로그 컨버터의 출력을 소스 구동 신호로 출력하고 소스 구동 신호를 디스플레이 패널에 제공하고, 이러한 과정에서 출력 버퍼에는 응답 지연이 발생할 수 있다.
각 출력 버퍼의 출력 응답 지연은 소스 드라이버가 빠른 속도의 출력 응답 특성을 가지는 것을 방해하고, 결국 고해상도의 구현을 위해 작은 크기의 라인 타임을 갖도록 디스플레이 장치를 개발하는 것에 대하여 제한하는 요소로 작용한다.
특히, 출력 버퍼의 출력 응답 지연에 대한 원인으로 입력 기생 커패시턴스(Input Parasite Capacitance)를 들 수 있다. 소스 드라이버는 디스플레이 데이터를 디지털 아날로그 컨버터(Digital Analog Converter)와 출력 버퍼에서 처리하는 과정에서 복수의 채널 별로 배치되는 출력 버퍼에 의하여 기생 커패시턴스가 발생한다. 이 중에서, 출력 버퍼의 입력단에 연결되는 라인에 연결된 스위칭 동작 등에 의한 입력 기생 커패시턴스는 감마 회로의 저항 스트링이나 라우팅에 따라 발생하는 라우팅 저항과 결부되어 RC 지연(Delay)을 유발한다.
이러한 RC 지연은 출력 버퍼의 출력 응답의 지연에 영향을 미치며 소스 드라이버가 고해상도 디스플레이 구현을 위하여 작은 크기의 라인 타임 내에 디스플레이 데이터를 처리하는 것을 제한한다. 따라서 디지털 아날로그 컨버터의 출력 지연은 고해상도 디스플레이에 적합한 소스 드라이버를 개발하기 위하여 해결해야 할 문제점으로 작용한다.
본 발명이 해결하고자 하는 과제는 디지털 아날로그 컨버터가 디스플레이 데이터에 대응하여 출력 버퍼에 출력하는 구동 신호의 구동 방식을 개선함으로써 출력 지연을 완화하며, 고해상도 디스플레이를 위해 적은 라인 타임에 대응하여 구동될 수 있는 디스플레이 구동 장치를 제공하는 것이다.
상기한 과제를 해결하기 위해 본 발명의 실시예에 따른 디스플레이 구동 장치는 제1 디지털 신호에 대응되는 제1 계조 전압을 출력하는 제1 디지털 아날로그 컨버터; 제2 디지털 신호에 대응되는 제2 계조 전압을 출력하는 제2 디지털 아날로그 컨버터; 및 상기 제1 계조 전압을 수신하는 제1 입력단과 상기 제2 계조 전압을 수신하는 제2 입력단을 구비하며, 순차 입력에 의해 서로 번갈아 수신되는 상기 제1 계조 전압과 상기 제2 계조 전압 중 선택된 하나를 구동 신호로 출력하는 출력 버퍼; 를 포함한다.
또한, 상기한 과제를 해결하기 위해 본 발명의 다른 실시예에 따른 디스플레이 구동 장치는 제2 전원 전압 이상 제3 전원 전압 미만의 범위에서 제1 구동 신호를 출력하는 제1 출력부; 제1 전원 전압 이상 상기 제2 전원 전압 미만의 범위에서 제2 구동 신호를 출력하는 제2 출력부; 및 상기 제1 구동 신호와 상기 제2 구동 신호가 디스플레이 패널로 출력되는 경로를 제어하는 경로 멀티플렉서; 를 포함하고, 상기 제1 출력부는 제1 디지털 신호에 대응되는 제1 계조 전압을 출력하는 제1 디지털 아날로그 컨버터; 제2 디지털 신호에 대응되는 제2 계조 전압을 출력하는 제2 디지털 아날로그 컨버터; 및 상기 제1 계조 전압을 수신하는 제1 입력단과 상기 제2 계조 전압을 수신하는 제2 입력단을 구비하며, 순차 입력에 의해 서로 번갈아 수신되는 상기 제1 계조 전압과 상기 제2 계조 전압 중 선택된 하나를 상기 제1 구동 신호로 출력하는 제1 출력 버퍼; 를 포함하며, 상기 제2 출력부는 제3 디지털 신호에 대응되는 제3 계조 전압을 출력하는 제3 디지털 아날로그 컨버터; 제4 디지털 신호에 대응되는 제4 계조 전압을 출력하는 제4 디지털 아날로그 컨버터; 및 상기 제3 계조 전압을 수신하는 제5 입력단과 상기 제4 계조 전압을 수신하는 제6 입력단을 구비하며, 순차 입력에 의해 서로 번갈아 수신되는 상기 제3 계조 전압과 상기 제4 계조 전압 중 선택된 하나를 상기 제2 구동 신호로 출력하는 제2 출력 버퍼; 를 포함한다.
본 발명은 디지털 아날로그 컨버터가 디스플레이 데이터에 대응하여 출력 버퍼에 출력하는 구동 신호의 구동 방식을 개선함으로써 출력 지연을 완화하며, 고해상도 디스플레이를 위해 적은 라인 타임에 대응하여 디스플레이 장치를 구동하는 효과가 있다.
도 1은 본 발명의 실시예에 따른 디스플레이 구동 장치를 나타낸 회로도이다.
도 2는 도 1의 실시예에서 출력 버퍼를 상세하게 나타낸 회로도이다.
도 3은 도 1의 실시예에 따른 디스플레이 구동 장치의 출력 파형을 나타낸 파형도이다.
도 4는 본 발명의 다른 실시예에 따른 디스플레이 구동 장치를 나타낸 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
도 1은 본 발명의 실시예에 따른 디스플레이 구동 장치를 나타낸 회로도이다.
도 1을 참조하면, 본 발명에 따른 디스플레이 구동 장치는 감마 전압 제공부(10), 제1 디지털 아날로그 컨버터(20), 제2 디지털 아날로그 컨버터(30) 및 출력 버퍼(40)를 포함한다.
디스플레이 패널(미도시)은 디스플레이 구동 장치의 출력 버퍼(40)에서 출력되는 구동 신호(Output Signal)를 이용하여 영상을 디스플레이 한다.
디스플레이 패널은 액정 디스플레이 (Liquid Crystal Display; LCD), 플라즈마 디스플레이 패널 (Plasma Display Panel; PDP), 유기 발광 다이오드 (Organic Light Emitting Diode; OLED) 디스플레이 패널, 능동형 유기 발광 다이오드 (Active Matrix Organic Light Emitting Diode; AMOLED) 디스플레이 패널 등으로 구성될 수 있다.
디스플레이 데이터는 N 비트(N은 자연수)의 디지털 데이터일 수 있으며, 계조를 대표하는 값을 갖는다. 디스플레이 데이터는 외부 데이터 소스에서 데이터를 수신하는 타이밍 컨트롤러(미도시)로부터 제공될 수 있다.
디스플레이 데이터는 하나의 화면을 표현하기 위한 프레임 단위로 구분될 수 있고, 프레임 단위의 디스플레이 데이터는 다수의 라인 데이터를 포함한다. 라인 데이터는 디스플레이 패널에 표시될 프레임을 구성하는 하나의 수평 라인을 표현하기 위한 데이터이다.
감마 전압 제공부(10)는 직렬 연결된 복수의 저항을 포함할 수 있다. 감마 전압 제공부(10)는 직렬 연결된 저항들에 대하여 바이어스되는 전압을 분압하여 각 노드 별로 계조 전압을 제공하도록 구성될 수 있다.
감마 전압 제공부(10)의 일단은 제1 전압(V1)을 제공받고, 감마 전압 제공부(10)의 타단은 제2 전압(V2)을 제공받을 수 있다. 여기서, 제2 전압(V2)은 제1 전압(V1)보다 높은 레벨의 전압 값을 가진다. 또한, 제1 전압(V1)과 제2 전압(V2)은 디스플레이 구동 장치의 동작을 위해 일정한 크기의 전원 전압을 제공하는 전압 단자로부터 제공되는 전압을 의미한다.
감마 전압 제공부(10)를 구성하는 복수의 저항들은 하기할 제1 디지털 아날로그 컨버터(20) 및 제2 디지털 아날로그 컨버터(30)에 제공되는 제1 디지털 신호와 제2 디지털 신호의 크기에 대응되는 수로 구성될 수 있으며, 각 저항들의 저항 값도 디스플레이 구동 장치의 구조나 환경에 따라 다양할 수 있다.
감마 전압 제공부(10)는 제1 디지털 아날로그 컨버터(20)와 제2 디지털 아날로그 컨버터(30)의 선택에 대응하여 해당하는 계조 전압을 제공한다. 감마 전압 제공부(10)가 제1 디지털 아날로그 컨버터(20)에 제공하는 계조 전압을 제1 계조 전압으로 지칭하고, 감마 전압 제공부(10)가 제2 디지털 아날로그 컨버터(30)에 제공하는 계조 전압을 제2 계조 전압으로 지칭하기로 한다.
제1 디지털 아날로그 컨버터(20)는 라인 데이터들 중 제1 디지털 신호를 수신하고, 제1 디지털 신호에 대응하여 선택된 제1 계조 전압을 감마 전압 제공부(10)로부터 제공받아 하기할 출력 버퍼(40)에 출력할 수 있다.
제2 디지털 아날로그 컨버터(30)는 라인 데이터들 중 제2 디지털 신호를 수신하고, 제2 디지털 신호에 대응하여 선택된 제2 계조 전압을 감마 전압 제공부(10)로부터 제공받아 하기할 출력 버퍼(40)에 출력할 수 있다.
여기서, 제1 디지털 신호와 제2 디지털 신호는 도면에 표시되진 않았으나, 래치(Latch)와 레벨 시프터(Level Shifter)를 통해 제공되는 디지털 신호일 수 있다.
보다 구체적으로, 래치는 라인 데이터를 래치하고, 주기적으로 갱신한다. 그리고 레벨 시프터는 래치에서 출력되는 신호에 대한 레벨 시프트를 수행하여 제1 디지털 아날로그 컨버터(20)에 제1 디지털 신호를 제공하거나 제2 디지털 아날로그 컨버터(30)에 제2 디지털 신호를 제공할 수 있다.
제1 디지털 신호는 순차적으로 입력되는 상기 라인 데이터들 중 홀수 번째 신호이고, 제2 디지털 신호는 순차적으로 입력되는 상기 라인 데이터들 중 짝수 번째 신호일 수 있다.
보다 구체적으로, 하나의 프레임에 포함되는 라인 데이터들은 첫번째 라인부터 마지막 라인까지 순서대로 도 1의 디스플레이 구동 장치에 전달되며 전달되는 순서를 기준으로 홀수 번째 라인 데이터와 짝수 번째 라인 데이터로 구분될 수 있다.
도 1을 참조하여 설명되는 동작은 홀수 번째 라인 데이터와 짝수 번째 라인 데이터의 하나의 화소에 대응하는 데이터를 이용하여 디스플레이 패널 상의 하나의 화소를 구동하기 위한 것이다.
제1 디지털 아날로그 컨버터(20)는 제1 계조 전압을 출력할 수 있고, 제2 디지털 아날로그 컨버터(30)는 제2 계조 전압을 출력할 수 있다.
제1 디지털 아날로그 컨버터(20)는 제2 디지털 아날로그 컨버터(30)가 제2 계조 전압을 제공 받는 동안 제1 계조 전압을 출력 버퍼(40)에 출력하고, 제2 디지털 아날로그 컨버터(30)는 상기 제1 디지털 아날로그 컨버터(20)가 제1 계조 전압을 제공받는 동안 제2 계조 전압을 출력 버퍼(40)에 출력할 수 있다.
보다 상세하게, 제1 디지털 아날로그 컨버터(20)는 한 주기의 SOE(Source Output Enable) 신호에 대응하여 제1 디지털 신호를 수신하고, 감마 전압 제공부(10)로부터 제공되는 제1 계조 전압들 중 제1 디지털 신호에 대응되는 제1 계조 전압을 선택한다. 이후, 제1 디지털 아날로그 컨버터(20)는 다음 주기의 SOE 신호에 대응하여 제1 계조 전압을 출력 버퍼(40)에 출력한다.
제2 디지털 아날로그 컨버터(20)는 한 주기의 SOE(Source Output Enable) 신호에 대응하여 제2 디지털 신호를 수신하고, 감마 전압 제공부(10)로부터 제공되는 제2 계조 전압들 중 제2 디지털 신호에 대응되는 제2 계조 전압을 선택한다. 이후, 제2 디지털 아날로그 컨버터(20)는 다음 주기의 SOE 신호에 대응하여 제2 계조 전압을 출력 버퍼(40)에 출력한다.
이 때, 하나의 디지털 아날로그 컨버터가 한 주기의 SOE 신호에 대응하여 계조 전압을 제공받는 동안 다른 하나의 디지털 아날로그 컨버터는 해당 SOE 신호에 대응하여 계조 전압을 출력 버퍼(40)에 출력한다. 즉, 제1 디지털 아날로그 컨버터(20)와 제2 디지털 아날로그 컨버터(30)는 계조 전압의 수신과 계조 전압의 출력을 번갈아 수행하는 것으로 볼 수 있다.
제1 디지털 아날로그 컨버터(20)가 제공받는 제1 계조 전압과 제2 디지털 아날로그 컨버터(30)가 제공받는 제2 계조 전압은 감마 전압 제공부(10)로부터 번갈아 제공될 수 있고, 하나의 디지털 아날로그 컨버터가 계조 전압을 제공 받는 동안 다른 하나의 디지털 아날로그 컨버터는 계조 전압을 출력 버퍼(40)에 출력할 수 있다.
출력 버퍼(40)는 제1 계조 전압을 수신하는 제1 입력단(41)과 제2 계조 전압을 수신하는 제2 입력단(42)을 구비하며, 제1 계조 전압과 제2 계조 전압 중 선택된 것에 대응하는 구동 신호(Output Signal)를 출력할 수 있다.
본 발명의 실시예에 따른 디스플레이 구동 장치는 복수의 디지털 아날로그 컨버터에서 출력되는 계조 전압이 출력 버퍼(40)에 직접 출력된다. 따라서 복수의 디지털 아날로그 컨버터와 출력 버퍼(40) 사이의 라인에서 계조 전압을 스위칭하는 구성이 배제되므로 출력 버퍼(40)에 대한 입력 기생 커패시턴스의 발생을 억제할 수 있다.
또한, 2개의 디지털 아날로그 컨버터당 하나의 출력 버퍼를 구성함으로써 각 디지털 아날로그 컨버터당 하나의 출력 버퍼를 배치하는 것보다 출력 버퍼의 수를 반으로 줄일 수 있다. 그리고 출력 버퍼의 수가 감소됨으로써 디스플레이 구동 장치의 소형화가 가능해진다.
2개의 디지털 아날로그 컨버터에서 출력되는 계조 전압들 중 하나가 출력 버퍼(40)의 내부에서 선택되고, 출력 버퍼(40)는 내부에서 선택된 계조 전압에 대응하는 구동 신호를 출력한다. 이를 통하여, 출력 버퍼(40)의 입력단의 계조 전압은 선택 전 미리 충전된다. 그러므로, 출력 버퍼(40)의 입력단에 형성되는 입력 기생 커패시턴스에 의한 RC 지연이 완화될 수 있다.
출력 버퍼(40)의 상세한 구성은 도 2를 참조하여 설명한다. 도 2는 도 1의 실시예에서 출력 버퍼(40)를 상세하게 나타낸 도면이다.
도 2를 참조하면, 출력 버퍼(40)는 입력 스테이지(46), 로드 및 바이어스 스테이지(47), 출력 스테이지(48)로 구성될 수 있다. 이 중, 입력 스테이지(46)는 제1 계조 전압을 수신하는 제1 입력단(41), 제2 계조 전압을 수신하는 제2 입력단(42), 제1 계조 전압과 제2 계조 전압 중 하나를 선택하는 입력 멀티플렉서(45)를 포함한다.
입력 스테이지(46)는 입력 멀티플렉서(45)에 의하여 선택된 계조 전압과 선택된 피드백 전압을 비교하고, 선택된 계조 전압과 선택된 피드백 전압의 차이에 대응되는 비교 신호를 생성하여 로드 및 바이어스 스테이지(47)로 제공한다.
로드 및 바이어스 스테이지(47)는 입력 스테이지(46)로부터 비교 신호를 제공받는다. 또한, 로드 및 바이어스 스테이지(27)는 비교 신호를 전류 미러링에 의하여 출력 스테이지(48)의 풀업 구동 소자(도시되지 않음)와 풀다운 구동 소자(도시되지 않음)를 구동하기 위한 신호로 바이어싱함으로써, 풀업 구동 신호와 풀다운 구동 신호를 생성하여 출력 스테이지(48)에 전달한다.
출력 스테이지(48)는 도면에 표시되지 않았으나 제1 전압(V1)내지 제2 전압(V2)의 범위에서 구동하는 풀업 구동 소자와 풀다운 구동 소자를 포함할 수 있다. 로드 및 바이어스 스테이지(47)에서 제공되는 풀업 구동 신호는 출력 스테이지(28)의 풀업 구동 소자에 전달되고, 풀다운 구동 신호는 출력 스테이지(28)의 풀다운 구동 소자에 전달된다. 풀업 구동 소자와 풀다운 구동 소자의 출력은 하나의 노드를 통하여 합쳐지며, 노드에서 출력되는 신호는 출력 스테이지(48)의 구동 신호(Output Signal)이다.
그리고, 출력 버퍼(40)는 제3 입력단(43)과 제4 입력단(44)을 더 포함하며, 제3 입력단(43)은 제1 계조 전압에 대응하여 출력 버퍼(40)로부터 출력되는 구동 신호(Output Signal)가 피드백된 제1 피드백 전압을 입력받기 위한 것이고, 제4 입력단(44)은 제2 계조 전압에 대응하여 출력 버퍼(40)로부터 출력되는 구동 신호(Output Signal)가 피드백된 제2 피드백 전압을 입력받기 위한 것이다.
출력 버퍼(40)는 전압 팔로워(Voltage Follower)로서 기능을 수행하기 위해 출력 버퍼(40)의 출력단에서 제공되는 구동 신호(Output Signal)를 피드백하여 피드백 전압으로 입력 받을 수 있다. 보다 상세하게, 피드백 전압은 출력 버퍼(40)의 출력단으로부터 제공되어 제3 또는 제4 입력단으로 제공되는 전압을 의미한다.
제1 내지 제4 입력단(41 내지 44)은 제1 트랜지스터(TR1) 내지 제4 트랜지스터(TR4)의 게이트에 형성된다. 제1 트랜지스터(TR1) 내지 제4 트랜지스터(TR4)는 바이어스 제어 전압(Vbias)에 대응하여 제1 전압(V1)의 인가를 제어하는 바이어스 스위치(BS)와 입력 멀티플렉서(45)사이에 병렬로 연결된다.
보다 구체적으로, 제1 입력단(41)은 제1 트랜지스터(TR1)의 게이트에 연결된다. 그리고 제1 트랜지스터(TR1)는 제1 스위치(SW1)에 연결되는 드레인과 바이어스 스위치(BS)에 연결되는 소스로 구성되는 NMOS 트랜지스터일 수 있다.
제2 입력단(42)은 제2 트랜지스터(TR2)의 게이트에 연결된다. 그리고 제2 트랜지스터(TR2)는 제2 스위치(SW2)에 연결되는 드레인과 바이어스 스위치(BS)에 연결되는 소스로 구성되는 NMOS 트랜지스터일 수 있다.
제3 입력단(43)은 제3 트랜지스터(TR3)의 게이트에 연결된다. 그리고 제3 트랜지스터(TR3)는 제3 스위치(SW3)에 연결되는 드레인과 바이어스 스위치(BS)에 연결되는 소스로 구성되는 NMOS 트랜지스터일 수 있다.
제4 입력단(44)은 제4 트랜지스터(TR4)의 게이트에 연결된다. 그리고 제4 트랜지스터(TR4)는 제4 스위치(SW4)에 연결되는 드레인과 바이어스 스위치(BS)에 연결되는 소스로 구성되는 NMOS 트랜지스터일 수 있다.
바이어스 스위치(BS)는 드레인이 제1 트랜지스터(TR1) 내지 제4 트랜지스터(TR4)의 소스와 공통으로 연결되고 소스에 제1 전압(V1)이 인가되는 NMOS 트랜지스터로 구성될 수 있다. 상기한 바이어스 스위치(BS)는 출력 버퍼(40)의 인에이블에 대응하여 제공되는 바이어스 제어 전압(Vbias)에 의하여 턴온되어 제1 트랜지스터(TR1) 내지 제4 트랜지스터(TR4)에 제1 전압(V1)을 제공한다. 즉, 바이어스 스위치(BS)는 바이어스 제어 전압(Vbias)에 의하여 턴온됨으로써 제1 입력단(41) 내지 제4 입력단이 각각 형성된 제1 내지 제1 트랜지스터(TR1) 내지 제4 트랜지스터(TR4)를 활성화한다.
그리고 입력 멀티플렉서(45)는 제1 계조 전압이 입력 스테이지(46)의 다음 스테이지로 인가되는 것을 제1 선택 신호(SEL1)에 대응하여 제어하는 제1 스위치(SW1), 제2 계조 전압이 입력 스테이지(46)의 다음 스테이지로 인가되는 것을 제2 선택 신호(SEL2)에 대응하여 제어하는 제2 스위치(SW2), 제1 피드백 전압을 입력 스테이지(46)의 다음 스테이지로 인가되는 것을 제1 선택 신호(SEL1)에 대응하여 제어하는 제3 스위치(SW3) 및 제2 피드백 전압을 입력 스테이지(46)의 다음 스테이지로 인가되는 것을 제2 선택 신호(SEL2)에 대응하여 제어하는 제4 스위치(SW4)를 포함할 수 있다.
출력 버퍼(40)는 제1 선택 신호(SEL1)와 제2 선택 신호(SEL2)에 대응하여 제1 계조 전압과 제2 계조 전압 중 하나를 번갈아 선택하고, 제1 피드백 전압과 제2 피드백 전압 중 하나를 번갈아 선택하도록 구성될 수 있다.
여기서 제1 선택 신호(SEL1) 및 제2 선택 신호(SEL2)는 SOE(Source Output Enable) 신호에 동기화되어 출력 버퍼(40)의 입력 스테이지(46)에 제공되는 신호로서, 출력 버퍼(40)가 제1 계조 전압과 제2 계조 전압 중 하나를 선택하는 것을 제어하기 위해 하이 또는 로우의 논리 값을 가지는 디지털 신호이다.
보다 구체적으로, 제1 선택 신호(SEL1)는 제1 계조 전압 및 제1 피드백 전압이 입력 스테이지(46)에서 로드 & 바이어스 스테이지(47)로 인가되는 것을 제어하기 위한 신호이고, 제2 선택 신호(SEL2)는 제2 계조 전압 및 제2 피드백 전압이 입력 스테이지(46)에서 로드 & 바이어스 스테이지(47)로 인가되는 것을 제어하기 위한 신호로 볼 수 있다.
제1 선택 신호(SEL1)가 SOE 신호에 동기화 될 때, 제1 선택 신호(SEL1)는 홀수 번째 SOE 신호에 대응하여 하이로 변동되고 짝수 번째 SOE 신호에 대응하여 로우로 변동될 수 있다. 그리고, 제2 선택 신호(SEL2)가 SOE 신호에 동기화 될 때, 제2 선택 신호(SEL2)는 홀수 번 째 SOE 신호에 대응하여 로우로 변동되고 짝수 번째 SOE 신호에 대응하여 하이로 변동될 수 있다.
즉, 제1 선택 신호(SEL1)와 제2 선택 신호(SEL2)는 일정한 주기에 따라 서로 다른 위상을 갖도록 변동될 수 있다. 제1 선택 신호(SEL1)는 입력 멀티플렉서(45)의 제1 스위치(SW1) 및 제3 스위치(SW3)에 제공되고, 제2 선택 신호(SEL2)는 입력 멀티플렉서(45)의 제2 스위치(SW2) 및 제4 스위치(SW4)에 제공되어 해당 스위치를 제어할 수 있다.
제1 선택 신호(SEL1) 또는 제2 선택 신호(SEL2)가 하이일 때, 해당 선택 신호가 제어하는 스위치가 턴 온되고, 로우일 때, 해당 선택 신호가 제어하는 스위치가 턴 오프된다.
입력 멀티플렉서(45)의 제1 스위치(SW1)는 제1 입력단(41)과 로드 & 바이어스 스테이지(47)의 사이에 연결됨으로써 제1 입력단(41)의 제1 계조 전압에 대응하는 전압이 로드 & 바이어스 스테이지(47)로 인가되는 것을 제어 한다.
입력 멀티플렉서(45)의 제2 스위치(SW2)는 제2 입력단(42)과 로드 & 바이어스 스테이지(47)의 사이에 연결됨으로써 제2 입력단(42)의 제2 계조 전압에 대응하는 전압이 로드 & 바이어스 스테이지(47)로 전달되는 것을 제어 한다.
입력 멀티플렉서(45)의 제3 스위치(SW3)는 제3 입력단(43)과 로드 & 바이어스 스테이지(47)의 사이에 연결됨으로써 제3 입력단(43)의 제1 피드백 전압에 대응하는 전압이 로드 & 바이어스 스테이지(47)로 전달되는 것을 제어 한다.
입력 멀티플렉서(45)의 제4 스위치(SW4)는 제4 입력단(44)과 로드 & 바이어스 스테이지(47)의 사이에 연결됨으로써 제4 입력단(44)의 제2 피드백 전압에 대응하는 전압이 로드 & 바이어스 스테이지(47)로 전달되는 것을 제어 한다.
본 발명의 실시예에서 제1 내지 제4 스위치(SW1 내지 SW4)는 NMOS 트랜지스터로 구성될 수 있다.
도 3은 도 1의 실시예에 따른 출력 파형을 나타낸 파형도이다.
도 3을 참조하면, 순차적으로 제공되는 SOE 신호에 대응하여 제1 디지털 아날로그 컨버터(20)와 제2 디지털 아날로그 컨버터(30)는 제1 디지털 신호와 제2 디지털 신호에 대응하여 감마 전압 제공부(10)의 제1 계조 전압과 제2 계조 전압을 번갈아 선택한다. 이 때, 제1 디지털 아날로그 컨버터(20)와 제2 디지털 아날로그 컨버터(30)는 SOE 신호를 수신한 후, 내부적으로 작용하는 최소한의 지연 시간 이후에 제1 계조 전압과 제2 계조 전압을 출력한다.
즉, 제1 디지털 아날로그 컨버터(20)와 제2 디지털 아날로그 컨버터(30)는 SOE 신호에 대응하여 출력 버퍼(40)에 제1 계조 전압과 제2 계조 전압을 번갈아 출력한다(도 3의 First DAC Output timing 과 Second DAC Output timing).
출력 버퍼(40)는 서로 반대 위상을 가지며 주기적으로 변환되는 제1 선택 신호(SEL1)와 제2 선택 신호(SEL2)를 수신하여 선택된 하나의 계조 전압을 구동 신호(Output Signal)로 출력한다. 보다 구체적으로, 출력 버퍼(40)는 제1 디지털 아날로그 컨버터(20)와 제2 디지털 아날로그 컨버터(30)의 제1 계조 전압과 제2 계조 전압 중 먼저 출력되어서 충전된 계조 전압을 선택한다.
결과적으로 도 3에서 출력 버퍼(40)는 입력 기생 커패시턴스의 영향없이 충전된 상태의 계조 전압을 선택하여서 구동 신호를 출력하므로 개선된 출력 응답 특성을 가지며 계조 전압에 대한 RC 지연없이 구동 신호를 출력할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 디스플레이 구동 장치를 나타낸 회로도이다.
도 4의 실시예를 참조하면, 디스플레이 구동 장치는 제1 출력부(100), 제2 출력부(200) 및 경로 멀티플렉서(300)를 포함한다.
여기서 제1 출력부(100)는 제1 감마 전압 제공부(110), 제1 디지털 아날로그 컨버터(120), 제2 디지털 아날로그 컨버터(130) 및 제1 출력 버퍼(140)를 포함하고, 제2 출력부(200)는 제2 감마 전압 제공부(210), 제3 디지털 아날로그 컨버터(220), 제4 디지털 아날로그 컨버터(230) 및 제2 출력 버퍼(240)를 포함할 수 있다.
제1 출력부(100)는 제2 전원 전압(Vmid)을 제공하는 전압 단자와 제3 전원 전압(Vtop)을 제공하는 전압 단자의 사이에 연결되어 바이어스 될 수 있고, 제2 출력부(200)는 제1 전원 전압(Vbot)을 제공하는 전압 단자와 제2 전원 전압(Vmid)을 제공하는 전압 단자 사이에 연결되어 바이어스 될 수 있다.
여기서 제1 전원 전압(Vbot)은 제2 전원 전압(Vmid)보다 낮은 레벨의 전압이고, 제3 전원 전압(Vtop)은 제2 전원 전압(Vmid)보다 높은 레벨의 전압이다. 또한, 제2 전원 전압(Vmid)의 레벨은 제1 전원 전압(Vbot)과 제3 전원 전압(Vtop)의 중간 값일 수 있다.
제2 전원 전압(Vmid) 이상의 레벨에서 동작하는 제1 출력부(100)를 포지티브 출력부로 볼 수 있고, 제2 전원 전압(Vmid) 미만의 레벨에서 동작하는 제2 출력부(200)를 네가티브 출력부로 볼 수 있다.
제1 전원 전압(Vbot), 제2 전원 전압(Vmid) 및 제3 전원 전압(Vtop)의 레벨은 디스플레이 구동 장치의 설계자나 구동 환경에 따라 상기한 범위 내에서 다른 값을 가질 수 있다.
도 4의 디스플레이 구동 장치는 제2 전압(Vmid)을 기준으로 포지티브 범위의 전압 레벨에서 구동되는 제1 출력부(100)가 출력하는 제1 구동 신호(First Output Signal)와 제2 전압(Vmid)을 기준으로 네가티브 범위의 전압 레벨에서 구동되는 제2 출력부(200)가 출력하는 제2 구동 신호(Second Output Signal)가 디스플레이 패널에 출력되는 경로를 제어한다.
보다 구체적으로, 경로 멀티플렉서(300)는 디스플레이 패널에 대한 극성 반전 신호에 대응하여 제1 구동 신호(First Output Signal)가 이븐 출력단(Even Output)으로 출력되고, 제2 구동 신호(Second Output Signal)가 오드 출력단(Odd Output)으로 출력 되도록 경로를 설정하거나, 제1 구동 신호(First Output Signal)가 오드 출력단(Odd Output)으로 출력 되고, 제2 구동 신호(Second Output Signal)가 이븐 출력단(Even Output)으로 출력 되도록 경로를 설정할 수 있다.
상기한 구성을 통하여, 오드 출력단(Odd Output)과 이븐 출력단(Even Output)은 경로 멀티플렉서(300)에 의해 제2 전원 전압(Vmid)을 기준으로 서로 극성이 다른 계조 전압을 인가 받을 수 있게되고, 따라서 디스플레이 패널에 제공되는 화소의 극성이 반전되는 효과가 있다.
제1 출력부(100)와 제2 출력부(200)의 구성과 기능은 각 출력부가 구동되는 전압 환경에 차이가 있고, 그로 인하여 구성들을 구분하기 위해 명칭을 달리 사용하는 것을 제외하면 도 1 및 도 2의 실시예를 참고하여 설명될 수 있다.
따라서, 제1 출력부(100)의 제1 출력 버퍼(140)는 도 1 및 도 2의 출력 버퍼(40)의 제1 입력단(40), 제2 입력단(41), 제3 입력단(43) 및 제4 입력단(44)에 각각 대응되는 제1 입력단(141), 제2 입력단(142), 제3 입력단(143) 및 제4 입력단(144)을 포함할 수 있다. 또한, 제2 출력 버퍼(240)는 도 2의 출력 버퍼(40)와 마찬가지로, 도 1 및 도 2의 출력 버퍼(40)의 제1 입력단(40), 제2 입력단(41), 제3 입력단(43) 및 제4 입력단(44)에 각각 대응되는 제5 입력단(241), 제6 입력단(242), 제7 입력단(243) 및 제8 입력단(244)를 포함할 수 있다. 이하, 도 4의 실시예의 구성 중, 도 1 및 도 2와 동일한 구성과 기능에 대한 기재는 생략한다.
본 발명은 상기한 것과 같이 디지털 아날로그 컨버터가 디스플레이 데이터에 대응하여 출력 버퍼에 출력하는 구동 신호의 구동 방식을 개선함으로써 디스플레이 구동 장치가 출력 지연을 완화하며, 고해상도 디스플레이를 위해 적은 라인 타임에 대응하여 디스플레이 장치를 구동할 수 있다.

Claims (14)

  1. 제1주기로 활성화되는 제1 디지털 신호에 대응되는 제1 계조 전압을 출력하는 제1 디지털 아날로그 컨버터;
    제2주기로 활성화되는 제2 디지털 신호에 대응되는 제2 계조 전압을 출력하는 제2 디지털 아날로그 컨버터; 및
    상기 제1 계조 전압을 수신하는 제1 입력단과 상기 제2 계조 전압을 수신하는 제2 입력단을 구비하며, 순차 입력에 의해 서로 번갈아 수신되는 상기 제1 계조 전압과 상기 제2 계조 전압 중, 제1주기에는 이전의 제2주기에 수신된 제2 계조 전압을 선택하고 제2주기에는 이전의 제1주기에서 수신된 제1 계조 전압을 선택하여 구동 신호로 출력하는 출력 버퍼; 를 포함하는 디스플레이 구동 장치.
  2. 제1 항에 있어서, 상기 출력 버퍼는
    상기 제1 계조 전압과 상기 제2 계조 전압을 수신하고 서로 반대 위상을 가지며 주기적으로 변환되는 제1 선택 신호와 제2 선택 신호를 수신하는 입력 스테이지를 포함하고,
    상기 입력 스테이지는 상기 제1 선택 신호에 대응하여 상기 제1 계조 전압을 선택하고, 상기 제2 선택 신호에 대응하여 상기 제2 계조 전압을 선택하는 디스플레이 구동 장치.
  3. 제1 항에 있어서, 상기 출력 버퍼는
    상기 제1 입력단, 상기 제2 입력단, 상기 구동 신호의 제1 피드백 전압을 수신하는 제3 입력단, 상기 구동 신호의 제2 피드백 전압을 수신하는 제4 입력단을 포함하고, 상기 제1 계조 전압과 상기 제2 계조 전압 중 하나를 선택하며, 상기 제1 피드백 전압과 상기 제2 피드백 전압 중 하나를 선택하여 선택된 전압들간의 비교 신호를 생성하는 입력 스테이지;
    상기 비교 신호에 대응하여 풀업 구동 신호와 풀다운 구동 신호를 생성하는 로드 및 바이어스 스테이지; 및
    상기 풀업 구동 신호와 상기 풀다운 구동 신호를 이용하여 상기 구동 신호를 출력하는 출력 스테이지; 를 포함하는 디스플레이 구동 장치.
  4. 제3 항에 있어서, 상기 입력 스테이지는
    상기 출력 버퍼의 인에이블에 대응하여 상기 제1 내지 제4 입력단이 형성된 제1 내지 제4 트랜지스터를 활성화하는 바이어스 스위치; 를 더 포함하는 디스플레이 구동 장치.
  5. 제3 항에 있어서, 상기 입력 스테이지는
    서로 반대 위상을 가지며 주기적으로 변환되는 제1 선택 신호와 제2 선택 신호를 수신하며, 상기 제1 선택 신호에 대응하여 상기 제1 계조 전압과 상기 제1 피드백 전압을 선택하고, 상기 제2 선택 신호에 대응하여 상기 제2 계조 전압과 상기 제2 피드백 전압을 선택하는 디스플레이 구동 장치.
  6. 제3 항에 있어서, 상기 출력 스테이지는
    상기 제1 피드백 전압과 상기 제1 계조 전압에 의한 상기 구동 신호 또는 상기 제2 피드백 전압과 상기 제2 계조 전압에 의한 상기 구동 신호를 출력하며,
    상기 제1 피드백 전압은 상기 제1 계조 전압에 의한 상기 구동 신호에 대응되고,
    상기 제2 피드백 전압은 상기 제2 계조 전압에 의한 상기 구동 신호에 대응되는 디스플레이 구동 장치.
  7. 제1 항에 있어서,
    상기 제1 디지털 아날로그 컨버터와 상기 제2 디지털 아날로그 컨버터는 하나의 감마 전압 제공부를 공유하는 디스플레이 구동 장치.
  8. 제2 전원 전압 이상 제3 전원 전압 미만의 범위에서 제1 구동 신호를 출력하는 제1 출력부;
    제1 전원 전압 이상 상기 제2 전원 전압 미만의 범위에서 제2 구동 신호를 출력하는 제2 출력부; 및
    상기 제1 구동 신호와 상기 제2 구동 신호가 디스플레이 패널로 출력되는 경로를 제어하는 경로 멀티플렉서; 를 포함하고,
    상기 제1 출력부는
    제1 디지털 신호에 대응되는 제1 계조 전압을 출력하는 제1 디지털 아날로그 컨버터;
    제2 디지털 신호에 대응되는 제2 계조 전압을 출력하는 제2 디지털 아날로그 컨버터; 및
    상기 제1 계조 전압을 수신하는 제1 입력단과 상기 제2 계조 전압을 수신하는 제2 입력단을 구비하며, 순차 입력에 의해 서로 번갈아 수신되는 상기 제1 계조 전압과 상기 제2 계조 전압 중 선택된 하나를 상기 제1 구동 신호로 출력하는 제1 출력 버퍼; 를 포함하며,
    상기 제2 출력부는
    제3 디지털 신호에 대응되는 제3 계조 전압을 출력하는 제3 디지털 아날로그 컨버터;
    제4 디지털 신호에 대응되는 제4 계조 전압을 출력하는 제4 디지털 아날로그 컨버터; 및
    상기 제3 계조 전압을 수신하는 제5 입력단과 상기 제4 계조 전압을 수신하는 제6 입력단을 구비하며, 순차 입력에 의해 서로 번갈아 수신되는 상기 제3 계조 전압과 상기 제4 계조 전압 중 선택된 하나를 상기 제2 구동 신호로 출력하는 제2 출력 버퍼; 를 포함하는 디스플레이 구동 장치.
  9. 제8 항에 있어서, 상기 제1 출력 버퍼는
    상기 제1 입력단, 상기 제2 입력단, 상기 제1 구동 신호의 제1 피드백 전압을 수신하는 제3 입력단, 상기 제1 구동 신호의 제2 피드백 전압을 수신하는 제4 입력단을 포함하고, 상기 제1 계조 전압과 상기 제2 계조 전압 중 하나를 선택하며, 상기 제1 피드백 전압과 상기 제2 피드백 전압 중 하나를 선택하여 선택된 전압들간의 제1 비교 신호를 생성하는 제1 입력 스테이지;
    상기 제1 비교 신호에 대응하여 제1 풀업 구동 신호와 제1 풀다운 구동 신호를 생성하는 제1 로드 및 바이어스 스테이지; 및
    상기 제1 풀업 구동 신호와 상기 제1 풀다운 구동 신호를 이용하여 상기 제1 구동 신호를 출력하는 제1 출력 스테이지; 를 포함하고,
    상기 제2 출력 버퍼는
    상기 제5 입력단, 상기 제6 입력단, 상기 제2 구동 신호의 제3 피드백 전압을 수신하는 제7 입력단, 상기 제2 구동 신호의 제4 피드백 전압을 수신하는 제8 입력단을 포함하고, 상기 제3 계조 전압과 상기 제4 계조 전압 중 하나를 선택하며, 상기 제3 피드백 전압과 상기 제4 피드백 전압 중 하나를 선택하여 선택된 전압들간의 제2 비교 신호를 생성하는 제2 입력 스테이지;
    상기 제2 비교 신호에 대응하여 제2 풀업 구동 신호와 제2 풀다운 구동 신호를 생성하는 제2 로드 및 바이어스 스테이지; 및
    상기 제2 풀업 구동 신호와 상기 제2 풀다운 구동 신호를 이용하여 상기 제2 구동 신호를 출력하는 제2 출력 스테이지; 를 포함하는 디스플레이 구동 장치.
  10. 제9 항에 있어서, 상기 제1 입력 스테이지는
    상기 출력 버퍼의 인에이블에 대응하여 상기 제1 내지 제4 입력단이 형성된 제1 내지 제4 트랜지스터를 활성화하는 제1 바이어스 스위치; 를 더 포함하고,
    상기 제2 입력 스테이지는
    상기 출력 버퍼의 인에이블에 대응하여 상기 제5 내지 제8 입력단이 형성된 제5 내지 제8 트랜지스터를 활성화하는 제2 바이어스 스위치; 를 더 포함하는 디스플레이 구동 장치.
  11. 제9 항에 있어서, 상기 제1 입력 스테이지는
    서로 반대 위상을 가지며 주기적으로 변환되는 제1 선택 신호와 제2 선택 신호를 수신하며, 상기 제1 선택 신호에 대응하여 상기 제1 계조 전압과 상기 제1 피드백 전압을 선택하고, 상기 제2 선택 신호에 대응하여 상기 제2 계조 전압과 상기 제2 피드백 전압을 선택하며,
    상기 제2 입력 스테이지는
    서로 반대 위상을 가지며 주기적으로 변환되는 제3 선택 신호와 제4 선택 신호를 수신하며, 상기 제3 선택 신호에 대응하여 상기 제3 계조 전압과 상기 제3 피드백 전압을 선택하고, 상기 제4 선택 신호에 대응하여 상기 제4 계조 전압과 상기 제4 피드백 전압을 선택하는 디스플레이 구동 장치.
  12. 제9 항에 있어서, 상기 제1 출력 스테이지는
    상기 제1 피드백 전압과 상기 제1 계조 전압에 의한 상기 제1 구동 신호 또는 상기 제2 피드백 전압과 상기 제2 계조 전압에 의한 상기 제1 구동 신호를 출력하며,
    상기 제1 피드백 전압은 상기 제1 계조 전압에 의한 상기 제1 구동 신호에 대응되고, 상기 제2 피드백 전압은 상기 제2 계조 전압에 의한 상기 제1 구동 신호에 대응되며,
    상기 제2 출력 스테이지는
    상기 제3 피드백 전압과 상기 제3 계조 전압에 의한 상기 제2 구동 신호 또는 상기 제4 피드백 전압과 상기 제4 계조 전압에 의한 상기 제2 구동 신호를 출력하며,
    상기 제3 피드백 전압은 상기 제3 계조 전압에 의한 상기 제2 구동 신호에 대응되고, 상기 제4 피드백 전압은 상기 제4 계조 전압에 의한 상기 제2 구동 신호에 대응되는 디스플레이 구동 장치.
  13. 제8 항에 있어서,
    상기 제1 디지털 아날로그 컨버터 및 상기 제2 디지털 아날로그 컨버터는 하나의 제1 감마 전압 제공부를 공유하고,
    상기 제3 디지털 아날로그 컨버터 및 상기 제4 디지털 아날로그 컨버터는 하나의 제2 감마 전압 제공부를 공유하는 디스플레이 구동 장치.
  14. 제8 항에 있어서,
    상기 제2 전원 전압은 상기 제1 전원 전압과 상기 제3 전원 전압의 중간 값을 가지고,
    상기 제1 구동 신호는 상기 제2 전원 전압 보다 높은 레벨의 포지티브 구동 신호이며,
    상기 제2 구동 신호는 상기 제2 전원 전압 보다 낮은 레벨의 네가티브 구동 신호인 디스플레이 구동 장치.
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