KR100755939B1 - 박막 트랜지스터 액정 디스플레이의 데이터 드라이버 - Google Patents

박막 트랜지스터 액정 디스플레이의 데이터 드라이버 Download PDF

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Abstract

회로소자, 특히 디지털 아날로그변환소자를 감소시킴으로써 칩이 차지하는 면적을 축소하고, 또한 비용절감을 실현하는 것이다.
타이밍 펄스를 토대로 시리얼 데이터를 따로 유지(holding)하며, 래치시리얼 데이터를 출력하는 래치회로와, 래치회로에 접속되어, 래치시리얼 데이터를 고전압으로 하여, 고전압시리얼 데이터를 출력하는 레벨시프터와, 레벨시프터에 접속되어, 고전압시리얼 데이터를 아날로그신호로 변환하는 디지털 아날로그변환기와, 디지털 아날로그변환기에 접속되어, 아날로그신호를 샘플링 및 유지하는 샘플링·유지회로와, 샘플링·유지회로에 접속되어, 타이밍 펄스를 토대로 펄스신호를 발생시키고, 펄스신호가, 샘플링·유지회로를 제어하여 아날로그신호를 샘플링하는 시프트 레지스터와, 샘플링·유지회로에 접속되어, 샘플링·유지회로의 출력을 완충하는 출력 버퍼로 구성된다.
박막레지스터, 시프트 레지스터, 레벨시프터, 디지털 아날로그변환기

Description

박막 트랜지스터 액정 디스플레이의 데이터 드라이버{Data Driver For Thin Film Transistor Liquid Display}
도 1은 일반적인 박막 트랜지스터 액정 디스플레이의 데이터 드라이버를 토대로 하는 실시예의 블록 구성도이다.
도 2는 본 발명에 이러한 박막 트랜지스터 액정 디스플레이의 데이터 드라이버에 기인하는 바람직한 실시예의 블록구성도이다.
도 3(a)는 본 발명에 이러한 박막 트랜지스터 액정 디스플레이의 데이터 드라이버에 기인하는 샘플링·유지회로의 바람직한 실시예의 회로구성도이고, 도 3(b)는 마찬가지로 샘플링·유지회로의 제 1 시점의 등가회로도이며, 도 3(c)는 마찬가지로 샘플링·유지회로의 제 2 시점의 등가회로도이다.
*도면의 주요 주요부분에 대한 부호의 설명*
36 시프트 레지스터
30 래치회로
32 레벨시프터
34 디지털 아날로그변환기
60 출력 버퍼
40 시리얼 데이터
52 제 1 스위치
56 제 2 스위치
54 제 3 스위치
58 제 4 스위치
53 제 1 캐퍼시터
55 제 2 캐퍼시터
본 발명은, 액정 디스플레이의 데이터 드라이버에 관한 것으로, 특히, 박막 트랜지스터 액정 디스플레이의 데이터 드라이버에 관한 것이다.
일반적으로 박막 트랜지스터는, 예컨대, 팩시밀리나 스캐너등의 밀착형 이미지 센서(CIS)나 기타 각종의 전자 디바이스등의 제조에 운용되는 외에 일반 박막 트랜지스터 플레이트 디스플레이 제조에도 응용되고 있으며, 이러한 평면 디스플레이는, 액정 디스플레이(LCD), 유기발광 다이오드(OLED) 등의 평면 디스플레이로 할 수 있는 것이다.
박막 트랜지스터 액정 디스플레이는, 주로 박막 트랜지스터 소자와 평면 디스플레이 소자로 구성되며, 박막 트랜지스터 소자는 다수개의 박막 트랜지스터로 이루어짐과 동시에 매트릭스방식으로 배열되고, 각 박막 트랜지스터는 각각 1개의 화소전극에 대응한다.
상술한 박막 트랜지스터는 주로 절연기판상에 형성된 게이트와, 게이트유전층과, 채널층과, 소스드레인 스택(stack)으로 이루어지며, 상기 박막 트랜지스터는 평면 디스플레이 유니트의 스위칭 소자로서 사용된다.
도 1은, 일반적인 박막 트랜지스터 액정모니터의 데이터 드라이버를 토대로 하는 실시예의 블록구성도를 도시한 것으로, 상기 박막 트랜지스터 액정모니터의 데이터 드라이버는 시프트 레지스터(10), 래치회로(14), 레벨시프터(16), 디지털 아날로그변환기(18), 및 출력 버퍼(20)를 구비한다. 300채널 6비트의 데이터 드라이버를 예로 들면, 종래 기술구조에서는, 하기에 산출되는 개수의 유니트 소자를 필요로 한다. 시프트 레지스터(10)는 100개의 레지스터를 연결시킬 필요가 있고, 래치회로(14)는 300채널× 6비트×2개의 래치장치가 필요하며, 여기서 2를 곱하는 이유는, 1세트는 샘플링용으로 하고, 다른 l세트는 유지용으로 하기 때문이다. 레벨시프터(16)는 300채널×6비트개의 레벨 시프트 소자를 필요로 한다.
디지털 아날로그 변환기(18)는 저항기 및 300세트의 멀티플렉서를 필요로 하며, 각 세트의 멀티플렉서는 각각 128+64+32+16+8+4+2 = 254개의 MOS트랜지스터 및 128개의 코일을 필요로 하지만, 이 128개의 코일은 칩전체를 가로로 질러야 한다. 출력 버퍼(20)는 300개의 출력 버퍼소자를 필요로 한다.
이상 알 수 있는 바와 같이, 상기 종래기술의 이러한 박막 트랜지스터 액정 디스플레이의 데이터 드라이버는 대량의 회로소자를 필요로 하며, 특히, 디지털 아날로그변환기의 소자 및 코일이 매우 많아, 칩면적의 대부분을 차지하기 때문에 비용이 매우 비싸지게 된다.
본 발명의 목적은, 회로소자를 감소시켜, 특히, 디지털 아날로그변환기의 회로소자를 감소시킴으로써, 칩이 차지하는 면적을 축소시켜 비용을 절감할 수 있는, 새로운 박막 트랜지스터 액정 디스플레이의 데이터 드라이버를 제공하는 것이다.
상기 과제를 해결하고, 소정의 목적을 달성하기 위해서, 본 발명에 관한 박막 트랜지스터 액정 디스플레이의 데이터 드라이버는 래치회로, 레벨시프터, 디지털 아날로그변환기, 샘플링·유지회로(sampling-holding circuit), 시프트 레지스터, 및 출력 버퍼로 구성된다. 상기 박막 트랜지스터 액정모니터의 데이터 드라이버는 래치회로에 의해 타이밍 펄스를 토대로 시리얼 데이터를 개별적으로 래치하고 나서, 래치시리얼 데이터를 출력하는 것으로, 레벨시프터는 래치회로와 전기접속되고, 래치시리얼 데이터를 고전압으로 하여, 고전압의 시리얼 데이터를 출력한다. 디지털 아날로그변환기는 레벨시프터에 전기접속되며, 고전압의 시리얼 데이터를 아날로그신호로 변환하는 것이며, 또한, 샘플링·유지회로는 디지털 아날로그변환기에 전기접속되어, 아날로그신호를 샘플링 및 유지한다. 시프트 레지스터는 샘플링·유지회로에 전기접속되며, 이 때 시프트 레지스터가 타이밍 펄스를 토대로 생성한 펄스신호에 의해 각 채널의 샘플링·유지회로를 제어하고, 아날로그신호에 대하여 차례로 샘플링을 하는 것이다. 출력 버퍼는, 샘플링·유지회로에 전기접속되며, 샘플링·유지회로의 출력을 완충하는 것이다.
본 발명의 실시예에 따른 샘플링·유지회로는 제 1 단 및 제 2 단을 갖는 제 1 스위치; 제 1 단 및 제 2 단을 구비하고, 제 1 단이 제 1 스위치의 제 1 단에 전기접속됨과 동시에 아날로그신호에 연결되는 제 2 스위치; 제 1 단 및 제 2 단을 구비하고, 제 1 단이 제 1 스위치의 제 2 단에 전기접속됨과 동시에 제 2 단이 접지(또는 고정레벨의 전원에 전기접속)되는 제 1 캐퍼시터; 제 1 단 및 제 2 단을 구비하고, 제 1 단이 제 1 캐퍼시터의 제 1 단에 전기접속됨과 동시에 제 2 단이 출력 버퍼에 전기접속되는 제 3 스위치; 제 1 단 및 제 2 단을 구비하고, 제 1 단이 제 2 스위치의 제 2 단에 전기접속됨과 동시에 제 2 단이 접지(또는 고정레벨의 전원에 전기접속)되는 제 2 캐퍼시터; 및, 제 1 단 및 제 2 단을 구비하고, 제 1 단이 제 2 캐퍼시터의 제 1 단에 전기접속됨과 동시에 제 2 단이 출력 버퍼에 전기접속되는 제 4 스위치를 포함하며, 펄스신호가 제 1 스위치 및 제 4 스위치와 제 2 스위치 및 제 3 스위치의 2세트를 교대로 오픈 및 클로즈시킨다.
본 발명의 실시예에 있어서 출력 버퍼는 비반전입력단, 반전입력단, 및 출력단을 포함하는 연산증폭기이고, 비반전입력단이 제 4 스위치의 제 2 단에 전기접속되며, 반전입력단이 출력단에 전기접속된다. 본 발명의 다른 실시예에 있어서, 제 1 시점의 샘플링·유지의 위상에서, 각 채널의 제 4 스위치가 클로즈되고 제 2 스위치 및 제 3 스위치가 오픈되여, 각 채널의 제 1 스위치가 시프트 레지스터의 출력 펄스에 의해 차례로 클로즈된 뒤 오픈함으로써, 각 채널의 제 1 캐퍼시터에 아날로그신호의 전위 데이터를 차례로 보존시킨다.
제 2 시점의 샘플링·유지 위상에서, 각 채널의 제 1 스위치 및 제 4 스위치가 오픈되고 제 3 스위치가 클로즈되며, 각 채널의 제 2 스위치는 시프트 레지스터의 출력 펄스에 의해 차례로 클로즈된 뒤에 오픈됨으로써, 각 채널의 제 2 캐퍼시터에 아날로그신호의 전위 데이터를 차례로 보존시킨다. 동시에, 제 1 캐퍼시터는 먼저 저장한 아날로그 신호의 전위 데이터를 출력 버퍼로 출력한다.
이상을 종합하면, 박막 트랜지스터 액정 디스플레이의 데이터 드라이버에 있어서, 각 디스플레이의 채널은, 각각 1세트의 시프트 레지스터, 1세트의 샘플링·유지회로, 및 1세트의 출력 버퍼를 갖출 뿐이며, 칩전체로서는, 소수의 한 개 내지 여러 세트의 래치회로와, 레벨시프터와, 디지털 아날로그변환기를 필요로 할 뿐이기 때문에, 상기에서도 알 수 있는 바와 같이, 본 발명은, 회로소자를 감소시킴과 동시에, 칩면적의 대폭적인 축소를 가능하게 하여 비용을 절감하게 한다.
[실시예]
이하, 본 발명의 바람직한 실시예를 도면을 토대로 설명한다.
도 2를 참조하면, 본 발명에 따른 박막 트랜지스터 액정 디스플레이의 데이터 드라이버의 바람직한 실시예의 블록구성도가 도시되어 있으며, 먼저, 디지털 디스플레이 데이터(40)를 래치회로(30)에 입력하면, 래치회로(30)는 타이밍 펄스에 의해서 데이터를 개별적으로 래치하고, 래치시리얼 데이터를 출력한다. 레벨시프터(32)가 래치회로(30)에 전기접속되며, 래치시리얼 데이터를 레벨시프터(32)에 의해 고전압으로 할 수 있다. 예컨대, 레벨시프터(32)는 트랜지스터로 구성되며, 트랜지스터 특성을 이용하여 입력되는 래치시리얼 데이터 전압을 높인다. 그리고, 레벨시프터(32)는 디지털 아날로그변환기(34)를 전기접속하며, 디지털 아날로그변환기(34)에 의해 고전압시리얼 데이터를 아날로그신호로 변환시킨다. 샘플링·유지회로(50)가 디지털 아날로그변환기(34)에 전기접속되어 있기 때문에, 아날로그신호를 샘플링 및 유지할 수 있고, 또한, 시프트 레지스터(36)가 샘플링·유지회로(50)에 전기접속되어 있기 때문에, 시프트 레지스터(36)는 타이밍 펄스가 발생하는 펄스신호를 토대로 샘플링·유지회로(50)를 제어하고, 아날로그신호에 대하여 샘플링을 실행한다. 마지막으로, 샘플링 또는 유지된 다음의 아날로그신호는, 샘플링·유지회로(50)의 출력을 완충시키는 출력 버퍼(60)를 통하여 출력된다.
샘플링·유지회로(50)는 2개의 캐퍼시터(53,55)와 4개의 스위치(52,54,56,58)로 구성되며, 상기 4개의 스위치(52,54,56,58)는 상기 2개의 캐퍼시터(53,55)를 제어하여 샘플링·유지 동작을 교대로 행하고, 또한, 출력 버퍼(70)는 연산증폭기로 구성된다. 샘플링·유지회로(50)와 출력 버퍼(70)를 조합한 후 작동시의 상황이 아래에 설명되어 있다.
도 3(a)를 참조하면, 샘플링·유지회로의 바람직한 실시예의 회로구성도를 도시한 것으로, 제 1 스위치(52)는 제 1 단 및 제 2 단을 구비하고, 제 2 스위치(56)는 제 1 단과 제 2 단을 가지며, 제 1 스위치(52)의 제 1 단은 상기 제 2 스위치(56)의 제 1 단과 전기접속되어 있음과 동시에, 제 1 스위치(52)의 제 1 단이 입력단에 전기접속되며, 또한, 제 1 스위치(52)의 제 1 단이 제 2 스위치(56)의 제 1 단과 전기접속되어 있기 때문에, 제 2 스위치(56)와 출력단(Vin)이 도통한다. 제 1 캐퍼시터(53)는 제 1 단 및 제 2 단을 구비하고, 제 3 스위치(54)는 제 1 단 및 제 2 단을 가지며, 제 1 캐퍼시터(53)의 제 1 단은 제 1 스위치(52)의 제 2 단에 전기접속되어 있음과 동시에, 제 1 스위치(52)의 제 2 단은 제 3 스위치(54)의 제 1 단에 전기접속되어 있으며, 또한, 제 1 캐퍼시터(53)의 제 1 단은 제 1 스위치(52)의 제 2 단에 전기접속되어 있기 때문에, 제 3 스위치(54)의 제 1 단과 제 1 캐퍼시터(53)의 제 1 단이 도통하며, 제 1 캐퍼시터(53)의 제 2 단은 고정레벨의 전원에 접속내지 또는 직접 접지된다. 제 2 캐퍼시터(55)는 제 1 단 및 제 2 단을 구비하고, 제 4 스위치(58)는 제 1 단 및 제 2 단을 가지며, 제 2 캐퍼시터(55)의 제 1 단은 제 2 스위치(56)의 제 2 단에 전기접속됨과 동시에, 제 2 스위치(56)의 제 2 단은 스위치(58)의 제 1 단에 전기접속되어 있으며, 또한, 제 2 캐퍼시터(55)의 제 1 단과 제 2 스위치(56)의 제 2 단이 전기접속되어 있는 것에 의해, 제 4 스위치(58)의 제 1 단과 제 2 캐퍼시터(55)의 제 1 단이 도통하고, 제 2 캐퍼시터(55)의 제 2 단은 고정레벨의 전원과 접속되거나 또는 직접 접지된다. 연산증폭기(70)는 비반전입력단(V+), 반전입력단(V-), 및 출력단(Vout)을 구비하고, 비반전입력단(V+)은 제 3 스위치(54)의 제 2 단에 전기접속되며, 제 3 스위치(54)의 제 2 단은 제 4 스위치(58)의 제 2 단에 전기접속됨과 동시에, 비반전입력단(V+)이 제 3 스위치(54)의 제 2 단에 전기접속되기 때문에, 제 4 스위치(58)의 제 2 단과 비반전입력단(V+)이 도통하며, 반전입력단(V-)은 출력단(Vout)에 전기접속된다.
도 3(b)를 참조하면, 제 1 시점의 샘플링·유지회로구성도의 등가회로가 도시되어 있으며, 제 1 시점의 샘플링·유지의 위상시에는, 제 1 스위치(52)와 제 4 스위치(58)가 클로즈되며, 제 2 스위치(56)와 제 3 스위치(54)가 오픈된다. 그 회로구성도를 아래에 설명한다.
제 1 스위치(52)는 제 1 단 및 제 2 단을 구비하고, 제 1 단은 입력단(Vin)에 전기접속되어 있으며, 제 1 캐퍼시터(53)는 제 1 단 및 제 2 단을 가지고, 제 1 스위치(52)의 제 2 단이 제 1 캐퍼시터(53)의 제 1 단에 전기접속되어 있음과 동시에, 제 1 캐퍼시터(53)의 제 2 단은 접지되어 있다. 제 2 캐퍼시터(55)는 제 1 단 및 제 2 단을 구비하고, 제 2 캐퍼시터(55)의 제 2 단이 접지되어 있고, 또한, 제 4 스위치(58)는 제 1 단 및 제 2 단을 가지고, 제 4 스위치(58)의 제 1 단은 제 1 캐퍼시터(55)의 제 2 단에 전기접속되어 있다. 연산증폭기(70)는, 비반전입력단(V+), 반전입력단(V-), 및 출력단(Vout)을 구비하고, 연산증폭기(70)의 비반전입력단(V+)은 제 4 스위치(58)의 제 2 단에 전기접속됨과 동시에, 연산증폭기(70)의 반전입력단(V-)은 출력단(Vout)에 전기접속된다. 이것으로 알 수 있는 바와 같이, 제 1 시점의 샘플링·유지위상에서, 제 1 스위치(52)와 제 4 스위치(58)가 클로즈되며, 제 2 스위치(56)와 제 3 스위치가 오픈된다. 즉, 제 1 캐퍼시터(53)가 아날로그신호의 전위 데이터를 저장하며, 제 2 캐퍼시터(55)가 아날로그신호의 전위 데이터를 출력한다. 특히 주의해야 할 것은, 제 1 시점의 샘플링·유지위상시에, 제 1 스위치(52)는 항상 클로즈되어 있는 것은 아니며, 채널 순서에 따라서, 3개의 채널마다 제 1 스위치(52)가 차례로 클로즈된 뒤 곧바로 오픈되며, 3개의 채널마다 제 1 캐퍼시터(53)에 아날로그신호의 전위 데이터를 차례로 보존시킨다.
도 3(c)를 참조하면, 제 2 시점의 샘플링·유지회로구성도의 등가회로가 도시되어 있으며, 제 2 시점의 샘플링·유지의 위상에서, 제 1 스위치(52)와 제 4 스위치(58)가 오픈되고, 제 2 스위치(56)와 제 3 스위치(54)가 클로즈된다. 그 회로구성도가 아래에 설명되어 있다. 제 2 스위치(56)는 제 1 단 및 제 2 단을 구비하고, 제 1 단은 입력단(Vin)에 전기접속되고, 제 2 캐퍼시터(55)는 제 1 단 및 제 2 단을 구비하고, 제 2 스위치(56)의 제 2 단은, 제 2 캐퍼시터(55)의 제 1 단과 전기접속되고, 제 2 캐퍼시터의 제 2 단은 접지되어 있다. 제 1 캐퍼시터(53)는 제 1 단 및 제 2 단을 구비하고, 제 1 캐퍼시터(53)의 제 2 단은 접지되며, 제 3 스위치(54)는 제 1 단 및 제 2 단을 가지고, 제 3 스위치(54)의 제 1 단은 제 l 캐퍼시터(53)의 제 1 단에 전기접속되어 있다. 연산증폭기(70)는, 비반전입력단(V+), 반전입력단, 및 출력단을 구비하고, 연산증폭기(70)의 비반전입력단(V+)은 제 3 스위치(54)의 제 2 단에 전기접속되어 있음과 동시에, 연산증폭기(70)의 반전입력단(V-)은 출력단(Vout)에 전기접속되어 있다. 이로부터 알 수 있는 바와 같이, 제 2 시점의 샘플링·유지의 위상에서, 제 1 스위치(52)와 제 4 스위치(58)가 오픈되고, 제 2 스위치(56)와 제 3 스위치(54)가 클로즈된다. 즉, 제 1 캐퍼시터(53)가 아날로그신호의 전위 데이터를 출력하고, 제 2 캐퍼시터(55)가 아날로그신호의 전위 데이터를 저장한다. 특히 주의해야 할것은, 제 2 시점의 샘플링·유지의 위상에서, 제 2 스위치(56)는 항상 클로즈되는 것은 아니고, 채널 순서에 의해, 3개의 채널마다 제 2 스위치(56)가 각각 차례로 클로즈된 뒤 곧바로 오픈되며, 3개의 채널마다 제 2 캐퍼시터(55)에 각각 아날로그신호의 전위 데이터를 차례로 보존시킨다.
이상, 알 수 있는 바와 같이, 샘플링·유지회로는 2개의 캐퍼시터와 4개의 스위치를 포함함과 동시에, 상기 4개의 스위치를 이용하여 상기 2개의 캐퍼시터를 제어하여 샘플링 및 유지 동작을 교대한다.
마찬가지로 300 채널 6비트의 데이터 드라이버를 예로 들면, 본 발명은 하기에 산출되는 개수의 유니트 소자에 의해 구성될 필요가 있다. 래치회로는 3×6비트의 래치장치를 필요로 한다. 레벨시프터는 3×6비트의 레벨 시프트소자를 필요로 한다. 디지털 아날로그변환기는 저항기 그룹과 3세트의 멀티플렉서를 필요로 하며, 멀티플렉서는 128+64+32+16+8+4+2 = 254개의 MOS 트랜지스터 및 128개의 코일을 필요로 하고, 또한, 디지털 아날로그변환기는 3개의 칩전체를 가로지르는 출력코일을 필요로 할 뿐이다. 시프트 레지스터는 100개의 연결 레지스터소자를 필요로 한다. 샘플링·유지회로는 300개를 필요로 한다. 출력 버퍼는 300개를 필요로 한다. 이로부터 알 수 있는 바와 같이, 본 발명은 종래 기술의 박막 트랜지스터 액정 디스플레이 데이터 드라이버와 비교하여 보면, 각 채널에 대해, 시프트 레지스터, 샘플링·유지회로, 및 출력 버퍼를 구비할 뿐이며, 또한, 칩전체로서는 한 개 내지 여러 세트의 래치회로, 레벨시프터, 및 디지털 아날로그변환기만을 갖출 뿐이므로, 샘플링·유지회로가 인가되고는 있으나, 그 회로면적을 상술한 축소면적과 비교하면, 아주 미미하다.
이상과 같이, 본 발명을 바람직한 실시예에 의해 개시했지만, 본래 본 발명을 한정하기 위한 것이 아니라, 당업자라면 용이하게 이해할 수 있는 바와 같이, 본 발명의 기술사상의 범위내에서, 적당한 변경 및 수정이 당연히 이루어질 수 있는 것으로, 그 특허권보호의 범위는 특허청구의 범위 및 균등영역을 기준으로 정하여야 하다.
상기 구성에 의해, 본 발명에 관한 박막 트랜지스터 액정 디스플레이의 데이터 드라이버는 각 디스플레이의 채널이 각각 1세트의 시프트 레지스터, 1세트의 샘플링·유지회로, 및 1세트의 출력 버퍼를 구비할 뿐, 칩전체로서는 한 개 내지 여러 세트의 래치회로, 레벨시프터, 및 디지털 아날로그변환기가 필요하기 때문에, 회로소자를 감소시킴과 동시에 칩면적의 대폭적인 축소를 가능하게 하고, 비용을 절감할 수 있다.
또한, 발명에 관한 박막 트랜지스터 액정 디스플레이의 데이터 드라이버로는, 소수의 래치회로, 레벨시프터, 및 디지털 아날로그변환기를 사용함과 동시에, 샘플링·유지회로를 인가하는 것에 의해, 데이터 구동 세트를 완성시키는 것으로, 회로소자를 대폭 감소할 수 있음과 동시에, 코일면적을 축소할 수 있기 때문에, 제품 비용을 절감시키고 경쟁력을 높일 수 있다. 따라서, 산업상의 이용가치가 높다.

Claims (4)

  1. 삭제
  2. 타이밍 펄스를 토대로 하여 시리얼 데이터를 개별적으로 래치하고 나서, 래치시리얼 데이터를 출력하는 래치회로와,
    상기 래치회로에 전기접속됨과 동시에, 상기 래치시리얼 데이터를 고전압으로 하여, 고전압시리얼 데이터를 출력하는 레벨시프터와,
    상기 레벨시프터에 전기접속됨과 동시에, 상기 고전압시리얼 데이터를 아날로그신호로 변환하는 디지털 아날로그 변환기와,
    상기 디지털 아날로그 변환기에 전기접속됨과 동시에, 상기 아날로그신호를 샘플링 및 유지하는 샘플링·유지회로(sampling-holding circuit)와,
    상기 샘플링·유지회로에 전기접속되어, 펄스신호를 발생시킴과 동시에, 상기 펄스신호가 상기 타이밍 펄스를 토대로 상기 샘플링·유지회로를 제어하여, 상기 아날로그신호에 대하여 샘플링을 하는 시프트 레지스터와,
    상기 샘플링·유지회로에 전기접속됨과 동시에, 상기 샘플링·유지회로의 출력을 완충시키는 출력 버퍼를 구비하며,
    상기 샘플링·유지회로는
    제 1 단 및 제 2 단을 구비하는 제 1 스위치와,
    제 1 단 및 제 2 단을 구비하고, 상기 제 1 단이 상기 제 1 스위치의 상기 제 1 단에 전기접속됨과 동시에, 상기 아날로그신호에 연결되는 제 2 스위치와,
    제 1 단 및 제 2 단을 구비하고, 상기 제 1 단이 상기 제 1 스위치의 상기 제 2 단에 전기접속됨과 동시에, 상기 제 2 단이 고정전위에 전기접속되는 제 1 캐퍼시터와,
    제 1 단 및 제 2 단을 구비하고, 상기 제 1 단이 상기 제 1 캐퍼시터의 상기 제 1 단에 전기접속됨과 동시에, 상기 제 2 단이 상기 출력 버퍼에 전기접속되는 제 3 스위치와,
    제 1 단 및 제 2 단을 구비하고, 상기 제 1 단이 상기 제 2 스위치의 제 2 단에 전기접속됨과 동시에, 상기 제 2 단이 고정전위에 전기접속되는 제 2 캐퍼시터와,
    제 1 단 및 제 2 단을 구비하고, 상기 제 1 단이 상기 제 2 캐퍼시터의 제 1 단에 전기접속됨과 동시에, 상기 제 2 단이 상기출력 버퍼에 전기접속되는 제 4 스위치를 포함하며,
    상기 펄스신호가, 상기 제 1 스위치 및 상기 제 4 스위치와 상기 제 2 스위치 및 제 3 스위치와의 2 세트를 교대로 오픈 및 클로즈시키는 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 데이터 드라이버.
  3. 제 2 항에 있어서,
    상기 출력 버퍼는 비반전입력단, 반전입력단, 및 출력단을 구비하는 연산증폭기이며, 상기 비반전입력단이 상기 제 4 스위치의 상기 제 2 단에 전기접속됨과 동시에, 상기 반전입력단이 상기 출력단에 전기접속되는 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 데이터 드라이버.
  4. 제 2 항에 있어서,
    제 1 시점에서, 상기 제 1 스위치와 상기 제 4 스위치가 클로즈되고, 상기 제 2 스위치와 상기 제 3 스위치가 오픈됨과 동시에, 상기 제 1 캐퍼시터가 상기 아날로그신호의 전위 데이터를 저장하며, 제 2 시점에서, 상기 제 1 스위치와 상기 제 4 스위치가 오픈되고, 제 2 스위치와 제 3 스위치가 클로즈됨과 동시에, 상기 제 1 캐퍼시터가 저장한 상기 아날로그신호의 전위 데이터를 상기 출력 버퍼로 출력하는 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 데이터 드라이버.
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