JP2002251161A - 駆動回路および画像表示装置 - Google Patents

駆動回路および画像表示装置

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JP2002251161A JP2001048472A JP2001048472A JP2002251161A JP 2002251161 A JP2002251161 A JP 2002251161A JP 2001048472 A JP2001048472 A JP 2001048472A JP 2001048472 A JP2001048472 A JP 2001048472A JP 2002251161 A JP2002251161 A JP 2002251161A
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Abstract

(57)【要約】 【課題】 基準電圧・信号線間の抵抗を増加させずに、
基準電圧・基準電圧間の抵抗を増加させること。 【解決手段】 制御回路２４、２５に入力された階調信
号で指定された薄膜トランジスタ２６、２７を導通さ
せ、基準電圧Ｖ０、Ｖ２、Ｖ４のうちいずれかの基準電
圧と出力端子Ｔ１との間または基準電圧Ｖ１、Ｖ３のう
ちいずれかの基準電圧と出力端子Ｔ２との間に、オンと
なったトランジスタの導通時における抵抗値を示す抵抗
体を挿入し、且つ階調信号に同期してサンプリング回路
２３の一組の薄膜トランジスタ２９を同時に導通させ、
信号線ＳＬ１の選択時には、サンプリング回路２３と信
号線ＳＬ１との接続点を分圧点として、Ｖ０、Ｖ２、Ｖ
４のいずれかまたはＶ１、Ｖ３のいずれかの基準電圧あ
るいはＶ０、Ｖ２、Ｖ４のいずれかとＶ１、Ｖ３のいず
れかの基準電圧をオンになった薄膜トランジスタの導通
時の抵抗値で分圧した電圧を信号線ＳＬ１に印加する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、駆動回路およびこ
れを用いた画像表示装置に係り、特に、画像表示部に配
線された信号線に階調に応じた画像信号を出力する駆動
回路およびこの駆動回路を用いた画像表示装置に関す
る。
【０００２】
【従来の技術】従来、画像表示装置として、例えば、ア
クティブマトリクス方式の液晶表示装置が知られてい
る。アクティブマトリクス方式の液晶表示装置は、基板
の画像表示領域上に画像信号を伝送するための複数の信
号線と走査信号を伝送するための複数の走査線とが格子
状（マトリクス状）に形成され、各信号線と各走査線と
が交叉する各交叉部位近傍に液晶と薄膜トランジスタが
配置され、各信号線が駆動回路に接続され、各走査線が
走査回路に接続され、各薄膜トランジスタのゲートが走
査線に、ドレインが信号線に、ソースが表示電極に接続
され、この表示電極に相対向して透明電極としての対向
電極が配置され、液晶が表示電極と対向電極との間に挟
持され、さらにソース電極に保持容量と液晶容量が並列
に接続されて構成されている。そして、各信号線に階調
信号に応じたアナログ電圧が画像信号として印加される
過程で、各走査線に１フレーム時間ごとに１回走査パル
スが印加されると、走査パルスが印加される１行分の画
素に対応する画像信号が各信号線に印加され、走査パル
スが印加された走査線に接続された薄膜トランジスタが
オンになり、画像信号が各信号線から薄膜トランジスタ
のドレイン、ソース間を経由して液晶に印加され、液晶
容量と保持容量とを合わせた画素容量が充電される。こ
の動作を繰り返すことにより、パネル全面の画素容量に
は、フレーム時間、例えば１／６０秒ごとに繰り返し画
像信号に対応した電圧が印加され、基板の画像表示領域
に画像が表示される。
【０００３】この種の液晶表示装置に設けられた駆動回
路としては、例えば、特開２０００−２２７５８５号公
報に記載されているものがある。この駆動回路において
は、高圧側の基準電圧ＶＨと低圧側の基準電圧ＶＬとを
複数の抵抗ストリングスを介して接続し、二つの基準電
圧を複数の抵抗ストリングスによって分圧し、分圧され
た電圧と各基準電圧をそれぞれＤＡ変換回路に供給し、
このＤＡ変換回路から、表示に必要な階調数のアナログ
電圧をデジタルの階調信号に応じて出力し、各アナログ
電圧をサンプリング回路を介して各信号線に順次供給す
る構成が採用されている。
【０００４】すなわち、特に、多階調表示の画像表示装
置に設けられた駆動回路においては、表示階調数より少
ない数の基準電圧を駆動回路が搭載された基板の外部か
ら入力し、基板上の駆動回路から階調数に応じたアナロ
グ電圧を発生するようになっている。これは、表示階調
のビット数が増えると、指数関数的に階調数が増えるた
め、それと同じ数の基準電圧を基板外部に設けると、基
板には各基準電圧を入力するのに基準電圧の数に応じた
配線をしなければならず、画像表示装置の製造コストお
よび製造技術の上で不利になるためである。
【０００５】
【発明が解決しようとする課題】駆動回路から各信号線
に階調に応じた画像信号を出力するに際して、抵抗スト
リングスにより分圧された電圧を駆動回路から発生する
と、高い基準電圧ＶＨと低い基準電圧ＶＬとの間に貫通
電流が流れる。この貫通電流は画像表示装置の消費電力
になるため、特に、低消費電力が要求されるバッテリ駆
動の画像表示装置に駆動回路を搭載する場合は、この貫
通電流が低消費電力化の障害になる。
【０００６】この貫通電流を小さくするためには、高い
基準電圧ＶＨと低い基準電圧ＶＬとの間の抵抗ストリン
グスの抵抗値をできるだけ大きくする必要がある。一
方、駆動回路の基準電圧と信号線（ドレイン線）との間
の抵抗、すなわち駆動回路の出力抵抗が大きくなると、
ドレイン線（薄膜トランジスタのドレインに接続された
線）自体が持つ静電容量を充電するのに出力抵抗値に比
例して充電時間が長くなる。このため、高解像度の表示
や、高速に画面を書き替える画像表示装置ではサンプリ
ング時間が短いので、駆動回路の出力抵抗を大きくする
ことはできない。したがって、駆動回路としては、基準
電圧とドレイン線との間の抵抗（抵抗値）を増加させず
に、基準電圧と基準電圧との間の抵抗を小さくする必要
がある。ここで、従来技術のように、２本の抵抗ストリ
ングスの抵抗値をｒ１、ｒ２とし、ＤＡ変換回路とサン
プリング回路の合成抵抗値（直列抵抗の和）をｒ３とす
ると、基準電圧ＶＨ−基準電圧ＶＬ−信号線間の抵抗の
関係はＴ字型抵抗回路で表され、抵抗ｒ１の一端が基準
電圧ＶＨに接続され、抵抗ｒ２の一端が基準電圧ＶＬに
接続され、抵抗ｒ１と抵抗ｒ２との直列接続点に抵抗ｒ
３を介して信号線が接続される。そして両基準電圧−信
号線間の抵抗ｒ０（ｒ１＋ｒ３またはｒ２＋ｒ３）を増
加させずに、基準電圧ＶＨ−基準電圧ＶＬ間の抵抗を最
大にするには、ｒ３＝０にすればよいことが分かる。ｒ
３を小さくするためには、ＤＡ変換回路とサンプリング
回路の素子内部における抵抗値を小さくする必要があ
る。しかし、ＤＡ変換回路とサンプリング回路は薄膜ト
ランジスタを用いて形成されているため、薄膜トランジ
スタの抵抗を下げるにはトランジスタの移動度を上げる
かサイズを大きくするか、あるいは駆動回路の電源電圧
を上げる必要がある。薄膜トランジスタのサイズを大き
くしたりあるいは電源電圧を上げたりすると、薄膜トラ
ンジスタを動作するために必要な電流が増加し、駆動回
路の消費電力が増大することになる。
【０００７】本発明の課題は、基準電圧・信号線間の抵
抗を増加させずに、基準電圧・基準電圧間の抵抗を増加
させることができる駆動回路およびこの駆動回路を用い
た画像表示装置を提供することにある。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、電圧の相異なる複数の基準電圧のうちい
ずかの基準電圧をデジタルの階調信号に従って選択する
とともに、選択された基準電圧と第１の出力端子または
第２の出力端子とを結ぶ複数の回路中に前記階調信号に
応じた抵抗値を示す抵抗体を挿入する複数のデジタル・
アナログ変換回路と、前記第１の出力端子と複数の信号
線とを前記階調信号に同期した信号線選択信号に応答し
て順次接続するとともに前記第２の出力端子と前記複数
の信号線とを前記信号線選択信号に応答して順次接続す
るサンプリング回路とを備え、前記サンプリング回路の
信号線選択動作により、前記一方のデジタル・アナログ
変換回路により選択された基準電圧と前記他方のデジタ
ル・アナログ変換回路により選択された基準電圧のうち
いずれか一方または双方の基準電圧を前記いずれかの回
路中に挿入された抵抗体を介して前記各信号線に出力し
てなる駆動回路を構成したものである。
【０００９】前記駆動回路を構成するに際しては、前記
複数のデジタル・アナログ変換回路の代わりに、電圧の
相異なる複数の基準電圧のうちいずれかの基準電圧をデ
ジタルの階調信号にしたがって選択する複数のデジタル
・アナログ変換回路と、前記各デジタル・アナログ変換
回路で選択された基準電圧と第１の出力端子または第２
の出力端子とを結ぶ複数の回路中に前記階調信号に応じ
た抵抗値を示す抵抗体を挿入する複数の可変抵抗回路を
用いることができる。
【００１０】スイッチング素子を主要素として駆動回路
を構成するに際しては、電圧の相異なる複数の基準電圧
と第１の出力端子または第２の出力端子とを結ぶ複数の
回路中に導通時の抵抗値が相異なる複数のスイッチング
素子がそれぞれ挿入され、デジタルの階調信号に従って
指定のスイッチング素子が導通する複数のデジタル・ア
ナログ変換回路と、前記第１の出力端子と複数の信号線
との間に挿入された第１のサンプリング用スイッチング
素子群および前記第２の出力端子と前記複数の信号線と
の間に挿入された第２のサンプリング用スイッチング素
子群を有するサンプリング回路とを備え、前記各第１の
サンプリング用スイッチング素子と前記各第２のサンプ
リング用スイッチング素子は前記階調信号に同期した信
号線選択信号に応答して順次導通し、各サンプリング用
スイッチング素子の導通により、前記一方のデジタル・
アナログ変換回路に属する指定のスイッチング素子に接
続された基準電圧と前記他方のデジタル・アナログ変換
回路に属する指定のスイッチング素子に接続された基準
電圧のうちいずれか一方または双方の基準電圧を導通状
態にある指定のスイッチング素子を介して前記各信号線
に出力してなる構成を採用することができる。
【００１１】また、複数のデジタル・アナログ変換回路
を駆動回路の外部に配置したものとしては、アナログ電
圧をデジタルの階調信号に従って電圧の相異なる基準電
圧に変換して出力する複数のデジタル・アナログ変換回
路のうち前記一方のデジタル・アナログ変換回路と第１
の出力端子とを結ぶ複数の回路中および前記他方のデジ
タル・アナログ変換回路と第２の出力端子とを結ぶ複数
の回路中にそれぞれ前記階調信号に応じた抵抗値を示す
抵抗体を挿入する複数の可変抵抗回路と、前記第１の出
力端子と複数の信号線との間に挿入された第１のサンプ
リング用スイッチング素子群および前記第２の出力端子
と前記複数の信号線との間に挿入された第２のサンプリ
ング用スイッチング素子群を有するサンプリング回路と
を備え、前記各第１のサンプリング用スイッチング素子
と前記各第２のサンプリング用スイッチング素子は前記
階調信号に同期した信号線選択信号に応答して順次導通
して各信号線を選択し、前記サンプリング回路の信号線
選択動作により、前記一方のデジタル・アナログ変換回
路から出力された基準電圧と前記他方のデジタル・アナ
ログ変換回路から出力された選択された基準電圧のうち
いずれか一方または双方の基準電圧を前記いずれかの回
路中に挿入された抵抗体を介して前記各信号線に出力し
てなる構成を採用することができる。
【００１２】前記駆動回路に複数の可変抵抗回路を用い
たものには、階調信号に応じた抵抗値を示す抵抗体とし
て、前記階調信号にしたがって導通するスイッチング素
子を挿入したり、あるいは、階調信号に応じた抵抗値を
示す抵抗体として、前記階調信号にしたがって導通する
スイッチング素子と抵抗素子とを直列に挿入してなる構
成を採用することができる。
【００１３】また、各信号線に交流の画像信号を出力す
るに際しては、基準電圧として、複数の正側（高圧側）
基準電圧と複数の負側（低圧側）基準電圧を設けるとと
もに、出力端子として、第１の正側出力端子、第２の正
側出力端子、第１の負側出力端子および第２の負側出力
端子を設け、さらに、複数のデジタル・アナログ変換回
路に対応して、複数の正側デジタル・アナログ変換回路
と複数の負側デジタル・アナログ変換回路を設けること
で対応することができる。
【００１４】具他的には、電圧の相異なる複数の正側基
準電圧のうちいずかの正側基準電圧をデジタルの階調信
号に従って選択するとともに、選択された正側基準電圧
と第１の正側出力端子または第２の正側出力端子とを結
ぶ複数の回路中に前記階調信号に応じた抵抗値を示す抵
抗体を挿入する複数の正側デジタル・アナログ変換回路
と、電圧の相異なる複数の負側基準電圧のうちいずかの
負側基準電圧をデジタルの階調信号に従って選択すると
ともに、選択された負側基準電圧と第１の負側出力の端
子または第２の負側出力端子とを結ぶ複数の回路中に前
記階調信号に応じた抵抗値を示す抵抗体を挿入する複数
の負側デジタル・アナログ変換回路とを設ける。
【００１５】さらに、サンプリング回路としては、前記
各サンプリング回路に対応して、階調信号に同期した正
側信号線選択信号に応答する正側サンプリング回路と階
調信号に同期した負側信号線選択信号に応答する負側サ
ンプリング回路を設けることができる。
【００１６】例えば、前記第１の正側出力端子と複数の
信号線とを前記階調信号に同期した正側信号線選択信号
に応答して順次接続するとともに前記第２の正側出力端
子と前記複数の信号線とを前記階調信号に同期した前記
正側信号線選択信号に応答して順次接続する正側サンプ
リング回路と、前記第１の負側出力端子と複数の信号線
とを前記階調信号に同期した負側信号線選択信号に応答
して順次接続するとともに前記第２の負側出力端子と前
記複数の信号線とを前記負側信号線選択信号に応答して
順次接続する負側サンプリング回路とを設ける。
【００１７】さらに、前記各複数の可変抵抗回路に対応
させて、複数の正側可変抵抗回路と複数の負側可変抵抗
回路を構成することができる。
【００１８】例えば、前記各正側デジタル・アナログ変
換回路で選択された正側基準電圧と第１の正側出力端子
または第２の正側出力端子とを結ぶ複数の回路中に前記
階調信号に応じた抵抗値を示す抵抗体を挿入する複数の
正側可変抵抗回路と、前記各負側デジタル・アナログ変
換回路で選択された負側基準電圧と第１の負側出力端子
または第２の負側出力端子とを結ぶ複数の回路中に前記
階調信号に応じた抵抗値を示す抵抗体を挿入する複数の
負側可変抵抗回路とを設ける。または、アナログ電圧を
デジタルの階調信号に従って電圧の相異なる正側基準電
圧に変換して出力する複数の正側デジタル・アナログ変
換回路のうち前記一方の正側デジタル・アナログ変換回
路と第１の正側出力端子とを結ぶ複数の回路中および前
記他方の正側デジタル・アナログ変換回路と第２の正側
出力端子とを結ぶ回路中にそれぞれ前記階調信号に応じ
た抵抗値を示す抵抗体を挿入する複数の正側可変抵抗回
路と、アナログ電圧をデジタルの階調信号に従って電圧
の相異なる負側基準電圧に変換して出力する複数の負側
デジタル・アナログ変換回路のうち前記一方の負側デジ
タル・アナログ変換回路と第１の負側出力端子とを結ぶ
複数の回路中および前記他方の負側デジタル・アナログ
変換回路と第２の負側出力端子とを結ぶ回路中にそれぞ
れ前記階調信号に応じた抵抗値を示す抵抗体を挿入する
複数の負側可変抵抗回路とを設ける。
【００１９】前記各駆動回路を構成するに際しては、以
下の要素を付加することができる。
【００２０】（１）前記サンプリング回路に属するスイ
ッチング素子群のうち同一の信号線に接続された一対の
スイッチング素子は前記信号線選択信号に応答して同時
に導通してなる。
【００２１】（２）前記正側サンプリング回路に属する
正側スイッチング素子群のうち同一の信号線に接続され
た一対のスイッチング素子は前記正側信号線選択信号に
応答して同時に導通してなり、前記負側サンプリング回
路に属する負側スイッチング素子群のうち同一の信号線
に接続された一対のスイッチング素子は前記負側信号線
選択信号に応答して同時に導通してなる。
【００２２】（３）前記各スイッチング素子は、薄膜ト
ランジスタで構成されてなる。
【００２３】（４）前記複数の基準電圧の数は表示画像
の階調数よりも小さい数である。
【００２４】また、本発明は、前記いずれかの駆動回路
を備えた画像表示装置として、基板の画像表示領域上に
画像信号を伝送するための複数の信号線と走査信号を伝
送するための複数の走査線とが格子状に形成され、前記
基板のうち各信号線と各走査線とが交差する各交差部位
近傍に電気信号に応答して光透過率または発光強度が変
化する電気・光変換素子が配置され、前記各信号線が駆
動回路に接続され、前記各走査線が走査回路に接続され
てなる画像表示装置を構成したものである。
【００２５】前記画像表示装置を構成するに際しては、
以下の要素を付加することができる。
【００２６】（１）前記各スイッチング素子は、薄膜ト
ランジスタで構成されてなる。
【００２７】（２）前記複数の基準電圧の数は表示画像
の階調数よりも小さい数である。
【００２８】前記した手段によれば、サンプリング回路
と各信号線との接続点を分圧点として、各デジタル・ア
ナログ変換回路がサンプリング回路を介して各分圧点に
接続されるか、各デジタル・アナログ変換回路が各可変
抵抗回路、サンプリング回路を介して各分圧点に接続さ
れ、あるいは各可変抵抗回路がサンプリング回路を介し
て各分圧点に接続され、各分圧点と各基準電圧とを結ぶ
回路中に挿入された抵抗体あるいはスイッチング素子の
抵抗値によって基準電圧を分圧するようにしたため、各
分圧点と各信号線との間の抵抗値を０と見なすことがで
き、基準電圧・信号線間の抵抗を増加させずに、基準電
圧・基準電圧間の抵抗を増加させることができ、従っ
て、基準電圧間の電流を小さくすることが可能になり、
低消費電力化に寄与することができる。さらに、高解像
度や高速フレームレートの画像表示装置によれば、基準
電圧間の電流が小さくすることに伴って、画像表示装置
の消費電力を小さくすることが可能になる。
【００２９】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は本発明の第１実施形態を示
す画像表示装置のブロック構成図である。図１におい
て、画像表示装置は、絶縁基板１、駆動回路２、走査回
路３、複数の信号線４、複数の走査配線（走査線）５な
どを備えて構成されている。絶縁基板１は、例えば、絶
縁体を用いて構成されており、この絶縁基板１の表面の
うち画像表示領域には画像信号を伝送するための複数の
信号線４と、走査パルス（走査信号）を伝送するための
複数の走査配線（走査線）５が格子状に形成されてお
り、各信号線４と各走査配線５とが交叉する各交叉部位
近傍には薄膜トランジスタ６、容量７、電圧−電流変換
回路８、発光素子９が形成されている。各薄膜トランジ
スタ６のゲート電極はそれぞれ走査配線５に接続され、
ソース電極またはドレイン電極は各信号線４に接続さ
れ、ドレイン電極またはソース電極は容量７と電圧−電
流変換回路８に接続されている。容量７の一端は電圧−
電流変換回路８を介してプラス電源Ｖ＋に接続され、容
量７の他端はマイナス電源Ｖ−に接続されている。さら
に容量７と並列に電気−光変換素子としての発光素子９
が接続されている。そして走査回路３から各走査配線５
に１フレーム時間、例えば１／６０秒ごとに１回走査パ
ルスが順次出力されるようになっており、走査パルスが
印加された走査配線５に接続された各薄膜トランジスタ
６がオンになり、各信号線４に供給されたアナログ電圧
によって容量７が充電される。このとき各信号線４には
駆動回路２から表示画像の階調信号に対応したアナログ
電圧が出力されるため、このアナログ電圧が容量７に保
持される。容量７がアナログ電圧を保持している間、電
圧−電流変換回路８はアナログ電圧にしたがって発光素
子９に流す電流を制御し、発光素子９が発光する。この
ときの発光強度は発光素子９に流れる電流によって変化
するようになっている。
【００３０】電圧−電流変換回路８としては、例えば、
１個の薄膜トランジスタで構成することができ、この薄
膜トランジスタのゲート電極に電圧を入力することで、
ソース電極−ドレイン電極間の電流を制御することがで
きる。そして各発光素子９が１画素として発光し、画像
表示領域上の全ての発光素子９が発光することで画像表
示領域上に画像が表示されることになる。
【００３１】なお、本実施形態においては、駆動回路２
を信号線４の片側に配置しているが、駆動回路を二つに
分割し、分割された各駆動回路を信号線４を挟んで絶縁
基板１の両側に分けて配置することもできる。
【００３２】次に、画像表示装置に搭載された駆動回路
２の具体的構成を図２にしたがって説明する。本実施形
態における駆動回路２は、４ビット階調（１６階調）表
示のための駆動回路として、ＤＡ変換回路２１、２２、
サンプリング回路２３を備えて構成されており、表示階
調数（１６）よりも少ない基準電圧を基に表示画像の階
調信号に対応したアナログ電圧を生成するために、５つ
の基準電圧Ｖ０〜Ｖ４が設定されている。基準電圧Ｖ０
〜Ｖ４はそれぞれ相異なる電圧値であり、Ｖ０＞Ｖ１＞
Ｖ２＞Ｖ３＞Ｖ４あるいはＶ４＞Ｖ３＞Ｖ２＞Ｖ１＞Ｖ
０の関係になっている。
【００３３】ＤＡ変換回路２１は制御回路２４と複数の
薄膜トランジスタ２６を備えて構成されており、ＤＡ変
換回路２２は制御回路２５と複数の薄膜トランジスタ２
７を備えて構成されている。複数の薄膜トランジスタ２
６、２７はスイッチング素子として３個ずつ一組となっ
て互いに並列接続され、複数の薄膜トランジスタ２６の
うち一組目の薄膜トランジスタ２６のドレイン電極ある
いはソース電極は基準電圧Ｖ０に接続され、ゲート電極
は制御回路２４の出力端子Ａ、Ｂ、Ｃに接続され、ソー
ス電極あるいはドレイン電極は各薄膜トランジスタ共通
の第１の出力端子Ｔ１に接続されている。二組目の薄膜
トランジスタ２６のドレイン電極あるいはソース電極は
基準電圧Ｖ２に接続され、ゲート電極は制御回路２４の
出力端子Ｄ、Ｅ、Ｆに接続され、ソース電極あるいはド
レイン電極は第１の出力端子Ｔ１に接続されている。さ
らに、三組目の薄膜トランジスタ２６のドレイン電極あ
るいはソース電極は基準電圧Ｖ４に接続され、ゲート電
極は制御回路２４の出力端子Ｇ、Ｈ、Ｉに接続され、ソ
ース電極あるいはドレイン電極は第１の出力端子Ｔ１に
接続されている。
【００３４】一方、薄膜トランジスタ２７のうち一組目
の薄膜トランジスタ２７のドレイン電極あるいはソース
電極は基準電圧Ｖ１に接続され、ゲート電極は制御回路
２７の出力端子Ｊ、Ｋ、Ｌに接続され、ソース電極ある
いはドレイン電極は各トランジスタ共通の第２の出力端
子Ｔ２に接続されている。二組目の薄膜トランジスタ２
７のドレイン電極あるいはソース電極は基準電圧Ｖ３に
接続され、ゲート電極は制御回路２５の出力端子Ｍ、
Ｎ、Ｏに接続され、ソース電極あるいはドレイン電極は
第２の出力端子Ｔ２に接続されている。そして各組の薄
膜トランジスタ２６、２７は基準電圧Ｖ０〜Ｖ４と出力
端子Ｔ１またはＴ２とを結ぶ回路中に挿入される抵抗体
として、導通時の抵抗値がＲ１、Ｒ２、Ｒ３に設定され
ている。
【００３５】各抵抗値Ｒ１〜Ｒ３は、相異なる抵抗値で
あって、 Ｒ１＝ｒ−Ｒｓｗ ……（１） Ｒ２＝２ｒ−Ｒｓｗ ……（２） Ｒ３＝３ｒ−Ｒｓｗ ……（３） Ｒ３＞Ｒ２＞Ｒ１＞０ ……（４） に設定されている。Ｒｓｗはサンプリング回路２３を構
成する薄膜トランジスタ２９の導通時（オン状態）にお
ける抵抗値である。ｒは設計上都合の良い任意の抵抗値
である。ただし、ｒは、抵抗値Ｒ１、Ｒ２、Ｒ３が共に
正の抵抗値となるように設定されている。薄膜トランジ
スタ２６、２７の抵抗値Ｒ１、Ｒ２、Ｒ３は、各薄膜ト
ランジスタ２６、２７の幅を変えるかあるいは各トラン
ジスタのドレイン電極あるいはソース電極と直列に配線
材料で抵抗（抵抗素子）を作ることによって実現でき
る。
【００３６】一方、制御回路２４、２５には、５個の基
準電圧Ｖ０〜Ｖ４で１６通りのアナログ電圧を生成する
ために、４ビットの表示画像の階調信号Ｄ[３：０]が入
力されている。階調信号Ｄ[ｘ：ｙ]は、ＬＳＢを０ビッ
ト目として、ＬＳＢからｘビット目〜ｙビット目の２進
数のデータを表現している。すなわち、階調信号Ｄ
[３：０]は、０ビット目から３ビット目の２進数のデー
タである４ビットのデータ（「００００」〜「１１１１」）
を表している。そして制御回路２４、２５に４ビットの
階調信号Ｄ[３：０]が入力されたときには、図３
（ａ）、（ｂ）に示すように、１６通りの階調信号が入
力され、階調（０〜１５）に応じて出力端子Ａ〜Ｏの値
が“０”または“１”に変化するようになっている。各
薄膜トランジスタ２６、２７はｎチャネルを用いて構成
されているため、出力端子Ａ〜Ｏのレベルが“１”の高
い電圧レベルとなったときに各薄膜トランジスタ２６、
２７がオンとなり、“０”の低い電圧レベルのときには
各薄膜トランジスタ２６、２７はオフになる。
【００３７】具体的には、０階調のときには出力端子
Ａ、Ｂ、Ｃに接続された薄膜トランジスタ２６がオンに
なり、１階調のときには出力端子Ｃ、Ｊに接続された薄
膜トランジスタ２６、２７がオンになり、２階調のとき
には出力端子Ｂ、Ｋに接続された薄膜トランジスタ２
６、２７がオンになり、３階調のときには出力端子Ａ、
Ｌに接続された薄膜トランジスタ２６、２７がオンにな
り、４階調のときには出力端子Ｊ、Ｋ、Ｌに接続された
薄膜トランジスタ２７がオンになる。以下同様に、階調
に応じて指定の薄膜トランジスタがオンになる。
【００３８】この場合、本実施形態においては、階調信
号のうち下位２ビットの階調信号Ｄ[１：０]に従って薄
膜トランジスタ２６、２７がオンになり、図４に示すよ
うに、０、４、８、１２階調のときには、出力端子Ａ〜
Ｃ、Ｊ〜Ｌ、Ｄ〜Ｆ、Ｍ〜Ｏに接続された薄膜トランジ
スタがオンとなり、各基準電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３
と出力端子Ｔ１またはＴ２との間には抵抗値Ｒ１、Ｒ
２、Ｒ３の合成抵抗値（並列抵抗）の抵抗体が挿入され
たことになる。すなわち基準電圧Ｖ０、Ｖ１、Ｖ２、Ｖ
３だけが出力端子Ｔ１または出力端子Ｔ２に出力される
ことになる。
【００３９】また階調信号のうちＤ[１：０]＝１であっ
て、１、５、９、１３階調のときには、出力端子Ｃ、
Ｊ、出力端子Ｄ、Ｌ、出力端子Ｆ、Ｍ、出力端子Ｇ、Ｏ
に接続された薄膜トランジスタのみがオンとなり、基準
電圧Ｖ０、Ｖ２、Ｖ４のいずれかと出力端子Ｔ１との間
に抵抗値Ｒ１を示す抵抗体が挿入され、基準電圧Ｖ１、
Ｖ３のいずれかと出力端子Ｔ２との間に抵抗値Ｒ３の抵
抗体が挿入されたことになる。
【００４０】以下、同様に、階調２、６、１０、１４の
ときであって、Ｄ[１：０]＝２のときには、基準電圧Ｖ
０、Ｖ２、Ｖ４のいずれかと出力端子Ｔ１との間に抵抗
値Ｒ２の抵抗体が挿入され、基準電圧Ｖ１、Ｖ３のいず
れかと出力端子Ｔ２との間に抵抗値Ｒ２の抵抗体が挿入
されることになる。さらに、３、７、１１、１５階調で
あって、Ｄ[１：０]＝３のときには、基準電圧Ｖ０、Ｖ
２、Ｖ４のいずれかと出力端子Ｔ１との間に抵抗値Ｒ３
の抵抗体が挿入され、基準電圧Ｖ１、Ｖ３のいずれかと
出力端子Ｔ２との間に抵抗値Ｒ１の抵抗体が挿入される
ことになる。
【００４１】一方、サンプリング回路２３は、ｎチャネ
ルの薄膜トランジスタ２９を複数個備えて構成されてお
り、２個の薄膜トランジスタ２９が一組となって各信号
線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４に対応して配置され
ている。なお、信号線ＳＬ１〜ＳＬ４は図１の信号線４
に対応するものであり、実用的にはより多数であり、例
えば、縦６４０×横４８０ＶＧＡ解像度のカラー画像表
示装置の場合には、信号線は６４０×３色＝１９２０本
である。
【００４２】サンプリング回路２３は、各組の薄膜トラ
ンジスタ２９に対応して制御回路２８を備えており、各
制御回路２８の出力は各薄膜トランジスタ２９のゲート
電極に接続されている。さらに、各組の薄膜トランジス
タ２９のうち一方のドレイン電極あるいはソース電極は
第１の出力端子Ｔ１に接続され、他方のソース電極ある
いはドレイン電極は信号線ＳＬ１〜ＳＬ４に接続されて
いる。また他方の薄膜トランジスタ２９のうち一方のド
レイン電極あるいはソース電極は第２の出力端子Ｔ２に
接続され、他方のソース電極あるいはドレイン電極は信
号線ＳＬ１〜ＳＬ４にそれぞれ接続されている。すなわ
ち、各組の薄膜トランジスタ２９は一方のドレイン電極
あるいはソース電極が出力端子Ｔ１またはＴ２に接続さ
れており、他方のソース電極あるいはドレイン電極が互
いに接続されているとともに、この接続点を分圧点とし
て、各信号線ＳＬ１〜ＳＬ４に接続されている。
【００４３】サンプリング回路２３の各制御回路２８に
は、図５に示すように、Ｄ[３：０]の階調信号＃１〜＃
４に同期して、“１”のパルスが信号線選択信号として
順次入力され、各制御回路２８の出力端子Ｓ１、Ｓ２、
Ｓ３、Ｓ４から“１”のパルスが出力されるようになっ
ている。この制御回路２８としては、例えば、シフトレ
ジスタ回路を用いて構成することができる。そして、各
制御回路２８が信号線選択信号に応答して“１”のパル
スを出力すると、各組の薄膜トランジスタ２９が２個ず
つ同時にオンとなり、出力端子Ｔ１、Ｔ２に発生したア
ナログ電圧がサンプリング回路２３と各信号線ＳＬ１〜
ＳＬ４との接続点を分圧点として、各信号線ＳＬ１〜Ｓ
Ｌ４に印加される。
【００４４】この場合、信号線ＳＬ１に印加される電圧
は、階調信号の下位２ビットＤ[１：０]に依存し、図６
に示すように、０、４、８、１２階調のときには、基準
電圧Ｖ０、Ｖ２、Ｖ４のいずれかと出力端子Ｔ１との間
および基準電圧Ｖ１、Ｖ３のいずれかと出力端子Ｔ２と
の間に抵抗値Ｒ１、Ｒ２、の合成抵抗値による抵抗体が
挿入されるため、基準電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３のう
ちいずれかの１つの基準電圧のみが信号線ＳＬ１〜ＳＬ
４に印加される。すなわち、各信号線ＳＬ１〜ＳＬ４に
は基準電圧Ｖｎのみが印加される。
【００４５】またＤ[１：０]＝１であって、１、５、
９、１３階調のときには、図４に示すように、基準電圧
と出力端子Ｔ１またはＴ２には抵抗値Ｒ１または抵抗値
Ｒ３の抵抗体が挿入されることになるため、基準電圧Ｖ
０と基準電圧Ｖ１を３：１の内分比にしたがって分圧し
た電圧が各信号線ＳＬ１〜ＳＬ４に印加される。またＤ
[１：０]＝２であって、２、６、１０、１４階調のとき
には、図４に示すように、基準電圧と出力端子Ｔ１また
はＴ２との間には抵抗値Ｒ２の抵抗体が挿入されること
になるため、基準電圧Ｖｎと基準電圧Ｖｎ＋１を２：２
の内分比によって分圧した電圧が各信号線ＳＬ１〜ＳＬ
４に印加される。すなわち、図６に示すように、２階調
のときには（Ｖ０＋Ｖ１）／２の電圧、６階調のときに
は（Ｖ１＋Ｖ２）／２の電圧、１０階調のときには（Ｖ
２＋Ｖ３）／２の電圧、１４階調のときには（Ｖ３＋Ｖ
４）／２の電圧がそれぞれ信号線ＳＬ１〜ＳＬ４に印加
される。同様にして、Ｄ[１：０]＝３のときには、基準
電圧と各出力端子Ｔ１、Ｔ２との間には、図４に示すよ
うに、抵抗値Ｒ３、Ｒ１の抵抗体が挿入されたことに相
当し、基準電圧Ｖｎと基準電圧Ｖｎ＋１が１：３の内分
比で分圧され、分圧された電圧が各信号線ＳＬ１〜ＳＬ
４に印加される。すなわち、図６に示すように、３、
７、１１、１５階調のときには、（Ｖ０＋３Ｖ１）／
４、（Ｖ１＋３Ｖ２）／４、（Ｖ２＋３Ｖ３）／４、
（Ｖ３＋３Ｖ４）／４の電圧が各信号線に印加される。
【００４６】このように、本実施形態においては、０〜
１５階調を示す階調信号＃１〜＃４が入力されると、基
準電圧Ｖ０〜Ｖ４を１６段階の階調電圧に分けたアナロ
グ電圧が階調に応じて各信号線ＳＬ１〜ＳＬ４に印加さ
れる。そして各信号線ＳＬ１〜ＳＬ４とサンプリング回
路２３との接続点を分圧点とし、この分圧点と各基準電
圧との間には薄膜トランジスタ２６、２７による抵抗値
Ｒ１、Ｒ２、Ｒ３と薄膜トランジスタ２９の導通時にお
ける抵抗値Ｒｓｗのみが挿入され、分圧点と各信号線と
の間の抵抗値は０とみなすことができ、各基準電圧・信
号線間の抵抗を増加させずに、基準電圧・基準電圧間の
抵抗を増加させることができ、各基準電圧間の電流を小
さくすることできる。このため、駆動回路２を高解像
度、高速フレームレートの画像表示装置に搭載しても、
消費電力を小さくすることができる。
【００４７】なお、本実施形態においては、４ビット階
調のものについて述べたが、ＤＡ変換回路２１、２２の
薄膜トランジスタ２６、２７の並列数を増加させたりあ
るいはＤＡ変換素子の階調数を増やすことで、６ビット
や８ビットなどのより多くの階調を表示することができ
る。
【００４８】次に、駆動回路２の第２実施形態を図７に
したがって説明する。本実施形態における駆動回路２
は、図２に示すＤＡ変換回路２１、２２の代わりに、Ｄ
Ａ変換回路４１、４２、可変抵抗回路４３、４４を設け
たものであり、サンプリング回路２３は図２のものと同
一のもので構成されている。
【００４９】ＤＡ変換回路４１、４２は、電圧の相異な
る複数の基準電圧Ｖ０〜Ｖ４のうちいずれかの基準電圧
をデジタルの階調信号にしたがって選択するデジタル・
アナログ変換回路として、制御回路４６、４７、４個の
ｎチャネル薄膜トランジスタ５１、５２を備えて構成さ
れている。各薄膜トランジスタ５１のゲート電極は制御
回路４６の出力端子Ａ、Ｂ、Ｃ、Ｄにそれぞれ接続さ
れ、一方のソース電極あるいはドレイン電極は基準電圧
Ｖ０、Ｖ１、Ｖ２、Ｖ３に接続され、他方のドレイン電
極あるいはソース電極は全て共通に接続され、この接続
点が可変抵抗回路４３に接続されている。一方、各薄膜
トランジスタ５２はゲート電極が制御回路４７の出力端
子Ａ、Ｂ、Ｃ、Ｄに接続され、一方のソース電極あるい
はドレイン電極が基準電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４に接
続され、他方のドレイン電極あるいはソース電極が互い
に共通に接続され、この共通接続点が可変抵抗回路４４
に接続されている。各基準電圧Ｖ０〜Ｖ４はそれぞれ異
なる電圧値であって、Ｖ０＞Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４あ
るいはＶ４＞Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０の関係になってい
る。また各薄膜トランジスタ５１、５２の導通時（ＯＮ
状態）における抵抗値はＲＤＡに設定されている。
【００５０】制御回路４６、４７には、階調に応じた基
準電圧を選択するために、４ビットの表示画像の階調信
号のうち上位２ビットの階調信号Ｄ[３：２]が入力され
ている。各制御回路４６、４７の入力端子ＩＮに、０、
４、８、１２階調の階調信号Ｄ[１：０]＝０として、上
位２ビットのデータ「００」が入力されたときには、図８
（ａ）に示すように、出力端子Ａから“１”の信号が出
力され、出力端子Ａに接続された薄膜トランジスタ５
１、５２のみがオンになり、基準電圧Ｖ０、Ｖ１がそれ
ぞれ可変抵抗回路５３、５４に出力される。Ｄ[１：０]
＝１であって、上位２ビットのデータ「０１」が入力され
たときには、出力端子Ｂのみが“１”となり、出力端子
Ｂに接続された薄膜トランジスタ５１、５２のみがオン
となり、基準電圧Ｖ１、Ｖ２がそれぞれ可変抵抗回路５
３、５４に出力される。また階調信号Ｄ[１：０]＝２で
あって、上位２ビットのデータ「１０」が入力されたとき
には、出力端子Ｃのみが“１”となり、出力端子Ｃに接
続された薄膜トランジスタ５１、５２のみがオンとな
り、基準電圧Ｖ２、Ｖ３がそれぞれ可変抵抗回路４３、
４４に出力される。また階調信号Ｄ[１：０]＝３であっ
て、上位２ビットのデータ「１１」が入力されたときに
は、出力端子Ｄのみが“１”となり、出力端子Ｄに接続
された薄膜トランジスタ５１、５２のみがオンとなり、
基準電圧Ｖ３、Ｖ４が可変抵抗回路５４、５３に出力さ
れる。
【００５１】一方、各可変抵抗回路４３、４４は制御回
路４８、４９、３個のｎチャネル薄膜トランジスタ５
３、５４を備えて構成されており、各可変抵抗回路４
３、４４の出力側が第１の出力端子Ｔ１、第２の出力端
子Ｔ２に接続されている。各薄膜トランジスタ５３は互
いに並列に接続され、各ゲート電極が制御回路４８の出
力端子ａ、ｂ、ｃに接続され、一方のドレイン電極ある
いはソース電極が互いに共通に接続されてＤＡ変換回路
４１に接続され、他方のソース電極あるいはドレイン電
極が互いに共通に接続されて出力端子Ｔ１に接続されて
いる。各薄膜トランジスタ５４は互いに並列に接続さ
れ、各ゲート電極が制御回路４９の出力端子ｄ、ｅ、ｆ
に接続され、一方のドレイン電極あるいはソース電極が
互いに共通に接続された状態でＤＡ変換回路４２に接続
され、他方のソース電極あるいはドレイン電極は互いに
共通に接続された状態で出力端子Ｔ２に接続されてい
る。
【００５２】各制御回路４８、４９には、階調に応じた
抵抗値を選択するために、４ビットの表示画像の階調信
号のうち下位２ビットの階調信号Ｄ[１：０]が入力され
ている。制御回路４８は、図８の（ｂ）に示すように、
Ｄ[１：０]＝０のときに、出力端子ａ、ｂ、ｃにそれぞ
れ“１”の信号を出力し、Ｄ[１：０]＝１のときには出
力端子ｃにのみ“１”の信号を出力し、Ｄ[１：０]＝２
のときには出力端子ｂのみに“１”の信号を出力し、Ｄ
[１：０]＝３のときには出力端子ａのみに“１”の信号
を出力するようになっている。そして各出力端子ａ、
ｂ、ｃに接続された薄膜トランジスタ５３はゲート電極
に“１”の信号が入力されたときにオンとなり、ＤＡ変
換回路４１と出力端子Ｔ１とを結ぶ回路中に薄膜トラン
ジスタ５３の導通時における抵抗値によって決定される
抵抗体を挿入するようになっている。そして出力端子
ａ、ｂ、ｃに接続された薄膜トランジスタ５３の導通時
における抵抗値はそれぞれＲ３、Ｒ２、Ｒ１に設定され
ている。
【００５３】この抵抗値Ｒ１〜Ｒ３は、 Ｒ１＝ｒ−ＲＤＡ−Ｒｓｗ ……（５） Ｒ２＝２ｒ−ＲＤＡ−Ｒｓｗ ……（６） Ｒ３＝３ｒ−ＲＤＡ−Ｒｓｗ ……（７） Ｒ３＞Ｒ２＞Ｒ１＞０ ……（８） に設定されている。ここで、ＲＤＡは薄膜トランジスタ
５１、５２の導通時における抵抗値を示し、Ｒｓｗはサ
ンプリング回路２３の薄膜トランジスタ２９の導通時に
おける抵抗値を示す。
【００５４】また、可変抵抗回路４４を構成する３個の
薄膜トランジスタ５４は互いに並列に接続され、各ゲー
ト電極は制御回路４９の出力端子ｄ、ｅ、ｆに接続さ
れ、一方のドレイン電極あるいはソース電極は互いに共
通に接続された状態でＤＡ変換回路４２に接続され、他
方のソース電極あるいはドレイン電極は互いに共通に接
続された状態で出力端子Ｔ２に接続されている。制御回
路４９には、階調に応じた抵抗値を選択するために、４
ビットの表示画像の階調信号のうち下位２ビットの階調
信号Ｄ[１：０]が入力されている。この制御回路４９の
入力端子ＩＮに下位２ビットの階調信号Ｄ[１：０]＝０
が入力されたときには、図８（ｃ）に示すように、出力
端子ｄ、ｅ、ｆは全て０となる。Ｄ[１：０]＝１が入力
されたときには、出力端子ｄのみから“１”の信号が出
力され、Ｄ[１：０]＝２が入力されたときには出力端子
ｅのみから“１”の信号が出力され、Ｄ[１：０]＝３が
入力されたときには出力端子ｆからのみ“１”の信号が
出力される。そして各薄膜トランジスタ５４は出力端子
ｄ、ｅ、ｆの出力が“１”となったときにのみオンとな
り、出力端子ｄ、ｅ、ｆに接続された薄膜トランジスタ
５４の導通時における抵抗値はそれぞれＲ３、Ｒ２、Ｒ
１に設定されている。これら抵抗値Ｒ１〜Ｒ３は、前記
（５）〜（８）式に示す関係となっている。
【００５５】ここで、階調信号として、０、４、８、１
２階調を示す階調信号が各制御回路４６〜４９に入力さ
れ、Ｄ[１：０]＝０のときには、可変抵抗回路４３の全
ての薄膜トランジスタ５３がオンとなり、基準電圧Ｖ０
と出力端子Ｔ１との間に各薄膜トランジスタ５３の合成
抵抗値を示す抵抗体が挿入されることになる。すなわ
ち、図９に示すように、基準電圧Ｖ０と出力端子Ｔ１と
の間には抵抗値Ｒ１、Ｒ２、Ｒ３の合成抵抗値（並列抵
抗）による抵抗体が挿入されることになる。
【００５６】次に、１、５、９、１３階調を示す階調信
号が制御回路４６〜４９に入力されると、出力端子ｃと
出力端子ｄに接続された薄膜トランジスタ５３、５４の
みがオンとなり、図９に示すように、基準電圧Ｖ１と出
力端子Ｔ１との間に抵抗値Ｒ１による抵抗体が挿入さ
れ、基準電圧Ｖ２と出力端子Ｔ２との間に抵抗値Ｒ３に
よる抵抗体が挿入されることになる。
【００５７】同様にして、２、６、１０、１４階調を示
す階調信号が各制御回路４６〜４９に入力され、Ｄ
[１：０]＝２のときには、図９に示すように、基準電圧
Ｖ２と出力端子Ｔ１との間に抵抗値Ｒ２による抵抗体が
挿入され、基準電圧Ｖ３と出力端子Ｔ２との間に抵抗値
Ｒ２による抵抗体が挿入されることになる。さらに、
３、７、１１、１５階調を示す階調信号が制御回路４６
〜４９に入力され、Ｄ[１：０]＝３のときには、図９に
示すように、基準電圧Ｖ３と出力端子Ｒ１との間に抵抗
値Ｒ３による抵抗体が挿入され、基準電圧Ｖ４と出力端
子Ｔ２との間に抵抗値Ｒ１による抵抗体が挿入されるこ
とになる。
【００５８】このとき、サンプリング回路２３の各制御
回路２８に、階調信号＃１〜＃４＝０〜１５に同期した
信号線選択信号として“１”の信号が順次入力される
と、各信号線ＳＬ１〜ＳＬ４には、基準電圧Ｖ０〜Ｖ４
を１６段階に分けた階調電圧が画像信号を示すアナログ
電圧として順次印加される。
【００５９】本実施形態においては、サンプリング回路
２３と各信号線ＳＬ１〜ＳＬ４との接続点を分圧点とし
て、各信号線ＳＬ１〜ＳＬ４には階調に応じたアナログ
電圧が順次印加されることになる。
【００６０】このように、本実施形態においては、０〜
１５階調を示す階調信号＃１〜＃４が入力されると、基
準電圧Ｖ０〜Ｖ４を１６段階の階調電圧に分けたアナロ
グ電圧が階調に応じて各信号線ＳＬ１〜ＳＬ４に印加さ
れる。そして各信号線ＳＬ１〜ＳＬ４とサンプリング回
路２３との接続点を分圧点とし、この分圧点と各基準電
圧との間には薄膜トランジスタ５３、５４による抵抗値
Ｒ１、Ｒ２、Ｒ３と薄膜トランジスタ２９の導通時にお
ける抵抗値Ｒｓｗおよび薄膜トランジスタ５１、５２の
導通時における抵抗値ＲＤＡのみが挿入され、分圧点と
各信号線との間の抵抗値は０とみなすことができ、各基
準電圧・信号線間の抵抗を増加させずに、基準電圧・基
準電圧間の抵抗を増加させることができ、各基準電圧間
の電流を小さくすることできる。このため、駆動回路２
を高解像度、高速フレームレートの画像表示装置に搭載
しても、消費電力を小さくすることができる。
【００６１】次に、駆動回路２の第３実施形態を図１０
にしたがって説明する。本実施形態における駆動回路２
は、図７に示す可変抵抗回路４３、４４、サンプリング
回路２３で構成したものであって、デジタル・アナログ
変換回路に相当するものが駆動回路２の外部に配置され
ている。デジタル・アナログ変換回路に相当するもの
は、ＤＡ変換素子６１、６２、アンプ素子６３、６４を
備えて構成されており、ＤＡ変換素子６１はアンプ素子
６３を介して可変抵抗回路４３に接続され、ＤＡ変換素
子６２はアンプ素子６４を介して可変抵抗回路４４に接
続されている。各ＤＡ変換素子６１、６２はアナログ電
圧をデジタルの階調信号にしたがって電圧の相異なる基
準電圧に変換して出力するデジタル・アナログ変換回路
として構成されており、入力端子ＩＮには、４ビットの
表示画像の階調信号のうち上位２ビットの階調信号Ｄ
[３：２]が入力されている。
【００６２】各ＤＡ変換素子６１、６２は、図１１に示
すように、Ｄ[３：２]＝０のときには、出力端子Ａｏｕ
ｔから基準電圧Ｖ０、Ｖ１を出力し、Ｄ[３：２]＝１の
ときには基準電圧Ｖ１、Ｖ２を出力し、Ｄ[３：２]＝２
のときには基準電圧Ｖ２、Ｖ３を出力し、Ｄ[３：２]＝
３のときには基準電圧Ｖ３、Ｖ４をそれぞれ出力するよ
うになっている。これら基準電圧Ｖ０〜Ｖ４の大きさは
前記各実施形態と同様に設定されている。各ＤＡ変換素
子６１、６２から出力された基準電圧はそれぞれアンプ
素子６３、６４によって増幅され、増幅された基準電圧
がそれぞれ可変抵抗回路４３、４４に入力されるように
なっている。この場合、アンプ素子６３、６４はＤＡ変
換素子６１、６２の出力抵抗値を低くするために設けら
れており、ＤＡ変換素子６１、６２の出力抵抗が十分に
低い場合には、アンプ素子６３、６４を省略することも
できる。またＤＡ変換素子６１、６２に増幅機能が含ま
れているときにはアンプ素子６３、６４を省略すること
ができる。
【００６３】ＤＡ変換素子６１、６２から基準電圧Ｖ０
〜Ｖ４が駆動回路２に入力される過程で、制御回路４
８、４９に階調信号＃１〜＃４＝０〜１５が入力される
とともに、この階調信号に同期した信号線選択信号が各
制御回路２８に順次入力されると、各信号線ＳＬ１〜Ｓ
Ｌ４には、サンプリング回路２３と各信号線ＳＬ１〜Ｓ
Ｌ４との接続点を分圧点として、階調に応じたアナログ
電圧が画像信号として各信号線ＳＬ１〜ＳＬ４が印加さ
れる。
【００６４】本実施形態においては、０〜１５階調を示
す階調信号＃１〜＃４が入力されると、基準電圧Ｖ０〜
Ｖ４を１６段階の階調電圧に分けたアナログ電圧が階調
に応じて各信号線ＳＬ１〜ＳＬ４に印加され、各信号線
ＳＬ１〜ＳＬ４とサンプリング回路２３との接続点を分
圧点とし、この分圧点と各基準電圧との間には薄膜トラ
ンジスタ５３、５４による抵抗値Ｒ１、Ｒ２、Ｒ３と薄
膜トランジスタ２９の導通時における抵抗値Ｒｓｗのみ
が挿入され、分圧点と各信号線との間の抵抗値は０とみ
なすことができ、各基準電圧・信号線間の抵抗を増加さ
せずに、基準電圧・基準電圧間の抵抗を増加させること
ができ、各基準電圧間の電流を小さくすることできる。
このため、駆動回路２を高解像度、高速フレームレート
の画像表示装置に搭載しても、消費電力を小さくするこ
とができる。
【００６５】前記各実施形態における駆動回路２におい
ては、階調信号＝０のときには、基準電圧Ｖｎと基準電
圧Ｖｎ＋１との間には電流が流れず、一方の基準電圧の
みが信号線に印加されるため、各基準電圧間における電
流による消費電力を０にすることができる。一方、階調
信号＝１〜３のときには、基準電圧Ｖｎと基準電圧Ｖｎ
＋１との間には電流は流れるが、このときの電流の経路
は、一方の基準電圧と分圧点および他方の基準電圧を結
ぶ回路に流れるため、分圧点と各信号線ＳＬ１〜ＳＬ４
との接続点における抵抗（ｒ３）は極めて小さく０とみ
なすことができ、駆動回路２の出力抵抗値を大きくせず
に、消費電力を小さくすることができる。
【００６６】次に、本発明に係る画像表示装置の第２実
施形態を図１２にしたがって説明する。本実施形態にお
ける画像表示装置は、電気・光変換素子として液晶を用
いた画像表示装置として、絶縁基板１０１、駆動回路１
０２、走査回路１０３などを備えて構成されている。絶
縁基板１０１は透明なガラスを用いて形成されており、
絶縁基板１０１の画像表示領域には画像信号を伝送する
複数の信号線１０４と走査パルスを伝送するための複数
の走査配線（走査線）１０５が格子状に形成され、各信
号線１０４と各走査配線１０５が互いに交叉する各交叉
部位近傍には薄膜トランジスタ１０６、容量１０７、表
示電極１０８が形成され、画像表示領域から外れた領域
に駆動回路１０２、走査回路１０３が形成されている。
各薄膜トランジスタ１０６はゲート電極が各走査配線１
０５に接続され、一方のドレイン電極あるいはソース電
極が各信号線１０４に接続され、他方のソース電極ある
いはドレイン電極が容量１０７と表示電極１０８に接続
されている。容量１０７は透明な表示電極１０８と並列
に接続されており、容量１０７の一端が交流的に接地さ
れている。表示電極１０８は、表面に透明電極が形成さ
れ、絶縁基板１０１と相対向する絶縁基板と液晶を介し
て接続されている。すなわち絶縁基板１０１と絶縁基板
とによって液晶が挟持され、絶縁基板１０１と相対向す
る絶縁基板上の透明電極は交流的に接地されている。
【００６７】各走査配線１０５に１フレームごとに１回
走査パルスが印加されると、各走査配線１０５に接続さ
れた薄膜トランジスタ１０６が順次オンとなり、各信号
線１０４上のアナログ電圧が各薄膜トランジスタ１０４
を介して容量１０７に充電され、充電されたアナログ電
圧が容量１０７、表示電極１０８によって保持される。
容量１０７と表示電極１０８がアナログ電圧を保持して
いる間、表示電極１０８と透明電極との間の液晶は、１
フレームごと極性が変化するアナログ電圧、すなわち信
号線１０４に印加される交流電圧の振幅により偏光性が
変化する。この場合、相対向する２枚の基板の外側にそ
れぞれ偏向板を設けることで、透過率の変化に伴う光が
出力され、画像表示領域には液晶の透過率の変化に伴う
画像が表示されることになる。なお、駆動回路１０２と
して、信号線１０４の片側に配置したものについて述べ
たが、駆動回路２を二つに分割し、分割された駆動回路
をそれぞれ信号線１０４を挟んで基板１０１の両側に配
置することもできる。
【００６８】次に、表示画像に合わせて全ての表示電極
１０８と透明電極との間に交流電圧を印加させることが
できる駆動回路１０２の実施形態を図１３にしたがって
説明する。本実施形態における駆動回路１０２は、４ビ
ット階調表示のための駆動回路として、ＤＡ変換回路１
２１、１２２、１２３、１２４、サンプリング回路１２
５を備えて構成されており、サンプリング回路１２５は
信号線１０４に相当する６本の信号線ＳＬ１〜ＳＬ６に
接続されている。
【００６９】ＤＡ変換回路１２１、１２２は、負側（低
圧側）デジタル・アナログ変換回路として、制御回路１
２６、１２７、複数のｎチャネル薄膜トランジスタ１３
１、１３２を備えて構成されている。ＤＡ変換回路１２
１、１２２は負側（低圧側）基準電圧ＶＬ０、ＶＬ２、
ＶＬ４、ＶＬ１、ＶＬ３が入力される他は、図２に示す
ＤＡ変換回路２１、２２と同一の機能を備えて構成され
ている。すなわち制御回路１２６、１２７にはそれぞれ
４ビットの表示画像の階調信号Ｄ１[３：０]が入力さ
れ、複数のｎチャネル薄膜トランジスタ１３１、１３２
はそれぞれ３個一組となって互いに並列に接続され、出
力端子Ａ、Ｄ、Ｇ、Ｊ、Ｍに接続された薄膜トランジス
タ１３１、１３２の導通時における抵抗値はＲ３に設定
され、出力端子Ｂ、Ｅ、Ｈ、Ｋ、Ｎに接続された薄膜ト
ランジスタ１３１、１３２の導通時における抵抗値はＲ
２に設定され、出力端子Ｃ、Ｆ、Ｉ、Ｌ、Ｏに接続され
た薄膜トランジスタ１３１、１３２の導通時における抵
抗値はＲ１に接続されている。そして薄膜トランジスタ
１３１、１３２の各組の出力側は互いに共通に接続さ
れ、ＤＡ変換回路１２１の出力側は第１の負側（低圧
側）出力端子Ｔ１を介してサンプリング回路１２５に接
続され、ＤＡ変換回路１２２の出力側は第２の負側（低
圧側）出力端子Ｔ２を介してサンプリング回路１２５に
接続されている。
【００７０】一方、ＤＡ変換回路１２３、１２４は正側
（高圧側）デジタル・アナログ変換回路として、制御回
路１２８、１２９、複数のｐチャネル薄膜トランジスタ
１３４、１３５を備えて構成されている。ＤＡ変換回路
１２３、１２４は、階調に応じた基準電圧として正側
（高圧側）の基準電圧を分圧したアナログ電圧を出力す
る他は、ＤＡ変換回路１２１、１２２と同様の機能を備
えて構成されている。すなわちＤＡ変換回路１２３に
は、電圧の相異なる正側（高圧側）基準電圧ＶＨ０、Ｖ
Ｈ２、ＶＨ４が設定され、ＤＡ変換回路１２４には正側
（高圧側）基準電圧ＶＨ１、ＶＨ３が設定されており、
各基準電圧は相異なる電圧値であって、ＶＨ０＞ＶＨ１
＞ＶＨ２＞ＶＨ３＞ＶＨ４＞ＶＬ４＞ＶＬ３＞ＶＬ２＞
ＶＬ１＞ＶＬ０の関係に設定されている。
【００７１】制御回路１２８、１２９には４ビットの表
示画像の階調信号Ｄ２[３：０]が入力されており、複数
の薄膜トランジスタ１３４、１３５は３個が一組となっ
て互いに並列に接続され、一端がそれぞれ基準電圧ＶＨ
０〜ＶＨ４に接続され、他端が互いに共通に接続されて
第１の正側（高圧側）出力端子ｔ１または第２の正側
（高圧側）出力端子ｔ２に接続されている。そして出力
端子Ａ、Ｄ、Ｇ、Ｊ、Ｍに接続された薄膜トランジスタ
１３４、１３５の導通時における抵抗値はＲ３に設定さ
れ、出力端子Ｂ、Ｅ、Ｈ、Ｋ、Ｎに接続された薄膜トラ
ンジスタ１３４、１３５の導通時における抵抗値はＲ２
に設定され、出力端子Ｃ、Ｆ、Ｉ、Ｌ、Ｏに接続された
薄膜トランジスタ１３４、１３５の導通時における抵抗
値はＲ１に設定されている。これら抵抗値Ｒ１〜Ｒ３の
値は前記実施形態と同様の関係に設定されている。
【００７２】制御回路１２８〜１２９に、図１４に示す
ように、フレーム期間ごとに（ａ）に示すような階調信
号Ｄ１[３：０]、Ｄ２[３：０]が入力され、次のフレー
ムでは（ｂ）に示すような階調信号Ｄ１[３：０]、Ｄ２
[３：０]が入力されたときには、まず（ａ）に示すフレ
ーム期間では、＃１、＃３、＃５の階調信号に応答して
出力端子Ｔ１、Ｔ２には基準電圧ＶＬ０〜ＶＬ４または
これら基準電圧を分圧した電圧が出力され、＃２、＃
４、＃６の階調信号に応答して、出力端子ｔ１、ｔ２に
は基準電圧ＶＨ０〜ＶＨ４またはこれら基準電圧を分圧
した電圧が出力端子ｔ１、ｔ２に出力される。逆に、
（ｂ）に示すフレーム期間では、＃２、＃４、＃６の階
調信号に応答して出力端子ｔ１、ｔ２に正側の基準電圧
または正側の基準電圧を分圧した電圧が出力され、＃
１、＃３、＃５の階調信号に応答して、出力端子Ｔ１、
Ｔ２には負側の基準電圧または負側の基準電圧を分圧し
た電圧が出力される。なお、制御回路１２８、１２９か
ら“１”の信号が出力されたときには、この“１”の信
号は“０”の電圧よりも低い電圧を示しているので、ｐ
チャネルの薄膜トランジスタ１３４、１３５は“１”の
信号に応答して導通することになる。
【００７３】サンプリング回路１２５は、複数のｎチャ
ネル薄膜トランジスタ１３６、複数のｐチャネル薄膜ト
ランジスタ１３７をスイッチング素子として備えている
とともに、各薄膜トランジスタのオンオフを制御するた
めの制御回路１３８、１３９が複数個設けられて構成さ
れており、サンプリング回路１２５の出力側と各信号線
１０４に相当する信号線ＳＬ１〜ＳＬ６との接続点を分
圧点として、この分圧点に各信号線ＳＬ１〜ＳＬ６が接
続されている。各薄膜トランジスタ１３６、制御回路１
３８は負側（低圧側）サンプリング回路として構成され
ており、複数のｎチャネル薄膜トランジスタ１３６は２
個ずつ一組となって互いに並列に接続され、ゲート電極
が制御回路１３６に接続され、一方のドレイン電極ある
いはソース電極が出力端子Ｔ１またはＴ２に接続され、
他方のソース電極あるいはドレイン電極が互いに接続さ
れ、この接続点が分圧点として各信号線ＳＬ１〜ＳＬ６
に接続されている。複数のｐチャネル薄膜トランジスタ
１３７、制御回路１３９は正側（高圧側）サンプリング
回路として構成されており、複数の薄膜トランジスタ１
３７は２個ずつ一組となって互いに並列に接続され、各
組の薄膜トランジスタ１３７のゲート電極はそれぞれ制
御回路１３９に接続され、一方のドレイン電極あるいは
ソース電極は出力端子ｔ１またはｔ２に接続され、他方
のソース電極あるいはドレイン電極は互いに接続され、
この接続点を分圧点として各信号線ＳＬ１〜ＳＬ６に接
続されている。そして各薄膜トランジスタ１３６、１３
７の導通時における抵抗値はＲｓｗに設定されている。
【００７４】制御回路１３８には階調信号＃１〜＃６に
同期した負側（低圧側）信号線選択信号としてのパルス
が入力されるようになっており、このパルスに応答して
各制御回路１３８の出力端子Ｓｎ１〜Ｓｎ６からは
“１”の信号が出力され、各組の薄膜トランジスタ１３
６が同時にオンになるようになっている。また制御回路
１３９には、階調信号＃１〜＃６に同期した正側（高圧
側）信号線選択信号としてのパルスが入力されており、
各制御回路１３９の出力端子Ｓｐ１〜Ｓｐ６からは
“１”の信号が出力されるようになっている。この場
合、制御回路１３９に接続された薄膜トランジスタ１３
７はｐチャネルで構成されているため、“１”の信号は
“０”の電圧よりも低い電圧を示しているので、“１”
の信号によって各組の薄膜トランジスタ１３７が同時に
オンになるように構成されている。
【００７５】上記構成において、あるフレーム期間にお
いて、図１４の（ａ）示すように、Ｄ１[３：０]、Ｄ２
[３：０]の階調信号＃１〜＃６が発生し、出力端子Ｓｎ
１、Ｓｎ３、Ｓｎ５、Ｓｐ２、Ｓｐ４、Ｓｐ６からそれ
ぞれ“１”の信号が順次出力されると、奇数番目の信号
線ＳＬ１、ＳＬ３、ＳＬ５には図１５の（ｂ）に示すよ
うに、低い電圧側の１６段階のアナログ電圧が発生し、
偶数番目の信号線ＳＬ２、ＳＬ４、ＳＬ６には図１５の
（ａ）に示すように、高い電圧側の１６段階のアナログ
電圧が発生する。
【００７６】次に、次のフレーム期間で図１４の（ｂ）
に示すような階調信号が入力され、出力端子Ｓｎ２、Ｓ
ｎ４、Ｓｎ６、Ｓｐ１、Ｓｐ３、Ｓｐ５からそれぞれ
“１”の信号が出力されると、奇数番目の信号線ＳＬ
１、ＳＬ３、ＳＬ５には図１５の（ａ）に示すように、
高い電圧側の１６段階の電圧が階調に応じて発生する。
一方、偶数番目の信号線ＳＬ２、ＳＬ４、ＳＬ６には図
１５の（ｂ）に示すように、低い電圧側の１６段階の電
圧が階調に応じて発生する。
【００７７】このように、各フレームごとに図１４の
（ａ）、（ｂ）に示す動作を繰り返すことで、階調信号
が０のときには最大振幅で、階調信号が１５のときに
は、最小振幅になるアナログ電圧であって、階調にした
がった１６段階の振幅の交流電圧が各信号線に順次印加
され、この交流電圧によって液晶が駆動されることにな
る。
【００７８】本実施形態によれば、各信号線ＳＬ１〜Ｓ
Ｌ６とサンプリング回路１２５との接続点を分圧点とし
て、各信号線ＳＬ１〜ＳＬ６に各基準電圧または各基準
電圧を分圧した電圧を印加するようにしているため、基
準電圧・信号線間の抵抗を増加させずに、基準電圧・基
準電圧間の抵抗を増加させることができるとともに、基
準電圧間の電流を小さくすることができ、高解像度や高
速フレームレートの画像表示装置（液晶表示装置）でも
画像表示装置の消費電力を小さくすることができる。
【００７９】なお、前記実施形態においては、信号線Ｓ
Ｌ１〜ＳＬ６として６本のものについて述べたが、実用
的にはより多数であり、例えば、縦６４０×横４８０Ｖ
ＧＡ解像度のカラー画像表示装置の場合には信号線は６
４０×３色＝１２２０本である。また、階調は４ビット
で説明したが、ＤＡ変換回路１２１〜１２４の薄膜トラ
ンジスタの並列数を増加させるかあるいはＤＡ変換素子
の階調数を増やすことで６ビットや８ビットなどのより
多くの階調を表示することができる。
【００８０】次に、駆動回路１０２の第２実施形態を図
１６にしたがって説明する。本実施形態における駆動回
路１０２は、前記実施形態におけるＤＡ変換回路１２
１、１２２、１２３、１２４の代わりに、ＤＡ変換回路
１４１、１４２、１４３、１４４、可変抵抗回路１４
５、１４６、１４７、１４８を設けたものであり、サン
プリング回路１２５は同一のもので構成されている。Ｄ
Ａ変換回路１４１、１４２は負側（低圧側）デジタル・
アナログ変換回路として制御回路１５１、１５２、複数
のｎチャネル薄膜トランジスタ１６１、１６２を備えて
構成されており、基準電圧が異なる他は、図７に示すＤ
Ａ変換回路４１、４２と同一の機能を備えて構成されて
いる。すなわち制御回路１５１、１５２には４ビットの
表示画像の階調信号Ｄ１[３：２]が入力されており、各
薄膜トランジスタ１６１、１６２にはそれぞれ負側（低
圧側）基準電圧ＶＬ０、ＶＬ１、ＶＬ２、ＶＬ３または
ＶＬ１、ＶＬ２、ＶＬ３、ＶＬ４が印加されている。そ
して各薄膜トランジスタ１６１、１６２の出力側が互い
に共通に接続されて可変抵抗回路１４５、１４６にそれ
ぞれ接続されている。可変抵抗回路１４５、１４６は負
側（低圧側）可変抵抗回路として、制御回路１５５、１
５６、複数のｎチャネル薄膜トランジスタ１６５、１６
６を備えて構成されており、各可変抵抗回路１４５、１
４６に基準電圧として負側（低圧側）のものが印加され
る他は、図７に示す可変抵抗回路５３、５４と同一の機
能を備えて構成されている。すなわち、制御回路１５
５、１５６には４ビットの画像信号の階調信号Ｄ１
[１：０]が入力されており、出力端子ａ、ｄに接続され
る薄膜トランジスタ１６５、１６６の導通時における抵
抗値はＲ３に、出力端子ｂ、ｅに接続される薄膜トラン
ジスタ１６５、１６６の導通時における抵抗値はＲ２
に、出力端子ｃ、ｆに接続される薄膜トランジスタ１６
５、１６６の導通時における抵抗値はＲ１に設定されて
いる。そして各薄膜トランジスタ１６５、１６６はそれ
ぞれ共通に接続され、可変抵抗回路１４５、１４６の出
力側はそれぞれ出力端子Ｔ１、Ｔ２にそれぞれ接続され
ている。
【００８１】一方、ＤＡ変換回路１６３、１６４は正側
（高圧側）デジタル・アナログ変換回路として、制御回
路１５３、１５４、複数のｐチャネル薄膜トランジスタ
１６３、１６４を備えて構成されており、ＤＡ変換回路
１４１、１４２とは、印加される基準電圧のレベルと薄
膜トランジスタのチャネルが異なる他はＤＡ変換回路１
４１、１４２と同一の機能を備えて構成されている。す
なわち、制御回路１５３、１５４には４ビットの表示画
像の階調信号Ｄ２[３：２]が入力されており、各薄膜ト
ランジスタ１６３、１６４がそれぞれ基準電圧ＶＨ０、
ＶＨ１、ＶＨ３、ＶＨ３またはＶＨ１、ＶＨ２、ＶＨ
３、ＶＨ４にそれぞれ接続され、出力側が互いに共通に
接続されて可変抵抗回路１４７、１４８にそれぞれ接続
されている。
【００８２】可変抵抗回路１４７、１４８は正側（高圧
側）可変抵抗回路として、制御回路１５７、１５８、複
数のｐチャネル薄膜トランジスタ１６７、１６８を備え
て構成されており、可変抵抗回路１４５、１４６とは印
加される基準電圧のレベルが異なる他は同一の機能のも
ので構成されている。すなわち、制御回路１５７、１５
８には４ビットの表示画像の階調信号Ｄ２[１：０]が入
力されており、各薄膜トランジスタ１６７、１６８が互
いに並列に接続され、この接続点が出力端子ｔ１または
ｔ２にそれぞれ接続されている。そして制御回路１５
７、１５８の出力端子ａ、ｄに接続される薄膜トランジ
スタ１６７、１６８の導通時における抵抗値はＲ３に、
出力端子ｂ、ｅに接続される薄膜トランジスタ１６７、
１６８の導通時における抵抗値はＲ２に、出力端子ｃ、
ｆに接続される薄膜トランジスタ１６７、１６８の導通
時における抵抗値はＲ１に設定されている。
【００８３】上記構成において、あるフレーム期間にお
いて、図１４の（ａ）示すように、Ｄ１[３：０]、Ｄ２
[３：０]の階調信号＃１〜＃６が発生し、出力端子Ｓｎ
１、Ｓｎ３、Ｓｎ５、Ｓｐ２、Ｓｐ４、Ｓｐ６からそれ
ぞれ“１”の信号が順次出力されると、奇数番目の信号
線ＳＬ１、ＳＬ３、ＳＬ５には図１５の（ｂ）に示すよ
うに、低い電圧側の１６段階のアナログ電圧が発生し、
偶数番目の信号線ＳＬ２、ＳＬ４、ＳＬ６には図１５の
（ａ）に示すように、高い電圧側の１６段階のアナログ
電圧が発生する。
【００８４】次に、次のフレーム期間で図１４の（ｂ）
に示すような階調信号が入力され、出力端子Ｓｎ２、Ｓ
ｎ４、Ｓｎ６、Ｓｐ１、Ｓｐ３、Ｓｐ５からそれぞれ
“１”の信号が出力されると、奇数番目の信号線ＳＬ
１、ＳＬ３、ＳＬ５には図１５の（ａ）に示すように、
高い電圧側の１６段階の電圧が階調に応じて発生する。
一方、偶数番目の信号線ＳＬ２、ＳＬ４、ＳＬ６には図
１５の（ｂ）に示すように、低い電圧側の１６段階の電
圧が階調に応じて発生する。
【００８５】このように、各フレームごとに図１４の
（ａ）、（ｂ）に示す動作を繰り返すことで、階調信号
が０のときには最大振幅で、階調信号が１５のときに
は、最小振幅になるアナログ電圧であって、階調にした
がった１６段階の振幅の交流電圧が各信号線に順次印加
され、この交流電圧によって液晶が駆動されることにな
る。
【００８６】本実施形態によれば、各信号線ＳＬ１〜Ｓ
Ｌ６とサンプリング回路１２５との接続点を分圧点とし
て、各信号線ＳＬ１〜ＳＬ６に各基準電圧または各基準
電圧を分圧した電圧を印加するようにしているため、基
準電圧・信号線間の抵抗を増加させずに、基準電圧・基
準電圧間の抵抗を増加させることができるとともに、基
準電圧間の電流を小さくすることができ、高解像度や高
速フレームレートの画像表示装置（液晶表示装置）でも
画像表示装置の消費電力を小さくすることができる。
【００８７】次に、駆動回路１０２の第３実施形態を図
１７にしたがって説明する。本実施形態における駆動回
路１０２は、駆動回路１０２を可変抵抗回路１４５、１
４６、１４７、１４８、サンプリング回路１２５で構成
し、駆動回路１０２の外部にＤＡ変換回路１４１、１４
２、１４３、１４４に相当するＤＡ変換素子１７１〜１
７４、アンプ素子１７５〜１７８を設けたものであり、
他の構成は図１６に示すものと同様である。
【００８８】ＤＡ変換素子１７１、１７２、アンプ素子
１７５、１７６は負側（低圧側）デジタル・アナログ変
換回路として、図１０に示すＤＡ変換素子６１、６２、
アンプ素子６３、６４と同一の機能を備えて構成されて
いる。すなわち、ＤＡ変換素子１７１、１７２の入力端
子ＩＮには４ビットの表示画像の階調信号Ｄ１[３：２]
が入力されており、各ＤＡ変換素子１７１、１７２から
は、図１８に示すように４ビットの表示画像の階調信号
のうち上位２ビットの階調信号Ｄ１[３：２]に応答して
出力端子Ａｏｕｔから階調に応じて、負側（低圧側）の
基準電圧ＶＬ０、ＶＬ１、ＶＬ２、ＶＬ３、ＶＬ４をそ
れぞれアンプ素子１７５、１７６を介して可変抵抗回路
１４５、１４６に出力するようになっている。
【００８９】一方、ＤＡ変換素子１７３、１７４、アン
プ素子１７７、１７８は正側（高圧側）デジタル・アナ
ログ変換回路として、図１０に示すＤＡ変換素子６１、
６２、アンプ素子６３、６４と同一の機能を備えて構成
されている。すなわち、各ＤＡ変換素子１７３、１７４
の入力端子ＩＮに４ビットの表示画像の階調信号のうち
上位２ビットの階調信号Ｄ２[３：２]が入力されたとき
に、出力端子Ａｏｕｔから階調に応じて正側（高圧側）
の基準電圧ＶＨ０、ＶＨ１、ＶＨ２、ＶＨ３、ＶＨ４を
可変抵抗回路１４７、１４８にそれぞれ出力するように
なっている。
【００９０】上記構成において、あるフレーム期間にお
いて、図１４の（ａ）示すように、Ｄ１[３：０]、Ｄ２
[３：０]の階調信号＃１〜＃６が発生し、出力端子Ｓｎ
１、Ｓｎ３、Ｓｎ５、Ｓｐ２、Ｓｐ４、Ｓｐ６からそれ
ぞれ“１”の信号が順次出力されると、奇数番目の信号
線ＳＬ１、ＳＬ３、ＳＬ５には図１５の（ｂ）に示すよ
うに、低い電圧側の１６段階のアナログ電圧が発生し、
偶数番目の信号線ＳＬ２、ＳＬ４、ＳＬ６には図１５の
（ａ）に示すように、高い電圧側の１６段階のアナログ
電圧が発生する。
【００９１】次に、次のフレーム期間で図１４の（ｂ）
に示すような階調信号が入力され、出力端子Ｓｎ２、Ｓ
ｎ４、Ｓｎ６、Ｓｐ１、Ｓｐ３、Ｓｐ５からそれぞれ
“１”の信号が出力されると、奇数番目の信号線ＳＬ
１、ＳＬ３、ＳＬ５には図１５の（ａ）に示すように、
高い電圧側の１６段階の電圧が階調に応じて発生する。
一方、偶数番目の信号線ＳＬ２、ＳＬ４、ＳＬ６には図
１５の（ｂ）に示すように、低い電圧側の１６段階の電
圧が階調に応じて発生する。
【００９２】このように、各フレームごとに図１４の
（ａ）、（ｂ）に示す動作を繰り返すことで、階調信号
が０のときには最大振幅で、階調信号が１５のときに
は、最小振幅になるアナログ電圧であって、階調にした
がった１６段階の振幅の交流電圧が各信号線に順次印加
され、この交流電圧によって液晶が駆動されることにな
る。
【００９３】本実施形態によれば、各信号線ＳＬ１〜Ｓ
Ｌ６とサンプリング回路１２５との接続点を分圧点とし
て、各信号線ＳＬ１〜ＳＬ６に各基準電圧または各基準
電圧を分圧した電圧を印加するようにしているため、基
準電圧・信号線間の抵抗を増加させずに、基準電圧・基
準電圧間の抵抗を増加させることができるとともに、基
準電圧間の電流を小さくすることができ、高解像度や高
速フレームレートの画像表示装置（液晶表示装置）でも
画像表示装置の消費電力を小さくすることができる。
【００９４】
【発明の効果】以上説明したように、本発明によれば、
基準電圧・信号線間の抵抗を増加させずに、基準電圧・
基準電圧間の抵抗を増加させることができるとともに、
基準電圧間の電流を小さくすることができ、消費電力を
小さくすることが可能になる。また、基準電圧間の電流
を小さくできる駆動回路を高解像度や高速フレームレー
トの画像表示装置に搭載しても、画像表示装置の消費電
力を小さくすることができる。
【図面の簡単な説明】
【図１】本発明に係る画像表示装置の第１実施形態を示
すブロック構成図である。
【図２】本発明に係る駆動回路の第１実施形態を示す回
路構成図である。
【図３】（ａ）、（ｂ）は制御回路の論理構成を説明す
るための図である。
【図４】駆動回路の等価回路を説明するための図であ
る。
【図５】制御回路の動作を説明するための波形図であ
る。
【図６】階調信号と信号線に発生する電圧との関係を説
明するための図である。
【図７】本発明に係る駆動回路の第２実施形態を示す回
路構成図である。
【図８】（ａ）、（ｂ）、（ｃ）は制御回路の論理構成
を説明するための図である。
【図９】駆動回路の等価回路を説明するための図であ
る。
【図１０】本発明に係る駆動回路の第３実施形態を示す
回路構成図である。
【図１１】ＤＡ変換素子の入力電圧と出力電圧との関係
を説明するための図である。
【図１２】本発明に係る画像表示装置の第２実施形態を
示すブロック構成図である。
【図１３】本発明に係る駆動回路の第４実施形態を示す
回路構成図である。
【図１４】（ａ）、（ｂ）は駆動回路のフレーム周期に
おける動作を説明するためのタイムチャートである。
【図１５】駆動回路に入力される階調信号と信号線に発
生する電圧との関係を説明するための図である。
【図１６】本発明に係る駆動回路の第５実施形態を示す
回路構成図である。
【図１７】本発明に係る駆動回路の第６実施形態を示す
回路構成図である。
【図１８】ＤＡ変換素子の入力電圧と出力電圧との関係
を説明するための図である。
【符号の説明】
１ 絶縁基板 ２ 駆動回路 ３ 走査回路 ４ 信号線 ５ 走査配線 ６ 薄膜トランジスタ ７ 容量 ８ 電圧−電流変換回路 ９ 発光素子 ２１、２２ ＤＡ変換回路 ２３ サンプリング回路 ２４、２５ 制御回路 ２６、２７ 薄膜トランジスタ ２８ 制御回路 ４１、４２ ＤＡ変換回路 ４６、４７、４８、４９ 制御回路 ５１、５２、５３、５４ 薄膜トランジスタ ６１、６２ ＤＡ変換素子 １０１ 絶縁板 １０２ 駆動回路 １０３ 走査回路 １０４ 信号線 １０５ 信号配線 １０６ 薄膜トランジスタ １０７ 容量 １０８ 表示電極 １２１、１２２、１２３、１２４ ＤＡ変換回路 １２５ サンプリング回路 １２６、１２７、１２８、１２９ 制御回路 １３１、１３２、１３４、１３５、１３６、１３７ 薄
膜トランジスタ １３８、１３９ 制御回路 １４１、１４２、１４３、１４４ ＤＡ変換回路 １４５、１４６、１４７、１４８ 可変抵抗回路 １５１、１５２、１５３、１５４、１５５、１５６、１
５７、１５８ 制御回路 １６１、１６２、１６３、１６４、１６５、１６６、１
６７、１６８ 薄膜トランジスタ １７１、１７２、１７３、１７４ ＤＡ変換素子 ＳＬ１〜ＳＬ６ 信号線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋元 肇 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 2H093 NA53 NC23 ND39 5C080 AA07 BB05 DD26 EE29 FF11 JJ02 JJ03

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 電圧の相異なる複数の基準電圧のうちい
    ずかの基準電圧をデジタルの階調信号に従って選択する
    とともに、選択された基準電圧と第１の出力端子または
    第２の出力端子とを結ぶ複数の回路中に前記階調信号に
    応じた抵抗値を示す抵抗体を挿入する複数のデジタル・
    アナログ変換回路と、前記第１の出力端子と複数の信号
    線とを前記階調信号に同期した信号線選択信号に応答し
    て順次接続するとともに前記第２の出力端子と前記複数
    の信号線とを前記信号線選択信号に応答して順次接続す
    るサンプリング回路とを備え、前記サンプリング回路の
    信号線選択動作により、前記一方のデジタル・アナログ
    変換回路により選択された基準電圧と前記他方のデジタ
    ル・アナログ変換回路により選択された基準電圧のうち
    いずれか一方または双方の基準電圧を前記いずれかの回
    路中に挿入された抵抗体を介して前記各信号線に出力し
    てなる駆動回路。
  2. 【請求項２】 電圧の相異なる複数の基準電圧と第１の
    出力端子または第２の出力端子とを結ぶ複数の回路中に
    導通時の抵抗値が相異なる複数のスイッチング素子がそ
    れぞれ挿入され、デジタルの階調信号に従って指定のス
    イッチング素子が導通する複数のデジタル・アナログ変
    換回路と、前記第１の出力端子と複数の信号線との間に
    挿入された第１のサンプリング用スイッチング素子群お
    よび前記第２の出力端子と前記複数の信号線との間に挿
    入された第２のサンプリング用スイッチング素子群を有
    するサンプリング回路とを備え、前記各第１のサンプリ
    ング用スイッチング素子と前記各第２のサンプリング用
    スイッチング素子は前記階調信号に同期した信号線選択
    信号に応答して順次導通し、各サンプリング用スイッチ
    ング素子の導通により、前記一方のデジタル・アナログ
    変換回路に属する指定のスイッチング素子に接続された
    基準電圧と前記他方のデジタル・アナログ変換回路に属
    する指定のスイッチング素子に接続された基準電圧のう
    ちいずれか一方または双方の基準電圧を導通状態にある
    指定のスイッチング素子を介して前記各信号線に出力し
    てなる駆動回路。
  3. 【請求項３】 電圧の相異なる複数の基準電圧のうちい
    ずかの基準電圧をデジタルの階調信号に従って選択する
    複数のデジタル・アナログ変換回路と、前記各デジタル・
    アナログ変換回路で選択された基準電圧と第１の出力端
    子または第２の出力端子とを結ぶ複数の回路中に前記階
    調信号に応じた抵抗値を示す抵抗体を挿入する複数の可
    変抵抗回路と、前記第１の出力端子と複数の信号線とを
    前記階調信号に同期した信号線選択信号に応答して順次
    接続するとともに前記第２の出力端子と前記複数の信号
    線とを前記信号線選択信号に応答して順次接続するサン
    プリング回路とを備え、前記サンプリング回路の信号線
    選択動作により、前記一方のデジタル・アナログ変換回
    路により選択された基準電圧と前記他方のデジタル・ア
    ナログ変換回路により選択された基準電圧のうちいずれ
    か一方または双方の基準電圧を前記いずれかの回路中に
    挿入された抵抗体を介して前記各信号線に出力してなる
    駆動回路。
  4. 【請求項４】 アナログ電圧をデジタルの階調信号に従
    って電圧の相異なる基準電圧に変換して出力する複数の
    デジタル・アナログ変換回路のうち前記一方のデジタル・
    アナログ変換回路と第１の出力端子とを結ぶ複数の回路
    中および前記他方のデジタル・アナログ変換回路と第２
    の出力端子とを結ぶ複数の回路中にそれぞれ前記階調信
    号に応じた抵抗値を示す抵抗体を挿入する複数の可変抵
    抗回路と、前記第１の出力端子と複数の信号線との間に
    挿入された第１のサンプリング用スイッチング素子群お
    よび前記第２の出力端子と前記複数の信号線との間に挿
    入された第２のサンプリング用スイッチング素子群を有
    するサンプリング回路とを備え、前記各第１のサンプリ
    ング用スイッチング素子と前記各第２のサンプリング用
    スイッチング素子は前記階調信号に同期した信号線選択
    信号に応答して順次導通して各信号線を選択し、前記サ
    ンプリング回路の信号線選択動作により、前記一方のデ
    ジタル・アナログ変換回路から出力された基準電圧と前
    記他方のデジタル・アナログ変換回路から出力された選
    択された基準電圧のうちいずれか一方または双方の基準
    電圧を前記いずれかの回路中に挿入された抵抗体を介し
    て前記各信号線に出力してなる駆動回路。
  5. 【請求項５】 請求項３または４に記載の駆動回路にお
    いて、前記複数の可変抵抗回路は、前記階調信号に応じ
    た抵抗値を示す抵抗体として前記階調信号に従って導通
    するスイッチング素子を挿入してなることを特徴と駆動
    回路。
  6. 【請求項６】 請求項３または４に記載の駆動回路にお
    いて、前記複数の可変抵抗回路は、前記階調信号に応じ
    た抵抗値を示す抵抗体として前記階調信号に従って導通
    するスイッチング素子と抵抗素子とを直列にして挿入し
    てなることを特徴とする駆動回路。
  7. 【請求項７】 電圧の相異なる複数の正側基準電圧のう
    ちいずかの正側基準電圧をデジタルの階調信号に従って
    選択するとともに、選択された正側基準電圧と第１の正
    側出力の端子または第２の正側出力端子とを結ぶ複数の
    回路中に前記階調信号に応じた抵抗値を示す抵抗体を挿
    入する複数の正側デジタル・アナログ変換回路と、 電圧の相異なる複数の負側基準電圧のうちいずかの負側
    基準電圧をデジタルの階調信号に従って選択するととも
    に、選択された負側基準電圧と第１の負側出力端子また
    は第２の負側出力端子とを結ぶ複数の回路中に前記階調
    信号に応じた抵抗値を示す抵抗体を挿入する複数の負側
    デジタル・アナログ変換回路と、 前記第１の正側出力端子と複数の信号線とを前記階調信
    号に同期した正側信号線選択信号に応答して順次接続す
    るとともに前記第２の正側出力端子と前記複数の信号線
    とを前記階調信号に同期した前記正側信号線選択信号に
    応答して順次接続する正側サンプリング回路と、 前記第１の負側出力端子と複数の信号線とを前記階調信
    号に同期した負側信号線選択信号に応答して順次接続す
    るとともに前記第２の負側出力端子と前記複数の信号線
    とを前記負側信号線選択信号に応答して順次接続する負
    側サンプリング回路とを備え、 前記正側サンプリング回路の信号線選択動作により、前
    記一方の正側デジタル・アナログ変換回路により選択さ
    れた正側基準電圧と前記他方の正側デジタル・アナログ
    変換回路により選択された正側基準電圧のうちいずれか
    一方または双方の正側基準電圧を前記いずれかの回路中
    に挿入された抵抗体を介して前記各信号線に出力し、 前記負側サンプリング回路の信号線選択動作により、前
    記一方の負側デジタル・アナログ変換回路により選択さ
    れた負側基準電圧と前記他方の負側デジタル・アナログ
    変換回路により選択された負側基準電圧のうちいずれか
    一方または双方の負側基準電圧を前記いずれかの回路中
    に挿入された抵抗体を介して前記各信号線に出力してな
    る駆動回路。
  8. 【請求項８】 電圧の相異なる複数の正側基準電圧と第
    １の正側出力端子または第２の正側出力端子とを結ぶ複
    数の回路中に導通時の抵抗値が相異なる複数のスイッチ
    ング素子がそれぞれ挿入され、デジタルの階調信号に従
    って指定のスイッチング素子が導通する複数の正側デジ
    タル・アナログ変換回路と、 電圧の相異なる複数の負側基準電圧と第１の負側出力端
    子または第２の負側出力端子とを結ぶ複数の回路中に導
    通時の抵抗値が相異なる複数のスイッチング素子がそれ
    ぞれ挿入され、デジタルの階調信号に従って指定のスイ
    ッチング素子が導通する複数の負側デジタル・アナログ
    変換回路と、 前記第１の正側出力端子と複数の信号線との間に挿入さ
    れた第１の正側サンプリング用スイッチング素子群およ
    び前記第２の正側出力端子と前記複数の信号線との間に
    挿入された第２の正側サンプリング用スイッチング素子
    群を有する正側サンプリング回路と、 前記第１の負側出力端子と複数の信号線との間に挿入さ
    れた第１の負側サンプリング用スイッチング素子群およ
    び前記第２の負側出力端子と前記複数の信号線との間に
    挿入された第２の負側サンプリング用スイッチング素子
    群を有する負側サンプリング回路とを備え、 前記各正側第１のサンプリング用スイッチング素子と前
    記各正側第２のサンプリング用スイッチング素子は前記
    階調信号に同期した信号線選択信号に応答して順次導通
    し、各正側サンプリング用スイッチング素子の導通によ
    り、前記一方の正側デジタル・アナログ変換回路に属す
    る指定のスイッチング素子に接続された正側基準電圧と
    前記他方の正側デジタル・アナログ変換回路に属する指
    定のスイッチング素子に接続された正側基準電圧のうち
    いずれか一方または双方の正側基準電圧を導通状態にあ
    る指定のスイッチング素子を介して前記各信号線に出力
    し、 前記各負側第１のサンプリング用スイッチング素子と前
    記各負側第２のサンプリング用スイッチング素子は前記
    階調信号に同期した信号線選択信号に応答して順次導通
    し、各負側サンプリング用スイッチング素子の導通によ
    り、前記一方の負側デジタル・アナログ変換回路に属す
    る指定のスイッチング素子に接続された負側基準電圧と
    前記他方の負側デジタル・アナログ変換回路に属する指
    定のスイッチング素子に接続された負側基準電圧のうち
    いずれか一方または双方の負側基準電圧を導通状態にあ
    る指定のスイッチング素子を介して前記各信号線に出力
    してなる駆動回路。
  9. 【請求項９】 電圧の相異なる複数の正側基準電圧のう
    ちいずかの正側基準電圧をデジタルの階調信号に従って
    選択する複数の正側デジタル・アナログ変換回路と、 電圧の相異なる複数の負側基準電圧のうちいずかの負側
    基準電圧をデジタルの階調信号に従って選択する複数の
    負側デジタル・アナログ変換回路と、 前記各正側デジタル・アナログ変換回路で選択された正
    側基準電圧と第１の正側出力端子または第２の正側出力
    端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗
    値を示す抵抗体を挿入する複数の正側可変抵抗回路と、 前記各負側デジタル・アナログ変換回路で選択された負
    側基準電圧と第１の負側出力端子または第２の負側出力
    端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗
    値を示す抵抗体を挿入する複数の負側可変抵抗回路と、 前記第１の正側出力端子と複数の信号線とを前記階調信
    号に同期した正側信号線選択信号に応答して順次接続す
    るとともに前記第２の正側出力端子と前記複数の信号線
    とを前記正側信号線選択信号に応答して順次接続する正
    側サンプリング回路と、 前記第１の負側出力端子と複数の信号線とを前記階調信
    号に同期した負側信号線選択信号に応答して順次接続す
    るとともに前記第２の負側出力端子と前記複数の信号線
    とを前記負側信号線選択信号に応答して順次接続する負
    側サンプリング回路とを備え、 前記正側サンプリング回路の信号線選択動作により、前
    記一方の正側デジタル・アナログ変換回路により選択さ
    れた正側基準電圧と前記他方の正側デジタル・アナログ
    変換回路により選択された正側基準電圧のうちいずれか
    一方または双方の正側基準電圧を前記いずれかの回路中
    に挿入された抵抗体を介して前記各信号線に出力し、 前記負側サンプリング回路の信号線選択動作により、前
    記一方の負側デジタル・アナログ変換回路により選択さ
    れた負側基準電圧と前記他方の負側デジタル・アナログ
    変換回路により選択された負側基準電圧のうちいずれか
    一方または双方の負側基準電圧を前記いずれかの回路中
    に挿入された抵抗体を介して前記各信号線に出力してな
    る駆動回路。
  10. 【請求項１０】 アナログ電圧をデジタルの階調信号に
    従って電圧の相異なる正側基準電圧に変換して出力する
    複数の正側デジタル・アナログ変換回路のうち前記一方
    の正側デジタル・アナログ変換回路と第１の正側出力端
    子とを結ぶ複数の回路中および前記他方の正側デジタル
    ・アナログ変換回路と第２の正側出力端子とを結ぶ回路
    中にそれぞれ前記階調信号に応じた抵抗値を示す抵抗体
    を挿入する複数の正側可変抵抗回路と、 アナログ電圧をデジタルの階調信号に従って電圧の相異
    なる負側基準電圧に変換して出力する複数の負側デジタ
    ル・アナログ変換回路のうち前記一方の負側デジタル・ア
    ナログ変換回路と第１の負側出力端子とを結ぶ複数の回
    路中および前記他方の負側デジタル・アナログ変換回路
    と第２の負側出力端子とを結ぶ回路中にそれぞれ前記階
    調信号に応じた抵抗値を示す抵抗体を挿入する複数の負
    側可変抵抗回路と、 前記第１の正側出力端子と複数の信号線との間に挿入さ
    れた第１の正側サンプリング用スイッチング素子群およ
    び前記第２の正側出力端子と前記複数の信号線との間に
    挿入された第２の正側サンプリング用スイッチング素子
    群を有する正側サンプリング回路と、 前記第１の負側出力端子と複数の信号線との間に挿入さ
    れた第１の負側サンプリング用スイッチング素子群およ
    び前記第２の負側出力端子と前記複数の信号線との間に
    挿入された第２の負側サンプリング用スイッチング素子
    群を有する負側サンプリング回路とを備え、 前記各正側第１のサンプリング用スイッチング素子と前
    記各正側第２のサンプリング用スイッチング素子は前記
    階調信号に同期した信号線選択信号に応答して順次導通
    して各信号線を選択し、前記正側サンプリング回路の信
    号線選択動作により、前記一方の正側デジタル・アナロ
    グ変換回路により選択された正側基準電圧と前記他方の
    正側デジタル・アナログ変換回路により選択された正側
    基準電圧のうちいずれか一方または双方の正側基準電圧
    を前記いずれかの回路中に挿入された抵抗体を介して前
    記各信号線に出力し、 前記各負側第１のサンプリング用スイッチング素子と前
    記各負側第２のサンプリング用スイッチング素子は前記
    階調信号に同期した信号線選択信号に応答して順次導通
    して各信号線を選択し、前記負側サンプリング回路の信
    号線選択動作により、前記一方の負側デジタル・アナロ
    グ変換回路により選択された負側基準電圧と前記他方の
    負側デジタル・アナログ変換回路により選択された負側
    基準電圧のうちいずれか一方または双方の負側基準電圧
    を前記いずれかの回路中に挿入された抵抗体を介して前
    記各信号線に出力してなる駆動回路。
  11. 【請求項１１】 請求項９または１０に記載の駆動回路
    において、前記複数の正側可変抵抗回路および前記複数
    の負側可変抵抗回路は、前記階調信号に応じた抵抗値を
    示す抵抗体として前記階調信号に従って導通するスイッ
    チング素子を挿入してなることを特徴とする駆動回路。
  12. 【請求項１２】 請求項９または１０に記載の駆動回路
    において、前記複数の正側可変抵抗回路および前記複数
    の負側可変抵抗回路は、前記階調信号に応じた抵抗値を
    示す抵抗体として前記階調信号に従って導通するスイッ
    チング素子と抵抗素子とを直列にして挿入してなること
    を特徴とする駆動回路。
  13. 【請求項１３】 請求項２または４に記載の駆動回路に
    おいて、前記サンプリング回路に属するスイッチング素
    子群のうち同一の信号線に接続された一対のスイッチン
    グ素子は前記信号線選択信号に応答して同時に導通して
    なることを特徴とする駆動回路。
  14. 【請求項１４】 請求項８または１０に記載の駆動回路
    において、前記正側サンプリング回路に属する正側スイ
    ッチング素子群のうち同一の信号線に接続された一対の
    スイッチング素子は前記正側信号線選択信号に応答して
    同時に導通してなり、前記負側サンプリング回路に属す
    る負側スイッチング素子群のうち同一の信号線に接続さ
    れた一対のスイッチング素子は前記負側信号線選択信号
    に応答して同時に導通してなることを特徴とする駆動回
    路。
  15. 【請求項１５】 請求項２、４、５、６、８、１０、１
    １、１２、１３、１４のうちいずれか１項に記載の駆動
    回路において、前記各スイッチング素子は、薄膜トラン
    ジスタで構成されてなることを特徴とする駆動回路。
  16. 【請求項１６】 請求項１〜１５のうちいずれか１項に
    記載の駆動回路において、前記複数の基準電圧の数は表
    示画像の階調数よりも小さい数であることを特徴とする
    駆動回路。
  17. 【請求項１７】 基板の画像表示領域上に画像信号を伝
    送するための複数の信号線と走査信号を伝送するための
    複数の走査線とが格子状に形成され、前記基板のうち各
    信号線と各走査線とが交差する交差部位近傍に電気信号
    に応答して光透過率または発光強度が変化する電気・光
    変換素子が配置され、前記各信号線が駆動回路に接続さ
    れ、前記各走査線が走査回路に接続されてなる画像表示
    装置において、前記駆動回路は、請求項１〜１６のうち
    いずれか1項に記載のもので構成されてなることを特徴
    とする画像表示装置。
  18. 【請求項１８】 基板の画像表示領域上に画像信号を伝
    送するための複数の信号線と走査信号を伝送するための
    複数の走査線とが格子状に形成され、前記基板のうち各
    信号線と各走査線とが交差する交差部位近傍に電気信号
    に応答して光透過率が変化する液晶が配置され、前記液
    晶が前記基板と他の基板によって挟持され、前記各信号
    線が駆動回路に接続され、前記各走査線が走査回路に接
    続されてなる画像表示装置において、前記駆動回路は、
    請求項７〜１４のうちいずれか1項に記載のもので構成
    されてなることを特徴とする画像表示装置。
  19. 【請求項１９】 請求項１８に記載の画像表示装置にお
    いて、前記各スイッチング素子は、薄膜トランジスタで
    構成されてなることを特徴とする画像表示装置。
  20. 【請求項２０】 請求項１８または１９に記載の画像表
    示装置において、前記複数の基準電圧の数は表示画像の
    階調数よりも小さい数であることを特徴とする画像表示
    装置。
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