KR20130061422A - 전압 합산 버퍼, 이를 포함하는 디지털-아날로그 컨버터 및 디스플레이 장치의 소스 드라이버 - Google Patents

전압 합산 버퍼, 이를 포함하는 디지털-아날로그 컨버터 및 디스플레이 장치의 소스 드라이버 Download PDF

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Abstract

디지털-아날로그 컨버터는 제1 디코더, 제2 디코더 및 전압 합산 버퍼를 포함한다. 제1 디코더는 디지털 신호의 상위 비트들 및 상위 기준 전압들을 수신하여 상위 비트들에 상응하는 상위 전압을 출력한다. 제2 디코더는 디지털 신호의 하위 비트들 및 하위 기준 전압들을 수신하여 하위 비트들에 상응하는 하위 차동 전압을 출력한다. 전압 합산 버퍼는 상위 전압 및 하위 차동 전압에 기초하여 디지털 신호에 상응하는 출력 전압을 발생한다.

Description

전압 합산 버퍼, 이를 포함하는 디지털-아날로그 컨버터 및 디스플레이 장치의 소스 드라이버{Voltage summing buffer, digital-to-analog converter and source driver in a display device including the same}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 전압 합산 버퍼, 이를 포함하는 디지털-아날로그 컨버터 및 디스플레이 장치의 소스 드라이버에 관한 것이다.
디지털 신호를 아날로그 신호로 변환하기 위한 디지털-아날로그 컨버터(DAC: digital-to-analog converter)가 다양한 장치 및 시스템에 이용되고 있다. 특히 디스플레이 장치를 구동하기 위한 드라이버 집적 회로는 디스플레이 패널의 소스 라인들(데이터 라인들 또는 칼럼 라인들)의 개수와 같은 많은 DAC들을 포함한다. 디스플레이 장치의 해상도가 증가할수록 DAC의 기준 전압들을 제공하기 위한 전압 라인들의 개수가 증가하고, 이미지 품질 향상을 위하여 입력 디지털 데이터의 비트수가 증가할수록 DAC에 포함되는 디코더, 즉 패스 트랜지스터 로직의 면적이 지수적으로 증가한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 두 개 이상의 전압을 정밀하게 합산할 수 있는 전압 합산 버퍼를 제공하는 것이다.
본 발명의 다른 목적은 상기 전압 합산 버퍼를 이용하여 적은 면적으로 구현될 수 있고 향상된 선형 특정을 갖는 디지털-아날로그 컨버터 및 디스플레이 장치의 소스 드라이버를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 디지털-아날로그 컨버터는 제1 디코더, 제2 디코더 및 전압 합산 버퍼를 포함한다. 상기 제1 디코더는 디지털 신호의 상위 비트들 및 상위 기준 전압들을 수신하여 상기 상위 비트들에 상응하는 상위 전압을 출력한다. 상기 제2 디코더는 상기 디지털 신호의 하위 비트들 및 하위 기준 전압들을 수신하여 상기 하위 비트들에 상응하는 하위 차동 전압을 출력한다. 상기 전압 합산 버퍼는 상기 상위 전압 및 상기 하위 차동 전압에 기초하여 상기 디지털 신호에 상응하는 출력 전압을 발생한다.
상기 제1 디코더는 상기 상위 비트들에 응답하여 상기 상위 기준 전압들 중에서 하나를 선택하여 상기 상위 전압으로서 출력하고, 상기 제2 디코더는 상기 하위 비트들에 응답하여 상기 하위 기준 전압들 중에서 포지티브 전압 및 네가티브 전압을 선택하여 상기 하위 차동 전압으로서 출력할 수 있다.
상기 디지털-아날로그 컨버터는 상기 상위 비트들이 n개일 때 제1 전압 간격만큼씩 순차적으로 증가하는 2n개의 상기 상위 기준 전압들을 발생하는 상위 기준 전압 발생기, 및 상기 하위 비트들이 m개일 때 상기 제1 전압 간격보다 작은 제2 전압 간격만큼씩 순차적으로 증가하는 2m-1+1개의 상기 하위 기준 전압들을 발생하는 하위 기준 전압 발생기를 더 포함할 수 있다.
상기 제1 전압 간격은 Vgm 이고 상기 제 2 전압 간격은 Vgl 일 때, 상기 하위 차동 전압은 상기 하위 비트들이 1만큼씩 증가할수록 -Vgm/2 부터 Vgm/2 까지 Vgl 만큼씩 증가할 수 있다.
상기 제2 디코더는, 상기 하위 비트들 중 최상위 비트에 응답하여 상기 하위 기준 전압들 중 가장 큰 전압과 가장 작은 전압 중 하나를 선택하여 상기 하위 차동 전압의 네가티브 전압으로서 출력하는 멀티플렉서, 및 상기 하위 비트들 중 상기 최상위 비트를 제외한 나머지 비트들에 응답하여 상기 하위 기준 전압들 중 하나를 선택하여 상기 하위 차동 전압의 포지티브 전압으로서 출력하는 패스 트랜지스터 로직을 포함할 수 있다.
상기 전압 합산 버퍼는, 출력 전압 및 상기 상위 전압을 제1 차동 입력으로 수신하여 합산 노드쌍으로 제1 차동 전류를 발생하는 제1 차동 증폭기, 상기 하위 차동 전압을 제2 차동 입력으로 수신하여 상기 합산 노드쌍으로 제2 차동 전류를 발생하는 제2 차동 증폭기, 및 상기 합산 노드쌍 중 적어도 하나의 노드의 전압 또는 전류에 기초하여 상기 출력 전압을 발생하는 출력 버퍼를 포함할 수 있다.
상기 제1 차동 증폭기의 트랜스컨덕턴스와 상기 제2 차동 증폭기의 트랜스컨덕턴스는 동일할 수 있다.
상기 전압 합산 버퍼는, 제1 전원 전압 및 제1 합산 노드쌍 사이에 연결되고, 출력 전압 및 상기 상위 전압을 제1 차동 입력으로 수신하여 상기 제1 합산 노드쌍으로 제1 차동 전류를 발생하고, 상기 하위 차동 전압을 제2 차동 입력으로 수신하여 상기 제1 합산 노드쌍으로 제2 차동 전류를 발생하는 피-타입 차동 증폭부; 제2 전원 전압 및 제2 합산 노드쌍 사이에 연결되고, 상기 출력 전압 및 상기 상위 전압을 제3 차동 입력으로 수신하여 상기 제2 합산 노드쌍으로 제3 차동 전류를 발생하고, 상기 하위 차동 전압을 제4 차동 입력으로 수신하여 상기 제2 합산 노드쌍으로 제4 차동 전류를 발생하는 엔-타입 차동 증폭부; 및 상기 제1 합산 노드쌍을 통하여 출력되는 차동 소싱 전류 및 상기 제2 합산 노드쌍을 통하여 출력되는 차동 싱킹 전류에 기초하여 상기 출력 전압을 발생하는 출력 버퍼를 포함할 수 있다.
상기 피-타입 차동 증폭부는 상기 상위 비트들의 값이 중간값보다 작을 때 활성화되는 스위치 신호에 응답하여 인에이블되고, 상기 엔-타입 차동 증폭부는 상기 스위치 신호의 반전 신호에 응답하여 인에이블될 수 있다.
상기 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 전압 합산 버퍼는 출력 전압 및 단일 입력 전압을 제1 차동 입력으로 수신하여 합산 노드쌍으로 제1 차동 전류를 발생하는 제1 차동 증폭기; 제1 차동 입력 전압을 제2 차동 입력으로 수신하여 상기 합산 노드쌍으로 제2 차동 전류를 발생하는 제2 차동 증폭기; 및 상기 합산 노드쌍 중 적어도 하나의 노드의 전압 또는 전류에 기초하여 상기 출력 전압을 발생하는 출력 버퍼를 포함한다.
상기 차동 입력 전압은 상기 단일 입력 전압의 오프셋을 상쇄하기 위한 오프셋 보정 전압일 수 있다.
상기 전류 합산 버퍼는 제2 차동 입력 전압을 제3 차동 입력으로 수신하여 상기 합산 노드쌍으로 제3차동 전류를 발생하는 제3 차동 증폭기를 더 포함할 수 있다.
상기 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 디스플레이 장치의 소스 드라이버는, 상위 기준 전압들 및 하위 기준 전압들을 발생하는 기준 전압 발생부; 및 상기 상위 기준 전압들 및 상기 하위 기준 전압들에 기초하여 디지털 신호들을 각각 출력 전압들로 변환하는 복수의 디지털-아날로그 컨버터들을 포함한다. 상기 각각의 디지털-아날로그 컨버터는, 상기 각각의 디지털 신호의 상위 비트들 및 상위 기준 전압들을 수신하여 상기 상위 비트들에 상응하는 상위 전압을 출력하는 제1 디코더; 상기 각각의 디지털 신호의 하위 비트들 및 하위 기준 전압들을 수신하여 상기 하위 비트들에 상응하는 하위 차동 전압을 출력하는 제2 디코더; 및 상기 상위 전압 및 상기 하위 차동 전압에 기초하여 상기 각각의 디지털 신호에 상응하는 상기 각각의 출력 전압을 발생하는 전압 합산 버퍼를 포함한다.
상기 기준 전압 발생부는, 상기 상위 비트들이 n개일 때 제1 전압 간격만큼 순차적으로 증가하는 2n개의 상기 상위 기준 전압들을 발생하는 상위 기준 전압 발생기; 및 상기 하위 비트들이 m개일 때 상기 제1 전압 간격보다 작은 제2 전압 간격만큼 순차적으로 증가하는 2m-1+1개의 상기 하위 기준 전압들을 발생하는 하위 기준 전압 발생기를 포함할 수 있다.
상기 소스 드라이버는 직렬 데이터 신호를 수신하여 감마 보정을 수행하고 보정된 직렬 데이터 신호를 발생하는 감마 보정 회로; 및 상기 보정된 직렬 데이터 신호를 순차적으로 래치하고 병렬화하여 복수의 상기 디지털 신호들을 발생하는 래치 회로를 더 포함할 수 있다.
본 발명의 실시예들에 따른 디지털-아날로그 컨버터 및 디스플레이 장치의 소스 드라이버는 입력 디지털 신호를 상위 비트들 및 하위 비트들로 분할하여 전압을 합산하는 방식에 의해 기준 전압 라인들을 공급하기 위한 전압 라인들의 개수를 감소시킬 수 있다. 나아가 음의 전압 레벨과 양의 전압 레벨을 갖는 하위 차동 전압을 이용함으로써 상기 전압 라인들의 개수를 더욱 감소시킬 수 있다.
본 발명의 실시예들에 따른 전압 합산 버퍼는 동일한 동작 특성을 갖는 복수의 차동 증폭기를 이용하여 복수의 전압들을 정밀하게 합산할 수 있다. 본 발명의 실시예들에 따른 전압 합산 버퍼를 포함하는 디지털-아날로그 컨버터 및 디스플레이 장치의 소스 드라이버는 향상된 선형 특성을 가지며 작은 면적으로 구현될 수 있다.
도 1은 본 발명의 실시예들에 따른 디지털-아날로그 컨버터를 나타내는 블록도이다.
도 2는 도 1의 디지털-아날로그 컨버터에 포함된 상위 기준 전압 발생기 및 제1 디코더를 나타내는 도면이다.
도 3은 도 1의 디지털-아날로그 컨버터에 포함된 하위 기준 전압 발생기 및 제2 디코더를 나타내는 도면이다.
도 4는 도 3의 제2 디코더에 의해 출력되는 하위 차동 전압의 레벨을 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 전압 합산 버퍼의 구성 및 동작을 설명하기 위한 도면이다.
도 6은 도 5의 전압 합산 버퍼의 일 예를 나타내는 회로도이다.
도 7은 도 5의 전압 합산 버퍼의 다른 예를 나타내는 회로도이다.
도 8은 도 7의 전압 합산 버퍼에 포함된 출력 버퍼의 일 예를 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 전압 합산 버퍼를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도 11은 도 10의 디스플레이 장치에 포함된 소스 드라이버의 일 예를 나타내는 블록도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 소스 드라이버의 동작 특성을 나타내는 도면들이다.
도 14는 본 발명의 일 실시예에 따른 소스 드라이버의 사이즈를 설명하기 위한 도면이다.
도 15는 본 발명의 실시예들에 따른 디스플레이 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 16은 도 15의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 디지털-아날로그 컨버터를 나타내는 블록도이다.
도 1을 참조하면, 디지털-아날로그 컨버터(digital-to-analog converter)(1000)는 디코더 회로(decoder circuit)(100) 및 전압 합산 버퍼(VSB: voltage summing buffer)(300)를 포함하고, 디코더 회로(100)는 제1 디코더(1ST DEC)(130) 및 제2 디코더(2ND DEC)(160)를 포함한다.
제1 디코더(130)는 디지털 신호(DI)의 상위 비트들(MSB) 및 상위 기준 전압들(VREFM)을 수신하여 상위 비트들(MSB)에 상응하는 상위 전압(VM)을 출력한다. 제2 디코더(160)는 디지털 신호(DI)의 하위 비트들(LSB) 및 하위 기준 전압들(VREFL)을 수신하여 하위 비트들(LSB)에 상응하는 하위 차동 전압(VL)을 출력한다. 전압 합산 버퍼(300)는 상위 전압(VM) 및 하위 차동 전압(VL)에 기초하여 디지털 신호(DI)에 상응하는 출력 전압(VO)을 발생한다.
디지털-아날로그 컨버터(1000)는 기준 전압 발생부(REF)(500)를 더 포함할 수 있다. 도 1에 도시하지는 않았으나, 도 2 및 도 3을 참조하여 후술하는 바와 같이, 기준 전압 발생부(500)는 상위 기준 전압들(VREFM)을 발생하는 상위 기준 전압 발생기(530) 및 하위 기준 전압들(VREFL)을 발생하는 하위 기준 전압 발생기(560)를 포함할 수 있다.
예를 들어, 상위 비트들(MSB)의 비트수 n=6일 때, 상위 기준 전압 발생기(530)는 26=64개의 상위 기준 전압들(VREFM0~VREFM63)을 발생할 수 있고, 하위 비트들(MSB)의 비트수 m=4일때, 하위 기준 전압 발생기(560)는 24-1+1=9개의 하위 기준 전압들(VREFL0~VREFL8)을 발생할 수 있다.
본 발명의 실시예들에 따른 디지털-아날로그 컨버터(1000)는 디지털 신호(DI)를 상위 비트들(MSB) 및 하위 비트들(LSB)로 분할하여 전압을 합산하는 방식에 의해 기준 전압 라인들을 공급하기 위한 전압 라인들의 개수를 감소시킬 수 있다. 후술하는 바와 같이, 음의 전압 레벨과 양의 전압 레벨을 갖는 하위 차동 전압(VL)을 이용함으로써 상기 전압 라인들의 개수를 더욱 감소시킬 수 있다.
도 2는 도 1의 디지털-아날로그 컨버터에 포함된 상위 기준 전압 발생기 및 제1 디코더를 나타내는 도면이다.
도 2를 참조하면, 상위 기준 전압 발생기(530)는 도 1에서 전술한 상위 비트들(MSB)이 n개일 때 제1 전압 간격(Vgm) 만큼씩 순차적으로 증가하는 2n개의 상위 기준 전압들(VREFM)을 발생한다. 제1 디코더(130)는 상위 비트들(MSB)에 응답하여 상위 기준 전압들(VREFM) 중에서 하나를 선택하여 상위 전압(VM)으로서 출력한다.
예를 들어, n=6일 때, 상위 기준 전압 발생기(530)는 도 2에 도시된 바와 같이 제1 전압 간격(Vgm) 만큼씩 순차적으로 증가하는 26=64개의 상위 기준 전압들(VREFM0~VREFM63)을 발생할 수 있다. 제1 디코더(130)는 6개의 상위 비트들(D9~D4)에 응답하여 상위 기준 전압들(VREFM0~VREFM63)) 중에서 하나를 선택하여 상위 전압(VM)으로서 출력할 수 있다. 제1 디코더(130)는 상위 비트들(MSB)의 값이 증가할수록 더 높은 레벨의 상위 기준 전압을 선택하는 패스 트랜지스터 로직(PTL: pass transistor logic)으로 구현될 수 있다. 예를 들어, 상위 비트들(MSB)의 값이 '000000'일 때 VREFM0이 선택되고 상위 비트들(MSB)의 값이 '111111'일 때 VREFM63이 선택될 수 있다.
상위 기준 전압 발생기(530)는 도 1의 기준 전압 발생부(500)에 포함될 수 있으며, 예를 들어, 도 2에 도시된 바와 같이 상위 기준 전압 발생기(530)는 최고 전압(VMAX) 및 최저 전압(VMIN) 사이에 연결된 복수의 저항(Rm)들을 이용하여 구현될 수 있다.
후술하는 바와 같이, 하위 차동 전압(VL)이 -Vgm/2 내지 Vgm/2의 범위에서 변화하므로 도 2에는 최고 전압(VMAX) 및 최저 전압(VMIN)은 Vgm/2 만큼 증가된 것으로 표시되어 있다.
도 3은 도 1의 디지털-아날로그 컨버터에 포함된 하위 기준 전압 발생기 및 제2 디코더를 나타내는 도면이다.
도 3을 참조하면, 하위 기준 전압 발생기(lower reference voltage generator)(560)는 도 1에서 전술한 하위 비트들(LSB)이 m개일 때 제1 전압 간격(Vgm)보다 작은 제2 전압 간격(Vgl) 만큼씩 순차적으로 증가하는 2m-1+1개의 하위 기준 전압들(VREFL)을 발생한다. 제2 디코더(160)는 하위 비트들(LSB)에 응답하여 하위 기준 전압들(VREFL) 중에서 포지티브 전압(Vp) 및 네가티브 전압(Vn)을 선택하여 하위 차동 전압(VL)으로서 출력한다.
예를 들어, m=4일 때, 하위 기준 전압 발생기(560)는 도 3에 도시된 바와 같이 제2 전압 간격(Vgl) 만큼씩 순차적으로 증가하는 24-1+1=9개의 하위 기준 전압들(VREFL0~VREFL8)을 발생할 수 있다. 제2 디코더(160)는 4개의 하위 비트들(D3~D0)에 응답하여 하위 기준 전압들(VREFL0~VREFL8) 중에서 포지티브 전압(Vp) 및 네가티브 전압(Vn)을 선택하여 하위 차동 전압(VL)으로서 출력할 수 있다.
하위 기준 전압 발생기(560)는 도 1의 기준 전압 발생부(500)에 포함될 수 있으며, 예를 들어, 도 3에 도시된 바와 같이 하위 기준 전압 발생기(560)는 최고 전압(Vb) 및 최저 전압(Va) 사이에 연결된 복수의 저항(Rl)들을 이용하여 구현될 수 있다.
일 실시예에서, 제2 디코더(160)는 도 3에 도시된 바와 같이 멀티플렉서(162) 및 패스 트랜지스터 로직(PTL)(164)을 포함하여 구현될 수 있다.
멀티플렉서(162)는 하위 비트들(D3~D0) 중 최상위 비트(D3)에 응답하여 하위 기준 전압들(VREFL0~VREFL8) 중 가장 큰 전압(VREFL8)과 가장 작은 전압(VREFL0) 중 하나를 선택하여 하위 차동 전압(VL)의 네가티브 전압(Vn)으로서 출력할 수 있다. 예를 들어, 하위 비트들(D3~D0) 중 최상위 비트(D3)가 '0'일 때에는 가장 큰 하위 기준 전압(VREFL8)이 네가티브 전압(Vn)으로서 출력될 수 있고, 하위 비트들(D3~D0) 중 최상위 비트(D3)가 '1'일 때에는 가장 작은 하위 기준 전압(VREFL0)이 네가티브 전압(Vn)으로서 출력될 수 있다.
패스 트랜지스터 로직(164)은 하위 비트들(D3~D0) 중 최상위 비트(D3)를 제외한 나머지 비트들(D2, D1, D0)에 응답하여 하위 기준 전압들(VREFL0~VREFL8) 중 하나를 선택하여 하위 차동 전압(VL)의 포지티브 전압(Vp)으로서 출력할 수 있다. 패스 트랜지스터 로직(164)은 하위 비트들(D3~D0) 중 최상위 비트(D3)를 제외한 나머지 비트들(D2, D1, D0)의 값이 증가할수록 더 높은 레벨의 하위 기준 전압을 선택할 수 있다. 예를 들어, 상기 나머지 비트들(D2, D1, D0)의 값이 '000'일 때 VREFL0이 선택되고 상기 나머지 비트들(D2, D1, D0)의 값이 '111'일 때 VREFL8이 선택될 수 있다. 이와 같은 방식으로 도 4에 도시된 바와 같이 하위 비트들(D3~D0)의 값에 따라서 하위 차동 전압(VL)의 레벨이 결정될 수 있다.
도 4는 도 3의 제2 디코더에 의해 출력되는 하위 차동 전압의 레벨을 나타내는 도면이다.
도 4를 참조하면, 도 3의 실시예의 경우, 하위 비트들(D3~D0)이 증가할수록 하위 차동 전압(VL)은 -8*Vgl부터 7*Vgl 까지 제2 전압 간격(Vgl)만큼씩 순차적으로 증가할 수 있다.
예를 들어, 도 2의 상위 기준 전압 발생기(530)에 포함된 분배 저항(Rm)과 도 3의 하위 기준 전압 발생기(560)에 포함된 분배 저항(Rl)이 Rm=16*Rl의 관계를 만족하고, 하위 기준 전압 발생기(560)의 최고 전압(Vb)과 최저 전압(Va)이 Vb-Va=Vgm/2를 만족할 때 Vgm=16*Vgl이 된다. 도 4에 도시된 바와 같이, 하위 비트들(D3~D0)은 15*Vgl의 범위를 Vgl 간격으로 표현할 수 있으므로, 상위 전압(VM)과 하위 차동 전압(VL)의 합인 VM+VL은 도 2의 상위 기준 전압 발생기(530)에 표시된 전압 GVDD(=VMAX-Vgm/2)와 GVSS(=VMIN-Vgm/2) 사이의 전압들을 제2 전압 간격(Vgl)으로 표현할 수 있다. 이와 같은 방식으로 '0000000000'(=0)부터 '1111111111'(=1023)까지의 디지털 신호(DI)의 모든 비트들(D9~D0)의 값은 VM+VL으로 나타낼 수 있다.
이와 같이, 상기 제1 전압 간격은 Vgm 이고 상기 제 2 전압 간격은 Vgl 일 때, 하위 차동 전압(VL)은 하위 비트들(LSB)이 1만큼씩 증가할수록 -Vgm/2 부터 Vgm/2 까지 Vgl 만큼씩 증가할 수 있다.
도 5는 본 발명의 실시예들에 따른 전압 합산 버퍼의 구성 및 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 전압 합산 버퍼(300)는 제1 차동 증폭기(320), 제2 차동 증폭기(340) 및 출력 버퍼(360)를 포함할 수 있다.
제1 차동 증폭기(320)는 네가티브 단자(-)로 출력 전압(VO)이 피드백되고 포지티브 단자(+)로 상위 전압(VM)이 인가된다. 제2 차동 증폭기(340)는 네가티브 단자(-)로 하위 차동 전압(VL)의 네가티브 전압(Vn)이 인가되고 포지티브 단자(+)로 하위 차동 전압(VL)의 포지티브 전압(Vp)이 인가된다. 출력 버퍼(360)는 제1 차동 증폭기(320) 및 제2 차동 증폭기(340)의 합산 출력에 기초하여 출력 전압(VO)을 발생한다. 도 5 하단의 등가 회로(301)를 참조하면, 제1 전류(IM), 제2 전류(IL) 및 합산 전류(IE)는 수학식 1로 나타낼 수 있다.
[수학식 1]
IM=(VM-VO)*Gm,
IL=VL*Gma,
IE=-VO/R
여기서 Gm은 제1 차동 증폭기(320)의 트랜스컨덕턴스, Gma는 제2 차동 증폭기(340)의 트랜스컨덕턴스, R은 출력 버퍼(360)의 트랜스임피던스를 나타낸다.
수학식 1 및 IM+IL=IE의 관계를 이용하면 수학식 2와 같은 관계식을 얻을 수 있다.
[수학식 2]
VO*(1-1/Gm*R)=VM+VL*(Gma/Gm)
수학식 2에서 루프 이득 Gm*R은 일반적으로 약 104 이상의 큰 값이므로 1/Gm*R 은 무시될 수 있고 수학식 2는 수학식 3으로 근사될 수 있다.
[수학식 3]
VO=VM+VL*(Gma/Gm)
제1 차동 증폭기(320)의 트랜스컨덕턴스(Gm)와 제2 차동 증폭기(340)의 트랜스컨덕턴스를 동일하게 설정하면 수학식 4와 같은 결과를 얻을 수 있다.
[수학식 4]
VO=VM+VL
결과적으로 도 5의 전압 합산 버퍼(300)에서 제1 차동 증폭기(320)의 트랜스컨덕턴스(Gm)와 제2 차동 증폭기(340)의 트랜스컨덕턴스를 동일하게 설정함으로써 상위 전압(VM)과 하위 차동 전압(VL)의 합이 출력 전압(VO)에 상응하도록 할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 전압 합산 버퍼(300)는 동일한 동작 특성을 갖는 복수의 차동 증폭기(320, 340)를 이용하여 복수의 전압들을 정밀하게 합산할 수 있다.
한편, 도 5의 전압 합산 버퍼(300)는 임의의 전압을 합산하는데 이용될 수 있다. 즉 도 5에 나타낸 상위 전압(VM) 및 차동 하위 전압(VL)은, 데이터 신호(DI)의 비트들을 분할하는 것과 관계없이 임의의 단일 입력 전압 및 임의의 차동 입력 전압일 수 있다. 나아가 차동 입력 전압(VL)은 단일 입력 전압(VM)의 오프셋을 상쇄하기 위한 오프셋 보정 전압으로 이용될 수 있다. 차동 입력 전압(VL)을 적절히 제어함으로써 단일 입력 전압(VM)의 오프셋을 제거한 출력 전압(VO)을 발생할 수 있다.
도 6은 도 5의 전압 합산 버퍼의 일 예를 나타내는 회로도이다.
도 6을 참조하면, 전압 합산 버퍼(300a)는 제1 차동 증폭기(322), 제2 차동 증폭기(342) 및 출력 버퍼(362)를 포함할 수 있다.
제1 차동 증폭기(322)는 출력 전압(VO) 및 상위 전압(VM)을 제1 차동 입력으로 수신하여 합산 노드쌍(Nsn, Nsp)으로 제1 차동 전류를 발생한다. 제2 차동 증폭기(342)는 하위 차동 전압(VL)을 제2 차동 입력으로 수신하여 합산 노드쌍(Nsn, Nsp)으로 제2 차동 전류를 발생한다. 출력 버퍼(362)는 합산 노드쌍(Nsn, Nsp) 중 적어도 하나의 노드의 전압 또는 전류에 기초하여 출력 전압(VO)을 발생한다. 도 6에는 출력 버퍼(362)가 합산 노드쌍(Nsn, Nsp) 중 포지티브 노드(Nsp)의 전압에 기초하여 출력 전압(VO)을 발생하는 실시예가 도시되어 있다.
커런트 미러(361)가 제1 전압(AVDD)과 합산 노드쌍(Nsn, Nsp) 사이에 연결되고, 제1 차동 증폭기(322) 및 제2 차동 증폭기(342)는 합산 노드쌍(Nsn, Nsp)과 제2 전압(AVSS) 사이에 병렬로 연결될 수 있다. 제1 전압(AVDD)은 전원 전압이고 제2 전압(AVSS)은 접지 전압일 수 있다.
커런트 미러(261)는 피모스(PMOS) 트랜지스터들(MP1, MP2)로 구현될 수 있다. 제1 차동 증폭기(322)는 상위 전압(VM) 및 출력 전압(VO)이 인가되는 제1 차동 입력 트랜지스터쌍(MN1, MN2) 및 인에이블 신호(EN)와 바이어스 전압(VB)에 의해 제어되는 제1 전류원(MN3, MN4)을 포함할 수 있다. 제2 차동 증폭기(342)는 하위 차동 전압(VL)의 포지티브 전압(Vp)과 네가티브 전압(Vn)이 인가되는 제2 차동 입력 트랜지스터쌍(MN1a, MN2a) 및 인에이블 신호(EN)와 바이어스 전압(VB)에 의해 제어되는 제2 전류원(MN3a, MN4a)을 포함할 수 있다. 도 5를 참조하여 전술한 바와 같이, 제1 차동 증폭기(322)와 제2 차동 증폭기(342)에 대하여 동일한 특성을 갖는 트랜지스터들 및 동일한 바이어스 전압을 이용하여 제1 차동 증폭기(322)의 트랜스컨덕턴스(Gm)와 제2 차동 증폭기(342)의 트랜스컨덕턴스를 동일하게 설정할 수 있고 상위 전압(VM)과 하위 차동 전압(VL)에 상응하는 출력 전압(VO)을 발생할 수 있다.
예를 들어, 도 6에 도시된 바와 같이, 출력 버퍼(362)는 트랜지스터들(MP3, MN5)과 커패시터(C)로 구현된 전압-전압 증폭기로 구현될 수 있다.
상위 전압(VM)은 상대적으로 크게 변화하고 하위 차동 전압(VL)은 상대적으로 작게 변화하기 때문에 차동 입력을 위한 트랜지스터들(MN1, MN2, MN1a, MN2a)의 몸체 효과(body effect)와 전류원의 채널 길이 변조(channel length modulation)가 유발될 수 있다. 이를 방지하기 위하여 차동 입력을 위한 트랜지스터들(MN1, MN2, MN1a, MN2a)의 각각은 소스와 바디가 전기적으로 연결되고, 각 전류원은 캐스코드(cascode) 결합된 두 개 이상의 트랜지스터들로 구현될 수 있다.
도 7은 도 5의 전압 합산 버퍼의 다른 예를 나타내는 회로도이다.
도 7을 참조하면, 전압 합산 버퍼(300b)는 피-타입(P-type) 차동 증폭부(351), 엔-타입(N-type) 차동 증폭부(352) 및 출력 버퍼(365)를 포함할 수 있다.
피-타입 차동 증폭부(351)는 제1 전원 전압(AVDD) 및 제1 합산 노드쌍(Nsn1, Nsp1) 사이에 연결되고, 출력 전압(VO) 및 상위 전압(VM)을 제1 차동 입력으로 수신하여 상기 제1 합산 노드쌍(Nsn1, Nsp1)으로 제1 차동 전류를 발생하고, 하위 차동 전압(VL)을 제2 차동 입력으로 수신하여 제1 합산 노드쌍(Nsn1, Nsp1)으로 제2 차동 전류를 발생한다.
엔-타입 차동 증폭부(352)는 제2 전원 전압(AVSS) 및 제2 합산 노드쌍(Nsn2, Nsp2) 사이에 연결되고, 출력 전압(VO) 및 상위 전압(VM)을 제3 차동 입력으로 수신하여 제2 합산 노드쌍(Nsn2, Nsp2)으로 제3 차동 전류를 발생하고, 하위 차동 전압(VL)을 제4 차동 입력으로 수신하여 제2 합산 노드쌍(Nsn2, Nsp2)으로 제4 차동 전류를 발생한다.
출력 버퍼(365)는 제1 합산 노드쌍((Nsn1, Nsp1)을 통하여 출력되는 차동 소싱 전류(IEn1, IEp1) 및 제2 합산 노드쌍(Nsn2, Nsp2)을 통하여 출력되는 차동 싱킹 전류(IEn2, IEp2)에 기초하여 출력 전압(VO)을 발생한다. 차동 소싱 전류(IEn1, IEp1)는 상기 제1 차동 전류 및 상기 제2 차동 전류의 합에 해당하고, 차동 싱킹 전류(IEn2, IEp2)는 상기 제3 차동 전류 및 상기 제4 차동 전류의 합에 해당한다.
피-타입 차동 증폭부(351)는 제1 합산 노드쌍(Nsn1, Nsp1)으로 상기 제1 차동 전류를 발생하는 제1 차동 증폭기 및 제1 합산 노드쌍(Nsn1, Nsp1)으로 상기 제2 차동 전류를 발생하는 제2 차동 증폭기를 포함할 수 있다. 상기 제1 차동 증폭기는 제1 차동 입력 트랜지스터쌍(324) 및 제1 바이어스 전압(VBP1)과 제2 바이어스 전압(VBP2)에 의해 제어되는 제1 전류원(325)을 포함할 수 있고, 상기 제2 차동 증폭기는 제2 차동 입력 트랜지스터쌍(344) 및 제1 바이어스 전압(VBP1)과 제2 바이어스 전압(VBP2)에 의해 제어되는 제2 전류원(345)을 포함할 수 있다. 전류원들(325, 345) 사이에는 제1 스위치부(331)가 개재되어 스위치 신호(SM)에 응답하여 피-타입 차동 증폭부(351)가 인에이블될 수 있다.
상위 전압(VM)은 상대적으로 크게 변화하고 하위 차동 전압(VL)은 상대적으로 작게 변화하기 때문에 차동 입력을 위한 트랜지스터들(MP1, MP2, MP1a, MP2a)의 몸체 효과(body effect)와 전류원의 채널 길이 변조(channel length modulation)가 유발될 수 있다. 이를 방지하기 위하여 차동 입력을 위한 트랜지스터들(MP1, MP2, MP1a, MP2a)의 각각은 소스와 바디가 전기적으로 연결되고, 제1 전류원(325) 및 제2 전류원(345)은 각각 캐스코드 결합된 두 개 이상의 트랜지스터들(MP3, MP4, MP3a, MP4a)로 구현될 수 있다.
엔-타입 차동 증폭부(352)는 제2 합산 노드쌍(Nsn2, Nsp2)으로 상기 제3 차동 전류를 발생하는 제3 차동 증폭기 및 제2 합산 노드쌍(Nsn2, Nsp2)으로 상기 제4 차동 전류를 발생하는 제2 차동 증폭기를 포함할 수 있다. 상기 제3 차동 증폭기는 제3 차동 입력 트랜지스터쌍(327) 및 제3 바이어스 전압(VBN1)과 제4 바이어스 전압(VBN2)에 의해 제어되는 제3 전류원(326)을 포함할 수 있고, 상기 제4 차동 증폭기는 제4 차동 입력 트랜지스터쌍(347) 및 제3 바이어스 전압(VBN1)과 제4 바이어스 전압(VBN2)에 의해 제어되는 제4 전류원(346)을 포함할 수 있다. 전류원들(326, 346) 사이에는 제2 스위치부(332)가 개재되어 반전 스위치 신호(SMb)에 응답하여 엔-타입 차동 증폭부(352)가 인에이블될 수 있다.
피-타입 차동 증폭부(351)와 마찬가지로, 엔-타입 차동 증폭부(352)를 구현함에 있어서 몸체 효과와 채널 길이 변조를 방지하기 위하여 차동 입력을 위한 트랜지스터들(MN1, MN2, MN1a, MN2a)의 각각은 소스와 바디가 전기적으로 연결되고, 제3 전류원(326) 및 제4 전류원(346)은 각각 캐스코드 결합된 두 개 이상의 트랜지스터들(MN3, MN4, MN3a, MN4a)로 구현될 수 있다.
예를 들어, 스위치 신호(SM)는 전술한 상위 비트들(MSB)의 값이 중간값보다 작을 때 활성화될 수 있다. 예를 들어, 상위 비트들(MSB)의 비트수가 6일 때, 스위치 신호(SM)는 상위 비트들(MSB)의 값이 '111000'보다 작을 때 활성화될 수 있다. 이와 같이, 스위치 신호(SM)에 응답하여 턴온되는 제1 스위치부(331)의 스위치들(SWp, SWpa)과 반전 스위치 신호(SMb)에 응답하여 턴온되는 제2 스위치부(332)의 스위치들(SWn, SWna)의 상보적인 동작에 의해 도 7의 전압 합산 버퍼(300b)는 레일-투-레일(rail-to-rail) 출력을 제공할 수 있다.
도 8은 도 7의 전압 합산 버퍼에 포함된 출력 버퍼의 일 예를 나타내는 회로도이다.
도 8을 참조하면, 출력 버퍼(365a)는 증폭부(366) 및 구동부(367)를 포함하여 구현될 수 있다. 출력 버퍼(365a)는 도 8에 도시된 바와 같이 제1 전원 전압(AVDD)과 제2 전원 전압(AVSS) 사이에 연결된 복수의 피모스 트랜지스터들(MP5~MP11)과 복수의 엔모스 트랜지스터들(MN5~MN11) 및 바이어스 전압들(VB1~VB4)을 이용하여 구현될 수 있다.
증폭부(366)는 피-타입 차동 증폭부(351)의 제1 합산 노드쌍((Nsn1, Nsp1)을 통하여 출력되는 차동 소싱 전류(IEn1, IEp1) 및 엔-타입 차동 증폭부(352)의 제2 합산 노드쌍(Nsn2, Nsp2)을 통하여 출력되는 차동 싱킹 전류(IEn2, IEp2)에 기초하여 전류-전압 변환 및 증폭을 수행한다. 구동부(337)는 증폭부(366)로부터 제공되는 전압에 의해 동작하는 풀업 트랜지스터(MP11) 및 풀다운 트랜지스터(MN11)를 이용하여 출력 전압(VO)을 발생한다.
도 8에 도시된 구성은 도 7의 전압 합산 버퍼(300b)의 전체적인 동작의 이해를 위한 예일 뿐이며, 출력 버퍼(365a)의 구성은 다양하게 변형될 수 있다.
도 9는 본 발명의 실시예들에 따른 전압 합산 버퍼를 나타내는 블록도이다.
도 9를 참조하면, 전압 합산 버퍼(400)는 제1 차동 증폭기(410), 제2 차동 증폭기(420), 제3 차동 증폭기(430) 및 출력 버퍼(OB)(450)를 포함하여 구현될 수 있다.
제1 차동 증폭기(410)는 네가티브 단자(-)로 출력 전압(VO)이 피드백되고 포지티브 단자(+)로 단일 입력 전압(VM)이 인가된다. 제2 차동 증폭기(420)는 네가티브 단자(-)로 제1 차동 입력 전압(VL1)의 네가티브 전압(Vn1)이 인가되고 포지티브 단자(+)로 제1 차동 입력 전압(VL1)의 포지티브 전압(Vp1)이 인가된다. 제3 차동 증폭기(430)는 네가티브 단자(-)로 제2 차동 입력 전압(VL2)의 네가티브 전압(Vn2)이 인가되고 포지티브 단자(+)로 제2 차동 입력 전압(VL2)의 포지티브 전압(Vp2)이 인가된다. 출력 버퍼(450)는 제1 차동 증폭기(410), 제2 차동 증폭기(420) 및 제3 차동 증폭기(430)의 합산 출력에 기초하여 출력 전압(VO)을 발생한다.
도 5, 6 및 7을 참조하여 설명한 바와 같이, 제1 차동 증폭기(410)는 출력 전압(VO) 및 단일 입력 전압(VM)을 제1 차동 입력으로 수신하여 합산 노드쌍으로 제1 차동 전류를 발생하고, 제2 차동 증폭기(420)는 제1 차동 입력 전압(VL1)을 제2 차동 입력으로 수신하여 상기 합산 노드쌍으로 제2 차동 전류를 발생하고, 제3 차동 증폭기(430)는 제2 차동 입력 전압(VL2)을 제3 차동 입력으로 수신하여 상기 합산 노드쌍으로 제3 차동 전류를 발생할 수 있다.
도 5의 전압 합산 버퍼(300)와 비교하여 도 9의 전압 합산 버퍼(400)는 제3 차동 증폭기(430)를 더 포함한다. 단일 입력 전압(VM)이 전술한 상위 전압에 상응하고, 제1 차동 입력 전압(VL1)이 전술한 하위 차동 전압에 상응한다. 예를 들어, 전술한 하위 비트(LSB)는 제1 하위 비트(LSB1) 및 제2 하위 비트(LSB2)로 더욱 세분화될 수 있고 제1 차동 입력 전압(VL1) 및 제2 차동 입력 전압(VL2)은 각각 제1 하위 비트(LSB1) 및 제2 하위 비트(LSB2)에 상응하는 전압일 수 있다.
이러한 방식으로 본 발명의 실시예들에 따른 전압 합산 버퍼는 도 5의 두개의 차동 증폭기들 또는 도 9의 세 개의 차동 증폭기들을 포함하는 실시예들 뿐만 아니라 네 개 이상의 차동 증폭기들을 포함하여 네 개 이상의 전압을 합산하는 데 이용될 수 있음을 이해할 수 있을 것이다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이고, 도 11은 도 10의 디스플레이 장치에 포함된 소스 드라이버의 일 예를 나타내는 블록도이다.
도 10을 참조하면, 디스플레이 장치(600)는 디스플레이 드라이버 집적 회로(DDI: display driver integrated circuit)(610) 및 디스플레이 패널(620)을 포함한다. DDI(600)는 소스 드라이버(10), 게이트 드라이버(20), 콘트롤러(30)를 포함할 수 있고 하나의 칩으로 구현될 수 있다. 도 600에 도시하지는 않았으나, DDI(600)는 전원 공급 회로, 내장 메모리, 인터페이스 회로 등을 더 포함할 수 있다.
디스플레이 패널(620)은 매트릭스 형태로 배열된 다수의 픽셀들을 포함한다. 예를 들어 상기 픽셀은 능동 소자를 포함할 수 있고 디스플레이 장치(10)는 액티브 매트릭스 엘시디(AMLCD: active matrix liquid crystal display)일 수 있다.
타이밍 컨트롤러(30)는 소스 드라이버(10) 및 게이트 드라이버(130)를 제어하기 위한 복수의 제어 신호들(CTRL)을 발생하고 소스 드라이버(10)로 직렬 데이터 신호(SDAT)를 출력할 수 있다. 게이트 드라이버(20)는 제어 신호(CTRL)에 응답하여 패널(620) 내의 픽셀들의 스위칭 소자를 턴온/턴오프시키기 위한 신호들(G1~Gk)을 발생한다. 소스 드라이버(10)는 제어 신호(CTRL)에 응답하여 직렬 데이터 신호(SDAT)에 상응하는 이미지를 표시하기 위한 아날로그 출력 전압들(VO1~VOs)을 발생한다.
도 11을 참조하면, 소스 드라이버(10)는 래치 회로(12), 변환부(13), 감마 보정 회로(14) 및 기준 전압 발생부(15)를 포함할 수 있다.
감마 보정 회로(14)는 직렬 데이터 신호(SDAT)(예를 들어, 8비트)를 수신하여 룩업테이블(LUT)을 참조하여 감마 보정을 수행하고 보정된 직렬 데이터 신호(CSD)(예를 들어, 10비트)를 발생한다.
래치 회로(12)는 보정된 직렬 데이터 신호(CSD)를 순차적으로 래치하고 병렬화하여 복수의 디지털 신호들(DI1~DIs)을 발생한다. 래치 회로(12)는 쉬프트 레지스터(S/R), 샘플링 래치(SLAT), 홀딩 래치(HLAT) 및 레벨 쉬프터(L/S)를 포함할 수 있다. 보정된 직렬 데이터 신호(CSD)는 샘플링 래치(SLAT)로 입력되고 쉬프트 레지스터(S/R)의 제어에 의해 순차적으로 래치될 수 있다. 쉬프트 레지스터(S/R)의 샘플링이 완료된 뒤에 쉬프트 레지스터(S/R)의 출력들은 홀딩 래치(HLAT)에 의해 동시에 래치된다. 레벨 쉬프터(L/S)는 홀딩 래치(HLAT)의 출력들의 전압 레벨을 조정하여 변환부(13)로 디지털 신호들(DI1~DIs)을 제공한다.
기준 전압 발생부(50)는 도 1을 참조하여 설명한 바와 같이 상위 기준 전압들(VREFM) (예를 들어, 64개) 및 하위 기준 전압들(VREFL)(예를 들어, 9개)을 발생한다.
변환부(30)는 상위 기준 전압들(VREFM) 및 하위 기준 전압들(VREFL)에 기초하여 디지털 신호들(DI1~DIs)을 각각 출력 전압들(VO1~VOs)로 변환하고 각각의 채널들(CH1~CHs)로 출력한다.
상기 각각의 디지털-아날로그 컨버터는, 전술한 바와 같이, 제1 디코더 및 제2 디코더를 포함하는 디코더 회로(DEC) 및 전압 합산 버퍼(VSB)를 포함한다. 상기 제1 디코더는 각각의 디지털 신호(DI1~DIs)의 상위 비트들(예를 들어, 6비트) 및 상위 기준 전압들(VREFM)을 수신하여 상기 상위 비트들에 상응하는 상위 전압(VM1~VMs)을 출력한다. 상기 제2 디코더는 각각의 디지털 신호(DI1~DIs)의 하위 비트들(예를 들어, 4비트) 및 하위 기준 전압들(VREFL)을 수신하여 상기 하위 비트들에 상응하는 하위 차동 전압(VL1~VLs))을 출력한다.
전압 합산 버퍼(VSB)는 각각의 상위 전압(VM1~VMs) 및 각각의 하위 차동 전압(VL1~VLs)에 기초하여 각각의 디지털 신호(DI1~DIs)에 상응하는 각각의 출력 전압(VO1~VOs)을 발생한다.
전술한 바와 같이, 기준 전압 발생부(50)는 상기 상위 비트들이 n개일 때 제1 전압 간격만큼 순차적으로 증가하는 2n개의 상기 상위 기준 전압들을 발생하는 상위 기준 전압 발생기, 및 상기 하위 비트들이 m개일 때 상기 제1 전압 간격보다 작은 제2 전압 간격만큼 순차적으로 증가하는 2m-1+1개의 상기 하위 기준 전압들을 발생하는 하위 기준 전압 발생기를 포함할 수 있다. 예를 들어, n=6일 때, 상기 상위 기준 전압 발생기는 도 2에 도시된 바와 같이 제1 전압 간격(Vgm) 만큼씩 순차적으로 증가하는 26=64개의 상위 기준 전압들(VREFM0~VREFM63)을 발생할 수 있다. 예를 들어, m=4일 때, 하위 기준 전압 발생기(560)는 도 3에 도시된 바와 같이 제2 전압 간격(Vgl) 만큼씩 순차적으로 증가하는 24-1+1=9개의 하위 기준 전압들(VREFL0~VREFL8)을 발생할 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 소스 드라이버의 동작 특성을 나타내는 도면들이다.
일반적으로 전압 변환기를 테스트하는 방법은 크게 정적 테스트 방법과 동적 테스트 방법으로 구분되는데, 정적 테스트 방법은 전압 변환기의 오프셋(offset), 이득(gain), 통합 비선형성(INL: integral non-linearity) 및 차동 비선형성(DNL: differential non-linearity)과 같은 정적 파라미터들을 계산하는 방법이며 동적 테스트 방법은 신호-노이즈 비(SNR; signal to noise ratio), SINAD(signal-to-noise and distortion), ENOB(effective number of bits) 등의 파라미터를 계산하는 방법이다.
도 12에는 10비트 입력 디지털 데이터(DI)의 입력 코드들(0~1023)에 대하여 INL 및 DNL이 도시되어 있고, 8개의 채널에 대한 결과가 함께 도시되어 있다.
도 12를 참조하면, INL 및 DNL의 최대값은 각각 약 0.49 LSB 및 약 0.38 LSB로서 종래의 전압 컨버터들과 비교하여 향상되었음을 알 수 있다. 도 6을 참조하여 설명한 피-타입 차동 증폭부(351)와 엔-타입 차동 증폭부(352)의 스위칭에 해당하는 B 영역 및 기준 전압 발생부의 저항-스트링의 제조 공정상의 미스매치에 기인한 A 영역에서의 왜곡이 관찰되기는 하였으나, INL의 연속성과 DNL의 감소 정도는 종래의 전압 변환기와 비교하여 현저히 개선되었음을 알 수 있다. 또한, 도 12는 100kHz의 비교적 빠른 속도로 테스트 코드가 변화된 경우에 대한 결과이므로, 실제 제품의 적용에 있어서는 더 나은 성능이 예상된다.
도 13에는 10비트 입력 디지털 데이터(DI)의 입력 코드들(0~1023)에 대하여 24개 채널의 DVO(deviation of voltage output)이 도시되어 있다. DVO의 최대값은 약 7mV, 평균은 약 4.6 mV이고 표준편차는 약 0.54mV로 측정되었으며, 종래의 전압 컨버터들과 비교하여 향상되었음을 알 수 있다.
도 14는 본 발명의 일 실시예에 따른 소스 드라이버의 사이즈를 설명하기 위한 도면이다.
도 14에는, 90nm 공정에 대하여, 종래의 8-bit RDAC(resister-string digital-to-analog converter)와 본 발명의 실시예들에 따른 10-bit VSB DAC(voltage summing buffer digital-to-analog converter)의 사이즈를 비교한 도면이 도시되어 있다. 피치(pitch)는 양자의 경우 모두 14um이고 높이(height)는 종래의 RDAC는 330um이고 본원발명의 VSB DAC는 270um이다. 본원발명의 VSB의 높이가 종래의 버퍼 증폭기보다 50um 정도 증가하였지만, 디코더, 즉 패스 트랜지스터 로직(PTL)의 높이가 본원발명의 경우 종래보다 110um 정도 현저하게 감소하였다. 래치 회로(S/R, Latch, L/S)는 양자가 차이가 없으며, 결과적으로 전체 면적은 본원발명의 VSB DAC가 종래의 RDAC보다 19% 정도 감소하였음을 알 수 있다.
도 15는 본 발명의 실시예들에 따른 디스플레이 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(2000)은 프로세서(1010), 메모리 장치(1020), 저장 장치(1030), 이미지 센서(1060), 디스플레이 디바이스(1040) 및 파워 서플라이(1050)를 포함할 수 있다. 한편, 도 15에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1020), 저장 장치(1030) 및 디스플레이 장치(1040)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 저장 장치(1030)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 컴퓨팅 시스템(2000)은 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 더 포함할 수 있다. 파워 서플라이(1050)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(1060)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(1010)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 프로세서(1010)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
컴퓨팅 시스템(2000)의 구성 요소들은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 컴퓨팅 시스템(2000)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 컴퓨팅 시스템(2000)은 본원발명의 실시예들에 따른 디스플레이 장치를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(2000)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 16은 도 15의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(1100)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다. 어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 본 발명의 실시예들에 따른 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다.
일 실시예에서, DSI 호스트(1111)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 디시리얼라이저(DES)를 포함할 수 있다. 나아가, 컴퓨팅 시스템(1100)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1100)의 PHY(1113)와RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있다.
한편, 컴퓨팅 시스템(1100)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1100)은 초광대역(Ultra WideBand; UWB)(1210), 무선 랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1100)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다
본 발명의 실시예들에 따른 디지털-아날로그 컨버터 및 전압 합산 버퍼는 디스플레이 장치에 유용하게 이용될 수 있다. 특히, 본 발명의 실시예들에 따른 디지털-아날로그 컨버터 및 전압 합산 버퍼는 소형화 및 저전력이 요구되는 디지털 카메라, 모바일 폰, 피디에이(PDA: personal digital assistant), 피엠피(PMP: portable multimedia player) 등의 휴대기기들에 더욱 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
VSB: 전압 합산 버퍼 PTL: 패스 트랜지스터 로직
VREFM: 상위 기준 전압 VREFL: 하위 기준 전압
MSB: 상위 비트들 LSB: 하위 비트들
VM: 상위 전압 VL: 하위 차동 전압

Claims (10)

  1. 디지털 신호의 상위 비트들 및 상위 기준 전압들을 수신하여 상기 상위 비트들에 상응하는 상위 전압을 출력하는 제1 디코더;
    상기 디지털 신호의 하위 비트들 및 하위 기준 전압들을 수신하여 상기 하위 비트들에 상응하는 하위 차동 전압을 출력하는 제2 디코더; 및
    상기 상위 전압 및 상기 하위 차동 전압에 기초하여 상기 디지털 신호에 상응하는 출력 전압을 발생하는 전압 합산 버퍼를 포함하는 디지털-아날로그 컨버터.
  2. 제1 항에 있어서,
    상기 제1 디코더는 상기 상위 비트들에 응답하여 상기 상위 기준 전압들 중에서 하나를 선택하여 상기 상위 전압으로서 출력하고,
    상기 제2 디코더는 상기 하위 비트들에 응답하여 상기 하위 기준 전압들 중에서 포지티브 전압 및 네가티브 전압을 선택하여 상기 하위 차동 전압으로서 출력하는 것을 특징으로 하는 디지털-아날로그 컨버터.
  3. 제1 항에 있어서,
    상기 상위 비트들이 n개일 때 제1 전압 간격만큼씩 순차적으로 증가하는 2n개의 상기 상위 기준 전압들을 발생하는 상위 기준 전압 발생기; 및
    상기 하위 비트들이 m개일 때 상기 제1 전압 간격보다 작은 제2 전압 간격만큼씩 순차적으로 증가하는 2m-1+1개의 상기 하위 기준 전압들을 발생하는 하위 기준 전압 발생기를 더 포함하는 것을 특징으로 하는 디지털-아날로그 컨버터.
  4. 제3 항에 있어서,
    상기 제1 전압 간격은 Vgm 이고 상기 제 2 전압 간격은 Vgl 일 때, 상기 하위 차동 전압은 상기 하위 비트들이 1만큼씩 증가할수록 -Vgm/2 부터 Vgm/2 까지 Vgl 만큼씩 증가하는 것을 특징으로 하는 디지털-아날로그 컨버터.
  5. 제3 항에 있어서, 상기 제2 디코더는,
    상기 하위 비트들 중 최상위 비트에 응답하여 상기 하위 기준 전압들 중 가장 큰 전압과 가장 작은 전압 중 하나를 선택하여 상기 하위 차동 전압의 네가티브 전압으로서 출력하는 멀티플렉서; 및
    상기 하위 비트들 중 상기 최상위 비트를 제외한 나머지 비트들에 응답하여 상기 하위 기준 전압들 중 하나를 선택하여 상기 하위 차동 전압의 포지티브 전압으로서 출력하는 패스 트랜지스터 로직을 포함하는 것을 특징으로 하는 디지털-아날로그 컨버터.
  6. 제1 항에 있어서, 상기 전압 합산 버퍼는,
    출력 전압 및 상기 상위 전압을 제1 차동 입력으로 수신하여 합산 노드쌍으로 제1 차동 전류를 발생하는 제1 차동 증폭기;
    상기 하위 차동 전압을 제2 차동 입력으로 수신하여 상기 합산 노드쌍으로 제2 차동 전류를 발생하는 제2 차동 증폭기; 및
    상기 합산 노드쌍 중 적어도 하나의 노드의 전압 또는 전류에 기초하여 상기 출력 전압을 발생하는 출력 버퍼를 포함하고,
    상기 제1 차동 증폭기의 트랜스컨덕턴스와 상기 제2 차동 증폭기의 트랜스컨덕턴스는 동일한 것을 특징으로 하는 디지털-아날로그 컨버터.
  7. 제1 항에 있어서, 상기 전압 합산 버퍼는,
    제1 전원 전압 및 제1 합산 노드쌍 사이에 연결되고, 출력 전압 및 상기 상위 전압을 제1 차동 입력으로 수신하여 상기 제1 합산 노드쌍으로 제1 차동 전류를 발생하고, 상기 하위 차동 전압을 제2 차동 입력으로 수신하여 상기 제1 합산 노드쌍으로 제2 차동 전류를 발생하는 피-타입 차동 증폭부;
    제2 전원 전압 및 제2 합산 노드쌍 사이에 연결되고, 상기 출력 전압 및 상기 상위 전압을 제3 차동 입력으로 수신하여 상기 제2 합산 노드쌍으로 제3 차동 전류를 발생하고, 상기 하위 차동 전압을 제4 차동 입력으로 수신하여 상기 제2 합산 노드쌍으로 제4 차동 전류를 발생하는 엔-타입 차동 증폭부; 및
    상기 제1 합산 노드쌍을 통하여 출력되는 차동 소싱 전류 및 상기 제2 합산 노드쌍을 통하여 출력되는 차동 싱킹 전류에 기초하여 상기 출력 전압을 발생하는 출력 버퍼를 포함하는 것을 특징으로 하는 디지털-아날로그 컨버터.
  8. 출력 전압 및 단일 입력 전압을 제1 차동 입력으로 수신하여 합산 노드쌍으로 제1 차동 전류를 발생하는 제1 차동 증폭기;
    제1 차동 입력 전압을 제2 차동 입력으로 수신하여 상기 합산 노드쌍으로 제2 차동 전류를 발생하는 제2 차동 증폭기; 및
    상기 합산 노드쌍 중 적어도 하나의 노드의 전압 또는 전류에 기초하여 상기 출력 전압을 발생하는 출력 버퍼를 포함하는 전압 합산 버퍼.
  9. 제8 항에 있어서,
    제2 차동 입력 전압을 제3 차동 입력으로 수신하여 상기 합산 노드쌍으로 제3차동 전류를 발생하는 제3 차동 증폭기를 더 포함하는 것을 특징으로 하는 전류 합산 버퍼.
  10. 상위 기준 전압들 및 하위 기준 전압들을 발생하는 기준 전압 발생부; 및
    상기 상위 기준 전압들 및 상기 하위 기준 전압들에 기초하여 디지털 신호들을 각각 출력 전압들로 변환하는 복수의 디지털-아날로그 컨버터들을 포함하고,
    상기 각각의 디지털-아날로그 컨버터는,
    상기 각각의 디지털 신호의 상위 비트들 및 상위 기준 전압들을 수신하여 상기 상위 비트들에 상응하는 상위 전압을 출력하는 제1 디코더;
    상기 각각의 디지털 신호의 하위 비트들 및 하위 기준 전압들을 수신하여 상기 하위 비트들에 상응하는 하위 차동 전압을 출력하는 제2 디코더; 및
    상기 상위 전압 및 상기 하위 차동 전압에 기초하여 상기 각각의 디지털 신호에 상응하는 상기 각각의 출력 전압을 발생하는 전압 합산 버퍼를 포함하는 디스플레이 장치의 소스 드라이버.
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