KR102555060B1 - 액정표시장치와 그 구동 방법 - Google Patents

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Abstract

본 발명은 액정표시장치와 그 구동 방법에 관한 것이다. 이 액정표시장치는 제1 및 제2 전원 전압을 분압하여 제1 전원 전압과 제2 전원 전압 사이에서 감마 보상 전압들을 발생하는 단계, 입력 영상의 데이터를 상기 감마 보상 전압들로 변환하여 데이터 전압을 출력하는 단계, 멀티플렉서를 이용하여 상기 데이터 전압을 표시패널의 데이터 라인들로 분배하는 단계, 및 프레임 기간 단위 또는 수평 기간 단위로 상기 제1 전원 전압과 상기 제2 전원 전압을 교대로 변경하는 단계를 포함한다.

Description

액정표시장치와 그 구동 방법{LIQUID CRYSTAL DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 데이터 구동부와 표시패널 사이에 멀티플렉서(multiplexer)가 배치되고 저속 구동 모드로 구동될 수 있는 액정표시장치와 그 구동 방법에 관한 것이다.
액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display : 이하 “OLED 표시장치”라 함) 등 각종 평판 표시장치가 시판되고 있다. 액티브 매트릭스(Active Matrix) 구동방식의 표시장치에는 픽셀 마다 박막트랜지스터(Thin Film Transistor: 이하 "TFT"라 함)가 배치되어 있다.
액정표시장치는 잔상과 플리커를 줄이기 위하여 서브 픽셀들에 인가되는 데이터 전압의 극성을 반전시키고 있다. 데이터 전압의 극성을 반전시키는 방법은 도트 인버젼(dot inversion), 라인 인버젼(line inversion), 컬럼 인버젼(column inversion) 등이 있다. 도트(dot)는 서브 픽셀을 의미한다. 도트 인버젼은 수직 및 수평 방향으로 이웃한 서브 픽셀들 간에 데이터 전압의 극성을 서로 상반되게 제어한다. 라인 인버젼은 이웃한 라인들 간에 데이터 전압의 극성을 서로 상반되게 제어한다. 라인은 표시패널의 픽셀 어레이에서 수평 방향을 따라 픽셀들이 배열된 로 라인(row line)을 의미한다. 도트 인버젼과 라인 인버젼은 1 수평 기간 또는 2 수평 기간 단위로 데이터 라인에 인가되는 데이터 전압의 극성이 반전되고, 매 프레임 기간마다 극성이 반전된다. 1 수평 기간은 표시패널(100)에서 1 라인의 픽셀들에 데이터를 기입하는데 필요한 시간이다. 라인 인버젼에서 데이터 전압의 스윙폭을 줄이기 위하여 데이터 전압의 극성과 상반된 극성으로 공통 전압(Vcom)이 반전될 수 있다. 컬럼 인버젼은 이웃한 컬럼들 간에 데이터 전압의 극성을 서로 상반되게 제어한다. 컬럼 인버젼에서 하나의 데이터 라인에 인가되는 데이터 전압의 극성은 1 프레임 기간 동안 동일 극성으로 유지되고, 다음 프레임 기간에서 극성이 반전된다. 여기서, 컬럼은 표시패널의 픽셀 어레이에서 수직 방향을 따라 픽셀들이 배열된 컬럼 라인(column line)을 의미한다.
액정표시장치를 비롯한 평판 표시장치는 데이터 라인들과 게이트 라인들(또는 스캔 라인들)이 교차되고 픽셀 어레이에서 픽셀들이 매트릭스 형태로 배치된 표시패널, 표시패널에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로, 및 타이밍 콘트롤러(Timing controller) 등을 구비한다. 표시패널 구동회로는 표시패널의 데이터라인들에 데이터전압을 공급하기 위한 데이터 구동부와, 표시패널의 게이트라인들에 게이트 펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 게이트 구동부를 포함한다. 모바일 기기의 경우에, 데이터 구동부와 타이밍 콘트롤러 등은 하나의 드라이브 IC IC(Integrated Circuit) 칩에 집적될 수 있다.
모바일 기기의 표시장치는 소비 전력을 줄이기 위하여 입력 영상의 변화가 거의 없으면, 표시패널의 구동 주파수를 낮추어 픽셀들을 저속 구동할 수 있다. 저속 구동 방법은 다양한 방법이 제안되고 있으나 화질 저하 문제가 발생할 수 있다. 따라서, 표시장치의 저속 구동 모드에서 화질 저하 문제를 해결할 수 있는 방안이 요구되고 있다.
본 발명의 목적은 저속 구동 모드에서 화질을 개선할 수 있는 액정표시장치와 그 구동 방법을 제공한다.
본 발명의 액정표시장치는 데이터 라인들과 게이트 라인들이 교차되고, 픽셀들이 매트릭스 형태로 배치된 표시패널; 제1 및 제2 전원 전압을 발생하는 모듈 전원부; 상기 제1 및 제2 전원 전압을 분압하여 상기 제1 전원 전압과 상기 제2 전원 전압 사이에서 감마 보상 전압들을 발생하는 감마 보상 전압 발생부; 입력 영상의 데이터를 상기 감마 보상 전압들로 변환하여 데이터 전압을 출력하는 데이터 구동부; 및 상기 데이터 구동부로부터 출력된 데이터 전압을 다수의 데이터 라인들로 분배하는 멀티플렉서를 구비한다. 상기 모듈 전원부는 프레임 기간 단위 또는 수평 기간 단위로 상기 제1 전원 전압과 상기 제2 전원 전압을 교대로 변경한다.
삭제
상기 액정표시장치는 상기 제1 및 제2 전원 전압 각각의 전압 레벨을 지시하는 전원 데이터를 출력하고 상기 데이터 구동부에 상기 입력 영상의 데이터를 전송하는 타이밍 콘트롤러를 더 구비한다.
상기 모듈 전원부는 상기 전원 데이터에 응답하여 상기 제1 및 제2 전원 전압 각각의 전압을 조정한다.
상기 멀티플렉서는 기수 번째 데이터 라인들에 연결된 제1 멀티플렉서, 및 우수 번째 데이터 라인들에 연결된 제2 멀티플렉서를 포함한다.
상기 타이밍 콘트롤러는 상기 우수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(b)에 대한 상기 기수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(a)의 비율(b/a)를 상기 전원 데이터에 곱하여 상기 제1 및 제2 전원 전압들 각각을 조정한다.
상기 표시패널은 1Hz ~ 30Hz 범위의 프레임 레이트로 구동 가능하다.
본 발명의 다른 실시예에 따른 액정표시장치는 데이터 라인들과 게이트 라인들이 교차되고, 픽셀들이 매트릭스 형태로 배치된 표시패널; 제1 및 제2 전원 전압을 발생하는 모듈 전원부; 상기 제1 및 제2 전원 전압을 분압하여 상기 제1 전원 전압과 상기 제2 전원 전압 사이에서 정극성 감마 보상 전압과 부극성 감마 보상 전압을 발생하는 감마 보상 전압 발생부; 입력 영상의 데이터를 상기 정극성 감마 보상 전압과 상기 부극성 감마 보상 전압으로 변환하여 정극성 데이터 전압과 부극성 데이터 전압을 출력하는 데이터 구동부; 및 상기 데이터 구동부로부터 출력된 정극성 데이터 전압과 부극성 데이터 전압을 다수의 데이터 라인들로 분배하는 멀티플렉서를 구비한다.
상기 모듈 전원부는 제N(N은 양의 정수) 프레임 기간 또는 제N i(i는 1 또는 2) 수평 기간에 상기 제1 전원 전압 및 상기 정극성 감마 보상 전압을 조정하고, 제N+1 프레임 기간 또는 제N+1 i 수평 기간에 상기 제2 전원 전압 및 상기 부극성 감마 보상 전압을 조정한다. 상기 제1 전원 전압 및 상기 정극성 감마 보상 전압은 상기 제2 전원 전압 및 상기 부극성 감마 보상 전압과 교대로 조정된다.
삭제
상기 데이터 라인들에 공급되는 정극성 데이터 전압이 상기 제1 전원 전압 및 상기 정극성 감마 보상 전압을 따라 가변된다. 상기 데이터 라인들에 공급되는 부극성 데이터 전압이 상기 제2 전원 전압 및 상기 부극성 감마 보상 전압을 따라 가변된다.
상기 액정표시장치의 구동 방법은 제1 및 제2 전원 전압을 발생하는 단계; 상기 제1 및 제2 전원 전압을 분압하여 상기 제1 전원 전압과 상기 제2 전원 전압 사이에서 감마 보상 전압들을 발생하는 단계; 입력 영상의 데이터를 상기 감마 보상 전압들로 변환하여 데이터 전압을 출력하는 단계; 멀티플렉서를 이용하여 상기 데이터 전압을 표시패널의 데이터 라인들로 분배하는 단계; 및 프레임 기간 단위 또는 수평 기간 단위로 상기 제1 전원 전압과 상기 제2 전원 전압을 교대로 변경한다.
본 발명은 전원 전압 중 적어도 하나 이상을 조정하여 동일 계조에서 정극성 픽셀들에 인가되는 정극성 데이터 전압과 부극성 픽셀들에 인가되는 데이터 전압을 동일하게 함으로써 그 픽셀들 간의 휘도 비대칭성을 방지하여 저속 구동 모드에서 수직 크로스토크, 플리커 등이 없는 우수한 화질을 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 2는 감마 보상 전압이 소스 드라이브 IC들에 공급되는 예를 보여 주는 도면이다.
도 3은 소스 드라이브 IC를 상세히 보여 주는 도면이다.
도 4는 VDD와 GND 사이에서 분압되는 감마 보상 전압을 보여 주는 도면이다.
도 5는 PVDD와 NVDD 사이에서 분압되는 감마 보상 전압을 보여 주는 도면이다.
도 6은 소정 시간 주기로 가변되는 감마 커브를 보여 주는 도면이다.
도 7은 모바일 단말기의 일 예를 개략적으로 보여 주는 분해 사시도이다.
도 8은 저속 구동 모드의 프레임 레이트를 보여 주는 도면이다.
도 9a 및 도 9b는 소스 드라이브 IC, 멀티플렉서 및 픽셀들의 연결 관계를 보여 주는 도면들이다.
도 10은 멀티플렉서의 트랜지스터들과 그 동작을 보여 주는 파형도이다.
도 11은 프레임간 휘도 비대칭 현상을 보여 주는 실험 결과 도면이다.
도 12는 표시패널 상의 휘도 측정 위치를 보여 주는 도면이다.
도 13은 휘도 측정 시스템을 보여 주는 도면이다.
도 14는 휘도 측정시 표시패널에 표시되는 테스트 패턴의 일 예를 보여 주는 도면이다.
도 15는 도 14에 도시된 테스트 패턴들 각각에서 측정된 휘도를 보여 주는 실험 결과 도면이다.
도 16은 트랜지스터의 전하 채널 주입(charge channel injection) 현상을 보여 주는 도면이다.
도 17은 본 발명의 휘도 비대칭 보상 방법을 보여 주는 도면이다.
도 18은 전원 전압이 가변되는 일 예를 보여 주는 도면이다.
도 19a 내지 도 21b는 기수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(a)과 우수 번째 데이터 라인에 연결된 픽셀 전압의 변화율을 바탕으로 전원 전압을 조정하는 예를 보여 주는 도면들이다.
도 22는 도 12에서 화면의 상, 중, 하의 위치 별로 전원 전압을 다르게 조정한 예를 보여 주는 도면이다.
도 23은 도 12에서 화면의 좌, 중, 우의 위치 별로 전원 전압을 다르게 조정한 예를 보여 주는 도면이다.
도 24는 소스 드라이브 IC들 각각에 전원 전압이 독립적으로 인가되는 예를 보여 주는 도면이다.
본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), OLED 표시장치 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시소자의 일 예로서 액정표시장치를 중심으로 설명하지만, 이에 한정되지 않는다. 예컨대, 본 발명은 데이터 구동부와 데이터 라인들 사이에 멀티플렉서가 배치되고, 데이터 구동부의 구동에서 감마 보상 전압이 필요한 어떠한 표시장치에도 적용 가능하다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1 및 도 2를 참조하면, 본 발명의 표시장치는 픽셀 어레이가 형성된 표시패널(100)과, 표시패널(100)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 구비한다. 표시패널 구동회로는 픽셀들에 입력 영상의 데이터를 기입한다. 표시패널 구동회로는 데이터 구동부(102), 게이트 구동부(104), 및 타이밍 콘트롤러(105)를 포함한다. 본 발명의 표시장치는 모듈 전원부(106)와, 감마 보상 전압 발생부(107)를 더 구비한다.
표시패널(100)은 액정층을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(100)의 액티브 영역에는 입력 영상이 표시되는 픽셀 어레이가 형성된다. 픽셀 어레이는 데이터라인들(S1~Sm)과 게이트라인들(G1~Gn)의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들을 포함한다.
표시패널(100)의 하부 기판에는 데이터라인들(S1~Sm), 게이트라인들(G1~Gn), TFT들, TFT에 접속된 픽셀 전극(1), 및 픽셀 전극(1)에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다.
픽셀들 각각은 컬러 구현을 위하여 적색(R) 서브 픽셀, 녹색(G) 서브 픽셀 및 청색(B) 서브 픽셀로 나뉘어질 수 있다. 또한, 픽셀들 각각은 백색(W) 서브 픽셀을 더 포함할 수 있다. 펜타일(Pen Tile) 픽셀 어레이에 렌더링 알고리즘(Rendering algorithm)을 적용하면 2 개의 서브 픽셀들로 하나의 픽셀을 구현할 수 있다. 픽셀들은 TFT를 통해 데이터전압을 충전하는 픽셀 전극(1)과, 공통전압(Vcom)이 인가되는 공통 전극(2)의 전압차에 의해 구동되는 액정 분자들을 이용하여 빛의 투과양을 조정한다.
표시패널(100)의 하부 기판에 형성된 TFT들은 비정질 실리콘(amorphose Si, a-Si) TFT, LTPS(Low Temperature Poly Silicon) TFT, 산화물 TFT(Oxide TFT) 등으로 구현될 수 있다. TFT들은 데이터라인들(S1~Sm)과 게이트라인들(G1~Gn)의 교차부에 형성된다. TFT들은 게이트 펄스에 응답하여 데이터 라인으로부터의 데이터 전압을 픽셀 전극(1)에 공급한다.
표시패널(100)의 상부 기판 상에는 블랙 매트릭스(Black matrix, BM)와 컬러 필터(Color filter)를 포함한 컬러 필터 어레이가 형성된다. 공통 전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식의 경우에 상부 기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동방식의 경우에 픽셀 전극과 함께 하부 기판 상에 형성될 수 있다. 표시패널(100)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(100)에 배치될 수도 있다. 이러한 터치 센서를 구동하기 위하여 도시하지 않은 터치 센서 구동부가 액정표시장치의 구동 회로에 추가될 수 있다. 터치 센서 구동부는 터치 센서의 출력 신호를 입력 받아 터치 입력들 각각의 좌표를 생성하여 호스트 시스템(Host system)(110)으로 전송한다.
본 발명의 표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛(Back light unit)이 필요하다. 백라이트 유닛은 표시패널(100)의 아래에 배치되어 표시패널(100)에 빛을 균일하게 조사한다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 자발광 소자 예를 들어, OLED 표시장치의 경우, 백라이트 유닛이 필요 없다.
모듈 전원부(106)는 PMIC(Power Module Integrated Circuit)로 구현될 수 있다. 모듈 전원부(106)는 직류-직류 변환기(DC-DC converter), 차지 펌프(Charge pump), 레귤레이터(Regulator) 등을 이용하여 직류 입력 전압(Vin)을 조정하여 표시패널(100)의 구동에 필요한 직류 구동 전압을 발생한다. 모듈 전원부(106)는 PVDD(또는 VDD), NVDD(또는 Va), VGH, VGL, Vcom 등을 발생한다. PVDD(또는 VDD)와 NVDD(또는 Va)는 감마전압 발생부(107)에 인가되는 고전위 전원 전압(PVDD 또는 VDD)와 저전위 전원 전압(NVDD)이다. PVDD(또는 VDD)와 NVDD(또는 Va)는 감마전압 발생부(107)로부터 출력되는 감마 보상 전압들(GMA)의 기준 전원이다. VGH와 VGL은 게이트 구동부(104)에 인가되는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)이다. 게이트 하이 전압(VGH)은 게이트 펄스의 하이 레벨 전압(high level voltage)이고, 게이트 로우 전압(VGL)은 게이트 펄스의 로우 레벨 전압(low level voltage)이다.
모듈 전원부(106)는 타이밍 콘트롤러(105)로부터의 전원 데이터(VDD_DATA)에 응답하여 PVDD(또는 VDD)와 NVDD(또는 Va)를 소정 시간 단위로 가변한다. 전원 데이터(VDD_DATA)는 PVDD(또는 VDD)와 NVDD(또는 Va) 각각의 전압 레벨을 지시하는 디지털 데이터이다. 전원 데이터(VDD_DATA)에 따라 PVDD(또는 VDD)와 NVDD(또는 Va)의 전압 레벨이 가변될 수 있다. 픽셀들 간의 휘도 비대칭성을 보상하기 위하여, PVDD(또는 VDD)와 NVDD(또는 Va)의 전압 레벨이 소정 시간 주기로 변경될 수 있다. 따라서, 소정 시간은 데이터 전압의 극성 반전 주기와 동기된다. 컬럼 인버젼의 경우에, 소정 시간은 1 프레임 기간일 수 있다.
도트 인버젼이나 라인 인버젼의 경우에, 소정 시간은 1 수평 기간 또는 2 수평 기간일 수 있다. 이 경우, PVDD(또는 VDD)와 NVDD(또는 Va) 각각의 전압 가변 범위는 0.1V 이하가 적당하다. 이는 사용자가 데이터의 계조에 따른 휘도 변화를 인지하지 않고, 플리커가 인지되지 않는 수준으로 휘도를 미세하게 조정하기 위함이다.
감마 보상 전압 발생부(107)는 PVDD와 NVDD 사이에서 전압을 분압하거나 VDD와 GND 사이에서 전압을 분압하여 감마 보상 전압(GMA)을 발생한다. 감마 보상 전압 발생부(107)로부터 출력된 감마보상전압은 데이터 구동부(102)의 소스 드라이브 IC들(SIC)에 공급된다. 감마 보상 전압 발생부(107)는 타이밍 콘트롤러(105)로부터의 감마 데이터(GMA_DATA)에 따라 감마 탭 전압(도 4 내지 도 6, GMA_A ~ GMA_D) 각각을 조정하는 프로그래머블 감마 IC(programmable gamma IC)로 구현될 수 있다. 감마 데이터(GMA_DATA)는 감마 탭 전압(GMA_A ~ GMA_D) 각각의 전압 레벨을 지시하는 디지털 데이터이다. 감마 보상 전압 발생부(107)는 소스 드라이브 IC(SIC) 내에 집적될 수 있다.
표시패널(100)에 멀티플렉서(Multiplexer, MUX)(103)가 형성될 수 있다. 멀티플렉서(103)는 데이터 구동부(102)와 데이터 라인들(S1~Sm) 사이에 배치된다.
데이터 구동부(102)의 출력 채널들은 멀티플렉서(103)를 통해 데이터라인들(S1~Sm)에 연결된다. 데이터 구동부(102)는 타이밍 콘트롤러(105)로부터 입력 영상의 데이터를 입력받는다. 데이터 구동부(102)는 타이밍 콘트롤러(105)의 제어 하에 입력 영상의 디지털 비디오 데이터를 감마 보상 전압(GMA)으로 변환하여 데이터전압을 출력한다. 데이터 전압은 멀티플렉서(103)를 통해 데이터 라인들(S1~Sm)에 공급된다. 데이터 구동부(102)는 도 2와 같이 하나 이상의 소스 드라이브 IC(SIC)를 포함할 수 있다.
멀티플렉서(103)는 데이터 구동부(102)와 데이터 라인들(S1~Sm) 사이에 배치된다. 멀티플렉서(103)는 타이밍 콘트롤러(105)의 제어 하에 데이터 구동부(102)로부터 입력되는 데이터 전압을 데이터 라인들(S1~Sm)에 분배한다. 1:3 멀티플렉서의 경우에, 멀티플렉서(103)는 데이터 구동부(102)의 한 개 출력 채널을 통해 입력되는 데이터 전압을 시분할하여 세 개의 데이터 라인들로 공급한다. 따라서, 1:3 멀티플렉서를 사용하면, 표시패널(100)의 구동에 필요한 데이터 구동부(102)의 IC의 개수를 1/3로 줄일 수 있다.
게이트 구동부(104)는 타이밍 콘트롤러(105)의 제어 하에 게이트 라인들(G1~Gn)에 게이트 펄스를 공급한다. 게이트 펄스는 데이터 라인들(S1~Sm)에 공급되는 데이터 전압에 동기된다.
타이밍 콘트롤러(105)는 호스트 시스템(110)으로부터 수신된 입력 영상의 데이터를 데이터 구동부(102)로 전송한다. 타이밍 콘트롤러(105)는 입력 영상 데이터와 동기되는 타이밍 신호들을 호스트 시스템(110)으로부터 수신한다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 메인 클럭(DCLK) 등을 포함한다. 타이밍 콘트롤러(105)는 타이밍 신호들(Vsync, Hsync, DE, DCLK)을 바탕으로 데이터 구동부(102), 게이트 구동부(104), 멀티플렉서(103)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(105)는 공지된 화이트 게인 계산 알고리즘을 이용하여 입력 영상의 RGB 데이터를 RGBW 데이터로 변환하여 데이터 구동부(102)로 전송할 수 있다.
게이트 타이밍 제어신호는 게이트 구동부(104)의 동작 타이밍을 제어하기 위하여 타이밍 콘트롤러(105)에 의해 발생된다. 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동부(104)의 스타트 동작 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 구동부(104) 의 출력 타이밍을 제어한다.
소스 타이밍 제어신호는 데이터 구동부(102)의 동작 타이밍을 제어하기 위하여 타이밍 콘트롤러(105)에 의해 발생된다. 소스 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 소스 출력 인에이블신호(SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(102)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 데이터 구동부(102)의 데이터 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 데이터 구동부(102)로부터 출력되는 데이터전압의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 차지 쉐어링 타이밍(Charge sharing timing)과 데이터 출력 타이밍(Data output timing)을 제어한다.
타이밍 콘트롤러(105)는 멀티플렉서(103)의 스위치 소자들 각각의 온/오프 타이밍(On/Off timing)을 제어하기 위한 MUX 제어신호들을 발생한다. 도 9a 및 도 9b에서, “MUX1~MUX3”은 MUX 제어신호들이다.
타이밍 콘트롤러(105)는 노말 구동 모드(Normal driving mode)에서 입력 영상의 프레임 레이트(Frame rate 또는 프레임 주파수)×N(N은 2 이상의 양의 정수) Hz의 주파수로 프레임 레이트를 높여 표시패널 구동부(102, 104)의 구동 주파수를 N 배 체배된 프레임 레이트로 제어할 수 있다. 프레임 레이트는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(105)는 입력 영상의 데이터가 거의 변화되지 않거나 정지 영상이면, 소비 전력을 줄이기 위하여 표시패널 구동 회로를 저속 구동하여 픽셀들에 기입되는 데이터의 업데이트 주파수를 낮춘다. 예를 들어, 타이밍 콘트롤러(105)는 저속 구동 모드에서 프레임 레이트를 도 8과 같이 30 Hz 이하로 낮출 수 있다. 저속 구동 모드의 프레임 레이트를 LRR(Low Refresh Rate)로 칭할 수 있다.
타이밍 콘트롤러(105)는 호스트 시스템(110)으로부터의 타이밍 신호들을 바탕으로 수평 기간, 프레임 기간 등을 판단하여 소정 시간 주기로 전원 데이터(VDD_DATA)를 변경하여 PVDD(또는 VDD)와 NVDD(또는 Va)의 변경 타이밍을 제어할 수 있다. 또한, 타이밍 콘트롤러(105)는 감마 데이터(GMA_DATA)를 소정 시간 주기로 변경하여 감마 탭 전압(GMA_A ~ GMA_D) 각각의 변경 타이밍을 제어할 수 있다.
호스트 시스템(110)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 또한, 호스트 시스템(110)은 모바일 기기나 웨어러블 기기 전체를 제어하는 시스템일 수 있다. 호스트 시스템(110)은 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(100)의 해상도에 맞게 스케일링한다. 호스트 시스템(110)은 입력 영상의 디지털 비디오 데이터(RGB)와 함께 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 콘트롤러(105)로 전송한다. 호스트 시스템(110)은 터치 센서 구동부로부터 입력되는 터치 입력의 좌표 정보와 연계된 응용 프로그램을 실행한다.
도 3은 소스 드라이브 IC(SIC6)의 내부 회로 구성을 보여 주는 블록도이다.
도 3을 참조하면, 소스 드라이브 IC(SIC)는 데이터 레지스터(22), 시프트 레지스터(Shift register, 22), 래치(Latch, 23), 디지털-아날로그 변환기들(Digital to Analog Converter, 이하 "DAC"라 함)(24), 및 출력 회로(25) 등을 포함한다.
데이터 레지스터(22)는 타이밍 콘트롤러(105)로부터 수신되는 디지털 비디오 데이터를 병렬 데이터로 변환하여 래치(23)에 공급한다. 시프트 레지스터(22)는 소스 스타트 펄스(SSP)를 소스 샘플링 클럭(SSC)에 맞추어 시프트시킴으로써 샘플링 클럭을 순차적으로 발생한다. 도 3에서 "EIO1"은 소스 스타트 펄스(SSP) 또는 이전 단 소스 드라이브 IC로부터 수신된 캐리신호(Carry signal)를 의미한다. "EIO2"는 다음 단의 소스 드라이브 IC로 전달되는 시프트 레지스터(22)의 캐리신호를 의미한다.
래치(23)는 시프트 레지스터(22)로부터 순차적으로 입력되는 샘플링 클럭을 기준으로 데이터 레지스터(22)로부터 입력되는 디지털 비디오 데이터를 샘플링하고 소스 출력 인에이블신호(SOE)의 로우 로직 레벨(low logic level)에 응답하여 다른 소스 드라이브 IC들의 레치와 동시에 데이터들을 출력한다.
DAC(24)는 래치(23)로부터 입력되는 디지털 비디오 데이터 각각을 감마 보상 전압들(GMA_A~GMA_D)로 변환하여 데이터전압을 출력한다. 데이터 전압은 도 6과 같이 정극성 데이터 전압(+Vdata)과 부극성 데이터전압(-Vdata)으로 나뉘어진다. 정극성 데이터 전압(+Vdata)은 공통 전압(Vcom) 보다 높은 전압이다. 부극성 데이터 전압(-Vdata)은 공통 전압(Vcom) 보다 낮은 전압이다. 부극성 데이터 전압(-Vdata)은 공통 전압(Vcom) 보다 낮은 전압이기 때문에 반드시 음의 전압일 필요가 없다. 예컨대, Vcom이 5V이면 부극성 데이터 전압은 0V 이상 5V 보다 낮은 전압일 수 있고, Vcom이 GND 이면 GND 보다 낮고 -5V 이상의 전압일 수 있다.
래치(23)와 DAC(24) 사이에 레벨 시프터(level shifter)가 배치될 수 있다. 레벨 시프터는 래치(23)의 출력 전압을 DAC(24)의 동작 전압으로 조정한다.
DAC(24)는 도 9a 및 도 9b에 도시된 제1 버퍼(BUF1)를 통해 정극성 데이터 전압을 출력하는 P 디코더와, 도 9a 및 도 9b에 도시된 제2 버퍼(BUF2)를 통해 부극성 데이터 전압을 출력하는 N 디코더를 포함한다. P 디코더와 N 디코더의 출력은 도 9a 및 도 9b에 도시된 스위치들(SW1~SW4)을 통해 멀티플렉서(MUX_A, MUX_B)로 출력된다. 스위치들(SW1~SW4) 각각은 극성제어신호(POL)에 응답하여 온/오프된다.
출력 회로(25)는 소스 출력 인에이블신호(SOE)의 하이 로직 레벨(high logic level)에 응답하여 차지 쉐어링을 실시하고, 소스 출력 인에이블신호(SOE)의 로우 로직 레벨에 응답하여 출력 버퍼(BUF1, BUF2)를 통해 데이터 전압을 데이터 라인들(S1~Sm)로 출력한다.
도 4는 VDD와 GND 사이에서 분압되는 감마 보상 전압을 보여 주는 도면이다.
도 4를 참조하면, 감마 보상 전압 발생부(107)의 분압 회로는 저항들(R)을 이용하여 VDD와 GND 사이에서 전압을 분압함으로써 감마 탭 전압(GMA_A~GMA_D)을 발생한다. 감마 탭 전압(GMA_A~GMA_D)은 소스 드라이브 IC(SIC)에 공급되는 감마 보상 전압이다. 정극성 감마 보상 전압(GMA_A, GMAB)은 VDD와 Vb 사이의 감마 보상 전압이다. GMA_A는 GMA_B 보다 높은 전압이다.
부극성 감마 탭 전압(GMA_C, GMAD)은 Vb와 Va 사이의 감마 보상 전압이다. GMA_C는 GMA_D 보다 높은 전압이다. Vb는 GMA_B와 GMA_C 사이의 전압이다. Va는 GMA_D와 GND 사이의 전압이다.
본 발명은 표시장치의 휘도 비대칭성을 보상하기 위하여, VDD를 소정 시간 주기로 가변하거나 VDD와 Va 각각을 소정 시간 주기로 가변한다. 전자의 경우에, 기수 번째 데이터 라인과 우수 번째 데이터 라인 중 어느 하나에 정극성 데이터 전압이 인가될 때 VDD가 가변된다. 후자의 경우, 기수 번째 데이터 라인과 우수 번째 데이터 라인 중 어느 하나에 정극성 데이터 전압이 인가될 때 VDD가 가변되고, 부극성 데이터 전압이 인가될 때 Va가 가변된다.
VDD와 Va 각각은 타이밍 콘트롤러(105)의 제어 하에 소정 시간 주기로 교대로 가변된다. 도 4의 예에서, VDD는 제N(N은 양의 정수) 프레임 기간(FR(N)) 동안 VDD_default 보다 높거나 낮은 전압으로 변하고, Va는 Va_default 일 수 있다. Va는 제N+1 프레임 기간(FR(N+1))에 Va_default 보다 높거나 낮은 전압으로 변하고, VDD는 VDD_default 일 수 있다. VDD_default는 10V이고 Va_default는 GMA_D와 GND(=0V) 사이의 전압일 수 있으나 이에 한정되지 않는다.
도트 인버젼이나 라인 인버젼의 경우에, VDD는 제N i(i는 1 또는 2) 수평 기간에 VDD_default 보다 높아지고, 제N+1 i 수평 기간에 VDD_default로 낮아질 수 있다. Va는 제N i 수평 기간에 Va_default이고, 제N+1 i 수평 기간에 Va_default 보다 낮아질 수 있다.
VDD가 가변될 때 GMA_A와 GMA_B가 저항(R)을 통해 VDD에 연결되기 때문에 그 감마 보상 전압(GMA_A와 GMA_B)이 VDD와 함께 변하게 된다. Va가 가변될 때 GMA_C와 GMA_D가 저항(R)을 통해 Va에 연결되기 때문에 GMA_C와 GMA_D가 Va와 함께 변하게 된다. 예컨대, VDD가 0.5% 높아지면 GMA_A와 GMA_B 각각이 대략 1% 정도 높아지고, Va가 0.5% 낮아지면 GMA_C와 GMA_D 각각이 대략 1% 정도 낮아질 수 있다. GMA_B와 GMA_C 사이의 Vb는 VDD나 GND가 가변되더라도 변하지 않아야 한다. 이를 위하여, Vb 노드에 전압 Vb가 인가될 수 있다.
도 5는 PVDD와 NVDD 사이에서 분압되는 감마 보상 전압을 보여 주는 도면이다.
도 5를 참조하면, 감마 보상 전압 발생부(107)의 분압 회로는 저항들(R)을 이용하여 PVDD와 NVDD 사이에서 전압을 분압함으로써 감마 보상 전압(GMA_A~GMA_D)을 발생한다. GMA_A와 GMAB는 VDD와 GND 사이의 감마 보상 전압이다. GMA_A는 GMA_B 보다 높은 전압이다. GMA_C와 GMAD는 GND와 NVDD 사이의 감마 보상 전압이다. GMA_C는 GMA_D 보다 높은 전압이다. GND는 GMA_B와 GMA_C 사이의 그라운드 전압이다.
PVDD와 NVDD 각각은 타이밍 콘트롤러(105)의 제어 하에 소정 시간 주기로 교대로 가변된다. 도 5의 예에서, PVDD는 제N 프레임 기간(FR(N)) 동안 PVDD_default 보다 높은 전압으로 상승되고, NVDD는 NVDD_default 일 수 있다. NVDD는 제N+1 프레임 기간(FR(N+1))에 NVDD_default 보다 낮은 전압으로 낮아지고, PVDD는 PVDD_default 일 수 있다. 다른 방법으로, PVDD는 제N 프레임 기간(FR(N)) 동안 PVDD_default 보다 낮은 전압으로 변하고, NVDD는 제N+1 프레임 기간(FR(N+1))에 NVDD_default 보다 높은 전압으로 변할 수도 있다. PVDD_default는 +5V이고, NVD_default는 -5V 일 수 있으나 이에 한정되지 않는다.
도트 인버젼이나 라인 인버젼의 경우에, PVDD는 제N i 수평 기간에 PVDD_default 보다 높거나 낮아지고, 제N+1 i 수평 기간에 PVDD_default 일 수 있다. NVDD는 제N i 수평 기간에 NVDD_default이고, 제N+1 i 수평 기간에 NVDD_default 보다 높거나 낮아질 수 있다.
PVDD가 가변될 때 GMA_A와 GMA_B가 가변된다. NVDD가 가변될 때 GMA_C와 GMA_D가 가변된다. 예컨대, PVDD가 0.5% 높아지면 GMA_A와 GMA_B 각각이 대략 1% 정도 높아지고, NVDD가 0.5% 낮아지면 GMA_C와 GMA_D 각각이 대략 1% 정도 낮아질 수 있다. GND는 VDD나 GND가 가변되더라도 변하지 않아야 한다. 이를 위하여, GND 노드에 그라운드 전압(GND)이 인가될 수 있다.
본 발명은 전원 데이터(VDD_DATA)와 감마 데이터(GMA_DATA)를 이용하여 PVDD(또는 VDD)와 함께 정극성 감마 탭 전압(GMA_A, GMA_B)를 소정 시간 주기로 가변할 수 있다. 또한, 본 발명은 전원 데이터(VDD_DATA)와 감마 데이터(GMA_DATA)를 이용하여 NVDD(또는 Va)와 함께 부극성 감마 탭 전압(GMA_C, GMA_D)를 소정 시간 주기로 가변할 수 있다.
도 6은 소정 시간 주기로 가변되는 감마 커브를 보여 주는 도면이다. 도 6에서, x 축은 계조이고, y 축은 전압이다.
도 6을 참조하면, 본 발명은 수정 시간 단위로 PVDD(또는 VDD)와 NVDD(또는 Va)를 교대로 가변하는 예를 보여 준다. 예를 들어, 제N 프레임 기간(FR(N)) 동안 PVDD(또는 VDD)의 상승으로 인하여 정극성 데이터 전압(+Vdata)의 감마 커브가 높아진다. 제N+1 프레임 기간(FR(N+1)) 동안 NVDD(또는 Va)의 하강으로 인하여 정극성 데이터 전압(+Vdata)의 감마 커브가 낮아진다.
도트 인버젼이나 라인 인버젼의 경우에, 제N i 수평 기간에 PVDD(또는 VDD)의 상승으로 인하여 정극성 데이터 전압(+Vdata)의 감마 커브가 높아진다. 제N+1 i 수평 기간에 NVDD(또는 Va)의 하강으로 인하여 정극성 데이터 전압(+Vdata)의 감마 커브가 낮아진다.
모바일 기기나 웨어러블 기기의 경우에, 데이터 구동부(102), 타이밍 콘트롤러(105), 모듈 전원부(106), 감마 보상 전압 발생부(107) 등은 도 7과 같이 하나의 드라이브 IC IC(DIC) 칩에 집적될 수 있다.
도 7은 모바일 단말기의 일 예를 개략적으로 보여 주는 분해 사시도이다. 이 모바일 단말기는 바(Bar) 형태의 풀 터치 스크린(Full touch screen) 구조를 갖는 모바일 단말기를 예시하고 있으나, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다.
도 7을 참조하면, 모바일 단말기는 표시장치, 프론트 커버(front cover, 101), 백 커버(back cover, 103), 미드 프레임(mid frame), 메인 보드(104), 배터리(105) 등을 포함한다. 여기서, "커버"는 케이스(case), 하우징(housing)으로 표현될 수 있다.
표시장치는 액정표시장치(LCD), OLED 표시장치 등의 평판 표시장치이다. 도 1 및 도 2는 이러한 표시장치의 일 예이다.
드라이브 IC(DIC)는 연성 회로 기판(FPC)을 통해 메인 보드(204)에 연결된다. 드라이브 IC(DIC)는 메인 보드(204)를 통해 수신되는 영상 데이터를 표시패널(100)의 픽셀들에 기입한다. 연성 회로 기판은 FPC(Flexible Printed Circuit board)로 사용될 수 있다.
프론트 커버(201)는 표시패널(100)을 덮는 강화 유리를 포함한다. 프론트 커버(201)는 모바일 단말기의 전면을 덮는다. 모바일 단말기의 전면에는 표시패널(100)의 화면이 노출된다. 모바일 단말기의 전면에 전면 카메라와 각종 센서들이 배치될 수 있다. 모바일 단말기의 배면에는 후방 카메라와 각종 센서들이 배치될 수 있다. 센서들은 모바일 단말기에 적용 가능한 센서들 예를 들어, 근접 센서, 자이로 센서, 지자기 센서, 모션 센서, 조도 센서, RGB 센서, 홀 센서(Hall sensor), 온도/습도 센서, 심장 박동 센서, 지문 인식 센서 등 다양한 센서들을 포함한다.
프론트 커버(201)와 백 커버(203) 사이의 공간에 표시장치, 미드 프레임(202), 메인 보드(204), 배터리(205) 등이 배치된다. 미드 프레임(202)은 표시패널(100)을 지지하고, 표시패널(100)과 메인 보드(204)를 공간적으로 분리한다. 프론트 커버(201)와 백 커버(203)에는 A/V(Audio/Video) 입력부, 사용자 입력부, 스피커, 마이크 등이 설치된다. A/U 입력부, 사용자 입력부, 스피커, 및 마이크는 메인 보드(204)에 연결된다. 사용자 입력부는 터치 키 패드(touch key pad), 돔 스위치(dome switch), 터치 패드, 조그 휠, 조그 스위치 등으로 구성될 수 있다.
메인 보드(204)는 표시장치, 무선 통신 모듈, 근거리 통신 모듈, 이동 통신 모듈, 방송 수신 모듈, A/U 입력부, GPS(Global Position System) 모듈, 전원 회로 등을 포함한다. 메인 보드(104)에 사용자 입력부, 스피커, 마이크, 배터리(105) 등이 연결된다. 메인 보드(204)에는 호스트 시스템(110)이 실장된다. 전원 회로는 배터리(105)의 전압에서 노이즈를 제거하여 메인 보드(104)의 회로와 표시패널 구동회로의 모듈 전원부(105)에 공급한다. 모바일 기기의 메인 보드(104)는 AP(Application Processor)를 포함할 수 있다. AP는 MIPI(Mobile industry processor interface)를 통해 표시장치의 드라이브 IC(DIC)와 영상 데이터를 송수신한다.
도 8은 저속 구동 모드의 프레임 레이트를 보여 주는 도면이다.
도 8을 참조하면, 타이밍 콘트롤러(105)는 저속 구동 모드에서 노말 구동 모드에 비하여 프레임 레이트를 30 Hz 이하의 주파수로 낮추어 픽셀들에 데이터를 기입하는 프레임 기간을 줄이고 픽셀의 유지 기간(hold)을 길게 제어한다.
동일 계조의 데이터 전압을 정극성 픽셀들과 부극성 픽셀들에 인가할 때 휘도가 동일하지 않을 수 있다. 정극성 픽셀들은 정극성 데이터 전압이 인가되는 픽셀들이다. 부극성 픽셀들은 부극성 데이터 전압이 인가되는 픽셀들이다. 픽셀들에 인가되는 데이터 전압의 극성이 매 프레임 기간마다 반전되기 때문에 픽셀들의 극성이 고정된 것은 아니다.
저속 구동 모드에서, 프레임 레이트가 낮아지면 노말 구동 모드의 높은 프레임 레이트에서 보이지 않던 화질 저하 현상이 보일 수 있다. 저속 구동 모드에서 보이는 대표적인 화질 저하 현상은 수직 크로스토크(vertical crosstalk), 플리커(flicker), 잔상 등이 있다. 수직 크로스토크는 트랜지스터 특히, 멀티플렉서를 구성하는 거대 트랜지스터의 오프 전류(Ioff)에 기인한다. 플리커는 트랜지스터의 오프 전류(Ioff), 주파수 기인 시인성, 휘도 비대칭성 심화 등의 원인으로 초래된다. 잔상은 데이터 전압의 극성 반전 시간의 지연에 따른 액정의 전하 누적과 휘도 비 대칭성 심화로 인하여 초래된다.
60Hz의 프레임 레이트에서 매 프레임 기간(f1~f10) 마다 픽셀들에 입력 영상의 데이터가 기입된다. 60Hz의 1 프레임 기간은 대략 16.67ms이다.
도 8에서, 30Hz progressive, 30Hz frame skip, 15Hz frame skip, 1Hz frame skip은 저속 구동 모드의 다양한 구동 방법을 보여 준다. 30Hz progressive 구동 방법에서 프레임 기간(f1~f7)이 2 배로 증가된다.
30 Hz skip 구동 방법은 기수 번째 프레임 기간(f1, f3, … f9) 동안 픽셀들에 입력 영상의 데이터를 기입하고, 짝수 프레임 기간(f2, f4, … f10) 동안 픽셀들에 새로운 데이터를 기입하지 않는다. 짝수 프레임 기간(f2, f4, … f10) 동안, 픽셀들은 이전 데이터를 유지(hold)한다. 15 Hz skip 구동 방법은 제4I(I는 양의 정수)+1 프레임 기간(f1, f5, f9) 동안 픽셀들에 입력 영상의 데이터를 기입하고, 나머지 프레임 기간(f2~f4, f6~18, f10) 동안 픽셀들에 새로운 데이터를 기입하지 않는다. 픽셀들의 데이터가 업데이트되지 않은 프레임 기간(f2~f4, f6~18, f10) 동안, 픽셀들은 이전 데이터를 유지한다. 1 Hz skip 구동 방법은 1초 단위로 픽셀들에 데이터를 기입한다. 매 초당 제1 프레임 기간(f1)에 픽셀들에 입력 영상의 데이터가 기입된다. 그 이외의 나머지 프레임 기간(f2 ~ f59) 동안, 픽셀들은 이전 데이터를 유지한다.
도 9a 및 도 9b는 소스 드라이브 IC(SIC), 멀티플렉서(MUX_A, MUX_B) 및 픽셀들(r1, g1, b1, r2, g2, b2)의 연결 관계를 보여 주는 도면들이다. 도 9a는 제N 프레임 기간(FR(N))에서 데이터 전압의 경로를 나타낸다. 도 9b는 제N+1 프레임 기간(FR(N+1))에서 데이터 전압의 경로를 나타낸다. 도 10은 멀티플렉서의 트랜지스터들과 그 동작을 보여 주는 파형도이다. 도 10에서, Vr은 적색 데이터 전압, Vg는 녹색 데이터전압, Vb는 청색 데이터 전압을 각각 나타낸다.
도 9a 및 도 9b를 참조하면, 소스 드라이브 IC(SIC)는 출력 버퍼들(BUF1, BUF2) 및 스위치 소자들(SW1~SW4)을 포함한다.
멀티플렉서(103)는 적어도 제1 및 제2 멀티플렉서(MUX_A, MUX_B)를 포함한다. 멀티플렉서(103)는 TFT 어레이와 함께 표시패널(100)의 기판 상에 형성될 수 있다. 제1 멀티플렉서(MUX_A)는 소스 드라이브 IC(SIC)의 제1 출력 채널(OUT1)을 통해 출력되는 데이터 전압을 다수의 데이터 라인들로 분배한다. 제2 멀티플렉서(MUX_B)는 소스 드라이브 IC(SIC)의 제2 출력 채널(OUT2)을 통해 출력되는 데이터 전압을 다수의 데이터 라인들로 분배한다.
제1 멀티플렉서(MUX_A)는 소스 드라이브 IC(SIC)의 제1 출력 채널(OUT1)과 기수 번째 데이터 라인들 사이에 연결되어 제N 프레임 기간(FR(N)) 또는 제N i 수평 기간(H(N))에 제1 버퍼(BUF1)를 통해 소스 드라이브 IC(SIC)로부터 입력된 제1 극성의 데이터 전압을 기수 번째 데이터 라인들로 분배한 후, 제N+1 프레임 기간(FR(N+1)) 또는 제N+1 i 수평 기간(H(N+1))에 제1 버퍼(BUF1)를 통해 소스 드라이브 IC(SIC)로부터 입력된 제2 극성의 데이터 전압을 기수 번째 데이터 라인들로 분배한다.
제2 멀티플렉서(MUX_B)는 소스 드라이브 IC(SIC)의 제2 출력 채널(OUT2)과 우수 번째 데이터 라인들 사이에 연결되어 제N 프레임 기간(FR(N)) 또는 제N i 수평 기간(H(N))에 소스 드라이브 IC(SIC)로부터 입력된 제2 극성의 데이터 전압을 우수 번째 데이터 라인들로 분배한 후, 제N+1 프레임 기간(FR(N+1)) 또는 제N+1 i 수평 기간(H(N+1))에 제2 버퍼(BUF2)를 통해 소스 드라이브 IC(SIC)로부터 입력된 제1 극성의 데이터 전압을 우수 번째 데이터 라인들로 분배한다.
소스 드라이브 IC(SIC)의 제1 버퍼(BUF1)는 정극성 서브 픽셀들에 공급된 정극성 데이터 전압을 출력한다. 제2 버퍼(BUF2)는 부극성 서브 픽셀들에 공급된 부극성 데이터 전압을 출력한다. 정극성 서브 픽셀들은 도 9a의 예에서 제N 프레임 기간(FR(N)) 또는 제N i 수평 기간 동안(H(N)) r1, b1, 및 g2 이고, 도 9b의 예에서 제N+1 프레임 기간(FR(N+1)) 또는 제N+1 i 수평 기간 동안(H(N+1)) g1, r2, 및 b2 이다. 부극성 서브 픽셀들은 도 9a의 예에서 제N 프레임 기간(FR(N)) 또는 제N i 수평 기간(H(N)) 동안 g1, r2, 및 b2 이고, 도 9b의 예에서 제N+1 프레임 기간(FR(N+1)) 또는 제N+1 i 수평 기간(H(N+1)) 동안 r1, b1, 및 g2 이다.
스위치 소자들(SW1~SW4)은 제1 버퍼(BUF1)와 제1 출력 채널(OUT1) 사이에 연결된 제1 스위치 소자(SW1), 제1 버퍼(BUF1)와 제1 출력 채널(OUT2) 사이에 연결된 제2 스위치 소자(SW2), 제2 버퍼(BUF2)와 제1 출력 채널(OUT1) 사이에 연결된 제3 스위치 소자(SW3), 및 제2 버퍼(BUF2)와 제2 출력 채널(OUT2) 사이에 연결된 제4 스위치 소자(SW4)를 포함한다.
제N 프레임 기간(FR(N)) 또는 제N i 수평 기간(H(N)) 동안, 도 9a와 같이 제1 및 제4 스위치들(SW1, SW4)이 턴-온(turn-on)된다. 이 때, 제1 스위치 소자(SW1)는 제1 버퍼(BUF1)로부터의 정극성 데이터 전압(+2.32V)을 제1 출력 채널(OUT1)에 공급한다. 제4 스위치 소자(SW4)는 제2 버퍼(BUF2)로부터의 부극성 데이터 전압(-2.32V)을 제2 출력 채널(OUT2)에 공급한다. 제1 멀티플렉서(MUX_A)는 제1 출력 채널(OUT1)을 통해 공급되는 정극성 데이터 전압을 시분할하여 정극성 서브 픽셀들(r1, b1, g2)에 연결된 데이터 라인들로 분배한다. 제2 멀티플렉서(MUX_B)는 제2 출력 채널(OUT2)을 통해 공급되는 부극성 데이터 전압을 시분할하여 부극성 서브 픽셀들(g1, r2, b2)에 연결된 데이터 라인들로 분배한다.
제N+1 프레임 기간(FR(N+1)) 또는 제N+1 i 수평 기간 동안, 도 9b와 같이 제2 및 제3 스위치들(SW2, SW3)이 턴-온된다. 이 때, 제2 스위치 소자(SW2)는 제1 버퍼(BUF1)로부터의 정극성 데이터 전압(+2.32V)을 제2 출력 채널(OUT2)에 공급한다. 제3 스위치 소자(SW3)는 제2 버퍼(BUF2)로부터의 부극성 데이터 전압(-2.32V)을 제1 출력 채널(OUT1)에 공급한다. 제1 멀티플렉서(MUX_A)는 제1 출력 채널(OUT1)을 통해 공급되는 부극성 데이터 전압을 시분할하여 부극성 서브 픽셀들(r1, b1, g2)에 연결된 데이터 라인들로 분배한다. 제2 멀티플렉서(MUX_B)는 제2 출력 채널(OUT2)을 통해 공급되는 정극성 데이터 전압을 시분할하여 정극성 서브 픽셀들(g1, r2, b2)에 연결된 데이터 라인들로 분배한다.
도 10을 참조하면, 제1 및 제2 멀티플렉서들(MUX_A, MUXB) 각각은 다수의 트랜지스터들(M1~M3)을 포함한다. 이 트랜지스터들(M1~M3)은 도 1에 도시된 픽셀의 TFT에 비하여 월등히 큰 표시패널의 부하(R,C)에 연결되어야 하기 때문에 픽셀의 TFT에 입하여 전류 구동 능력이 큰 거대 트랜지스터로 구현된다.
제1 멀티플렉서(MUX_A)는 제1 출력 채널(OUT1)과 기수 번째 데이터 라인들(S1, S3, S5) 사이에 연결될 수 있다. 제1 멀티플렉서(MUX_A)의 경우에, 제1 트랜지스터(M1)는 제1 MUX 제어신호(MUX1)가 입력되는 게이트, 제1 출력 채널(OUT1)에 연결된 드레인, 및 제1 데이터 라인(S1)을 통해 제1 컬러의 서브 픽셀(r1)에 연결된 소스를 포함한다. 제2 트랜지스터(M2)는 제2 MUX 제어신호(MUX2)가 입력되는 게이트, 제1 출력 채널(OUT1)에 연결된 드레인, 및 제5 데이터 라인(S5)을 통해 제2 컬러의 서브 픽셀(g1)에 연결된 소스를 포함한다. 제3 트랜지스터(M3)는 제3 MUX 제어신호(MUX3)가 입력되는 게이트, 제1 출력 채널(OUT1)에 연결된 드레인, 및 제3 데이터 라인(S3)을 통해 제3 컬러의 서브 픽셀(b1)에 연결된 소스를 포함한다.
MUX 제어신호들(MUX1~MUX3)은 게이트 하이 전압(VGH)으로 게이트 펄스(GATE)가 발생되는 동안 순차적으로 발생된다. 게이트 펄스(GATE)가 1 수평 기간(1H) 일 때, MUX 제어신호들(MUX1~MUX3) 각각은 대략 1/3 수평 기간의 펄스로 발생된다.
서브 픽셀들 각각의 TFT는 게이트 펄스(GATE)가 게이트 하이 전압(VGH)을 유지할 때 턴-온되어 데이터 라인을 픽셀 전극(1)에 연결한다. 따라서, 픽셀 전극(1)이 데이터 라인에 연결된 상태에서 제1 멀티플렉서(MUX_A)의 트랜지스터들(M1~M3)이 순차적으로 온/오프되어 제1 출력 채널(OUT1)로부터의 데이터 전압을 데이터 라인들(S1, S3, S5)로 시분할하여 분배한다.
제2 멀티플렉서(MUX_B)는 제2 출력 채널(OUT2)과 우수 번째 데이터 라인들(S2, S4, S6) 사이에 연결될 수 있다. 제2 멀티플렉서(MUX_B)의 경우에, 제1 트랜지스터(M1)는 제1 MUX 제어신호(MUX1)가 입력되는 게이트, 제2 출력 채널(OUT2)에 연결된 드레인, 및 제2 데이터 라인(S2)을 통해 제2 컬러의 서브 픽셀(g1)에 연결된 소스를 포함한다. 제2 트랜지스터(M2)는 제2 MUX 제어신호(MUX2)가 입력되는 게이트, 제2 출력 채널(OUT2)에 연결된 드레인, 및 제4 데이터 라인(S4)을 통해 제1 컬러의 서브 픽셀(r2)에 연결된 소스를 포함한다. 제3 트랜지스터(M3)는 제3 MUX 제어신호(MUX3)가 입력되는 게이트, 제2 출력 채널(OUT2)에 연결된 드레인, 및 제6 데이터 라인(S6)을 통해 제3 컬러의 서브 픽셀(b2)에 연결된 소스를 포함한다.
픽셀 전극(1)이 데이터 라인에 연결된 상태에서 제2 멀티플렉서(MUX_B)의 트랜지스터들(M1~M3)이 순차적으로 온/오프되어 제2 출력 채널(OUT2)로부터의 데이터 전압을 데이터 라인들(S2, S4, S6)로 시분할하여 분배한다.
도 11은 프레임간 휘도 비대칭 현상을 보여 주는 실험 결과 도면이다.
도 11의 (A) 및 (B)는 종래의 표시장치를 저속 구동 모드(30H)로 구동할 때 동일 계조에서 프레임 간에 휘도가 다르게 측정된 예이다. 종래의 표시장치에 감마 보상 전압의 기준 전원(PVDD, VDD, NVDD, Va)이 가변되지 않는다. 종래의 표시장치를 저속 구동 모드로 구동하면, 심한 경우에 (B)와 같이 15Hz 구동과 같은 저주파수로 휘도가 변하여 사용자가 플리커를 심하게 느낀다. (C)는 본 발명의 표시장치에서 감마 보상 전압의 기준 전원(PVDD, VDD, NVDD, Va)을 프레임 기간 단위로 가변할 때 프레임간 휘도를 측정한 결과이다.
도 12는 표시패널(100) 상의 휘도 측정 위치를 보여 주는 도면이다. 도 13은 휘도 측정 시스템을 보여 주는 도면이다. 도 14는 휘도 측정시 표시패널(100)에 표시되는 테스트 패턴의 일 예를 보여 주는 도면이다. 도 15는 도 14에 도시된 테스트 패턴들 각각에서 측정된 휘도를 보여 주는 실험 결과 도면이다.
도 12 내지 도 15를 참조하면, 휘도 측정 시스템은 표시패널(100)에 미리 설정된 테스트 패턴(도 14)을 표시한 상태에서 표시패널(100) 상에 소정 간격을 두고 픽셀들의 휘도를 측정한다. 휘도 측정 위치는 도 12와 같이 표시패널(100)의 상중하(top, center, bottom) 또는 좌중우(left, middle, right)일 수 있다.
휘도 측정 시스템은 도 13과 같이 광전 변환 소자(301), 증폭기(302), 계측기(303) 등을 포함한다. 광전 변환 소자(301)는 포토 다이오드(photodiode)를 포함할 수 있다. 계측기(303)는 오실로스코프(oscilloscope)로 선택될 수 있다. 도 11 및 도 15는 오실로스코프 화면 이다.
도 14를 참조하면, 표시패널(100) 상에 표시되는 테스트 패턴은 표시패널(100)의 우수 데이터 라인들에 연결된 픽셀들의 휘도를 측정하는 제1 데이터 패턴(even line pattern)과, 표시패널(100)에서 기수 데이터 라인들에 연결된 픽셀들의 휘도를 측정하는 제2 데이터 패턴(odd line pattern)을 포함한다.
제1 데이터 패턴(even line pattern)은 우수 번째 데이터 라인들에 연결된 픽셀들 중에서 휘도 비율이 높은 녹색 서브 픽셀들만 점등되도록 그 녹색 서브 픽셀들에 인가되는 고계조의 녹색 데이터를 포함한다. 이 고계조의 녹색 데이터를 제외한 다른 데이터는 최소 계조인 블랙 계조(black gray level)이다. 제1 데이터 패턴(even line pattern)의 데이터 전압이 데이터 라인들(S1~Sm)을 통해 표시패널(100)의 픽셀들에 인가되면, 우수 번째 데이터 라인들에 연결된 픽셀들 중에서 녹색 서브 픽셀들이 점등된다. 제1 데이터 패턴(even line pattern)이 표시패널(100)에 표시될 때 제2 멀티플렉서(MUX_B)를 통과한 고계조의 녹색 데이터 전압이 녹색 서브 픽셀들(g1)에 충전된다.
제2 데이터 패턴(odd line pattern)은 기수 번째 데이터 라인들에 연결된 픽셀들 중에서 휘도 비율이 높은 녹색 서브 픽셀들만 점등되도록 그 녹색 서브 픽셀들에 인가되는 고계조의 녹색 데이터를 포함한다. 이 고계조의 녹색 데이터를 제외한 다른 데이터는 최소 계조인 블랙 계조이다. 제2 데이터 패턴(odd line pattern)의 데이터 전압이 데이터 라인들(S1~Sm)을 통해 표시패널(100)의 픽셀들에 인가되면, 기수 번째 데이터 라인들에 연결된 픽셀들 중에서 녹색 서브 픽셀들이 점등된다. 제2 데이터 패턴(odd line pattern)이 표시패널(100)에 표시될 때 제1 멀티플렉서(MUX_A)를 통과한 고계조의 녹색 데이터 전압이 녹색 서브 픽셀들(g2)에 충전된다.
도 15는 종래의 표시장치에 제1 데이터 패턴(even line pattern)과 제2 데이터 패턴(odd line pattern)을 프레임 별로 시분할하여 표시한 후 휘도를 측정한 결과이다. 이 휘도 측정 결과에서 알 수 있듯이, 종래의 표시장치를 저속 구동 모드로 구성하면, 제1 멀티플렉서(MUX_A)에 연결된 서브 픽셀들의 휘도와 제2 멀티플레서(MUX_B)에 연결된 서브 픽셀들의 휘도가 비대칭인 것을 알 수 있다. 그 결과, 종래 기술의 경우에 저속 구동 모드에서 수직 크로스토크, 플리커 등으로 인하여 사용자가 화질 저하를 느낄 수 있다.
휘도 비대칭성의 원인은 멀티프렉서들(MUX_A, MUX_B)의 온/오프 동작과, 트랜지스터의 전하 채널 주입(charge channel injection) 현상에 기인한다.
도 10에서 알 수 있는 바와 같이 게이트 펄스(GATE)에 따라 턴-온된 픽셀의 TFT에 의해 픽셀 전극(1)이 데이터 라인에 연결된 상태에서 멀티플렉서(MUX_A, MUX_B)의 트랜지스터(M1~M3)이 턴-오프되어 서브 픽셀의 전압(ΔVp)이 하강한다. 이 경우, 멀티플렉서들(MUX_A, MUX_B) 간의 편차로 인하여 서브 픽셀의 전압(ΔVp)이 달라지게 되어 휘도 편차를 유발한다.
트랜지스터의 전하 채널 주입 현상은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 구현된 트랜지스터(M1~M3)가 턴-온되기 위해서, 도 16과 같이, 게이트 절연막(산화물) - 액티브층(실리콘) 인터페이스에 채널(channel)이 형성되는 것을 의미한다. 트랜지스터(M1~M3)가 턴-오프될 때에 채널을 형성하고 있던 전하(charge)가 소스와 드레인 단자를 통해 빠져 나간다. 이 때, 멀티플렉서들(MUX_A, MUX_B) 간의 편차로 인하여 전하 분배량 차이를 초래하여 서브 픽셀들의 전압(ΔVp)이 달라지게 된다.
휘도 비대칭성은 멀티플렉서들(MUX_A, MUX_B)을 구성하는 거대 트랜지스터들의 편차를 가지는 표시장치에서 심하게 나타난다. 전술한 바와 같이 멀티플렉서들(MUX_A, MUX_B)에 거대 트랜지스터(M1, M2, M3)가 필요한 이유는 데이터 라인을 통해 표시패널(100)의 모든 저항(Resistance, R)과 용량(Capacitance, C)을 포함한 부하(load)에 연결되기 때문이다. 반면에, 픽셀의 TFT는 하나의 서브 픽셀만 연결되기 때문에 작은 크기로 설계될 수 있다.
종래 기술과 같이 전원 전압(PVDD, VDD, NVDD, Va)과 감마 탭 전압들(GMA_A ~ GMA_D)이 고정되면 멀티플렉서들(MUX_A, MUX_B)의 편차로 인하여, 정극성 픽셀들과 부극성 픽셀들의 전압(ΔVp) 차를 유발하고 그 결과 동일 계조에서 픽셀들 간에 휘도 비대칭성이 보일 수 있다. 도 9a 및 도 9b에서 제1 멀티플렉서(MUX_A)로 인하여 기수 번째 데이터 라인에 인가되는 데이터 전압의 변화율을 “a”라 하고, 제2 멀티플렉서(MUX_B)로 인하여 우수 번째 데이터 라인에 인가되는 데이터 전압의 변화율을 “b”라 할 때, 소스 드라이브 IC(SIC)는 제N 프레임 기간(FR(N))에 공통 전압(Vcom) 대비 동일한 전압 차를 갖는 정극성 데이터전압(+2.32V)과 부극성 데이터 전압(-2.32V)을 출력하지만 정극성 픽셀의 전압과 부극성 픽셀의 전압이 달라진다. 도 9a와 같이 서브 픽셀 g1의 전압(ΔVp=-2.32V*b)과 서브 픽셀 g2의 전압(ΔVp=+2.32V*a)이 멀티플렉서들(MUX_A, MUX_B)의 편차로 인하여 달라진다. 소스 드라이브 IC(SIC)는 제N+1 프레임 기간(FR(N+1))에 공통 전압(Vcom) 대비 동일한 전압 차를 갖는 정극성 데이터전압(+2.32V)과 부극성 데이터 전압(-2.32V)을 출력하지만 정극성 픽셀의 전압과 부극성 픽셀의 전압이 달라진다. 도 9b와 같이 서브 픽셀 g1의 전압(ΔVp=+2.32V*a)과 서브 픽셀 g2의 전압(ΔVp=-2.32V*a)이 멀티플렉서들(MUX_A, MUX_B)의 편차로 인하여 달라진다. 이는 매 프레임 마다 동일 계조에서 정극성 픽셀과 부극성 픽셀의 휘도 차이를 유발한다.
본 발명은 표시장치의 휘도 비대칭성을 보상하기 위하여, 전원 전압(PVDD, VDD, NVDD, Va) 중 적어도 하나 이상을 조정한다. 그 결과, 동일 계조에서 정극성 픽셀들에 인가되는 정극성 데이터 전압과 부극성 픽셀들에 인가되는 데이터 전압이 공통 전압 대비 동일한 전압차를 가지기 때문에 그 픽셀들의 휘도가 동일하게 되다.
도 9a 및 도 9b와 같이 제1 멀티플렉서(MUX_A)에 기수 번째 데이터 라인들이 연결되고, 제2 멀티플렉서(MUX_B)에 우수 번째 데이터 라인들이 연결되는 경우에, 본 발명은 도 17의 예와 같이 기수 번째 데이터 라인들에 인가되는 제1 극성(정극성 또는 부극성)의 데이터 전압을 우수 번째 데이터 라인들에 인가되는 제2 극성(부극성 또는 정극성)의 데이터 전압을 기준으로 조정할 수 있다.
도 17의 예에서, 제N 프레임 기간(FR(N)) 또는 제N i 수평 기간(H(N)) 동안, 멀티플렉서들(MUX_A, MUX_B) 간의 편차로 인하여 공통 전압(Vcom)이 0V일 때 동일 계조에서 부극성 데이터 전압 -3V이고, 정극성 데이터 전압이 +2.95V이다. 본 발명은 제N 프레임 기간(FR(N)) 또는 제N i 수평 기간(H(N)) 동안, PVDD 또는 VDD를 조정하여 기수 번째 데이터 라인들에 공급되는 정극성 데이터 전압 +2.95 V를 +3 V로 조정한다. 제N+1 프레임 기간(FR(N+1)) 또는 제N i 수평 기간(H(N+1)) 동안, 동일 계조에서 부극성 데이터 전압 -2.95V이고, 정극성 데이터 전압이 +3V이다. 본 발명은 제N 프레임 기간(FR(N)) 또는 제N i 수평 기간(H(N)) 동안, NVDD 또는 Va를 조정하여 기수 번째 데이터 라인들에 공급되는 부극성 데이터 전압 -2.95 V를 -3 V로 조정한다.
도 18은 소정 시간 주기로 가변되는 PVDD(또는 VDD)와 NVDD(또는 Va)를 보여 준다. 도 18에서 제N+ 프레임 기간(FR(N+)) 또는 제N i 수평 기간(H(N+1))에 PVDD(또는 VDD)이 낮아지는 예이지만 이에 한정되지 않는다. 제N+ 프레임 기간(FR(N+)) 또는 제N i 수평 기간(H(N+1))에 NVDD(또는 Va)이 낮아지는 것에 한정되지 않는다. 전술한 기수 번째 데이터 라인들에 연결된 픽셀들과, 우수 번째 데이터 라인들에 연결된 픽셀들의 휘도 측정 결과에 따라 전원 전압(PVDD, VDD, NVDD, Va)의 가변 방향과 가변 크기가 달라질 수 있다.
본 발명은 전술한 바와 같이 기수 번째 데이터 라인에 연결된 픽셀들과 우수 번째 데이터라인에 연결된 픽셀의 휘도 측정 결과를 바탕으로, 기수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(a)과 우수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(b)을 바탕으로 전원 전압(PVDD, VDD, NVDD, Va)을 가변한다.
휘도 측정 시스템은 전술한 휘도 측정 실험을 바탕으로 b/a를 산출하고, b/a를 타이밍 콘트롤러(105)에 연결된 메모리에 저장한다. 타이밍 콘트롤러(105)의 연산 회로는 메모리에 저장된 b/a를 전원 전압(PVDD, VDD, NVDD, Va) 들 각각의 전압 레벨을 지시하는 전원 데이터(VDD_DATA)에 곱하여 전원 전압(PVDD, VDD, NVDD, Va)을 조정할 수 있다.
기수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(a)과 우수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(b) 각각은 전술한 도 11 내지 도 15의 휘도 측정 실험을 통해 측정될 수 있다.
기수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(a)은 제2 데이터 패턴(odd line pattern)의 데이터 전압을 데이터 라인들에 인가하여 특정 계조에서 픽셀들에서 최대 휘도가 측정될 때의 데이터 전압으로 측정될 수 있다. 우수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(b)은 제1 데이터 패턴(even line pattern)의 데이터 전압을 데이터 라인들에 인가하여 특정 계조에서 픽셀들에서 최대 휘도가 측정될 때의 데이터 전압으로 측정될 수 있다. 제1 데이터 패턴(even line pattern)의 우수 번째 녹색 서브 픽셀의 계조와, 제2 데이터 패턴(odd line pattern)의 기수 번째 녹색 서브 픽셀의 계조는 동일 계조 예를 들면, 계조 “127”이다. 제1 데이터 패턴(even line pattern)의 휘도는 우수 번째 프레임 기간에 측정되고, 제2 데이터 패턴(odd line pattern)의 휘도는 기수 번째 프레임 기간에 측정될 수 있으나 이에 한정되지 않는다. b/a는 우수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(b)에 대한 기수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(a)의 비율(b/a)로서 휘도 측정 시스템에서 계산되어 타이밍 콘트롤러(105)의 메모리에 저장된다.
도 17과 같은 경우에, b/a = 3V/2.95V 이다. 본 발명은 제N 프레임 기간(FR(N)) 또는 제N i 수평 기간(H(N))에 PVDD(또는 VDD)를 PVDD = 5V x 3V/2.95V = 5.08V으로 조정한다. 그 결과, 기수 번째 데이터 라인에 연결된 정극성 픽셀들의 전압은 2.95V로부터 3V로 변경된다.
도 19a 내지 도 21b는 정극성 픽셀 전압의 변화율과 부극성 픽셀 전압의 변화율의 비(b/a)를 바탕으로 고전위 전원 전압과 저전위 전원 전압을 조정하는 예를 보여 주는 도면들이다.
도 19a 및 도 19b를 참조하면, 이 실시예는 제N 프레임 기간(FR(N)) 또는 제N i 수평 기간(H(N))에 VDD에 b/a를 곱하여 VDD를 조정함으로써 정극성 픽셀들에 인가되는 정극성 데이터 전압을 + V*b로 조정한 예이다. 그 결과, 제N 프레임 기간(FR(N)) 또는 제N i 수평 기간(H(N))에 동일 계조에서 정극성 픽셀 전압(+V * b)들과 부극성 픽셀 전압(-V * b)이 동일하게 조정되어 그 픽셀들 간의 휘도가 동일하게 된다.
도 20a 및 도 20b를 참조하면, 이 실시예는 제N 프레임 기간(FR(N)) 또는 제N i 수평 기간(H(N))에 PVDD(또는 VDD)에 b/a를 곱하여 PVDD(또는 VDD)를 조정함으로써 정극성 픽셀들에 인가되는 정극성 데이터 전압을 + V*b로 조정한다. 이어서, 이 실시예는 제N+1 프레임 기간(FR(N+1)) 또는 제N+1 i 수평 기간(H(N+1))에 NVDD(또는 Va)에 b/a를 곱하여 NVDD(또는 Va)를 조정함으로써 부극성 픽셀들에 인가되는 부극성 데이터 전압을 -V*b로 조정한다. 이 실시예는 모든 프레임 기간 동안 동일 계조에서 정극성 픽셀 전압(+V * b)들과 부극성 픽셀 전압(-V * b)이 동일하게 조정되어 그 픽셀들 간의 휘도가 동일하게 된다.
도 21a 및 도 21b는 도 9a 및 도 9b의 휘도 비대칭성을 보상하기 위하여 제N 프레임 기간(FR(N)) 또는 제N i 수평 기간(H(N))에 PVDD(또는 VDD)에 b/a를 곱하여 정극성 데이터 전압을 조정한 후에, 제N+1 프레임 기간(FR(N+1)) 또는 제N+1 i 수평 기간(H(N+1))에 NVDD(또는 Va)에 b/a를 곱하여 부극성 데이터 전압을 조정한 예이다.
다른 실시예로서, 전원 전압(PVDD, VDD, NVDD, Va)과 함께 감마 탭 전압(GMA_A ~ GMA_B)을 함께 조정할 수도 있다.
본 발명은 도 11 내지 도 15의 휘도 측정 실험에서 표시패널의 화면 위치를 다르게 하여 기수 번째 데이터 라인에 연결된 픽셀의 휘도와, 우수 번째 데이터 라인에 연결된 픽셀의 휘도를 다르게 측정하여, 그 측정 결과를 바탕으로 화면 위치 각각에서 휘도 비대칭을 보상할 수 있는 최적화된 전압으로 전원 전압(PVDD, VDD, NVDD, Va)을 제어할 수 있다.
도 22는 도 12에서 화면의 상(top), 중(center), 하(bottom)의 위치 별로 전원 전압(PVDD, VDD, NVDD, Va)을 다르게 조정한 예이다. 도 23은 도 12에서 화면의 좌(left), 중(middle), 우(right)의 위치 별로 전원 전압(PVDD, VDD, NVDD, Va)을 다르게 조정한 예이다. 이렇게 화면 위치 별도 전원 전압(PVDD, VDD, NVDD, Va)을 다르게 하기 위하여, 도 24에 도시된 바와 같이 소스 드라이브 IC들(SIC) 각각에 전원 전압(PVDD1, PVDD2, PVDD3)이 독립적으로 인가될 수 있다. 도면에서 생략되었지만, VDD, NVDD, Va 등 다른 전원 전압과 감마 탭 전압(GMA_A ~ GMA_D)이 소스 드라이브 IC별(SIC)로 독립적으로 인가될 수 있다. 물론, 도 22 및 도 23의 실시예는 전술한 도 17 내지 도 21b의 실시예들과 함께 적용될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 102 : 데이터 구동부
103 : 멀티플렉서 104 : 게이트 구동부
105 : 타이밍 콘트롤러 106 : 모듈 전원부
107 : 감마 보상 전압 발생부

Claims (13)

  1. 데이터 라인들과 게이트 라인들이 교차되고, 픽셀들이 매트릭스 형태로 배치된 표시패널;
    제1 전원 전압과 제2 전원 전압을 발생하는 모듈 전원부;
    상기 제1 전원 전압과 제2 전원 전압을 분압하여 상기 제1 전원 전압과 상기 제2 전원 전압 사이에서 감마 보상 전압들을 발생하는 감마 보상 전압 발생부;
    입력 영상의 데이터를 상기 감마 보상 전압들로 변환하여 데이터 전압을 출력하는 데이터 구동부; 및
    상기 데이터 구동부로부터 출력된 데이터 전압을 다수의 데이터 라인들로 분배하는 멀티플렉서를 구비하고,
    상기 모듈 전원부는 프레임 기간 단위 또는 수평 기간 단위로 상기 제1 전원 전압과 상기 제2 전원 전압을 교대로 변경하는 액정표시장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 및 제2 전원 전압 각각의 전압 레벨을 지시하는 전원 데이터를 출력하고 상기 데이터 구동부에 상기 입력 영상의 데이터를 전송하는 타이밍 콘트롤러를 더 구비하고,
    상기 모듈 전원부는 상기 전원 데이터에 응답하여 상기 제1 및 제2 전원 전압 각각의 전압을 조정하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 멀티플렉서는,
    상기 데이터 구동부의 제1 출력 채널과 기수 번째 데이터 라인들 사이에 연결되어 제N(N은 양의 정수) 프레임 기간 또는 제N i(i는 1 또는 2) 수평 기간에 상기 데이터 구동부로부터 입력된 제1 극성의 데이터 전압을 상기 기수 번째 데이터 라인들로 분배한 후, 제N+1 프레임 기간 또는 제N+1 i 수평 기간에 상기 데이터 구동부로부터 입력된 제2 극성의 데이터 전압을 상기 기수 번째 데이터 라인들로 분배하는 제1 멀티플렉서; 및
    상기 데이터 구동부의 제2 출력 채널과 우수 번째 데이터 라인들 사이에 연결되어 상기 제N 프레임 기간 또는 제N i 수평 기간에 상기 데이터 구동부로부터 입력된 제2 극성의 데이터 전압을 상기 우수 번째 데이터 라인들로 분배한 후, 상기 제N+1 프레임 기간 또는 상기 제N+1 i 수평 기간에 상기 데이터 구동부로부터 입력된 제1 극성의 데이터 전압을 상기 우수 번째 데이터 라인들로 분배하는 제2 멀티플렉서를 포함하는 액정표시장치.
  5. 제 3 항에 있어서,
    상기 타이밍 콘트롤러는,
    우수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(b)에 대한 기수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(a)의 비율(b/a)을 상기 전원 데이터에 곱하여 상기 제1 전원 전압과 상기 제2 전원 전압들 각각을 조정하는 액정표시장치.
  6. 제 1 항에 있어서,
    상기 표시패널은 1Hz ~ 30Hz 범위의 프레임 레이트로 구동 가능한 액정표시장치.
  7. 데이터 라인들과 게이트 라인들이 교차되고, 픽셀들이 매트릭스 형태로 배치된 표시패널;
    제1 전원 전압과 제2 전원 전압을 발생하는 모듈 전원부;
    상기 제1 전원 전압과 제2 전원 전압을 분압하여 상기 제1 전원 전압과 상기 제2 전원 전압 사이에서 정극성 감마 보상 전압과 부극성 감마 보상 전압을 발생하는 감마 보상 전압 발생부;
    입력 영상의 데이터를 상기 정극성 감마 보상 전압과 상기 부극성 감마 보상 전압으로 변환하여 정극성 데이터 전압과 부극성 데이터 전압을 출력하는 데이터 구동부; 및
    상기 데이터 구동부로부터 출력된 정극성 데이터 전압과 부극성 데이터 전압을 다수의 데이터 라인들로 분배하는 멀티플렉서를 구비하고,
    상기 모듈 전원부는,
    제N(N은 양의 정수) 프레임 기간 또는 제N i(i는 1 또는 2) 수평 기간에 상기 제1 전원 전압 및 상기 정극성 감마 보상 전압을 조정하고,
    제N+1 프레임 기간 또는 제N+1 i 수평 기간에 상기 제2 전원 전압 및 상기 부극성 감마 보상 전압을 조정하고,
    상기 제1 전원 전압 및 상기 정극성 감마 보상 전압은 상기 제2 전원 전압 및 상기 부극성 감마 보상 전압과 교대로 조정되는 액정표시장치.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 데이터 라인들에 공급되는 정극성 데이터 전압이 상기 제1 전원 전압 및 상기 정극성 감마 보상 전압을 따라 가변되고,
    상기 데이터 라인들에 공급되는 부극성 데이터 전압이 상기 제2 전원 전압 및 상기 부극성 감마 보상 전압을 따라 가변되는 액정표시장치.
  10. 제1 및 제2 전원 전압을 발생하는 단계;
    상기 제1 전원 전압과 제2 전원 전압을 분압하여 상기 제1 전원 전압과 상기 제2 전원 전압 사이에서 감마 보상 전압들을 발생하는 단계;
    입력 영상의 데이터를 상기 감마 보상 전압들로 변환하여 데이터 전압을 출력하는 단계;
    멀티플렉서를 이용하여 상기 데이터 전압을 표시패널의 데이터 라인들로 분배하는 단계; 및
    프레임 기간 단위 또는 수평 기간 단위로 상기 제1 전원 전압과 상기 제2 전원 전압을 교대로 변경하는 단계를 포함하는 액정표시장치의 구동 방법.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 제1 및 제2 전원 전압 각각의 전압 레벨을 지시하는 전원 데이터를 발생하는 단계; 및
    우수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(b)에 대한 기수 번째 데이터 라인에 연결된 픽셀 전압의 변화율(a)의 비율(b/a)을 상기 전원 데이터에 곱하여 상기 제1 및 제2 전원 전압들 각각을 조정하는 단계를 더 포함하는 액정표시장치의 구동 방법.
  13. 제 10 항에 있어서,
    상기 표시패널은 1Hz ~ 30Hz 범위의 프레임 레이트로 구동 가능한 액정표시장치의 구동 방법.
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