KR102116034B1 - 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터 및 이를 포함하는 표시 장치 - Google Patents

비선형 감마 보상 전류 모드 디지털-아날로그 컨버터 및 이를 포함하는 표시 장치 Download PDF

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Abstract

비선형 감마 보상 전류 모드 디지털-아날로그 컨버터는 디지털 신호, 제1 기준 전압 및 감마 조정 전압이 입력되고, 일정한 양의 기준 전류를 접지로 흘려보내고, 상기 디지털 신호 및 상기 감마 조정 전압에 의해 제1 전류 출력단에 흐르는 제1 전류가 결정되는 제1 디지털-아날로그 컨버터 블록, 및 상기 디지털 신호, 제2 기준 전압 및 접지 전압이 입력되고, 상기 제1 디지털-아날로그 컨버터로 상기 제1 전류를 흘려보내고, 상기 디지털 신호 및 상기 제1 전류에 의해 제2 전류 출력단에 흐르는 제2 전류가 결정되는 제2 디지털-아날로그 컨버터 블록을 포함한다.

Description

비선형 감마 보상 전류 모드 디지털-아날로그 컨버터 및 이를 포함하는 표시 장치{NON-LINEAR GAMMA COMPENSATION CURRENT MODE DIGITAL-ANALOG CONVERTOR AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터 및 이를 포함하는 표시 장치에 관한 것이다.
유기 발광 표시 장치는 전류 또는 전압에 의해 휘도가 제어되는 유기 발광 다이오드(Organic Light Emitting Diode, OLED)를 이용한다. 유기 발광 다이오드는 전계를 형성하는 양극층 및 음극층, 전계에 의해 발광하는 유기 발광 재료를 포함한다.
통상적으로, 유기 발광 표시 장치는 유기 발광 다이오드를 구동하는 방식에 따라 패시브 매트릭스 방식과 액티브 매트릭스 방식으로 분류된다. 패시브 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는 방식이다. 액티브 매트릭스 방식은 박막 트랜지스터와 커패시터를 유기 발광 다이오드에 연결하고 커패시터에 의해 전압을 유지하도록 하는 구동 방식이다. 이때, 커패시터에 전압을 유지시키기 위해 인가되는 신호의 형태에 따라 액티브 매트릭스 방식은 전압 기입(voltage programming) 방식과 전류 기입(current programming) 방식으로 나누어진다.
종래의 전압 기입 방식의 화소 회로에서는 제조 공정의 불균일성에 의해 생기는 박막 트랜지스터의 문턱 전압(threshold voltage) 및 캐리어(carrier)의 이동도(mobility)의 편차로 인해 고계조를 얻기 어렵다는 문제점이 있다. 이에 반해 전류 기입 방식의 화소 회로에서는 화소 회로에 전류를 공급하는 전류원이 패널 전체를 통해 균일하다고 하면 각 화소 내의 구동 트랜지스터가 불균일한 전압-전류 특성을 갖는다 하더라도 균일한 표시 특성을 얻을 수 있다.
이러한 전류 기입 방식의 화소를 이용하여 표시 장치를 구현하는 경우, 계조 데이터를 계조 전류로 변환하여 화소 회로에 인가하는 디지털-아날로그 컨버터가 필요하게 된다. 계조 데이터를 계조 전류로 변환하는 경우 디지털-아날로그 컨버터는 표시 패널의 특성을 고려하여 계조 데이터에 대하여 감마 보정을 수행하여야 한다.
표시 패널의 감마 특성은 계조 데이터에 대해 비선형적인 반면, 종래의 디지털-아날로그 컨버터는 계조 데이터에 대해 선형적인 계조 전류를 출력하였다. 이러한 경우, 표시 패널에 원하는 계조의 영상이 표시되지 않게 되고 화질이 저하되는 문제가 발생하게 된다.
본 발명이 해결하고자 하는 기술적 과제는 비선형 감마 보상이 수행된 계조 전류를 출력할 수 있는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터 및 이를 포함하는 표시 장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터는 디지털 신호, 제1 기준 전압 및 감마 조정 전압이 입력되고, 일정한 양의 기준 전류를 접지로 흘려보내고, 상기 디지털 신호 및 상기 감마 조정 전압에 의해 제1 전류 출력단에 흐르는 제1 전류가 결정되는 제1 디지털-아날로그 컨버터 블록, 및 상기 디지털 신호, 제2 기준 전압 및 접지 전압이 입력되고, 상기 제1 디지털-아날로그 컨버터로 상기 제1 전류를 흘려보내고, 상기 디지털 신호 및 상기 제1 전류에 의해 제2 전류 출력단에 흐르는 제2 전류가 결정되는 제2 디지털-아날로그 컨버터 블록을 포함한다.
상기 제1 디지털-아날로그 컨버터 블록은, 상기 제1 전류 출력단에 연결되어 있는 복수의 제1 스위치, 전원 전압에 연결되어 있는 복수의 제2 스위치, 및 상기 제1 기준 전압에 게이트 전극이 연결되고, 상기 복수의 제1 스위치 및 복수의 제2 스위치와 상기 기준 전류가 흐르는 기준 전류단 사이에 연결되어 있는 복수의 비트 전류 트랜지스터를 포함할 수 있다.
상기 제1 디지털-아날로그 컨버터 블록은, 상기 제1 기준 전압에 게이트 전극이 연결되고, 상기 전원 전압과 상기 기준 전류단 사이에 연결되어 있는 단위 전류 트랜지스터를 더 포함할 수 있다.
상기 제1 디지털-아날로그 컨버터 블록은, 상기 감마 조정 전압에 게이트 전극이 연결되고, 상기 제1 전류 출력단과 상기 기준 전류단 사이에 연결되어 있는 감마 조정 트랜지스터를 더 포함할 수 있다.
상기 복수의 제1 스위치는 상기 디지털 신호에 응답하여 온-오프되고, 상기 복수의 제2 스위치는 상기 디지털 신호의 역상 신호에 응답하여 온-오프될 수 있다.
상기 단위 전류 트랜지스터는 상기 기준 전압에 대응하여 단위 전류를 흘릴 수 있다.
상기 복수의 비트 전류 트랜지스터는 상기 디지털 신호에 대응하여 배열된 위치에 따라 상기 단위 전류의 2n-1 배만큼의 전류를 흘리도록 설정될 수 있다.
상기 복수의 비트 전류 트랜지스터는 상기 디지털 신호에 대응하여 배열된 위치에 따라 채널 폭과 길이의 비가 상기 단위 전류 트랜지스터의 채널 폭과 길이의 비의 2n-1 배로 설정될 수 있다.
상기 감마 조정 트랜지스터의 채널 폭과 길이의 비는 상기 단위 전류 트랜지스터의 채널 폭과 길이의 비의 2n 배로 설정될 수 있다.
상기 제2 디지털-아날로그 컨버터 블록은, 상기 제1 디지털-아날로그 컨버터 블록과 동일하게 구성되고, 상기 제2 디지털-아날로그 컨버터 블록의 감마 조정 트랜지스터의 게이트 전극에는 상기 접지 전압이 인가될 수 있다.
상기 감마 조정 전압이 조정됨에 따라 상기 기준 전류가 상기 복수의 비트 전류 트랜지스터로 흐르는 전류 및 상기 감마 조정 트랜지스터로 흐르는 전류로 나뉘는 비율이 조정될 수 있다.
상기 디지털 신호, 제3 기준 전압 및 접지 전압이 입력되고, 상기 제2 디지털-아날로그 컨버터로 상기 제2 전류를 흘려보내고, 상기 디지털 신호 및 상기 제2 전류에 의해 제3 전류 출력단에 흐르는 제3 전류가 결정되는 제3 디지털-아날로그 컨버터 블록을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소, 및 디지털의 영상 신호를 아날로그의 계조 전류로 변환하는 디지털-아날로그 컨버터를 포함하고, 상기 복수의 화소에 연결된 복수의 데이터 라인에 상기 계조 전류를 인가하는 데이터 구동부를 포함하고, 상기 디지털-아날로그 컨버터는, 상기 영상 신호, 제1 기준 전압 및 감마 조정 전압이 입력되고, 일정한 양의 기준 전류를 접지로 흘려보내고, 상기 영상 신호 및 상기 감마 조정 전압에 의해 제1 전류 출력단에 흐르는 제1 전류가 결정되는 제1 디지털-아날로그 컨버터 블록, 및 상기 영상 신호, 제2 기준 전압 및 접지 전압이 입력되고, 상기 제1 디지털-아날로그 컨버터로 상기 제1 전류를 흘려보내고, 상기 영상 신호 및 상기 제1 전류에 의해 제2 전류 출력단에 흐르는 제2 전류가 결정되는 제2 디지털-아날로그 컨버터 블록을 포함한다.
상기 제1 디지털-아날로그 컨버터 블록은, 상기 제1 전류 출력단에 연결되어 있는 복수의 제1 스위치, 전원 전압에 연결되어 있는 복수의 제2 스위치, 및 상기 제1 기준 전압에 게이트 전극이 연결되고, 상기 복수의 제1 스위치 및 복수의 제2 스위치와 상기 기준 전류가 흐르는 기준 전류단 사이에 연결되어 있는 복수의 비트 전류 트랜지스터를 포함할 수 있다.
상기 제1 디지털-아날로그 컨버터 블록은, 상기 제1 기준 전압에 게이트 전극이 연결되고, 상기 전원 전압과 상기 기준 전류단 사이에 연결되어 있는 단위 전류 트랜지스터를 더 포함할 수 있다.
상기 제1 디지털-아날로그 컨버터 블록은, 상기 감마 조정 전압에 게이트 전극이 연결되고, 상기 제1 전류 출력단과 상기 기준 전류단 사이에 연결되어 있는 감마 조정 트랜지스터를 더 포함할 수 있다.
상기 복수의 제1 스위치는 상기 영상 신호에 응답하여 온-오프되고, 상기 복수의 제2 스위치는 상기 영상 신호의 역상 신호에 응답하여 온-오프될 수 있다.
상기 단위 전류 트랜지스터는 상기 기준 전압에 대응하여 단위 전류를 흘릴 수 있다.
상기 감마 조정 전압이 조정됨에 따라 상기 기준 전류가 상기 복수의 비트 전류 트랜지스터로 흐르는 전류 및 상기 감마 조정 트랜지스터로 흐르는 전류로 나뉘는 비율이 조정될 수 있다.
상기 디지털-아날로그 컨버터는, 상기 영상 신호, 제3 기준 전압 및 접지 전압이 입력되고, 상기 제2 디지털-아날로그 컨버터로 상기 제2 전류를 흘려보내고, 상기 영상 신호 및 상기 제2 전류에 의해 제3 전류 출력단에 흐르는 제3 전류가 결정되는 제3 디지털-아날로그 컨버터 블록을 더 포함할 수 있다.
별도의 LUT(look up table) 없이 비선형 감마 보상이 수행된 계조 전류를 생성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 디지털-아날로그 컨버터 블록을 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 데이터 구동부에 포함되는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터의 감마 곡선을 나타내는 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터를 나타내는 블록도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(10)는 신호 제어부(100), 주사 구동부(200), 데이터 구동부(300), 전원 공급부(400) 및 표시부(600)를 포함한다.
신호 제어부(100)는 외부 장치로부터 입력되는 영상 신호(ImS) 및 동기 신호를 수신한다. 영상 신호(ImS)는 복수의 화소의 휘도(luminance) 정보를 담고 있다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가지고 있다. 동기 신호는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 메인 클록 신호(MCLK)를 포함한다.
신호 제어부(100)는 영상 신호(ImS), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 메인 클록 신호(MCLK)에 따라 제1 내지 제3 구동 제어신호(CONT1 내지 CONT3) 및 영상 데이터(ImD)를 생성한다. 신호 제어부(100)는 수직 동기 신호(Vsync)에 따라 프레임 단위로 영상 신호(ImS)를 구분하고, 수평 동기 신호(Hsync)에 따라 주사 라인 단위로 영상 신호(ImS)를 구분하여 영상 데이터(ImD)를 생성한다. 신호 제어부(100)는 영상 데이터(ImD)를 제1 구동 제어신호(CONT1)와 함께 데이터 구동부(300)로 전달한다.
표시부(600)는 복수의 화소를 포함하는 표시 영역이다. 표시부(600)에는 대략 행 방향으로 연장되어 서로가 거의 평행한 복수의 주사 라인, 대략 열 방향으로 연장되어 서로가 거의 평행한 복수의 데이터 라인, 복수의 전원 라인이 복수의 화소에 연결되도록 형성된다. 복수의 화소는 대략 행렬의 형태로 배열된다.
주사 구동부(200)는 복수의 주사 라인에 연결되고, 제2 구동 제어신호(CONT2)에 따라 복수의 주사 신호(S[1]~S[n])를 생성한다. 주사 구동부(200)는 복수의 주사 신호(S[1]~S[n])를 복수의 주사 라인에 순차적으로 인가할 수 있다.
데이터 구동부(300)는 복수의 데이터 라인에 연결되고, 제1 구동 제어신호(CONT1)에 따라 입력된 영상 데이터(ImD)를 샘플링 및 홀딩하고, 복수의 데이터 라인 각각에 복수의 데이터 신호(data[1]~data[m])를 인가한다. 영상 데이터(ImD)는 디지털 신호이다. 데이터 구동부(300)는 영상 데이터(ImD)를 아날로그의 계조 전류로 변환하는 적어도 하나의 디지털-아날로그 컨버터를 포함하고, 영상 데이터(ImD)에 대응하는 계조 전류를 생성한다. 계조 전류가 데이터 신호(data[1]~data[m])로서 출력된다.
전원 공급부(400)는 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 복수의 화소에 연결된 복수의 전원 라인에 공급한다. 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)은 화소의 구동 전류를 제공한다. 전원 공급부(400)는 제3 구동 제어신호(CONT3)에 따라 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS) 중 적어도 어느 하나의 전압 레벨을 변동할 수 있다.
이하, 데이터 구동부(300)에 포함되는 디지털-아날로그 컨버터에 대하여 설명한다.
도 2는 본 발명의 일 실시예에 따른 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터를 나타내는 블록도이다. 도 3은 본 발명의 일 실시예에 따른 디지털-아날로그 컨버터 블록을 나타내는 회로도이다.
도 2 및 3을 참조하면, 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터(310)는 제1 디지털-아날로그 컨버터 블록(310-1) 및 제2 디지털 아날로그 컨버터 블록(310-2)을 포함한다.
제1 디지털-아날로그 컨버터 블록(310-1)에는 n 비트의 디지털 신호(B<(n-1):0), 제1 기준 전압(Vb) 및 감마 조정 전압(Vgc)이 입력된다. n 비트의 디지털 신호(B<(n-1):0)는 n 비트의 영상 데이터(ImD)일 수 있다. 제1 디지털-아날로그 컨버터 블록(310-1)은 일정한 양의 기준 전류(Iref)를 접지로 흘려보내는 바이어스 회로(311)에 연결되고, 바이어스 회로(311)에 의해 제1 디지털-아날로그 컨버터 블록(310-1)으로부터 접지로 기준 전류(Iref)가 흐르게 된다.
제2 디지털-아날로그 컨버터 블록(310-2)에는 n 비트의 디지털 신호(B<(n-1):0), 제2 기준 전압(Vb') 및 접지 전압(GND)이 입력된다. 제1 디지털-아날로그 컨버터 블록(310-1)과 제2 디지털-아날로그 컨버터 블록(310-2)에는 동일한 n 비트의 디지털 신호(B<(n-1):0)가 입력될 수 있다. 제2 기준 전압(Vb')은 제1 기준 전압(Vb)과 다른 레벨 전압으로 설정될 수도 있고, 동일한 레벨 전압으로 설정될 수도 있다. 제1 기준 전압(Vb)과 제2 기준 전압(Vb')은 일정한 전압일 수 있다.
제2 디지털-아날로그 컨버터 블록(310-2)으로부터 제1 디지털-아날로그 컨버터 블록(310-1)의 전류 출력단으로 제1 전류(Iout)가 흐른다. 그리고 제2 디지털-아날로그 컨버터 블록(310-2)의 전류 출력단에는 제2 전류(Idac,out)가 흐른다.
제1 전류(Iout)의 전류량은 제1 디지털-아날로그 컨버터 블록(310-1)에 입력되는 n 비트의 디지털 신호(B<(n-1):0), 감마 조정 전압(Vgc) 및 기준 전류(Iref)에 의해 결정된다. 기준 전류(Iref)는 일정한 전류량으로 정해지므로, 제1 전류(Iout)의 전류량은 n 비트의 디지털 신호(B<(n-1):0) 및 감마 조정 전압(Vgc)에 의해 결정된다.
제2 전류(Idac,out)의 전류량은 제2 디지털-아날로그 컨버터 블록(310-2)에 입력되는 n 비트의 디지털 신호(B<(n-1):0) 및 제1 전류(Iout)에 의해 결정된다. 제1 전류(Iout)의 전류량은 n 비트의 디지털 신호(B<(n-1):0) 및 감마 조정 전압(Vgc)에 의해 결정되므로, 결국 제2 전류(Idac,out)의 전류량은 n 비트의 디지털 신호(B<(n-1):0)에 대해 일종의 감마 형태의 비선형적으로 변동하게 된다.
제2 전류(Idac,out)가 표시 장치(10)의 계조 전류로서 출력된다. 즉, 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터(310)를 통해 비선형 감마 보상이 수행된 계조 전류가 생성될 수 있다. 따라서, 데이터 구동부(300)에는 감마 보상을 위한 별도의 LUT(look up table)이 필요없게 된다.
이제, 제1 디지털-아날로그 컨버터 블록(310-1) 및 제2 디지털-아날로그 컨버터 블록(310-2)의 구성에 대하여 설명한다.
제1 디지털-아날로그 컨버터 블록(310-1)은 복수의 스위치(Sw(0)~Sw(n-1), Sw(0)'~Sw(n-1)') 및 복수의 트랜지스터(Mg, Ma, M0~M(n-1))를 포함한다.
복수의 스위치(Sw(0)~Sw(n-1), Sw(0)'~Sw(n-1)')는 n 비트의 디지털 신호(B<(n-1):0)에 응답하여 온-오프되는 복수의 제1 스위치(Sw(0)~Sw(n-1)) 및 n 비트의 디지털 신호(B<(n-1):0)의 역상 신호에 응답하여 온-오프되는 복수의 제2 스위치(Sw(0)'~Sw(n-1)')를 포함한다. 예를 들어, n 비트의 디지털 신호(B<(n-1):0)에서 LSB(least significant bit)의 비트 값은 Sw(0) 스위치에 입력되고, MSB(most significant bit)의 비트 값은 Sw(n-1) 스위치에 입력되는 방식으로, n 비트의 디지털 신호(B<(n-1):0)의 비트 값이 대응하는 위치의 스위치(Sw(0)~Sw(n-1))에 입력된다. 그리고 n 비트의 디지털 신호(B<(n-1):0)의 역상 신호에서 LSB의 비트 값은 Sw(0)' 스위치에 입력되고, MSB의 비트 값은 Sw(n-1)' 스위치에 입력되는 방식으로, n 비트의 디지털 신호(B<(n-1):0)의 역상 신호의 비트 값이 대응하는 위치의 스위치(Sw(0)'~Sw(n-1)')에 입력된다. 복수의 스위치(Sw(0)~Sw(n-1), Sw(0)'~Sw(n-1)')는 입력되는 비트 값이 1일 때 턴 온되고, 입력되는 비트 값이 0일 때 턴 오프될 수 있다.
복수의 트랜지스터(Mg, Ma, M0~M(n-1))는 감마 조정 트랜지스터(Mg), 단위 전류 트랜지스터(Ma) 및 복수의 비트 전류 트랜지스터(M0~M(n-1))를 포함한다.
감마 조정 트랜지스터(Mg)는 감마 조정 전압(Vgc)이 인가되는 게이트 전극, 제1 전류(Iout)가 흐르는 전류 출력단에 연결되어 있는 일 전극 및 기준 전류(Iref)가 흐르는 기준 전류단에 연결되어 있는 타 전극을 포함한다.
단위 전류 트랜지스터(Ma)는 기준 전압(Vb)에 연결되어 있는 게이트 전극, 전원 전압(Vdd)에 연결되어 있는 일 전극 및 기준 전류단에 연결되어 있는 타 전극을 포함한다.
복수의 비트 전류 트랜지스터(M0~M(n-1)) 각각은 기준 전압(Vb)에 연결되어 있는 게이트 전극, 복수의 스위치(Sw(0)~Sw(n-1), Sw(0)'~Sw(n-1)')에 연결되어 있는 일 전극 및 기준 전류단에 연결되어 있는 타 전극을 포함한다.
복수의 제1 스위치(Sw(0)~Sw(n-1)) 각각은 전류 출력단과 복수의 비트 전류 트랜지스터(M0~M(n-1)) 각각을 연결한다. 복수의 제2 스위치(Sw(0)'~Sw(n-1)') 각각은 전원 전압(Vdd)과 복수의 비트 전류 트랜지스터(M0~M(n-1)) 각각을 연결한다.
단위 전류 트랜지스터(Ma)는 기준 전압(Vb)에 대응하여 단위 전류 I를 흘린다.
복수의 비트 전류 트랜지스터(M0~M(n-1))는 n 비트의 디지털 신호(B<(n-1):0)에 대응하여 배열된 위치에 따라 단위 전류 I의 2n-1 배만큼의 전류를 흘리도록 설정된다. 복수의 비트 전류 트랜지스터(M0~M(n-1))에서 제1 비트 전류 트랜지스터(M0)는 단위 전류 I의 20배의 전류를 흘린다. 제2 비트 전류 트랜지스터(M1)는 단위 전류 I의 21배의 전류를 흘린다. 이러한 방식으로 흐르는 전류량이 증가하여 제n 비트 전류 트랜지스터(M(n-1))는 2n-1배의 전류를 흘린다.
이를 위해, 복수의 비트 전류 트랜지스터(M0~M(n-1))는 n 비트의 디지털 신호(B<(n-1):0)에 대응하여 배열된 위치에 따라 채널 폭과 길이의 비(W/L)가 단위 전류 트랜지스터(Ma)의 채널 폭과 길이의 비(W/L)의 2n-1 배로 설정될 수 있다. 제1 비트 전류 트랜지스터(M0)의 채널 폭과 길이의 비(W/L)는 단위 전류 트랜지스터(Ma)와 동일하게 설정되고, 제2 비트 전류 트랜지스터(M1)의 채널 폭과 길이의 비(W/L)는 단위 전류 트랜지스터(Ma)의 21배로 설정되며, 이러한 방식으로 채널 폭과 길이의 비(W/L)가 증가하여 제n 비트 전류 트랜지스터(M(n-1))의 채널 폭과 길이의 비(W/L)는 단위 전류 트랜지스터(Ma)의 2n-1배로 설정될 수 있다.
이때, 감마 조정 트랜지스터(Mg)의 채널 폭과 길이의 비(W/L)는 단위 전류 트랜지스터(Ma)의 2n배로 설정될 수 있다. 감마 조정 트랜지스터(Mg)는 감마 조정 전압(Vg)에 대응하여 감마 조정 전류(Igc)를 흘린다.
n 비트의 디지털 신호(B<(n-1):0) 및 감마 조정 전압(Vgc)에 의해 제1 전류(Iout)는 수학식 1과 같이 결정된다.
Figure 112013087889233-pat00001
감마 조정 전압(Vg)이 일정 전압 이상으로 상승하게 되면 감마 조정 트랜지스터(Mg)가 턴 온되고, 감마 조정 전압(Vg)에 대응하는 감마 조정 전류(Igc)가 흐르게 된다. 이에 따라, 제1 전류(Iout)가 변동하게 된다.
감마 조정 전류(Igc)는 감마 조정 전압(Vg)에 의해 제어된다. 감마 조정 전압(Vgc)의 범위에 따라 감마 조정 전류(Igc)는 수학식 2와 같이 제어될 수 있다.
Figure 112013087889233-pat00002
여기서, μn은 트랜지스터의 이동도, C는 트랜지스터의 등가 커패시턴스를 나타낸다.
감마 조정 전압(Vgc)이 기준 전압(Vb)보다 매우 낮은 경우에는 기준 전류(Iref)는 대부분 비트 전류 트랜지스터(M0~M(n-1))를 통해 흐르게 된다. 이때, 제1 디지털-아날로그 컨버터 블록(310-1)은 선형적인 디지털-아날로그 컨버터로서 역할을 하게 된다.
반면, 감마 조정 전압(Vgc)이 기준 전압(Vb)과 유사하게 되는 경우에는 비트 전류 트랜지스터(M0~M(n-1)) 및 감마 조정 트랜지스터(Mg)로 나뉘어 기준 전류(Iref)가 흐르게 된다.
감마 조정 전압(Vgc)이 기준 전압(Vb)보다 매우 크게 되는 경우에는 기준 전류(Iref)는 대부분 감마 조정 트랜지스터(Mg)를 통해 흐르게 된다.
이와 같이, 감마 조정 전압(Vgc)을 조정함으로써, 기준 전류(Iref)가 비트 전류 트랜지스터(M0~M(n-1))로 흐르는 전류 및 감마 조정 트랜지스터(Mg)로 흐르는 전류로 나뉘는 비율을 조정할 수 있다.
제2 디지털-아날로그 컨버터 블록(310-2)은 제1 디지털-아날로그 컨버터 블록(310-1)과 동일하게 구성된다. 다만, 제2 디지털-아날로그 컨버터 블록(310-2)의 감마 조정 트랜지스터(Mg)의 게이트 전극은 접지 전압(GND)에 연결된다. 감마 조정 트랜지스터(Mg)의 게이트 전극이 접지(GND)에 연결됨에 따라 감마 조정 트랜지스터(Mg)를 통한 감마 조정 전류(Igc)는 흐르지 않게 된다.
제1 디지털-아날로그 컨버터 블록(310-1)에서 결정된 제1 전류(Iout)는 제2 디지털-아날로그 컨버터 블록(310-2)의 기준 전류가 된다. 감마 조정 전류(Igc)가 0이 되므로, 제2 디지털-아날로그 컨버터 블록(310-2)의 전류 출력단의 제2 전류(Idac,out)는 수학식 3과 같이 결정된다.
Figure 112013087889233-pat00003
수학식 1의 제1 디지털-아날로그 컨버터 블록(310-1)에서 결정된 제1 전류(Iout)를 수학식 3에 대입하여 정리하면, 수학식 4와 같이 나타낼 수 있다.
Figure 112013087889233-pat00004
수학식 4를 다시 정리하면 수학식 5와 같이 나타낼 수 있다.
Figure 112013087889233-pat00005
여기서, X는 n 비트의 디지털 신호(B<(n-1):0)를 나타내며, α 값은 감마 조정 전압(Vgc)에 의해 조절된다.
수학식 5를 보면, 제2 전류(Idac,out)는 일종의 감마 형태의 비선형 출력을 갖게 된다. 특히, 2차항과 1차항은 α값에 따라 가중치가 달라지게 된다. 만일, α가 0이라고 하면, 입력과 출력 관계가 완전히 제곱 형태를 띄게 되고, 입력과 출력 관계가 완전한 감마 형태가 되며, 이는 γ=2의 감마 곡선 형태가 된다. 만일, α가 1이라고 하면, 2차항이 제거되고 1차항의 수식으로 정리되어 완전히 선형적인 γ=1의 감마 곡선 형태가 된다. 즉, 감마 조정 전압(Vgc)을 조절하여 α값이 0과 1 사이에서 조정되도록 함으로써 2차항과 1차항의 가중치를 조절할 수 있고, 이에 따라 감마값이 1과 2 사이의 입력과 출력 관계가 되도록 설정할 수 있다.
도 4는 본 발명의 일 실시예에 따른 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터의 감마 곡선을 나타내는 그래프이다.
도 4를 참조하면, 제안하는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터(310)에서 감마 조정 전압(Vgc)을 조절하여 감마 곡선을 시뮬레이션한 결과이다. 감마 조정 전압(Vgc)을 조절함으로써, n 비트의 디지털 신호(B<(n-1):0)에 대한 제2 전류(Idac,out)의 감마 곡선이 감마값 1과 2 사이로 설정될 수 있는 것을 볼 수 있다.
도 5는 본 발명의 다른 실시예에 따른 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터를 나타내는 블록도이다.
도 5를 참조하면, 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터(310)는 3개의 디지털-아날로그 컨버터 블록(310-1, 310-2, 310-3)을 포함할 수 있다. 즉, 도 2와 비교하여 제3 디지털-아날로그 컨버터 블록(310-3)이 더 포함된다.
제2 디지털-아날로그 컨버터 블록(310-2)으로부터 제1 디지털-아날로그 컨버터 블록(310-1)의 전류 출력단으로 제1 전류(Iout)가 흐르고, 제3 디지털-아날로그 컨버터 블록(310-3)으로부터 제2 디지털-아날로그 컨버터 블록(310-2)의 전류 출력단으로 제2 전류(Iout')가 흐른다. 제3 디지털-아날로그 컨버터 블록(310-3)의 전류 출력단에 제3 전류(Idac,out)가 흐르게 되고, 제3 전류(Idac,out)의 전류량은 n 비트의 디지털 신호(B<(n-1):0)에 대해 세제곱 형태의 비선형적으로 변동하게 된다.
제3 전류(Idac,out)는 수학식 6과 같이 나타낼 수 있다.
Figure 112013087889233-pat00006
제3 전류(Idac,out)가 표시 장치(10)의 계조 전류로서 출력되며, 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터(310)를 통해 비선형 감마 보상이 수행된 계조 전류가 생성될 수 있다.
3개의 디지털-아날로그 컨버터 블록(310-1, 310-2, 310-3)의 구성은 도 3에서 상술한 바와 동일하므로, 상세한 설명은 생략한다.
이상, 상술한 복수의 트랜지스터(Mg, Ma, M0~M(n-1))가 n-채널 전계 효과 트랜지스터인 것으로 나타내었다. n-채널 전계 효과 트랜지스터를 턴 온시키는 게이트 온 전압은 하이 레벨 전압이고, 턴 오프시키는 게이트 오프 전압은 로우 레벨 전압이다. 상술한 복수의 트랜지스터(Mg, Ma, M0~M(n-1))는 p-채널 전계 효과 트랜지스터일 수 있으며, p-채널 전계 효과 트랜지스터를 턴 온시키는 게이트 온 전압은 로우 레벨 전압이고, 턴 오프시키는 게이트 오프 전압은 하이 레벨 전압이다.
한편, 복수의 트랜지스터(Mg, Ma, M0~M(n-1)) 중 적어도 어느 하나는 반도체층이 산화물 반도체로 이루어진 산화물 박막 트랜지스터(Oxide TFT)일 수 있다.
산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O) 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 어느 하나를 포함할 수 있다.
반도체층은 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 이러한 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
반도체층이 산화물 반도체로 이루어지는 경우에는 고온에 노출되는 등의 외부 환경에 취약한 산화물 반도체를 보호하기 위해 별도의 보호층이 추가될 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : 표시 장치
100 : 신호 제어부
200 : 주사 구동부
300 : 데이터 구동부
400 : 전원 공급부
600 : 표시부
310 : 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터
310-1 : 제1 디지털-아날로그 컨버터 블록
310-2 : 제2 디지털-아날로그 컨버터 블록
310-3 : 제3 디지털-아날로그 컨버터 블록

Claims (20)

  1. 디지털 신호, 제1 기준 전압 및 감마 조정 전압이 입력되고, 일정한 양의 기준 전류를 접지로 흘려보내고, 상기 디지털 신호 및 상기 감마 조정 전압에 의해 제1 전류 출력단에 흐르는 제1 전류의 전류량이 결정되는 제1 디지털-아날로그 컨버터 블록; 및
    상기 디지털 신호, 제2 기준 전압 및 접지 전압이 입력되고, 상기 제1 디지털-아날로그 컨버터 블록으로 상기 제1 전류를 흘려보내고, 상기 디지털 신호 및 상기 제1 전류의 전류량에 의해 제2 전류 출력단에 흐르는 제2 전류의 전류량이 결정되는 제2 디지털-아날로그 컨버터 블록을 포함하는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터.
  2. 제1 항에 있어서,
    상기 제1 디지털-아날로그 컨버터 블록은,
    상기 제1 전류 출력단에 연결되어 있는 복수의 제1 스위치;
    전원 전압에 연결되어 있는 복수의 제2 스위치; 및
    상기 제1 기준 전압에 게이트 전극이 연결되고, 상기 복수의 제1 스위치 및 복수의 제2 스위치와 상기 기준 전류가 흐르는 기준 전류단 사이에 연결되어 있는 복수의 비트 전류 트랜지스터를 포함하는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터.
  3. 제2 항에 있어서,
    상기 제1 디지털-아날로그 컨버터 블록은,
    상기 제1 기준 전압에 게이트 전극이 연결되고, 상기 전원 전압과 상기 기준 전류단 사이에 연결되어 있는 단위 전류 트랜지스터를 더 포함하는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터.
  4. 제3 항에 있어서,
    상기 제1 디지털-아날로그 컨버터 블록은,
    상기 감마 조정 전압에 게이트 전극이 연결되고, 상기 제1 전류 출력단과 상기 기준 전류단 사이에 연결되어 있는 감마 조정 트랜지스터를 더 포함하는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터.
  5. 제4 항에 있어서,
    상기 복수의 제1 스위치는 상기 디지털 신호에 응답하여 온-오프되고, 상기 복수의 제2 스위치는 상기 디지털 신호의 역상 신호에 응답하여 온-오프되는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터.
  6. 제5 항에 있어서,
    상기 단위 전류 트랜지스터는 상기 기준 전압에 대응하여 단위 전류를 흘리는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터.
  7. 제6 항에 있어서,
    상기 복수의 비트 전류 트랜지스터는 상기 디지털 신호에 대응하여 배열된 위치에 따라 상기 단위 전류의 2n-1 배만큼의 전류를 흘리도록 설정되는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터.
  8. 제6 항에 있어서,
    상기 복수의 비트 전류 트랜지스터는 상기 디지털 신호에 대응하여 배열된 위치에 따라 채널 폭과 길이의 비가 상기 단위 전류 트랜지스터의 채널 폭과 길이의 비의 2n-1 배로 설정되는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터.
  9. 제8 항에 있어서,
    상기 감마 조정 트랜지스터의 채널 폭과 길이의 비는 상기 단위 전류 트랜지스터의 채널 폭과 길이의 비의 2n 배로 설정되는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터.
  10. 제9 항에 있어서,
    상기 제2 디지털-아날로그 컨버터 블록은,
    상기 제1 디지털-아날로그 컨버터 블록과 동일하게 구성되고, 상기 제2 디지털-아날로그 컨버터 블록의 감마 조정 트랜지스터의 게이트 전극에는 상기 접지 전압이 인가되는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터.
  11. 제4 항에 있어서,
    상기 감마 조정 전압이 조정됨에 따라 상기 기준 전류가 상기 복수의 비트 전류 트랜지스터로 흐르는 전류 및 상기 감마 조정 트랜지스터로 흐르는 전류로 나뉘는 비율이 조정되는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터.
  12. 제1 항에 있어서,
    상기 디지털 신호, 제3 기준 전압 및 접지 전압이 입력되고, 상기 제2 디지털-아날로그 컨버터 블록으로 상기 제2 전류를 흘려보내고, 상기 디지털 신호 및 상기 제2 전류의 전류량에 의해 제3 전류 출력단에 흐르는 제3 전류의 전류량이 결정되는 제3 디지털-아날로그 컨버터 블록을 더 포함하는 비선형 감마 보상 전류 모드 디지털-아날로그 컨버터.
  13. 복수의 화소; 및
    디지털의 영상 신호를 아날로그의 계조 전류로 변환하는 디지털-아날로그 컨버터를 포함하고, 상기 복수의 화소에 연결된 복수의 데이터 라인에 상기 계조 전류를 인가하는 데이터 구동부를 포함하고,
    상기 디지털-아날로그 컨버터는,
    상기 영상 신호, 제1 기준 전압 및 감마 조정 전압이 입력되고, 일정한 양의 기준 전류를 접지로 흘려보내고, 상기 영상 신호 및 상기 감마 조정 전압에 의해 제1 전류 출력단에 흐르는 제1 전류의 전류량이 결정되는 제1 디지털-아날로그 컨버터 블록; 및
    상기 영상 신호, 제2 기준 전압 및 접지 전압이 입력되고, 상기 제1 디지털-아날로그 컨버터 블록으로 상기 제1 전류를 흘려보내고, 상기 영상 신호 및 상기 제1 전류의 전류량에 의해 제2 전류 출력단에 흐르는 제2 전류의 전류량이 결정되는 제2 디지털-아날로그 컨버터 블록을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 디지털-아날로그 컨버터 블록은,
    상기 제1 전류 출력단에 연결되어 있는 복수의 제1 스위치;
    전원 전압에 연결되어 있는 복수의 제2 스위치; 및
    상기 제1 기준 전압에 게이트 전극이 연결되고, 상기 복수의 제1 스위치 및 복수의 제2 스위치와 상기 기준 전류가 흐르는 기준 전류단 사이에 연결되어 있는 복수의 비트 전류 트랜지스터를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 디지털-아날로그 컨버터 블록은,
    상기 제1 기준 전압에 게이트 전극이 연결되고, 상기 전원 전압과 상기 기준 전류단 사이에 연결되어 있는 단위 전류 트랜지스터를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 디지털-아날로그 컨버터 블록은,
    상기 감마 조정 전압에 게이트 전극이 연결되고, 상기 제1 전류 출력단과 상기 기준 전류단 사이에 연결되어 있는 감마 조정 트랜지스터를 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 복수의 제1 스위치는 상기 영상 신호에 응답하여 온-오프되고, 상기 복수의 제2 스위치는 상기 영상 신호의 역상 신호에 응답하여 온-오프되는 표시 장치.
  18. 제17 항에 있어서,
    상기 단위 전류 트랜지스터는 상기 기준 전압에 대응하여 단위 전류를 흘리는 표시 장치.
  19. 제16 항에 있어서,
    상기 감마 조정 전압이 조정됨에 따라 상기 기준 전류가 상기 복수의 비트 전류 트랜지스터로 흐르는 전류 및 상기 감마 조정 트랜지스터로 흐르는 전류로 나뉘는 비율이 조정되는 표시 장치.
  20. 제13 항에 있어서,
    상기 디지털-아날로그 컨버터는,
    상기 영상 신호, 제3 기준 전압 및 접지 전압이 입력되고, 상기 제2 디지털-아날로그 컨버터 블록으로 상기 제2 전류를 흘려보내고, 상기 영상 신호 및 상기 제2 전류의 전류량에 의해 제3 전류 출력단에 흐르는 제3 전류의 전류량이 결정되는 제3 디지털-아날로그 컨버터 블록을 더 포함하는 표시 장치.
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