KR100691362B1 - 분할형 디지털/아날로그 컨버터 및 이를 구비하는 표시장치의 소스 드라이버 - Google Patents

분할형 디지털/아날로그 컨버터 및 이를 구비하는 표시장치의 소스 드라이버 Download PDF

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Abstract

분할형 디지털/아날로그 컨버터 및 이를 구비하는 표시 장치의 소스 드라이버가 개시되어 있다. 분할형 디지털/아날로그 컨버터는, 다수의 감마 기준 전압 중 제 1 비선형 구간의 감마 기준 전압들을 인가받고, 외부로부터 입력되는 N비트의 디지털 데이터의 선택에 따라 상기 제 1 비선형 구간의 감마 기준 전압들 중 어느 하나를 선택하여 출력하는 제 1 풀 타입 디코더와; 상기 다수의 감마 기준 전압 중 제 2 비선형 구간의 감마 기준 전압들을 인가받고, 상기 외부로부터 입력되는 N비트의 디지털 데이터의 선택에 따라 상기 제 2 비선형 구간의 감마 기준 전압들 중 어느 하나를 선택하여 출력하는 제 2 풀 타입 디코더와; 상기 다수의 감마 기준 전압 중 선형 구간의 감마 기준 전압들을 4계조 마다 하나씩 인가받고, 상기 외부로부터 입력되는 N비트의 디지털 데이터에 의하여 선택되는 감마 기준 전압을 만들기 위한 4개의 감마 기준 전압을 선택하여 출력하는 쿼터 타입 디코더; 및 상기 쿼터 타입 디코더로부터 출력되는 4개의 감마 기준 전압의 평균 전압을 출력하는 평균 앰프로 구성된다. 따라서, 풀 타입 디코딩과 쿼터 타입 디코딩의 장점을 살릴 수 있다.

Description

분할형 디지털/아날로그 컨버터 및 이를 구비하는 표시 장치의 소스 드라이버 {PARTIAL TYPE DIGITAL TO ANALOG CONVERTER AND SOURCE DRIVER FOR DISPLAY PANEL INCLUDING THE SAME}
도 1은 종래의 8비트 규격의 디지털/아날로그 컨버터의 구성을 도시하는 회로도이다.
도 2는 종래의 소스 드라이버 집적회로에 사용되는 10비트 규격의 하프 타입 디코더를 설명하기 위한 회로도이다.
도 3은 도 2에 도시된 하프 타입 디코더(80)의 동작을 설명하기 위한 도표이다.
도 4는 종래의 소스 드라이버 집적회로에 사용되는 10비트 규격의 쿼터 타입 디코더를 설명하기 위한 회로도이다.
도 5는 도 4에 도시된 쿼터 타입 디코더(90)의 동작을 설명하기 위한 도표이다.
도 6은 통상적인 감마 기준 전압들이 형성하는 감마 커브를 나타내는 그래프이다.
도 7은 액정 표시 장치의 주요 구성을 개략적으로 도시하는 블록도이다.
도 8은 도 7에 도시되어 있는 소스 드라이버의 구성을 도시하는 블록도이다.
도 9는 본 발명의 바람직한 제 1 실시예에 따른 분할형 디지털/아날로그 컨버터(300)의 구성을 도시하는 회로도이다.
도 10은 도 9에 도시된 디지털/아날로그 컨버터의 디코더부의 구성을 나타내는 회로도이다.
도 11은 도 10에 도시된 분할형 디지털/아날로그 컨버터의 동작을 설명하기 위한 도표이다.
도 12는 본 발명의 바람직한 제 2 실시예에 따른 분할형 디지털/아날로그 컨버터의 구성을 나타내는 회로이다.
도 13은 도 12에 도시된 분할형 디지털/아날로그 컨버터의 동작을 설명하기 위한 도표이다.
도 14는 본 발명의 바람직한 제 3 실시예에 따른 분할형 디지털/아날로그 컨버터의 디코더부 구성을 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
300 : 디지털/아날로그 디코더
310 : 디코더부
312 : 제 1 풀 타입 디코더
314 : 제 2 풀 타입 디코더
316 : 쿼터 타입 디코더
318 : 평균 앰프
320 : 감마 기준 전압 생성부
본 발명은 회로 면적을 줄이고 정확한 전압의 출력이 가능한 분할형 디지털/아날로그 컨버터(DAC : Digital to Analog Converter) 및 이를 구비하는 표시 장치의 소스 드라이버(Source Driver)에 관한 것이다.
최근 들어, 모니터, 노트북, 티브이 및 이동 통신 단말기 등과 같은 전자 장치의 경량화 및 박형화 추세에 따라 표시 장치도 경량화 및 박형화가 요구되고 있으며, 이러한 요구의 충족을 위해 기존의 음극선관 대신 다양한 플랫 패널 표시 장치(Flat Panel Display)의 개발 및 대중화가 급속히 이루어지고 있다.
액정 표시 장치는 이러한 플랫 패널 표시 장치의 하나로서, 공통 전극과 색 필터 등이 형성되어 있는 상부 기판의 배향막과, 박막 트랜지스터와 화소 전극 등이 형성되어 있는 하부 기판의 배향막 사이에 유전율 이방성(Dielectric Anisotropy)을 갖는 액정물질을 주입하고, 상기 화소 전극과 공통 전극에 전압을 인가하여 전계를 형성시킨 뒤, 그 전계의 세기를 조절하여 빛의 투과율을 조절함으로써 화상을 표시하는 장치이다.
이러한 액정 표시 장치에는 외부의 호스트 시스템 즉, 그래픽 소스로부터 레드(Red), 그린(Green) 및 블루(Blue)의 RGB 데이터가 입력된다. 입력된 RGB 데이터는 액정 표시 장치의 타이밍 컨트롤러(Timing Controller)에 의하여 데이터 포맷이 변환된 뒤 소스 드라이버 집적회로(IC : Integrated Circuit)로 전달되고, 소스 드 라이버 집적회로는 그 RGB 데이터 신호에 대응하는 아날로그 계조 전압을 각각 선택하여 액정 패널로 인가함으로써, 액정 패널의 표시 동작을 수행한다.
통상, 상기 그래픽 소스에서 타이밍 컨트롤러에 입력되는 RGB 데이터의 비트수와 소스 드라이버 집적회로의 처리 가능한 데이터 신호의 비트(Bit)수는 동일하여야 하는데, 현재 출시되고 있는 액정 표시 장치에서는 레드, 블루 및 그린이 각각 6비트(n=6)인 18비트 제품, 또는 레드, 블루 및 그린이 각각 8비트(n = 8)인 24비트(3 ×n = 24) 제품이 보편적으로 사용된다.
그런데, 최근 들어서는 액정 표시 장치를 구비한 티브이 등의 전자 장치가 대형화됨에 따라 좀더 세밀하고 다양한 색상의 재현이 가능하도록 10 비트(n=10) 이상의 데이터 신호를 처리할 수 있는 소스 드라이버 집적회로가 시급히 요구되고 있다.
그러나, 이렇게 소스 드라이버 집적회로의 데이터 처리 규격을 증가시키는데는 여러 가지 제약이 따른다. 특히, 소스 드라이버 집적회로에는 입력되는 디지털 데이터를 아날로그 계조 전압으로 변환시키기 위한 디지털/아날로그 컨버터가 내장되는데, 이 디지털/아날로그 컨버터를 구성하는 트랜지스터의 수는 증가되는 비트 수에 따라 대폭 증가되기 때문에 처리 비트 수를 증가시킬수록 칩의 크기가 커지고 소비 전력이 높아지는 문제점을 가져오게 된다.
도 1은 종래의 8비트 규격의 디지털/아날로그 컨버터의 구성을 도시하는 회로도로서, 디코더를 풀 타입(Full-Type)으로 구성한 경우를 나타낸다. 도 1을 참조하며 상술한 문제점을 설명하고자 한다.
도 1에 도시된 바와 같이, 디지털/아날로그 컨버터는 다수 레벨의 감마 기준 전압을 생성하는 감마 기준 전압 생성부(10) 및 8비트의 디지털 데이터를 입력받아 감마 기준 전압 중 어느 하나를 선택하여 출력하는 디코더(20)로 구성된다.
감마 기준 전압 생성부(10)는 감마 전원 전압(GVDD)과 접지 전압(VGS) 사이에 직렬로 연결되는 다수의 저항 어레이로 구성되어, 각 저항의 전압 분배를 통해서 28 즉, 256개의 레벨별 감마 기준 전압을 생성한다.
이때, 도시되지는 않았지만 감마 기준 전압 생성부(10)에는 이상적인 감마 커브에 따른 감마 기준 전압을 출력할 수 있도록 감마 기준 전압을 조정할 수 있는 감마 보정 회로가 구비될 수 있다.
디코더(20)는 8비트의 디지털 데이터 즉, D0, D1, D2, D3, D4, D5, D6 및 D7 비트값과 각 비트값의 반전값 즉, D0B, D1B, D2B, D3B, D4B, D5B, D6B 및 D7B를 입력받아, 감마 기준 전압 생성부(10)로부터 생성된 V0, V1, V2, ... , V254, V 255의 감마 기준 전압 중 어느 하나를 선택하여 출력한다.
이때, 디코더(20)는 감마 기준 전압 생성부(10)에 의하여 생성되어 입력되는 V0, V1, V2, ... , V254, V 255의 감마 기준 전압에 각각 대응되도록 256개의 모스 트랜지스터 어레이(21)를 구비하며, 각 모스 트랜지스터 어레이(21)는 입력 디지털 데이터의 비트 수에 대응되도록 8개의 모스 트랜지스터가 직렬로 연결된다. 각 모스 트랜지스터의 게이트에는 입력되는 디지털 데이터의 해당 비트값 또는 반전값이 인가된다.
예를 들어, 입력되는 디지털 데이터가 감마 기준 전압 V1을 출력하기 위한 '0000001'일 경우, 모스 트랜지스터 M0의 게이트가 D0에 연결되고 모스 트랜지스터 M1, M2, M3, M4, M5, M6 및 M7의 게이트가 각각 D1B, D2B, D3B, D4B, D5B, D6B 및 D7B에 연결된 두 번째 모스 트랜지스터 어레이(21a)의 모스 트랜지스터(M1 ~ M7)들이 모두 턴온(Turn-On)되므로 감마 기준 전압 V1이 선택되어 출력된다. 이때, 출력된 감마 기준 전압 V1 즉, 아날로그 계조 전압은 소정 레벨로 증폭된 뒤 액정 패널(미도시)로 인가된다.
그런데, 이와 같이 풀 타입으로 8비트 처리 규격의 디코더를 구성할 경우 각각의 감마 기준 전압을 선택하기 위한 모스 트랜지스터 어레이(21)가 256개 필요하므로, 스위칭 회로에만 8 ×256 개 즉, 2048개라는 많은 모스 트랜지스터가 필요하며 이는 칩의 크기를 소형화를 어렵게 하고 과다한 전력 소모를 야기한다.
뿐만 아니라, 이러한 8비트의 디지털 데이터를 처리하기 위한 디코더(20)를 10 비트의 디지털 데이터를 처리하기 위한 규격으로 확장할 경우,210 즉, 1024개의 감마 기준 전압을 선택하기 위해서, 각각 10개의 모스 트랜지스터가 포함된 1024개의 모스 트랜지스터 어레이를 구비되어야 하고 그에 따라 10 ×1024 개의 모스 트랜지스터가 필요하여, 결국 모스 트랜지스터가 4배 이상 증가된다.
따라서, 이러한 풀 타입 디코더는 n 비트의 디지털 데이터를 처리하기 위해서 2n개의 감마 기준 전압을 모두 입력받아 하나를 선택하므로, 정확한 아날로그 계조 전압의 출력은 가능하나, 10비트 이상의 디지털 데이터를 처리하기에는 디코더의 면적이 너무 커지고 소비 전력도 높아지는 문제점을 가진다. 실제로, 소스 드라이버 집적회로에서 디코더가 차지하는 비율은 50 퍼센트 가까이 되기 때문에, 디코더의 크기가 증가하면 칩을 소형화시킬 수 없게 된다.
한편, 종래에는 이러한 문제들 때문에, 디지털 데이터가 n 비트일 경우 2n개의 감마 기준 전압을 모두 사용하는 풀 타입 디코더와는 달리, 감마 기준 전압 생성부에서 발생되는 두 개의 감마 기준 전압을 이용하여 다수개의 아날로그 계조 전압을 출력함으로써 모스 트랜지스터의 개수를 1/2 또는 1/4로 줄일 수 있도록 하는 하프 타입(Half Type) 디코더 및 쿼터 타입(Quarter Type) 디코더를 사용하였다.
도 2는 종래의 소스 드라이버 집적회로에 사용되는 10비트 규격의 하프 타입 디코더를 설명하기 위한 회로도이다.
도 2를 참조하면, 하프 타입 디코더(80)는 감마 레퍼런스 생성부로부터 V0, V2, V4, V6, ... 을 입력받고, 감마 기준 전압을 선택하여 출력하기 위한 10비트의 디지털 데이터 즉, D0, D1, D2, D3, D4, D5, D6, D7, D8, D9의 비트값 및 그 각 비트의 반전값 D0B, D1B, D2B, D3B, D4B, D5B, D6B, D7B, D8B, D9B를 입력받아 두 개의 감마 기준 전압을 출력하는 감마 기준 전압 선택부(40) 및 감마 기준 전압 선택부(40)로부터 출력되는 두 개의 감마 기준 전압을 입력받아 평균 전압을 출력하는 평균 앰프(Average Amplifier)(50)로 구성된다.
도 3은 도 2에 도시된 하프 타입 디코더(80)의 동작을 설명하기 위한 도표로서, 도 2 및 도 3을 참조하면, 하프 타입 디코더(80)는 특정 감마 기준 전압과 그보다 두 계조 상위의 감마 기준 전압을 이용하여 두 개의 감마 기준 전압 Y1, Y2를 선택하여 출력한 뒤 그 평균 전압 Ya를 출력하는 것을 알 수 있다.
예를 들면, 입력되는 디지털 데이터가 '0000000000' 일 경우 감마 기준 전압 선택부(40)는 V0, V0을 선택하여 출력하므로, 평균 앰프(50)를 통하여 평균값을 출력하면 V0이 출력된다.
또한, 입력되는 디지털 데이터가 '0000000001'일 경우 감마 기준 전압 선택부(40)가 V0, V2를 선택하여 출력하므로, 평균 앰프(50)를 통하여 평균값을 출력하면 V1이 출력된다. 입력되는 디지털 데이터가 '0000000010'일 경우 감마 기준 전압 선택부(40)가 V2, V2를 선택하므로, 평균 앰프(50)를 통하여 평균값을 출력하면 Ya는 V2가 된다.
이와 같이, 하프 타입 디코더(80)는 1024개의 감마 기준 전압 중 512개의 감마 기준 전압만을 이용하여 액정 패널로 인가할 아날로그 계조 전압을 모두 선택할 수 있게 된다. 따라서, 각 감마 기준 전압을 선택하기 위한 모스 트랜지스터 어레이의 개수를 대폭 줄일 수 있어, 앞서 설명한 풀 타입 디코더에 비해서 칩 면적 및 소비 전력을 반 정도로 줄일 수 있다.
도 4는 종래의 소스 드라이버 집적회로에 사용되는 10비트 규격의 쿼터 타입 디코더를 설명하기 위한 회로도이다.
도 4를 참조하면, 쿼터 타입 디코더(90)는 감마 레퍼런스 생성부(10)로부터 감마 기준 전압 V0, V4, V8, V12, ... 을 입력받고, 이들 중의 하나를 선택하여 출력하기 위한 10비트의 디지털 데이터 즉, D0, D1, D2, D3, D4, D5, D6, D7, D8 및 D9의 비트값과 각 비트의 반전값 D0B, D1B, D2B, D3B, D4B, D5B, D6B, D7B, D8B, D9B를 입력받아 네 개의 감마 기준 전압을 출력하는 감마 기준 전압 선택부(60) 및 감마 기준 전압 선택부(60)로부터 출력되는 네 개의 감마 기준 전압을 입력받아 평균 전압을 출력하는 평균 앰프(70)로 구성된다.
도 5는 도 4에 도시된 쿼터 타입 디코더(90)의 동작을 설명하기 위한 도표로서, 도 5를 참조하면, 쿼터 타입 디코더(90)는 특정 감마 기준 전압과 그 4계조 상위의 감마 기준 전압을 이용하여 출력 전압 Y1, Y2, Y3 및 Y4를 선택하여 출력하고 그 Y1, Y2, Y3 및 Y4의 평균 전압 Ya를 출력하는 것을 알 수 있다.
예를 들면, 입력되는 디지털 데이터가 '0000000000' 일 경우 감마 기준 전압 선택부(60)는 V0, V0, V0 및 V0을 선택하여 출력하므로, 평균 앰프(70)를 통하여 평균 전압을 출력하면 V0이 출력된다.
또한, 입력되는 디지털 데이터가 '0000000001'일 경우 감마 기준 전압 선택부(60)가 V0, V0, V0 및 V4를 선택하여 출력하므로, 평균 앰프(70)를 통하여 평균 전압을 출력하면 V1이 출력된다. 입력되는 디지털 데이터가 '0000000010'일 경우 감마 기준 전압 선택부(60)가 V0, V0, V4 및 V4를 선택하므로, 평균 앰프(70)를 통하여 평균값을 출력하면 Ya는 V2가 된다.
입력되는 디지털 데이터가 '0000000011'일 경우 감마 기준 전압 선택부(60)가 V0, V4, V4 및 V4를 선택하므로, 평균 앰프(70)를 통하여 평균 전압을 출력하면 Ya는 V3이 된다. 입력되는 디지털 데이터가 '0000000100'일 경우 감마 기준 전압 선택부(60)가 V4, V4, V4 및 V4를 선택하므로, 평균 앰프(70)를 통하여 평균값을 출력하면 Ya는 V4가 된다.
이와 같이, 쿼터 타입 디코더(90)는 1024개의 감마 기준 전압 중 256개의 감마 기준 전압만을 이용하여 액정 패널로 인가될 아날로그 계조 전압을 모두 선택할 수 있게 된다. 따라서, 각 감마 기준 전압을 선택하기 위한 모스 트랜지스터 어레이의 개수를 앞서 설명한 풀 타입 디코더 또는 하프 타입 디코더에 대비하여 대폭 줄일 수 있으므로 소스 드라이버 집적회로의 칩 면적 및 소비 전력을 줄일 수 있게 된다.
그런데, 이와 같은 하프 타입 디코더와 쿼터 타입 디코더는 칩의 면적 및 소비 전력을 줄일 수 있음에도 불구하고, 디코더에 입력되는 감마 기준 전압이 전구간에서 선형적인 특성을 보이지 않기 때문에 정확한 아날로그 계조 전압을 출력할 수 없는 문제점이 있다.
도 6은 감마 기준 전압의 감마 커브를 나타내는 그래프이다. 이때, Y축은 밝기, X축은 감마 기준 전압을 나타낸다.
도 6을 참조하면, 감마 기준 전압은 시작 구간인 V0 ~ V 8 부근과 마지막 구간인 V 1016 ~ V1023 부근에서 비선형적인 특징을 나타내므로, 이 비선형 구간(a, c)에서는 특정한 감마 기준 전압과 그 2계조 또는 4계조 상위의 감마 기준 전압에 의하여 선택되는 2개 또는 4개의 감마 기준 전압의 평균 전압이 두 감마 기준 전압의 사이에 위치하는 감마 기준 전압과 정확히 일치하지 않기 때문에 정확한 아날로그 계조 전압이 출력되지 못하므로, 이는 감마 커브의 왜곡을 가져와 결국 정확한 화면을 출력하지 못하는 원인이 된다.
따라서, 종래의 풀 타입 디코더의 경우 정확한 아날로그 계조 전압의 출력은 가능하나 칩의 면적 및 소비 전력 면에서 부적합한 문제점이 있으며, 하프 타입 디코더 또는 쿼터 타입 디코더는 칩의 면적 및 소비 전력을 감소시킬 수는 있으나 감마 기준 전압의 비선형 구간(a, c)에서는 정확한 아날로그 계조 전압을 출력할 수 없는 문제점이 있다.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 회로 면적은 줄이면서 정확한 계조 전압의 출력이 가능한 분할형 디지털/아날로그 컨버터를 제공하는데 본 발명의 제 1 목적이 있다.
또한, 분할형 디지털/아날로그 컨버터를 구비하는 표시 장치의 소스 드라이버를 제공하는데 본 발명의 제 2 목적이 있다.
이러한 본 발명의 제 1 목적을 달성하기 위한 본 발명에 따른 분할형 디지털/아날로그 컨버터는, 감마 기준 전압의 변화에 따라 밝기가 변하지 않는 제 1 비선형 구간에 속하는 감마 기준 전압들을 인가받고, 외부로부터 입력되는 N(N은 양의 정수)비트의 디지털 데이터의 선택에 따라 상기 제 1 비선형 구간의 감마 기준 전압들 중 어느 하나를 선택하여 출력하는 제 1 풀 타입 디코더와; 상기 감마 기준 전압의 변화에 따라 밝기가 변하지 않는 제 2 비선형 구간에 속하는 감마 기준 전압들을 인가받고, 상기 외부로부터 입력되는 N비트의 디지털 데이터의 선택에 따라 상기 제 2 비선형 구간의 감마 기준 전압들 중 어느 하나를 선택하여 출력하는 제 2 풀 타입 디코더와; 상기 감마 기준 전압의 변화에 따라 밝기가 선형적으로 변하는 선형 구간에 속하는 감마 기준 전압들을 4계조 마다 하나씩 인가받고, 상기 외부로부터 입력되는 N비트의 디지털 데이터에 의하여 선택되는 감마 기준 전압을 만들기 위한 4개의 감마 기준 전압을 선택하여 출력하는 쿼터 타입 디코더; 및 상기 쿼터 타입 디코더로부터 출력되는 4개의 감마 기준 전압의 평균 전압을 출력하는 평균 앰프로 구성된다.
이때, 상기 다수의 감마 기준 전압은 0 계조 내지 1023 계조를 표현하기 위한 1024개의 레벨 전압이다. 또한, 이들 중 상기 제 1 비선형 구간의 감마 기준 전압은 0계조 내지 7계조를 표현하기 위한 감마 기준 전압 V0 내지 V7이다. 상기 제 2 비선형 구간의 감마 기준 전압은 1016계조 내지 1023계조를 표현하기 위한 감마 기준 전압 V1016 내지 V1023이다. 상기 선형 구간의 감마 기준 전압은 8계조 내지 1015계조를 표현하기 위한 감마 기준 전압 V8 내지 V1015이다.
상기 쿼터 타입 디코더에 의해서 출력되는 상기 4개의 감마 기준 전압은, 상기 선택되는 감마 기준 전압을 표현하기 위한 특정 감마 기준 전압 Vn과 상기 특정 감마 기준 전압 Vn의 4계조 상위의 전압 Vn+4의 조합이다. 또한, 상기 평균 앰프로 출력되는 전압은 상기 Vn, 상기 Vn보다 1 계조 상위의 전압 Vn+1, 상기 Vn보다 2계조 상위의 전압 Vn+2 및 상기 Vn 보다 3계조 상위의 전압 Vn+3 중 어느 하나이다.
한편, 본 발명의 제 1 목적을 달성하기 위한 분할형 디지털/아날로그 컨버터는, 감마 기준 전압의 변화에 따라 밝기가 변하지 않는 제 1 비선형 구간에 속하는 감마 기준 전압들을 인가받고, 외부로부터 입력되는 N(N은 양의 정수)비트 디지털 데이터 중 하위 D비트의 선택에 따라 상기 인가되는 제 1 비선형 구간의 감마 기준 전압들 중 어느 하나를 선택하여 출력하는 제 1 하위비트 디코더와; 상기 감마 기준 전압의 변화에 따라 밝기가 변하지 않는 제2 비선형 구간에 속하는 감마 기준 전압들을 인가받고, 상기 외부로부터 입력되는 N비트 디지털 데이터의 하위 D비트의 선택에 따라 상기 인가되는 제 2 비선형 구간의 감마 기준 전압들 중 어느 하나를 선택하여 출력하는 제 2 하위비트 디코더와; 상기 감마 기준 전압의 변화에 따라 밝기가 선형적으로 변하는 선형 구간에 속하는 감마 기준 전압들을 4계조 마다 하나씩 인가받고, 상기 외부로부터 입력되는 N비트 디지털 데이터에 의하여 선택되는 감마 기준 전압을 만들기 위한 4개의 감마 기준 전압을 선택하여 출력하는 쿼터 타입 디코더와; 상기 제 1 하위비트 디코더의 출력을 4개의 전압으로 분할하고, 상기 N비트 디지털 데이터의 상위 (N-D)비트를 입력받아 상기 분할된 출력을 전송 또는 차단하는 제 1 하위비트 디코더 출력 스위칭부와; 상기 제 2 하위비트 디코더의 출력을 4개의 전압으로 분할하고, 상기 N비트 디지털 데이터의 상위 (N-D)비트를 입력받아 상기 분할된 출력을 전송 또는 차단하는 제 2 하위비트 디코더 출력 스위칭부; 및 상기 쿼터 타입 디코더, 상기 제 1 하위비트 디코더 출력 스위칭부 및 상기 제 2 하위비트 디코더로부터 전송되는 4개의 신호의 평균 전압을 출력하는 평균 앰프로 구성될 수도 있다.
이때, 상기 제 1 하위비트 디코더는, 상기 제 1 비선형 구간의 감마 기준 전압들을 상기 하위 D비트 값에 따라 선택할 수 있도록 D개의 모스 트랜지스터가 각각 구비된 모스 트랜지스터 어레이를 상기 제 1 비선형 구간의 감마 기준 전압 수에 대응되게 구비한다. 상기 각 모스 트랜지스터의 게이트에는 상기 하위 D비트의 각 비트의 값 또는 상기 각 비트의 반전 값이 입력된다.
상기 제 2 하위비트 디코더는, 상기 제 2 비선형 구간의 감마 기준 전압들을 상기 하위 D비트 값에 따라 선택할 수 있도록 D개의 모스 트랜지스터가 각각 구비된 모스 트랜지스터 어레이를 상기 제 2 비선형 구간의 감마 기준 전압 수에 대응되게 구비된다. 상기 각 모스 트랜지스터의 게이트에는 상기 하위 D비트의 각 비트의 값 또는 상기 각 비트의 반전 값이 입력된다.
한편, 상기 제 1 하위비트 디코더 출력 스위칭부는, 상기 상위 (N-D)비트 값을 입력받아 논리 신호를 출력하는 노아 게이트(NOR Gate); 및 상기 제 1 하위비트 디코더의 출력 전압을 4개로 분리하고 상기 노아 게이트로부터 출력되는 논리 신호에 따라 상기 분리된 4개의 출력 전압을 상기 평균 앰프로 전송 또는 차단하는 제 1 스위칭부로 구성된다.
이때, 상기 제 1 스위칭부는 상기 제 1 하위비트 디코더로부터 출력되는 신호를 4개로 분리하여 상기 평균 앰프로 전송하며, 게이트를 통해서 상기 노아 게이트의 논리 신호를 입력받는 4개의 모스 트랜지스터를 포함한다.
또한, 상기 제 2 하위비트 디코더 출력 스위칭부는, 상기 상위 (N-D)비트 값을 입력받아 논리 신호를 출력하는 앤드 게이트(AND Gate); 및 상기 제 2 하위비트 디코더의 출력 전압을 4개로 분리하고 상기 앤드 게이트로부터 출력되는 논리 신호에 따라 상기 분리된 4개의 출력 전압을 상기 평균 앰프로 전송 또는 차단하는 제 2 스위칭부로 구성된다.
이때, 상기 제 2 스위칭부는 상기 제 2 하위비트 디코더로부터 출력되는 신호를 4개로 분리하여 상기 평균 앰프로 전송하며, 게이트를 통해서 상기 앤드 게이트의 논리 신호를 입력받는 4개의 모스 트랜지스터를 포함한다.
한편, 상기 제 1 하위비트 디코더 출력 스위칭부는 상기 제 1 하위비트 디코더의 출력을 4개로 분할하고, 상기 상위 (N-D)비트 값을 입력받아 상기 분할된 각 출력을 상기 평균 앰프로 전송 또는 차단하는 4개의 모스 트랜지스터 어레이로 구성될 수도 있다.
이때, 상기 각 모스 트랜지스터 어레이는 상기 상위 (N-D)비트의 각 비트 값 또는 상기 각 비트의 반전 값을 게이트로 입력받는 (N-D)개의 모스 트랜지스터가 직렬로 연결된다.
또한, 상기 제 2 하위비트 디코더 출력 스위칭부는 상기 제 2 하위비트 디코더의 출력을 4개로 분할하고, 상기 상위 (N-D)비트 값을 입력받아 상기 분할된 각 출력을 상기 평균 앰프로 전송 또는 차단하는 4개의 모스 트랜지스터 어레이로 구성될 수도 있다.
이때, 상기 각 모스 트랜지스터 어레이는 상기 상위 (N-D)비트의 각 비트 값 또는 상기 각 비트의 반전 값을 게이트로 입력받는 (N-D)개의 모스 트랜지스터가 직렬로 연결된다.
한편, 본 발명의 제 2 목적을 달성하기 위한 분할형 디지털/아날로그 컨버터를 구비하는 표시 장치의 소스 드라이버는, 외부로부터 제어 신호 및 디지털 데이터를 입력받아 내부 제어 신호를 생성한 뒤, 상기 내부 제어 신호 및 디지털 데이터를 출력하는 제어부와; 상기 제어부로부터 인가되는 상기 디지털 데이터를 저장하는 레지스터부와; 상기 레지스터부로부터 제공되는 상기 디지털 데이터의 레벨 변환을 수행하는 레벨 쉬프트부와; 다수의 계조를 표현하기 위한 감마 기준 전압을 생성하고, 상기 레벨 쉬프트부에 의하여 변환된 디지털 데이터를 입력받아 상기 감마 기준 전압의 변화에 따라 밝기가 변하지 않는 상기 감마 기준 전압의 비선형 구간은 풀 타입으로 디코딩하고, 상기 감마 기준 전압의 변화에 따라 밝기가 선형적으로 변하는 상기 감마 기준 전압의 선형 구간은 쿼터 타입으로 디코딩하여 아날로그 계조 전압을 출력하는 디지털/아날로그 컨버터; 및 상기 디지털/아날로그 컨버터로부터 출력되는 아날로그 계조 전압을 증폭하여 액정 패널로 인가하는 증폭부로 구성되며 상기 풀 타입은 2[입력 디지털 데이터의 비트수] 개의 감마 기준 전압을 입력받아 디코딩하고 상기 쿼터 타입은 2[입력 디지털 데이터의 비트수-2} 개의 감마 기준 전압을 입력받아 디코딩한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
<실시예 1>
도 7은 액정 표시 장치의 주요 구성을 개략적으로 도시하는 블록도이다.
도 7에 도시된 바와 같이, 액정 표시 장치(2)는 액정 패널(3)과, 타이밍 컨트롤러(100)와, 게이트 드라이버(Gate Driver)(400) 및 소스 드라이버(200)로 구성된다.
이때, 상기 액정 패널(3)은 다수의 게이트 라인(Gate Line)과 그 다수의 게이트 라인에 직교하도록 배치되는 데이터 라인(Data Line) 및 각각의 게이트 라인과 데이터 라인이 직교하는 포인트에 형성되는 단위 화소로 구성된다. 이때, 단위 화소는 액정 커패시터 및 스위칭 박막 트랜지스터로 이루어진다.
타이밍 컨트롤러(100)는 외부의 호스트 시스템(1)으로부터 RGB 신호를 입력 받아 데이터 포맷을 변환시킨 뒤 소스 드라이버(200)로 전달하고, 다양한 제어 신호를 생성시켜 소스 드라이버(200) 및 게이트 드라이버(400)로 인가하는 기능을 수행한다.
게이트 드라이버(400)는 타이밍 컨트롤러(100)로부터 인가되는 제어 신호를 입력받아 다수의 게이트 라인으로 구동 제어 신호를 인가함으로써, 각 게이트 라인을 순차적으로 구동시키는 기능을 수행한다.
소스 드라이버(200)는 타이밍 컨트롤러(100)로부터 제어 신호와 디지털 데이터를 입력받은 뒤, 인가되는 제어 신호에 따라 디지털 데이터를 액정 패널(3)을 구동시키기 위한 아날로그 계조 전압으로 변환시켜 액정 패널(3)의 데이터 라인으로 인가하는 기능을 수행한다.
도 8은 도 7에 도시되어 있는 소스 드라이버(200)의 구성을 도시하는 블록도이다.
도 8을 참조하면, 소스 드라이버(200)는 제어부(210), 레지스터(Register)부(220), 레벨 쉬프터(Level Shifter)부(230), 디지털/아날로그 컨버터(300) 및 증폭부(240)로 구성된다.
제어부(210)는 타이밍 컨트롤러(100)로부터 소스 드라이버 스타트 펄스(SSP : Source driver Start Pulse) 및 데이터 클록(Data Clock) 등의 제어 신호를 입력받아 각부(220 ~ 240)를 제어하고, 타이밍 컨트롤러(100)로부터 RGB 코드인 디지털 데이터를 입력받아 각부로 인가하는 기능을 수행한다.
레지스터부(220)는 제어부(210)로부터 인가되는 디지털 데이터를 저장하는 기능을 수행한다. 이때, 레지스터부(220)와 디지털/아날로그 컨버터(300)는 각각 저전압 및 고 전압에서 구동되므로, 레벨 쉬프터부(230)는 레지스터부(220)로부터 제공되는 디지털 데이터가 디지털/아날로그 컨버터(300)에 입력할 수 있도록 전압 레벨을 변환시킨다.
디지털/아날로그 컨버터(300)는 감마 레퍼런스 신호를 생성하고, 레벨 쉬프터부(230)를 통하여 변환된 디지털 데이터를 입력받은 뒤, 그 디지털 데이터에 따라 감마 기준 전압을 선택함으로써, 아날로그 계조 전압을 출력하는 기능을 수행한다.
증폭부(240)는 디지털/아날로그 컨버터(300)로부터 출력되는 아날로그 계조 전압을 조정 레벨로 증폭하여 액정 패널(3)의 데이터 라인으로 출력하는 기능을 수행한다.
도 9는 본 발명의 바람직한 제 1 실시예에 따른 분할형 디지털/아날로그 컨버터(300)의 구성을 도시하는 회로도로서, 10비트 규격으로 구성된 경우를 나타낸다. 설명에 있어서, 앞서 설명한 도 1 내지 도 8에 포함된 구성 요소 중 설명에 필요한 요소에 대해서는 참조하기로 한다.
도 9에 도시된 바와 같이, 본 발명의 바람직한 제 1 실시예에 따른 분할형 디지털/아날로그 컨버터(300)는 다수 레벨의 감마 기준 전압들을 생성하는 감마 기준 전압 생성부(320) 및 10 비트의 디지털 데이터를 입력받아 감마 기준 전압 생성부(320)로부터 인가되는 감마 기준 전압들 하나를 선택하여 출력하는 디코더부(310)로 구성된다.
감마 기준 전압 생성부(320)는 감마 전원 전압(GVDD)과 접지 전압(VGS) 사이에 직렬로 연결되는 다수의 저항 어레이로 구성되어, 각 저항의 전압 분배를 통해서 210개 즉, 0 계조 ~ 1023 계조까지를 표현하기 위한 총 1024개의 레벨별 감마 기준 전압들을 생성한다.
이때, 도시되지는 않았지만 감마 기준 전압 생성부(320)에는 이상적인 감마 커브에 따라 감마 기준 전압들을 출력할 수 있도록 감마 기준 전압을 조정할 수 있는 감마 보정 회로가 구비될 수 있다.
또한, 본 제 1 실시예에서는 상기 감마 기준 전압 생성부(320)를 소스 드라이버(200)의 디지털/아날로그 컨버터(300)에 포함시켜 구성하였지만, 실시 환경에 따라 감마 기준 전압 생성부(320)를 소스 드라이버(200)와는 별도의 유닛으로 구성하여 외부 입력으로 디지털/아날로그 컨버터(300)에 감마 기준 전압들을 인가시킬 수도 있다. 즉, 감마 기준 전압 생성부(320)는 반드시 디지털/아날로그 컨버터(300) 내에 구비되는 것이 아니라 별도 외부 구성이 가능하다.
디코더부(310)는 감마 기준 전압 생성부(320)로부터 감마 기준 전압들을 인가받아 비선형 구간(a, c) 즉, 감마 기준 전압 V0 ~ V7 및 V1016 ~ V 1023 구간은 풀 타입으로 디코딩하여 어느 하나의 감마 기준 전압을 선택하여 출력하고, 선형 구간(b) 즉, 감마 기준 전압 V8 ~ V 1015 구간은 쿼터 타입으로 디코딩하여 감마 기준 전압을 출력한다.
이때, 감마 커브의 비선형 구간(a, c)의 영역은 감마 커브의 특성에 따라 설정을 달리할 수 있으며, 비선형 구간(a, c)의 설정 영역 단위는 M X 23 즉, 8개의 계조 단위로 설정하는 것이 바람직하다. 본 실시예의 경우는 M이 1인 경우이다.
예를 들어, 감마 커브 상의 비선형 구간(a, c)이 더 넓을 경우 첫째와 마지막 감마 기준 전압으로부터 8개를 더 늘려 16번째 감마 기준 전압까지를 비선형 구간(a, c)으로 설정하여 V0 ~ V15 및 V1008 ~ V 1023 구간을 풀 타입으로 디코딩 할 수도 있다.
상기 풀 타입이란, 앞서 언급했듯이, 감마 기준 전압들을 모두 인가받고 입력되는 디지털 데이터에 따라 어느 하나의 감마 기준 전압을 출력하는 것을 의미한다. 또한, 쿼터 타입이란 특정한 두 개의 감마 기준 전압을 인가받고 입력되는 디지털 데이터에 따라 Y1, Y2, Y3 및 Y4의 4개의 전압을 출력한 뒤, 그 4개의 전압의 평균 전압 Ya를 이용하여 두 감마 기준 전압 사이의 감마 기준 전압들을 출력하는 것이다.
도 10은 도 9에 도시된 디지털/아날로그 컨버터(300)의 디코더부(310)의 구성을 나타내는 회로도이다.
도 10을 참조하면, 디코더부(310)는 제 1 풀 타입 디코더(312), 제 2 풀 타입 디코더(314), 쿼터 타입 디코더(316) 및 평균 앰프(318)로 구성된다.
제 1 풀 타입 디코더(312)는 감마 기준 전압들 중 감마 커브상의 제 1 비선형 구간(a)의 감마 기준 전압들을 인가받고, 입력되는 10비트의 디지털 데이터에 따라 하나의 감마 기준 전압 Yout1을 출력한다.
즉, 감마 커브상의 제 1 비선형 구간(a)인 감마 기준 전압 V0, V1, V2, V3, V4, V5, V6 및 V7을 인가받고, 입력되는 디지털 데이터의 각 비트값 D9, D8, D7, D6, D5, D4, D3, D2, D1, D0과 각 비트의 반전값 D9B, D8B, D7B, D6B, D5B, D4B, D3B, D2B, D1B, D0B에 따라 감마 기준 전압 V0 ~ V7 중 어느 하나를 선택하여 출력한다.
제 2 풀 타입 디코더(314)는 감마 기준 전압들 중 감마 커브상의 제 2 비선형 구간(c)의 감마 기준 전압들을 인가받고, 입력되는 10비트의 디지털 데이터에 따라 하나의 감마 기준 전압 Yout2를 선택하여 출력한다.
즉, 감마 커브상의 제 2 비선형 구간(b)인 감마 기준 전압 V1016, V1017, V1018, V1019, V1020, V1021, V1022 및 V1023을 인가받고, 입력되는 디지털 데이터의 각 비트값 D9, D8, D7, D6, D5, D4, D3, D2, D1, D0과 각 비트의 반전값 D9B, D8B, D7B, D6B, D5B, D4B, D3B, D2B, D1B, D0B에 따라 감마 기준 전압 V1016 ~ V1023 중 어느 하나를 선택하여 출력한다.
이때, 상기 제 1 풀 타입 디코더(312) 또는 제 2 풀 타입 디코더(314)에 의하여 출력되는 전압은 도 8에 도시된 증폭부(240)로 입력되어 증폭된 뒤 액정 패널(3)로 인가된다.
쿼터 타입 디코더(316)는 감마 기준 전압들 중 감마 커브상의 선형 구간(b)의 감마 기준 전압들을 4계조 마다 하나씩 인가받고, 입력되는 10비트의 디지털 데이터에 따라 특정한 하나의 감마 기준 전압 Vn과 그 감마 기준 전압보다 4계조 상위의 감마 기준 전압 Vn+4를 이용하여 4개의 전압을 출력한다.
즉, 감마 커브 상의 선형 구간(b)의 감마 기준 전압 V8, V12, V16, V20, V24, ... , V1004, V1008, V1012, V1016을 인가받고, 입력되는 10비트의 디지털 데이터의 비트값 즉, D9, D8, D7, D6, D5, D4, D3, D2, D1, D0 및 각 비트의 반전값 즉, D9B, D8B, D7B, D6B, D5B, D4B, D3B, D2B, D1B, D0B에 따라 상기 감마 기준 전압 중 특정한 감마 레지스터 전압 Vn과 그 감마 기준 전압 Vn보다 4계조 상위의 감마 기준 전압 Vn+4를 이용하여 4개의 전압 Y1, Y2, Y3 및 Y4를 평균 앰프(318)로 출력한다.
평균 앰프(318)는 쿼터 타입 디코더(316)로부터 입력되는 4개의 전압을 평균하여 도 8에 도시된 증폭부(240)로 출력하는 기능을 수행한다. 이때, 출력되는 평균 전압은 Vn, Vn+1, Vn+2 또는 Vn+3이다. 따라서, Vn과 Vn+4 사이의 Vn+1, Vn+2 또는 Vn+3의 전압들을 감마 기준 전압의 선형 구간(b)의 특징을 이용하여 모두 생성할 수 있다.
이때, 평균 앰프(318)는 본 제 1 실시예와 같이 디지털/아날로그 컨버터의 디코딩부(310) 내에 구성되는 것이 바람직하나, 도 8에 언급하였던 증폭부(240)에 평균 앰프 기능을 구비하도록 하여 평균 앰프(318)를 대체할 수도 있다.
도 11은 도 10에 도시된 분할형 디지털/아날로그 컨버터(300)의 동작을 설명하기 위한 도표이다.
도 10 및 도 11을 참조하면, 디코더부(310)에 디지털 데이터 '0000000001'이 입력될 경우, 제 1 풀 타입 디코더(312)에 의해서 감마 기준 전압 V1이 선택되어 Vout1로 출력된다. 또한, 디코더부(310)에 디지털 데이터 '0000000111'이 입력될 경우, 제 1 풀 타입 디코더(312)에 의해서 감마 기준 전압 V7이 Yout1로 출력된다.
한편, 입력되는 디지털 데이터가 '0000001000'일 경우, 쿼터 타입 디코더(316)에 의해서 V8, V8, V8, V8이 평균 앰프로 출력되고, 평균 앰프(318)는 이들의 평균 전압인 V8을 출력한다. 즉, Y1은 V8, Y2는 V8, Y3은 V8, Y4는 V8이며, Ya는 V8이다. 또한, 입력되는 디지털 데이터가 '0000001010'일 경우, 쿼터 타입 디코더(316)에 의해서 V8, V8, V12, V12가 출력되고, 평균 앰프(318)는 이들의 평균 전압인 V10을 출력한다.
또한, 디코더부(310)에 디지털 데이터 '1111111001'이 입력될 경우, 제 2 풀 타입 디코더(314)에 의해서 감마 기준 전압 V1016이 선택되어 출력된다. 또한, 디코더부(310)에 디지털 데이터 '1111111111'이 입력될 경우, 제 2 풀 타입 디코더(314)에 의해서 감마 기준 전압 V1023이 Yout2로 출력된다.
이때, 감마 기준 전압 V1016은 디지털 데이터 '1111111001'에 의해서 제 2 풀 타입 디코더(314)를 통하여 출력되는 동시에, 감마 기준 전압 V1012와 더불어 감마 기준 전압 V1013, V1014 및 V1015를 표현하기 위해서 쿼터 타입 디코더(316)에도 사용된다.
따라서, 감마 기준 전압 V1016은 제 2 풀 타입 디코더(314) 및 쿼터 타입 디코더(316)에 모두 인가되지만 쿼터 타입 디코더(316)는 '1111111001' 입력 시에는 동작하지 않는다. 한편, 실시 환경에 따라서는 V1016을 쿼터 타입 디코더(316)로 표현하는 것도 가능하다. 이 경우, 감마 기준 전압 V1016이 쿼터 타입 디코더(316)에만 인가되어 디지털 데이터에 의해서 선택되고, 제 2 풀 타입 디코더(314)에는 감마 기준 전압 V1017 ~ V1023이 입력된다.
이상과 같은 실시예 1에서, 회로의 면적을 줄일 수 있는 쿼터 타입 디코더(316)와 정확한 전압을 출력할 수 있는 풀 타입 디코더(312, 314)를 각각 감마 기준 전압의 선형 구간(b)과 비선형 구간(a, c)에 적절히 배치함으로써 두 디코더간의 상호 단점은 극복하고 장점은 살리고 있음을 알 수 있다. 앞으로 설명할 실시예 2에서는 풀 타입 디코더의 회로 면적을 더욱 줄임으로써 면적 축소의 그 효과를 더욱 높일 수 있는 분할형 디지털/아날로그 컨버터를 설명하고자 한다.
<실시예 2>
도 12는 본 발명의 바람직한 제 2 실시예에 따른 분할형 디지털/아날로그 컨버터의 구성을 나타내는 회로도로서, 10비트 규격으로 구성된 디지털/아날로그 컨버터(1000)를 나타낸다.
도 12를 참조하면, 본 발명의 바람직한 제 2 실시예에 따른 분할형 디지털/아날로그 컨버터(1000)는 다수 레벨의 감마 기준 전압들을 생성하는 감마 기준 전압 생성부(700) 및 10 비트의 디지털 데이터를 입력받아 감마 기준 전압 생성부(700)로부터 인가되는 감마 기준 전압들 중 어느 하나를 선택하여 출력하는 디코더부(600)로 구성된다.
감마 기준 전압 생성부(700)는 감마 전원 전압(GVDD)과 접지 전압(VGS) 사이에 직렬로 연결되는 다수의 저항 어레이로 구성되어, 각 저항의 전압 분배를 통해서 210개 즉, 1024개의 레벨별 감마 기준 전압들을 생성한다.
이때, 도시되지는 않았지만 감마 기준 전압 생성부(700)에는 이상적인 감마 커브에 따라 감마 기준 전압들을 출력할 수 있도록 감마 기준 전압을 조정할 수 있는 감마 보정 회로가 구비될 수 있다.
또한, 앞선 제 1 실시예에서 언급했듯이, 상기 감마 기준 전압 생성부(700)는 실시 환경에 따라 감마 기준 전압 생성부(700)를 소스 드라이버(200)와는 별도의 유닛으로 구성하여 외부 입력으로 디지털/아날로그 컨버터(1000)에 감마 기준 전압들을 인가시킬 수도 있다. 즉, 감마 기준 전압 생성부(700)는 반드시 디지털/아날로그 컨버터(1000) 내에 구비되는 것이 아니라 별도 외부 구성이 가능하다.
디코더부(600)는 감마 기준 전압 생성부(700)로부터 감마 기준 전압들을 인가받아 비선형 구간(a, c) 즉, 감마 기준 전압 V0 ~ V7 및 V1016 ~ V 1023 구간은 풀 타입으로 디코딩하여 어느 하나의 감마 기준 전압을 선택하여 출력하고, 선형 구간(b) 즉, 감마 기준 전압 V8 ~ V 1015 구간은 쿼터 타입으로 디코딩하여 감마 기준 전압을 출력한다.
이때, 감마 커브의 비선형 구간(a, c)은 감마 커브의 특성에 따라 설정을 달리할 수 있으며, 비선형 구간(b)의 설정 단위는 M X 23 즉, 8개의 계조 단위로 설정하는 것이 바람직하다. 본 실시예에서는 M=1인 경우이다.
예를 들어, 감마 커브 상의 비선형 구간(a, c)이 더 넓을 경우 첫째와 마지막 감마 기준 전압으로부터 8개를 더 늘려 16번째 감마 기준 전압까지를 비선형 구간(a, c)으로 설정하여 V0 ~ V15 및 V1008 ~ V1023 구간을 풀 타입으로 디코딩 할 수도 있다.
디코더부(600)는 제 1 하위비트 디코더(610), 제 1 하위비트 디코더 출력 스위칭부(650), 제 2 하위비트 디코더(620), 제 2 하위비트 디코더 출력 스위칭부(660), 쿼터 타입 디코더(630) 및 평균 앰프(640)로 구성된다.
제 1 하위비트 디코더(610)는 감마 기준 전압들 중 감마 커브상의 제 1 비선형 구간(a)의 감마 기준 전압들을 인가받고, 입력되는 10비트의 디지털 데이터 중 하위 3비트의 값에 따라 하나의 감마 기준 전압을 출력한다.
즉, 제 1 하위비트 디코더(610)는 감마 커브상의 제 1 비선형 구간(a)인 감마 기준 전압 V0, V1, V2, V3, V4, V5, V6 및 V7을 인가받고, 입력되는 디지털 데이터의 하위 3비트 값 D2, D1 및 D0 및 각 비트의 반전값 D2B, D1B 및 D0B에 따라 감마 기준 전압 V0 ~ V7 중 어느 하나를 선택하여 출력한다.
이때, 제 1 하위비트 디코더(610)에는 인가되는 감마 기준 전압 V0, V1, V2, V3, V4, V5, V6 및 V7을 디지털 데이터의 하위 3비트값에 따라 각각 선택할 수 있도록 세 개의 모스 트랜지스터가 각각 구비된 8개의 모스 트랜지스터 어레이(611)가 구비된다. 각 모스 트랜지스터의 게이트에는 해당 비트 입력에 따라 턴온되도록 하위 3비트의 데이터값 또는 반전 데이터값이 입력된다.
제 1 하위비트 디코더 출력 스위칭부(650)는 디지털 데이터의 상위 7비트 값을 입력받고, 그 상위 7비트의 값에 따라 제 1 하위비트 디코더(610)로부터 출력되는 출력 전압을 평균 앰프(640)로 전송 또는 차단한다. 이때, 감마 레퍼런스의 제 1 비선형 구간(a)이 감마 기준 전압 V0 ~ V7이고 이들은 모두 상위 7비트가 '0'이므로 제 1 하위 비트 디코더 출력 스위칭부(650)는 입력되는 상위 7비트의 데이터값이 '0000000' 일 때만 제 1 하위비트 디코더(610)의 출력을 평균 앰프(640)로 전송하고 다른 비트 값이 입력되면 제 1 하위비트 디코더(610)의 출력을 차단한다.
제 1 하위비트 디코더 출력 스위칭부(650)의 구성은, 입력되는 디지털 데이터의 상위 7비트 값을 입력받아 논리 신호를 출력하는 노아(NOR Gate) 게이트(652)와, 제 1 하위비트 디코더(610)로부터 출력되는 전압을 4개로 분리하고, 노아 게이트(652)로부터 출력되는 논리 신호에 따라 상기 분리된 4개의 출력 전압을 애버리지 램프(640)로 전송 또는 차단하는 제 1 스위칭부(654)로 구성된다.
이때, 제 1 스위칭부(654)는 제 1 하위비트 디코더(610)으로부터 출력되는 신호를 4개로 분리하여 평균 앰프(640)로 전송하며, 게이트를 통해서 노아 게이트(652)의 논리 신호를 입력받는 4개의 모스 트랜지스터 M1, M2, M3, M4로 구성된다.
제 2 하위비트 디코더(620)는 감마 기준 전압들 중 감마 커브상의 제 2 비선형 구간(c)의 감마 기준 전압들을 인가받고 입력되는 10비트의 디지털 데이터 중 하위 3비트 값에 따라 하나의 감마 기준 전압을 출력한다.
즉, 제 2 하위비트 디코더(620)는 감마 커브상의 제 2 비선형 구간(c)인 감마 기준 전압 V1016, V1017, V1018, V1019, V1020, V1021, V1022 및 V1023을 인가받고, 디지털 데이터의 하위 3비트 값 즉, D2, D1 및 D0 및 그 반전값 즉, D2B, D1B 및 D0B에 따라 감마 기준 전압 V1016 ~ V1023 중 어느 하나를 선택하여 출력한다.
이때, 제 2 하위비트 디코더(620)에는 감마 기준 전압 V1016, V1017, V1018, V1019, V1020, V1021, V1022 및 V1023을 디지털 데이터의 하위 3비트 값에 따라 각각 선택할 수 있도록 각각 세 개의 모스 트랜지스터가 구비된 8개의 모스 트랜지스터 어레이가 구비된다. 각 모스 트랜지스터의 게이트에는 해당 비트 입력에 따라 턴온되도록 하위 3비트의 각 비트 값 또는 반전 값이 입력된다.
제 2 하위비트 디코더 출력 스위칭부(660)는 디지털 데이터의 상위 7비트 값을 입력받고, 그 상위 7비트 값에 따라 제 2 하위비트 디코더(620)로부터 출력되는 출력 전압을 평균 앰프(640)로 전송 또는 차단한다. 이때, 감마 레퍼런스의 제 2 비선형 구간(c)이 감마 기준 전압 V1016 ~ V1023이고 이들은 모두 상위 7비트가 '1'이므로, 제 2 하위 비트 디코더 출력 스위칭부(660)는 입력되는 상위 7비트의 데이터값이 '1111111' 일 때만 제 2 하위비트 디코더(620)의 출력을 평균 앰프(640)로 전송하고 다른 데이터가 입력되면 제 2 하위비트 디코더(620)의 출력을 차단한다.
제 2 하위비트 디코더 출력 스위칭부(660)의 구성은, 입력되는 디지털 데이터의 상위 7비트 값을 입력받아 논리 신호를 출력하는 앤드 게이트(AND Gate)(662)와, 제 2 하위비트 디코더(620)로부터 출력되는 전압을 4개로 분리하고, 앤드 게이트(662)로부터 출력되는 논리 신호에 따라 상기 분리된 4개의 출력 전압을 애버리지 앰프(640)로 전송 또는 차단하는 제 2 스위칭부(664)로 구성된다.
이때, 제 2 스위칭부(664)는 제 2 하위비트 디코더(620)의 출력 전압을 4개로 분리하여 평균 앰프(640)로 전송하고, 게이트를 통해서 앤드 게이트(662)의 논리 신호를 입력받는 4개의 모스 트랜지스터 M11, M12, M13 및 M14로 구성된다.
한편, 상기 제 1 하위비트 디코더 출력 스위칭부(650)와 제 2 하위비트 디코더 출력 스위칭부(660)는, 제 1 비선형 구간(a)과 제 2 비선형 구간(c)의 설정을 달리할 경우 구성이 변할 수 있다.
예를 들어, 앞선 설명에서는 제 1 비선형 구간(a)이 감마 기준 전압 V0 ~ V7이고, 제 2 비선형 구간(c)이 감마 기준 전압 V1016 ~ V1023인 경우를 설명하였지만, 만약 제 1 비선형 구간(a)을 V0 ~ V15로 설정하였을 경우 제 1 하위비트 디코더(610)와 동일한 디코더를 감마 기준 전압 V8 ~ V 15의 선택을 위해서 하나 더 설치하고, 그 출력을 전송 및 차단하기 위해서 제 1 하위비트 디코더 출력 스위칭부(650)와 동일한 출력 스위칭부를 하나 더 설치하되, 그 노아 게이트의 입력 단에는 상위 7비트 데이터값 '0000001'의 경우에만 디코더의 출력을 전송할 수 있도록 'D3'의 입력단에 반전신호가 입력되도록 한다.
이와 같은 개념으로, 제 2 비선형 구간(c)의 변형 설정에 따라 제 2 하위비트 디코더(620) 및 제 2 하위비트 디코더 출력 스위칭부(660)와 동일한 디코더 및 출력 스위칭부를 하나씩 더 추가하고 그 출력 스위칭부의 앤드 게이트의 입력을 조정할 수 있을 것이다.
쿼터 타입 디코더(630)는 감마 기준 전압들 중 감마 커브상의 선형 구간(b)의 감마 기준 전압들을 4계조 마다 하나씩 인가받고, 입력되는 10비트의 디지털 데이터에 따라 특정한 하나의 감마 기준 전압과 그 감마 기준 전압보다 4계조 상위의 감마 기준 전압을 이용하여 4개의 전압을 출력한다.
즉, 감마 커브 상의 선형 구간(b)의 감마 기준 전압 V8, V12, V16, V20, V24, ... , V1004, V1008, V1012, V1016을 인가받고, 10비트의 디지털 데이터의 각 비트 값 D9, D8, D7, D6, D5, D4, D3, D2, D1과 그 반전 값 D9B, D8B, D7B, D6B, D5B, D4B, D3B, D2B, D1B, D0B에 따라 상기 감마 기준 전압 중 특정한 감마 레지스터 전압 Vn과 그 감마 기준 전압 Vn보다 4계조 상위의 감마 기준 전압 Vn+4를 이용하여 4개의 전압을 평균 앰프(640)로 출력한다.
평균 앰프(640)는 제 1 하위비트 디코더 출력 스위칭부(650), 제 2 하위비트 디코더 출력 스위칭부(660) 또는 쿼터 타입 디코더(630)로부터 입력되는 4개의 전압 X1, X2, X3 및 X4를 평균하여 평균 전압 Ya를 도 8에 도시된 증폭부(240)로 출력하는 기능을 수행한다.
이때, 평균 앰프(640)에 의해서 출력되는 평균 전압은, 평균 앰프(640)에 입력되는 전압이 제 1 하위비트 디코더(610) 또는 제 2 하위비트 디코더(620)로부터 출력되는 전압일 경우, 감마 기준 전압 V0 ~ V7 중 어느 하나이거나 또는 감마 기준 전압 V1016 ~ V1023 중 어느 하나의 전압이 4개의 입력으로 동일하게 전달되는 것이므로 입력된 전압과 동일한 하나의 전압을 출력하며, 입력되는 전압이 쿼터 타입 디코더(630)에 의해서 출력되는 Vn 또는 Vn 및 Vn+4가 조합된 전압일 경우 4개의 전압의 평균 전압인 Vn, Vn+1, Vn+2 또는 Vn+3 중 어느 하나를 출력한다.
이때, 평균 앰프(640)는 앞선 제 1 실시예에서 언급했듯이 디지털/아날로그 컨버터(1000)의 디코딩부(600) 내에 구성되는 것이 바람직하나, 도 8에 언급하였던 증폭부(240)에 평균 앰프 기능을 구비하도록 하여 평균 앰프(640)를 대체할 수도 있다.
도 13은 도 12에 도시된 분할형 디지털/아날로그 컨버터(1000)의 동작을 설명하기 위한 도표이다.
도 12 및 도 13을 참조하면, 디코더부(600)에 디지털 데이터 '0000000001'이 입력될 경우, 제 1 하위비트 디코더(610)에 하위 3비트의 데이터값인 '001'이 입력되고 제 1 하위비트 디코더 출력 스위칭부(650)의 노아 게이트(652)에는 상위 3비트인 '0000000'이 입력된다.
이때, 제 1 하위비트 디코더(610)에 의해서 감마 기준 전압 V1이 선택되고 노아 게이트(652)가 논리 신호 '1'을 출력하므로 제 1 스위칭부(650)의 모스 트랜지스터 M1, M2, M3, M4가 턴온되어, 4개의 V1 전압이 평균 앰프(640)로 전달된다. 따라서, 평균 앰프(640)의 입력 X1, X2, X3 및 X4는 모두 V1이므로 평균 앰프(640)는 출력 전압 Ya로 감마 기준 전압 V1을 출력하게 된다.
디코더부(600)에 디지털 데이터 '0000000111'이 입력될 경우, 제 1 하위비트 디코더(610)에 하위 3비트 값인 '111'이 입력되고 제 1 하위비트 디코더 출력 스위칭부(650)의 노아 게이트(652)에는 상위 3비트인 '0000000'이 입력된다.
이때, 제 1 하위비트 디코더(610)에 의해서 감마 기준 전압 V7이 선택되고 노아 게이트(652)가 논리 신호 '1'을 출력하므로 제 1 스위칭부(650)의 모스 트랜지스터 M1, M2, M3, M4가 턴온되어, 4개의 V7 전압이 평균 앰프(640)로 전달된다. 따라서, 평균 앰프(640)는 감마 기준 전압 V7을 출력하게 된다.
상술한 예에서 제 2 하위비트 디코더(620)도 입력되는 '001' 또는 '111'에 따라 감마 기준 전압 V1017 또는 V1023을 선택하나, 제 2 하위비트 디코더 출력 스위칭부(660)의 앤드 게이트(662)에는 '0000000'이 입력되므로 앤드 게이트(662)가 논리 신호 '0'을 출력하여 제 2 스위칭부(660)의 모스 트랜지스터 M11, M12, M13, M14가 턴오프되어 그 전압들은 평균 앰프(640)로 출력되지 않는다. 또한, 쿼터 타입 디코더(630)의 경우에도 처리 디지털 데이터들이 아니므로 동작하지 않는다.
한편, 입력되는 디지털 데이터가 '0000001000'일 경우, 쿼터 타입 디코더(630)에 의해서 V8, V8, V8, V8이 평균 앰프(640)로 출력되고, 평균 앰프의 입력 전압 X1, X2, X3 및 X4가 모두 V8이므로 평균 앰프(640)는 이들의 평균 전압인 V8을 출력한다. 또한, 입력되는 디지털 데이터가 '0000001010'일 경우, 쿼터 타입 디코더(630)에 의해서 V8, V8, V12, V12가 출력되고, 평균 앰프는 이들의 평균 전압인 V10을 출력한다.
디코더부(600)에 디지털 데이터 '1111111001'이 입력될 경우, 제 2 하위비트 디코더(620)에 하위 3비트 값인 '001'이 입력되고 제 2 하위비트 디코더 출력 스위칭부(660)의 앤드 게이트(662)에는 상위 3비트인 '1111111'이 입력된다.
이때, 제 2 하위비트 디코더(620)에 의해서 감마 기준 전압 V1016이 선택되고 앤드 게이트(662)가 논리 신호 '1'을 출력하므로 제 2 스위칭부(660)의 모스 트랜지스터 M11, M12, M13 및 M14가 턴온되어, 4개의 V1016 전압이 평균 앰프(640)로 전달된다. 따라서, 평균 앰프(640)는 감마 기준 전압 V1016을 출력하게 된다.
디코더부(600)에 디지털 데이터 '1111111111'이 입력될 경우, 제 2 하위비트 디코더(620)에 하위 3비트의 데이터값인 '111'이 입력되고 제 2 하위비트 디코더 출력 스위칭부(660)의 앤드 게이트(662)에는 상위 3비트 값인 '1111111'이 입력된다.
이때, 제 2 하위비트 디코더(620)에 의해서 감마 기준 전압 V1023이 선택되고 앤드 게이트(662)가 논리 신호 '1'을 출력하므로 제 2 스위칭부(660)의 모스 트랜지스터 M11, M12, M13 및 M14가 턴온되어, 4개의 V1023 전압이 평균 앰프(640)로 전달된다. 따라서, 평균 앰프(640)는 감마 기준 전압 V1023을 출력하게 된다.
이 경우에, 제 1 하위비트 디코더(610)도 입력되는 '001' 또는 '111'에 따라 감마 기준 전압 V1 또는 V7을 선택하나, 제 1 하위비트 디코더 출력 스위칭부(650)의 노아 게이트(652)에는 '1111111'이 입력되므로 노아 게이트(652)가 논리 신호 '0'을 출력하여 제 1 스위칭부(650)의 모스 트랜지스터 M1, M2, M3 및 M4가 턴오프되어 그 전압들은 평균 앰프(640)로 출력하지 않는다. 또한, 쿼터 타입 디코더(630)의 경우에도 처리 디지털 데이터들이 아니므로 동작하지 않는다.
한편, 감마 기준 전압 V1016은 디지털 데이터 '1111111001'에 의해서 제 2 풀 타입 디코더(620)를 통하여 출력되는 동시에, 감마 기준 전압 V1012와 더불어 감마 기준 전압 V1013, V1014 및 V1015를 표현하기 위해서 쿼터 타입 디코더(630)에도 사용된다. 따라서, 감마 기준 전압 V1016은 제 2 풀 타입 디코더(620) 및 쿼터 타입 디코더(630)에 모두 인가되지만 쿼터 타입 디코더(630)는 '1111111001' 입력 시에는 동작하지 않도록 한다.
이상과 같은 제 2 실시예에서 감마 기준 전압의 비선형 구간(a, c)과 선형 구간(b)을 풀 타입 디코더와 쿼터 타입 디코더로 처리하는 특성을 살리고, 모스 트랜지스터의 수가 많은 풀 타입 디코더의 상위 7비트를 처리하기 위한 부분을 노아 게이트(652) 및 앤드 게이트(662)로 대체함으로써 회로의 구성을 간략화시킬 수 있는 디지털/아날로그 컨버터(1000)를 설명하였다.
한편, 이러한 제 2 실시예의 구성에서, 디지털 데이터의 상위 7비트 값을 입력받아 제 1 하위비트 디코더(610) 및 제 2 하위비트 디코더(620)의 출력을 소스 트랜지스터 어레이를 통하여 차단 또는 연결하는 것이 가능한데, 이를 제 3 실시예에서 설명한다.
<실시예 3>
도 14는 본 발명의 바람직한 제 3 실시예에 따른 분할형 디지털/아날로그 컨버터의 디코더부 구성을 나타내는 회로도로서, 10비트 규격으로 구성된 디코더(800)를 나타낸다.
도 14를 참조하면, 본 발명의 바람직한 제 3 실시예에 따른 분할형 디지털/아날로그 컨버터의 디코더부(800)는 그 구성이 도 12에 도시되어 있는 디코더부(600)의 구성과 동일하나 제 1 하위비트 디코더 출력 스위칭부(810) 및 제 2 하위비트 디코더 출력 스위칭부(820)가 모스 트랜지스터 어레이(812, 814, 816, 818, 822, 824, 826, 828)로 구성되어 있음을 알 수 있다.
제 1 하위비트 디코더 출력 스위칭부(810)는 디지털 데이터의 상위 7비트 값을 입력받고, 그 상위 7비트 값에 따라 제 1 하위비트 디코더(610)로부터 출력되는 출력 전압을 평균 앰프(640)로 전송 또는 차단한다.
이때, 감마 레퍼런스의 제 1 비선형 구간(a)이 감마 기준 전압 V0 ~ V7이고 이들은 모두 상위 7비트가 '0'이므로 제 1 하위 비트 디코더 출력 스위칭부(810)는 입력되는 상위 7비트의 데이터값이 '0000000' 일 때만 제 1 하위비트 디코더(610)의 출력을 평균 앰프(640)로 전송하고 다른 비트 값이 입력되면 제 1 하위비트 디코더(610)의 출력을 차단한다.
제 1 하위비트 디코더 출력 스위칭부(810)의 구성을 살펴보면, 제 1 하위비트 디코더(610)의 출력을 4개로 분할하여 평균 앰프(640)로 전송하거나 차단하는 4개의 모스 트랜지스터 어레이(812, 814, 816, 818)로 구성되며, 각 모스 트랜지스터 어레이(812, 814, 816, 818)는 디지털 데이터의 상위 7비트 값 또는 각 비트의 반전 값을 각각 게이트로 입력받는 7개의 모스 트랜지스터가 직렬로 연결된다.
이때, 상기 각 모스 트랜지스터들은 도 14에 도시된 바와 같이, 각 게이트를 통하여 상위 7비트 반전 값 D9B, D8B, D7B, D6B, D5B, D4B 및 D3B를 입력받는다. 따라서, 입력 디지털 데이터의 상위 7비트가 '0000000'이면, 그 반전 값 즉, D9B, D8B, D7B, D6B, D5B, D4B 및 D3B가 모두 '1'이 되므로 모두 턴온되어 제 1 하위비트 디코더(610)의 출력이 4개로 분할되어 평균 앰프(640)로 전달된다.
제 2 하위비트 디코더 출력 스위칭부(820)는 디지털 데이터의 상위 7비트 값을 입력받고, 그 상위 7비트 값에 따라 제 2 하위비트 디코더(620)로부터 출력되는 출력 전압을 평균 앰프(640)로 전송 또는 차단한다.
이때, 감마 레퍼런스의 제 2 비선형 구간(c)이 감마 기준 전압 V1016 ~ V1023이고 이들은 모두 상위 7비트가 '1'이므로 제 2 하위 비트 디코더 출력 스위칭부(820)는 입력되는 상위 7비트의 데이터값이 '1111111' 일 때만 제 2 하위비트 디코더(620)의 출력을 평균 앰프(640)로 전송하고 다른 비트 값이 입력되면 제 2 하위비트 디코더(620)의 출력을 차단한다.
제 2 하위비트 디코더 출력 스위칭부(820)의 구성을 살펴보면, 제 2 하위비트 디코더(620)의 출력을 4개로 분할하여 평균 앰프(640)로 전송하거나 차단하는 4개의 모스 트랜지스터 어레이(822, 824, 826, 828)로 구성되며, 각 모스 트랜지스터 어레이(822, 824, 826, 828)는 디지털 데이터의 상위 7비트 값 또는 각 비트의 반전 값을 각각 게이트로 입력받는 7개의 모스 트랜지스터가 직렬로 연결된다.
이때, 상기 각 모스 트랜지스터들은 도 14에 도시된 바와 같이, 각 게이트를 통하여 상위 7비트 값 D9, D8, D7, D6, D5, D4 및 D3를 입력받는다. 따라서, 입력 디지털 데이터의 상위 7비트가 '1111111'이면, D9, D8, D7, D6, D5, D4 및 D3이 모두 '1'이 되므로 모두 턴온되어 제 2 하위비트 디코더(620)의 출력이 4개로 분할되어 평균 앰프(640)로 전달된다.
이와 같은 구성으로 감마 커브의 제 1 비선형 구간(a)인 감마 기준 전압 V0 ~ V7의 구간은 제 1 하위비트 디코더(610)에 의해서 감마 기준 전압이 선택되고, 선형 구간은(b) 쿼터 타입 디코더(630)에 의해서 선택되며, 감마 커브의 제2 비선형 구간(c)인 감마 기준 전압 V1016 ~ V1023의 구간은 제 2 하위비트 디코더(620)에 의해서 감마 기준 전압이 선택되게 된다.
한편, 상기 제 1 하위비트 디코더 출력 스위칭부(810)와 제 2 하위비트 디코더 출력 스위칭부(820)는, 제 1 비선형 구간(a)과 제 2 비선형 구간(b)의 설정 변화에 따라 구성이 변할 수 있다.
예를 들어, 상술한 설명에서는 제 1 비선형 구간(a)이 감마 기준 전압 V0 ~ V7이고, 제 2 비선형 구간(c)이 감마 기준 전압 V1016 ~ V1023인 경우를 설명하였지만, 만약 제 1 비선형 구간(a)을 V0 ~ V15로 설정하였을 경우 제 1 하위비트 디코더(610)와 동일한 디코더를 감마 기준 전압 V8 ~ V 15의 선택을 위해서 하나 더 설치하고, 그 디코더의 출력을 전송 및 차단하기 위한 제 1 하위비트 디코더 출력 스위칭부(810)와 동일한 출력 스위칭부를 하나 더 설치하되, 상위 7비트 값이 '0000001'인 경우에만 제 1 하위비트 디코더의 출력을 전송할 수 있도록 게이트로 'D3B'를 입력받는 모스 트랜지스터에 'D3'이 입력되도록 한다.
이와 같은 개념으로, 제 2 비선형 구간(c)의 변형 설정에 따라 제 2 하위비트 디코더(620)와 동일한 디코더를 하나 더 추가하고, 그 디코더의 출력을 차단 또는 연결하기 위한 출력 스위칭부를 더 추가하되 게이트의 입력 비트를 조절할 수 있을 것이다.
이상 본 발명에 대하여 그 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시켜 실시할 수 있음을 이해할 수 있을 것이다.
특히, 상기 설명하였던 감마 기준 전압의 비선형 구간(a, c)과 선형 구간(b)의 설정은 실시 환경에 따라 변형될 수 있으며, 이 경우에도 비선형 구간(a, c)은 풀 타입으로 디코딩하고 선형 구간(b)은 쿼터 타입으로 디코딩하는 개념을 적용하여 회로를 적절히 변형할 수 있음은 자명한 일일 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
이상 설명한 바와 같이, 본 발명에 따른 분할형 디지털/아날로그 컨버터에 따르면, 풀 타입 디코더와 쿼터 타입 디코더를 적절히 혼용함으로써 칩의 사이즈를 결정하는 도미넌트 팩터(Dominant Factor)인 디코더의 사이즈를 줄일 수 있고, 쿼터 타입 디코더에서의 에러 발생 확률이 높은 비선형 구간을 풀 타입 디코더로 처리함으로써 정확한 전압의 출력을 가능하게 한다. 또한, 이러한 분할형 디지털/아날로그 컨버터를 구비함으로써 처리 비트 수는 증가시키면서 칩의 크기는 줄일 수 있는 소스 드라이버의 구성이 가능하다.

Claims (37)

  1. 감마 기준 전압의 변화에 따라 밝기가 변하지 않는 제 1 비선형 구간에 속하는 감마 기준 전압들을 인가받고, 외부로부터 입력되는 N비트(N은 양의 정수)의 디지털 데이터의 선택에 따라 상기 제 1 비선형 구간의 감마 기준 전압들 중 어느 하나를 선택하여 출력하는 제 1 풀 타입 디코더;
    상기 감마 기준 전압의 변화에 따라 밝기가 변하지 않는 제 2 비선형 구간에 속하는 감마 기준 전압들을 인가받고, 상기 외부로부터 입력되는 N비트의 디지털 데이터의 선택에 따라 상기 제 2 비선형 구간의 감마 기준 전압들 중 어느 하나를 선택하여 출력하는 제 2 풀 타입 디코더;
    상기 감마 기준 전압의 변화에 따라 밝기가 선형적으로 변하는 선형 구간에 속하는 감마 기준 전압들을 4계조 마다 하나씩 인가받고, 상기 외부로부터 입력되는 N비트의 디지털 데이터에 의하여 선택되는 감마 기준 전압을 만들기 위한 4개의 감마 기준 전압을 선택하여 출력하는 쿼터 타입 디코더; 및
    상기 쿼터 타입 디코더로부터 출력되는 4개의 감마 기준 전압의 평균 전압을 출력하는 평균 앰프를 포함하는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  2. 제 1 항에 있어서, 상기 N은 10인 것을 특징으로 분할형 디지털/아날로그 컨버터.
  3. 제 1 항에 있어서, 상기 다수의 감마 기준 전압은 0 계조 내지 1023 계조를 표현하기 위한 1024개의 레벨 전압인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  4. 제 1 항에 있어서, 상기 제 1 비선형 구간의 감마 기준 전압은 0계조를 표현하기 위한 감마 기준 전압부터 M X 23 (M은 양의 정수)번째 감마 기준 전압까지인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  5. 제 1 항에 있어서, 상기 제 1 비선형 구간의 감마 기준 전압은 0계조 내지 7계조를 표현하기 위한 감마 기준 전압 V0 내지 V7인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  6. 제 1 항에 있어서, 상기 제 2 비선형 구간의 감마 기준 전압은 마지막 계조를 표현하기 위한 감마 기준 전압부터 P X 23 (P는 양의 정수)번째 감마 기준 전압까지인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  7. 제 1 항에 있어서, 상기 제 2 비선형 구간의 감마 기준 전압은 1016계조 내지 1023계조를 표현하기 위한 감마 기준 전압 V1016 내지 V1023인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  8. 제 1 항에 있어서, 상기 선형 구간의 감마 기준 전압은 8계조 내지 1015계조를 표현하기 위한 감마 기준 전압 V8 내지 V1015인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  9. 제 1 항에 있어서, 상기 쿼터 타입 디코더에 의해서 출력되는 상기 4개의 감마 기준 전압은, 상기 선택되는 감마 기준 전압을 표현하기 위한 특정 감마 기준 전압 Vn과 상기 특정 감마 기준 전압 Vn의 4계조 상위의 전압 Vn+4의 조합인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  10. 제 9 항에 있어서, 상기 평균 앰프로 출력되는 전압은 상기 Vn, 상기 Vn보다 1 계조 상위의 전압 Vn+1, 상기 Vn보다 2계조 상위의 전압 Vn+2 및 상기 Vn 보다 3계조 상위의 전압 Vn+3 중 어느 하나인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  11. 제 1 항에 있어서, 상기 제 1 풀 타입 디코더, 상기 제 2 풀 타입 디코더 및 상기 쿼터 타입 디코더는 상기 N비트의 디지털 데이터의 각 비트 값과 상기 각 비트의 반전값을 입력받는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  12. 제 1 항에 있어서, 다수의 계조를 표현하기 위한 상기 감마 기준 전압들을 생성하여 상기 제 1 풀 타입 디코더, 상기 제 2 풀 타입 디코더 및 상기 쿼터 타입 디코더 중 적어도 어느 하나로 인가하는 감마 기준 전압 생성부를 더 포함하는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  13. 감마 기준 전압의 변화에 따라 밝기가 변하지 않는 제 1 비선형 구간에 속하는 감마 기준 전압들을 인가받고, 외부로부터 입력되는 N(N은 양의 정수)비트 디지털 데이터중 하위 D비트의 선택에 따라 상기 인가되는 제 1 비선형 구간의 감마 기준 전압들 중 어느 하나를 선택하여 출력하는 제 1 하위비트 디코더;
    상기 감마 기준 전압의 변화에 따라 밝기가 변하지 않는 제 2 비선형 구간에 속하는 감마 기준 전압들을 인가받고, 상기 외부로부터 입력되는 N비트 디지털 데이터의 하위 D비트의 선택에 따라 상기 인가되는 제 2 비선형 구간의 감마 기준 전압들 중 어느 하나를 선택하여 출력하는 제 2 하위비트 디코더;
    상기 감마 기준 전압의 변화에 따라 밝기가 선형적으로 변하는 선형 구간에 속하는 감마 기준 전압들을 4계조 마다 하나씩 인가받고, 상기 외부로부터 입력되는 N비트 디지털 데이터에 의하여 선택되는 감마 기준 전압을 만들기 위한 4개의 감마 기준 전압을 선택하여 출력하는 쿼터 타입 디코더;
    상기 제 1 하위비트 디코더의 출력을 4개의 전압으로 분할하고, 상기 N비트 디지털 데이터의 상위 (N-D)비트를 입력받아 상기 분할된 출력을 전송 또는 차단하는 제 1 하위비트 디코더 출력 스위칭부;
    상기 제 2 하위비트 디코더의 출력을 4개의 전압으로 분할하고, 상기 N비트 디지털 데이터의 상위 (N-D)비트를 입력받아 상기 분할된 출력을 전송 또는 차단하는 제 2 하위비트 디코더 출력 스위칭부; 및
    상기 쿼터 타입 디코더, 상기 제 1 하위비트 디코더 출력 스위칭부 및 상기 제 2 하위비트 디코더 출력 스위칭부로부터 전송되는 4개의 신호의 평균 전압을 출력하는 평균 앰프를 포함하는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  14. 제 13 항에 있어서, 상기 N은 10인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  15. 제 13 항에 있어서, 상기 D는 3인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  16. 제 13 항에 있어서, 상기 감마 기준 전압은 0 계조 내지 1023 계조를 표현하기 위한 1024개의 레벨 전압인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  17. 제 13 항에 있어서, 상기 제 1 비선형 구간의 감마 기준 전압은 0계조를 표현하기 위한 감마 기준 전압부터 M X 23 (M은 양의 정수)번째 감마 기준 전압까지인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  18. 제 13 항에 있어서, 상기 제 1 비선형 구간의 감마 기준 전압은 0계조 내지 7계조를 표현하기 위한 감마 기준 전압 V0 내지 V7인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  19. 제 13 항에 있어서, 상기 제 2 비선형 구간의 감마 기준 전압은 마지막 계조를 표현하기 위한 감마 기준 전압부터 P X 23 (P는 양의 정수)번째 감마 기준 전압까지인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  20. 제 13 항에 있어서, 상기 제 2 비선형 구간의 감마 기준 전압은 1016계조 내지 1023계조를 표현하기 위한 감마 기준 전압 V1016 내지 V1023인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  21. 제 13 항에 있어서, 상기 선형 구간의 감마 기준 전압은 8계조 내지 1015계조를 표현하기 위한 감마 기준 전압 V8 내지 V1015인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  22. 제 13 항에 있어서, 상기 쿼터 타입 디코더에 의해서 출력되는 상기 4개의 감마 기준 전압은, 상기 선택되는 감마 기준 전압을 표현하기 위한 특정 감마 기준 전압 Vn과 상기 특정 감마 기준 전압 Vn의 4계조 상위의 전압 Vn+4의 조합인 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  23. 제 13 항에 있어서, 상기 제 1 하위비트 디코더 및 상기 제 2 하위비트 디코더는 상기 하위 D비트 값 및 상기 하위 D비트 값의 반전 값을 입력받는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  24. 제 13 항에 있어서, 다수의 계조를 표현하기 위한 상기 감마 기준 전압들을 생성하는 감마 기준 전압 생성부를 더 포함하는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  25. 제 13 항에 있어서, 상기 제 1 하위비트 디코더는, 상기 제 1 비선형 구간의 감마 기준 전압들을 상기 하위 D비트 값에 따라 선택할 수 있도록 D개의 모스 트랜지스터가 각각 구비된 모스 트랜지스터 어레이를 상기 제 1 비선형 구간의 감마 기준 전압 수에 대응되게 구비하는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  26. 제 25 항에 있어서, 상기 각 모스 트랜지스터의 게이트에는 상기 하위 D비트의 각 비트의 값 및 상기 각 비트의 반전 값 중 어느 하나가 입력되는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  27. 제 13 항에 있어서, 상기 제 2 하위비트 디코더는, 상기 제 2 비선형 구간의 감마 기준 전압들을 상기 하위 D비트 값에 따라 선택할 수 있도록 D개의 모스 트랜지스터가 각각 구비된 모스 트랜지스터 어레이를 상기 제 2 비선형 구간의 감마 기준 전압 수에 대응되게 구비하는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  28. 제 27 항에 있어서, 상기 각 모스 트랜지스터의 게이트에는 상기 하위 D비트의 각 비트의 값 및 상기 각 비트의 반전 값 중 어느 하나가 입력되는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  29. 제 13 항에 있어서, 상기 제 1 하위비트 디코더 출력 스위칭부는,
    상기 상위 (N-D)비트 값을 입력받아 논리 신호를 출력하는 노아 게이트; 및
    상기 제 1 하위비트 디코더의 출력 전압을 4개로 분리하고 상기 노아 게이트로부터 출력되는 논리 신호에 따라 상기 분리된 4개의 출력 전압을 상기 평균 앰프로 전송 또는 차단하는 제 1 스위칭부를 포함하는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  30. 제 29 항에 있어서, 상기 제 1 스위칭부는 상기 제 1 하위비트 디코더로부터 출력되는 신호를 4개로 분리하여 상기 평균 앰프로 전송하며, 게이트를 통해서 상기 노아 게이트의 논리 신호를 입력받는 4개의 모스 트랜지스터를 포함하는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  31. 제 13 항에 있어서, 상기 제 2 하위비트 디코더 출력 스위칭부는,
    상기 상위 (N-D)비트 값을 입력받아 논리 신호를 출력하는 앤드 게이트; 및
    상기 제 2 하위비트 디코더의 출력 전압을 4개로 분리하고 상기 앤드 게이트로부터 출력되는 논리 신호에 따라 상기 분리된 4개의 출력 전압을 상기 평균 앰프로 전송 또는 차단하는 제 2 스위칭부를 포함하는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  32. 제 31 항에 있어서, 상기 제 2 스위칭부는 상기 제 2 하위비트 디코더로부터 출력되는 신호를 4개로 분리하여 상기 평균 앰프로 전송하며, 게이트를 통해서 상기 앤드 게이트의 논리 신호를 입력받는 4개의 모스 트랜지스터를 포함하는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  33. 제 13 항에 있어서, 상기 제 1 하위비트 디코더 출력 스위칭부는 상기 제 1 하위비트 디코더의 출력을 4개로 분할하고, 상기 상위 (N-D)비트 값을 입력받아 상기 분할된 각 출력을 상기 평균 앰프로 전송 또는 차단하는 4개의 모스 트랜지스터 어레이를 포함하는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  34. 제 33 항에 있어서, 상기 각 모스 트랜지스터 어레이는 상기 상위 (N-D)비트의 각 비트 값 또는 상기 각 비트의 반전 값을 게이트로 입력받는 (N-D)개의 모스 트랜지스터가 직렬로 연결되는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  35. 제 13 항에 있어서, 상기 제 2 하위비트 디코더 출력 스위칭부는 상기 제 2 하위비트 디코더의 출력을 4개로 분할하고, 상기 상위 (N-D)비트 값을 입력받아 상기 분할된 각 출력을 상기 평균 앰프로 전송 또는 차단하는 4개의 모스 트랜지스터 어레이를 포함하는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  36. 제 35 항에 있어서, 상기 각 모스 트랜지스터 어레이는 상기 상위 (N-D)비트의 각 비트 값 또는 상기 각 비트의 반전 값을 게이트로 입력받는 (N-D)개의 모스 트랜지스터가 직렬로 연결되는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터.
  37. 외부로부터 제어 신호 및 디지털 데이터를 입력받아 내부 제어 신호를 생성한 뒤, 상기 내부 제어 신호 및 디지털 데이터를 출력하는 제어부;
    상기 제어부로부터 인가되는 상기 디지털 데이터를 저장하는 레지스터부;
    상기 레지스터부로부터 제공되는 상기 디지털 데이터의 레벨 변환을 수행하는 레벨 쉬프트부;
    다수의 계조를 표현하기 위한 감마 기준 전압을 생성하고, 상기 레벨 쉬프트부에 의하여 변환된 디지털 데이터를 입력받아 상기 감마 기준 전압의 변화에 따라 밝기가 변하지 않는 상기 감마 기준 전압의 비선형 구간은 풀 타입으로 디코딩하고, 상기 감마 기준 전압의 변화에 따라 밝기가 선형적으로 변하는 상기 감마 기준 전압의 선형 구간은 쿼터 타입으로 디코딩하여 아날로그 계조 전압을 출력하는 디지털/아날로그 컨버터; 및
    상기 디지털/아날로그 컨버터로부터 출력되는 아날로그 계조 전압을 증폭하여 액정 패널로 인가하는 증폭부를 포함하며 상기 풀 타입은 2[입력 디지털 데이터의 비트수] 개의 감마 기준 전압을 입력받아 디코딩하고 상기 쿼터 타입은 2[입력 디지털 데이터의 비트수]-2 개의 감마 기준 전압을 입력받아 디코딩하는 것을 특징으로 하는 분할형 디지털/아날로그 컨버터를 구비하는 표시 장치의 소스 드라이버.
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