JP2022026851A - デジタルアナログ変換回路、データドライバ及び表示装置 - Google Patents

Abstract

【目的】高速処理及び出力電圧の変化速度を均等化することが可能なデジタルアナログ変換回路、当該デジタルアナログ変換回路を含むデータドライバ及び表示装置を提供する。【構成】本発明は、互いに異なる電圧値を有する参照電圧群を生成する参照電圧生成部と、デジタルデータ信号に基づき、参照電圧群中から重複を含む複数の参照電圧を選択して出力するデコーダと、第１～第ｘの入力端子のうちのｍ（ｍは１以上ｘ未満の整数）個の入力端子で複数の参照電圧のうちのｍ個の参照電圧を夫々受け、第１～第ｘの入力端子で夫々受けた電圧を予め設定された重みづけ比で平均化して増幅した電圧を出力電圧として出力する増幅回路と、制御信号が第１選択状態を示す場合には、増幅回路の第１～第ｘの入力端子のうちのｍ個の入力端子を除く（ｘ－ｍ）個の入力端子に出力電圧を供給する一方、制御信号が第２選択状態を示す場合には、複数の参照電圧を（ｘ－ｍ）個の入力端子に供給するセレクタと、を有する。【選択図】図４

Description

本発明は、デジタルアナログ変換回路、このデジタルアナログ変換回路を含むデータドライバ、及び表示装置に関する。

現在、アクティブマトリクス型の表示装置として、液晶表示装置、或いは有機ＥＬ表示装置等が主流となっている。このような表示装置には、複数のデータ線と複数の走査線が交差状に配線され、複数のデータ線に画素スイッチを介して接続されている表示セルがマトリクス状に配列された表示パネルと共に、表示パネルの複数のデータ線へ階調レベルに対応したアナログ電圧信号を供給するデータドライバと、表示パネルの複数の走査線へ各画素スイッチのオン、オフを制御する走査信号を供給する走査ドライバと、が搭載されている。データドライバには、映像デジタル信号を輝度レベルに対応したアナログの電圧に変換し、これを増幅した電圧信号を表示パネルの各データ線に供給するデジタルアナログ変換回路が含まれている。

以下に、データドライバの概略構成について説明する。

データドライバは、例えばシフトレジスタ、データレジスタラッチ、レベルシフタ、ＤＡ（digital to analog）変換部を含む。

シフトレジスタは、表示コントローラから供給されたスタートパルスに応じて、クロック信号に同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチに供給する。データレジスタラッチは、シフトレジスタから供給されたラッチタイミング信号の各々に基づき、表示コントローラから供給された映像デジタルデータを例えば所定のｎ（ｎは２以上の整数）個毎に取り込み、各映像デジタルデータを表すｎ個の映像デジタルデータ信号をレベルシフタに供給する。レベルシフタは、データレジスタラッチから供給されたｎ個の映像デジタルデータ信号の各々に対して、その信号振幅を増加するレベルシフト処理を施して得たｎ個のレベルシフト後の映像デジタルデータ信号をＤＡ変換部に供給する。

ＤＡ変換部は、参照電圧生成回路、デコーダ部及び増幅部を含む。

参照電圧生成回路は、互いに電圧値が異なる複数の参照電圧を生成してデコーダ部に供給する。例えば、参照電圧生成回路は、電源電圧及び基準電圧間をラダー抵抗で分圧した複数の分圧電圧を参照電圧群としてデコーダ部に供給する。尚、このようなラダー抵抗によって生成された複数の参照電圧を用いたデジタルアナログ変換をＲＤＡＣ方式と称する。

デコーダ部は、データドライバの各出力に夫々対応して設けられているｎ個のデコーダ回路を有する。デコーダ回路の各々は、レベルシフタから供給された映像デジタルデータ信号を受け、この映像デジタルデータ信号に対応した参照電圧を、複数の参照電圧のうちから選択し、選択した参照電圧を増幅部に供給する。

増幅部は、デコーダ部の各デコーダで選択された参照電圧を個別に増幅して出力するｎ個の増幅回路を有する。

ところで、上記したＤＡ変換部では、参照電圧生成回路で生成する参照電圧の数を多くするほど、表現できる輝度レベルの階調数（色数）を増やすことができる。しかしながら、参照電圧生成回路で生成する参照電圧の数を増やすとその分だけデータドライバのチップサイズ（製造コスト）が増加する。

そこで、上記した増幅回路として、複数の入力電圧を重み付けして平均化（加重平均とも称する）することで、互いに隣接する入力電圧同士の間の電圧を生成する、いわゆる内挿演算を行うオペアンプを採用したデジタルアナログ変換回路が提案されている（例えば、特許文献１～３参照）。

このような内挿演算を行う増幅回路（内挿アンプとも称する）によれば、複数の入力電圧に基づく内挿演算により、当該複数の入力電圧で表現できる電圧値の数よりも多い階調数の電圧値を得ることができる。よって、参照電圧生成回路で生成する参照電圧の総数を減らしても、所望とする階調数分の電圧を生成することが可能となる。

以下に、上記したデジタルアナログ変換回路に含まれる増幅回路について図１Ａ及び図１Ｂを参照して説明する。

図１Ａは、当該増幅回路の構成の一例を示す回路図である。図１Ａに示す増幅回路は、ｘ個（ｘは２以上の整数）の入力電圧Ｖ１～Ｖｘを受け、当該入力電圧Ｖ１～Ｖｘに対して内挿演算を施すことにより、入力電圧Ｖ１～Ｖｘの加重平均電圧を生成して出力する。

増幅回路は、入力電圧Ｖ１～Ｖｘを受けるためのｘ個の非反転入力端子Ｔ１～Ｔｘ、単一の反転入力端子、出力端子Ｓｋ、同一導電型のｘ個の差動段回路２９＿１～２９＿ｘ、カレントミラー回路２８及び増幅段回路２６を有する。

差動段回路２９＿ｘは、Ｎチャネル型のトランジスタ２１＿ｘ及び２２＿ｘからなる差動対と、差動対を駆動する電流源２３＿ｘを有する。電流源２３＿ｘは、差動対と電源端子ＶＳＳとの間に設けられている。他の差動段回路２９＿１～２９＿（ｘ－１）各々の構成は、差動段回路２９＿ｘと同じである。各差動対の一方のトランジスタ２１＿１～２１＿ｘの各ゲートが、増幅回路の非反転入力端子Ｔ１～Ｔｘを構成する。各差動対の他方のトランジスタ２２＿１～２２＿ｘの各ゲートが共通接続されており、増幅回路の反転入力端子を構成する。

増幅回路の反転入力端子は出力端子Ｓｋに接続され、ボルテージフォロワ型の帰還増幅回路を構成する。差動段回路２９＿１～２９＿ｘ各々の差動対の一方の出力端がノードｎ２１に共通に接続されており、差動段回路２９＿１～２９＿ｘ各々の差動対の他方の出力端がノードｎ２２に共通に接続されている。

カレントミラー回路２８は、Ｐチャネル型のトランジスタ２４及び２５を有し、電源端子ＶＤＤと、ノードｎ２１及びｎ２２との間に設けられている。増幅段回路２６は、少なくともノードｎ２１に生じる電圧を受けて増幅作用を生じ、出力電圧Ｖｏｕｔを出力端子Ｓｋから増幅出力する。このときの出力電圧Ｖｏｕｔの電圧値を電圧Ｖｅｘｐとする。

以下に、増幅回路の非反転入力端子Ｔ１～Ｔｘに入力される信号電圧Ｖ１～Ｖｘと、電圧Ｖｅｘｐとの関係について説明する。

尚、信号電圧Ｖ１～Ｖｘは、所定のデータ期間毎に上記したデコーダ回路で選択されたレベルの電圧を有する。信号電圧Ｖ１～Ｖｘは、それぞれが１つ前のデータ期間の電圧からステップ状に電圧値が変化するステップ信号電圧であり、増幅回路の出力ダイナミックレンジに対して十分小さい電圧範囲内の同一電圧を含むｘ個の電圧群である。

電圧Ｖｅｘｐは、増幅回路の増幅率が１のとき、入力される信号電圧Ｖ１～Ｖｘの加重平均に相当する。

以下に、差動段回路２９＿１～２９＿ｘにおける第ｊ番目（ｊは１～ｘの整数）の回路の差動対を構成するトランジスタが、チャネル長Ｌとチャネル幅Ｗとの比に相当する基準サイズ比（Ｗ／Ｌ比）に対してＡｊ倍、つまり重み付け比がＡｊとなる場合を一例にとって、増幅回路の動作を説明する。

第ｊ番目の差動対（２１＿ｊ、２２＿ｊ）のドレイン電流Ｉａ＿ｊ、Ｉｂ＿ｊは、下記の数式（５）及び数式（６）式で表される。

Ｉａ＿ｊ＝（Ａｊ・β／２）・（Ｖｊ－ＶＴＨ）２ ・・・（５）
Ｉｂ＿ｊ＝（Ａｊ・β／２）・（Ｖｅｘｐ－ＶＴＨ）２ ・・・（６）
β：トランジスタが基準サイズ比１のときの利得係数
ＶＴＨ：トランジスタの閾値電圧
差動段回路２９＿１～２９＿ｘの共通接続された出力端は、カレントミラー回路２８の入力（ノードｎ２２）及び出力（ノードｎ２１）に接続され、差動段回路２９＿１～２９＿ｘの共通接続された出力端の出力電流が等しくなるように制御される。これにより、差動段回路２９＿１～２９＿ｘの出力電流について、以下の数式（７）が成立する。

Ia＿1+Ia＿2+…+Ia＿x=Ib＿1+Ib＿2+…+Ib＿x・・・（７）
数式（５）、数式（６）において、ｊを１～ｘの範囲で展開して、数式（７）に代入する。ここで、閾値電圧ＶＴＨの一次項に関しては、両辺が等しいとすると、下記の数式（８）及び数式（９）が導かれる。

A1・V1+A2・V2+…+Ax・Vx=(A1+A2+…+Ax)×Vexp ・・・（８）
Vexp=(A1・V1+…+Ax・Vx)/(A1+…+Ax) ・・・（９）
従って、増幅回路は、数式（９）で表されるように、各差動対に入力される信号電圧と重みづけ比との積の総和（Ａ１・Ｖ１＋…＋Ａｘ・Ｖｘ）を、重みづけ比の総和（Ａ１＋…＋Ａｘ）で割った値、すなわち信号電圧Ｖ１～Ｖｘの加重平均に相当する電圧Ｖｅｘｐを、出力電圧Ｖｏｕｔとして出力する。なお、図１ＡはＮチャネル型トランジスタの差動対を含む差動段回路とＰチャネル型トランジスタのカレントミラー回路の構成を示すが、Ｐチャネル型トランジスタの差動対を含む差動段回路とＮチャネル型トランジスタのカレントミラー回路の構成、あるいはＮチャネル型及びＰチャネル型の両導電型トランジスタの差動対を含む差動段回路とカレントミラー回路の構成を採用してもよい。いずれも数式（９）が成り立つ。

次に、図１Ａの増幅回路を、前述したデータドライバに含まれるデコーダ回路の出力増幅回路に適用する場合について説明する。

図１Ｂは、差動段回路２９＿１～２９＿ｘが同一構成、すなわち各差動段回路の重み付け比が同一に構成された場合のデコーダ回路各々のＮ個の出力端子Ｔ１～ＴＮと、増幅回路の非反転入力端子Ｔ１～Ｔｘと、重み付け比との対応関係を示す図である。

ここで、例えばデコーダ回路でデジタルデータに基づき選択する複数の電圧として、互いに異なる２つの電圧を増幅回路のｘ個の非反転入力端子に所定比で供給する場合を想定する。この際、図１Ａの増幅回路は、２つの電圧ＶＡ、ＶＢに基づき、両電圧間をｘ個に分割した複数の電圧を出力することができる。

具体的には、例えば「ｘ」を２、つまり増幅回路の非反転入力端子がＴ１、Ｔ２の２個の場合、互いに異なる２つの電圧ＶＡ、ＶＢの組合せを電圧Ｖ（Ｔ１）、電圧Ｖ（Ｔ２）として増幅回路の非反転入力端子Ｔ１及びＴ２へ選択入力すると、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（ＶＡ、ＶＡ）、（ＶＢ、ＶＢ）、（ＶＡ、ＶＢ）に応じて、電圧ＶＡ、ＶＢ、及び、電圧ＶＡ、ＶＢを２個に分割した電圧を増幅回路から出力できる。

また、例えば「ｘ」を４、つまり増幅回路の非反転入力端子Ｔ１～Ｔ４とし、Ｔ３、Ｔ４に同じ電圧を供給する場合、２つの電圧ＶＡ、ＶＢの組合せを電圧Ｖ（Ｔ１）～Ｖ（Ｔ４）として増幅回路の非反転入力端子Ｔ１～Ｔ４へ選択入力すると、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）、Ｖ（Ｔ４））＝（ＶＡ、ＶＡ、ＶＡ、ＶＡ）、（ＶＢ、ＶＢ、ＶＢ、ＶＢ）、（ＶＡ、ＶＢ、ＶＡ、ＶＡ）、（ＶＡ、ＶＡ、ＶＢ、ＶＢ）、（ＶＡ、ＶＢ、ＶＢ、ＶＢ）、に応じて、電圧ＶＡ、ＶＢ、及び、電圧ＶＡ、ＶＢを４個に分割した電圧（（３ＶＡ＋ＶＢ）／４）、（（ＶＡ＋ＶＢ）／２）、（（ＶＡ＋３ＶＢ）／４）を増幅回路から出力できる。なお、Ｔ３、Ｔ４に同じ電圧を供給するため、Ｔ４はＴ３に含まれるとして、３つの入力端子（Ｔ１、Ｔ２、Ｔ３）への重み付け比が（１：１：２）とみなすこともできる。

以上のように、「ｘ」を増やすことで、更なる拡張も容易に可能である。

また、上記では、図１Ａの差動段回路２９＿１～２９＿ｘが同一構成の場合を説明したが、差動段回路ごとに所定の重み付け比になるように構成してもよい。

特開２０００－１８３７４７号公報 特開２００２－４３９４４号公報 特開２００９－２８４３１０号公報

近時、表示パネルの大画面化及び高解像度化に伴い、データドライバが駆動しなければならない表示パネルのデータ線の負荷容量が増加し、データドライバがデータ線を駆動する１画素（表示セル）あたりの駆動期間（１データ期間とも称する）が短くなる傾向にある。

データ線の負荷容量が大きく且つ駆動期間が短くなると、データ線の全域に亘って所定値以上の充電率を確保するためには、データドライバは高速駆動が必要となる。尚、データ線の充電率が所定値より低下すると輝度むら等の画質劣化を生じる。

例えばフレーム周波数１２０Ｈｚの４Ｋ表示パネル（データ線数：３８４０ｘ３、走査線数：２１６０）の１データ期間は約３．７ｕｓであり、解像度が４Ｋの４倍の８Ｋ表示パネルの１データ期間は１．８５ｕｓ程度である。増幅回路は、動作電流を増やして出力電圧のスルーレートを上げることで、ある程度は高速化を図ることができる。しかしながら表示パネルの高精細化に伴い１データ期間が短くなったことで、増幅回路の入力電圧の変化速度が無視できなくなってきている。増幅回路の入力電圧の変化速度は、増幅回路の出力電圧の変化速度に影響し、データ線の充電率（最終的には表示セル内電極の充電率）の低下がパネル表示品質の低下を招く。

ここで、前述したように、内挿演算を行う増幅回路は複数の入力端子を有しており、複数の入力端子の寄生容量が増幅回路の入力電圧の変化速度に影響する場合がある。以下にこの点について説明する。

尚、説明の便宜上、増幅回路の入力端子数ｘを「４」とし、各入力端子Ｔ１～Ｔ４毎の重み付け比を同一の１とする。また入力端子Ｔ３とＴ４は共通接続され同一電圧を受ける構成とする。この際、増幅回路の入力端子への供給電圧の変化速度の低下を招くワースト条件は、増幅回路の４つの入力端子に同じ参照電圧が入力される場合である。つまり、デコーダ回路で選択された１つの参照電圧が、増幅回路の４つの入力端子に夫々供給される場合である。

例えば増幅回路の入力電圧が、１つ前のデータ期間では参照電圧ＶｒＭであり、次のデータ期間では、この電圧ＶｒＭからの電位差が大きい参照電圧Ｖｒ０へ変化する場合、その変化速度は以下の条件に依存する。つまり、デコーダ回路内における参照電圧Ｖｒ０を伝送する配線抵抗及び選択スイッチのオン抵抗と、この参照電圧Ｖｒ０を受ける増幅回路の４つの入力端子のゲート寄生容量（例えば図１ＡのＣｐ１～Ｃｐ４）に依存する。

データドライバの全出力数に対応した複数の増幅回路、つまり出力増幅回路の全ての入力端子が参照電圧Ｖｒ０を受けるというワーストケースでは、参照電圧Ｖｒ０に各増幅回路の４つの入力端子のゲート寄生容量に全出力数を積算した合計の寄生容量が接続され、インピーダンスの時定数に従って各増幅回路の入力電圧がＶｒＭからＶｒ０へ変化する速度が遅くなる。よって、この際、増幅回路の出力電圧の変化も遅くなるという問題が生じる。なお、各増幅回路の入力端子数ｘが多いほど増幅回路の出力電圧変化の遅延は増加する。

また、増幅回路の複数の入力端子に同一参照電圧を供給する場合と別に、増幅回路の複数の入力端子に異なる参照電圧を供給する場合もある。例えば、増幅回路が、参照電圧Ｖｒ０とその隣接参照電圧Ｖｒ１との間の階調レベルの電圧を出力する場合、増幅回路の４つの入力端子Ｔ１～Ｔ４にはＶｒ０とＶｒ１が振り分けられて供給される。この場合、１つの参照電圧に接続される入力端子数に対応した寄生容量はワーストケースより少なくなる。このため、階調レベルごとに増幅回路の出力電圧の変化速度が異なるという問題も生じる。これらの問題により輝度低下や表示むら等の表示品質の低下を招く。

そこで、本発明では、高速処理及び出力電圧の変化速度を均等化することが可能な、内挿演算を行う増幅回路を含むデジタルアナログ変換回路、当該デジタルアナログ変換回路を含むデータドライバ及び表示装置を提供する。

本発明に係るデジタルアナログ変換回路は、互いに異なる電圧値を有する参照電圧群を生成する参照電圧生成部と、デジタルデータ信号を受け、前記デジタルデータ信号に基づき、前記参照電圧群中から重複を含む複数の参照電圧を選択して出力するデコーダと、第１～第ｘ（ｘは２以上の整数）の入力端子を有し、前記第１～第ｘの入力端子で夫々受けた前記複数の参照電圧を予め設定された重みづけ比で平均化して増幅した電圧を出力電圧として出力する増幅回路と、第１選択状態又は第２の選択状態を指定する制御信号を受け、前記第１又は前記第２の選択状態に応じて、前記増幅回路の前記第１～第ｘの入力端子のうちのｍ（ｍは１以上のｘ未満の整数）個の入力端子を除く（ｘ－ｍ）個の入力端子に供給する電圧を切り替えるセレクタと、を備え、前記セレクタは、前記制御信号が前記第１選択状態を示す場合には、前記増幅回路の前記第１～第ｘの入力端子のうちの前記（ｘ－ｍ）個の入力端子に前記出力電圧を供給する一方、前記制御信号が前記第２選択状態を示す場合には、前記複数の参照電圧を前記（ｘ－ｍ）個の入力端子に供給する。

また、本発明に係るデータドライバは、映像データ信号にて表される輝度レベルに対応した電圧値を有する電圧を出力電圧として生成しこれを表示パネルに印加するデータドライバであって、互いに異なる電圧値を有する参照電圧群を生成する参照電圧生成部と、前記映像データ信号を受け、前記参照電圧群中から前記映像データ信号にて表される輝度レベルに対応した、重複を含む複数の参照電圧を選択して出力するデコーダと、第１～第ｘ（ｘは２以上の整数）の入力端子を有し、前記第１～第ｘの入力端子で夫々受けた前記複数の参照電圧を予め設定された重みづけ比で平均化して増幅した電圧を前記出力電圧として生成する増幅回路と、第１選択状態又は第２の選択状態を指定する制御信号を受け、前記第１又は前記第２の選択状態に応じて、前記増幅回路の前記第１～第ｘの入力端子のうちのｍ（ｍは１以上のｘ未満の整数）個の入力端子を除く（ｘ－ｍ）個の入力端子に供給する電圧を切り替えるセレクタと、を備え、前記セレクタは、前記制御信号が前記第１選択状態を示す場合には、前記増幅回路の前記第１～第ｘの入力端子のうちの前記（ｘ－ｍ）個の入力端子に前記出力電圧を供給する一方、前記制御信号が前記第２選択状態を示す場合には、前記複数の参照電圧を前記（ｘ－ｍ）個の入力端子に供給する。

また、本発明に係る表示装置は、表示パネルと、映像データ信号にて表される輝度レベルに対応した電圧値を有する電圧を出力電圧として生成しこれを前記表示パネルに印加するデータドライバと、を含み、前記データドライバは、互いに異なる電圧値を有する参照電圧群を生成する参照電圧生成部と、前記映像データ信号を受け、前記参照電圧群中から前記映像データ信号にて表される輝度レベルに対応した、重複を含む複数の参照電圧を選択して出力するデコーダと、第１～第ｘ（ｘは２以上の整数）の入力端子を有し、前記第１～第ｘの入力端子で夫々受けた前記複数の参照電圧を予め設定された重みづけ比で平均化して増幅した前記複数の参照電圧を前記出力電圧として生成する増幅回路と、第１選択状態又は第２の選択状態を指定する制御信号を受け、前記第１又は前記第２の選択状態に応じて、前記増幅回路の前記第１～第ｘの入力端子のうちのｍ（ｍは１以上のｘ未満の整数）個の入力端子を除く（ｘ－ｍ）個の入力端子に供給する電圧を切り替えるセレクタと、を備え、前記セレクタは、前記制御信号が前記第１選択状態を示す場合には、前記増幅回路の前記第１～第ｘの入力端子のうちの前記（ｘ－ｍ）個の入力端子に前記出力電圧を供給する一方、前記制御信号が前記第２選択状態を示す場合には、前記複数の参照電圧を前記（ｘ－ｍ）個の入力端子に供給する。

本発明では、複数の電圧を受けて当該複数の電圧に基づく内挿演算を行う増幅回路を含むデジタルアナログ変換回路の増幅回路として、制御信号に応じて第１選択状態及び第２選択状態のうちの一方に設定され、且つ、選択状態が切替可能とされる以下のような増幅回路を採用する。

ここで、第１選択状態に設定されたときには、増幅回路は、第１～第ｘ（ｘは２以上の整数）の入力端子のうちのｍ個（ｍは１以上ｘ未満の整数）の入力端子で、デジタルデータ信号に基づきデコーダが選択した複数の参照電圧を、重複も含めて夫々受け、残り（ｘ－ｍ）個の入力端子で、自身の出力電圧を受ける。そして、増幅回路は、ｍ個の入力端子で夫々受けた複数の参照電圧に対して、ｍ個の入力端子毎に設定された重み付け比で平均化して増幅した電圧を出力電圧として出力する。

一方、第２の選択状態に設定されたときには、当該増幅回路は、第１～第ｘの入力端子で、上記したデコーダで選択された複数の参照電圧を、重複も含めて夫々受ける。そして、増幅回路は、第１～第ｘの入力端子で夫々受けた複数の参照電圧に対して、第１～第ｘの入力端子毎に設定された重み付け比で平均化して増幅した電圧を出力電圧として出力する。

これにより、第１選択状態では、１つの参照電圧の配線に接続される増幅回路の入力端子（寄生容量）数がワーストケースより削減される。この際、各増幅回路において、１つの参照電圧の配線に接続される入力端子数を最小１に設定することが可能である。また参照電圧の配線に接続されていない増幅回路の入力端子には、参照電圧の配線と接続されている入力端子の電圧に応じて当該増幅回路が出力した出力電圧が供給される。

第２選択状態では、デジタルデータ信号に基づきデコーダで選択された複数の参照電圧が増幅回路の各入力端子へ振り分け供給される。このとき、第１選択状態において自身の出力電圧が供給された増幅回路の入力端子も、第２選択状態でデコーダの参照電圧の配線に夫々接続される。しかしながら、それらの入力端子に寄生する寄生容量は、第２選択状態で接続される参照電圧の配線の電圧に十分近い電圧に至るまで、自身の出力電圧によって充電又は放電されているため、速やかに所定の調レベルの電圧に到達し安定する。

よって、本発明によれば、デジタルデータ信号の内容に拘らず、１つの選択電圧が増幅回路の全入力端子に供給される従来のデジタルアナログ変換回路に場合に比べて、増幅回路の入力部での寄生容量に伴い生じる遅延時間を短縮することができる。これにより、デジタルアナログ変換回路の処理時間の短縮を図ることが可能となる。更に、ワーストケースに於いて増幅回路の出力電圧の変化速度の遅延が改善され、階調レベルごとの増幅回路の出力電圧の変化速度の均一化も可能となる。従って、当該増幅回路を含むデジタルアナログ回路を搭載したデータドライバによれば、高精細な画像の表示品質を向上させることが可能となる。

内挿演算を行う増幅回路の構成を示す回路図である。 デコーダ回路の出力端子と、増幅回路の入力端子と各入力端子の重み付け比の一例を示す図である。 本発明に係るデジタルアナログ変換回路を含む表示装置２００の概略構成を示すブロック図である。 データドライバ１０３の内部構成を示すブロック図である。 デジタルアナログ変換回路としての参照電圧生成回路１０及び変換回路ＤＣ１の内部構成の一例を表すブロック図である。 増幅回路３０、セレクタ４０、駆動速度制御回路５０各々の第１選択状態及び第２選択状態での入出力状態の一例を表す図である。 １データ期間内での増幅回路３０の入力端子の入力電圧波形の一例を表す図である。 増幅回路３０の入力端子数「ｘ」を２個とした場合での好適な仕様の一例を表す図である。 増幅回路３０の入力端子数「ｘ」を４個とした場合での好適な仕様の一例を表す図である。 増幅回路３０、セレクタ４０及び駆動速度制御回路５０の内部構成の一例を示す回路図である。 図８に示す増幅回路３０及び駆動速度制御回路５０における第１及び第２選択状態各々での入出力状態を表す図である。 図８に示す増幅回路３０及び駆動速度制御回路５０における第１及び第２選択状態各々での入出力状態を表す図である。 デコーダ２０、増幅回路３０及びセレクタ４０における第１の期間Ｔｃ１での状態の一例を模式的に表す図である。 増幅回路３０、セレクタ４０及び駆動速度制御回路５０の内部構成の他の一例を示す回路図である。 図１１に示す増幅回路３０及び駆動速度制御回路５０における第１及び第２選択状態各々での入出力状態を表す図である。 図１１に示す増幅回路３０及び駆動速度制御回路５０における第１及び第２選択状態各々での入出力状態を表す図である。 デコーダ２０、増幅回路３０及びセレクタ４０における第１の期間Ｔｃ１での状態の他の一例を模式的に表す図である。

図２は、本発明に係るデジタルアナログ変換回路、及びデータドライバを含む表示装置２００の概略構成を示すブロック図である。

図２に示すように、表示装置２００は、表示パネル１００、駆動制御部１０１、走査ドライバ１０２及びデータドライバ１０３を有する。

表示パネル１００は、例えば液晶又は有機ＥＬパネル等からなり、２次元画面の水平方向に伸張するｒ個（ｒは２以上の自然数）の水平走査線Ｓ１～Ｓｒと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータ線Ｄ１～Ｄｎと、を含む。水平走査線及びデータ線の各交叉部には、画素を担う表示セルが形成されている。

駆動制御部１０１は、各走査線に供給する水平走査パルスを生成する走査タイミング信号を走査ドライバ１０２に供給する。

更に、駆動制御部１０１は、映像信号ＶＤに基づき、スタートパルス信号ＳＴＰ、クロック信号ＣＬＫ、制御信号ＣＴＬ及びＸＣＴＬを含む各種の制御信号、及び映像デジタル信号ＤＶＳを生成し、データドライバ１０３に供給する。

走査ドライバ１０２は、駆動制御部１０１から供給された走査タイミング信号に応じて、水平走査パルスを表示パネル１００の水平走査線Ｓ１～Ｓｒの各々に順次印加する。

データドライバ１０３は、駆動制御部１０１から供給された各種の制御信号（ＳＴＰ、ＣＬＫ、ＣＴＬ、ＸＣＴＬ）に応じて、映像デジタル信号ＤＶＳに含まれる、各画素の輝度レベルを例えば８ビットにて個別に表す映像データＰＤの系列を取り込む。尚、映像データＰＤのビット数は８ビットに限定されない。そして、データドライバ１０３は、取り込んだ映像データＰＤを１水平走査線分（ｎ個）ずつ、各映像データＰＤが示す輝度レベルに対応した大きさの電圧値を有するｎ個の駆動電圧Ｇ１～Ｇｎに変換し、夫々を表示パネル１００のデータ線Ｄ１～Ｄｎに供給する。

図３は、データドライバ１０３の内部構成を示すブロック図である。

図３に示すように、データドライバ１０３は、シフトレジスタ５０、データレジスタラッチ６０、レベルシフタ７０、及びＤＡ（digital to analog）変換部８０を含む。

シフトレジスタ５０は、駆動制御部１０１から供給されたスタートパルスＳＴＰに応じて、クロック信号ＣＬＫに同期してラッチの選択を行う為のラッチタイミング信号Ｕ１～Ｕｎを生成し、データレジスタラッチ６０に供給する。

データレジスタラッチ６０は、ラッチタイミング信号Ｕ１～Ｕｎに基づき、駆動制御部１０１から供給された映像データＰＤを順次取り込み、１水平走査線分（ｎ個）毎に、各映像データＰＤを表す映像データ信号Ｒ１～Ｒｎをレベルシフタ７０に供給する。

レベルシフタ７０は、映像データ信号Ｒ１～Ｒｎの各々に対して、その信号レベルを増加するレベルシフト処理を施して得たｎ個の映像データ信号Ｊ１～ＪｎをＤＡ変換部８０に供給する。

ＤＡ変換部８０は、デジタルデータ信号としての映像データ信号Ｊ１～Ｊｎの各々を受け、制御信号ＣＴＬ及びＣＴＬＸに基づき、夫々をアナログの電圧値を有する駆動電圧Ｇ１～Ｇｎに変換して出力する。

ＤＡ変換部８０は、図３に示すように、参照電圧生成回路１０と、変換回路ＤＣ１～ＤＣｎと、を含む。

参照電圧生成回路１０は、夫々電圧値が異なる複数の参照電圧からなる参照電圧群ＶＸを生成し、変換回路ＤＣ１～ＤＣｎの各々に供給する。

変換回路ＤＣ１～ＤＣｎは、夫々が個別に映像データ信号Ｊ１～Ｊｎを受け、制御信号ＣＴＬ及びＣＴＬＸに基づき、映像データ信号Ｊ１～Ｊｎ毎に、その映像データ信号に対応した電圧値を有する参照電圧を、参照電圧群ＶＸ中から選択する。そして、変換回路ＤＣ１～ＤＣｎは、夫々が選択した参照電圧を駆動電圧Ｇ１～Ｇｎとして出力する。尚、図３に示すように、変換回路ＤＣ１～ＤＣｎは、映像データ信号Ｊ１～Ｊｎに夫々対応して設けられており、互いに同一の内部構成を有する。

図４は、図３に示す変換回路ＤＣ１～ＤＣｎのうちから任意の１個、例えばＤＣ１を抜粋して、デジタルアナログ変換回路としての参照電圧生成回路１０及び変換回路ＤＣ１の内部構成の一例を表すブロック図である。

参照電圧生成回路１０は、例えば、所定の電位ＶＧＨ及びこの電位ＶＧＨより低い電位ＶＧＬを受け、電位ＶＧＨ及びＶＧＬ間の電圧（ＶＧＨ－ＶＧＬ）を互いに電圧値が異なる複数の電圧に分圧するラダー抵抗ＬＤＲを含む。参照電圧生成回路１０は、このラダー抵抗ＬＤＲによって分圧された複数の電圧を参照電圧群ＶＸとして、変換回路ＤＣ１～ＤＣｎの各々に供給する。

変換回路ＤＣ１は、デコーダ２０、増幅回路３０、セレクタ４０、駆動速度制御回路５０を含む。

デコーダ２０は、参照電圧群ＶＸと、例えば８ビットからなる映像デジタルデータ信号Ｊ１を受け、参照電圧群から映像デジタルデータ信号Ｊ１に応じて重複を含む複数の参照電圧を最大でｘ（ｘは２以上の整数）個、選択出力する。尚、デコーダ２０で選択される複数の参照電圧は、好ましくは参照電圧群ＶＸ中で、互いに隣接する参照電圧（以降、隣接参照電圧とも称する）、或いは電圧値の差が小さい参照電圧の組合せとする。

増幅回路３０は、非反転入力端子としての第１～第ｘ（ｘは２以上の整数）の入力端子Ｔ１～Ｔｘと、反転入力端子ＦＢを備えた差動増幅器、いわゆるオペアンプからなる。増幅回路３０は、例えば図１Ａに示される増幅回路と同一回路で構成することができる。

増幅回路３０は、自身が出力する出力電圧ＶＯを自身の反転入力端子ＦＢに入力する帰還構成を有する。第１～第ｘ入力端子（Ｔ１～Ｔｘ）は、ｍ個（但し、ｍは１≦ｍ＜ｘの整数）の入力端子と、残りの（ｘ－ｍ）個の入力端子とに区分けされる。

増幅回路３０は、入力端子Ｔ１～Ｔｘで受けた重複を含む複数の参照電圧に対し、端子Ｔ１～Ｔｘの各々に予め設定されている重みづけ比で平均化し、増幅したものを出力電圧ＶＯとして出力する。この際、変換回路ＤＣ１に含まれる増幅回路３０は、当該出力電圧ＶＯを出力端子Ｓｋを介して駆動電圧Ｇ１として出力する。

セレクタ４０及び駆動速度制御回路５０は、それぞれ制御信号（ＣＴＬ、ＸＣＴＬ）を受ける。制御信号（ＣＴＬ、ＸＣＴＬ）は、第１選択状態及び第２選択状態のうちの一方の状態に設定することを指示する制御信号である。

セレクタ４０は、制御信号（ＣＴＬ、ＸＣＴＬ）に基づき、増幅回路３０の（ｘ－ｍ）個の入力端子、例えば入力端子Ｔｍ＋１～Ｔｘに、デコーダ２０で選択された複数の参照電圧を供給するか、又は出力電圧ＶＯを供給するかを切り替える。すなわち、セレクタ４０は、制御信号が第１選択状態を示す場合には、増幅回路３０の第１～第ｘの入力端子のうちのｍ個の入力端子を除く（ｘ－ｍ）個の入力端子に、出力電圧ＶＯを供給する。一方、制御信号が第２選択状態を示す場合には、セレクタ４０は、デコーダ２０で選択された複数の参照電圧を、（ｘ－ｍ）個の入力端子に供給する。

駆動速度制御回路５０は、制御信号（ＣＴＬ、ＸＣＴＬ）に基づき、セレクタ４０の状態と連携して、増幅回路３０に対して駆動速度の制御を行う活性状態（動作状態）、又は非活性状態（停止状態）に設定される。駆動速度制御回路５０は、増幅回路３０の駆動速度を一定に保持する機能を有する。

以下に、図４に示す増幅回路３０、セレクタ４０、駆動速度制御回路５０の動作について説明する。

尚、増幅回路３０の入力端子数を「ｘ」で表す。また、上記した「ｍ」については、１≦ｍ＜ｘとし且つｘ≧２とする。また、図４に示すように、増幅回路３０の反転入力端子ＦＢには、第１、第２選択状態に拘らず自身の出力電圧ＶＯが帰還入力される。

図５は、制御信号（ＣＴＬ，ＸＣＴＬ）により切替制御される第１選択状態と第２選択状態における、増幅回路３０、セレクタ４０、駆動速度制御回路５０の入出力状態を表す図である。

第１選択状態では、制御信号ＣＴＬを受けるセレクタ４０内のスイッチ群がオン状態となり、制御信号ＸＣＴＬを受けるセレクタ４０内のスイッチ群がオフ状態となる。更に、当該第１選択状態では、駆動速度制御回路５０が活性状態（動作状態）に設定される。

一方、第２選択状態では、制御信号ＣＴＬを受けるセレクタ４０のスイッチ群がオフ状態となり、制御信号ＸＣＴＬを受けるセレクタ４０内のスイッチ群がオン状態となる。更に、駆動速度制御回路５０が非活性状態（停止状態）に設定される。

これにより、図５に示すように、第１選択状態では、増幅回路３０のｍ個の入力端子（Ｔ１～Ｔｍ）にはデコーダ２０が選択して出力した、重複も含む複数の参照電圧が供給され、残りの（ｘ－ｍ）個の入力端子（Ｔｍ＋１～Ｔｘ）には増幅回路３０の出力電圧ＶＯが供給される。このとき増幅回路３０は、ｍ個の入力端子で受けた複数の参照電圧に対し、ｍ個の入力端子毎に設定された重み付け比で平均化して増幅した電圧を出力電圧ＶＯとして出力する。

なお、第１選択状態で、（ｘ－ｍ）個の入力端子（Ｔｍ＋１～Ｔｘ）を備える差動対は、非反転入力端子と反転入力端子の両方に出力電圧ＶＯが供給されるため、増幅回路の駆動能力には寄与しなくなる。

増幅回路３０の駆動速度を、上記した第１又は第２の選択状態に拘わらず同等に保持するため、駆動速度制御回路５０は、第１選択状態で駆動速度制御回路５０を活性化し、複数の参照電圧を受けるｍ個の入力端子（Ｔ１～Ｔｍ）を備える差動対の駆動能力を引き上げる。駆動速度制御回路５０は、例えば、ｍ個の入力端子（Ｔ１～Ｔｍ）を備える差動対を駆動する電流源の一部又は全部に対し、第１選択状態の期間のみ駆動電流を増加させる電流増加手段を備えてもよい。なお、電流増加手段は、第１選択状態におけるｍ個の差動対を駆動するｍ個の電流源の電流値の合計が、第２選択状態のｘ個の差動対を駆動するｘ個の電流源の電流値の合計と同等程度に設定してもよい。

一方、第２選択状態では、増幅回路３０のｍ個の入力端子及び（ｘ－ｍ）個の入力端子共にデコーダ２０が選択して出力した、重複も含む複数の参照電圧が供給される。更に、当該第２選択状態では、駆動速度制御回路５０が非活性化される。このとき、増幅回路３０は、第１～第ｘの入力端子Ｔ１～Ｔｘに供給される複数の参照電圧に対して、入力端子Ｔ１～Ｔｘ毎に設定された重み付け比で平均化して増幅した電圧を出力電圧ＶＯとして出力する。すなわち、第２選択状態の増幅回路３０の動作は従来と同様の動作となる。

本実施例では、各出力ごとの増幅回路のｘ個の入力端子全てが１つの参照電圧配線と接続されるワーストケースにおいて、第１選択状態では、１つの参照電圧配線に接続される増幅回路３０の入力端子の寄生容量が従来より少なくなるので、増幅回路の入力電圧の変化速度を従来より速めることができる。

なお、第１選択状態において、ｍ個の入力端子毎に設定された重み付け比の合計は、第１～第ｘの入力端子毎に設定された重み付け比の合計の２分の１以下となるように設定されるのが望ましい。あるいは、第１選択状態でデコーダ２０が選択した信号を受ける入力端子数「ｍ」が、第２選択状態でデコーダ２０が選択した信号を受ける全入力端子数「ｘ」の２分の１以下の正数となるように設定されてもよい。例えば、第１選択状態で、１つの参照電圧線に接続される増幅回路の入力端子数は最小で１に設定可能である。１つの参照電圧線に接続される増幅回路の入力端子数が一定の場合、第１選択状態での増幅回路３０の入力電圧の変化速度は階調レベルに依存せず均一となる。

また、増幅回路３０の（ｘ－ｍ）個の入力端子（Ｔｍ＋１～Ｔｘ）は、第１選択状態から第２選択状態への切替時に、出力電圧ＶＯから、デコーダ２０が選択した複数の参照電圧へ変化するが、この時の電圧変化は、隣接参照電圧の電圧範囲内、或いは電圧値の差が十分小さい電圧範囲内である。したがって、（ｘ－ｍ）個の入力端子の電圧は第２選択状態への切替り後、速やかに安定する。

以上のように、図５に示す第１選択状態及び第２選択状態の制御により、増幅回路３０の各入力端子の電圧変化を速くし、且つ、選択された階調に依存しない電圧変化速度も実現できる。

図６は、１データ期間内での増幅回路３０の入力端子の入力電圧波形の一例を表す図である。尚、図６では、デコーダ２０が１画素分の映像データ信号を受けてから、次の１画素分の映像データ信号を受けるまでの期間を１データ期間として示している。

図６に示すように、１データ期間は第１の期間Ｔｃ１と、第１の期間Ｔｃ１に続く第２の期間Ｔｃ２とを有する。第１の期間Ｔｃ１では、制御信号（ＣＴＬ，ＸＣＴＬ）により、増幅回路３０、セレクタ４０及び駆動速度制御回路５０が上記した第１選択状態に設定され、第２の期間Ｔｃ２では第２選択状態に設定される。

図６において、期間Ｔｃ１の実線波形Ｗ１は、第１選択状態での増幅回路３０のｍ個の入力端子に複数の参照電圧を受けるときの電圧波形である。破線波形Ｗ２は、従来の増幅回路のように、１データ期間に亘り上記した第２選択状態を維持した場合での増幅回路３０のｘ個の入力端子に複数の参照電圧を受けるときの電圧波形である。また、図６では、電位差の大きい参照電圧ＶｒＭから参照電圧Ｖｒ０にデコーダの選択電圧が切り替わる１データ期間において、データドライバのｎ個の全出力が同じ動作を行うというワーストケースを想定している。

破線波形Ｗ２は、１データ期間内において、１つ前の１データ期間にデコーダ２０で選択された選択電圧ＶｒＭから選択電圧Ｖｒ０に変化する。この際、従来では、デコーダ２０で参照電圧Ｖｒ０が選択され、これが１データ期間に亘り、出力毎の増幅回路３０のｘ個の全入力端子Ｔ１～Ｔｘへ供給される。

破線波形Ｗ２の電圧変化の速さは、参照電圧Ｖｒ０の配線に対して、各出力毎の増幅回路３０の入力端子Ｔ１～Ｔｘの寄生容量（差動対トランジスタのゲート寄生容量）の合計が負荷となり、当該選択電圧Ｖｒ０を伝送する配線の抵抗及び容量やデコーダ自体のインピーダンスも合せた時定数に依存する。

一方、本実施例では、１データ期間の開始直後の第１の期間Ｔｃ１では第１選択状態に設定され、参照電圧Ｖｒ０は増幅回路３０の入力端子Ｔ１～Ｔｘのうちのｍ個に供給される。参照電圧Ｖｒ０が供給される端子数ｍを少なく設定（最小設定は１）することにより、参照電圧Ｖｒ０の配線の負荷となる増幅回路３０のｍ個の入力端子の寄生容量の合計が小さくなる。

これにより、図６に示すように、実線波形Ｗ１は、その電圧変化が破線波形Ｗ２よりも速くなる。また入力端子数「ｍ」が一定の場合、第１選択状態でのｍ個の入力端子の電圧変化速度は階調レベルに依存せず均一となる。

なお、増幅回路３０の（ｘ－ｍ）個の入力端子には、第１の期間Ｔｃ１に亘り出力電圧ＶＯが供給される。ここでの出力電圧ＶＯは、ｍ個の入力端子に供給される参照電圧Ｖｒ０に対応した電圧であり、参照電圧Ｖｒ０と同等又は十分近い電圧である。

また、第１の期間Ｔｃ１では、駆動速度制御回路５０を活性化することで、増幅回路３０の駆動速度を１データ期間に亘り一定に保持するように制御する。

第２の期間Ｔｃ２では第２選択状態に設定され、参照電圧Ｖｒ０は増幅回路３０の入力端子Ｔ１～Ｔｘに供給される。この際、（ｘ－ｍ）個の入力端子には、第１の期間Ｔｃ１では出力電圧ＶＯ（≒Ｖｒ０）が供給され、第２の期間Ｔｃ２で参照電圧Ｖｒ０の供給に切り替わるが、その電位差が小さいため速やかに切り替わり、安定する。

以上のように、本実施例では、増幅回路３０の入力電圧の変化を加速させることができ、それに伴い増幅回路３０の出力電圧の変化速度も速めることが可能となる。また本発明が適用可能な、全階調レベルに対して同様の制御を行うことにより、階調レベルごとの増幅回路３０の出力電圧の変化速度を揃えることができる。

次に、本実施例を適用可能なデコーダの仕様について、一例をもって説明する。

図７Ａ及び図７Ｂは、本実施例によるＤＡ変換回路（１０、ＤＣ１）に好適な仕様として、デコーダ２０の動作の一例を表す図である。

尚、図７Ａは、増幅回路３０の入力端子数「ｘ」を２個、図７Ｂは入力端子数「ｘ」を４個とした場合での好適な仕様を表す図である。また、図７Ａ及び図７Ｂは共に、出力電圧の電圧値を段階的に表す階調レベルに対応付けして、デコーダ２０が選択する参照電圧Ｖｒｅｆと、データ信号のビットコード（ビットＤ３～Ｄ０及びＤ４～Ｄ０）と、増幅回路３０の入力端子Ｔ１～Ｔｘへの供給電圧［Ｖ（Ｔ１）～Ｖ（Ｔｘ）］と、の関係を示している。電圧［Ｖ（Ｔ１）～Ｖ（Ｔｘ）］はデジタルデータに基づきデコーダ２０で選択される参照電圧Ｖｒｅｆとの対応関係を示す。

図７Ａの仕様では、入力端子Ｔ１、Ｔ２に対し、参照電圧群として２レベル置きに参照電圧Ｖｒ０、Ｖｒ１、Ｖｒ２、・・・を設定する。デコーダ２０は、１データ期間に増幅回路３０の入力端子Ｔ１、Ｔ２に供給する選択電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）として、例えば、偶数レベル（２ｋ）（ｋは０以上の整数）に対しては、同一参照電圧（Ｖｒｋ、Ｖｒｋ）を選択し、奇数レベル（２ｋ＋１）に対しては隣接参照電圧（Ｖｒｋ、Ｖｒ（ｋ＋１））を選択する。増幅回路３０の入力端子Ｔ１、Ｔ２の重み付け比を１：１とすると、出力電圧ＶＯ＝（Ｖ（Ｔ１）＋Ｖ（Ｔ２））／２となる。隣接する２つの参照電圧（Ｖｒｋ、Ｖｒ（ｋ＋１））間を２分割する各レベルが、増幅回路３０の内挿演算により線形特性となる。

なお図７Ａでは、図面の便宜上１５レベルまでを示しているが、更に拡張可能である。レベル数の拡張により対応するデジタルデータ信号のビット数も増加する。

図７Ａの仕様に於いて、ワーストケースは偶数レベルのときで、１つの参照電圧Ｖｒｋの配線に対して、各出力毎の増幅回路の入力端子Ｔ１、Ｔ２の寄生容量の合計が負荷となる。

一方、奇数レベルのときは、参照電圧Ｖｒｋの配線に対して、各出力毎の増幅回路の入力端子Ｔ１の寄生容量の合計が負荷となり、参照電圧Ｖｒ（ｋ＋１）の配線に対して、各出力毎の増幅回路の入力端子Ｔ２の寄生容量の合計が負荷となる。したがって、１つの参照電圧の配線に対する増幅回路の入力端子の寄生容量の合計値は、奇数レベルの場合は偶数レベルの場合の２分の１となる。この際、データドライバの出力数が多い場合には、寄生容量の合計値の差は増幅回路の入力端子の電圧変化の速さに影響する。

本実施例を図７Ａの仕様に適用すると、１データ期間の開始直後の第１の期間Ｔｃ１では第１選択状態に設定され、例えば参照電圧Ｖｒｋは、階調レベルに依らず増幅回路３０の入力端子Ｔ１～Ｔ２のうちの１個（Ｔ１）に供給される。参照電圧Ｖｒｋの配線の負荷となる増幅回路３０の入力端子Ｔ１の寄生容量の合計は常にワーストケースの１／２となる。よって、増幅回路３０の入力端子（Ｔ１）の電圧変化を速くし、且つ、階調レベルに依存しない電圧変化速度も実現できる。そして、第１の期間Ｔｃ１に続く第２期間Ｔｃ２では第２選択状態に設定され、参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）は、階調レベルに応じて増幅回路３０の入力端子Ｔ１～Ｔ２に振り分けられ、速やかに安定する。

図７Ｂの仕様では、増幅回路３０の入力端子Ｔ１～Ｔ４からなる４個の入力端子に対し、参照電圧群として４レベル置きに参照電圧Ｖｒ０、Ｖｒ１、Ｖｒ２、…を設定する。デコーダ２０は、１データ期間に増幅回路３０の入力端子Ｔ１～Ｔ４に供給する選択電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）、Ｖ（Ｔ４）として、例えば、レベル（４ｋ）に対しては同一参照電圧（Ｖｒｋ、Ｖｒｋ、Ｖｒｋ、Ｖｒｋ）を選択し、レベル（４ｋ＋１）に対しては隣接する２つの参照電圧（Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒｋ、Ｖｒｋ）を選択し、レベル（４ｋ＋２）に対しては隣接する２つの参照電圧（Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋１）、Ｖｒｋ、Ｖｒｋ）を選択し、レベル（４ｋ＋１）に対しては隣接する２つの参照電圧（Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋１））を選択する。ここでｋは０以上の整数とする。

増幅回路の入力端子Ｔ１、Ｔ２、Ｔ３、Ｔ４の重み付け比を１：１：１：１とすると、出力電圧ＶＯ＝（Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋Ｖ（Ｔ３）＋Ｖ（Ｔ４））／４となる。隣接する２つの参照電圧（Ｖｒｋ、Ｖｒ（ｋ＋１））間を４分割する各レベルが、増幅回路の内挿演算により線形特性となる。なお図７Ｂは図面の便宜上２４レベルまでを示しているが、更に拡張可能である。レベル数の拡張により対応するデジタルデータ信号のビット数も増加する。

図７Ｂの仕様に於いて、ワーストケースはレベル（４ｋ）のときで、１つの参照電圧Ｖｒｋ配線に対して、各出力毎の増幅回路の入力端子Ｔ１～Ｔ４の寄生容量の合計が負荷となる。一方、レベル（４ｋ＋１）のときは、参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）のそれぞれの配線に対して、負荷となる増幅回路の入力端子数は「３」及び「１」、レベル（４ｋ＋２）のときは、参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）のそれぞれの配線に対して、負荷となる増幅回路の入力端子数は「２」及び「２」、レベル（４ｋ＋３）のときは、参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）のそれぞれの配線に対して、負荷となる増幅回路の入力端子数は「１」及び「３」となる。

したがって、１つの参照電圧の配線に対する増幅回路３０の入力端子の寄生容量の合計値は、ワーストケースのレベル（４ｋ）に対し、最小では４分の１となる。データドライバの出力数が多い場合には、寄生容量の合計値の差は増幅回路３０の入力端子の電圧変化の速さに影響する。

本実施例を図７Ｂの仕様に適用すると、１データ期間の開始直後の第１の期間Ｔｃ１では第１選択状態に設定され、例えば参照電圧Ｖｒｋは、階調レベルに依らず増幅回路３０の入力端子Ｔ１～Ｔ４のうちの１個（Ｔ１）に供給される。この際、参照電圧Ｖｒｋの配線の負荷となる増幅回路３０の入力端子Ｔ１の寄生容量の合計は常にワーストケースの１／４となる。これにより、増幅回路３０の入力端子（Ｔ１）の電圧変化を速くし、且つ、階調レベルに依存しない電圧変化速度も実現できる。第１の期間Ｔｃ１に続く第２期間Ｔｃ２では第２選択状態に設定され、参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）は、階調レベルに応じて増幅回路３０の入力端子Ｔ１～Ｔ４に振り分けられ、速やかに安定する。

以上のように、本実施例を図７Ａ、図７Ｂの仕様に適用した場合も、増幅回路３０の入力電圧の変化を加速させることができ、それに伴い増幅回路３０の出力電圧の変化速度も速めることが可能となる。また階調レベルごとの増幅回路３０の出力電圧の変化速度を揃えることができる。

図８は、図４に示す増幅回路３０の入力端子数「ｘ」を４個、デコーダ２０から出力された信号を常時受ける入力端子数「ｍ」を１個としたときの増幅回路３０、セレクタ４０及び駆動速度制御回路５０の内部構成の一例を示す回路図である。

図８に示す増幅回路３０は、ＮチャネルＭＯＳ型のトランジスタ３１＿１～３１＿４、３２＿１～３２＿４、電流源３３＿１～３３＿４、ＰチャネルＭＯＳ型のトランジスタ２４及び２５、及びバッファアンプ３６を含む。セレクタ４０は、スイッチ４１＿２～４１＿４及び４２＿２～４２＿４を含む。

図８において、第１の差動対を為すトランジスタ３１＿１及び３２＿１各々のソースには、その一端に接地電位ＶＳＳが印加されている電流源３３＿１の他端が接続されている。電流源３３＿１は、当該第１の差動対に流す電流をバイアス電流として生成する。トランジスタ３１＿１のゲートにはノードｎ１を介して入力端子Ｔ１が接続されており、ドレインにはノードｎ１１が接続されている。トランジスタ３２＿１のゲートには、当該増幅回路３０の出力電圧ＶＯが印加されており、そのドレインにはノードｎ１２が接続されている。

第２の差動対を為すトランジスタ３１＿２及び３２＿２各々のソースには、その一端に接地電位ＶＳＳが印加されている電流源３３＿２の他端が接続されている。電流源３３＿２は、当該第２の差動対に流す電流をバイアス電流として生成する。トランジスタ３１＿２のゲートには、ノードｎ２及びスイッチ４１＿２を介して出力電圧ＶＯが印加されていると共に、当該ノードｎ２及びスイッチ４２＿２を介して入力端子Ｔ２が接続されている。また、トランジスタ３１＿２のドレインにはノードｎ１１が接続されている。トランジスタ３２＿２のゲートには、出力電圧ＶＯが印加されており、そのドレインにはノードｎ１２が接続されている。スイッチ４１＿２及び４２＿２は、制御信号（ＣＴＬ、ＸＣＴＬ）に応じて相補的にオン状態及びオフ状態のうちの一方に設定される。この際、スイッチ４１＿２がオン状態、スイッチ４２＿２がオフ状態となった場合には、出力電圧ＶＯがトランジスタ３１＿２のゲートに供給される。一方、スイッチ４１＿２がオフ状態、スイッチ４２＿２がオン状態となった場合には、入力端子Ｔ２で受けた電圧Ｖ（Ｔ２）がトランジスタ３１＿２のゲートに供給される。

第３の差動対を為すトランジスタ３１＿３及び３２＿３各々のソースには、その一端に接地電位ＶＳＳが印加されている電流源３３＿３の他端が接続されている。電流源３３＿３は、当該第３の差動対に流す電流をバイアス電流として生成する。トランジスタ３１＿３のゲートには、ノードｎ３及びスイッチ４１＿３を介して出力電圧ＶＯが印加されていると共に、当該ノードｎ３及びスイッチ４２＿３を介して入力端子Ｔ３が接続されている。また、トランジスタ３１＿３のドレインにはノードｎ１１が接続されている。トランジスタ３２＿３のゲートには、出力電圧ＶＯが印加されており、そのドレインにはノードｎ１２が接続されている。スイッチ４１＿３及び４２＿３は、制御信号（ＣＴＬ、ＸＣＴＬ）に応じて相補的にオン状態及びオフ状態のうちの一方に設定される。この際、スイッチ４１＿３がオン状態、スイッチ４２＿３がオフ状態となった場合には、出力電圧ＶＯがトランジスタ３１＿３のゲートに供給される。一方、スイッチ４１＿３がオフ状態、スイッチ４２＿３がオン状態となった場合には、入力端子Ｔ３で受けた電圧Ｖ（Ｔ３）がトランジスタ３１＿３のゲートに供給される。

第４の差動対を為すトランジスタ３１＿４及び３２＿４各々のソースには、その一端に接地電位ＶＳＳが印加されている電流源３３＿４の他端が接続されている。電流源３３＿４は、当該第４の差動対に流す電流をバイアス電流として生成する。トランジスタ３１＿４のゲートには、ノードｎ４及びスイッチ４１＿４を介して出力電圧ＶＯが印加されていると共に、当該ノードｎ４及びスイッチ４２＿４を介して入力端子Ｔ４が接続されている。また、トランジスタ３１＿４のドレインにはノードｎ１１が接続されている。トランジスタ３２＿４のゲートには、出力電圧ＶＯが印加されており、そのドレインにはノードｎ１２が接続されている。スイッチ４１＿４及び４２＿４は、制御信号（ＣＴＬ、ＸＣＴＬ）に応じて相補的にオン状態及びオフ状態のうちの一方に設定される。この際、スイッチ４１＿４がオン状態、スイッチ４２＿４がオフ状態となった場合には、出力電圧ＶＯがトランジスタ３１＿４のゲートに供給される。一方、スイッチ４１＿４がオフ状態、スイッチ４２＿４がオン状態となった場合には、入力端子Ｔ４で受けた電圧Ｖ（Ｔ４）がトランジスタ３１＿４のゲートに供給される。

トランジスタ２４及び２５はカレントミラー回路を構成する。当該カレントミラー回路の一次側のトランジスタ２５のゲート及びドレインがノードｎ１２に接続されており、二次側のトランジスタ２４のドレインがノードｎ１１に接続されている。トランジスタ２４及び２５のゲート同士が接続されており、夫々のソースには電源電位ＶＤＤが印加されている。

バッファアンプ３６は、ノードｎ１１上の電圧に対応した増幅電流を出力端子Ｓｋに送出することで出力電圧ＶＯを生成する、出力回路として機能する。当該出力回路としてのバッファアンプ３６は、当該出力電圧ＶＯを出力端子Ｓｋを介して出力すると共に、トランジスタ３２＿１～３２＿４各々のゲート、及びスイッチ４１＿２～４１＿４に供給する。

更に、図８に示す実施例では、駆動速度制御回路５０は、第１の差動対、つまり第１の入力端子Ｔ１を備える差動対（３１＿１、３２＿１）に流すバイアス電流を生成する電流源３３＿１と並列に接続された電流源５１＿１及びスイッチ５２を含む。電流源５１＿１の一端はスイッチ５２に接続されており、他端が、第１の差動対を為すトランジスタ３１＿１及び３２＿１各々のソースに接続されている。スイッチ５２は、制御信号ＣＴＬに応じてオン状態及びオフ状態に設定される。スイッチ５２は、オン状態に設定された場合には、電流源５１＿１の一端に接地電位ＶＳＳを印加し、オフ状態に設定された場合には、電流源５１＿１の一端をオープン状態（ハイインピーダンス状態）にする。よって、制御信号ＣＴＬに応じてスイッチ５２がオン状態となった場合に、電流源５１＿１が所定の定電流を、電流源３３＿１で生成されたバイアス電流に加えて、第１の差動対（３１＿１、３２＿１）に流す。

尚、図８に示す増幅回路３０及び駆動速度制御回路５０の構成は、図７Ｂの仕様に基づくデコーダ２０に対応したものである。なお、図８に示す増幅回路３０の入力端子Ｔ１、Ｔ２、Ｔ３、Ｔ４の重み付け比を１：１：１：１とする場合、例えば、差動対（３１＿１、３２＿１）、（３１＿２、３２＿２）、（３１＿３、３２＿３）、（３１＿４、３２＿４）をそれぞれ同一サイズのトランジスタで構成し、電流源３３＿１、３３＿２、３３＿３、３３＿４のそれぞれの電流値を同一としてもよい。

図９Ａ及び図９Ｂは、図８に示す構成において、図５に示す「ｘ」を４、「ｍ」を１とした場合における、第１及び第２選択状態各々での増幅回路３０及び駆動速度制御回路５０の入出力状態を表す図である。尚、反転入力端子ＦＢとセレクタ４０の状態は図５と同様であり記載を省略している。

また、図９Ａ及び図９Ｂでは、デコーダ２０で選択する複数の参照電圧を、隣接する２つの参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）として、第１選択状態（第１期間Ｔｃ１）及び第２選択状態（第２期間Ｔｃ２）での増幅回路３０の入力端子への供給電圧と出力電圧を表す。

以下、図６、図９Ａ及び図９Ｂを参照して、図８に示す構成の動作について説明する。

先ず、１データ期間の開始直後の第１期間Ｔｃ１において、図８に示す増幅回路３０及び駆動速度制御回路５０が第１選択状態に設定される。すなわち、制御信号ＣＴＬを受けるスイッチ４１＿２、４１＿３及び４１＿４がオン状態、制御信号ＸＣＴＬを受けるスイッチ４２＿２、４２＿３及び４２＿４がオフ状態に設定される。更に、駆動速度制御回路５０のスイッチ５２＿１がオン状態となり、電流源５１＿１が活性化（動作）する。ここで、増幅回路３０の第１～第４入力端子のうち第１入力端子Ｔ１には映像デジタルデータに基づき選択される参照電圧Ｖｒｋが入力され、第２～第４入力端子Ｔ２～Ｔ４には増幅回路の出力電圧ＶＯ（＝Ｖｒｋ）が供給される。

これにより、第１期間Ｔｃ１では、データドライバの各出力毎の増幅回路３０の全入力端子に同一参照電圧Ｖｒｋが選択される従来のワーストケースに対して、参照電圧Ｖｒｋの配線の負荷となる増幅回路３０の入力端子の寄生容量は第１入力端子Ｔ１のみとなる。よって、増幅回路３０の第１入力端子Ｔ１の電圧変化が加速される。なお、第２～第４入力端子Ｔ２～Ｔ４を備える差動対は差動増幅動作に寄与しないため、駆動速度制御回路５０（電流源５１＿１、スイッチ５２＿１）を活性化（動作）させることで、第１入力端子Ｔ１備える差動対（３１＿１、３２＿１）の差動増幅動作を加速させる。これにより、増幅回路３０の駆動速度の低下が抑えられ、所望の駆動速度に維持される。例えば、駆動速度制御回路５０の電流源５１＿１の電流は、入力端子Ｔ２～Ｔ４を備える差動対を駆動する電流源３３＿２～３３＿４の合計と同じにしてもよい。また駆動速度制御回路５０は、電流源５１＿１を追加する代わりに電流源３３＿１の電流値を設定するバイアス電圧を切り替えて電流を増加させる構成としてもよい。これにより、増幅回路３０の入力端子（Ｔ１）の電圧変化を速くし、且つ、階調レベルに依存しない電圧変化速度も実現できる。

そして、第１期間Ｔｃ１に続く第２期間Ｔｃ２において、図８に示す増幅回路３０及び駆動速度制御回路５０が第２選択状態に設定される。すなわち、制御信号ＣＴＬを受けるスイッチ４１＿２、４１＿３及び４１＿４がオフ状態、制御信号ＸＣＴＬを受けるスイッチ４２＿２、４２＿３及び４２＿４がオン状態に設定される。更に、駆動速度制御回路５０のスイッチ５２＿１がオフ状態となり、電流源５１＿１が非活性化（停止）する。ここで、増幅回路３０の第１入力端子Ｔ１には参照電圧Ｖｒｋが引き続き供給され、第２～第４入力端子Ｔ２～Ｔ４には、映像デジタルデータに基づき選択される参照電圧Ｖｒｋ又はＶｒ（ｋ＋１）が夫々供給される。

これにより、増幅回路３０は通常動作となり、出力電圧ＶＯは速やかにターゲット電圧へ到達して安定する。

なお、上記した第１選択状態では、デコーダ２０が２つの参照電圧Ｖｒｋ及びＶｒ（ｋ＋１）のうちの一方の参照電圧Ｖｒｋを選択して出力するので、増幅回路３０は、参照電圧Ｖｒｋと同電位の電圧ＶＬｚを有する出力電圧ＶＯを出力する。

一方、第２選択状態では、デコーダ２０が重複を含む２つの参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）を選択して出力するので、増幅回路３０は、これら２つの参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）を内分する４レベルの電圧ＶＬｚ～ＶＬ（ｚ＋３）のいずれか１つを有する出力電圧ＶＯを出力する。

第１選択状態から第２選択状態への切替では、電圧変化は、２つの参照電圧Ｖｒｋ，Ｖｒ（ｋ＋１）間のレベル数マイナス１の電位差以下となり、最大で出力電圧ＶＬｚからＶＬ（ｚ＋３）の３階調レベルの差となる。しかしながら、２つの参照電圧Ｖｒｋ，Ｖｒ（ｋ＋１）の電圧差は、図３の参照電圧群ＶＸの電圧範囲に対して十分小さいので、２つの参照電圧Ｖｒｋ，Ｖｒ（ｋ＋１）間の３階調レベルの差に対して出力電圧ＶＯは速やかにターゲット電圧に到達する。

以下に、図１０を参照して、第１選択状態において為される増幅回路３０の高速化について説明する。尚、図１０は、第１選択状態での階調電圧発生回路１０、デコーダ２０、増幅回路３０及びセレクタ４０の等価回路を示している。

図１０に示すように、第１選択状態（第１期間Ｔｃ１）では、各増幅回路３０の１つの入力端子（Ｔ１）のみが所定の参照電圧（Ｖｒ０）を供給する配線に接続される。この際、増幅回路３０は、入力端子（Ｔ１）に供給された参照電圧（Ｖｒ０）を増幅したものを出力電圧ＶＯとして出力する。

よって、１つの参照電圧Ｖｒ０の配線に接続される増幅回路３０の入力端子の寄生容量の合計は、従来のワーストケースのように全入力端子（Ｔ１～Ｔ４）の寄生容量の合計となる場合の１／４に削減される。これにより、増幅回路３０の入力端子（Ｔ１）の電圧変化を大幅に速めることが可能になると共に、参照電圧発生回路１０からの配線長の違いに伴う増幅回路３０の入力端子の電圧変化速度の差も縮小できる。

更に、第１選択状態では、階調レベルに関係なく、増幅回路３０の１つの入力端子（Ｔ１）のみに参照電圧が供給されるので、増幅回路３０の入力端子の電圧変化速度が階調レベルによらず均一化される。

このように本実施例では、第１選択状態の増幅回路３０の入力端子の電圧変化速度が向上し、且つ、変化速度のばらつきが抑えられる。よって、表示装置２００のデータ線Ｄ１～Ｄｎを駆動する増幅回路３０の出力電圧ＶＯの信号遅延や遅延ばらつきも小さくすることが可能となり、良好な表示品質を実現できる。

図１１は、図４に示す増幅回路３０の入力端子数「ｘ」を４個、デコーダ２０が選択出力した信号を常時受ける入力端子数「ｍ」を２個とした場合での増幅回路３０、セレクタ４０及び駆動速度制御回路５０の内部構成の一例を示す回路図である。尚、図１１に示す構成では、図８に示すセレクタ４０からスイッチ４１＿３及び４２＿３を省き、且つ駆動速度制御回路５０として電流源５１＿１及びスイッチ５２＿１の他に電流源５１＿３及びスイッチ５２＿３を新たに設けた点を除く他の構成は、図８に示すものと同一である。また、デコーダ２０は、図７Ｂの仕様に対応しているものとする。

すなわち、図１１に示す構成では、第３の差動対を為すトランジスタ３１＿３のゲートには、入力端子Ｔ３が接続されている。更に、当該第３の差動対を為すトランジスタ３１＿３及び３２＿３に流すバイアス電流を生成する電流源３３＿３と並列に、駆動速度制御回路５０としての電流源５１＿３及びスイッチ５２＿３が接続されている。

図１２Ａ及び図１２Ｂは、図１１に示す構成において、図５に示す「ｘ」を４、「ｍ」を２とした場合における、第１及び第２選択状態各々での増幅回路３０及び駆動速度制御回路５０の入出力状態を表す図である。尚、反転入力端子ＦＢとセレクタ４０の状態は図５と同様であり記載を省略している。

また、図１２Ａ及び図１２Ｂでは、デコーダ２０で選択する複数の参照電圧を隣接する２つの参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）として、第１選択状態（第１期間Ｔｃ１）及び第２選択状態（第２期間Ｔｃ２）での増幅回路３０の入力端子への供給電圧と出力電圧を表す。

以下、図６、図１２Ａ及び図１２Ｂを参照して、図１１に示す構成の動作について説明する。

先ず、１データ期間の開始直後の第１期間Ｔｃ１において、図１１に示す増幅回路３０及び駆動速度制御回路５０が第１選択状態に設定される。すなわち、制御信号ＣＴＬを受けるスイッチ４１＿２、４１＿４がオン状態、制御信号ＸＣＴＬを受けるスイッチ４２＿２、４２＿４がオフ状態に設定される。更に、駆動速度制御回路５０のスイッチ５２＿１及び５２＿３がオン状態となり、電流源５１＿１及び５１＿３が活性化（動作）する。ここで、増幅回路３０の第１～第４入力端子のうち第１、第３入力端子Ｔ１、Ｔ３には映像デジタルデータに基づき選択される参照電圧Ｖｒｋ、及びＶｒ（ｋ＋１）が夫々入力され、第２、第４入力端子Ｔ２、Ｔ４には増幅回路の出力電圧ＶＯが供給される。この際、出力電圧ＶＯは、入力端子Ｔ１、Ｔ３に設定される重み付け比が等しいとすると、参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）の中間電圧（Ｖｒｋ＋Ｖｒ（ｋ＋１））／２となる。

これにより、第１期間Ｔｃ１では、データドライバの各出力毎の増幅回路の全入力端子に同一参照電圧Ｖｒｋが選択される従来のワーストケースに対して、参照電圧Ｖｒｋの配線の負荷となる増幅回路３０の入力端子の寄生容量は第１入力端子Ｔ１のみとなる。更に、参照電圧Ｖｒ（ｋ＋１）の配線の負荷となる増幅回路３０の入力端子の寄生容量は第３入力端子Ｔ３のみとなる。よって、増幅回路３０の第１入力端子Ｔ１及び第３入力端子Ｔ３それぞれの電圧変化が加速される。

なお、第２、第４入力端子Ｔ２、Ｔ４を備える差動対は差動増幅動作に寄与しないため、駆動速度制御回路５０（電流源５１＿１及び５１＿３、スイッチ５２＿１及び５２＿３）を活性化（動作）させることで、第１入力端子Ｔ１備える差動対（３１＿１、３２＿１）及び第３入力端子Ｔ３備える差動対（３１＿３、３２＿３）の差動増幅動作を加速させる。これにより、増幅回路３０の駆動速度の低下が抑えられ、所望の駆動速度に維持される。例えば、駆動速度制御回路５０の電流源５１＿１及び５１＿３の合計電流は、入力端子Ｔ２、Ｔ４を備える差動対を駆動する電流源３３＿２及び３３＿４の合計電流と同じにしてもよい。これにより、増幅回路３０の入力端子（Ｔ１、Ｔ３）の電圧変化を速くし、且つ、階調レベルに依存しない電圧変化速度も実現できる。

そして、第１期間Ｔｃ１に続く第２期間Ｔｃ２において、図１１に示す増幅回路３０及び駆動速度制御回路５０が第２選択状態に設定される。すなわち、制御信号ＣＴＬを受けるスイッチ４１＿２及び４１＿４がオフ状態、制御信号ＸＣＴＬを受けるスイッチ４２＿２、４２＿４がオン状態に設定される。更に、駆動速度制御回路５０のスイッチ５２＿１及び５２＿３がオフ状態となり、電流源５１＿１及び５１＿３が非活性化（停止）する。ここで、増幅回路３０の第１～第４の入力端子Ｔ１～Ｔ４には映像デジタルデータに基づき選択される参照電圧Ｖｒｋ又はＶｒ（ｋ＋１）が重複を含めて夫々供給される。これにより増幅回路３０は通常動作となり、出力電圧ＶＯは速やかにターゲット電圧へ到達し安定となる。

なお、第１選択状態では、デコーダ２０が２つの参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）を選択して出力するので、増幅回路３０は、参照電圧Ｖｒｋ，Ｖｒ（ｋ＋１）の中間電圧ＶＬ（ｚ＋２）を有する出力電圧ＶＯを出力する。

一方、第２選択状態では、デコーダ２０が、重複を含む２つの参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）を選択して出力するので、増幅回路３０は２つの参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）を内分する４レベルの電圧ＶＬｚ～ＶＬ（ｚ＋３）のいずれか１つを有する出力電圧ＶＯを出力する。

第１選択状態から第２選択状態への切替では、電圧変化は２つの参照電圧Ｖｒｋ，Ｖｒ（ｋ＋１）間の電位差の１／２以下で、最大でも出力電圧ＶＬ（ｚ＋２）からＶＬｚの２階調レベル差となる。しかしながら、２つの参照電圧Ｖｒｋ，Ｖｒ（ｋ＋１）の電圧差は、図３の参照電圧群ＶＸの電圧範囲に対して十分小さいので、２つの参照電圧Ｖｒｋ，Ｖｒ（ｋ＋１）間の２階調レベルの差に対して出力電圧ＶＯは速やかにターゲット電圧に到達する。

以下に、図１３を参照して、第１選択状態において為される増幅回路３０の高速化について説明する。尚、図１３は、第１選択状態での階調電圧発生回路１０、デコーダ２０、増幅回路３０及びセレクタ４０の等価回路を示している。

図１３に示すように、第１選択状態（第１期間Ｔｃ１）では、各増幅回路３０の２つの入力端子Ｔ１、Ｔ３が、夫々異なる参照電圧Ｖｒ０、Ｖｒ１各々の配線に接続される。このとき、増幅回路３０は、入力端子Ｔ１、Ｔ３に供給される参照電圧Ｖｒ０、Ｖｒ１の中間電圧を有する出力電圧ＶＯを出力する。

よって、１つの参照電圧（Ｖｒ０又はＶｒ１）の配線に接続される増幅回路３０の入力端子の寄生容量の合計は、従来のワーストケースのように全入力端子（Ｔ１～Ｔ４）の寄生容量の合計となる場合の１／４に削減される。これにより、増幅回路３０の入力端子（Ｔ１、Ｔ３）の電圧変化を大幅に速めることが可能になると共に、参照電圧発生回路１０からの配線長の違いに伴う増幅回路３０の入力端子の電圧変化速度の差も縮小できる。

更に、第１選択状態では、階調レベルに関係なく、増幅回路３０の２つの入力端子（Ｔ１、Ｔ３）に夫々異なる参照電圧が供給されるので、増幅回路３０の入力端子の電圧変化速度が階調レベルによらず均一化される。

したがって、本実施例によれば、第１選択状態の増幅回路３０の入力端子の電圧変化速度が向上し、且つ、変化速度のばらつきが抑えられるため、表示装置のデータ線を駆動する増幅回路３０の出力電圧ＶＯの信号遅延や遅延ばらつきも小さくでき、良好な表示品質を実現できる。

尚、図４に示す一例では、デジタルアナログ回路としての変換回路ＤＣ１に、駆動速度制御回路５０が含まれているが、第１選択状態での駆動速度の低下が僅かである場合には、これを含めなくても良い。

要するに、デジタルアナログ回路としては、以下の参照電圧生成部、デコーダ、セレクタ及び増幅回路を含むものであれば良い。

つまり、参照電圧生成部（１０）は、互いに異なる電圧値を有する参照電圧群（ＶＸ）を生成する。デコーダ（２０）は、デジタルデータ信号（例えばＪ１）を受け、当該デジタルデータ信号に基づき、参照電圧群中から重複を含む複数の参照電圧を選択して出力する。増幅回路（３０）は、第１～第ｘの入力端子（Ｔ１～Ｔｘ）を有し、第１～第ｘの入力端子で夫々受けた複数の参照電圧を予め設定された重みづけ比で平均化して増幅した電圧を出力電圧（ＶＯ）として出力する。セレクタ（４０）は、第１選択状態又は第２の選択状態を指定する制御信号（ＣＴＬ、ＸＣＴＬ）を受け、第１選択状態又は第２選択状態に応じて、増幅回路（３０）の第１～第ｘの入力端子（Ｔ１～Ｔｘ）のうちのｍ個の入力端子（Ｔ１～Ｔｍ）を除く（ｘ－ｍ）個の入力端子（Ｔｍ＋１～Ｔｘ）に供給する電圧を切り替える。セレクタ（４０）は、制御信号が第１選択状態を示す場合には、増幅回路の第１～第ｘの入力端子のうちの（ｘ－ｍ）個の入力端子（Ｔｍ＋１～Ｔｘ）に自身の出力電圧（ＶＯ）を供給する。一方、制御信号が第２選択状態を示す場合には、デコーダから出力された複数の参照電圧を上記した（ｘ－ｍ）個の入力端子に供給する。

１０ 参照電圧生成回路
２０ デコーダ
３０ 増幅回路
４０ セレクタ
５０ 駆動速度制御回路
１０３ データドライバ
２００ 表示装置
ＤＣ１～ＤＣｎ 変換回路

Claims (11)

1. 互いに異なる電圧値を有する参照電圧群を生成する参照電圧生成部と、
   デジタルデータ信号を受け、前記デジタルデータ信号に基づき、前記参照電圧群中から重複を含む複数の参照電圧を選択して出力するデコーダと、
   第１～第ｘ（ｘは２以上の整数）の入力端子を有し、前記第１～第ｘの入力端子で夫々受けた前記複数の参照電圧を予め設定された重みづけ比で平均化して増幅した電圧を出力電圧として出力する増幅回路と、
   第１選択状態又は第２の選択状態を指定する制御信号を受け、前記第１又は前記第２の選択状態に応じて、前記増幅回路の前記第１～第ｘの入力端子のうちのｍ（ｍは１以上のｘ未満の整数）個の入力端子を除く（ｘ－ｍ）個の入力端子に供給する電圧を切り替えるセレクタと、を備え、
   前記セレクタは、前記制御信号が前記第１選択状態を示す場合には、前記増幅回路の前記第１～第ｘの入力端子のうちの前記（ｘ－ｍ）個の入力端子に前記出力電圧を供給する一方、前記制御信号が前記第２選択状態を示す場合には、前記複数の参照電圧を前記（ｘ－ｍ）個の入力端子に供給する、ことを特徴とするデジタルアナログ変換回路。
2. 前記増幅回路は、前記第１～第ｘの入力端子を非反転入力端子とし、前記出力電圧が自身の反転入力端子に供給されているオペアンプであることを特徴とする請求項１に記載のデジタルアナログ変換回路。
3. 前記増幅回路は、
   同一導電型の第１～第ｘの差動対を含む差動段回路と、
   前記複数の差動対の出力端に共通接続されたカレントミラー回路と、
   前記出力電圧を出力端子を介して出力する出力回路と、を含み、
   前記第１～第ｘの差動対の各々の一方の入力端が前記増幅回路の前記第１～第ｘの入力端子を構成し、前記第１～第ｘの差動対の各々の他方の入力端が前記出力端子に帰還接続され、
   前記出力回路が、前記複数の差動対の出力端と前記カレントミラー回路の接続点対の少なくとも一方の電圧を受け、当該電圧に対応した前記出力電圧を生成することを特徴とする請求項１又は２に記載のデジタルアナログ変換回路。
4. 前記増幅回路は、制御信号に応じて、所定のデータ期間毎にそのデータ期間内の先頭の第１の期間に亘り前記第１選択状態に設定され、前記第１の期間に続く第２の期間に亘り前記第２選択状態に設定されることを特徴とする請求項１又は２に記載のデジタルアナログ変換回路。
5. 前記増幅回路において、前記ｍ個の入力端子毎に設定された重み付け比の合計が、前記第１～第ｘの入力端子毎に設定された重み付け比の合計の２分の１以下となるように設定されていることを特徴とする請求項１～４のいずれか１に記載のデジタルアナログ変換回路。
6. 前記増幅回路において、前記ｍが前記ｘの２分の１以下の正数となるように設定されていることを特徴と請求項１～４のいずれか１に記載のデジタルアナログ変換回路。
7. 前記制御信号に応じて活性状態又は非活性状態に設定され、前記活性状態に設定された場合に前記増幅回路の駆動速度の制御を行う駆動速度制御回路を含み、
   前記駆動速度制御回路は、前記制御信号が前記第１選択状態を示す場合に活性状態となり、前記制御信号が前記第２選択状態を示す場合に非活性状態となることで、前記第１の選択状態と前記第２の選択状態とで前記増幅回路の駆動速度を等しくすることを特徴とする請求項１～６のいずれか１に記載のデジタルアナログ変換回路。
8. 前記増幅回路は、入力端の一方が前記第１～第ｘの入力端子をなす第１～第ｘの差動対及び前記第１～第ｘの差動対の各々に流す電流を個別に生成する第１～第ｘの電流源を含み、
   前記駆動速度制御回路は、入力端の一方が前記第１～第ｘの入力端子のうちの前記ｍ個の入力端子をなす差動対の各々に流す電流を生成するｍ個の電流源のうちの少なくとも一つの電流源の電流値を増加させる電流増加手段を含み、前記制御信号が前記第１選択状態を示す場合には前記電流増加手段を活性化する一方、前記制御信号が前記第２選択状態を示す場合には、前記電流増加手段を非活性化することを特徴とする請求項７に記載のデジタルアナログ変換回路。
9. 前記電流増加手段は、活性化時の前記第１選択状態における前記ｍ個の電流源の電流値の合計が、前記第２選択状態の前記第１～第ｘの電流源の電流値の合計と同等程度となるように制御することを特徴とする請求項８に記載のデジタルアナログ変換回路。
10. 映像データ信号にて表される輝度レベルに対応した電圧値を有する電圧を出力電圧として生成しこれを表示パネルに印加するデータドライバであって、
    互いに異なる電圧値を有する参照電圧群を生成する参照電圧生成部と、
    前記映像データ信号を受け、前記参照電圧群中から前記映像データ信号にて表される輝度レベルに対応した、重複を含む複数の参照電圧を選択して出力するデコーダと、
    第１～第ｘ（ｘは２以上の整数）の入力端子を有し、前記第１～第ｘの入力端子で夫々受けた前記複数の参照電圧を予め設定された重みづけ比で平均化して増幅した電圧を前記出力電圧として生成する増幅回路と、
    第１選択状態又は第２の選択状態を指定する制御信号を受け、前記第１又は前記第２の選択状態に応じて、前記増幅回路の前記第１～第ｘの入力端子のうちのｍ（ｍは１以上のｘ未満の整数）個の入力端子を除く（ｘ－ｍ）個の入力端子に供給する電圧を切り替えるセレクタと、を備え、
    前記セレクタは、前記制御信号が前記第１選択状態を示す場合には、前記増幅回路の前記第１～第ｘの入力端子のうちの前記（ｘ－ｍ）個の入力端子に前記出力電圧を供給する一方、前記制御信号が前記第２選択状態を示す場合には、前記複数の参照電圧を前記（ｘ－ｍ）個の入力端子に供給する、ことを特徴とするデータドライバ。
11. 表示パネルと、
    映像データ信号にて表される輝度レベルに対応した電圧値を有する電圧を出力電圧として生成しこれを前記表示パネルに印加するデータドライバと、を含み、
    前記データドライバは、
    互いに異なる電圧値を有する参照電圧群を生成する参照電圧生成部と、
    前記映像データ信号を受け、前記参照電圧群中から前記映像データ信号にて表される輝度レベルに対応した、重複を含む複数の参照電圧を選択して出力するデコーダと、
    第１～第ｘ（ｘは２以上の整数）の入力端子を有し、前記第１～第ｘの入力端子で夫々受けた前記複数の参照電圧を予め設定された重みづけ比で平均化して増幅した電圧を前記出力電圧として生成する増幅回路と、
    第１選択状態又は第２の選択状態を指定する制御信号を受け、前記第１又は前記第２の選択状態に応じて、前記増幅回路の前記第１～第ｘの入力端子のうちのｍ（ｍは１以上のｘ未満の整数）個の入力端子を除く（ｘ－ｍ）個の入力端子に供給する電圧を切り替えるセレクタと、を備え、
    前記セレクタは、前記制御信号が前記第１選択状態を示す場合には、前記増幅回路の前記第１～第ｘの入力端子のうちの前記（ｘ－ｍ）個の入力端子に前記出力電圧を供給する一方、前記制御信号が前記第２選択状態を示す場合には、前記複数の参照電圧を前記（ｘ－ｍ）個の入力端子に供給する、ことを特徴とする表示装置。

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