KR19990077552A - 액정구동회로 - Google Patents

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KR19990077552A
KR19990077552A KR1019990006943A KR19990006943A KR19990077552A KR 19990077552 A KR19990077552 A KR 19990077552A KR 1019990006943 A KR1019990006943 A KR 1019990006943A KR 19990006943 A KR19990006943 A KR 19990006943A KR 19990077552 A KR19990077552 A KR 19990077552A
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가또후미히꼬
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가네꼬 히사시
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Abstract

액정구동 회로는 출력 전압이 γ커브에 근사하기 어려운 종래 C-DAC 방법 액정구동 회로를 발전시켜 출력 전압이 액정 표시 패널의 이상적 γ커브에 근접하게 한다. 멀티플렉서 회로 (4)는 표시될 N 비트 입력 데이터의 상위 P 비트에 따라서 외부로부터 입력된 다수의 γ보정전압중 서로 인접한 2 개의 전압을 선택한다. 디지털 아날로그 변환 회로는 선택된 두 γ보정전압 사이를 남아있는 표시 데이터의 하위 비트에 대응하여 몇 개로 분할한다. 표시 데이터의 비트수를 N 보다 큰 F 비트에 비트수 증폭하는 비트변환회로를 포함하며, 상기 선택된 두개의 γ보정전압의 사이를, 2N-P보다 큰 2F-P에 균등분할가능하고, 분할수를 분할된 γ보정전압의 값에 대응하게 선택되도로가형, 분할수는 γ보정전압의 중간 영역에서 증가하게하고, 선택수는 γ보정전압의 고영역과 저영역에서 감소되도록 한다.

Description

액정구동회로{LIQUID CRYSTAL DRIVING CIRCUIT}
본 발명은 액정표시패널에 액정구동전압을 출력하는 액정구동회로에 관한 것이다. 특히, 본 발명은 커패시터 어레이형 아날로그 디지털변환회로를 구비하는 액정구동회로에 관하는 것이다.
최근, 컴퓨터의 다운 사이징화의 진전에 따라, CRT (cathode ray tube)를 대신하는 표시장치로서, 저전압, 경량, 박형을 그 특징으로 하는 박막트랜지스터 액정표시패널이 주목되고 있다. 도 1 을 참조하면, 상기 특징을 갖는 박막트랜지스터 액정표시패널을 구동하는 액정구동회로의 예가 도시되어 있다. 액정구동회로 (100)는 데이터 버퍼회로(이하, DBF) (70)를 통과한 표시데이터를, 디지털 신호대로의 상태로 래치 회로(이하, LAT) (80)에 일단 유지하므로, 디지털 처리는 액정표시패널 (200)의 직전의 디지털·아날로그 변환회로(이하, DAC) (90)까지 수행된다.
DAC (90)는 도 2 에 그 블록도가 도시된 저항 스트링형의 DAC (이하, R-DAC)와, 도 3 에 그 블록도가 도시된 커패시터 어레이형의 DAC (이하, C-DAC)인 2 종류의 DAC가 있다. 도 2 를 참조하면, R-DAC 90R은 저항 (91)과 스위치그룹 (92)으로 구성되어, 입력된 디지털 데이터에 의해 스위치그룹 (92)중 하나의 스위치를 ON시켜, 소망의 아날로그 전압값을 얻는다. 이 R-DAC를 이용한 액정구동회로에서는, DBF에 의해 분리되는 디지털 데이터는, 일단 래치그룹 (81)에 순차적으로 입력된다. 래치그룹 (81)으로부터 다음 단계의 R-DAC에 데이터전송이 수행되기 전에, 데이터는 래치그룹 (81)내의 모든 LAT에 입력된다. R-DAC 90R 내에서는, 입력디지털 데이터에 대응하는 하나의 스위치가 스위치그룹 (92)중에서 선택되어, 임피던스변환을 목적으로 하는 연산증폭기 (93)를 통하여 출력된다.
한편, 도 3 을 참조하면, C-DAC 90C는 장착된 커패시터그룹 (94)과 연산증폭기 (95)로 구성되어 있다. 이 C-DAC 90C는 커패시터그룹 (94)에 축적되는 전하의 재분배와 연산증폭기 (95)의 특성을 이용하여, 소망의 전압값를 얻는다. 상기 구성의 C-DAC 90C 방법 방식액정구동회로에서, 래치그룹 (81)으로부터 다음 단계의 데이터 전송까지의 동작은, 상술의 R-DAC 방식 액정구동회로에서의 동작과 동일하다. 다음에, 래치그룹 (81)으로부터 다음 단계로 전송된 데이터는, 상위 비트 데이터와 하위 비트 데이터로 나누어지고, 상위 비트 데이터는, 멀티플렉서회로 (이하, MUX) (96)에 입력된다. MUX (96)는 입력된 상위 비트 데이터에 대응하여, 외부에서 입력되는 다수의 감마 (γ)보정 전압값 (97)로부터 인접한 두개의 전압값을 선택하여, 다음 단계의 C-DAC 90C로의 데이터 전송을 수행한다. 여기서, MUX (96)에서 선택된 인접하는 두개의 전압값은, 예를들어, γ보정 전압값레벨이 높은 쪽으로 V0내지V9이면, V3와 V4또는 V5와 V6같은 전압값를 의미한다. 한편, 하위 비트 데이터는 C-DAC 내의 컨트롤회로(이하,CONT) (98)에 입력된다. CONT (98)는 디지털 데이터에 대응하여 아날로그 전압값을 C-DAC 내에서 생성할 수 있도록, 스위치그룹을 동작시키는 회로이다. CONT (98)를 포함하는 C-DAC 90C에서는, MUX (96)으로부터 입력된 인접하는 두개의 전압값의 사이를 균등분할하여, 그 중의 하나의 값을 출력한다. 예를들어, C-DAC 90C가 5 비트의 C-DAC이면, MUX (96)에 의하여 선택된 두개의 전압값의 사이를 32 균등분할하여, CONT (98)에 입력된 5 비트의 데이터를 참조하여, 32 균등분할된 전압값의 하나를 선택하여, 연산증폭기 (95)를 통하여 출력한다.
도 4 는 도 3 의 C-DAC를 도시하는 상세도이다. 도 4 를 참조하여, 도 4 에 도시된 C-DAC는 상위 2비트 + 하위 3비트의 5 비트의 C-DAC 이다. 도면의 스위치는 CONT (98)로부터의 신호로 스위칭동작된다. 5 비트의 C-DAC의 동작은, 테이터 홀딩이 수행되기 전에, 데이터샘플링은 수행된다. 예를들어, 양극성의 출력의 경우, 샘플링시에 SW6, SW7, SW8Bar 는 ON 상태가 된다. 상위 2 비트, 하위 3 비트내의 스위치는, 전단계의 CONT (98)에 입력된 데이터에 의해서 결정되어, 한쪽이 ON 상태가된다.
다음, 홀딩시, SW6과 SW7는 OFF가 상태가되고, SW8는 ON 상태가 된다. 또한, 상위 2 비트 또는 하위 3 비트내의 스위치는, 먼저 전단계의 CONT (98)에 입력된 데이터에 의해서 결정되어, 한쪽이 ON 상태가된다.
음극성의 경우는, 샘플링시에 SW6, SW7, SW8가 ON 상태가된다. 상위 2 비트 또는 하위 3 비트내의 스위치는 전단계의 CONT (98)에 입력된 데이터에 의해서 결정되어, 한쪽이 ON 상태가된다.
다음, 홀딩시에, SW6과 SW7는 OFF 상태가 되고, SW8Bar는 ON 상태가 된다. 또한, 상위 2 비트 또는 하위 3 비트내의 스위치는, 먼저 전단계의 CONT (98)에 입력된 데이터에 의해서 결정되어, 한쪽이 ON 상태가 된다.
상술된 동작을 따르면, 5 비트의 C-DAC의 출력전압 (Vout)은 극성 변환시의 출력전압을 나타내는 다음 두식에 의하여 표현된다..
Vout= 2Vref- Vin2- (Vin1- Vin2)×α/32
Vout= Vin2+ (Vin1- Vin2)×α/32
(α=0, 1, 2, 3, ····, 31)
여기에서, Vref는 C-DAC 내에서 계산을 수행하기 위하여 외부로부터 입력되는 기준 전압이다. α는 CONT (98)에 입력되는 데이터로 결정한다. 요컨대, 데이터가 '00000'이면 α= 0, 데이터가 '11111' 이면 α= 31 이다.
여기서, 본 발명의 이해를 쉽게 하기 위해서, 액정의 특성에 관해서 설명한다. 일반적으로, 액정표시패널의 구동회로는, 액정의 이온화현상을 방지하기 위해서, 프레임마다 출력극성을 변환하는 AC 구동 (역극성 출력구동)을 필요로 한다. 요컨대, AC 구동이란, 1 프레임번째가 액정측의 기준전압에 대하여 양극성인 화소는, 다음프레임으로서는 기준전압에 대하여 음극성이 되는 구동방법이다. 따라서, 액정구동회로로는, 예를들어 256 계조를 표현한다고 해도, 실제는, 양극성분과 음극성분을 합쳐서 512 계조를 생성할 수 있어야 한다. 요컨대, 256 계조의 R-DAC 액정구동회로에서는 512개의 선택스위치가 필요하다.
한편, C-DAC 방식의 액정구동회로의 경우는, 상술된 바와 같이, 스위치그룹의 스위칭동작을 변환시킴으로써 역극성출력을 쉽게 할 수 있기 때문에, 계조 증가를 위한 스위치수나 단위 커패시터를 증가시킬 필요가 없다. 요컨대, 액정구동의 특징인 역극성 출력구동의 필요에 의한 회로증가가 없다. 이러한 구성의 C-DAC의 일례가, 본 발명의 양수인과 동일한 양수인에 의하여 양수된 특개평 8-027075호 또는 특개평 9-168824호에 기재되어 잇다. 전자는 LIQUID CRYSTAL IMAGE SIGNAL CONTROL MEHOD AND CONTROL CIRCUIT을 기재하고 있다. 후자는 SWITCHED·CAPACITOR TYPE DA CONVERSION CIRCUIT AND CONTROL METHOD THEREOF AND LCD DRIVING CONTROL CIRCUIT AND LCD DRIVING CONTROL을 기재하고 있다.
더욱이, 액정은 인가전압에 대하는 빛의 투과율이 일정하지 않기 때문에, γ커브라는 특수한 커브가 존재한다는 또 하나의 특징을 가지고 있다. 그 때문에, 액정구동회로에서는, γ커브에 조정하기 위하여 γ보정을 할 필요가 있다. γ커브의 특징은, 액정에 가하는 인가전압에 의해서 커브의 형태가 다르다는 것이다. 인가전압이 액정측의 기준전압에 대응하여 높은 부분 또는 낮은 부분에서 빛의 투과율이 급격히 변화하지만, 인가전압의 중간전압영역에서는 비교적 완만한 투과율의 변화가 있다.
도 2 에 도시된 R-DAC 방식 액정구동회로의 특징은, 액정표시패널의 γ커브에 조정되도록 저항 (91)을 분할함으로써, 보다 충실한 색을 재생할 수 있는 것이다. 그러나, 계조수 만큼의 선택스위치를 준비할 필요가 있다. 예를들어 256 계조를 재현하는 8 비트 액정구동회로에서는, 극성 반전의 프레임 변환용의 스위치를 포함하는 512개의 스위치가 필요하다. 이 이유에서, 계조의 증가에 따르는 회로 면적증가가 중대한 문제가 된다.
한편, 도 3 에 도시된 C-DAC를 사용한 액정구동회로의 특징은, 어떤 비트 수의 C-DAC 90C를 더욱 내부에서 분할하는 것에 의해, 통상 필요한 단위 커패시터수를 감소할 수 있는 것에 있다. 도 3 및 도 4 에 도시된 C-DAC 90C는 5비트의 C-DAC 이다. 통상 조건하에서, 5 비트의 C-DAC 에서는 64개의 단위 커패시터가 필요하지만, 도면에 나타낸 바와 같이, 5 비트 C-DAC를 상위 2 비트 + 하위 3 비트로 분할함으로써, 단위 커패시터를 16 개까지 감소할 수 있다. 더욱이 C-DAC의 특징인, 프레임 마다의 극성반전을 그 구동법을 바꾸는 것에 수행할 수 있으므로, 면적의 증가없이 역극성 출력을 수행하는 것이 가능하다.
그러므로, C-DAC을 사용한 액정구동회로에 의하면, 비트수 증가에 따르는 면적증가를 억제할 수 있다. 그러나, 종래의 C-DAC 에서는, MUX (96)에 의하여 선택된 외부입력 γ보정 전압값 (97)을, 어떤 결정된 계수에 의한 균등비율로 분할할 수 있다. 예를들어, 통상의 8 비트의 액정구동회로에서는, 5 비트의 C-DAC을 준비하여, MUX (96)에 의하여 선택된 두개의 전압값의 사이를 C-DAC 에서 32 균등비율 분할한다. 그렇지만, 임의 계수에 따른 균등비율 분할 (이 경우는, 32 균등비율 분할)이기 때문에, 액정의 γ커브에 조정하는 것이 곤란하다. 액정의 γ커브에 그 출력전압을 조정하기 위해서는, 한편 인가전압의 중심에서는 직선적인 출력을 얻어야만 하고, 한편, 인가전압이 높은 부분과 낮은 부분에서는 곡선적 출력을 얻어야만 한다.
요컨대, R-DAC를 이용한 구동회로에서는, 비트수 증가에 따르는 면적증가가 문제가 되어, C-DAC를 이용한 구동회로에서는 γ보정이 곤란하므로, 색 재현은 불리해진다고 할 수 있다.
따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은, C-DAC을 이용한 액정구동회로에서, C-DAC의 출력을 액정표시패널의 γ커브에 근사시키는 것을 가능하게 하는 것이다.
본 발명의 제 1 태양에 따르면, 상술된 목적을 달성하기 위해서는, 커패시터 어레이형의 디지털·아날로그 변환회로를 구비하며, 표시해야 할 N 비트의 입력데이터의 상위 P 비트에 기인하여, 외부에서 입력되는 복수의 γ보정전압으로부터 서로 인접하는 두개의 전압을 선택하는 동시에, 그 선택된 두개의 γ보정전압의 사이를, 상기 디지털·아날로그 변환회로에서, 상기 표시해야 할 입력데이터의 나머지의 하위비트에 대응한 수에 균등분할하는 것에 의해, 상기 N 비트의 입력 데이터로부터 2N개의 전압을 생성하여, 그 중의 하나를 액정구동전압으로서 출력하는 액정구동회로는, 상기 표시해야 할 입력 데이터의 비트수를 N 보다 큰 F 비트에 비트수 증폭하는 비트변환회로를 포함하며, 상기 선택된 두개의 γ보정전압의 사이를, 2N-P보다 큰 2N-P에 균등분할가능하게 한 것을 특징으로 한다.
본 발명의 제 2 태양에 따르면, N 비트의 입력단자와 N 비트의 출력단자를 구비하며, 상기 입력단자에 입력된 표시해야 할 N 비트의 입력데이터를, 상기 출력단자에 접속하는 다음 단계의 회로로 데이터 전송하는 N 비트의 데이터 버퍼회로, N 비트의 입력단자와 F 비트의 출력단자를 구비하며, 상기 데이터 버퍼회로의 출력단자에 접속하여, 상기 데이터 버퍼회로가 출력하는 N 비트의 데이터의 비트수를, N 보다 큰 F 비트에 비트수 증폭하는 비트변환회로, F 비트의 입력단자와 F 비트의 출력단자를 구비하며, 상기 비트변환회로의 출력단자에 접속하여, 상기 비트변환회로가 출력하는 F 비트의 데이터를 유지하는 데이터래치 회로, 상기 데이터래치 회로의 출력비트의 상위 P 비트데이터와 다수개의 γ보정전압을 출력하는 외부의 γ보정전원과 접속되어, 상기 데이터래치 회로로부터 전송되는 상위 P 비트데이터를 참조하여, 상기 γ보정전원이 출력하는 복수의 γ보정전압중 전압값가 서로 인접하는 두개의 전압을 선택하여, 그 선택된 아날로그의 전압을 다음 단계에 전송하는 멀티플렉서회로, 및 상기 멀티플렉서회로에서 출력되는 두개의 아날로그 전압신호와, 상기 데이터래치 회로가 출력하는 F 비트출력의 하위 G 비트데이터(G=N-P)를 입력으로 하여, 상기 멀티플렉서회로에서 출력되는 두개의 아날로그 전압신호를 균등비교하여, 상기 데이터래치 회로로부터의 입력데이터를 바탕으로, 균등분할된 전압값으로부터 입력데이터에 대응한 액정구동 전압값을 출력하는, 커패시터 어레이형의 G 비트의 디지털·아날로그 변환회로를 포함하며, G= F - P > N - P로 하는 것에 의해, 상기 멀티플렉서회로에 의해서 선택된 두개의 γ보정전압의 사이를, 2N-P보다 큰 수에 균등분할가능하게 한 것을 특징으로 한다.
상술된 바와 같이, 본 발명은 비트 수를 회로 내에서 증가 시킨다. 종래의 C-DAC 방식의 액정구동회로는 어떤 계수에 따른 균등분할으로만 출력할 수 있다. 예를들어, 표시해야 할 데이터가 8 비트의 경우, 종래, 그 8 비트를 상위 3 비트와 하위 5 비트로 분할한다. 그리고, 5 비트의 C-DAC를 이용하여, MUX 96가 상위 3 비트를 참조하여 선택한 외부에서의 2개의 γ보정 전압값의 사이를 32균등분할한다. 요컨대, 종래 C-DAC 액정 구동 회로 방법은 32 균등분할에 의하여만 출력 가능하다. 본 발명의 액정구동회로는, 상기 표시데이터의 비트수를 8 비트로부터 9 비트로 증폭시키는 비트변환회로를 구비하고 있다. 이 비트변환회로에 의해, 표시데이터를 상위 3 비트와 하위 6 비트로 분할하는 것과 같게, 하위비트의 수를 5 비트로부터 6 비트에 늘려 나누는 것을 가능하게 하여, γ보정전압의 최대의 분할수를 종래의 32로부터 64로 증가시킨다. 그리고, 분할되는 γ보정전압의 값에 대응해서, 분할수를 8 균등분할, 16 균등분할, 32 균등분할, 64균등분할의 속에서 선택하도록 하여, C-DAC의 출력전압을 액정표시패널의 이상적인 γ커브에 근접하게 한다.
본 발명의 상술된 및 상술될 목적과 신규 특성은 도면을 참조하여 상세히 설명된다. 그렇지만, 도면은 참조 목적이므로, 본 발명을 제한하지는 않는다.
도 1 은 액정구동회로의 일반적인 구성을 나타내는 블록도.
도 2 는 R-DAC 방식의 액정구동회로의 구성을 나타내는 블록도.
도 3 은 종래 C-DAC 방식액정구동회로의 구성을 나타내는 블록도.
도 4 는 C-DAC의 상세 회로도를 나타내는 도.
도 5 는 본 발명의 제 1 실시예의 액정구동회로의 구성을 나타내는 블록도.
도 6 은 제 1 실시예에서, 표시 데이터가 8 비트인 경우를 나타내는 블록도.
도 7 은 제 2 실시예의 액정구동회로의 구성을 나타내는 블록도.
도 8 은 도 6 에 해당하는 V0내지 V1사이를 16 균등분할, V1내지 V2사이를 16 균등분할하는 경우의, 8 비트의 9비트로의 변환표를 나타내는 도.
도 9 는 도 6 에 해당하는 V2내지 V3사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 10 은 도 6 에 해당하는 V3내지 V4사이를 64 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 11 은 도 6 에 해당하는 V4내지 V5사이를 64 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 12 는 도 6 에 해당하는 V5내지 V6사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 13 은 도 6 에 해당하는 V6내지 V7사이를 32 균등분할하는 경우와 V7내지 V8사이를 16 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 14 는 V0내지 V1사이를 32 균등분할하는 경우의, 8 비트의 9비트로의 변환표를 나타내는 도.
도 15 는 V1내지 V2사이, V2내지 V3사이, V3내지 V4사이, V4내지 V5사이, V5내지 V6사이, V6내지 V7사이, V7내지 V8사이를 32 균등분할하는 경우의, 8 비트의 9비트로의 변환표를 나타내는 도.
도 16 은 V1내지 V2사이, V2내지 V3사이, V3내지 V4사이, V4내지 V5사이, V5내지 V6사이, V6내지 V7사이, V7내지 V8사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 17 은 V1내지 V2사이, V2내지 V3사이, V3내지 V4사이, V4내지 V5사이, V5내지 V6사이, V6내지 V7사이, V7내지 V8사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 18 은 V1내지 V2사이, V2내지 V3사이, V3내지 V4사이, V4내지 V5사이, V5내지 V6사이, V6내지 V7사이, V7내지 V8사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 19 는 V1내지 V2사이, V2내지 V3사이, V3내지 V4사이, V4내지 V5사이, V5내지 V6사이, V6내지 V7사이, V7내지 V8사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 20 은 V1내지 V2사이, V2내지 V3사이, V3내지 V4사이, V4내지 V5사이, V5내지 V6사이, V6내지 V7사이, V7내지 V8사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 21 은 V1내지 V2사이, V2내지 V3사이, V3내지 V4사이, V4내지 V5사이, V5내지 V6사이, V6내지 V7사이, V7내지 V8사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 22 는 VO내지 V1사이를 16 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 23 은 V1내지 V2사이를 32 균등분할하는 경우의, 8 비트의 9비트로의 변환표를 나타내는 도.
도 24 는 V2내지 V3사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 25 는 V3내지 V4사이를 64 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 26 은 V4내지 V5사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 27 은 V5내지 V6사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 28 은 V6내지 V7사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
도 29는 V7내지 V8사이를 16 균등분할하는 경우의, 8 비트의 9 비트로의 변환표를 나타내는 도.
*도면의 주요 부분에 대한 설명*
1 : 데이터 버퍼회로 2 : 비트변환회로
3 : 래치 회로 4 : 멀티플렉서회로
5 : 컨트롤회로 6 : 디지털·아날로그 변환회로
10 : 액정구동회로 20 : 비트변환회로
70 : 데이터 버퍼회로 80 : 래치 회로
81 : 래치그룹 90 : 디지털·아날로그 변환회로
90C, 90R : DAC 91 : 저항
92 : 스위치그룹 93, 95 : 연산증폭기
94 : 커패시터그룹 96 : 멀티플렉서회로
97 : γ보정 전압값 98 : 컨트롤회로
100 : 액정구동회로 200 : 액정표시패널
도면을 참조하여 본 발명의 바람직한 실시예에 관해서 상세히 설명한다. 도 5 는, 본 발명의 제 1 바람직한 실시예의 액정구동회로의 구성을 나타내는 블록도이다. 도 5 를 참조하면, N 비트의 데이터 버퍼회로 (1)는 N 비트의 입력단자와 N 비트의 출력단자를 구비하여, N 비트의 입력데이터를 다음 단계의 비트변환회로 (2)에 전송한다.
비트변환회로 (2)는 N 비트의 입력단자와 F 비트의 출력단자 (단, F > N)를 구비하고, 데이터 버퍼회로 (1)의 출력단자에 접속하여, N 비트의 입력 비트수를 필요에 따라서 F 비트의 비트수 까지 증폭한다.
데이터래치 회로 (3)는 F 비트의 입력단자와 F 비트의 출력단자를 구비하고, 비트 변환회로 (2)의 출력단자에 접속하여, 입력된 F 비트의 입력된 데이터를 유지한다.
멀티플렉서 회로 (4)는 F 비트 데이터래치 회로 (3)의 출력 데이터의 상위 P 비트 데이터와, x 개의 전압값를 출력하는 외부입력 γ보정전원 (도시생략)에 접속된다. 멀티플렉서 회로 (4)는 데이터래치 회로 (3)로부터 전송되는 상위 P 비트 데이터를 참조하여, 외부입력 γ보정전원의 x 개의 전압값중 인접한 두개의 전압값를 선택하여, 그 선택된 아날로그 전압값을 다음 단계에 전송한다.
디지털·아날로그 변환회로 (5)는 커패시터 어레이형 회로의 G 비트이다. 멀티플렉서 회로 (4)로부터 출력되는 두개의 아날로그 전압신호와, 데이터래치 회로 (3)가 출력하는 F 비트출력의 하위 G 비트 데이터(G=N-P)가 취해진다. 디지털 아날로그 변환회로 (5)는 멀티플렉서 회로 (4)로부터 출력되는 두개의 아날로그전압신호를 균등분할하여, 데이터래치 회로 (3)로부터의 입력데이터를 바탕으로, 균등분할된 전압값로부터 입력데이터에 대응하는 액정구동 전압값를 출력한다.
이하에, 본 실시의 동작에 관해서 설명한다. 일반적으로, N 비트 C-DAC의 출력전압 Vout은, 이하의 2개의 식으로 표현된다. 하기의 2식은, 극성반전시의 출력전압이다.
Vout= 2 Vref- V0- (V1- V0) ×α/n
Vout= V0+ (V1- V0) ×α/n
(α=0, 1, 2, 3, . . . . , n-1 n= 2N)
여기서, Vref는 C-DAC 내에서 연산을 하기 위한, 외부에서 입력되는 참조전압이고, V0, V1는 외부입력으로부터 입력되는 γ보정전압이다. 예를들어, 5 비트의 C-DAC의 경우, Vout는 이하의 식으로 표된다.
Vout= 2Vref- V0- (V1- V0) ×α/32
Vout= V0+ (V1 -V0) ×α/32
(α=0, 1, 2, ····, 31)
따라서, 상기 식으로부터, 5 비트의 C-DAC의 경우, Vref를 기준전압으로서, V0와 V1와 사이의 전압차를 32 균등분할하는 것을 알수있다.
일반적으로, 256계조(8 비트 정밀도)의 액정구동회로의 경우, 외부에서 입력되는 γ보정전압으로서, V0내지 V8의 9개의 전압이 준비된다. 5 비트의 C-DAC는 V0내지 V1사이를 32 균등분할, V1내지 V2사이를 32 균등분할, V2내지 V3사이를 32균등분할, ····, V7내지 V8사이를 32 균등분할하여, 결국, 외부에서의 γ보정전압 V0내지 V9사이를, 32 균등분할 ×8로 256 균등분할하여 256계조를 실현한다.
본 실시예에서, 일례로서, C-DAC는 V0내지 V1사이를 16 균등분할한다. C-DAC는 V1내지 V2사이를 16 균등분할한다. C-DAC는 V2내지 V3사이를 32 균등분할한다. C-DAC는 V3내지 V4사이를 64 균등분할한다. C-DAC는 V4내지 V5사이를 64 균등분할한다. C-DAC는 V5내지 V6사이를 32 균등분할한다. C-DAC는 V6내지 V7사이를 16 균등분할한다. C-DAC는 V7내지 V8사이를 16균등분할한다. 이 결과, C-DAC는 V0내지 V8사이를 전체 256 균등분할한다. 요컨대, 9개의 γ보정전압 V0, ···, V8중에 인접하는 2 전압사이의 분할수를 변화하여, 미리 출력된 256 계조 전압을 액정의 γ커브에 근사하도록 한다.
상술같은 분할방법을 실현하기 위해서는, N 비트·F 비트 변환회로 (2)로, 표 1(도 8) 내지 표 6(도 13)에 나타내는 것 같은 비트 수증폭을 해야 한다. 더욱이, 이하의 설명의 편의를 위해, 도 6 은, 본 실시예로 256 계조가 실현된다는 가정하에, 8 비트를 9 비트로 비트변환하여, 9 비트의 분할을 상위 3 비트와 하위 6 비트로 분할하는 경우에 관해서, 구체적으로 수를 대입한 블록도이다. 도 6 및 표 1 내지 표 6을 참조하여, 표 1 (도 8)은 도 6 에 해당하는 V0내지 V1사이를 16 균등분할, V1내지 V2사이를 16 균등분할하는 경우의 8 비트를 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '0000'의 경우는, 멀티플렉서 회로 (4)에 '000' 을 입력한다. 상위 4 비트가 '0001'의 경우는, 멀티플렉서 회로 (4)에 ' 001' 을 입력한다.
다음, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법이 설명된다. 16 균등분할의 경우, 하위 6 비트중의 하위 2 비트는 '00'이 적절하다. 따라서, 입력 8 비트의 하위 4 비트를, 그대로 하위 6 비트의 상위 4 비트로 사용하여, 다시, 하위 2 비트에 '00' 을 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
표 2 (도 9)는, 도 6 에 해당하는 V2내지 V3사이를 32 균등분할하는 경우의, 8 비트를 9비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '0010'와 '0011'인 경우, 멀티플렉서 회로 (4)에 '010' 을 입력한다.
다음, 디지털·아날로그 변환회로 (5)에 입력하기 위한, 하위 6 비트의 생성법을 설명한다. 32 균등분할의 경우, 하위 6 비트중의 하위 1 비트는' 0'이 적절하다. 따라서, 입력 8 비트의 하위 5 비트를, 그대로 하위 6 비트의 상위 5 비트로 사용하여, 다시, 하위 1 비트에' 0' 을 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
표 3A (도 10a)와 표 3B (도 10b)는, V3내지 V4사이를 64 균등분할하는 경우의, 8 비트의 9비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '0100', '0101', '0110', ' 0111'의 경우는 멀티플렉서 회로 (4)에 '011'를 입력한다.
다음에, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 설명한다. 64 균등분할의 경우, 하위 6 비트를 그대로 디지털·아날로그 변환회로 (5)에 입력한다.
표 4A (도 11a)와 표 4B (도 11b)는 V4내지 V5사이를 64 균등분할하는 경우의, 8 비트의 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '1000', '1001', '1010', 및 '1011'의 경우는, 멀티플렉서 회로 (4)에 '100' 을 입력한다.
다음, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 설명한다. 64 균등분할의 경우, 하위 6 비트를 그대로 디지털·아날로그 변환회로 (5)에 입력한다.
표 5 (도 12)는, 도 6 에 대응하여, V5내지 V6사이를 32 균등분할하는 경우의, 8비트의 9비트로의 변환방법을 나타내는 표이다.
우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '1100'인 경우와, '1101'의 경우는, 멀티플렉서 회로 (4)에 '101' 을 입력한다.
다음, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 설명한다. 32 균등분할의 경우, 하위 6 비트중 하위 1 비트는 '0'이 적절하다. 따라서, 입력 8 비트의 하위 5 비트를, 그대로 하위 6 비트의 상위 5 비트로 사용하여, 다시, 하위 1 비트에 '0' 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
표 6 (도 13)은, 도 6 에 해당하는 V6내지 V7사이를 16 균등분할, V7내지 V8사이를 16 균등분할하는 경우의, 8 비트의 19비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '1110'의 경우는, 멀티플렉서 회로 (4)에 '110' 을 입력한다. 상위 4 비트가 '1111'의 경우는, 멀티플렉서 회로 (4)에 '111' 을 입력한다.
다음, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 설명한다. 16 균등분할의 경우, 하위 6 비트중의 하위 2 비트는 '00'이 적절하다. 따라서, 입력 8 비트의 하위 4 비트를, 그대로 하위 6 비트의 상위 4 비트로 사용하여, 다시, 하위 2 비트에 '00' 을 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
상술된 분할이 수행되는 경우, V3내지 V4사이와 V4내지 V5사이는 64 균등분할이기 때문에, 6 비트의 C-DAC가 필요하게 된다. 요컨대, 종래 8 비트 액정구동회로에서는, 5 비트의 C-DAC가 이용되고 있지만, 본 실시예에서는 6 비트까지 비트수 증폭된 C-DAC을 필요로 한다. 6 비트의 C-DAC의 출력전압은, 이하의 식으로 표된다.
Vout= 2Vref - Vm - (Vm+1 - Vm) ×α/64
Vout= Vm + (Vm+1 - Vm) ×α/64
(α= 0, 1, 2, 3, ···, 63 m=0, 1, 2, ···, 7)
이 식은, 2 전압사이를 64 균등분할하는 것을 뜻하고 있다. 본 실시예의경우, V0내지 V1사이는 16 균등분할이기 때문에, α의 값은 0, 4, 8, ···이다. V2내지 V3와 V5내지 V6사이는 32 균등분할이기 때문에, α의 값은 0, 2, 4, 6, 8, ···이다.
다음, 본 발명의 제 2 실시예가 설명된다. 도 7 은 제 2 실시예의 액정구동회로의 블록도이다. 본 실시예의 N 비트·F 비트 변환회로 (20)은 제 1 실시예와 다르고, 제 1 실시예의 N 비트·F 비트 변환회로(도 5 참조)를 다수 구비하고 있다. 제 1 비트 변환회로 (21), 제 2 비트 변환회로 (22), 제 3 비트 변환회로 (23), 제 4 비트 변환회로 (24), ····등의 각 비트 변환회로의 출력 데이터 형식은 각각 다르다. 다음 단계의 래치 회로 (3)로, 외부에서의 선택신호는 외불로부터의 선택 신호에따라 다수의 N 비트·F 비트 변환회로중 하나는 선택되어 데이터 입력이 실행된다. 이런 이유에서, 래치 회로 (3)에 입력하는 데이터 형식은, 각각 다른 특성을 가지는 다수의 출력 데이터 중에서 선택될 수 있다.
본 실시예에서, 다종류의 비트수 변환회로가 제공된다. 외부에서 입력되는 선택신호에 의해, V0내지 V1사이는 32 균등분할, V1내지 V2사이는 32 균등분할, V2내지 V3사이는 32 균등분할, V3내지 V4사이는 32 균등분할, V4내지 V5사이는 32 균등분할, V5내지 V6사이는 32 균등분할, V6내지 V7사이는 32 균등분할, V7내지 V8사이는 32 균등분할하여 256 계조가 구성된다. 더욱이, 외부에서 입력되는 선택신호에 의해, C-DAC 에서 V0내지 V116 균등분할, V1내지 V2를 16 균등분할, V2내지 V3를 32 균등분할, V3내지 V4를 64 균등분할, V4내지 V5를 64 균등분할, V5내지 V6를 32 균등분할, V6내지 V7를 16 균등분할, V7내지 V8를 16균등분할하여 256계조가 구성된다. 더욱이, 외부에서 입력되는 선택신호에 의해, C-DAC 에서 V0내지 V1사이를 16 균등분할, V1내지 V2사이를 32 균등분할, V2내지 V3사이를 32 균등분할, V3내지 V4사이를 64 균등분할, V4내지 V5사이를 32 균등분할, V5내지 V6사이를 32 균등분할, V6내지 V7사이를 32 균등분할, V7내지 V8사이를 16 균등분할하여 256 계조가 구성된다.
상술된 분할방법을 실현하기 위해서, N 비트·F 비트 변환회로 (20)로, 표 1 (도 8) 내지 표 22 (도 29)에 나타난 바와 같이 비트수 증폭의 수행이 필요하다.
우선, V0내지 V1사이는 32 균등분할, V1내지 V2사이는 32 균등분할, V2내지 V3사이는 32 균등분할, V3내지 V4사이는 32 균등분할, V4내지 V5사이는 32 균등분할, V5내지 V6사이는 32 균등분할, V6내지 V7사이는 32 균등분할, V7내지 V8사이는 32 균등분할하는 경우가, 표 7 (도 14) 내지 표 14 (도 21)에 도시되어 있다.
표 7 (도 14)는 V0내지 V1사이를 32 균등분할하는 경우의, 8 비트의 9비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 3 비트로부터 판단하여, 그대로 하위 6 비트의 상위 4 비트로 사용한다.
다음, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 설명한다. 이 32 균등분할의 경우, 하위 6 비트중 하위 1 비트는 '0'이 적절하다. 따라서, 입력 8 비트의 하위 5 비트를 그대로 하위 6 비트의 상위 5 비트로 사용하여, 다시, 하위 1 비트에 '0' 를 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
표 8 (도 15)는 V1내지 V2사이를 32 균등분할하는 경우의, 8 비트의 9비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 3 비트로부터 판단하여, 그대로 하위 6 비트의 상위 4 비트로 사용한다.
표 9 (도 16)는 V2내지 V3사이를 32 균등분할하는 경우의, 8 비트의 9비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 3 비트로부터 판단하여, 그대로 하위 6 비트의 상위 4 비트로 사용한다.
표 10 (도 17)은 V3내지 V4사이를 32 균등분할하는 경우의, 8 비트의 9비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 3 비트로부터 판단하여, 그대로 하위 6 비트의 상위 4 비트로 사용한다.
표 11 (도 18)은 V4내지 V5사이를 32 균등분할하는 경우의, 8 비트의 9비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 3 비트로부터 판단하여, 그대로 하위 6 비트의 상위 4 비트로 사용한다.
표 12 (도 19)는 V5내지 V6사이를 32 균등분할하는 경우의, 8 비트의 9비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 3 비트로부터 판단하여, 그대로 하위 6 비트의 상위 4 비트로 사용한다.
표 13 (도 20)은 V6내지 V7사이를 32 균등분할하는 경우의, 8 비트의 9비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 3 비트로부터 판단하여, 그대로 하위 6 비트의 상위 4 비트로 사용한다.
표 14 (도 21)는 V7내지 V8사이를 32 균등분할하는 경우의, 8 비트의 9비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 3 비트로부터 판단하여, 그대로 하위 6 비트의 상위 4 비트로 사용한다.
다음, 표 1 (도 8) 내지 표 6 (도 13)은 V0내지 V1사이는 16 균등분할, V1내지 V2사이는 16 균등분할, V2내지 V3사이는 32 균등분할, V3내지 V4사이는 64 균등분할, V4내지 V5사이는 64 균등분할, V5내지 V6사이는 32 균등분할, V6내지 V7사이는 16 균등분할, V7내지 V8사이는 16 균등분할하는 경우를 도시한다.
이 경우의 변환 방법은 표 1 (도 8) 내지 표 6 (도 13)에 도시되어 있다. 표 1 (도 8)은 V0내지 V1사이를 16 균등분할하는 경우와 V1내지 V2사이를 16 균등분할하는 8 비트의 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '0000'의 경우는, 멀티플렉서 회로 (4)에 '000' 을 입력한다. 상위 4 비트가 '0000'의 경우는, 멀티플렉서 회로 (4)에 '001'이 입력된다.
다음에, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 설명한다. 16 균등분할의 경우, 하위 6 비트중의 하위 2 비트는 '00'이 적절하다. 따라서, 입력 8 비트의 하위 4 비트를, 그대로 하위 6 비트의 상위 4 비트로 사용하여, 다시, 하위 2 비트에 '00' 를 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
표 2 (도 9)는 V2내지 V3사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '0010'의 경우와' 0011'의 경우는, 멀티플렉서 회로 (4)에 '010'를 입력한다.
다음에, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 설명한다. 32 균등분할의 경우, 하위 6 비트중의 하위 1 비트는 '0'이 적절하다. 따라서, 입력 8 비트의 하위 5 비트를, 그대로 하위 6 비트의 상위 5 비트로 사용하여, 다시, 하위 1 비트에 '0' 을 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
표 3a (도 10a)와 표 3b (도 10b)는 V3내지 V4사이를 64 균등분할하는 경우의, 8 비트의 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '0100','0101','0110',와 '0111'인 경우는, 멀티플렉서 회로 (4)에 '011'를 입력한다.
다음에, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 설명한다. 64 균등분할의 경우, 하위 6 비트를 그대로 디지털·아날로그 변환회로 (4)에 입력한다.
표 4a (도 11a)와 표 4b (도 11b)는 V4내지 V5사이를 64 균등분할하는 경우의, 8 비트의 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '1000','1001','1010', 및 '1011'인 경우, 멀티플렉서 회로 (4)에 '100'를 입력한다.
다음에, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 설명한다. 64 균등분할의 경우, 하위 6 비트 그대로 디지털·아날로그 변환회로 (5)에 입력한다.
표 5 (도 12)는 V5내지 V6사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환방법을 나타내는 표이다.
우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '1100'과 '1101'인 경우, 멀티플렉서 회로 (4)에 '101'을 입력한다.
다음에, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 설명한다. 32 균등분할의 경우, 하위 6 비트중의 하위 1 비트는 '0'이 적절하다. 따라서, 입력 8 비트의 하위 5 비트를, 그대로 하위 6 비트의 상위 5 비트로 사용하여, 다시, 하위 1 비트에 '0' 을 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
표 6 (도 13)은 V6내지 V7사이를 16 균등분할하는 경우와 V7내지 V8의, 8 비트의 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '1110'인 경우, 멀티플렉서 회로 (4)에 '110'을 입력한다. 상위 4 비트가 '1111'인 경우, 멀티플렉서 회로 (4)에 '111'을 입력한다.
다음에, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 설명한다. 16 균등분할의 경우, 하위 6 비트중의 하위 2 비트는 '00'이 적절하다. 따라서, 입력 8 비트의 하위 4 비트를, 그대로 하위 6 비트의 상위 4 비트로 사용하여, 다시, 하위 2 비트에 '00' 을 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
다음, 표 15 (도 22) 내지 표 22 (도 29)는 V0내지 V1사이는 16 균등분할, V1내지 V2사이는 32 균등분할, V2내지 V3사이는 32 균등분할, V3내지 V4사이는 64 균등분할, V4내지 V5사이는 32 균등분할, V5내지 V6사이는 32 균등분할, V6내지 V7사이는 32 균등분할, V7내지 V8사이는 16 균등분할하는 경우를 도시하는 제 2 실시예의 제 3 경우이다.
표 15 (도 22) 내지 표 22 (도 29)를 참조하여 제 2 실시예의 제 3 경우의 상술된 변환 방법이다.
표 15 (도 22)는 V0내지 V1사이를 16 균등분할하는 경우의 8 비트에서 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '1110'인 경우, 멀티플렉서 회로 (4)에 '110'을 입력한다. 상위 4 비트가 '0000'인 경우, 멀티플렉서 회로 (4)에 '000'을 입력한다.
다음에, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 설명한다. 16 균등분할의 경우, 하위 6 비트중의 하위 2 비트는 '00'이 적절하다. 따라서, 입력 8 비트의 하위 4 비트를, 그대로 하위 6 비트의 상위 4 비트로 사용하여, 다시, 하위 2 비트에 '00' 을 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
표 16 (도 23)은 V1내지 V2사이를 32 균등분할하는 경우의 8 비트의 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '0001'과 '0010'인 경우, 멀티플렉서 회로 (4)에 '001'을 입력한다.
다음, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법이 설명된다. 32 균등분할의 경우, 입력 8 비트 데이터로부터 16를 감한 8 비트 데이터를 참고로 한다. 예를들어, 입력 데이터가 '00100110'의 38 번째 계조일 경우, 그 데이터로부터 16을 감산하여 '00010110'로 변환한다. 변환하고 나서 하위 5 비트를, 그대로 하위 6 비트의 상위 5 비트로 사용하여, 다시, 하위 1 비트에 '0' 을 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
표17 (도 24)은 V2내지 V3사이를 32 균등분할하는 경우의, 8 비트의 9비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '0011'의 경우와 '0100'의 경우는, 멀티플렉서 회로 (4)에 '010'를 입력한다.
다음에, 디지털 아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 말한다. 이 경우의 32 균등분할은, 입력 8 비트 데이터로부터 16을 뺀 8비트 데이터를 참고로 한다. 그리고 변환하고 나서 하위 5 비트를, 그대로 하위 6 비트의 상위 5 비트로 사용한다. 더욱이, 하위 1 비트에 '0' 를 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
표 18a (도 25a)와 표 18b (도 21b)는, V2내지V3사이를 64 균등분할하는 경우의 8 비트의 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '0101', '0110', '0111', 및 '1000'의 경우는, 멀티플렉서 회로 (4)에 '011' 를 입력한다.
다음에, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 말한다. 이 경우의 64 균등분할은, 입력 8 비트 데이터로부터 16을 뺀 8 비트 데이터를 참고로 한다. 그리고, 변환하고 나서 하위 6 비트를, 그대로 디지털·아날로그 변환회로 (5)에 입력한다.
표 19 (도 26)은, V4내지 V5사이를 32 균등분할하는 경우의, 8비트의 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '1001'의 경우와 '1010'의 경우는, 멀티플렉서 회로 (4)에 '100'를 입력한다.
다음에, 디지털·아날로그 변환회로5에 입력하기 위한 하위 6 비트의 생성법을 말한다. 이 경우의 32 균등분할은, 입력 8 비트 데이터로부터 16을 뺀 8 비트 데이터를 참고로 한다. 그리고, 변환하고 나서 하위 5 비트를 그대로 하위 6 비트의 상위 5 비트로 사용한다. 더욱이, 하위 1 비트에 '0' 를 추가하여, 디지털·아날로그 변환회로 (5)에 인력한다.
표20 (도 27)은 V5내지 V6사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 4 에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '1011'의 경우와 '1100'의 경우는, 멀티플렉서 회로 4 에 '101'를 입력한다.
다음에, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 말한다. 이 경우의 32 균등분할은, 입력 8 비트 데이터로부터 16을 뺀 8 비트 데이터를 참고로 한다. 그리고, 변환하고 나서 하위 5 비트를 그대로 하위 6 비트의 상위 5 비트로 사용한다. 더욱이 하위 1 비트에 '0' 을 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
표 21 (도 28)은 V6내지 V7사이를 32 균등분할하는 경우의, 8 비트의 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '1101'의 경우와 '1110'의 경우는, 멀티플렉서 회로 (4)에 '110' 을 입력한다.
다음에, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 말한다. 이 경우의 32 균등분할은, 입력 8 비트 데이터로부터 16을 뺀 8 비트 데이터를 참조로 한다. 그리고, 변환하고 나서 하위 5 비트를 그대로 하위 6 비트의 상위 5 비트로 사용한다. 더욱이, 하위 1 비트에 '0' 을 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
표 22 (도 29)는, V7내지 V8사이를 16 균등분할하는 경우의, 8 비트의 9 비트로의 변환방법을 나타내는 표이다. 우선, 멀티플렉서 회로 (4)에 입력하기 위한 상위 3 비트를, 입력 8 비트의 상위 4 비트로부터 판단한다. 상위 4 비트가 '1111'의 경우는, 멀티플렉서 회로 (4)에 '111' 를 입력한다.
다음에, 디지털·아날로그 변환회로 (5)에 입력하기 위한 하위 6 비트의 생성법을 말한다. 16 균등분할의 경우, 하위 6 비트중 하위 2 비트는 '00'이 적절하다. 따라서, 입력 8 비트의 하위 4 비트를, 그대로 하위 6 비트의 상위 4 비트로 사용하여, 다시, 하위 2 비트에 '00' 을 추가하여, 디지털·아날로그 변환회로 (5)에 입력한다.
본 실시예는, 상술한 바와 같은 N 비트·F 비트 변환회로를 다수 사용 하는 것으로, 분할방식이 바뀌어진다고 하는 효과를 나타낸다.
상술된 바와 같이, 본 발명에 따르면, C-DAC 내부에서 비트수증가시키는 것으로, 분할의 종류를 증가시키고 있다. 종래 C-DAC에서는 두개의 γ보정전압의 사이를, γ보정전압의 크기에 관계없고, 고정된 수로 밖에 균등분할할 수 없었다. 이러한 이유로, 본 발명에 따르면, 예를들어, γ보정전압을 그 보정전압의 크기에 대응해서, 8 균등분할, 16 균등분할, 32 균등분할, . . . . 등과같이 분할수를 가변, C-DAC의 출력전압을 액정표시패널의 이상적인 γ커브에 근접시킬 수 있다.
본 발명의 바람직한 실시예는 소정의 용어를 사용하여 설명되었지만, 이런 설명은 이해를 돕기 위한 것이며, 변화는 다음의 청구항의 사상과 범위를 벗어나지 않는 한에서 실행될 수 있다.

Claims (6)

  1. 커패시터 어레이형의 디지털·아날로그 변환회로를 구비하며, 표시해야 할 N 비트의 입력데이터의 상위 P 비트에 기인하여, 외부에서 입력되는 다수의 γ보정전압으로부터 서로 인접하는 두개의 전압을 선택하는 동시에, 그 선택된 두개의 γ보정전압의 사이를, 상기 디지털·아날로그 변환회로에서, 상기 표시해야 할 입력데이터의 나머지의 하위비트에 대응한 수로 균등분할하는 것에 의해, 상기 N 비트의 입력 데이터로부터 2N개의 전압을 생성하여, 그 중의 하나를 액정구동전압으로서 출력하는 액정구동회로는,
    상기 표시해야 할 입력 데이터의 비트수를 N 보다 큰 F 비트로 비트수 증폭하는 비트변환회로를 포함하며, 상기 선택된 두개의 γ보정전압의 사이를, 2N-P보다 큰 2N-P로 균등분할가능하게 한 것을 특징으로 하는 액정구동회로.
  2. N 비트의 입력단자와 N 비트의 출력단자를 구비하며, 상기 입력단자에 입력된 표시해야 할 N 비트의 입력데이터를, 상기 출력단자에 접속하는 다음 단계의 회로로 데이터 전송하는 N 비트의 데이터 버퍼회로;
    N 비트의 입력단자와 F 비트의 출력단자를 구비하며, 상기 데이터 버퍼회로의 출력단자에 접속하여, 상기 데이터 버퍼회로가 출력하는 N 비트의 데이터의 비트수를, N 보다 큰 F 비트로 비트수 증폭하는 비트변환회로;
    F 비트의 입력단자와 F 비트의 출력단자를 구비하며, 상기 비트변환회로의 출력단자에 접속하여, 상기 비트변환회로가 출력하는 F 비트의 데이터를 유지하는 데이터래치 회로;
    상기 데이터래치 회로의 출력비트의 상위 P 비트데이터와 다수의 γ보정전압을 출력하는 외부의 γ보정전원과 접속되어, 상기 데이터래치 회로로부터 전송되는 상위 P 비트데이터를 참조하여, 상기 γ보정전원이 출력하는 복수의 γ보정전압중 전압값이 서로 인접하는 두개의 전압을 선택하여, 그 선택된 아날로그의 전압을 다음 단계에 전송하는 멀티플렉서회로; 및
    상기 멀티플렉서회로에서 출력되는 두개의 아날로그 전압신호와, 상기 데이터래치 회로가 출력하는 F 비트출력의 하위 G 비트데이터(G=N-P)를 입력으로 하여, 상기 멀티플렉서회로에서 출력되는 두개의 아날로그 전압신호를 균등분할하여, 상기 데이터래치 회로로부터의 입력데이터에 따라서, 균등분할된 전압값으로부터 입력데이터에 대응한 액정구동 전압값을 출력하는, 커패시터 어레이형의 G 비트의 디지털·아날로그 변환회로를 포함하며,
    G = F - P > N - P로 하는 것에 의해, 상기 멀티플렉서회로에 의해서 선택된 두개의 γ보정전압의 사이를, 2N-P보다 큰 수에 균등분할가능하게 한 것을 특징으로 하는 액정구동회로.
  3. 제 1 항에 있어서,
    상기 선택된 두개의 γ보정전압의 사이의 분할수를, 분할되는 γ보정전압의 값에 대응해서 선택가능하게 한 것을 특징으로 하는 액정구동회로.
  4. 제 2 항에 있어서,
    상기 선택된 두개의 γ보정전압의 사이의 분할수를, 분할되는 γ보정전압의 값에 대응해서 선택가능하게 한 것을 특징으로 하는 액정구동회로.
  5. 제 2 항에 있어서,
    상기 데이터 버퍼회로와 상기 래치 회로와의 사이에, 데이터 형식이 서로 다른 다수의 비트변환회로를 병렬로 형성하는 동시에, 외부에서의 신호에 의해 상기 다수의 비트변환회로의 하나를 선택하여 상기 데이터 버퍼회로 및 상기 데이터 래치 회로에 접속하는 수단을 형성하여, 상기 데이터 래치 회로에 입력하는 데이터형식을 다수 종류 중에서 선택 가능하게 한 것을 특징으로 하는 액정구동회로.
  6. 제 1 항 내지 제 5 항에 있어서,
    출력극성이 교번적으로 가변인 것을 특징으로 하는 액정구동회로.
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