JP3231696B2 - 液晶駆動回路 - Google Patents

液晶駆動回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示パネルに
液晶駆動電圧を出力する液晶駆動回路に関し、特に、容
量アレイ型アナログ・デジタル変換回路を用いた液晶駆
動回路に関するものである。
【０００２】
【従来の技術】近年、コンピュータのダウンサイジング
化の進展に伴い、ＣＲＴに置き代わる表示デバイスとし
て、低電圧、軽量、薄型をその特徴とする薄膜トランジ
スタ液晶表示パネルが注目されている。図２６を参照し
て、上記の特徴を有する薄膜トランジスタ液晶表示パネ
ルを駆動する液晶駆動回路の一つに、データバッファ回
路（以下、ＤＢＦと記す）７０を介した表示データを、
デジタル信号のままでラッチ回路（以下、ＬＡＴと記
す）８０で一旦保持し、液晶表示パネル２００の直前の
デジタル・アナログ変換回路（以下、ＤＡＣと記す）９
０までデジタル処理する方式の駆動回路１００がある。
【０００３】ＤＡＣ９０には、図２７にそのブロック図
を示す抵抗ストリングス型のＤＡＣ（以下、Ｒ−ＤＡＣ
と記す）と、図２８にブロック図を示す容量アレイ型の
ＤＡＣ（以下、Ｃ−ＤＡＣと記す）とがある。図２７を
参照して、Ｒ−ＤＡＣ９０Ｒは抵抗９１とスイッチ群９
２とを用いて構成され、入力されたデジタルデータによ
りスイッチ群９２のうち一つのスイッチをオンさせて、
所望のアナログ電圧値を得る。このＲ−ＤＡＣを用いた
液晶駆動回路においては、ＤＢＦにより振り分けられた
デジタルデータは、一旦ラッチ群８１に順次入力され
る。ラッチ群８１内の全てのＬＡＴにデータが入力され
た後、ラッチ群８１から次段のＲ−ＤＡＣ９０Ｒにデー
タ転送が行われる。Ｒ−ＤＡＣ９０Ｒ内では、入力デジ
タルデータに応じた一つのスイッチがスイッチ群９２の
中から選択され、インピーダンス変換を目的とする演算
増幅器９３を介して出力される。
【０００４】一方、図２８を参照して、Ｃ−ＤＡＣ９０
Ｃは、重み付けされた容量群９４と演算増幅器９５とを
用いて構成されている。このＣ−ＤＡＣ９０Ｃは、容量
群９４に蓄積される電荷の再分配と演算増幅器９５の特
性とを利用して、所望の電圧値を得る。上記構成のＣ−
ＤＡＣ方式液晶駆動回路において、ラッチ群８１から次
段へのデータ転送までの動作は、上述のＲ−ＤＡＣ方式
液晶駆動回路における動作と同じである。次に、ラッチ
群８１から次段へ転送されたデータは、上位ビットデー
タと下位ビットデータに分けられ、上位ビットデータ
は、マルチプレクサ回路（以下、ＭＵＸと記す）９６に
入力される。ＭＵＸ９６内では、入力された上位ビット
データに応じて、外部から入力されている複数のガンマ
（γ）補正電圧値９７の中から隣接した二つの電圧値を
選択し、次段のＣ−ＤＡＣ９０Ｃにデータ転送する。こ
こで、ＭＵＸ９６が選択する隣接する二つの電圧値と
は、例えば、γ補正電圧値レベルが高い方からＶ0 〜Ｖ
9 であるとすると、Ｖ3 とＶ4或いはＶ5 とＶ6 などの
ような電圧値を意味する。一方、下位ビットデータは、
Ｃ−ＤＡＣ内のコントロール回路（以下、ＣＯＮＴと記
す）９８に入力される。ＣＯＮＴ９８は、デジタルデー
タに応じたアナログ電圧値をＣ−ＤＡＣ内で生成できる
ように、スイッチ群を動作させる回路である。ＣＯＮＴ
９８を含むＣ−ＤＡＣ９０Ｃでは、ＭＵＸ９６から入力
された隣接する二つの電圧値の間を等分割し、そのうち
の一つの値を出力する。例えば、５ビットのＣ−ＤＡＣ
であれば、ＭＵＸ９６で選択された二つの電圧値の間を
３２等分割し、ＣＯＮＴ９８に入力される５ビットのデ
ータを参照に、３２等分割された内の一つの値を選択
し、演算増幅器９５を介して出力する。
【０００５】図２８内のＣ−ＤＡＣの詳細図を、図２９
に示す。図２９を参照して、この図に示すＣ−ＤＡＣは
上位２ビット＋下位３ビットの５ビットのＣ−ＤＡＣで
ある。図中のスイッチはＣＯＮＴ９８からの信号でスイ
ッチング動作される。５ビットのＣ−ＤＡＣの動作は、
データサンプルをしてからデータホールドを行う。例え
ば、正極性の出力の場合、サンプル時にＳＷ６、ＳＷ
７、ＳＷ８Ｂａｒがオンする。上位２ビット、下位３ビ
ット内のスイッチは、前段のＣＯＮＴ９８に入力された
データによって決定され、どちらかのスイッチがオンす
る。
【０００６】次にホールド時は、ＳＷ６、ＳＷ７がオフ
し、ＳＷ８がオンする。また、上位２ビット、下位３ビ
ット内のスイッチは、先に前段のＣＯＮＴ９８に入力さ
れたデータによって決定され、どちらかのスイッチがオ
ンする。
【０００７】負極性の場合は、サンプル時にＳＷ６、Ｓ
Ｗ７、ＳＷ８がオンする。上位２ビット、下位３ビット
内のスイッチは、前段のＣＯＮＴ９８に入力されたデー
タによって決定され、どちらかのスイッチがオンする。
【０００８】次にホールド時は、ＳＷ６、ＳＷ７がオフ
し、ＳＷ８Ｂａｒがオンする。また、上位２ビット、下
位３ビット内のスイッチは、先に前段のＣＯＮＴ９８に
入力されたデータによって決定され、どちらかのスイッ
チがオンする。
【０００９】以上のような動作をすることで、出力電圧
Ｖout は次式で表される電圧になる。Ｖout ＝２Ｖref
−Ｖin2 −（Ｖin1 −Ｖin2 ）×α／３２
Ｖout ＝ Ｖin2 ＋（Ｖin1 −Ｖin2 ）×α
／３２ （α＝０，１，２，３，‥‥，３１) αは、ＣＯＮＴ９８に入力されるデータで決定する。つ
まり、’０００００’であればα＝０で、’１１１１
１’だったらα＝３１である。
【００１０】ここで、本発明の理解を容易にするため、
液晶の特性について説明する。一般に、液晶表示パネル
の駆動回路は、液晶のイオン化現象を防止するために、
フレーム毎に出力極性を変える交流駆動（逆極性出力駆
動）を行なう必要がある。つまり、交流駆動とは、１フ
レーム目が液晶側の基準電圧に対して正の極性である画
素は、次フレームでは基準電圧に対して負の極性にする
駆動方法である。従って、液晶駆動回路としては、例え
ば２５６階調を表現するとしても、実際は、正極性分と
負極性分とを合わせて５１２階調を生成できる必要があ
る。つまり、２５６階調のＲ−ＤＡＣ液晶駆動回路では
５１２個の選択スイッチが必要であると言うことにな
る。
【００１１】一方、Ｃ−ＤＡＣ方式の液晶駆動回路の場
合は、前述したように、スイッチ群のスイッチング動作
を変換させることで逆極性出力が容易に行えるので、階
調増加のためのスイッチ数や単位容量を増加させる必要
がない。つまり、液晶駆動の特徴である逆極性出力駆動
の必要による回路増加がない。このような構成のＣ−Ｄ
ＡＣの一例が、本発明の譲受人と同一譲受人による特願
平８−０２７０７５号「液晶画像信号制御方法及び制御
回路」或いは特願平９−１６８８２４号「スイッチト・
キャパシタ型ＤＡ変換回路及びその制御方法及びＬＣＤ
駆動制御回路及びＬＣＤ駆動制御方法」に記載されてい
る。
【００１２】又、液晶のもう一つの特徴に、印加電圧に
対する光の透過率が一定ではなく、γカーブという特殊
なカーブを持っているということがある。そのため、液
晶駆動回路では、γカーブに合わせたγ補正を行う必要
がある。γカーブの特徴は、液晶に加える印加電圧によ
ってカーブの形が異なり、印加電圧が液晶側の基準電圧
に対して高い部分および低い部分では光の透過率が急激
に変化し、印加電圧の中間電圧領域では比較的緩慢な透
過率の変化となることにある。
【００１３】
【発明が解決しようとする課題】図２７に示すＲ−ＤＡ
Ｃ方式液晶駆動回路の特徴は、液晶表示パネルのγカー
ブにあわせるように抵抗９１を分割にすることで、より
忠実な色再現ができることである。しかし、階調数分の
選択スイッチが必要であり、例えば２５６階調再現する
８ビット液晶駆動回路では、極性反転のフレーム切替え
分のスイッチを含め、５１２個の選択スイッチが必要で
ある。そのため、多階調化に伴う回路の面積増加が重大
な問題となる。
【００１４】一方、図２８に示すＣ−ＤＡＣを使用した
液晶駆動回路の特徴は、あるビット数のＣ−ＤＡＣ９０
Ｃを更に内部で分割することにより、通常必要となる単
位容量数を減らすことができることにある。図２８，２
９内に示すＣ−ＤＡＣ９０Ｃは、５ビットのＣ−ＤＡＣ
である。通常、５ビットのＣ−ＤＡＣでは６４個の単位
容量が必要になるが、図に示すように、５ビットＣ−Ｄ
ＡＣを上位２ビット＋下位３ビットに分割することで、
単位容量を１６個まで減らすことができる。さらにＣ−
ＤＡＣの特徴である、フレーム毎の極性反転をその駆動
法を変えることにより行うことができるので、面積増加
を伴わない逆極性出力が可能である。
【００１５】このように、Ｃ−ＤＡＣを使用した液晶駆
動回路によれば、ビット数増加に伴う面積増加を抑える
ことができる。しかし、従来のＣ−ＤＡＣでは、ＭＵＸ
９６で選択した外部入力γ補正電圧値９７を、ある決ま
った係数による等分割でしか分割できない。例えば、通
常の８ビットの液晶駆動回路では、５ビットのＣ−ＤＡ
Ｃを用意し、ＭＵＸ９６で選択された二つの電圧値の間
をＣ−ＤＡＣで３２等分割しているが、常にある係数に
従った等分割（この場合は、３２等分割）であるので、
液晶のγカーブに合わせることが困難である。液晶のγ
カーブにその出力電圧を合わせるためには、印加電圧の
中心においては直線的な出力をする一方で、印加電圧の
高い部分と低い部分では曲線的にする必要がある。
【００１６】つまり、Ｒ−ＤＡＣを利用した駆動回路で
はビット数増幅に伴う面積増加が問題となり、Ｃ−ＤＡ
Ｃを利用した駆動回路ではγ補正が困難で、色再現の上
で不利なるといえる。従って、本発明の目的は、Ｃ−Ｄ
ＡＣを用いた液晶駆動回路において、Ｃ−ＤＡＣの出力
を液晶表示パネルのγカーブにより近付けることを可能
にすることにある。
【００１７】
【課題を解決するための手段】本発明による液晶駆動回
路は、容量アレイ型のデジタル・アナログ変換回路を備
え、表示すべきＮビットの入力データの上位Ｐビットに
基いて、外部から入力される複数のγ補正電圧から互い
に隣接する二つの電圧を選択すると共に、それら選択さ
れた二つのγ補正電圧の間を、前記デジタル・アナログ
変換回路で、前記表示すべき入力データの残りの下位ビ
ットに応じた数に等分割して最大のγ補正電圧と最小の
γ補正電圧との間を２ N に分割することにより、前記Ｎ
ビットの入力データから２N 個の電圧を生成し、その中
の一つを液晶駆動電圧として出力する液晶駆動回路にお
いて、前記表示すべき入力データのビット数をＮより大
なるＦビットにビット数増幅して、ビット数増幅後のＦ
ビットのデータの上位Ｐビットにより前記複数のγ補正
電圧から選択される互いに隣り合う二つのγ補正電圧を
指定し、前記Ｆビットのデータの残りの下位Ｆ−Ｐビッ
トにより、前記デジタル・アナログ変換回路をして選択
された二つのγ補正電圧の間を最大２ F-P に等分割せし
める構成であって、各々の隣り合う二つのγ補正電圧の
間の等分割数の総和が２ N となるように前記入力データ
をビット数増幅するビット変換回路を設けて、最大のγ
補正電圧と最小のγ補正電圧との間の総分割数を２ N に
保ちつつ、隣り合う二つのγ補正電圧の間の最大の等分
割数を２N-P より大なる２F-Pになし得るようにしたこ
とを特徴とする。
【００１８】本発明は、従来、ある係数に従った等分割
でしか出力できなかったＣ−ＤＡＣ方式の液晶駆動回路
に対し、内部でビット数を増加させている。例えば、表
示すべきデータが８ビットの場合、従来、その８ビット
を上位３ビットと下位５ビットに分割する。そして、５
ビットのＣ−ＤＡＣを用い、ＭＵＸ９６が上位３ビット
を参照して選択した外部からの２つのγ補正電圧値の間
を３２等分割する。つまり、３２等分にしか分割できな
かった。本発明の液晶駆動回路は、上記表示データのビ
ット数を８ビットから９ビットに増幅させるビット変換
回路を備えている。このビット変換回路により、表示デ
ータを上位３ビットと下位６ビットというように、下位
ビットの数を５ビットから６ビットに増やして分けるこ
とを可能にし、γ補正電圧の最大の分割数を従来の３２
から６４に増加させる。そして、分割されるγ補正電圧
の値に応じて、分割数を８等分割、１６等分割、３２等
分割、６４分割の中から選択するようにして、Ｃ−ＤＡ
Ｃの出力電圧を液晶表示パネルの理想的なγカーブに近
づける。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の第１の
実施の形態による液晶駆動回路の構成を示すブロック図
である。図１を参照して、Ｎビットのデータバッファ回
路１は、Ｎビットの入力端子とＮビットの出力端子とを
有し、Ｎビットの入力データを、次段のビット変換回路
２へデータ転送する。
【００２０】ビット変換回路２は、Ｎビットの入力端子
とＦビットの出力端子（但し、ＦはＮより大）とを有
し、上記データバッファ回路１の出力端子に接続して、
Ｎビットの入力ビット数を必要に応じてＦビットにまで
ビット数増幅する。
【００２１】データラッチ回路３は、Ｆビットの入力端
子とＦビットの出力端子とを有し、上記ビット変換回路
２の出力端子に接続して、入力されたＦビットのデータ
を保持する。
【００２２】マルチプレクサ回路４は、Ｆビットデータ
ラッチ回路３の出力データの上位Ｐビットデータと、ｘ
個の電圧値を出力する外部入力γ補正電源（図示せず）
に接続される。そして、データラッチ回路３から転送さ
れる上位Ｐビットデータを参照して、外部入力γ補正電
源のｘ個の電圧値のうち隣接した二つの電圧値を選択
し、その選択されたアナログ電圧値を次段に転送する。
【００２３】デジタル・アナログ変換回路５は容量アレ
イ型のＧビットのもので、マルチプレクサ回路４から出
力される二つのアナログ電圧信号と、データラッチ回路
３が出力するＦビット出力の下位Ｇビットデータ（Ｇ＝
Ｆ−Ｐ）とを入力とし、マルチプレクサ回路４から出力
される二つのアナログ電圧信号を等分割にし、データラ
ッチ回路３からの入力データをもとに、等分割された電
圧値から入力データに応じた液晶駆動電圧値を出力す
る。
【００２４】以下に、本実施の形態における動作につい
て、説明する。一般的に、ＮビットＣ−ＤＡＣの出力電
圧Ｖout は、以下の２つの式で表される。下記の２式
は、極性反転時の出力電圧である。 Ｖout ＝２Ｖref −Ｖ0 −（Ｖ1 −Ｖ0 ）×α／ｎ Ｖout ＝ Ｖ0 ＋（Ｖ1 −Ｖ0 ）×α／ｎ （α＝０，１，２，３，‥‥，ｎ−１ ｎ＝２N ） ここで、Ｖref はＣ−ＤＡＣ内で演算を行うための、外
部から入力される参照電圧であり、Ｖ0 ，Ｖ1 は外部入
力から入力されるγ補正電圧である。例えば、５ビット
のＣ−ＤＡＣの場合は、以下の式で表される。 Ｖout ＝２Ｖref −Ｖ0 −（Ｖ1 −Ｖ0 ）×α／３２ Ｖout ＝ Ｖ0 ＋（Ｖ1 −Ｖ0 ）×α／３２ （α＝０，１，２，‥‥，３１） 従って、上式から、
５ビットのＣ−ＤＡＣの場合は、Ｖref を基準電圧とし
て、Ｖ0 とＶ1 との間の電圧差を３２等分割することが
わかる。
【００２５】一般に、２５６階調（８ビット精度）の液
晶駆動回路の場合、外部から入力されるγ補正電圧とし
ては、Ｖ0 〜Ｖ8 の９個の電圧が用意される。そして、
５ビットのＣ−ＤＡＣで、Ｖ0 〜Ｖ1 間を３２等分割、
Ｖ1 〜Ｖ2 間を３２等分割、Ｖ2 〜Ｖ3 間を３２等分
割、‥‥、Ｖ7 〜Ｖ8 間を３２等分割し、結局、外部か
らのγ補正電圧Ｖ0 〜Ｖ9 間を、３２等分割×８で２５
６等分割して２５６階調を実現する。
【００２６】本実施の形態では、Ｃ−ＤＡＣにより、一
例として、Ｖ0 〜Ｖ1 間を１６等分割、Ｖ1 〜Ｖ2 間を
１６等分割、Ｖ2 〜Ｖ3 間を３２等分割、Ｖ3 〜Ｖ4 間
を６４等分割、Ｖ4 〜Ｖ5 間を６４等分割、Ｖ5 〜Ｖ6
間を３２等分割、Ｖ6 〜Ｖ7間を１６等分割、Ｖ7 〜Ｖ
8 間を１６等分割して、合計で２５６分割する。つま
り、９個のγ補正電圧Ｖ0 ，‥‥，Ｖ8 中の隣り合う二
電圧間の分割数を、分割される電圧値の大きさに応じて
異なるものにすることにより、出力される２５６階調電
圧を液晶のγカーブに近づける。
【００２７】上述のような分割方法を実現するには、Ｎ
ビット・Ｆビット変換回路２で、表１（図４）〜表６
（図９）に示すようなビット数増幅をする必要がある。
尚、以下の説明の便宜のため、図２に、本実施の形態で
２５６階調を実現するものとして、８ビットを９ビット
にビット変換し、上位３ビットと下位６ビットに分ける
場合について、具体的に数値を代入したブロック図を示
す。図２及び表１〜表６を参照して、表１（図４）は図
２に対応するＶ0 −Ｖ1 間を１６等分割、Ｖ1 −Ｖ2 間
を１６等分割する場合の８ビット→９ビットの変換方法
を示す表である。先ず、マルチプレクサ回路４に入力す
るための上位３ビットを、入力８ビットの上位４ビット
から判断する。上位４ビットが’００００’の場合は、
マルチプレクサ回路４に’０００’を入力する。上位４
ビットが’０００１’の場合は、マルチプレクサ回路４
に’００１’を入力する。
【００２８】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。１６等分
割の場合、下位６ビット中の下位２ビットは’００’で
よい。従って、入力８ビットの下位４ビットを、そのま
ま下位６ビットの上位４ビットに使用し、さらに、下位
２ビットに’００’を追加して、デジタル・アナログ変
換回路５に入力する。
【００２９】表２（図５）は、図２に対応するＶ2 −Ｖ
3 間を３２等分割する場合の、８ビット→９ビットの変
換方法を示す表である。先ず、マルチプレクサ回路４に
入力するための上位３ビットを、入力８ビットの上位４
ビットから判断する。上位４ビットが’００１０’の場
合と、’００１１’の場合は、マルチプレクサ回路４
に’０１０’を入力する。
【００３０】次に、デジタル・アナログ変換回路５に入
力するための、下位６ビットの生成法を述べる。３２等
分割の場合、下位６ビット中の下位１ビットは’０’で
よい。従って、入力８ビットの下位５ビットを、そのま
ま下位６ビットの上位５ビットに使用し、さらに、下位
１ビットに’０’を入れて、デジタル・アナログ変換回
路５に入力する。
【００３１】表３Ａ（図６（ａ）），表３Ｂ（図６
（ｂ））は、図２に対応するＶ3 −Ｖ4間を６４等分割
する場合の、８ビット→９ビットの変換方法を示す表で
ある。先ず、マルチプレクサ回路４に入力するための上
位３ビットを、入力８ビットの上位４ビットから判断す
る。上位４ビットが’０１００’、’０１０１’、’０
１１０’、’０１１１’の場合はマルチプレクサ回路４
に’０１１’を入力する。
【００３２】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。６４等分
割の場合、下位６ビットをそのままデジタル・アナログ
変換回路５に入力する。
【００３３】表４Ａ（図７（ａ）），表４Ｂ（図７
（ｂ））は、図２に対応するＶ4 −Ｖ5間を６４等分割
する場合の、８ビット→９ビットの変換方法を示す表で
ある。先ず、マルチプレクサ回路４に入力するための上
位３ビットを、入力８ビットの上位４ビットから判断す
る。上位４ビットが’１０００’、’１００１’、’１
０１０’、’１０１１’の場合は、マルチプレクサ回路
４に’１００’を入力する。
【００３４】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。６４等分
割の場合、下位６ビットをそのままデジタル・アナログ
変換回路５に入力する。
【００３５】表５（図８）は、図２に対応するＶ5 −Ｖ
6 間を３２等分割する場合の、８ビット→９ビットの変
換方法を示す表である。先ず、マルチプレクサ回路４に
入力するための上位３ビットを、入力８ビットの上位４
ビットから判断する。上位４ビットが’１１００’の場
合と、’１１０１’の場合は、マルチプレクサ回路４
に’１０１’を入力する。
【００３６】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。３２等分
割の場合、下位６ビット中下位１ビットは’０’でよ
い。従って、入力８ビットの下位５ビットを、そのまま
下位６ビットの上位５ビットに使用し、さらに、下位１
ビットに’０’を入れて、デジタル・アナログ変換回路
５に入力する。
【００３７】表６（図９）は、図２に対応するＶ6 −Ｖ
7 間を１６等分割、Ｖ7 −Ｖ8 間を１６等分割する場合
の、８ビット→９ビットの変換方法を示す表である。先
ず、マルチプレクサ回路４に入力するための上位３ビッ
トを、入力８ビットの上位４ビットから判断する。上位
４ビットが’１１１０’の場合は、マルチプレクサ回路
４に’１１０’を入力する。上位４ビットが’１１１
１’の場合は、マルチプレクサ回路４に’１１１’を入
力する。
【００３８】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。１６等分
割の場合、下位６ビット中の下位２ビットは’００’で
よい。従って、入力８ビットの下位４ビットを、そのま
ま下位６ビットの上位４ビットに使用し、さらに、下位
２ビットに’００’を追加して、デジタル・アナログ変
換回路５に入力する。
【００３９】上記したような分割を行う場合、Ｖ3 〜Ｖ
4 間とＶ4 〜Ｖ5 間とは６４等分割であるので、６ビッ
トのＣ−ＤＡＣが必要になる。つまり、８ビット液晶駆
動回路では、従来、５ビットのＣ−ＤＡＣが用いられて
いるが、本実施の形態は、６ビットまでビット数増幅し
たＣ−ＤＡＣを必要とする。６ビットのＣ−ＤＡＣの出
力電圧は、以下の式で表される。Ｖout ＝２Ｖref −Ｖ
m −（Ｖm+1 −Ｖm ）×α／６４ Ｖ
out ＝ Ｖm ＋（Ｖm+1 −Ｖm ）×α／６４
（α＝０，１，２，３，‥‥，
６３ ｍ＝０，１，２，‥‥，７） この式は、二
電圧間を６４等分割することを意味している。本実施の
形態の場合、Ｖ0 〜Ｖ1 間は１６等分割であるので、α
の取る値は０，４，８，‥‥である。３２等分割する部
分では、αは、０，２，４，６，‥‥だけでよい。
【００４０】次に、本発明の第２の実施の形態について
説明する。図３は、第２の実施の形態による液晶駆動回
路のブロック図である。本実施の形態は、Ｎビット・Ｆ
ビット変換回路２０の構成が第１の実施の形態と異なっ
ており、第１の実施の形態に用いたと同様のＮビット・
Ｆビット変換回路（図１参照）を多数備えている。そし
て、それら第１ビット変換回路２1 、第２ビット変換回
路２2 、第３ビット変換回路２3 、第４ビット変換回路
２4 、‥‥等の各ビット変換回路の出力データ形式は、
それぞれ異なるものにされている。次段のラッチ回路３
へは、外部からの選択信号により、用意した多種類のＮ
ビット・Ｆビット変換回路の内から一つを選択してデー
タ入力する。これにより、ラッチ回路３に入力するデー
タ形式を、それぞれ異なる特性を持つ多種類の出力デー
タの中から選択できるようにしている。
【００４１】本実施の形態では、ビット数変換回路を多
種類設けることで、一例として、外部から入力される選
択信号により、Ｖ0 〜Ｖ1 間は３２等分割、Ｖ1 〜Ｖ2
間は３２等分割、Ｖ2 〜Ｖ3 間は３２等分割、Ｖ3 〜Ｖ
4 間は３２等分割、Ｖ4 〜Ｖ5 間は３２等分割、Ｖ5 〜
Ｖ6 間は３２等分割、Ｖ6 〜Ｖ7 間は３２等分割、Ｖ7
〜Ｖ8 間は３２等分割して２５６階調にする場合と、Ｖ
0 〜Ｖ1 をＣ−ＤＡＣで１６等分割、Ｖ1 〜Ｖ2 を１６
等分割、Ｖ2 〜Ｖ3を３２等分割、Ｖ3 〜Ｖ4 を６４等
分割、Ｖ4 〜Ｖ5 を６４等分割、Ｖ5 〜Ｖ6を３２等分
割、Ｖ6 〜Ｖ7 を１６等分割、Ｖ7 〜Ｖ8 を１６等分割
して２５６階調にする場合と、Ｖ0 −Ｖ1 間をＣ−ＤＡ
Ｃで１６等分割、Ｖ1 −Ｖ2 間を３２等分割、Ｖ2 −Ｖ
3 間を３２等分割、Ｖ3 −Ｖ4 間を６４等分割、Ｖ4 −
Ｖ5 間を３２等分割、Ｖ5 −Ｖ6 間を３２等分割、Ｖ6
−Ｖ7 間を３２等分割、Ｖ7 −Ｖ8 間を１６等分割する
場合などのように切り替えられることを特徴としてい
る。
【００４２】上述のような分割方法を実現するには、Ｎ
ビット・Ｆビット変換回路２０で、表１（図４）〜表２
２（図２５）に示すようなビット数増幅をする必要があ
る。
【００４３】先ず、Ｖ0 −Ｖ1 間は３２等分割、Ｖ1 −
Ｖ2 間は３２等分割、Ｖ2 −Ｖ3 間は３２等分割、Ｖ3
−Ｖ4 間は３２等分割、Ｖ4 −Ｖ5 間は３２等分割、Ｖ
5 −Ｖ6 間は３２等分割、Ｖ6 −Ｖ7 間は３２等分割、
Ｖ7 −Ｖ8 間は３２等分割する場合を、表７（図１０）
〜表１４（図１７）に示す。
【００４４】表７（図１０）は、Ｖ0 −Ｖ1 間を３２等
分割する場合の、８ビット→９ビットの変換方法を示す
表である。先ず、マルチプレクサ回路４に入力するため
の上位３ビットを、入力８ビットの上位３ビットから判
断し、そのまま下位６ビットの上位４ビットに使用す
る。
【００４５】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。この３２
等分割の場合、下位６ビット中下位１ビットは’０’で
よい。従って、入力８ビットの下位５ビットをそのまま
下位６ビットの上位５ビットに使用し、さらに、下位１
ビットに’０’を追加して、デジタル・アナログ変換回
路５に入力する。
【００４６】表８〜表１４も同様であり、Ｖ1 −Ｖ
2 間、Ｖ2 −Ｖ3 間、Ｖ3 −Ｖ4 間、Ｖ4 −Ｖ5 間、Ｖ
5 −Ｖ6 間、Ｖ6 −Ｖ7 間、Ｖ7 −Ｖ8 間を３２等分割
する場合の、８ビット→９ビットの変換方法を示す。
【００４７】次に、Ｖ0 −Ｖ1 間は１６等分割、Ｖ1 −
Ｖ2 間は１６等分割、Ｖ2 −Ｖ3 間は３２等分割、Ｖ3
−Ｖ4 間は６４等分割、Ｖ4 −Ｖ5 間は６４等分割、Ｖ
5 −Ｖ6 間は３２等分割、Ｖ6 −Ｖ7 間は１６等分割、
Ｖ7 −Ｖ8 間は１６等分割する場合について説明する。
この場合は、前述したように、表１（図４）〜表６（図
９）に示すように変換する。
【００４８】次に、Ｖ0 −Ｖ1 間は１６等分割、Ｖ1 −
Ｖ2 間は３２等分割、Ｖ2 −Ｖ3 間は３２等分割、Ｖ3
−Ｖ4 間は６４等分割、Ｖ4 −Ｖ5 間は３２等分割、Ｖ
5 −Ｖ6 間は３２等分割、Ｖ6 −Ｖ7 間は３２等分割、
Ｖ7 −Ｖ8 間は１６等分割する場合について説明する。
表１５（図１８）は、Ｖ0 −Ｖ1 間を１６等分割する場
合の、８ビット→９ビットの変換方法を示す表である。
先ず、マルチプレクサ回路４に入力するための上位３ビ
ットを、入力８ビットの上位４ビットから判断する。上
位４ビットが’００００’の場合は、マルチプレクサ回
路４に’０００’を入力する。
【００４９】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。１６等分
割の場合、下位６ビット中の下位２ビットは’００’で
よい。従って、入力８ビットの下位４ビットを、そのま
ま下位６ビットの上位４ビットに使用し、さらに、下位
２ビットに’００’を追加して、デジタル・アナログ変
換回路４に入力する。
【００５０】表１６（図１９）は、Ｖ1 −Ｖ2 間を３２
等分割する場合の、８ビット→９ビットの変換方法を示
す表である。先ず、マルチプレクサ回路４に入力するた
めの上位３ビットを、入力８ビットの上位４ビットから
判断する。上位４ビットが’０００１’の場合と’００
１０’の場合は、マルチプレクサ回路４に’００１’を
入力する。
【００５１】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。この場合
の３２等分割は、先ず、入力８ビットデータから１６を
引いた８ビットデータを参考にする。例えば、入力デー
タが３８階調目の’００１００１１０’の場合、そのデ
ータから１６を引いて’０００１０１１０’に変換す
る。変換してから下位５ビットを、そのまま下位６ビッ
トの上位５ビットに使用し、さらに、下位１ビットに’
０’を追加して、デジタル・アナログ変換回路５に入力
する。
【００５２】表１７（図２０）は、Ｖ2 −Ｖ3 間を３２
等分割する場合の、８ビット→９ビットの変換方法を示
す表である。先ず、マルチプレクサ回路４に入力するた
めの上位３ビットを、入力８ビットの上位４ビットから
判断する。上位４ビットが’００１１’の場合と’０１
００’の場合は、マルチプレクサ回路４に’０１０’を
入力する。
【００５３】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。この場合
の３２等分割は、同様に、入力８ビットデータから１６
を引いた８ビットデータを参考にする。そして変換して
から下位５ビットを、そのまま下位６ビットの上位５ビ
ットに使用し、さらに、下位１ビットに’０’を追加し
て、デジタル・アナログ変換回路５に入力する。
【００５４】表１８Ａ（図２１（ａ）），表１８Ｂ（図
２１（ｂ））は、Ｖ2 −Ｖ3 間を６４等分割する場合の
８ビット→９ビットの変換方法を示す表である。先ず、
マルチプレクサ回路４に入力するための上位３ビット
を、入力８ビットの上位４ビットから判断する。上位４
ビットが’０１０１’、’０１１０’、’０１１
１’、’１０００’の場合は、マルチプレクサ回路４
に’０１１’を入力する。
【００５５】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。この場合
の６４等分割は、同様に、入力８ビットデータから１６
を引いた８ビットデータを参考にする。そして、変換し
てから下位６ビットを、そのままデジタル・アナログ変
換回路５に入力する。
【００５６】表１９（図２２）は、Ｖ4 −Ｖ5 間を３２
等分割する場合の、８ビット→９ビットの変換方法を示
す表である。先ず、マルチプレクサ回路４に入力するた
めの上位３ビットを、入力８ビットの上位４ビットから
判断する。上位４ビットが’１００１’の場合と’１０
１０’の場合は、マルチプレクサ回路４に’１００’を
入力する。
【００５７】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。この場合
の３２等分割は、前と同様に、入力８ビットデータから
１６を引いた８ビットデータを参考にする。そして、変
換してから下位５ビットをそのまま下位６ビットの上位
５ビットに使用し、さらに、下位１ビットに’０’を追
加して、デジタル・アナログ変換回路５に入力する。
【００５８】表２０（図２３）は、Ｖ5 −Ｖ6 間を３２
等分割する場合の、８ビット→９ビットの変換方法を示
す表である。先ず、マルチプレクサ回路４に入力するた
めの上位３ビットを、入力８ビットの上位４ビットから
判断する。上位４ビットが’１０１１’の場合と’１１
００’の場合は、マルチプレクサ回路４に’１０１’を
入力する。
【００５９】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。この場合
の３２等分割は、同様に、入力８ビットデータから１６
を引いた８ビットデータを参考にする。そして、変換し
てから下位５ビットをそのまま下位６ビットの上位５ビ
ットに使用し、さらに、下位１ビットに’０’を追加し
て、デジタル・アナログ変換回路５に入力する。
【００６０】表２１（図２４）は、Ｖ6 −Ｖ7 間を３２
等分割する場合の、８ビット→９ビットの変換方法を示
す表である。先ず、マルチプレクサ回路４に入力するた
めの上位３ビットを、入力８ビットの上位４ビットから
判断する。上位４ビットが’１１０１’の場合と’１１
１０’の場合は、マルチプレクサ回路４に’１１０’を
入力する。
【００６１】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。この場合
の３２等分割は、同様に、入力８ビットデータから１６
を引いた８ビットデータを参考にする。そして、変換し
てから下位５ビットをそのまま下位６ビットの上位５ビ
ットに使用し、さらに、下位１ビットに’０’を追加し
て、デジタル・アナログ変換回路５に入力する。
【００６２】表２２（図２５）は、Ｖ7 −Ｖ8 間を１６
等分割する場合の、８ビット→９ビットの変換方法を示
す表である。先ず、マルチプレクサ回路４に入力するた
めの上位３ビットを、入力８ビットの上位４ビットから
判断する。上位４ビットが’１１１１’の場合は、マル
チプレクサ回路４に’１１１’を入力する。
【００６３】次に、デジタル・アナログ変換回路５に入
力するための下位６ビットの生成法を述べる。１６等分
割の場合、下位６ビット中の下位２ビットは’００’で
よい。従って、入力８ビットの下位４ビットを、そのま
ま下位６ビットの上位４ビットに使用し、さらに、下位
２ビットに’００’を追加して、デジタル・アナログ変
換回路５に入力する。
【００６４】本実施の形態は、上述したようなＮビット
・Ｆビット変換回路を複数使用することで、分割方式を
切り替えられるという効果を示す。
【００６５】
【発明の効果】以上説明したように、本発明は、従来、
二つのγ補正電圧の間を、γ補正電圧の大きさに関わり
なく同じ数にしか等分割できなかったＣ−ＤＡＣに対
し、内部でビット数増加させることで、最大のγ補正電
圧と最小のγ補正電圧との間の総分割数は従来と同じに
したままで、各々のγ補正電圧の間の等分割数を、例え
ば或る二つのγ補正電圧の間は８等分割し、別の二つの
γ補正電圧の間は１６等分割し、更に別の二つのγ補正
電圧の間は３２等分割するなどのように、γ補正電圧の
大きさに応じて可変にし、しかも最大の等分割数は従来
よりも大きくできるようにしている。これにより本発明
によれば、Ｃ−ＤＡＣの出力電圧を液晶表示パネルの理
想的なγカーブに近づけることができる。
【図面の簡単な説明】
【図１】第１の実施の形態による液晶駆動回路の構成を
示すブロック図である。
【図２】第１の実施の形態において、表示データが８ビ
ットの場合を示すブロック図である。
【図３】第２の実施の形態による液晶駆動回路の構成を
示すブロック図である。
【図４】図２に対応するＶ0 −Ｖ1 間を１６等分割、Ｖ
1 −Ｖ2 間を１６等分割する場合の、８ビット→９ビッ
トの変換表を示す図である。
【図５】図２に対応するＶ2 −Ｖ3 間を３２等分割する
場合の、８ビット→９ビットの変換表を示す図である。
【図６】図２に対応するＶ3 −Ｖ4 間を６４等分割する
場合の、８ビット→９ビットの変換表を示す図である。
【図７】図２に対応するＶ4 −Ｖ5 間を６４等分割する
場合の、８ビット→９ビットの変換表を示す図である。
【図８】図２に対応するＶ5 −Ｖ6 間を３２等分割する
場合の、８ビット→９ビットの変換表を示す図である。
【図９】図２に対応するＶ6 −Ｖ7 間を１６等分割、Ｖ
7 −Ｖ8 間を１６等分割する場合の、８ビット→９ビッ
トの変換表を示す図である。
【図１０】Ｖ0 −Ｖ1 間を３２等分割する場合の、８ビ
ット→９ビットの変換表を示す図である。
【図１１】Ｖ1 −Ｖ2 間、Ｖ2 −Ｖ3 間、Ｖ3 −Ｖ
4 間、Ｖ4 −Ｖ5 間、Ｖ5 −Ｖ6 間、Ｖ6 −Ｖ7 間、Ｖ
7 −Ｖ8 間を３２等分割する場合の、８ビット→９ビッ
トの変換表を示す図である。
【図１２】Ｖ1 −Ｖ2 間、Ｖ2 −Ｖ3 間、Ｖ3 −Ｖ
4 間、Ｖ4 −Ｖ5 間、Ｖ5 −Ｖ6 間、Ｖ6 −Ｖ7 間、Ｖ
7 −Ｖ8 間を３２等分割する場合の、８ビット→９ビッ
トの変換表を示す図である。
【図１３】Ｖ1 −Ｖ2 間、Ｖ2 −Ｖ3 間、Ｖ3 −Ｖ
4 間、Ｖ4 −Ｖ5 間、Ｖ5 −Ｖ6 間、Ｖ6 −Ｖ7 間、Ｖ
7 −Ｖ8 間を３２等分割する場合の、８ビット→９ビッ
トの変換表を示す図である。
【図１４】Ｖ1 −Ｖ2 間、Ｖ2 −Ｖ3 間、Ｖ3 −Ｖ
4 間、Ｖ4 −Ｖ5 間、Ｖ5 −Ｖ6 間、Ｖ6 −Ｖ7 間、Ｖ
7 −Ｖ8 間を３２等分割する場合の、８ビット→９ビッ
トの変換表を示す図である。
【図１５】Ｖ1 −Ｖ2 間、Ｖ2 −Ｖ3 間、Ｖ3 −Ｖ
4 間、Ｖ4 −Ｖ5 間、Ｖ5 −Ｖ6 間、Ｖ6 −Ｖ7 間、Ｖ
7 −Ｖ8 間を３２等分割する場合の、８ビット→９ビッ
トの変換表を示す図である。
【図１６】Ｖ1 −Ｖ2 間、Ｖ2 −Ｖ3 間、Ｖ3 −Ｖ
4 間、Ｖ4 −Ｖ5 間、Ｖ5 −Ｖ6 間、Ｖ6 −Ｖ7 間、Ｖ
7 −Ｖ8 間を３２等分割する場合の、８ビット→９ビッ
トの変換表を示す図である。
【図１７】Ｖ1 −Ｖ2 間、Ｖ2 −Ｖ3 間、Ｖ3 −Ｖ
4 間、Ｖ4 −Ｖ5 間、Ｖ5 −Ｖ6 間、Ｖ6 −Ｖ7 間、Ｖ
7 −Ｖ8 間を３２等分割する場合の、８ビット→９ビッ
トの変換表を示す図である。
【図１８】Ｖ0 −Ｖ1 間を１６等分割する場合の、８ビ
ット→９ビットの変換表を示す図である。
【図１９】Ｖ1 −Ｖ2 間を３２等分割する場合の、８ビ
ット→９ビットの変換表を示す図である。
【図２０】Ｖ2 −Ｖ3 間を３２等分割する場合の、８ビ
ット→９ビットの変換表を示す図である。
【図２１】Ｖ2 −Ｖ3 間を６４等分割する場合の８ビッ
ト→９ビットの変換表を示す図である。
【図２２】Ｖ4 −Ｖ5 間を３２等分割する場合の、８ビ
ット→９ビットの変換表を示す図である。
【図２３】Ｖ5 −Ｖ6 間を３２等分割する場合の、８ビ
ット→９ビットの変換表を示す図である。
【図２４】Ｖ6 −Ｖ7 間を３２等分割する場合の、８ビ
ット→９ビットの変換表を示す図である。
【図２５】Ｖ7 −Ｖ8 間を１６等分割する場合の、８ビ
ット→９ビットの変換表を示す図である。
【図２６】液晶駆動回路の一般的な構成を示すブロック
図である。
【図２７】Ｒ−ＤＡＣ方式の液晶駆動回路の構成を示す
ブロック図である。
【図２８】従来のＣ−ＤＡＣ方式液晶駆動回路の構成を
示すブロック図である。
【図２９】Ｃ−ＤＡＣの詳細回路図を示す図である。
【符号の説明】
１ データバッファ回路 ２ ビット変換回路 ３ ラッチ回路 ４ マルチプレクサ回路 ５ コントロール回路 ６ デジタル・アナログ変換回路 １０ 液晶駆動回路 ２０ ビット変換回路 ７０ データバッファ回路 ８０ ラッチ回路 ８１ ラッチ群 ９０ デジタル・アナログ変換回路 ９０Ｃ，９０Ｒ ＤＡＣ ９１ 抵抗 ９２ スイッチ群 ９３，９５ 演算増幅器 ９４ 容量群 ９６ マルチプレクサ回路 ９７ γ補正電圧値 ９８ コントロール回路 １００ 液晶駆動回路 ２００ 液晶表示パネル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｍ 1/74 Ｈ０３Ｍ 1/74

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 容量アレイ型のデジタル・アナログ変換
    回路を備え、表示すべきＮビットの入力データの上位Ｐ
    ビットに基いて、外部から入力される複数のγ補正電圧
    から互いに隣接する二つの電圧を選択すると共に、それ
    ら選択された二つのγ補正電圧の間を、前記デジタル・
    アナログ変換回路で、前記表示すべき入力データの残り
    の下位ビットに応じた数に等分割して最大のγ補正電圧
    と最小のγ補正電圧との間を２ N に分割することによ
    り、前記Ｎビットの入力データから２N 個の電圧を生成
    し、その中の一つを液晶駆動電圧として出力する液晶駆
    動回路において、 前記表示すべき入力データのビット数をＮより大なるＦ
    ビットにビット数増幅して、ビット数増幅後のＦビット
    のデータの上位Ｐビットにより前記複数のγ補正電圧か
    ら選択される互いに隣り合う二つのγ補正電圧を指定
    し、前記Ｆビットのデータの残りの下位Ｆ−Ｐビットに
    より、前記デジタル・アナログ変換回路をして選択され
    た二つのγ補正電圧の間を最大２ F-P に等分割せしめる
    構成であって、各々の隣り合う二つのγ補正電圧の間の
    等分割数の総和が２ N となるように前記入力データをビ
    ット数増幅するビット変換回路を設けて、最大のγ補正電圧と最小のγ補正電圧との間の総分割数
    を２ N に保ちつつ、隣り合う 二つのγ補正電圧の間の最
    大の等分割数を２N-P より大なる２F-P になし得るよう
    にしたことを特徴とする液晶駆動回路。
  2. 【請求項２】 Ｎビットの入力端子とＮビットの出力端
    子とを有し、前記入力端子に入力された表示すべきＮビ
    ットの入力データを、前記出力端子に接続する次段の回
    路へデータ転送するＮビットのデータバッファ回路と、 Ｎビットの入力端子とＦビットの出力端子とを有し、前
    記データバッファ回路の出力端子に接続して、前記デー
    タバッファ回路が出力するＮビットのデータのビット数
    を、Ｎより大なるＦビットにビット数増幅するビット変
    換回路と、 Ｆビットの入力端子とＦビットの出力端子とを有し、前
    記ビット変換回路の出力端子に接続して、前記ビット変
    換回路が出力するＦビットのデータを保持するデータラ
    ッチ回路と、 前記データラッチ回路の出力ビットの上位Ｐビットデー
    タと複数個のγ補正電圧を出力する外部のγ補正電源装
    置とに接続され、前記データラッチ回路から転送される
    上位Ｐビットデータを参照して、前記γ補正電源装置が
    出力する複数のγ補正電圧のうちから電圧値が互いに隣
    接する二つの電圧を選択し、その選択されたアナログの
    電圧を次段に転送するマルチプレクサ回路と、 前記マルチプレクサ回路から出力される二つのアナログ
    電圧信号と、前記データラッチ回路が出力するＦビット
    出力の下位Ｇビットデータ（Ｇ＝Ｆ−Ｐ）とを入力と
    し、前記マルチプレクサ回路から出力される二つのアナ
    ログ電圧信号を等分割にし、前記データラッチ回路から
    の入力データをもとに、等分割された電圧値から入力デ
    ータに応じた液晶駆動電圧値を出力する、容量アレイ型
    でＧビットのデジタル・アナログ変換回路とを設け、 前記ビット変換回路の構成を、ビット数増幅後のＦビッ
    トのデータの上位Ｐビットに基いて、前記マルチプレク
    サ回路をして前記複数のγ補正電圧から互いに隣り合う
    二つのγ補正電圧を選択せしめ、前記Ｆビットのデータ
    の残りの下位Ｆ−Ｐビットに基いて、前記デジタル・ア
    ナログ変換回路をして前記選択された二つのγ補正電圧
    の間を最大２ F-P に等分割せしめると共に、各々の隣り
    合う二つのγ補正電圧の間の等分割数の総和が２ N とな
    るように前記入力データをビット数増幅する構成とし
    て、 最大のγ補正電圧と最小のγ補正電圧との間の総分割数
    を２ N に保ちつつ、隣り合う 二つのγ補正電圧の間の最
    大の等分割数を２N-P より大なる２F-P になし 得るよう
    にした液晶駆動回路。
  3. 【請求項３】 請求項１又は請求項２記載の液晶駆動回
    路において、 前記選択された二つのγ補正電圧の間の分割数を、分割
    されるγ補正電圧の値に応じて選択可能にしたことを特
    徴とする液晶駆動回路。
  4. 【請求項４】 請求項２記載の液晶駆動回路において、 前記データバッファ回路と前記ラッチ回路との間に、出
    力のデータ形式が互いに異なる複数のビット変換回路を
    並列に設けると共に、外部からの信号により前記複数の
    ビット変換回路の一つを選択して前記データバッファ回
    路及び前記ラッチ回路に接続する手段を設け、前記ラッ
    チ回路に入力するデータ形式を複数種の中から選択可能
    にしたことを特徴とする液晶駆動回路。
  5. 【請求項５】 請求項１乃至４のいずれかに記載の液晶
    駆動回路において、 出力極性が交互に可変であることを特徴とする液晶駆動
    回路。
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