KR101294908B1

KR101294908B1 - Ｌｃｄ 드라이버

Info

Publication number: KR101294908B1
Application number: KR1020100077992A
Authority: KR
Inventors: 푸룽 쉬에; 융차우 펑; 큐오량 덩
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2009-10-20
Filing date: 2010-08-12
Publication date: 2013-08-08
Also published as: JP2011090304A; CN102045068A; US20110090198A1; TW201115929A; TWI513197B; US8648779B2; CN102045068B; KR20110043426A

Abstract

방법은 디지털 제어 신호의 제 1 개수의 비트를 수신한 것에 대응하여 제 1 DAC 디코더로부터 제 1 신호를 출력하는 단계, 디지털 제어 신호의 제 2 개수의 비트를 수신한 것에 대응하여 제 2 DAC 디코더로부터 제 2 신호를 출력하는 단계, 및 제 1 DAC 디코더 회로 및 제 2 DAC 디코더 회로에 연결된 버퍼로부터 제 1 신호 및 제 2 신호 중 하나를 교번적으로 LCD 컬럼에 출력하는 단계를 포함한다. 제 1 신호는 제 1 DAC 디코더 회로의 복수 개의 제 1 입력단 중 하나에서 수신된 복수 개의 제 1 전압 레벨 중 하나와 동일하다. 제 2 신호는 제 2 DAC 디코더 회로의 복수 개의 제 2 입력단 중 하나에서 수신된 복수 개의 제 2 전압 레벨 중 하나와 동일하다.

Description

ＬＣＤ 드라이버 {LCD DRIVER}

개시된 시스템 및 방법은 액정 디스플레이(liquid crystal displays, LCD)와 관련한 것으로, 더욱 상세하게는 시스템 및 방법은 LCD에 대한 패널 드라이버(panel drivers)와 관련한 것이다.

LCD TV(LCD television)는 더 많은 색상 및 해상도를 가지는 고해상도 디스플레이를 생성하면서 급속하게 성장하고 있다. 따라서 멀티-비트(multi-bit) TV 신호를 적절하게 처리하기 위하여, LCD TV의 신호 처리 성능(capability)은 더욱 증가하고 있다. LCD TV의 드라이버 시스템은 전형적으로 컬럼(column) 드라이버, 로우(row) 드라이버, 타이밍 콘트롤러(timing controller) 및 멀티-비트 해상도에 대하여 전압 레벨을 제공하는 저항(register) 스트링(R string) 디지털-아날로그 변환기(digital-to-analog converter, DAC)를 포함하는 레퍼런스 소스(reference source)를 포함한다.

컬럼 드라이버는 10-비트 디지털 입력 코드를 처리하여, 아날로그 레벨로 변환한다. 비록 디지털 입력 코드는 10-비트지만, 극성이 변경되는 LCD 디스플레이의 후면 전극을 구동하기 위하여 추가적인 비트가 일반적으로 이용된다. 또한 음극 레퍼런스 소스로서 추가적인 DAC, 음극 DAC(NDAC)가 제공된다.

요구되는 데이터 변환을 수행하기 위하여, LCD 패널의 각각의 채널에 대한 컬럼 드라이버는 일반적으로 도 1에 도시된 바와 같이, 시프트 레지스터(102), 입력 레지스터(104), 데이터 래치(106), 레벨 시프터(108), DAC 디코더(110) 및 출력 버퍼(112)를 포함한다.

디지털 디스플레이 데이터(예를 들어, RGB 입력)는, 시프트(shift) 레지스터들(102)에 적용되는 클록(CLK)에 의하여 제어됨으로써 입력 레지스터들(104)로 샘플된다. 데이터 래치(latch)(106)는 일련의 입력 픽셀 데이터의 하나의 로우를 수신하며, 레벨 시프터(shifter)(108)에 출력한다. 레벨 시프터(108)는 신호 전력을 저전압 신호로부터 고전압 신호로 증가시킨다. DAC 디코더(110)는 일반적으로 멀티-비트 디지털 입력 코드인 고전압 신호를 수신하여, 버퍼(112)를 통하여 LCD 패널의 고용량 데이터 라인으로 디지털 입력 코드에 대응하는 전압 레벨을 출력한다.

DAC 디코더(110)는 10-비트 입력 코드를 디코딩하기 위한 복수 개의 스위치를 필요로 하는 만큼 넓은 영역을 차지한다. 도 2는 양극 DAC(PDAC) 디코더(200) 및 음극 디코더(NDAC) 디코더가 각각 LCD 패널의 PDAC 및 NDAC에 각각 연결되어 있는 일 실시 예를 설명한다. 10-비트 디지털 입력 코드는 1024개의 상이한 전압 레벨(2^10=1024)를 필요로 하며, 그에 따라서 각각의 채널은 단일 채널의 PDAC 및 NDAC 디코더를 LCD 패널의 PDAC 및 NDAC로 연결하기 위한 2048개의 상이한 신호라인들을 요구한다. 따라서, 메탈 라인 및 DAC 디코더는 LCD 패널 드라이버에 대한 집적 회로 상에 넓은 영역을 차지한다.

컬럼 드라이버의 전체적인 크기를 축소하기 위한 시도는 Chin-Wen Lu 및 Lung-Chien Huang 저의 "A 10-bit LCD Column Driver with Piecewise Linear Digital-to-Analog Converters", IEEE Journal of Solid-State Circuit, Vol.43, No.2, February 2008, pgs 371-78에 등재되어 있으며, 그 내용 전체는, 여기에서 참조 문헌으로 이용된다.

Lu 등의 논문은 7-비트 레지스터 스트링 DAC(R-DAC) 디코더 및 3-비트 차지(charge) 공유 DAC(C-DAC) 디코더를 개시한다. R-DAC 디코더에 대한 전압은 단일 레지스터 스트링으로부터 수신한다. R-DAC에 의하여 수행되는 데이터 변환은 C-DAC에 의하여 이용된다. 그러나, C-DAC는 공통 레퍼런스 지점과 직접적으로 연결되지 않아, LCD 디스플레이 장치의 해상도를 감소시키는 인접 채널간의 미스매치의 발생 가능성이 높아진다.

따라서, 향상된 LCD 드라이버의 제작이 요구된다.

일부 실시 예에서, 회로는 복수 개의 제 1 입력단을 가지는 제 1 DAC(digital-to-analog converter) 디코더 회로, 복수 개의 제 2 입력단을 가지는 제 2 DAC 디코더 회로 및, 제 1 DAC 디코더 회로의 출력을 수신하기 위한 제 1입단과, 제 2 DAC 디코더 회로의 출력을 수신하기 위한 제 2 입력단을 가지는 버퍼를 포함한다. 제 1 DAC 디코더 회로의 복수 개의 입력단 각각은 제 1 DAC의 각 출력단과 연결된다. 제 1 DAC 디코더 회로는 디지털 제어 신호의 제 1 개수의 비트를 수신하여 그 응답으로 제 1 출력 신호를 출력하도록 구성된다. 제 1 출력 신호는, 제 1 DAC 디코더 회로의 복수 개의 입력단 중 하나에서 수신된 전압 레벨에 대응하는 제 1 전압 레벨을 가진다. 제 2 DAC 디코더 회로의 복수 개의 제 2 입력단 각각은 제 2 DAC의 각 출력단과 연결된다. 제 2 DAC 디코더 회로는 디지털 제어 신호의 제 2 개수의 비트를 수신하여, 그 응답으로 제 2 출력 신호를 출력하도록 구성된다. 제 2 출력 신호는, 제 2 DAC 디코더 회로의 복수 개의 제 2 입력단 중 하나에서 수신된 전압 레벨에 대응하는 제 2 전압 레벨을 가진다. 버퍼는 제 1 및 제 2 DAC 디코더 회로의 출력단으로부터 수신하는 제 1 및 제 2 전압 레벨 중 하나에 기초하는 전압 레벨을 가지는 제 3 출력을 출력하도록 구성된다.

일부 실시 예들에서는, 디지털 제어 신호의 제 1 개수의 비트를 수신한 것에 대응하여 제 1 DAC 디코더 회로로부터 제 1 신호를 출력하는 단계, 디지털 제어 신호의 제 2 개수의 비트를 수신한 것에 대응하여 제 2 DAC 디코더 회로로부터 제 2 신호를 출력하는 단계, 및 상기 제 1 DAC 디코더 회로 및 제 2 DAC 디코더 회로의 출력단과 연결된 버퍼로부터 상기 제 1 신호 및 제 2 신호 중 하나를 교번적으로 LCD 컬럼에 출력하는 단계를 포함한다. 상기 제 1 신호는 상기 제 1 DAC 디코더 회로의 복수 개의 제 1 입력단 중 하나에서 수신된 복수 개의 제 1 전압 레벨 중 하나와 동일하다. 상기 제 2 신호는 상기 제 2 DAC 디코더 회로의 복수 개의 제 2 입력단 중 하나에서 수신된 복수 개의 제 2 전압 레벨 중 하나와 동일하다.

도 1은 LCD 드라이버의 종래 구성의 블록도이다.
도 2는 PDAC 및 NDAC에 연결된 DAC 디코더를 나타낸다.
도 3은 향상된 LCD 드라이버의 구성의 일 실시 예의 블록도이다.
도 4a는 도 3에 따른 DAC 디코더 및 합산 회로(summing circuit)의 일 실시 예를 설명한다.
도 4b는 도 3에 따른 DAC 디코더 및 합산 회로의 다른 실시 예를 설명한다.
도 5a는 도 3에 따른 DAC 디코더 및 합산 회로의 다른 실시 예를 설명한다.
도 5b는 2 위상 사이클의 제 1 위상 동안의, 도 5a에서 설명된 DAC 디코더 및 합산 회로를 설명한다.
도 5c는 2 위상 사이클의 제 2 위상 동안의, 도 5a에서 설명된 DAC 디코더 및 합산 회로를 설명한다.
도 6은 도 4a 내지 5c에 따른 DAC 디코더의 일 실시 예를 설명한다.

이하에서 설명되는 향상된 LCD 소스 드라이버 구조는, LCD 컬럼에 시간 평균화된 전압을 제공하여, 동일한 시간에 멀티-비트 해상도를 유지하면서 LCD 컬럼 드라이버의 전체적인 크기를 종래의 LCD 드라이버에 비하여 축소시킬 수 있다. 향상된 LCD 소스 드라이버는 제 1 및 제 2 PDAC 및 NDAC로부터 레퍼런스 전압을 수신한다. LCD 패널의 각각의 채널은, 출력이 서로 연결되어 LCD 컬럼에 시간 평균화된 신호를 제공하는 제 1 및 제 2 DAC 디코더를 포함한다. 신호가 함께 시간 평균화되는 방법은 디스플레이에 의한 밝기 출력을 증가시킬 수 있도록 변화될 수 있다. 또한, 제 1 및 제 2 DAC 디코더의 비트 해상도는 후술하는 바와 같은 집적 회로 제작의 프로세스 변화에 의존하는 DAC의 비트 해상도에 따라서 변화될 수 있다.

도 3은 향상된 LCD 컬럼 드라이버(300)의 블록도이다. 도 3에 도시된 바와 같이, LCD 컬럼 드라이버는 시프트 레지스터(302), 입력 레지스터(304), 데이터 래치(306), 레벨 시프터(308) 및 DAC 디코더 및 합산 회로(400)를 포함한다. 제 1 및 제 2 DAC로부터 레퍼런스 전압을 수신하는 DAC 디코더 및 합산 회로(400)가, (때로 R-래더라고 표현되는)R-스트링으로 구현되는 것은 당업자에게 자명하다.

도 4a는 DAC 디코더 및 합산 회로(400A)의 일 실시 예를 설명한다. 도 4a에 도시된 바와 같이 DAC 디코더 및 합산 회로(400A)는 MSB(most-significant bit) DAC 디코더(402) 및 LSB(least-significant bit) DAC 디코더(404)를 포함한다. MSB DAC 디코더(402) 및 LSB DAC 디코더(404)는 각각 스위치(408 및 410)을 통하여 노드(412)에서 함께 연결된다. 또한 노드(412)는, 당업자에 의하여 용이하게 이해될 수 있는 OP-AMP를 이용하여 구현된 단위 이득 버퍼(unity gain buffer)일 수 있는 버퍼(406)의 입력단에 연결된다.

일부 실시 예에서, MSB DAC 디코더(402)는 10-비트 디지털 입력 코드의 식스(six) MSB를 디코딩하여 대응하는 전압을 출력하도록 구성된다. 도 4a에 도시된 바와 같이, MSB DAC 디코더(402)는 각각이 분리된 전도체 라인 상으로, 64개의 전압 레벨을 6-비트 해상도를 가지는 R-스트링 PDAC로부터, 그리고 또 다른 64개의 전압 레벨을 6-비트 해상도를 가지는 R-스트링 NDAC로부터 수신하여, 총 128개의 전압 레벨을 수신한다. LSB DAC 디코더(404)는, 4-비트 해상도를 가지는 R-스트링 PDAC로부터 16개의 전압 레벨을, 4-비트 해상도를 가지는 R-스트링 NDAC로부터 16개의 전압레벨을 수신하여, 총 32개의 전압 레벨을 수신하다. 따라서, 종래의 DAC 디코더를 10-비트 R-스트링 PDAC 및 10-비트 R-스트링 NDAC에 연결하는 데에는 2048 라인이 요구되는 것에 비해, 160개의 전도성 라인이 DAC 디코더 및 합산 회로(400A)를 두 개의 PDAC 및 두 개의 NDAC에 연결하는데 이용된다.

MSB DAC 디코더(402)가 고전압 레벨(예를 들어, 5V보다 큰)에 대응하는 디지털 입력 신호의 MSB를 디코딩하는 사실에 의하여, LSB DAC 디코더(404)는 상대적으로 저전압 레벨(예를 들어, 5V보다 적은)을 각각의 DAC로부터 수신함에 따라, 저전력 장치를 이용하여 구현될 수 있다. 예를 들어, LCD 디스플레이가 약 20V의 전압에 의하여 구동되고 MSB DAC 디코더가 10-비트 디지털 입력 코드 중 6개의 MSB를 수신한다면, MSB DAC 디코더(402)는 0V에서부터 20V까지 변하는 64개의 상이한 전압 레벨을 연결된 DAC로부터 수신한다. 그러므로, MSB DAC 디코더(402)로부터 수신된 전압 레벨들은 각각 서로 약 0.3V가 다르다(예를 들어, 20V는 64개의 상이한 전압 레벨로 나누어진다). 따라서, LSB들은 0.3V보다 작은 전압에 대응하며, 그러므로 LSB DAC디코더(404)는, 고전압 장치보다 약 1/3 내지 1/5 작을 수 있는 저전압장치를 이용하여 구현될 수 있어서, 그에 따라 컬럼 드라이버의 크기를 감축할 수 있다.

도 6은, MSB DAC 디코더(402) 또는 LSB DAC 디코더(404)로 이용될 수 있는 6-비트 디코더(600)의 일 실시 예를 설명한다. 도 6에 도시된 바와 같이, 디코더(600)는 복수 개의 컬럼(604-1, 604-2, 604-3, 604-4, 604-5 및 604-6)(공통적으로 "컬럼(604)") 내에 정렬된 복수 개의 트랜지스터(602)를 포함하며, 각각의 컬럼 내의 트랜지스터의 개수는 감소한다. 예를 들어, 컬럼(604-1)은 64개의 트랜지스터(602), 컬럼(604-2)은 32개의 트랜지스터, 컬럼(604-3)은 16개의 트랜지스터, 컬럼(604-4)은 8개의 트랜지스터, 컬럼(604-5)은 4개의 트랜지스터, 컬럼(604-6)은 2개의 트랜지스터를 포함한다. 당업자는 각각의 컬럼 내의 트랜지스터의 개수 뿐 아니라 컬럼의 개수도 DAC 디코더(600)의 비트의 개수에 따라서 변화하는 것을 이해할 수 있다. 컬럼(602-1) 내의 각각의 트랜지스터(602)는, 6-비트 DAC로부터 각각의 전압 레벨을 제공하는 전도성 리드(lead)에 연결된다. 각각의 컬럼(604) 내의 트랜지스터(602) 각각의 출력단은 동일한 컬럼 내의 다른 트랜지스터(602)의 출력단과 연결된다. 하나의 컬럼(예를 들어 604-1)으로부터의 출력은 다음 컬럼(예를 들어 604-2) 내의 트랜지스터의 입력으로 이용된다.

하나의 컬럼 내의 트랜지스터(602) 각각의 턴온(turn-on) 및 턴오프(turn-off)는 멀티-비트 디지털 입력 코드의 동일한 비트에 의하여 제어된다. 예를 들어, 컬럼(604-6) 내의 두 개의 트랜지스터(602)의 턴온 및 턴오프는 멀티-비트 디지털 입력 코드의 여섯 번째 MSB(예를 들어 B5 비트)에 의하여 반대로(oppositely) 제어되어, 하나의 트랜지스터는 B5-비트를 수신하고, 다른 트랜지스터는 B5 비트의 논리 역(logic inverse), 예를 들어

를 수신하는 것과 같이 제어된다. 따라서, B5 비트가 논리 '1'이라면, 컬럼(604-6) 내의 트랜지스터 중 하나는 게이트에서 논리 '1'을 수신함에 따라서 턴온될 것이며, 다른 트랜지스터는 게이트에서 논리 '0'을 수신함에 따라 턴오프될 것이다. 남아있는 컬럼(DP를 들어 604-1, 604-3, 604-3, 604-4, 604-5) 내에서, 함께 연결된 출력단을 가지는 트랜지스터 쌍은 컬럼(604-6) 내의 트랜지스터 쌍과 유사한 과정을 통하여 제어될 수 있다. 이러한 점에서, DAC 디코더(600)는 디지털 입력 코드를 디코딩하여 이에 대응하는 전압 레벨을 출력한다.

도 4a를 다시 참조하면, 스위치(408,410)는 연속하는 이미지 프레임 동안 교번적으로 개방(open) 및 폐쇄(close)된다. 예를 들어, 두 개의 이미지 프레임을 포함하는 2 위상 사이클의 제 1 위상 Φ1 동안, 스위치(408)는 폐쇄되며, 스위치(410)는 개방된다. 그러므로, Φ1 동안, MSB DAC 디코더(402)의 출력단은 버퍼(406)의 입력단에 연결되며, 버퍼(406)의 출력단은 LCD 컬럼으로 신호를 출력한다. Φ2 동안, 스위치(408)는 개방되며, 스위치(410)는 폐쇄되며, 이에 따라서 LSB DAC 디코더(404)의 출력이 버퍼(406)를 통하여 LCD 컬럼에 출력된다. 스위치(408, 410)를 개방 또는 폐쇄하기 위한 제어 신호는, 명확성을 위하여 도시되지 않은 프레임 제어 신호로부터 생성된다.

예를 들어, 1초마다 60개의 프레임(예를 들어 프레임 0-59)들이 보여된다면, 스위치(408)는 30개의 프레임(예를 들어 0, 2, 4, 6, ..., 58)에 대하여 폐쇄되며, 스위치(410)는 30개의 프레임(예를 들어, 1, 3, 5, ..., 59)에 대하여 폐쇄된다. 그러므로, 멀티-비트의 입력 코드의 MSB에 의하여 확인되는 전압 레벨은 스위치(408)가 폐쇄된 경우에 LCD 컬럼에 출력되며, 멀티-비트 입력 코드의 LSB에 의하여 확인되는 전압 레벨은 스위치(410)가 폐쇄된 경우에 출력되므로 멀티-비트 입력 코드의 MSB 및 LSB의 전압 출력이 시간 평균화된다. 결론적으로, LCD 컬럼에 대한 전압 출력의 시간 평균화는, 전체 전압 레벨이 두 개의 연속 프레임 사이로 나누어짐에 따라 LCD 컬럼의 밝기의 감소를 초래할 수 있다.

예를 들어, 인간의 눈에 의하여 인지되는 LCD 상에 디스플레이되는 이미지의 밝기(BR)는 빛의 세기(L) 및 프레임이 디스플레이되는 시간(T)의 길이의 곱에 기초한다. LCD 디스플레이에 의하여 전송되는 빛의 세기는 픽셀에 적용되는 전압에 기초하며, 그러므로 세기는 전압과 관련한다(L(v)). 따라서, 프레임의 밝기는, 전압이 시간 평균화되면 감소한다. 10-비트 디지털 입력 코드에 대하여, 밝기(BR)는 수학식 1에 의하여 근사할 수 있다.

도 4b는 감소된 밝기 레벨을 보상하기 위한 DAC 디코더 및 합산 회로(400B)의 다른 실시 예를 설명한다. 도 4b에 도시된 바와 같이, DAC디코더 및 합산 회로(400B)는 MSB DAC 디코더(402), LSB DAC 디코더(404) 및 OP-AMP(406)를 포함한다. MSB DAC 디코더(402)의 출력단은 스위치(430)를 통하여 노드(434)에 연결된다. 노드(434)는 스위치(432)를 통해 접지에 연결되며, OP-AMP(406)의 양극 터미널로 연결된다. LSB DAC 디코더(404)의 출력단은 스위치(408)를 통해 노드(422)에 연결된다. 스위치(410) 및 입력 커패시터(412)는 스위치(414,416)와 함께 노드(422)에 연결되며, 스위치(410)는 접지된다. 입력 커패시터(412)는 노드(424)와 연결되며, 스위치(416)는 접지된다. 스위치(414)는 OP-AMP(406)의 음극 전극인 노드(426), 출력 커패시터(418) 및 스위치(420)에 연결된다. 출력 커패시터(418) 및 스위치(420)는 노드(428)에 병렬로 연결되어 OP-AMP(406)의 출력단으로 연결된다.

스위치(408, 414 및 432)는 스위치(410, 416, 420 및 430)가 그러하듯이 동시에 개방되며 폐쇄되지만, 스위치(408, 414, 및 432)는 스위치(410, 416, 420, 430)이 개방되는 경우에 개방되지 않으며, 역도 성립한다. 예를 들어, 스위치(408, 414 및 432)는 2위상 사이클의 제 1 위상(Φ1) 동안 개방될 수 있으며, 사이클의 제 2 위상(Φ2) 동안 폐쇄될 수 있다. 스위치(408, 414 및 432)가 Φ1 동안 개방되며, OP-AMP(406)는 단위 이득 버퍼와 같이 작동하며, MSB DAC 디코더(Φ2)의 출력을 LCD 컬럼에 출력한다. Φ2 동안, 스위치(408, 414 및 432)는 폐쇄되며, 스위치(410, 416, 420 및 430)는 개방되어 LSB DAC 디코더(404)의 출력이 입력 커패시터(408) 및 출력 커패시터(418)를 통하여 LCD 컬럼에 출력되도록 야기할 수 있다.

추가적인 밝기의 증대는 MSB DAC 디코더(402)의 출력이 LCD 컬럼에 출력되는 매 사이클 당 프레임의 개수뿐만 아니라, 하나의 사이클 내의 프레임의 개수(n)를 변화시킴으로써 얻을 수 있다.

일부 실시 예에서, 2 위상 사이클은 지속 시간 내에서 네 개의 프레임일 수 있으며(예를 들어 n=4), 네 개의 프레임 사이클의 위상은 프레임의 서브셋(subset)에 대응될 수 있다. 예를 들어, 사이클은 네 개의 프레임의 지속 시간(duration)을 가질 수 있으며, 제 1 위상(Φ1)은 세 개의 프레임, 예를 들어 프레임 1 내지 n-1(프레임 1-3)의 지속 시간을 가질 수 있으며, 제 2 위상(Φ2)는 사이클의 나머지 지속 시간, 예를 들어 네 개의 프레임을 가질 수 있다. LCD 디스플레이에 의한 밝기 출력은 MSB에 의하여 효과적으로 제어되며, 이는 이러한 비트들이 더 큰 전압 레벨에 대응하기 때문이다. 따라서, DAC 디코더 및 가산 회로(400B)를 이용하여 네 개의 프레임 중 세 개에 대한 MSB DAC 디코더(402)의 출력을 출력함으로써, LCD 디스플레이로부터 출력되는 밝기는 도 4a에서 설명된 DAC 디코더 및 가산 회로(400A)를 가지는 LCD 디스플레이와 비교하여 약 25% 증가할 것이다.

LSB DAC 디코더(404)의 출력보다 더 많은 프레임으로 MSB DAC 디코더(402)의 출력이 출력되도록 보상하는 교환형 커패시터인 입력 커패시터(412)보다 출력 커패시터(418)의 크기를 작게함으로써 LSB DAC 디코더(404)의 전압 출력은 증폭될 수 있다. 예를 들어, 하나의 사이클이 네 개의 프레임으로 구성되며, MSB DAC 디코더(402)의 출력이 세 개의 프레임 내의 LCD 컬럼에 출력되며, LSB DAC 디코더(404)의 출력이 한 번 LCD 컬럼에 출력되는 경우에는, 입력 커패시터(412)의 크기를 도 4b에 도시된 교환형 커패시터 증폭기 배열 내의 출력 커패시터(418)의 크기의 약 세 배(three times)로 조정함으로써 개인(gain)이 3으로 설정될 수 있다. LSB DAC 디코더(404)의 출력과의 비교하는 MSB DAC 디코더(402)의 출력을 이용하는 하나의 사이클 내의 프레임이 출력되는 횟수에 기초하여 개인(gain)을 증가시킴으로써, MSB DAC 디코더(402)의 출력보다 LSB DAC 디코더(404)가 적은 프레임을 출력하는 것이 보상된다.

도 5a는 DAC 디코더 및 합산 회로(400C)의 다른 실시 예를 설명한다. 도 5a에 도시된 바와 같이, DAC 디코더 및 합산 회로(400C)는 OP-AMP(406)의 양극 단자에 연결된 MSB DAC 디코더(402) 및, 노드(422)에서 스위치(408)를 통하여 입력 커패시터(412)에 연결된 출력단을 가지는 LSB DAC 디코더(404)를 포함한다. 입력 커패시터(412)는 각각 노드(422, 424)에서 스위치(408, 414) 사이에 연결된다. 스위치(410)는 접지 및 노드(422) 사이에 연결되며, 스위치(414)는 노드(428) 및 노드(426) 사이에 연결되며, 노드(426)는 MSB DAC 디코더(402) 및 OP-AMP(406)의 양극 단자에 연결된다. 스위치(414)는 OP-AMP(406)의 음극 단자, 출력 커패시터(418) 및 스위치(420)으로 노드(428)에서 연결된다. 출력 커패시터(418) 및 스위치(420)은 노드(430)에서 OP-AMP(406)의 출력단으로 병렬로 함께 연결된다.

동작 시, 스위치(408, 416, 420)는 함께 개방 및 폐쇄되며, 스위치(410, 414)는 함께 개방 및 폐쇄되지만, 스위치(408, 416, 420)는 스위치(410, 414)가 개방되는 동시에 개방되지 않으며, 역 또한 성립한다. 예를 들어, 도 5b는 두 개의 위상 사이클 중 제 1 위상 Φ1 동안의 시간 평균화된 DAC 디코더 및 합산 회로(400C)를 설명한다. 도 5b에 도시된 바와 같이, Φ1 동안, 스위치(408, 416, 420)는 폐쇄 상태이며, 스위치(410, 414)는 개방 상태이다. 스위치(410, 414)가 개방되면, LSB DAC 디코더(404)로부터의 전하(charge)는, 커패시터(412)에 걸리는 포텐셜 차이가 LSB DAC 디코더(404)의 출력단과 같아질 때까지 축적된다. 또한 Φ1 동안, OP-AMP(406)는 LCD 컬럼에 MSB DAC 디코더의 출력을 출력하는 단위 이득 버퍼(unity gain buffer)로써 동작한다.

도 5c는 Φ2 동안의 시간-평균 DAC 디코더 및 합산 회로(400C)를 설명한다. 도 5c에 도시된 바와 같이, 스위치(410, 414)는 폐쇄되고, 스위치(408, 416, 420)는 개방된다. 스위치(408, 416)가 개방되면, 입력 커패시터(412)는 방전되어 차례로 출력 커패시터(418)가 충전된다. 출력 커패시터(418)에 저장된 전하(charge)는 MSB DAC 디코더(402)보다는 LSB DAC 디코더(404)의 출력단과 동일하며, 이는 Φ2 동안 MSB DAC 디코더(402)가 OP-AMP(406)의 양극 단자 및 개방된 스위치(416)에 연결된 것에서 기인한다. 따라서, MSB DAC 디코더(402) 및 LSB DAC 디코더(404)의 출력단은 OP-AMP(406)를 통하여 합쳐진다.

비록 상술한 실시 예들은 10-비트 디지털 입력 코드를 수신하지만, 10-비트보다 크거나 작은 비트를 가지는 디지털 입력 코드를 이용하는 것은 당업자에게 자명할 것이다. 디코딩되도록 구성된 MSB DAC 디코더 및 LSB DAC 디코더의 비트의 개수는 또한 변화될 수 있다. 예를 들어, MSB DAC 디코더 및 LSB DAC 디코더는 동일한 개수의 비트를 디코딩하도록 구성될 수 있다. MSB 및 LSB에 동일한 숫자로 디지털 입력 코드를 배분함으로써, DAC에 DAC 디코더를 연결하는데 요구되는 라인의 개수를 감소시킬 수 있다. 10-비트 디지털 입력 코드를 예시적으로 이용함으로써, PDAC 디코더 각각은 32개의 상이한 전압 레벨을 32개의 라인 각각을 통하여 수신할 수 있으며, NDAC 디코더는 32개의 상이한 전압 레벨을 32개의 라인 각각을 통하여 수신할 수 있다. 따라서, 총 128개의 라인이 양(positive) 및 음(negative)의 MSB 및 LSB DAC 각각에 연결될 수 있다. 또 다른 실시 예는 10-비트 입력 코드를 이용하며, MSB DAC 디코더는 7, 8 또는 9비트를 디코딩하며, LSB DAC는 3, 2 또는 1비트를 디코딩하도록 구성될 수 있으며, MSB DAC 디코더에 의하여 디코딩되는 비트가 증가함에 따라 MSB DAC를 연결하기 위한 라인의 개수는 점진적으로 증가한다.

상술한 향상된 LCD 드라이버 구조는 일반적인 DAC를 DAC 디코더에 연결하는데 요구되는 라인의 개수를 감소시키는 동시에 디스플레이의 최대 해상도 및 밝기를 유지한다. LCD 패널의 각각의 채널에 대하여 일반적인 DAC를 이용함으로써, Lu 등에서 언급된 종래의 기술에서 존재하는 채널 각각이 커먼(common) 전압 레퍼런스를 가짐으로써 발생하는 채널 미스매치를 감소시킨다. 또한, 향상된 LCD 구조는 일부 DAC 디코더가, 종래 디자인에서 요구되는 고전력 장치와 비교하여 1/3 내지 1/5 작은 크기를 가지는 저전력 장치를 이용하도록 구현되게 할 수 있다.

이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims

제 1 DAC(digital-to-analog converter)의 개별 출력단에 각각 연결된 복수 개의 제 1 입력단을 가지며, 디지털 제어 신호의 제 1 개수의 비트를 수신하고 이 수신에 응답하여 상기 복수 개의 제 1 입력단 중 하나에서 수신한 전압 레벨에 대응하는 제 1 전압 레벨을 가지는 제 1 출력 신호를 출력하도록 구성된 제 1 DAC 디코더 회로;
제 2 DAC의 개별 출력단에 각각 연결된 복수 개의 제 2 입력단을 가지며, 상기 디지털 제어 신호의 제 2 개수의 비트를 수신하고 이 수신에 응답하여 상기 복수 개의 제 2 입력단 중 하나에서 수신한 전압 레벨에 대응하는 제 2 전압 레벨을 가지는 제 2 출력 신호를 출력하도록 구성된 제 2 DAC 디코더 회로;
상기 제 1 DAC 디코더 회로 및 상기 제 2 DAC 디코더 회로로부터 상기 출력 신호들을 수신하고, 상기 제 1 DAC 디코더 회로 및 상기 제 2 DAC 디코더 회로의 상기 출력 신호들로부터 수신한 상기 제 1 전압 레벨 및 상기 제 2 전압 레벨 중 하나에 기초하는 전압 레벨을 가지는 제 3 출력 신호를 출력하도록 구성된 버퍼(buffer);
상기 제 1 DAC 디코더 회로의 출력단, 및 상기 버퍼의 입력단에 연결된 제 1 노드 사이에 배치된 제 1 스위치; 및
상기 제 2 DAC 디코더 회로의 출력단 및 상기 제 1 노드 사이에 배치된 제 2 스위치를 포함하고,
상기 제 1 스위치 및 상기 제 2 스위치는 교번적으로 개방 및 폐쇄되어 상기 제 1 DAC 디코더 회로 및 상기 제 2 DAC 디코더 회로 중 어느 하나를 상기 버퍼에 교번적으로 연결(couple) 및 분리(decouple)하도록 구성되는 것인, 회로.
제 1 DAC(digital-to-analog converter)의 개별 출력단에 각각 연결된 복수 개의 제 1 입력단을 가지며, 디지털 제어 신호의 제 1 개수의 비트를 수신하고 이 수신에 응답하여 상기 복수 개의 제 1 입력단 중 하나에서 수신한 전압 레벨에 대응하는 제 1 전압 레벨을 가지는 제 1 출력 신호를 출력하도록 구성된 제 1 DAC 디코더 회로;
제 2 DAC의 개별 출력단에 각각 연결된 복수 개의 제 2 입력단을 가지며, 상기 디지털 제어 신호의 제 2 개수의 비트를 수신하고 이 수신에 응답하여 상기 복수 개의 제 2 입력단 중 하나에서 수신한 전압 레벨에 대응하는 제 2 전압 레벨을 가지는 제 2 출력 신호를 출력하도록 구성된 제 2 DAC 디코더 회로;
상기 제 1 DAC 디코더 회로 및 상기 제 2 DAC 디코더 회로로부터 상기 출력 신호들을 수신하고, 상기 제 1 DAC 디코더 회로 및 상기 제 2 DAC 디코더 회로의 상기 출력 신호들로부터 수신한 상기 제 1 전압 레벨 및 상기 제 2 전압 레벨 중 하나에 기초하는 전압 레벨을 가지는 제 3 출력 신호를 출력하도록 구성된 버퍼(buffer)를 포함하고,
상기 버퍼는, 상기 제 1 DAC 디코더 회로의 출력 신호를 수신하도록 구성된 제 1 입력단, 및 상기 제 2 DAC 디코더 회로의 출력 신호를 수신하도록 구성된 제 2 입력단을 구비하는 OP-AMP(operational amplifier)이며,
상기 OP-AMP는 상기 제 1 DAC 디코더 회로 및 상기 제 2 DAC 디코더 회로의 신호의 전압을 합산하는 교환형(switched) 커패시터 합산 회로를 형성하도록 구성되고,
상기 교환형 커패시터 합산 회로는,
상기 제 2 DAC 디코더 회로의 출력단 및 상기 OP-AMP의 제 2 입력단 사이에 연결된 교환형 커패시터; 및
상기 OP-AMP의 제 2 입력단 및 출력단에 병렬로 함께 연결된 제 2 커패시터 및 제 1 스위치를 포함하는 것인, 회로.
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제 2 항에 있어서,
상기 교환형 커패시터 합산 회로는,
상기 제 2 DAC 디코더 회로의 출력단 및 상기 교환형 커패시터에 연결된 제 2 스위치;
접지와, 상기 제 2 스위치 및 상기 교환형 커패시터 사이의 노드에 연결된 제 3 스위치;
상기 교환형 커패시터 및 상기 OP-AMP의 제 2 입력단에 연결된 제 4 스위치; 및
상기 제 1 DAC 디코더 회로의 상기 출력단 및 상기 OP-AMP의 제 1 입력단 사이의 노드와, 상기 교환형 커패시터 및 상기 제 4 스위치 사이의 노드에 연결된 제 5 스위치를 포함하며,
상기 제 1 스위치, 상기 제 2 스위치 및 상기 제 5 스위치를 포함하는 제 1 스위치 그룹은 함께 개방(open) 및 폐쇄(close)되도록 구성되며,
상기 제 3 스위치 및 상기 제 4 스위치를 포함하는 제 2 스위치 그룹은 함께 개방 및 폐쇄되도록 구성되며,
사이클의 제 1 위상 동안, 상기 제 1 스위치 그룹은 개방되고, 상기 제 2 스위치 그룹은 폐쇄되도록 구성되며,
상기 사이클의 제 2 위상 동안, 상기 제 1 스위치 그룹은 폐쇄되고, 상기 제 2 스위치 그룹은 개방되도록 구성되는 것인, 회로.
삭제
제 2 항에 있어서,
상기 교환형 커패시터 합산 회로는,
상기 제 2 DAC 디코더 회로의 출력단 및 상기 교환형 커패시터에 연결된 제 2 스위치;
접지와, 상기 제 2 스위치 및 상기 교환형 커패시터 사이의 노드에 연결된 제 3 스위치;
상기 교환형 커패시터 및 상기 OP-AMP의 제 2 입력단에 연결된 제 4 스위치;
접지와, 상기 교환형 커패시터 및 상기 제 4 스위치 사이의 노드에 연결된 제 5 스위치를 포함하고,
상기 제 2 스위치 및 상기 제 4 스위치를 포함하는 제 1 스위치 그룹은, 사이클의 제 1 위상 동안 함께 개방(open) 및 폐쇄(close)되도록 구성되며,
상기 제 1 스위치, 상기 제 3 스위치 및 상기 제 5 스위치를 포함하는 제 2 스위치 그룹은, 상기 사이클의 제 2 위상 동안 함께 개방 및 폐쇄되도록 구성되며,
상기 사이클의 상기 제 2 위상은 상기 사이클의 상기 제 1 위상보다 긴 것인, 회로.
제 1 항 또는 제 2 항에 있어서,
상기 제 1 개수는 상기 제 2 개수보다 큰 것인, 회로.
제 1 항 또는 제 2 항에 있어서,
상기 제 3 출력 신호는 LCD 컬럼(column)으로 출력되는 것인, 회로.
디지털 제어 신호의 제 1 개수의 비트를 수신한 것에 응답하여 제 1 DAC 디코더 회로로부터, 상기 제 1 DAC 디코더 회로의 복수 개의 제 1 입력단 중 하나에서 수신된 복수 개의 제 1 전압 레벨 중 하나와 동일한 전압 레벨을 가지는 제 1 신호를 출력하는 단계;
상기 디지털 제어 신호의 제 2 개수의 비트를 수신한 것에 응답하여 제 2 DAC 디코더 회로로부터, 상기 제 2 DAC 디코더 회로의 복수 개의 제 2 입력단 중 하나에서 수신된 복수 개의 제 2 전압 레벨 중 하나와 동일한 전압 레벨을 가지는 제 2 신호를 출력하는 단계; 및
상기 제 1 DAC 디코더 회로 및 상기 제 2 DAC 디코더 회로에 연결된 버퍼로부터 LCD 컬럼에 상기 제 1 신호 및 상기 제 2 신호 중 하나의 전압을 교번적으로 출력하는 단계를 포함하는, 방법.
제 11 항에 있어서,
상기 제 1 DAC 디코더 회로로부터의 출력 신호는 상기 제 2 DAC 디코더 회로로부터의 출력 신호보다 빈번하게 출력되는 것인, 방법.
제 11 항에 있어서,
상기 교번적으로 출력하는 단계는 상기 제1 및 제2 DAC 디코더 회로들과 상기 버퍼 사이에 위치한 교환형 커패시터 합산 회로에 의해 수행되는 것인, 방법.
제 11 항에 있어서,
상기 디지털 제어 신호를 상기 제 1 개수의 비트 및 상기 제 2 개수의 비트로 분리하는 단계를 더 포함하고,
상기 제 1 개수의 비트는 상기 디지털 제어 신호의 MSB(most significant bits)에 대응하며, 상기 제 2 개수의 비트는 상기 디지털 제어 신호의 LSB(least significant bits)에 대응하며,
상기 제 1 개수는 상기 제 2 개수 이상인 것인, 방법.
제 11 항에 있어서,
상기 LCD 컬럼에 상기 제 2 신호를 출력하기 이전에, 상기 제 2 신호의 전압 레벨을 증폭하는 단계를 더 포함하는 방법.