JP2011090304A

JP2011090304A - Ｌｃｄドライバ

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Publication number: JP2011090304A
Application number: JP2010235087A
Authority: JP
Inventors: Fu-Lung Hsueh; 福隆薛; Eishu Ho; 永州彭; 國▲リョウ▼ ▲トウ▼; Kuo-Liang Deng
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2009-10-20
Filing date: 2010-10-20
Publication date: 2011-05-06
Also published as: US20110090198A1; TWI513197B; KR101294908B1; KR20110043426A; TW201115929A; US8648779B2; CN102045068A; CN102045068B

Abstract

【課題】LCDパネルドライバに関連したシステムおよび方法を提供する。
【解決手段】第１DACの対応する出力に接続された第１の複数の入力を有し、デジタル制御信号の第１ビット数を受け取るように構成されて、第１ビット数に応じて第１出力信号を出力し、第１出力信号は、第１の複数の入力の内の１つで受け取る電圧レベルに対応した第１電圧レベルを有する第１DACデコーダ回路、第２DACの対応する出力に接続された第２の複数の入力を有し、デジタル制御信号の第１ビット数を受け取るように構成されて、第２ビット数に応じて第２出力信号を出力し、第２出力信号は、第２の複数の入力の内の１つで受け取る電圧レベルに対応した第２電圧レベルを有する第２DACデコーダ回路、および第１および第２DACデコーダ回路からの出力を受け取り、第１および第２DACデコーダ回路の出力から受け取った第１および第２電圧レベルの内の１つに基づいた電圧レベルを有する第３出力信号を出力するように構成されたバッファを含む回路。
【選択図】図３

Description

本発明は、液晶ディスプレイ（LCDs）に関連したシステムおよび方法に関し、特に、LCDパネルドライバに関連したシステムおよび方法に関するものである。

LCDテレビ（LCD TVs）は、より多くの色彩および解像度を有する高解像度のディスプレイを形成するように急速に進化している。従ってLCDテレビの信号処理能力は、テレビのマルチビット信号を正確に処理するために、より複雑さを増している。LCDテレビのドライバシステムは、通常、カラム（column）ドライバ、ロウ（row）ドライバ、タイミングコントローラー、および抵抗ストリング（resistor string）デジタルアナログコンバータ（R−string DAC）からなる基準電源（reference source）を含み、高解像度のマルチビットの電圧レベルを提供する。

カラムドライバは、１０ビットデジタル入力コードを処理し、それらをアナログレベルに変換する。デジタル入力コードは１０ビットであるが、通常、追加のビットが交互の極性を有するLCDディスプレイの裏面の電極を駆動するように用いられている。また、追加のDAC、例えば、負のDAC（NDAC）が負の基準電源として提供される。必要なデータ変換を行うために、LCDパネルの各チャネル用のカラムドライバ１００は、図１に示すように、一般的に、シフトレジスタ１０２、入力レジスタ１０４、データラッチ１０６、レベルシフタ１０８、DACデコーダ１１０、および出力バッファ１１２を含む。

デジタル表示データ（例えばRGB入力）は、シフトレジスタ１０２に与えられるクロックCLKによって制御されて、入力レジスタ内にサンプリングされる。データラッチ１０６は、一列のシリアル入力ピクセルデータを受け取り、レベルシフタ１０８に出力する。レベルシフタ１０８は、信号電力を低電圧信号から高電圧信号に増大させる。DACデコーダ１１０は、通常、マルチビットデジタル入力コードである高電圧信号を受け取り、バッファ１１２を介して、デジタル入力コードに対応した電圧レベルをLCDパネルの高容量データラインに出力する。

DACデコーダ１１０は、１０ビット入力コードをデコードするために複数のスイッチを必要とするため、大部分の面積を占める。図２は、LCDパネルのPDACおよびNDACにそれぞれ接続された、正のDAC（PDAC）デコーダ２００および負のDAC（NDAC）デコーダ２００の一例を示している。１０ビットデジタル入力コードは、１０２４の異なる電圧レベル（例えば２^１０＝１０２４）を必要とする。このため、信号チャネルのPDACおよびNDACデコーダをLCDパネルのPDACおよびNDACに接続するためには、各チャネルは、２０４８の異なる信号ラインを必要とする。それゆえ、金属ラインおよびDACデコーダは、LCDパネルドライバ用の集積回路上において大量の面積を占有する。

カラムドライバの全体のサイズを減少する１つの試みは、非特許文献１に開示されており、全て引用によって本明細書に援用される。Lu他の論文は、７ビットの抵抗ストリングDAC（R−DAC）のデコーダおよび３ビットのチャージシェアリングDAC（C−DAC）のデコーダを開示している。R−DACデコーダの電圧は、単一の抵抗ストリングから受けられる。R−DACデコーダによって実行されたデータ変換は、C−DACsによって用いられる。しかし、C−DACsは、共通基準点（common reference point）に直接接続されず、隣接チャネル間で不整合が発生する可能性が増し、逆にLCD表示装置の解像度を低下させる可能性がある。

よって、改善された構造のLCDドライバが必要である。

"A 10-bit LCD Column Driver with Piecewise Linear Digital-to-Analog Converters" by Chih-Wen Lu and Lung-Chien Huang (IEEE Journal of Solid-State Circuit, Vol. 43, No. 2, Feb. 2008, p. 371-78)

LCDパネルドライバに関連したシステムおよび方法を提供する。

本発明は、第１DACの対応する出力に接続された第１の複数の入力を有し、デジタル制御信号の第１ビット数を受け取るように構成されて、前記第１ビット数に応じて第１出力信号を出力し、前記第１出力信号は、前記第１の複数の入力の内の１つで受け取る電圧レベルに対応した第１電圧レベルを有する第１デジタルアナログコンバータ（DAC）デコーダ回路、第２DACの対応する出力に接続された第２の複数の入力を有し、デジタル制御信号の第１ビット数を受け取るように構成されて、前記第２ビット数に応じて第２出力信号を出力し、前記第２出力信号は、前記第２の複数の入力の内の１つで受け取る電圧レベルに対応した第２電圧レベルを有する第２DACデコーダ回路、および前記第１および第２DACデコーダ回路からの出力を受け取り、前記第１および第２DACデコーダ回路の出力から受け取った前記第１および前記第２電圧レベルの内の１つに基づいた電圧レベルを有する第３出力信号を出力するように構成されたバッファを含む回路を提供する。

デジタル制御信号の第１ビット数を受けて、第１デジタルアナログコンバータ（DAC）デコーダ回路から、前記第１DACデコーダ回路の第１の複数の入力の内の１つで受けた第１の複数の電圧レベルの内の１つと等しい電圧レベルを有する第１信号を出力するステップ、デジタル制御信号の第２ビット数を受けて、第２デジタルアナログコンバータ（DAC）デコーダ回路から、前記第２DACデコーダ回路の第２の複数の入力の内の１つで受けた第２の複数の電圧レベルの内の１つと等しい電圧レベルを有する第２信号を出力するステップ、および前記第１および第２DACデコーダ回路に接続されたバッファから、前記第１および第２信号の内の１つの電圧をLCDのカラムに交互に出力するステップを含む方法を提供する。

本発明のLCDドライバ構造は、ディスプレイの最大解像度および輝度を同時に維持しながら、DACデコーダを共通の複数のDACに接続するのに必要な導線の数を有利に減少できる。LCDパネルの各チャネルに対して共通の複数のDACを用いることで、Lu他の論文に記述されている従来の方法に含まれ得るチャネル不整合を減少させる。また、改良されたLCD構造では、従来の設計に必要であった高電力装置に比べて、１／３から１／５小さいサイズの低電力デバイスを用いて、DACデコーダを実行できる。

LCDドライバの従来構造を示すブロック図である。 PDACおよびNDACに接続されたDACデコーダを示す図である。改良されたLCDドライバの構造の一例を示すブロック図である。図３によるDACデコーダ・加算回路の一例を説明する図である。図３によるDACデコーダ・加算回路の別の例を説明する図である。図３によるDACデコーダ・加算回路の他の例を説明する図である。２つの位相サイクルの内の第１位相期間中における図５Aで説明したDACデコーダ・加算回路を説明する図である。２つの位相サイクルの内の第２位相期間中における図５Aで説明したDACデコーダ・加算回路を説明する図である。図４Aから図５CによるDACデコーダの一例を説明する図である。

以下に記載されている改良されたLCDのソースドライバ構造は、LCDのカラムに時間平均電圧（time averaged voltage）を提供し、同時にマルチビットの解像度を保持しながら、LCDカラムドライバの全体のサイズを、従来のLCDドライバと比べて減少できる。改良されたLCDのソースドライバは、第１および第２PDACと、第１および第２NDACとから基準電圧を受け取る。LCDパネルの各チャネルは第１および第２DACデコーダを含み、それらの出力が一緒に接続されて、時間平均信号（time averaged signal）をLCDのカラムに提供する。複数の信号が一緒に時間平均化される本発明の上記方法は、ディスプレイにより出力される輝度を改善するように、変更されてもよい。また、以下に説明するように、第１および第２DACデコーダのビット解像度は、集積回路（IC）を製作するプロセスの変動に応じて、DACのビット解像度とともに変更されてもよい。

図３は、改良されたLCDカラムドライバ３００のブロック図である。図３に示すように、LCDカラムドライバは、シフトレジスタ３０２、入力レジスタ３０４、データラッチ３０６、レベルシフタ３０８、およびDACデコーダ・加算回路４００を含む。DACデコーダ・加算回路４００は、第１DACおよび第２DACから基準電圧を受け取る。第１DACおよび第２DACは、抵抗ストリング（抵抗ラダー（R-ladders）と称される場合がある）として実装され得ることが当業者に認識されるであろう。

図４Aは、DACデコーダ・加算回路４００Aの一例を示している。図４Aに示すように、DACデコーダ・加算回路４００Aは、最上位ビット（MSB）DACデコーダ４０２および最下位ビット（LSB）DACデコーダ４０４を含む。MSB DACデコーダ４０２およびLSB DACデコーダ４０４は、スイッチ４０８および４１０を介してそれぞれノード４１２に一緒に接続される。また、ノード４１２は、バッファ４０６の入力端子に接続される。バッファ４０６は、演算増幅器（オペアンプ）を用いて実装される単位利得バッファ（unity gain buffer）であり得ることが当業者に認識されるであろう。

いくつかの実施例では、MSB DACデコーダ４０２は、１０ビットデジタル入力コードの６つの最上位ビットをデコードし、対応する電圧を出力するように構成される。図４Aに示すように、MSB DACデコーダ４０２は、６ビット解析度を有する抵抗ストリングPDACから６４の電圧レベルを、また、６ビット解析度を有する抵抗ストリングNDACから別の６４の電圧レベルを受け取り、全部で１２８電圧レベルを各個別の導電線によって受け取る。LSB DACデコーダ４０４は、４ビット解析度を有する抵抗ストリングPDACから１６の電圧レベルを、また、４ビット解析度を有する抵抗ストリングNDACから別の１６の電圧レベルを受け取り、全部で３２電圧レベルを受け取る。従って、従来のDACデコーダを１０ビットの抵抗ストリングPDACおよび１０ビットの抵抗ストリングNDACに接続するのに２０４８本の導電線が必要となるのに対して、本発明では、DACデコーダ・加算回路４００Aを２つのPDACsおよび２つのNDACsに接続するのに１６０本の導電線が用いられる。

MSB DACデコーダ４０２は、比較的高い電圧レベル（例えば、５ボルト以上）に対応するデジタル入力信号の複数のMSBをデコードするため、本発明の利点としては、LSB DACデコーダ４０４は、その各々のDACから比較的低い電圧レベル（例えば、５ボルト未満）を受け取る場合、低電力装置を用いて実行することができる。例えば、LCDディスプレイが約２０ボルトで動作され、MSB DACデコーダが１０ビットデジタル入力コードの６つのMSBを受け取る場合には、MSB DACデコーダ４０２は、MSB DACデコーダ４０２が接続されたDACより０ボルトから２０ボルトの範囲における６４の異なる電圧レベルを受け取る。よって、MSB DACデコーダ４０２で受け取る電圧レベルは、互いに約０.３ボルト異なる（例えば、２０ボルトを６４の異なる電圧レベルで割る）。従って、複数のLSBは、０.３ボルト未満の電圧に対応し、LSB DACデコーダ４０４は、高電力装置より約１／３から１／５小さい低電圧装置を用いて実行され得る。その結果、カラムドライバのサイズを有利に減少することが可能である。

図６は、MSB DACデコーダ４０２またはLSB DACデコーダ４０４として用いられ得る、６ビットのDACデコーダ６００の一例を示している。図６に示すように、デコーダ６００は、複数のカラム６０４−１、６０４−２、６０４−３、６０４−４、６０４−５、および６０４−６（まとめて“列６０４”と呼ぶ）で配列された複数のトランジスタ６０２を含み、各カラムにおいて、トランジスタ数が徐々に減少している。例えば、カラム６０４−１は６４個のトランジスタ６０２を含み、カラム６０４−２は３２個のトランジスタを含み、カラム６０４−３は１６個のトランジスタを含み、カラム６０４−４は８個のトランジスタを含み、カラム６０４−５は４個のトランジスタを含み、且つカラム６０４−６は２個のトランジスタを含む。列数と各列におけるトランジスタ数は、DACデコーダ６００がデコードするビット数に応じて変更できることが当業者に認識されるであろう。カラム６０２−１の各トランジスタ６０２は、６ビットDACからの各電圧レベルを提供する導電線に接続される。カラム６０４のそれぞれにおける各トランジスタ６０２の出力は、同じカラムの他のトランジスタ６０２の出力に接続される。１つのカラム、例えばカラム６０４−１からの出力は、次のカラム、例えばカラム６０４−２のトランジスタに対する入力として用いられる。

カラムにおけるトランジスタ６０２のそれぞれのオンおよびオフは、マルチビットデジタル入力コードの同じビットによって制御される。例えば、カラム６０４−６における２個のトランジスタ６０２のオンおよびオフは、１つのトランジスタがビットB５を受け取り、且つもう１つのトランジスタがビットB５の論理反転を受け取る方式で、マルチビットデジタル入力コードの第６の最上位ビット、例えばビットB５によって逆に制御される。よって、ビットB５が論理‘１’の場合、カラム６０４−６の内のトランジスタの１つは、そのゲートでトランジスタが論理‘１’を受け取るのでオンにされ、もう１つのトランジスタは、そのゲートでトランジスタが論理‘０’を受け取るのでオフにされる。残りのカラム、例えばカラム６０４−１、６０４−２、６０４−３、６０４−４、および６０４−５では、各トランジスタ対は、一緒に接続させたトランジスタの出力が、カラム６０４−６のトランジスタ対と同様の方式で制御され得る。この方式では、DACデコーダ６００は、デジタル入力コードをデコードし、対応した電圧レベルを出力する。

図４Aを再度参照すると、スイッチ４０８および４１０は、連続画像フレームの期間中に交互に開閉される。例えば、２つの画像フレームを含み得る２つの位相サイクルの内の第１位相Φ１期間中、スイッチ４０８は閉（closed）となり、スイッチ４１０は開（open）となる。そのため、第１位相Φ１期間中、MSB DACデコーダ４０２の出力は、バッファ４０６の入力に接続され、バッファ４０６により信号がLCDのカラムに出力される。第２位相Φ２期間中、スイッチ４０８は開（open）となり、スイッチ４１０は閉（closed）となる。その結果、LSB DACデコーダ４０４の出力がバッファ４０６を介してLCDのカラムに出力される。スイッチ４０８、４１０を開閉する制御信号は、フレーム制御信号（図の簡易化のため不図示）から生成される。

例えば、一秒ごとに６０のフレーム（例えば、フレーム０から５９）が表示された場合、スイッチ４０８は、３０のフレーム（例えば、フレーム０、２、４、６、．．．、５８）で閉状態にされ、スイッチ４１０は、３０のフレーム（例えば、フレーム１、３、５、．．．、５９）で閉状態にされる。よって、マルチビットデジタル入力コードの複数のMSBに対応する電圧レベルは、スイッチ４０８が閉状態の場合、LCDのカラムに出力される。マルチビットデジタル入力コードの複数のLSBに対応する電圧レベルは、スイッチ４１０が閉状態の場合、LCDのカラムに出力される。その結果、マルチビットデジタル入力コードの複数のMSBおよび複数のLSBの電圧出力を時間平均化する（time averaging the voltage output）。それゆえに、LCDのカラムに対する上記電圧出力の時間平均化は、全電圧レベルが２つの連続したフレーム間で分割されるため、LCDのカラムの輝度が低下され得る。

例えば、人間が知覚できるLCDに表示された画像の輝度BRは、光の強度Lにフレームが表示される時間の長さTを乗じて求められる。LCDディスプレイによって伝送される光の強度は、画素（ピクセル）に加えられる電圧に基づいている。これゆえに、光強度は電圧依存L（V）である。従って、電圧が時間平均化される場合、フレームの輝度は低下する。１０ビットのデジタル入力コードでは、輝度BRは、下記の数１で近似される。

図４Bは、低下した輝度レベルを補正するDACデコーダ・加算回路４００Bの別の例を示している。図４Bに示すように、DACデコーダ・加算回路４００Bは、MSB DACデコーダ４０２、LSB DACデコーダ４０４、およびオペアンプ４０６を含む。MSB DACデコーダ４０２の出力は、スイッチ４３０を介してノード４３４に接続される。また、ノード４３４はスイッチ４３２を介して接地され、さらにオペアンプ４０６の正端子に接続される。LSB DACデコーダ４０４の出力は、スイッチ４０８を介してノード４２２に接続される。また、スイッチ４１０および入力コンデンサ４１２は、ノード４２２に接続され、スイッチ４１０は接地に接続されている。入力コンデンサ４１２は、スイッチ４１４および４１６に加えて、スイッチ４２６に接続されている。また、スイッチ４１６は接地に接続されている。スイッチ４１４は、オペアンプ４０６の負端子、出力コンデンサ４１８、およびスイッチ４２０に接続されるノード４２６に接続されている。出力コンデンサ４１８およびスイッチ４２０は、ノード４２８に並列に接続され、オペアンプ４０６の出力に接続される。

スイッチ４１０、４１６、４２０、および４３０が、一緒に開閉するように、スイッチ４０８、４１４、および４３２は一緒に開閉するが、スイッチ４１０、４１６、４２０、および４３０が開状態のとき、スイッチ４０８、４１４、および４３２は開状態にされず、逆もまた同様に、スイッチ４１０、４１６、４２０、および４３０が閉状態のとき、閉状態にされない。例えば、スイッチ４０８、４１４、および４３２は、２つの位相サイクルの内の第１位相Φ１期間中、開状態にされて、２つの位相サイクルの内の第２位相Φ２期間中、閉状態にされ得る。第１位相Φ１期間中、スイッチ４０８、４１４、および４３２は、開状態にされ、オペアンプ４０６が、単位利得バッファとなり、MSB DACデコーダ４０２の出力をLCDのカラムに出力する。第２位相Φ２期間中、スイッチ４０８、４１４、および４３２は閉状態にされ、スイッチ４１０、４１６、４２０、および４３０が開状態にされる。その結果、LSB DACデコーダ４０４の出力が入力コンデンサ４０８および出力コンデンサ４１８を介してLCDのカラムに出力する。

更なる輝度の向上は、一のサイクル内のフレーム数nおよびMSB DACデコーダ４０２の出力がLCDのカラムに出力されるサイクルごとのフレーム数を変えることによって達成され得る。いくつかの実施例では、２つの位相サイクルは、４つのフレームの期間、例えばn=４であり得、４つのフレームサイクルの各位相は、フレームのサブセットに対応する。例えば、サイクルは、４つのフレームの期間を有する場合がある。第１位相Φ１は、３つのフレームの期間、例えばフレーム１からn−１（フレーム１から３）を有する場合があり、また、第２位相Φ２は、サイクルの残りの期間、例えばフレーム４を有する場合がある。LCDディスプレイより出力される輝度は、MSBが高電圧レベルに対応するため、MSBによって決まる。従って、図４Aに示すDACデコーダ・加算回路４００Aを有するLCDディスプレイと比べ、DACデコーダ・加算回路４００Bを用いて、MSB DACデコーダ４０２の出力を４つのフレームの内の３つのフレームで出力することにより、LCDディスプレイより出力される輝度は、例えば２５％上昇する。

LSB DACデコーダ４０４の電圧出力は、出力コンデンサ４１８のサイズを入力コンデンサ４１２より小さくすることによって増幅することができる。入力コンデンサ４１２は、MSB DACデコーダ４０２の出力がLSB DACデコーダ４０４の出力より多いフレームで出力するように補償するスイッチトキャパシタである。例えば、一のサイクルが４つのフレームで構成し、MSB DACデコーダ４０２の出力が３つのフレームでLCDのカラムに出力され、LSB DACデコーダ４０４の出力が１つのフレームでLCDのカラムに出力される場合、図４Bに示すスイッチトキャパシタの増幅器の配置において、入力コンデンサ４１２を出力コンデンサ４１８の約３倍のサイズにすることで増幅率を３に設定できる。LSB DACデコーダ４０４の出力に比べて、MSB DACデコーダ４０２の出力を用いて、サイクル内でフレームが出力される回数に基づき増幅率を増加すると、MSB DACデコーダ４０２の出力より少ないフレームで出力されているLSB DACデコーダ４０４の出力を補償する。

図５Aは、図３に基づいたもう１つのDACデコーダ・加算回路４００Cの他の例を示している。図５Aに示すように、DACデコーダ・加算回路４００Cは、オペアンプ４０６の正入力に接続されたMSB DACデコーダ４０２、およびスイッチ４０８を介してノード４２２でその出力が入力コンデンサ４１２に接続されたLSB DACデコーダ４０４を含む。入力コンデンサ４１２は、ノード４２２および４２４でスイッチ４０８および４１４の間にそれぞれ接続される。スイッチ４１０は、接地およびノード４２２の間に接続され、スイッチ４１４は、ノード４２８およびノード４２６の間に接続され、ノード４２６はMSB DACデコーダ４０２の出力およびオペアンプ４０６の正端子に接続される。スイッチ４１４は、ノード４２８でオペアンプ４０６の負端子、出力コンデンサ４１８、およびスイッチ４２０に接続される。出力コンデンサ４１８およびスイッチ４２０は、並列に接続され、また、ノード４３０でオペアンプ４０６の出力に接続される。

動作中、スイッチ４０８、４１６、および４２０は同時に開閉され、また、スイッチ４１０、４１４は、同時に開閉されるが、スイッチ４１０および４１４が開状態のとき、スイッチ４０８、４１６、および４２０は同時に開状態にされず、逆もまた同様に、スイッチ４１０および４１４が閉状態のとき、閉状態にされない。例えば、図５Bは、２つの位相サイクルの内の第１位相Φ１の時間平均DACデコーダ・加算回路４００Cを示している。図５Bに示すように、第１位相Φ１期間中、スイッチ４０８、４１６、および４２０は、閉状態にあり、スイッチ４１０および４１４は、開状態にある。スイッチ４１０および４１４は、開状態にされ、LSB DACデコーダ４０４からの電荷は、入力コンデンサ４１２にかかる電位差がLSB DACデコーダ４０４の出力と等しくなるまで、入力コンデンサ４１２に累積する。また、第１位相Φ１期間中、オペアンプ４０６は、単位利得バッファとなり、MSB DACデコーダ４０２の出力をLCDのカラムに出力する。

図５Cは、第２位相Φ２期間中の時間平均DACデコーダ・加算回路４００Cを示している。図５Cに示すように、スイッチ４１０および４１４は、閉状態であり、スイッチ４０８、４１６、および４２０は、開状態である。スイッチ４０８および４１６は、開状態にされて、入力コンデンサ４１２が放電し、出力コンデンサ４１８を充電する。出力コンデンサ４１８に蓄積された電荷は、MSB DACデコーダ４０２の出力がオペアンプ４０６の正端子に接続され、第２位相Φ２期間中スイッチ４１６は開状態であるため、MSB DACデコーダ４０２の出力に比べ、LSB DACデコーダ４０４の出力と等しい。従って、MSBおよびLSB DACデコーダ４０２および４０４の出力は、オペアンプ４０６を介して一緒に加算される。

上述の実施形態は、１０ビットデジタル入力コードを受け取るが、デジタル入力コードは、より少ないまたはより多いビットを有し得ることが当業者に認識されるであろう。また、MSB DACデコーダおよびLSB DACデコーダがデコードするビット数も変更できる。例えば、MSBおよびLSB DACデコーダは、同じビット数をデコードするように構成されてもよい。デジタル入力コードを同じ数の複数のMSBおよび複数のLSBに等しく分割すると、DACデコーダをDACに接続するのに必要な導線の数を更に減少できる。１０ビットデジタル入力コードを例として用いた場合、各PDACデコーダは、３２本の各導線にそれぞれの３２の異なる電圧レベルを受け取り、また同様に、各NDACデコーダは３２本の各導線に３２の異なる電圧レベルを受け取る。従って、１２８本の全ての導線は、正および負のMSBおよびLSB DACデコーダを正および負のDACにそれぞれ接続する。１０ビットデジタル入力コードを用いた別の例では、MSB DACデコーダは、７、８、または９ビットをデコードするように構成され得、LSB DACは、それに対応して３、２、または１ビットをデコードするように構成され得る。また、MSB DACに接続する導線の数は、MSB DACデコーダによってデコードされる各追加のビットに対して増加される。

上述の改良されたLCDドライバ構造は、ディスプレイの最大解像度および輝度を同時に維持しながら、DACデコーダを共通の複数のDACに接続するのに必要な導線の数を有利に減少できる。LCDパネルの各チャネルに対して共通の複数のDACを用いることで、Lu他の論文に記述の従来の方法に含まれ得るチャネル不整合を減少する。また、改良されたLCD構造では、従来の設計に必要であった高電力装置に比べて、１／３から１／５小さいサイズの低電力デバイスを用いて、DACデコーダを実行できる。

本発明は、例示的な実施形態に関して説明されているが、本発明を限定するものではない。また、本発明の原理及び思想を逸脱することなくこれらの実施例に変更が加えることができることが当業者に認識されるであろう。

１００カラムドライバ
１０２シフトレジスタ
１０４入力レジスタ
１０６データラッチ
１０８レベルシフタ
１１０ DACデコーダ
１１２出力バッファ
３００ LCDカラムドライバ
３０２シフトレジスタ
３０４入力レジスタ
３０６データラッチ
３０８レベルシフタ
４００、４００A、４００B、４００C DACデコーダ・加算回路
４０２最上位ビット（MSB）DACデコーダ
４０４最下位ビット（LSB）DACデコーダ
４０８、４１０、４３０、４３２、４１６、４１４、４２０スイッチ
４１２、４３４、４２２、４２４、４２６、４２８、４３０ノード４０６バッファ
４１２、４１８コンデンサ

Claims

第１DACの対応する出力に接続された第１の複数の入力を有し、デジタル制御信号の第１ビット数を受け取るように構成されて、前記第１ビット数に応じて第１出力信号を出力し、前記第１出力信号は、前記第１の複数の入力の内の１つで受け取る電圧レベルに対応した第１電圧レベルを有する第１デジタルアナログコンバータ（DAC）デコーダ回路、
第２DACの対応する出力に接続された第２の複数の入力を有し、デジタル制御信号の第１ビット数を受け取るように構成されて、前記第２ビット数に応じて第２出力信号を出力し、前記第２出力信号は、前記第２の複数の入力の内の１つで受け取る電圧レベルに対応した第２電圧レベルを有する第２DACデコーダ回路、および
前記第１および第２DACデコーダ回路からの出力を受け取り、前記第１および第２DACデコーダ回路の出力から受け取った前記第１および前記第２電圧レベルの内の１つに基づいた電圧レベルを有する第３出力信号を出力するように構成されたバッファを含む回路。
前記バッファは、第１および第２入力を有するオペアンプであり、前記オペアンプの第１入力は、前記第１DACデコーダ回路の出力を受け取り、前記オペアンプの第２入力は、前記第２DACデコーダ回路の出力を受け取るように構成される請求項１に記載の回路。
前記第１DACデコーダ回路の出力および前記バッファの入力に接続された第１ノードの間に配置された第１スイッチ、および
前記第２DACデコーダ回路の出力および第１ノードの間に配置された第２スイッチを更に含み、
前記第１および第２スイッチは、交互に開閉にされ、前記第１および第２DACデコーダ回路のいずれか１つを前記バッファに交互に接続および遮断するように構成される請求項１に記載の回路。
前記オペアンプは、前記第１および第２DACデコーダ回路の前記信号の前記電圧を一緒に加算するスイッチトキャパシタ加算回路を形成するように配置される請求項２に記載の回路。
前記スイッチトキャパシタ加算回路は、
前記第２DACデコーダ回路の出力および前記オペアンプの第２入力の間に配置されたスイッチトキャパシタ、および
前記第２入力および前記オペアンプの出力の間に並列に接続される第２コンデンサおよび第１スイッチを含む請求項４に記載の回路。
前記スイッチトキャパシタは、
前記第２DACデコーダ回路の出力および前記スイッチトキャパシタに接続された第２スイッチ、
接地、および前記第２スイッチと前記スイッチトキャパシタとの間のノードに接続された第３スイッチ、
前記スイッチトキャパシタおよび前記オペアンプの前記第２入力に接続された第４スイッチ、および
前記第１DACデコーダ回路の出力と前記オペアンプの前記第１入力との間のノード、および前記スイッチトキャパシタと前記第４スイッチとの間のノードに接続された第５スイッチを含み、
前記第１、第２、および第５スイッチを含む第１グループのスイッチは、一緒に開閉するように構成され、前記第３および第４スイッチを含むグループのスイッチは、一緒に開閉するように構成され、且つ
サイクルの第１位相中、前記第１グループのスイッチは、開状態になり、前記第２グループのスイッチは、閉状態になるように構成され、サイクルの第２位相中、前記第１グループのスイッチは、閉状態になり、前記第２グループのスイッチは、開状態になるように構成される請求項５に記載の回路。
前記オペアンプは、前記オペアンプの前記第２入力に接続されたスイッチトキャパシタを含むスイッチトキャパシタ増幅器を形成するように配置される請求項２に記載の回路。
前記スイッチトキャパシタ増幅器は、
前記第２DACデコーダ回路の出力および前記スイッチトキャパシタに接続された第１スイッチ、
接地、および前記第１スイッチと前記スイッチトキャパシタとの間のノードに接続された第２スイッチ、
前記スイッチトキャパシタおよび前記オペアンプの前記第２入力に接続された第３スイッチ、
接地、および前記スイッチトキャパシタと前記第３スイッチとの間のノードに接続された第４スイッチ、および
前記第２入力および前記オペアンプの出力の間に並列に接続される第２コンデンサおよび第５スイッチを含み、
前記第１および前記第３スイッチを含む第１グループのスイッチは、サイクルの第１位相中、一緒に開閉するように構成され、前記第２、第４、および第５スイッチを含むグループのスイッチは、サイクルの第２位相中、一緒に開閉するように構成され、且つ、前記サイクルの第２位相は、前記サイクルの第１位相より長い請求項７に記載の回路。
前記第１ビット数は、前記第２ビット数より大きい請求項１に記載の回路。
前記第３出力信号は、LCDカラムに出力される請求項１に記載の回路。
デジタル制御信号の第１ビット数を受けて、第１デジタルアナログコンバータ（DAC）デコーダ回路から、前記第１DACデコーダ回路の第１の複数の入力の内の１つで受けた第１の複数の電圧レベルの内の１つと等しい電圧レベルを有する第１信号を出力するステップ、
デジタル制御信号の第２ビット数を受けて、第２デジタルアナログコンバータ（DAC）デコーダ回路から、前記第２DACデコーダ回路の第２の複数の入力の内の１つで受けた第２の複数の電圧レベルの内の１つと等しい電圧レベルを有する第２信号を出力するステップ、および
前記第１および第２DACデコーダ回路に接続されたバッファから、前記第１および第２信号の内の１つの電圧をLCDのカラムに交互に出力するステップを含む方法。
前記第１DACデコーダ回路からの前記出力信号は、前記第２DACデコーダ回路からの前記出力信号より、より高い頻度で出力される請求項１１に記載の方法。
前記出力信号は、スイッチトキャパシタ加算回路から出力される請求項１１に記載の方法。
前記デジタル制御信号を前記第１ビット数および前記第２ビット数に分割するステップを更に含み、
前記第１ビット数は、前記デジタル制御信号の最上位ビットに対応し、前記第２ビット数は、前記デジタル制御信号の最下位ビットに対応し、前記第１ビット数は、前記第２ビット数より大きい請求項１１に記載の方法。
前記第２信号を前記LCDのカラムに出力する前に、前記第２信号の前記電圧レベルを増幅するステップを更に含む請求項１１に記載の方法。