KR102108784B1

KR102108784B1 - 게이트 구동부를 포함하는 액정표시장치

Info

Publication number: KR102108784B1
Application number: KR1020130109949A
Authority: KR
Inventors: 김학수
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-09-12
Filing date: 2013-09-12
Publication date: 2020-05-11
Also published as: KR20150030541A

Abstract

본 발명은 액정표시장치를 공개한다. 보다 상세하게는, 본 발명은 소자의 개수를 최소화하여 네로우 베젤(narrow bezel)을 유지하면서도 저온폴리실리콘(LTPS) 액정표시장치의 비정상 전원오프(abnormal power off) 발생시 잔류 전하(charge)를 방전할 수 있는 게이트 구동부를 포함하는 액정표시장치에 관한 것이다.
본 발명의 실시예에 따르면, 비정상 전원 오프시 액정패널에 인가되는 신호 중 공통전압을 AVEE전압 전위로 하강시켜 공통전압 단자를 통해 잔류 전하를 방전시킴으로서 종래 게이트 구동부에 구비되는 APO 회로를 생략할 수 있어 게이트 구동부의 소자 개수를 저감하여 네로우 베젤(norrow bezel) 구조를 용이하게 구현할 수 있는 효과가 있다.

Description

게이트 구동부를 포함하는 액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE INCUDING GATE DRIVER}

본 발명은 액정표시장치에 관한 것으로, 특히 소자의 개수를 최소화하여 네로우 베젤(narrow bezel)을 유지하면서도 저온폴리실리콘(LTPS) 액정표시장치의 비정상 전원오프(abnormal power off) 발생시 잔류 전하(charge)를 방전할 수 있는 게이트 구동부를 포함하는 액정표시장치에 관한 것이다.

최근, 휴대폰(Mobile Phone), 노트북컴퓨터와 같은 각종 포터플기기(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 활발히 연구되었지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현, 대면적 화면의 실현이라는 이유로 인해 현재에는 액정표시장치(LCD)가 각광을 받고 있다.

특히, 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor, TFT)가 이용되는 액티브 매트릭스 방식의 액정표시장치는 동적인 영상을 표시하기에 적합하다. 이러한 스위칭 소자를 제어하기 위해, 액정표시장치에는 게이트 구동부가 구비되며, 최근에는 게이트 구동부를 액정패널과는 별도의 구동IC가 아닌, 액정패널상의 박막트랜지스터의 형태로 구비하는 추세이다.

도 1은 종래 액정표시장치에 구비되는 게이트 구동부의 일 스테이지를 개략적인 등가 회로로 나타낸 도면이다.

도 1을 참조하면, 종래의 게이트 구동부(1)는 두 논리합 게이트(A1,A2)가 제1 입력단(S) 및 제2 입력단(R)에 연결되고, 풀업 및 풀다운 트랜지스터(TPU, TPD)와 제1 및 제2 보조트랜지스터(TCU, TCD)가 제1 출력단(Q) 및 제2 출력단(Q)에 연결되는 RS 플립플롭(5)으로 표현될 수 있다.

또한 종래의 게이트 구동부(1)에는 액정표시장치의 구동시 비정상 전원 오프(abnormal power off)가 발생되면, 액정패널 내부에 잔류하는 전하를 방전시키는 APO 회로(abnormal power off circuit)(7)가 더 구비된다.

비정상 전원 오프란, 액정표시장치가 실장된 모바일 기기 등에서 구동중에 배터리가 기기에서 분리되는 등의 예상치 못한 상황의 발생으로 전원이 갑작스럽게 오프되는 상황을 가리키는 것으로, 비정상 전원 오프가 되면 액정패널에 충전된 전하가 정상적으로 방전되지 못하게 되며, 이는 화면상의 잔상 또는 플리커(flicker)와 같은 화질저하의 원인이 된다. 이러한 문제를 해결하기 위해, 게이트 구동부(1)의 게이트 구동신호(Gout(n))의 출력단과, 제1 출력단(Q) 및 제2 출력단(QB)에는 APO 신호(APO)에 대응하여 모든 게이트 구동신호(Gout(n))를 고전위로 천이시키고, 제1 출력단(Q) 및 제2 출력단(QB)을 저전위로 천이시키는 제1 내지 제3 APO 트랜지스터(TA1 ~ TA3)가 연결된다.

도 2는 종래 비정상 전원 오프시 액정표시장치에 입출력되는 신호파형을 나타내는 도면이고, 도 3은 도 2의 신호에 따라 액정패널의 일 화소가 방전되는 형태를 나타내는 도면이다.

도 2 및 도 3을 참조하면, 종래의 액정표시장치는 비정상 전원 오프시, VDD전압(VDD)의 전위가 GND전압(GND) 전위로 하강함에 따라 비정상 전원 오프상태임을 검출하고, 비정상 전원 오프 검출시점(Detecting Abnormal Power-Off)에서 데이터 배선들의 전압(S1~S2400)은 GND 전압으로 연결하고, 액정패널(10)에 형성된 먹스 구동부(MUXs)의 전위를 게이트 고전압(VGH)으로 상승하여 전체 먹스들을 턴-온 상태로 만들고, 픽셀 내의 데이터 라인들을 이미 GND 전압으로 만들어 둔 데이터 배선들과 연결시켜 패널 내부에 충전되어 있는 전하들을 방전시키는 구조로 되어 있다. 또한, 게이트 시작신호(Vst) 및 클록신호들(CLKs) 등은 게이트 저전압(VGL) 전위가 하강하다 게이트 저전압(VGL)이 GND전압(GND)으로 천이함에 따라 동일전위로 천이하며, 공통전압(Vcom) 또한 GND전압(GND)으로 천이하게 된다.

이에 따라, 액정패널(10)의 모든 게이트 배선(GL)에는 게이트 고전압(VGH)이 인가되어 각 화소(PX)의 스위칭 소자(T)와, 먹스 트랜지스터(TMUX)는 턴-온 상태가 되고, 액정캐패시터(lc)에 충전된 전하(Vchg)는 데이터 배선(DL)을 통해 GND전압(GND)으로 방전되게 된다.

그러나, 전술한 바와 같이 종래 게이트 구동부의 일 스테이지는 도 1에 도시된 바와 같이 풀업 및 풀다운 트랜지스터(TPU, TPD)와 제1 및 제2 보조트랜지스터(TCU, TCD)을 포함하고, 통상적으로 논리곱 게이트(A1,A2) 및 플립플롭(5)은 10개의 박막트랜지스터로 구성됨에 따라 14개의 박막트랜지스터를 포함하게 된다. 또한 APO 회로(7)에 의해 3개의 박막트랜지스터가 더 포함됨에 따라 게이트 구동부의 각 스테이지는 총 17개의 박막트랜지스터로 구성되게 된다.

따라서, 게이트 구동부가 다수의 박막트랜지스터를 구비함에 따라 현재 액정표시장치의 추세에 따른 액정패널의 비표시영역을 최소화하는 네로우 베젤(narrow bezel)을 구현하기 어렵게 되는 문제가 있다. 또한, APO 회로에 포함되는 박막트랜지스터들의 동작에 있어서도 신뢰성을 확보하기 어려울 뿐만 아니라, 정확한 동작 타이밍을 설정하는 것도 용이하지 않다는 단점이 있다.

또한, 상기의 APO 회로를 구동시키기 위한 게이트 고전압(VGH)은 게이트 구동부의 모든 스테이지에 공급됨에 따라 많은 전력을 소모하게 되는데, 외부로부터 전원이 끊긴 상태에서 비정상 전원오프 제어회로에 내장된 임시전원저장수단(ex. 캐패시터)의 용량에는 한계가 있어, 비정상 전원오프 검출시점에서부터 그 게이트 고전압(VGH)을 유지하는 시간이 짧아 방전동작이 제대로 수행되지 않는 경우가 발생할 수 있다.

본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 비정상 전원 오프시 액정패널에 잔류하는 전하를 방전하기 위해 게이트 구동부에 구비되는 APO 회로를 생략하면서도 효율적으로 액정패널의 방전구동을 수행할 수 있는 게이트 구동부를 포함하는 액정표시장치를 제공하는 데 그 목적이 있다.

전술한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 액정표시장치는, 복수의 게이트 배선 및 데이터 배선이 교차 형성되고, 교차지점에 화소가 정의된 액정패널; 상기 게이트 배선에 게이트 구동신호를 인가하는 게이트 구동부; 상기 데이터 배선에 데이터 신호를 인가하는 데이터 구동부; 외부전압에 대응하여 복수의 구동전압을 생성하 상기 액정패널에 공통전압을 공급하는 공통전압 공급부를 포함하는 전원공급부; 및 상기 게이트 구동부 및 데이터 구동부에 제어신호를 인가하고, 비정상 전원-오프 발생시 상기 공통전압을 일정치 이하로 낮추도록 상기 공통 전원공급부를 제어하여 상기 화소에 잔류된 전하를 방전시키는 비정상 전원-오프 검출회로를 포함하는 타이밍 제어부로 이루어진다.

또한, 전술한 목적을 달성하기 위해, 본 발명의 다른 형태의 실시예에 따른 액정표시장치는, 상기 게이트 구동부에 초기화 트랜지스터를 더 포함하며, 상기 초기화 트랜지스터는 게이트에 초기화 신호가 인가되고, 드레인이 상기 Q노드와 연결되며, 소스에 상기 게이트 저전압이 인가되는 것을 특징으로 한다.

본 발명의 실시예에 따르면, 비정상 전원 오프시, 액정패널(10)에 형성된 먹스 구동부(MUXs)의 전위를 게이트 고전압(VGH)으로 상승하여 전체 먹스들을 턴-온 상태로 만들고, 모든 게이트 배선(GL)에 GND 전압을 인가하여 각 화소(PX)의 스위칭 소자에는 GND 전압이 인가되고, 액정패널에 인가되는 신호 중 공통전압을 AVEE전압 전위로 하강시켜 각 화소(PX)의 스위칭 소자가 턴-온되는 상태를 만들어 주고, 이로 인하여 데이터 배선을 통하여 잔류 전하를 방전시킴으로서 종래 게이트 구동부에 구비되는 APO 회로 중 트랜지스터 1개를 제외하고 다른 트랜지스터를 생략할 수 있다. 이에 따라, 게이트 구동부의 소자 개수를 저감하여 네로우 베젤(norrow bezel) 구조를 용이하게 구현할 수 있는 효과가 있다.

또한, 방전구동에 있어서 종래보다 적은 전력을 사용함으로서, 잔류 전하의 방전시간이 보다 연장되는 효과가 있다.

도 1은 종래 액정표시장치에 구비되는 게이트 구동부의 일 스테이지를 개략적인 등가 회로로 나타낸 도면이다.
도 2는 종래 비정상 전원 오프시 액정표시장치에 입출력되는 신호파형을 나타내는 도면이다.
도 3은 도 2의 신호에 따라 액정패널의 일 화소가 방전되는 형태를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 게이트 구동부를 포함하는 액정표시장치의 전체 구조를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 비정상 전원 오프시 액정표시장치에 인가되는 신호 중 일부의 파형을 나타내는 도면이다.
도 7은 게이트 구동부의 동작에 따른 액정패널의 일 화소에 대한 구동형태를 나타낸 도면이다.
도 8은 본 발명의 다른 형태의 실시예에 따른 액정표시장치의 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이다.
도 9는 비정상 전원 오프시 도 8의 게이트 구동부를 포함하는 액정표시장치에 인가되는 신호 중 일부의 파형을 나타내는 도면이다.

이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 게이트 구동부를 포함하는 액정표시장치를 설명한다.

도 4는 본 발명의 실시예에 따른 게이트 구동부를 포함하는 액정표시장치의 전체 구조를 나타내는 도면이다.

도 4를 참조하면, 본 발명의 액정표시장치는 복수의 화소(PX)가 형성되어 화상을 표시하는 표시영역 및 그 외곽부인 비표시영역이 정의되는 액정패널(100)과, 액정패널(100)과 연결되어 각 구동부 및 먹스 구동부(120, 130, 140)을 제어하되, 비정상 전원-오프 발생시, 액정패널(100)에 공급되는 특정전압의 전위를 제어하여 잔류 전하를 방전시키는 기능이 추가된 타이밍 제어부(110)와, 액정패널(100)내에 실장되며 화소(PX)에 게이트 구동신호를 공급하는 게이트 구동부(120)와, 화소(PX)에 데이터 신호를 공급하는 데이터 구동부(130)와, 데이터 구동부(130)의 출력단에 연결되어 채널수를 저감하는 먹스 구동부(140)를 포함한다.

액정패널(100)은 유리 또는 플라스틱 재질의 두 투명기판이 소정거리 이격되어 합착되고, 그 사이에 액정층이 개재된다. 상기 두 기판 중, 일 기판상에는 게이트배선(GL), 그리고 게이트배선(GL)과 수직하는 방향으로 다수의 데이터배선(DL)이 매트릭스 형태로 교차 배치되고, 그 교차지점에 화소(PX)가 정의된다. 화소(PX)은 다수개가 표시영역을 이루게 되며, 각 화소(PX)에는 스위칭 소자의 역할을 하는 적어도 하나의 박막트랜지스터(T)가 형성되어 있다. 박막트랜지스터(T)의 게이트는 게이트 배선(GL)과 연결되어 게이트 구동신호에 의해 턴-온/오프 구동하며, 드레인은 데이터 배선(DL)과 연결되어 소스는 화소전극과 연결되어 있다. 또한 화소전극은 대향하는 공통전극과 액정캐패시터(lc)를 이루게 되며, 데이터 배선(DL)을 통해 인가되는 데이터 신호에 대응하는 전하가 액정캐패시터(lc)에 충전됨에 따라 액정층의 광 투과율이 변화하여 영상을 표시하게 된다. 도시되어 있진 않지만, 액정캐패시터(lc)은 충전된 데이터신호가 다음 프레임까지 충전된 전압레벨을 안정적으로 유지하기 위해 저장캐패시터(미도시)와 더 연결될 수 있다.

또한, 액정패널(100)의 표시영역 외측부로는 화상이 표시되지 않고 게이트 구동부(120), 먹스 구동부(140) 및 각종 배선(미도시)이 연장되어 형성되는 비표시영역이 정의된다.

타이밍 제어부(110)는 외부로부터 인가되는 영상신호와, 소정의 타이밍 신호를 인가받아, 정렬된 영상신호(RGB)와, 게이트 제어신호(GCS), 데이터 제어신호(DCS) 및 먹스제어신호(MCS)등을 생성하여 각 구동부(120, 130)에 공급한다.

또한, 타이밍 제어부(110)는 게이트 구동부(120)의 제어를 위한 게이트 제어신호(GCS)뿐만 아니라, 게이트 구동부(120)의 구동을 위한 하나이상의 클록신호(CLK)를 공급한다.

한편, 도시되어 있지 않지만 타이밍 제어부(110)는 외부의 시스템과 소정의 인터페이스를 통해 연결되어 그로부터 출력되는 영상관련 신호와 타이밍신호를 잡음없이 고속으로 수신하도록 설계되어 있다. 이러한 인터페이스로는 LVDS(Low Voltage Differential Signal)방식 또는 TTL(Transistor-Transistor Logic) 인터페이스 방식 등이 있다.

액정패널(100)의 적어도 하나의 측단의 비표시영역상에는 복수의 박막트랜지스터로 이루어지는 게이트 구동부(120)가 형성되며, 그 출력단은 표시영역(A/A)에 형성된 복수의 게이트배선(GL)과 전기적으로 연결되어 있다.

게이트 구동부(120)는 타이밍 제어부(110)로부터 인가되는 게이트 제어신호(GCS)에 대응하여 액정패널(100)상에 배열된 게이트 배선(GL)에 게이트 구동신호를 인가하여 박막트랜지스터(T)을 턴-온(turn-on) 또는 턴-오프(turn-off)하며, 이에 따라 데이터 구동부(130)로부터 공급되는 아날로그 파형의 데이터신호가 각 박막트랜지스터(T)에 접속된 액정캐패시터(LC)에 인가되도록 한다.

여기서, 전술한 게이트 제어신호(GCS)로는 게이트 개시신호(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock) 및 게이트 출력 인에이블(Gate Output Enable)등이 있다.

또한, 게이트 구동부(120)는 전원공급부(150)로부터 게이트 구동신호의 고전위와 저전위를 각각 정의하는 게이트 고전압(VGH) 및 게이트 저전압(VGL)을 입력받아 구동하며, 하나의 프레임(1 frame)동안 1 수평기간(1H)마다 순차적으로 게이트 고전압(VGH)에 준하는 전압을 게이트 배선(GL)을 통해 출력하고, 나머지 기간동안 게이트 저전압(VGL)을 출력하게 된다. 일반적으로는 게이트 배선(GL)간 게이트 고전압(VGH)이 중첩되지 않도록 설정되나, 액정패널(100)이 고해상도의 화상을 구현하고 대면적으로 형성되는 추세에 따라 게이트 배선(GL)의 충전시간의 부족으로 인하여 오작동되는 것을 방지하기 위해 각 게이트 고전압(VGH)의 공급시간을 조절하여 서로 중첩시키는 형태로 설정될 수도 있다.

데이터 구동부(130)는 타이밍 제어부(110)로부터 입력되는 데이터 제어신호(DCS)에 따라 입력되는 정렬된 영상신호(RGB)를 기준전압을 이용하여 아날로그 형태의 데이터 신호로 변환한다. 데이터신호는 하나의 수평선상의 화소씩 래치되고, 게이트 구동신호에 대응하여 모든 데이터 배선(DL)을 통해 동시에 액정패널(100)으로 출력된다. 이때, 데이터 구동부(130)는 1 수평기간(1H) 동안 하나의 채널에 대하여 2~3 개의 데이터 배선(DL)분의 데이터 신호를 나누어 출력하게 되며, 이는 후술하는 먹스 구동부(140)에 의해 중복 없이 분배된다.

상기의 데이터 제어신호(DCS)로는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 쉬프트 클럭(Source Shift Clock, SSC) 및 소스 출력 인에이블(Source Output Enable, SOE), 극성반전신호(Polarity, POL) 등이 있다.

먹스 구동부(140)는 먹스 제어신호(MCS)에 따라, 데이터 구동부(130)의 하나의 채널(CH)에 대해 표시패널(100)의 이웃한 두 개 또는 세 개의 데이터 배선(DL)을 교번으로 연결하는 기능을 수행한다. 이를 위해, 먹스 구동부(140)는 하나의 채널(CH)에 분산 연결된 복수의 박막트랜지스터(미도시)로 구성될 수 있다. 이러한 먹스 구동부(140) 또한 게이트 구동부(120)와 같이 액정패널(100)의 비표시영역에 형성될 수 있다.

또한, 도시되어 있지는 않지만, 상기 타이밍 제어부(110)는 후술하는 먹스 구동부(140)에 구비된 박막트랜지스터들을 선택적으로 턴-온/오프하기 위한 제어회로(미도시)를 내장하고 있으며, 이러한 제어회로는 2개 또는 3개의 데이터 배선(DL)간에 데이터 신호가 중첩되지 않도록 출력하는 1×2 디멀티플렉서(1×2 Demultiplexer) 또는 1×3 디멀티플렉서로 구현될 수 있다.

전원공급부(150)는 외부 전원공급장치(미도시)로부터 입력되는 전원전압들을 이용하여 액정표시장치의 구동을 위한 복수의 전압을 생성하는 기능을 수행한다. 기본적으로 전원공급부(150)는 VDD전압(VDD), AVDD전압(AVDD) 및 AVEE전압(AVEE)을 입력받아 이를 기준으로 하여 복수의 전압을 생성하는 데, 특히 게이트 구동신호의 최고전압 및 최저전압의 전위를 정의하는 게이트 고전압(VGH) 및 게이트 저전압(VGL)과, 액정패널(100)의 공통전극에 인가되는 공통전압(Vcom)을 생성한다. 또한, 전원공급부(150)는 디지털 영상신호를 아날로그 형태로 변환하기 위한 감마전압(Vgamma)을 생성하여 데이터 구동부(140)에 공급한다. 여기서, 감마전압(Vgamma)의 최고전위 및 최저전위는 각각 AVDD전압(AVDD) 및 AVEE전압(AVEE)으로 결정될 수 있다.

여기서, VDD 전압은 공통전압(Vcom)을 생성하는 데 기준이 되며, AVDD 전압(AVDD)은 게이트 고전압(VGH) 및 감마전압(Vgamma)의 최고 전위를 결정하는 데 기준이 된다. 또한, AVEE전압(AVEE)은 게이트 저전압(VGL) 및 감마전압의 최저 전위를 결정하는 기준이 된다.

이러한 전원공급부(150)는 별도의 전원회로가 아닌 타이밍 제어부(110) 또는 데이터 구동부(130)내에 실장되는 형태로 구현될 수 있으며, 또한 공통전압(Vcom)을 생성하는 공통 전원공급부(미도시)를 포함하고 있다.

특히, 본 발명의 실시예에 따른 전원 공급부(150)는 비정상 전원오프가 발생하면, 타이밍 제어부(110)로부터 비정상 전원오프에 대한 검출신호(apo_det)을 수신하고, 이에 대응하여 공통 전압공급부를 통해 공통전압(Vcom)을 소정전위 이하로 낮춤으로서 액정패널(100)의 각 스위칭 소자(T)에 전원 오프에 따른 게이트 고전압(VGH)이 인가되지 않더라도 스위칭 소자(T)가 도통될 수 있는 게이트-소스전압(Vgs)이 확보 되도록 한다.

여기서, 공통전압(Vcom)은 적어도 AVEE전압(AVEE)과 같거나 낮은 전위로 천이되도록 제어하게 된다.

즉, 본 발명의 실시예에 따른 액정표시장치는 비정상 전원오프 시, 스위칭 소자(T)의 게이트에 접지전압이 인가되도록 설정하고, , 소스와 연결된 화소전극에 대향하는 공통전극에 적어도 AVEE전압과 같거나 낮은 전압을 인가함으로써, 스위칭 소자(T)의 턴-온상태를 유지하는 게이트-소스 전압(Vgs)이 인가됨에 따라 데이터 배선(DL)을 통해 잔류 전하를 방전할 수 있다.

따라서, 종래 비정상 전원오프시 모든 스위칭 소자(T)를 턴-온 하기 위해 게이트 구동부(120)에 구비되는 복수의 박막트랜지스터(도 1의 TA1, TA2, TA3)가 생략됨에 따라, 게이트 구동부(120)의 소자 개수를 줄여 네로우 베젤(narrow bezel)을 구현하는 데 용이한 효과가 있다.

이하, 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치에 포함되는 게이트 구동부를 설명한다. 이하의 설명에서 n은 현재 스테이지에 대응되는 신호를 가리키며, n-1, n+1은 각각 이전단 스테이지 및 다음단 스테이지에 대응되는 신호를 가리킨다.

도 5는 본 발명의 실시예에 따른 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이다.

도 5를 참조하면, 본 발명의 게이트 구동부는 복수의 스테이지로 구성되며, 각 스테이지는, 게이트 구동신호(Gout(n))의 출력방향을 결정하는 포워드 트랜지스터(Tf) 및 리버스 트랜지스터(Tr)와, 제n 클록신호(CLK(n)) 및 다음단 스테이지의 출력신호(NEXT(n+1))에 따라 풀-업 트랜지스터(TPU) 및 풀-다운 트랜지스터(TPD)의 턴-온/오프를 제어하는 복수의 제1 내지 제7 트랜지스터(T1 ~ T7)와, 캐패시터(CF, CQ, CQB)와, 게이트 구동신호(Gout(n))의 전위를 결정하는 풀-업 트랜지스터(TPU) 및 풀-다운 트랜지스터(TPD)와, 이전단 스테이지의 출력을 결정하는 제1 출력 트랜지스터(TO1) 및 제2 출력 트랜지스터(TO2)를 포함한다.

포워드 트랜지스터(Tf) 및 리버스 트랜지스터(Tr)는 각각 이전단 스테이지 출력신호(NEXT(n-1)) 및 다음단 스테이지 출력신호(NEXT(n+1))를 인가받으며, 포워드 신호(FWD) 및 리버스 신호(REV)에 대응하여 ST신호(ST)를 제1 및 제2 트랜지스터(T1, T2)에 인가함으로서 Q노드(Q)를 고전위로 충전한다.

따라서, 순방향 즉, 액정패널의 상부에서 하부방향으로 게이트 구동부가 구동되도록 설정될 경우 고전위의 포워드 신호(FWD)가 인가되고, 역방향인 액정패널의 하부에서 상부방향으로 게이트 구동부가 구동되도록 설정될 경우 고전위의 리버스 신호(REV)가 인가되게 된다.

제1 트랜지스터(T1)는 게이트에 ST신호(ST)가 인가되고, 드레인에 게이트 고전압(VGH)이 인가되며, 소스가 제5 트랜지스터(T5)의 드레인에 연결된다. 이에 따라, 고전위의 ST신호(ST)가 인가될 때, 제5 트랜지스터(T5)를 통해 Q노드(Q)를 고전위로 충전한다.

제2 트랜지스터(T2)는 게이트에 ST신호(ST)가 인가되고, 드레인이 제6 트랜지스터(T6)의 게이트에 연결되며, 소스에 게이트 저전압(VGL)이 인가된다. 이에 따라, 고전위의 ST신호(ST)가 인가될 때, 제6 트랜지스터(T6)를 턴-오프한다.

제3 트랜지스터(T3)는 게이트에 ST신호(ST)가 인가되고, 드레인이 QB노드(QB)에 연결되며, 소스에 게이트 저전압(VGL)이 인가된다. 이에 따라, 가 고전위의 ST신호(ST)가 인가될 때 QB노드(QB)를 저전위로 방전한다.

제4 트랜지스터(T4)는 게이트와 드레인에 동일한 제n 클록신호(CLK(n))가 인가됨에 따라 다이오드 커넥션(diode connection)구조를 가지며, 소스가 제6 트랜지스터(T6)의 게이트 및 제2 트랜지스터(T2)의 드레인에 연결되어 있다. 이에 따라, 해당 스테이지에 대한 고전위의 제n 클록신호(CLK(n))가 인가될 때 제6 트랜지스터를 턴-온시키되, 제2 트랜지스터(T2)가 턴-온되는 시점까지 제6 트랜지스터(T6)의 턴-온상태가 유지되도록 한다. 여기서, 고전위의 제n 클록신호(CLK(n))는 전위가 게이트 고전압(VGH)과 동일하게 설정될 수 있다.

제5 트랜지스터(T5)는 게이트에 게이트 고전압(VGH)이 인가되고, 드레인이 제1 트랜지스터(T1)의 소스와 연결되며, 소스에 Q노드(Q)가 연결된다. 이에 따라, 제5 트랜지스터(T5)는 항상 턴-온 상태를 유지하게 되며, 제1 트랜지스터(T1)를 통해 인가되는 전압을 Q노드(Q)에 충전하는 기능을 수행한다.

제6 트랜지스터(T6)는 게이트가 제2 트랜지스터(T2)의 드레인 및 제4 트랜지스터(T4)의 소스사이에 연결되고, 드레인에 제n+1 클록신호(CLK(n+1))가 인가되며, 소스가 제8 트랜지스터(T8)와 연결된다. 이에 따라, 제6 트랜지스터(T6)는 제2 트랜지스터(T2)가 턴-오프인 상태에서 도통되며, 제8 트랜지스터(T8)에 고전위의 제n+1 클록신호(CLK(n+1))을 인가한다.

제7 트랜지스터(T7)는 게이트가 QB노드(QB)에 연결되고, 드레인이 제1 트랜지스터(T1)의 소스에 연결되며, 소스에 게이트 저전압(VGL)이 인가된다. 이에 따라, 제7 트랜지스터(T7)는 QB노드(QB)가 고전위로 충전될 때, Q노드(Q)를 방전시키는 기능을 수행한다.

제8 트랜지스터(T8)는 게이트에 제n+1 클록신호(CLK(n+1))가 인가되고, 드레인이 제6 트랜지스터(T6)의 소스에 연결되며, 소스가 QB노드(QB)에 연결된다. 이에 따라, 고전위의 제n+1 클록신호(CLK(n+1))가 인가되면, 제6 트랜지스터(T6)를 통해 인가되는 전압을 QB노드(QB)에 충전한다. 이때, 제6 트랜지스터(T6)로부터 인가되는 전압은 제n+1 클록신호(CLK(n+1))에 문턱전압(Vth)을 감한 전압이므로, 제8 트랜지스터(T8)는 실질적으로 다이오드와 같이 동작하게 된다.

제1 출력 트랜지스터(TO1)는 게이트가 Q노드(Q)에 연결되고, 드레인에 제n 클록신호(CLK(n))가 인가되며, 소스가 다음 스테이지의 출력신호(NEXT(n))단에 연결된다. 또한, 제2 출력 트랜지스터(T02)는 게이트가 QB노드(QB)에 연결되고, 드레인이 다음단 스테이지의 출력신호(NEXT(n))단에 연결되며, 소스에 게이트 저전압(VGL)이 인가된다. 여기서, 제n 클록신호(CLK(n))의 전위는 게이트 고전압(VGH)과 동일하므로, 이에 따라 제1 및 제2 출력 트랜지스터(TO1, TO2)는 Q노드(Q) 및 QB노드(QB)의 전위에 따라 교번으로 게이트 고전압(VGH) 및 게이트 저전압(VGL)에 대응하는 출력신호(NEXT(n))를 출력하게 된다. 이러한 출력신호(NEXT(n))는 다음단 스테이지의 개시신호로 이용된다.

풀-업 트랜지스터(TPU)는 게이트가 Q노드(Q)에 연결되고, 드레인에 제n 클록신호(CLK(n))가 인가되며, 소스가 게이트 구동신호(Gout(n))단에 연결된다. 또한, 풀-다운 출력 트랜지스터(TPD)는 게이트가 QB노드(QB)에 연결되고, 드레인이 게이트 구동신호(Gout(n))단에 연결되며, 소스에 게이트 저전압(VGL)이 인가된다. 이에 따라, 풀-업 트랜지스터 및 풀-다운 트랜지스터(TPU, TPD)는 Q노드(Q) 및 QB노드(QB)의 전위에 따라 교번으로 게이트 고전압(VGH) 및 게이트 전(VGL)에 대응하는 게이트 구동신호(Gout(n))를 출력하게 된다.

이하, 도면을 참조하여 비정상 전원오프시, 본원발명의 게이트 구동부의 구동방법 및 이에 따른 액정패널에서의 잔류 전하 방전형태를 설명한다.

도 6은 본 발명의 실시예에 따른 비정상 전원 오프시 액정표시장치에 인가되는 신호 중 일부의 파형을 나타내는 도면이고, 도 7은 게이트 구동부의 동작에 따른 액정패널의 일 화소에 대한 구동형태를 나타낸 도면이다.

도 6 및 도 7을 참조하면, 정상 구동시 액정표시장치는 0V ~ 5.0V 혹은 -0V ~ -5.0V 정도의 VDD 전압(VDD)이 인가되며, 이를 통해 0 V ~ -0.5 V 정도의 공통전압(VCOM)이 일정하게 액정패널에 인가된다.

그리고, 각 데이터 배선으로는 양전압 및 음전압의 데이터 신호(S1~S2400)가 해당 배선의 극성에 맞추어 출력되며(800 채널의 경우), 먹스 구동부의 제어신호(MUXs)도 채널과 각 데이터 배선이 적절하게 매칭되도록 고전압 및 저전압이 스윙하도록 출력된다. 또한, 게이트 배선의 시작시점에서 게이트 구동부의 개시신호(VST)도 1 프레임마다 한번씩 고전압으로 출력되며, 클록신호(CLK) 또한 게이트 구동부의 각 스테이지마다 적절하게 스윙하는 형태로 출력된다.

정상 구동 중, 배터리의 분리 등 임의로 액정표시장치가 전원공급장치와 분리되면, 그 시점으로부터 VDD전압(VDD)의 전위가 접지전압(GND) 전위로 떨어지게 되며, 이에 근거하여 타이밍 제어부에 내장된 비정상 전원 오프 제어회로는 VDD전압(VDD)의 전위가 떨어지는 것을 검출함으로서 현재 비정상 전원 오프 상태임을 감지(Detecting Abnormal Power-off)하게 된다.

비정상 전원오프 상태가 되면, 데이터 배선으로부터 인가되는 신호는 접지전압(GND)으로 전위가 변하고, 먹스 구동부의 제어신호(MUXs)는 모든 데이터 배선이 채널과 연결되어야 하므로 게이트 고전압(VGH)으로 출력되도록 제어하여 모든 먹스 트랜지스터(TMUX)를 턴-온시킨다. 이후, 서서히 접지전압(GND)으로 방전되게 된다. 또한, 게이트 구동부의 개시신호(VST) 및 클록신호(CLK)는 게이트 저전압(VGL)으로 낮아졌다 서서히 접지전압(GND)으로 방전되게 된다.

이때, 비정상 전원 오프 제어회로는 검출 시점에서 공통전압(VCOM)의 전위를 AVEE전압(AVEE)의 전위로 제어하고, 게이트 저전압(VGL)은 접지전압(GND) 전위로 제어하게 된다.

즉, 액정패널의 각 화소(PX)의 스위칭 소자(T)의 게이트에 인가되는 전압을 0 V로 제어하고, 공통전극에 인가되는 전압을 - 5 V 로 제어함으로서 액정캐패시터(lc) 전위가 낮아짐에 따라 스위칭 소자(T)를 턴-온 상태로 만들어서 소스방향으로 잔류 전하를 방전시키게 된다.

이에 따라, 본 발명의 액정표시장치는 게이트 구동부에 별도의 APO 회로를 구비하지 않고, 액정패널의 공통전압 전위를 낮춤으로서 잔류 전하를 방전할 수 있다.

한편, 전술한 실시예에 따른 액정표시장치의 게이트 구동부는 현재 고전위 게이트 구동신호를 출력중인 스테이지는 Q노드(Q)가 고전위로 충전되어 있어 게이트 구동신호의 전위가 접지전압(GND)으로 천이되지 않아 오작동이 발생할 수 있다. 이하, 도면을 참조하여 상기의 문제점을 개선한 본 발명의 다른 형태의 실시예를 설명한다.

도 8은 본 발명의 다른 형태의 실시예에 따른 액정표시장치의 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이고, 도 9는 비정상 전원 오프시 도 8의 게이트 구동부를 포함하는 액정표시장치에 인가되는 신호 중 일부의 파형을 나타내는 도면이다. 이하의 설명에서는 상기 설명된 실시예와 동일한 부분에 대해서는 개략적으로 설명한다.

도 8 및 도 9를 참조하면, 본 발명의 다른 형태의 실시예에 따른 게이트 구동부는, 게이트 구동신호(Gout(n))의 출력방향을 결정하는 포워드 트랜지스터(Tf) 및 리버스 트랜지스터(Tr)와, 제n 클록신호(CLK(n)) 및 다음단 스테이지의 출력신호(NEXT(n+1))에 따라 풀-업 트랜지스터(TPU) 및 풀-다운 트랜지스터(TPD)의 턴-온/오프를 제어하는 복수의 제1 내지 제7 트랜지스터(T1 ~ T7)와, 캐패시터(CF, CQ, CQB)와, 초기화신호(Init)에 따라 Q노드(Q)를 방전시키는 초기화 트랜지스터(Tinit)와, 게이트 구동신호(Gout(n))의 전위를 결정하는 풀-업 트랜지스터(TPU) 및 풀-다운 트랜지스터(TPD)와, 이전단 스테이지의 출력을 결정하는 제1 출력 트랜지스터(TO1) 및 제2 출력 트랜지스터(TO2)를 포함한다.

여기서, 포워드 트랜지스터(Tf) 및 리버스 트랜지스터(Tr)와, 제1 내지 제8 박막트랜지스터(T1 ~ T8)와, 풀-업 트랜지스터(TPU) 및 풀-다운 트랜지스터(TPD), 그리고, 제1 출력 트랜지스터(TO1) 및 제2 출력 트랜지스터(TO2)의 연결구조 및 기능은 상기의 실시예와 동일하다. 다만, Q노드(Q) 및 게이트 저전압(VGL) 사이에 구비되어 비정상 전원오프 시 Q노드(Q)의 전위를 낮추는 초기화 트랜지스터(Tinit)가 더 구비되는 차이점이 있다.

상기 초기화 트랜지스터(Tinit)는 게이트에 초기화 신호(Init)가 인가되고 드레인이 Q노드(Q)가 연결되며, 소스에 게이트 저전압(VGL)이 인가된다. 여기서, 초기화 신호(Init)는 비정상 전원 오프 제어회로가 비정상 전원 오프 상태임을 감지(Detecting Abnormal Power-off)하면, 일정 시간동안만 (하나의 게이트 배선(1 LINE) 또는 몇 개의 게이트 배선(2~10 LINE)이 출력되는 기간) 게이트 고전압(VGH)의 전위로 출력되는 신호이다. 이에 따라 초기화 트랜지스터(Tinit)는 초기화 신호(Init)에 의해 턴-온되어 게이트 구동부의 각 스테이지에 대하여 현재 고전위의 게이트 구동신호를 출력하는 스테이지의 Q노드(Q)의 전위를 게이트 저전압(VGL)으로 방전하는 역할을 하게 된다.

따라서, 본 발명의 다른 실시예에 따른 액정표시장치의 게이트 구동부는 비정상 전원-오프 상태에서 모든 스테이지의 Q노드(Q)가 방전상태이므로 보다 안정적으로 구동되는 장점이 있다.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.

100 : 액정패널 110 : 타이밍 제어부
120 : 게이트 구동부 130 : 데이터 구동부
140 : 먹스 구동부 150 : 전압 구동부
GL : 게이트 배선 DL : 데이터 배선
CH : 채널 GCS : 게이트 제어신호
DCS : 데이터 제어신호 MCS : 먹스 제어신호
RGB : 영상신호 Vgamma : 감마전압
Vcom : 공통전압 T : 박막트랜지스터

Claims

복수의 게이트 배선 및 데이터 배선이 교차 형성되고, 교차지점에 화소가 정의된 액정패널;
상기 게이트 배선에 게이트 구동신호를 인가하는 게이트 구동부;
상기 데이터 배선에 감마전압을 이용하여 생성된 데이터 신호를 인가하는 데이터 구동부;
외부전압에 대응하여 복수의 구동전압을 생성하 상기 액정패널에 공통전압을 공급하는 공통전압 공급부를 포함하는 전원공급부; 및
상기 게이트 구동부 및 데이터 구동부에 제어신호를 인가하고, 비정상 전원-오프 검출회로를 포함하는 타이밍 제어부를 포함하고,
상기 화소는 스위칭 소자 및 화소전극과 공통전극으로 구성되는 액정커패시터를 포함하고,
상기 비정상 전원-오프 검출회로는 비정상 전원-오프 발생시 상기 공통전극에 인가되는 상기 공통전압을 일정치 이하로 낮추고, 상기 스위칭 소자의 게이트에 접지전압을 인가하여, 상기 스위칭 소자가 도통될 수 있는 게이트-소스전압을 확보함으로써, 상기 액정커패시터에 잔류된 전하는 방전되는, 액정표시장치.
제 1 항에 있어서,
상기 구동전압은,
상기 공통전압의 생성기준이 되는 VDD전압;
상기 감마전압의 포지티브 전위의 생성기준이 되는 AVDD 전압 및;
상기 감마전압의 네가티브 전위의 생성 기준이 되는 AVEE 전압
을 포함하는 것을 특징으로 하는 액정표시장치.
제 2 항에 있어서,
상기 비정상 전원-오프 검출회로는,
비정상 전원-오프시, 상기 공통전압을 상기 AVEE 전압 전위로 천이시키는 것을 특징으로 하는 액정표시장치.
제 2 항에 있어서,
상기 비정상 전원-오프 검출회로는,
상기 VDD 전압의 전위 변동에 대응하여 비정상 전원-오프 발생을 판단하는 것을 특징으로 하는 액정표시장치.
제 2 항에 있어서,
상기 게이트 구동부는,
각각 Q노드 및 QB노드를 포함하는 복수의 스테이지를 포함하고,
어느 하나의 스테이지는,
게이트에 ST신호가 인가되고, 드레인에 게이트 고전압이 인가되는 제1 트랜지스터;
게이트에 상기 ST신호가 인가되고, 소스에 게이트 저전압이 인가되는 제2 트랜지스터;
게이트에 상기 ST신호가 인가되고, 드레인이 상기 QB노드에 연결되며, 소스에 게이트 저전압이 인가되는 제3 트랜지스터;
게이트와 드레인에 제n(n은 자연수) 클록신호가 인가되고, 소스가 상기 제2 트랜지스터의 드레인에 연결되는 제4 트랜지스터;
게이트에 게이트 고전압이 인가되고, 드레인이 상기 제1 트랜지스터의 소스와 연결되며, 소스에 상기 Q노드가 연결되는 제5 트랜지스터;
게이트가 상기 제2 트랜지스터의 드레인 및 제4 트랜지스터의 소스사이에 연결되고, 드레인에 제n+1 클록신호가 인가되는 제6 트랜지스터;
게이트가 상기 QB노드에 연결되고, 드레인이 상기 제1 트랜지스터의 소스에 연결되며, 소스에 게이트 저전압이 인가되는 제7 트랜지스터;
게이트에 상기 제n+1 클록신호가 인가되고, 드레인이 상기 제6 트랜지스터의 소스에 연결되며, 소스가 QB노드에 연결되는 제8 트랜지스터;
게이트가 상기 Q노드에 연결되고, 드레인에 상기 제n 클록신호가 인가되며, 소스가 다음단 스테이지에 연결되는 제1 출력 트랜지스터;
게이트가 상기 QB노드에 연결되고, 드레인이 다음단 스테이지에 연결되며, 소스에 게이트 저전압이 인가되는 제2 출력 트랜지스터;
게이트가 상기 Q노드에 연결되고, 드레인에 상기 제n 클록신호가 인가되며, 소스를 통해 게이트 구동신호를 출력하는 풀-업 트랜지스터; 및
게이트가 상기 QB노드에 연결되고, 드레인을 통해 게이트 구동신호를 출력하며, 소스에 게이트 저전압이 인가되는 풀-다운 트랜지스터
를 포함하는 것을 특징으로 하는 액정표시장치.
제 5 항에 있어서,
상기 게이트 구동부는,
이전단 스테이지의 출력신호를 인가받고, 포워드 신호에 대응하여 상기 ST신호를 출력함으로서, 각 스테이지를 순방향으로 구동시키는 포워드 트랜지스터; 및
다음단 스테이지의 출력신호를 인가받고, 리버스 신호에 대응하여 상기 ST신호를 출력함으로서, 각 스테이지를 역방향으로 구동시키는 리버스 트랜지스터
를 더 포함하는 것을 특징으로 하는 액정표시장치.
제 5 항에 있어서,
게이트에 초기화 신호가 인가되고, 드레인이 상기 Q노드와 연결되며, 소스에 상기 게이트 저전압이 인가되는 초기화 트랜지스터
를 더 포함하는 것을 특징으로 하는 액정표시장치.
제 5 항 및 제 7 항 중, 선택되는 어느 하나의 항에 있어서,
상기 제n 클록신호는, 비정상 전원-오프시 게이트 저전압 전위로 천이되는 것을 특징으로 하는 액정표시장치.
제 5 항 및 제 7 항 중, 선택되는 어느 하나의 항에 있어서,
상기 게이트 저전압은, 비정상 전원-오프시 접지전압 전위로 천이되는 것을 특징으로 하는 액정표시장치.
제 7 항에 있어서,
상기 초기화 신호는 비정상 전원-오프시 1 또는 2 게이트 배선의 구동기간동안 상기 게이트 고전압 전위로 천이되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 데이터 배선은, 비정상 전원-오프시 전위가 접지전압 전위로 천이되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 데이터 구동부는, 상기 데이터 배선보다 개수가 적은 복수의 채널을 구비하고,
상기 채널과 상기 데이터 배선 사이에 연결되어, 상기 채널을 교번으로 모든 데이터 배선과 연결하는 먹스부
를 더 포함하는 하는 액정표시장치.
제 12 항에 있어서,
상기 비정상 전원-오프 검출회로는,
비정상 전원 오프 발생시, 상기 먹스부의 제어신호를 게이트 고전압 전위로 천이시키는 것을 특징으로 하는 액정표시장치.