KR101640448B1 - 디지털-아날로그 변환 회로 및 이를 포함하는 컬럼 드라이버 - Google Patents

디지털-아날로그 변환 회로 및 이를 포함하는 컬럼 드라이버 Download PDF

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Abstract

디지털-아날로그 변환 회로 및 이를 포함하는 컬럼 드라이버가 개시된다. 본 발명의 실시예에 따른 디지털-아날로그 변환 회로에서는, 디지털-아날로그 변환 동작을 수행할 수 있는 버퍼 증폭기가 전체 M 비트의 디지털 데이터 중 하위 (M-N) 비트의 디지털 데이터에 대해 디지털-아날로그 변환을 수행할 수 있다. 또한, 본 발명의 실시예에 따른 버퍼 증폭기는 상기 하위 (M-N) 비트의 디지털 데이터에 기초하여 두 개의 입력단들에 공급되는 바이어스 전류를 조절함으로써, 적은 수의 트랜지스터를 이용하여 정확한 디지털-아날로그 변환 동작이 가능하다.

Description

디지털-아날로그 변환 회로 및 이를 포함하는 컬럼 드라이버{Digital-analog conversion circuit and column driver having the same}
본 발명에 따른 실시예는 신호 변환 기술에 관한 것으로서, 보다 구체적으로 디지털-아날로그 변환 기능을 구비한 버퍼 증폭기를 구현함에 있어 버퍼 증폭기의 면적을 최소로 하고 선형성을 개선할 수 있도록 입력단의 바이어스 전류를 조절할 수 있는 디지털-아날로그 변환 회로 및 이를 포함하는 컬럼 드라이버에 관한 것이다.
평판 디스플레이(FDP; Flat Panel Display)에서 표현하고자 하는 색의 계조(gray level)는 계속해서 증가하고 있으며, 이것은 디지털-아날로그 변환 회로(digital-analog conversion circuit)의 사이즈를 증가시키고 결국은 컬럼 드라이버 IC(column driver IC)의 면적을 증가시키게 된다.
또한, HD(high definition)급 이상의 화질을 위한 해상도도 증가하고 있기 때문에, 이것 또한 상기 컬럼 드라이버 IC의 면적을 증가시키는 큰 요인이 될 수 있다.
상기 컬럼 드라이버 IC의 면적 증가는 생산 비용의 증가와 직접적으로 관련 될 수 있고, 따라서 상기 컬럼 드라이버 IC의 면적을 최소로 할 수 있는 구조의 개발이 시급한 상황이다.
최근에는 디지털-아날로그 변환 기능을 갖는 버퍼 증폭기를 이용하여 디지털-아날로그 변환을 수행하는 기술이 개발/연구되고 있지만, 종래에는 상기 버퍼 증폭기가 담당해야하는 비트 수가 1비트씩 늘어날 때마다 상기 버퍼 증폭기의 입력단에서 필요로 하는 트랜지스터의 개수가 2배씩 증가하기 때문에 상기 컬럼 드라이버 IC의 소형화에 부적합하다는 문제점이 있다.
본 발명은 상기의 문제점을 해결하고자 안출된 것으로서, 본 발명에 따른 실시예의 목적은 버퍼 증폭기가 4∼5 비트 이상의 많은 하위 비트들을 디지털-아날로그 변환하더라도 면적의 증가를 최소화할 수 있는 디지털-아날로그 변환 회로 및 이를 포함하는 컬럼 드라이버를 제공하는 것이다.
상기의 과제를 해결하기 위한 디지털-아날로그 변환 회로는, M(M은 자연수)비트 디지털 데이터 중에서 상위 N(N은 자연수, N<M)비트들에 기초하여 다수의 아날로그 전압들 중에서 인접하는 두 개의 아날로그 전압들을 출력하기 위한 디지털-아날로그 변환기; 및 상기 인접하는 두 개의 아날로그 전압들을 수신하기 위한 두 개의 입력단들을 포함하고, 상기 M비트 디지털 데이터 중에서 하위 (M-N)비트들에 기초하여 상기 두 개의 입력단들 각각에 흐르는 전류를 조절하여 전류 오프셋을 발생시키기 위한 버퍼 증폭기를 포함할 수 있다.
상기 버퍼 증폭기는, 상기 인접하는 두 개의 아날로그 전압들의 전압 차이를 상기 하위 (M-N)비트들에 기초한 수만큼 다수의 전압들로 분할하고, 상기 하위 (M-N)비트들에 기초하여 분할된 상기 다수의 전압들 중에서 어느 하나의 전압을 출력 전압으로서 출력할 수 있다.
상기 두 개의 입력단들 각각에 흐르는 상기 전류의 합은 일정할 수 있다.
상기의 과제를 해결하기 위한 디지털-아날로그 변환 회로는, M(M은 자연수)비트 디지털 데이터 중에서 상위 N(N은 자연수, N<M)비트들에 기초하여 다수의 아날로그 전압들 중에서 인접하는 두 개의 아날로그 전압들을 출력하기 위한 디지털-아날로그 변환기; 및 상기 두 개의 아날로그 전압들 및 상기 M비트 디지털 데이터 중에서 하위 (M-N)비트들에 기초하여, 상기 디지털 비트들에 상응하는 아날로그 데이터를 출력하기 위한 버퍼 앰프를 포함하고, 상기 버퍼 앰프는, 상기 인접하는 두 개의 아날로그 전압들을 각각 수신하기 위한 두 개의 입력단들; 및 상기 두 개의 입력단들 각각에 흐르는 전류들을 상기 하위 (M-N)비트들에 기초하여 생성하기 위한 전류 디지털-아날로그 변환기를 포함할 수 있다.
상기 전류 디지털-아날로그 변환기는, 일정한 크기의 바이어스 전류를 연속적으로 절반으로 나누기 위한 다수의 전류 디바이더들을 포함하고, 상기 다수의 전류 디바이더 각각에서 출력되는 전류는 상기 하위 (M-N)비트들 중 어느 하나의 비트 값에 기초하여 상기 두 개의 입력단들에 흐르는 상기 전류들 중 어느 하나에 합산될 수 있다.
상기 버퍼 앰프는, 상기 인접하는 두 개의 아날로그 전압들의 전압 차이를 상기 하위 (M-N)비트들에 기초한 수만큼 다수의 전압들로 분할하고, 상기 두 개의 입력단들에 흐르는 전류들 각각에 기초하여 분할된 상기 다수의 전압들 중에서 어느 하나의 전압을 출력 전압으로서 출력할 수 있다.
상기의 과제를 해결하기 위한 컬럼 드라이버는, M(M은 자연수)비트 디지털 데이터를 픽셀에 표시되는 계조에 상응하는 아날로그 데이터로 변환하여 변환된 상기 아날로그 데이터를 출력하기 위한 디지털-아날로그 변환 회로; 및 상기 디지털-아날로그 변환 회로에서 출력된 상기 아날로그 데이터를 상기 픽셀에 공급하기 위한 스위칭 회로를 포함하고, 상기 디지털-아날로그 변환 회로는, 상기 M비트 디지털 데이터 중에서 상위 N(N은 자연수, N<M)비트들에 기초하여 다수의 아날로그 전압들 중에서 인접하는 두 개의 아날로그 전압들을 출력하기 위한 디지털-아날로그 변환기; 및 상기 인접하는 두 개의 아날로그 전압들을 수신하기 위한 두 개의 입력단들을 포함하고, 상기 M비트 디지털 데이터 중에서 하위 (M-N)비트들에 기초하여 상기 두 개의 입력단들 각각에 흐르는 전류를 조절하여 전류 오프셋을 발생시키기 위한 버퍼 증폭기를 포함할 수 있다.
상기 버퍼 증폭기는, 상기 인접하는 두 개의 아날로그 전압들의 전압 차이를 상기 하위 (M-N)비트들에 기초한 수만큼 다수의 전압들로 분할하고, 상기 하위 (M-N)비트들에 기초하여 분할된 상기 다수의 전압들 중에서 어느 하나의 전압을 출력 전압으로서 출력할 수 있다.
본 발명의 실시예에 따른 디지털-아날로그 변환 회로는, 하위 비트 데이터에 기초하여 가변되는 바이어스 전류에 기초하여 디지털-아날로그 변환 동작을 수행함으로써, 버퍼 증폭기의 면적을 최소로 할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조해야만 한다.
이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 이해하고 실시할 수 있도록 본 발명의 바람직한 실시예를 상세히 설명하도록 한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
디스플레이 패널(display panel)은 디스플레이 드라이버 IC에 의해 구동될 수 있다. 상기 디스플레이 드라이버 IC는 컬럼 드라이버 IC 및 로우 드라이버 IC(row driver IC)를 포함할 수 있다. 상기 로우 드라이버 IC에 의해 디스플레이 패널에 포함된 픽셀의 행들이 순차적으로 선택될 수 있고, 상기 컬럼 드라이버 IC에 의해 각 픽셀에 표현되는 계조(gray level)에 상응하는 전압 또는 전류가 각 픽셀에 공급될 수 있다. 또한, 상기 컬럼 드라이버 IC 및 로우 드라이버 IC의 신호들은 타이밍 컨트롤러(timing controller)에 의해 제어될 수 있다.
도 1은 본 발명의 실시예에 따른 컬럼 드라이버의 개략적인 블록도이다.
본 발명의 실시예에 따른 컬럼 드라이버는, 쉬프트 레지스터(Shift Register, 10), 샘플 래치 회로(Sample Latch, 20), 홀딩 래치 회로(Holding Latch, 30), 다수의 디지털-아날로그 변환기들(40-1,40-2,...40-S), 다수의 버퍼 증폭기들(50), 및 연결 컨트롤러(Connection Controller, 60)를 포함할 수 있다.
또는, 실시예에 따라, 상기 컬럼 드라이버는 다수의 감마 기준 전압들을 생성하기 위한 감마 기준 전압 발생기(70)를 더 포함할 수 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 컬럼 드라이버 및 이를 포함하는 디스플레이 장치는, M(M은 자연수) 비트의 데이터가 각 픽셀에 공급되고 이 중에서 N 비트(N은 자연수, N<M)의 데이터는 상기 디지털-아날로그 변환기(40)에 의해서 디지털-아날로그 변환 동작이 수행되고, 나머지 (M-N) 비트의 데이터는 상기 디지털 아날로그 변환기(40)에서 출력된 데이터를 이용하여 상기 버퍼 증폭 기(50)에 의해서 디지털-아날로그 변환 동작이 수행되는 것으로 예시한다.
실시예에 따라, 상기 디지털 아날로그 변환기(40)는 상기 M 비트의 디지털 데이터 중 상위 N 비트(MBS N bits)의 디지털 데이터를 아날로그 데이터로 변환할 수 있고, 상기 버퍼 증폭기(50)는 상기 M 비트의 디지털 데이터 중 하위 (M-N) 비트(LSB (M-N) bits)의 디지털 데이터를 아날로그 데이터로 변환할 수 있다.
상기 쉬프트 레지스터(10)는, 라인 타임(line time)의 시작 부분에 트리거링(triggering)되는 신호(STP) 및 클록(CLK)에 응답하여 다수의 래치 신호들(CLK_L)을 상기 샘플 래치 회로(20)에 순차적으로 출력할 수 있다.
상기 샘플 래치 회로(20)는 RGB 디지털 데이터(DATA)를 수신하고, 상기 쉬프트 레지스터(10)에서 출력되는 상기 래치 신호들(CLK_L)에 응답하여 수신된 상기 데이터(DATA)를 래치할 수 있다.
상기 홀딩 래치 회로(30)는 상기 샘플 래치 회로(20)에서 출력된 데이터를 수신하고, 외부의 제어 신호(LOAD)에 응답하여 수신된 상기 데이터를 각 채널에 동시에 출력할 수 있다.
상기 디지털-아날로그 변환기들(40-1,40-2,...40-S) 각각은 각 채널(ch 1,ch 2,...ch S)에 상응하는 M 비트의 디지털 데이터 중 상위 N 비트의 디지털 데이터를 아날로그 데이터로 변환할 수 있다.
보다 구체적으로, 상기 각 디지털-아날로그 변환기(40-1,40-2,...40-S)는 상기 감마 기준 전압 발생기(70)에서 출력되는 (2N+1)개의 아날로그 전압들을 수신하 여, 수신된 (2N+1)개의 아날로그 전압들 중 상기 N 비트의 디지털 데이터에 상응하는 두 개의 감마 기준 전압들(예컨대, VH 및 VL)을 출력할 수 있다.
상기 감마 기준 전압 발생기(70)는 저항열(registor string)을 이용하여 상기 (2N+1)개의 아날로그 전압들을 생성할 수 있으며, 실시예에 따라 상기 저항열은 상기 컬럼 드라이버당 한 개씩 포함될 수 있다.
또한, 실시예에 따라, 상기 디지털-아날로그 변환기(40)가 비선형 특징을 갖는 경우에 있어서, 상기 감마 기준 전압 발생기(70)는 출력되는 전압을 상기 디지털 아날로그 변환기(40)의 비선형 특성에 맞추어 주기 위하여 감마 수정 전압들(Gammma Correction Voltages)을 수신할 수도 있다.
실시예에 따라, 상기 각 아날로그-디지털 변환기(40-1,40-2,...40-S)는 각 채널(ch 1, ch 2,...ch S) 당 하나씩 포함될 수 있다.
상기 다수의 버퍼 증폭기들(50-1,50-2,...50-S) 각각은 상기 각 디지털-아날로그 변환기(40-1,40-2,...40-S)로부터 출력된 두 개의 감마 기준 전압들(VH 및 VL)을 수신하고, 상기 두 개의 감마 기준 전압들(VH 및 VL)의 전압 사이를 2(M-N) 등분한 전압 중 어느 하나의 전압을 출력할 수 있다. 상기 각 버퍼 증폭기(50-1,50-2,...50-S)의 내부 구성 및 동작 원리에 대해서는 도 2 내지 도 5에서 상술하기로 한다.
각 버퍼 증폭기(50-1,50-2,...50-S)에서 출력되는 아날로그 전압들은 각 채 널(ch 1,ch 2...ch S)에 전달되어 디스플레이를 위한 계조를 표현하는데 사용될 수 있고, 1회의 수평 라인 주기가 경과되면 외부 제어 신호(Output Control)에 응답하여 상기 연결 컨트롤러(60)에 의해서 각 버퍼 증폭기(50-1,50-2,...50-S)와 각 채널(ch 1,ch 2...ch S)과의 연결 관계가 제어될 수 있다.
보다 구체적으로, 기수 번째 컬럼에 포함된 버퍼 증폭기(예컨대, 50-1)는 제1 채널(예컨대, ch 1)에 표현하고자 하는 계조에 상응하는 전압 또는 전류를 공급할 수 있으며, 1회의 수평 기간이 경과된 이후에는 제2 채널(예컨대, ch 2)에 표현하고자 하는 계조에 상응하는 전압 또는 전류를 공급할 수 있다.
즉, 상기 연결 컨트롤러(60)는 상기 각 버퍼 증폭기(50-1,50-2,...50-S)와 상기 각 채널(ch 1,ch 2...ch S)이 크로스 연결(cross-connected)되도록 제어할 수 있다. 또는 실시예에 따라서, 1회의 수평 라인 주기가 경과되면, 소정의 등화기(Equalizer, 미도시)에 의해 각 채널(ch 1,ch 2...ch S)의 등화(Equalization) 동작이 수행될 수 있다.
상술한 바와 같이, 디지털-아날로그 변환기(40)가 디지털 데이터 중에서 상위 N 비트에 대해서만 변환 동작을 수행하고, 나머지 데이터에 대해서는 버퍼 증폭기(50)가 변환 동작을 수행하기 때문에, 전체적인 디지털-아날로그 변환 회로의 면적을 크게 줄일 수 있는 효과가 있다.
도 2는 본 발명의 실시예에 따른 버퍼 증폭기(50)의 개략적인 블록도이다. 도 2에서는 싱글 레일(single-rail) 형태로 구현된 버퍼 증폭기(50)의 구성을 예시하였다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 버퍼 증폭기(50)는 제1 입력단(54 및 55), 제2 입력단(53 및 56), 및 상기 제1 입력단(54 및 55) 및 상기 제2 입력단(53 및 56)에 각각 바이어스 전류(I1 및 I2)를 공급하기 위한 전류 디지털-아날로그 변환기(current DAC, 51)를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 버퍼 증폭기(50)는, 제1 입력단(54 및 55)에서의 출력 전류 또는 상기 제2 입력단(53 및 56)에서의 출력 전류를 합산하여 출력하기 위한 합산/출력 회로(52)를 더 포함할 수 있다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 버퍼 증폭기(50)는 상기 디지털-아날로그 변환기(40)로부터 출력된 두 개의 감마 기준 전압들(VH 및 VL)을 수신할 수 있다. 제1 기준 감마 전압(예컨대, VH)은 상기 제1 입력단(54 및 55)의 (+)입력으로서 상기 제1 입력단(54 및 55)에 입력될 수 있고, 제2 기준 감마 전압(예컨대, VL)은 상기 제2 입력단(53 및 56)의 (+)입력으로서 상기 제2 입력단(53 및 56)에 입력될 수 있다.
또한, 상기 전류 디지털-아날로그 변환기(51)는, 각 채널에 공급되는 M 비트의 디지털 데이터 중 상기 하위 (M-N) 비트의 디지털 데이터에 기초하여 가변되는 바이어스 전류들(I1 및 I2)을 생성하여 상기 제1 입력단(54 및 55) 또는 상기 제2 입력단(53 및 56)에 각각 공급할 수 있다.
즉, 본 발명의 실시예에 따른 버퍼 증폭기(50)는, 상기 제1 감마 기준 전 압(VH)이 입력되는 제1 입력단(54 및 55)에 공급되는 바이어스 전류(I1)와 상기 제2 감마 기준 전압(VL)이 입력되는 제2 입력단(53 및 56)에 공급되는 바이어스 전류(I2)의 전류 차이에 기초하여 전류 오프셋을 발생시키고, 그 결과 상기 버퍼 증폭기(50)의 출력 전압(VO)은 상기 제1 기준 감마 전압(VH)과 상기 제2 기준 감마 전압(VL) 사이의 전압을 가질 수 있다.
보다, 구체적으로 상기 버퍼 증폭기(50)에 포함된 상기 전류 디지털-아날로그 변환기(51)는, M 비트의 디지털 데이터 중 상기 하위 (M-N) 비트의 디지털 데이터에 기초하여 가변되는 바이어스 전류들(I1 및 I2)을 각각의 입력단에 입력함으로써, 상기 제1 감마 기준 전압(VH)과 상기 제2 감마 기준 전압(VL)의 전압 차이를 2(M-N) 등분한 전압 값 중 어느 하나의 전압을 상기 출력 전압(VO)으로서 출력할 수 있다.
실시예에 따라, 상기 바이어스 전류들(I1 및 I2)의 합은 일정할 수 있으며, 상기 전류 디지털-아날로그 변환기(51)의 구체적인 회로는 도 5에서 상술하기로 한다.
도 3은 본 발명의 실시예에 따른 버퍼 증폭기(50)에 포함된 전류 디지털-아날로그 변환기(51)의 개략적인 개념도이다.
상술한 바와 같이, 본 발명의 실시예에 따른 전류 디지털-아날로그 변환 기(51)는 하위 (M-N) 비트의 디지털 데이터에 기초하여 가변될 수 있는 바이어스 전류들(I1 및 I2)을 출력할 수 있다.
따라서, 본 발명의 실시예에 따른 전류 디지털-아날로그 변환기(51)는 하위 (M-N) 비트의 디지털 데이터에 기초하여 가변될 수 있는 바이어스 전류들(I1 및 I2)을 출력한다는 개념으로서 도 3의 좌측과 같이 도시될 수 있고, 또는 하위 (M-N) 비트의 디지털 데이터에 기초하여 합(IO)이 일정한 두 개의 바이어스 전류들(I1 및 I2)을 출력하는 전류 기반의 디지털-아날로그 변환 동작을 수행한다는 개념으로서 도 3의 우측과 같이 도시될 수 있다.
도 4는 본 발명의 실시예에 따른 버퍼 증폭기(50)에 포함된 전류 디지털-아날로그 변환기(51)에서의 바이어스 전류들(I1 및 I2)의 크기, 하위 비트 데이터(Lower 5-bit Data) 및 출력 전압(Vo)의 크기의 관계를 설명하기 위한 테이블이다.
도 1 내지 도 4를 참조하면, 도 4의 테이블에 표시된 바와 같이, 하위 5 비트 디지털 데이터(Lower 5-bit data)에 기초하여 바이어스 전류들(I1 및 I2)의 크기가 결정될 수 있으며 그에 따른 버퍼 증폭기(50)의 출력 전압(VO)의 크기도 결정될 수 있다.
보다 구체적으로, 상기 바이어스 전류들(I1 및 I2)은 상기 버퍼 증폭기(50) 의 제1 입력단(54 및 55)에 공급되는 제1 바이어스 전류(I1) 및 상기 버퍼 증폭기(50)의 제2 입력단(53및 56)에 입력되는 제2 바이어스 전류(I2)를 포함할 수 있다. 또한, 상기 제1 바이어스 전류(I1) 및 상기 제2 바이어스 전류(I2)의 합은 일정할 수 있으며, 예컨대 그 합은 IO일 수 있다.
실시예에 따라, 도 4의 테이블에 표시된 바와 같이, 상기 제1 바이어스 전류(I1)의 크기에 기초하여 상기 버퍼 증폭기(50)의 출력 전압(VO)에서의 상기 제1 감마 기준 전압(VH)의 비율이 결정되고, 상기 제2 바이어스 전류(I2)의 크기에 기초하여 상기 버퍼 증폭기(50)의 상기 출력 전압(VO)에서의 상기 제2 감마 기준 전압(VL)의 비율이 결정될 수 있다. 실시예에 따라, 상기 각 입력단에 공급되는 바이어스 전류들(I1 및 I2)의 크기에 선형적으로 비례하여 출력 전압(VO)에서의 각 감마 기준 전압(VH 및 VL)의 크기 비율이 정해질 수 있다.
예컨대, 도 4의 테이블에 표시된 바와 같이, 하위 5비트의 데이터가 "00000"인 경우에는 제1 바이어스 전류(I1)와 제2 바이어스 전류(I2)가 '0:1'의 비율로서 각 입력단에 공급되어 결과적으로 버퍼 증폭기(50)의 출력 전압(VO)은 제2 감마 기준 전압(VL)과 동일할 수 있고, 하위 5비트의 데이터가 "00001"인 경우에는 제1 바이어스 전류(I1)와 제2 바이어스 전류(I2)가 '1:31'의 비율로서 각 입력단에 공급되 어 결과적으로 버퍼 증폭기(50)의 출력 전압(VO)은 '1/32*VH + 31/32*VL'이 될 수 있다.
유사하게, 하위 5비트의 데이터 값이 증가하면 제1 감마 기준 전압(VH)이 입력되는 제1 입력단(54 및 55)에 공급되는 제1 바이어스 전류(I1)의 크기가 증가하도록 본 발명의 실시예에 따른 버퍼 증폭기(50)가 구현될 수 있다.
따라서, 도 4의 테이블에 표시된 바와 같이, 하위 5비트의 데이터가 "11111"인 경우에는 제1 바이어스 전류(I1)와 제2 바이어스 전류(I2)가 '31:1'의 비율로서 각 입력단에 공급될 수 있으며, 버퍼 증폭기(50)의 출력 전압(VO)은 제1 감마 기준 전압(VH)과 제2 감마 기준 전압(VL) 사이를 25(=32) 등분한 전압 값 중 어느 하나의 전압 값을 출력할 수 있다.
도 5는 본 발명의 실시예에 따른 버퍼 증폭기에 포함된 전류 디지털-아날로그 변환기의 세부적인 예시 회로도이다.
도 1 내지 도 5를 참조하면, 본 발명의 실시예에 따른 전류 디지털-아날로그 변환기(51)는 케스케이드(cascaded) 타입으로 구현될 수 있다. 또한, 본 발명의 실시예에 따른 전류 디지털-아날로그 변환기(51)는 다수의 전류 디바이더들(80-1, 80-2, 80-3, 80-4, 및 80-5)를 포함할 수 있다. 예컨대, 도 5에서는 하위 5비트의 디지털 데이터에 기초하여 바이어스 전류들(I1 및 I2)을 가변시키는 회로를 구성하 였기 때문에 5개의 전류 디바이더들(80-1, 80-2, 80-3, 80-4, 및 80-5)을 예시적으로 도시하였으며, 상기 전류 디바이더의 개수는 실시예에 따라 상이할 수 있다.
일정한 크기를 갖는 고정적 바이어스 전류(IO)는 각각의 전류 디바이더(80-1, 80-2, 80-3, 80-4, 및 80-5)에 의해서 연속적으로 반으로 나누어질 수 있고, 나누어진 각각의 전류는 하위 5비트의 디지털 데이터(D4 ∼ D0)에 기초하여 제1 바이어스 전류(I1) 또는 제2 바이어스 전류(I2) 중 어느 하나의 방향으로 합산되어 흐를 수 있다. 따라서, 상기 제1 바이어스 전류(I1)와 제2 바이어스 전류(I2)의 합은 IO로서 일정할 수 있다.
도 5에 도시된 전류 디지털-아날로그 변환기(51)에서는, 각 전류 디바이더(80-1, 80-2, 80-3, 80-4, 및 80-5)를 제외한 다른 트랜지스터들(예컨대, 스위칭 트랜지스터들)은 매칭(matching)에 거의 영향을 주지 않기 때문에, 최소 사이즈를 갖는 버퍼 증폭기(50)가 구현될 수 있다.
따라서, 상기 버퍼 증폭기(50)의 사이즈가 결정될 수 있는 부분은 상기 전류 디바이더이며, 본 발명의 실시예에 따른 전류 디지털-아날로그 변환기(51)는 변환 동작을 수행해야하는 비트 수가 1 비트씩 늘어날 때마다 2개의 트랜지스터만을 더 필요로 하기 때문에, 비트 수 증가에 따른 상기 버퍼 증폭기(50)의 면적 증가가 최소화될 수 있다.
도 6은 본 발명의 실시예에 따른 디지털-아날로그 변환 회로의 개략적인 블록도이다.
도 6에서는 상위 5비트의 디지털 데이터에 기초하여 제1 감마 기준 전압(VH)과 제2 감마 기준 전압(VL)이 출력되고, 하위 5비트의 디지털 데이터에 기초하여 바이어스 전류들을 각 입력단에 공급하는 것으로 예시한다.
도 1 내지 도 6을 참조하면, 도 6에 도시된 디지털-아날로그 변환 회로는 레일투레일(rail-to-rail) 방식의 버퍼 증폭기(50)를 포함하는 것으로 예시하였으며, 따라서 디지털 데이터의 크기에 따라 선택적으로 구동될 수 있는 2개의 전류 디지털-아날로그 변환기들(51-1 및 51-2)을 포함할 수 있다.
도 6에 도시된 바와 같이, 10 비트의 크기를 갖는 데이터를 디스플레이하고자 하는 경우에, 예컨대 상기 데이터가 0 ∼ 250의 크기를 가지면 P형 MOS 트랜지스터에 의해 구동되는 전류 디지털-아날로그 변환기(51-1)를 이용하여 변환 동작이 수행되고, 상기 데이터가 251 ∼ 1023의 크기를 가지면 N형 MOS 트랜지스터에 의해 구동되는 전류 디지털-아날로그 변환기(51-2)를 이용하여 변환 동작이 수행되도록 본 발명의 실시예에 따른 버퍼 증폭기(50)가 구현될 수 있다.
따라서, 본 발명의 실시예에 따른 버퍼 증폭기(50)는 연산 로직(COMP LOGIC, 58)을 더 포함할 수 있고, 상기 연산 로직(58)은 디지털 데이터의 크기에 기초하여 다수의 전류 디지털-아날로그 변환기들(51-1 및 51-2) 중 어느 하나의 전류 디지털-아날로그 변환기를 선택적으로 활성화하기 위한 제어 신호(CTRL)를 출력할 수 있다.
예컨대, 상기 제어 신호(CTRL)는 디지털 데이터의 상위 3비트 데이터(예컨 대, 10비트인 경우에는 D9, D8, 및 D7)에 기초하여 출력될 수 있다. 상기 각 전류 디지털-아날로그 변환기(51-1 및 51-2)는 상기 제어 신호(CTRL)에 응답하여 선택적으로 활성화될 수 있다.
또한, 상기 제어 신호(CTRL)에 응답하여 P형 MOS 트랜지스터로 구동되는 전류 디지털-아날로그 변환기(51-1)가 동작하는 경우에, 본 발명의 실시예에 따른 버버 증폭기(50)는 상기 전류 디지털-아날로그 변환기(51-1)에서 출력되는 바이어스 전류들(I1´ 및 I2´)의 선형성을 개선하기 위한 전류 스티어링 회로(Current Steering, 59)를 더 포함할 수 있다.
상기 P형 MOS 트랜지스터에 의해서 구동되는 전류 디지털-아날로그 변환기(51-1)에서 출력되는 바이어스 전류들(I1´ 및 I2´)은 선형적인 특성이 좋지 않기 때문에, 상기 전류 스티어링 회로(59)는 상기 바이어스 전류들(I1´ 및 I2´)의 에러를 감소시켜 선형성 특성이 개선된 바이어스 전류들(I1 및 I2)을 출력할 수 있다.
이와 같이, 본 발명의 실시예에 따른 디지털-아날로그 변환 회로에서 디지털-아날로그 변환 기능을 갖는 버퍼 증폭기를 설계할 때, 데이터의 비트 수에 상관없이 두 개의 입력단들에는 각각 VH와 VL을 인가하고 각각의 입력단에는 하위 데이터에 기초하여 가변될 수 있는 바이어스 전류를 공급함으로써 버퍼 증폭기의 면적을 상당히 감소시킬 수 있다.
또한, 가변적인 바이어스 전류 생성을 위한 회로에서 각 입력단 트랜지스터들의 소스가 서로 연결되어 있지 않고 분리되어 있기 때문에 종래의 게이트 전압 변조 방식에 비해 더 선형적이고 정밀한 출력 전압이 생성될 수 있다.
본 발명의 실시예에 따른 디지털-아날로그 변환 방법은 컴퓨터로 리드할 수 있는 기록 매체에 컴퓨터가 리드할 수 있는 코드로서 구현될 수 있다. 컴퓨터가 리드할 수 있는 기록 매체는 컴퓨터 시스템에 의하여 리드될 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다.
예컨대, 컴퓨터가 리드할 수 있는 기록 매체에는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명의 실시예에 따른 디지털-아날로그 변환 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 리드할 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 리드할 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명의 실시예에 따른 디지털-아날로그 변환 방법을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 컬럼 드라이버의 개략적인 블록도.
도 2는 본 발명의 실시예에 따른 버퍼 증폭기의 개략적인 블록도.
도 3은 본 발명의 실시예에 따른 버퍼 증폭기에 포함된 전류 디지털-아날로그 변환기의 개략적인 개념도.
도 4는 본 발명의 실시예에 따른 버퍼 증폭기에 포함된 전류 디지털-아날로그 변환기에서의 바이어스 전류의 크기, 하위 비트 데이터 및 출력 전압의 크기의 관계를 설명하기 위한 테이블.
도 5는 본 발명의 실시예에 따른 버퍼 증폭기에 포함된 전류 디지털-아날로그 변환기의 세부적인 예시 회로도.
도 6은 본 발명의 실시예에 따른 디지털-아날로그 변환 회로의 개략적인 블록도.

Claims (8)

  1. M(M은 자연수)비트 디지털 데이터 중에서 상위 N(N은 자연수, N<M)비트들에 기초하여 다수의 아날로그 전압들 중에서 인접하는 두 개의 아날로그 전압들을 출력하기 위한 디지털-아날로그 변환기; 및
    상기 인접하는 두 개의 아날로그 전압들을 수신하기 위한 두 개의 입력단들을 포함하고, 상기 인접하는 두 개의 아날로그 전압들 사이의 전압 차이를 상기 M비트 디지털 데이터 중에서 하위 (M-N)비트들에 기초한 수만큼 다수의 전압들로 분할하고, 상기 두 개의 입력단들에 흐르는 전류들 각각에 기초하여, 분할된 상기 다수의 전압들 중에서 어느 하나의 전압을 출력 전압으로서 출력하는 버퍼 증폭기를 포함하는 디지털-아날로그 변환 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 두 개의 입력단들에 흐르는 상기 전류들의 합은 일정한 디지털-아날로그 변환 회로.
  4. 삭제
  5. M(M은 자연수)비트 디지털 데이터 중에서 상위 N(N은 자연수, N<M)비트들에 기초하여 다수의 아날로그 전압들 중에서 인접하는 두 개의 아날로그 전압들을 출력하기 위한 디지털-아날로그 변환기; 및
    상기 두 개의 아날로그 전압들 및 상기 M비트 디지털 데이터 중에서 하위 (M-N)비트들에 기초하여, 상기 M비트 디지털 데이터에 상응하는 아날로그 데이터를 출력하기 위한 버퍼 앰프를 포함하고,
    상기 버퍼 앰프는,
    상기 인접하는 두 개의 아날로그 전압들 각각을 수신하기 위한 두 개의 입력단들; 및
    상기 두 개의 입력단들 각각에 흐르는 전류들 각각을 상기 하위 (M-N)비트들에 기초하여 생성하기 위한 전류 디지털-아날로그 변환기를 포함하고,
    상기 전류 디지털-아날로그 변환기는,
    일정한 크기의 바이어스 전류를 연속적으로 절반으로 나누기 위한 다수의 전류 디바이더들을 포함하고,
    상기 다수의 전류 디바이더들 각각에서 출력되는 전류는 상기 하위 (M-N)비트들 중 어느 하나의 비트 값에 기초하여 상기 두 개의 입력단들에 흐르는 상기 전류들 중 어느 하나에 합산되는 디지털-아날로그 변환 회로.
  6. M(M은 자연수)비트 디지털 데이터 중에서 상위 N(N은 자연수, N<M)비트들에 기초하여 다수의 아날로그 전압들 중에서 인접하는 두 개의 아날로그 전압들을 출력하기 위한 디지털-아날로그 변환기; 및
    상기 두 개의 아날로그 전압들 및 상기 M비트 디지털 데이터 중에서 하위 (M-N)비트들에 기초하여, 상기 M비트 디지털 데이터에 상응하는 아날로그 데이터를 출력하기 위한 버퍼 앰프를 포함하고,
    상기 버퍼 앰프는,
    상기 인접하는 두 개의 아날로그 전압들 각각을 수신하기 위한 두 개의 입력단들; 및
    상기 두 개의 입력단들 각각에 흐르는 전류들 각각을 상기 하위 (M-N)비트들에 기초하여 생성하기 위한 전류 디지털-아날로그 변환기를 포함하고,
    상기 버퍼 앰프는,
    상기 인접하는 두 개의 아날로그 전압들 사이의 전압 차이를 상기 하위 (M-N)비트들에 기초한 수만큼 다수의 전압들로 분할하고, 상기 두 개의 입력단들에 흐르는 전류들 각각에 기초하여, 분할된 상기 다수의 전압들 중에서 어느 하나의 전압을 출력 전압으로서 출력하는 디지털-아날로그 변환 회로.
  7. M(M은 자연수)비트 디지털 데이터를 픽셀에 표시되는 계조에 상응하는 아날로그 데이터로 변환하여 변환된 상기 아날로그 데이터를 출력하기 위한 디지털-아날로그 변환 회로; 및
    상기 디지털-아날로그 변환 회로에서 출력된 상기 아날로그 데이터를 상기 픽셀에 공급하기 위한 스위칭 회로를 포함하고,
    상기 디지털-아날로그 변환 회로는,
    상기 M비트 디지털 데이터 중에서 상위 N(N은 자연수, N<M)비트들에 기초하여 다수의 아날로그 전압들 중에서 인접하는 두 개의 아날로그 전압들을 출력하기 위한 디지털-아날로그 변환기; 및
    상기 인접하는 두 개의 아날로그 전압들을 수신하기 위한 두 개의 입력단들을 포함하고, 상기 인접하는 두 개의 아날로그 전압들 사이의 전압 차이를 상기 M비트 디지털 데이터 중에서 하위 (M-N)비트들에 기초한 수만큼 다수의 전압들로 분할하고, 상기 두 개의 입력단들에 흐르는 전류들 각각에 기초하여, 분할된 상기 다수의 전압들 중에서 어느 하나의 전압을 출력 전압으로서 출력하는 버퍼 증폭기를 포함하는 컬럼 드라이버.
  8. 삭제
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