JP4039190B2 - 電流出力型ディジタル／アナログ変換回路、電流出力型駆動回路及び画像表示装置 - Google Patents
電流出力型ディジタル／アナログ変換回路、電流出力型駆動回路及び画像表示装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、マトリクス状に配置されている複数の画素表示セルによって構成されている画像表示装置、特に、上記画素表示セルが能動型の有機ＥＬ画素表示セルからなり、各画素表示セルに駆動電流を供給することで画像信号を表示させる画像表示装置及び当該画像表示装置に駆動電流を供給する電流出力型駆動回路に関するものである。
【０００２】
【従来の技術】
表示装置、例えば、一画像を互いに直交する２つの方向に複数の画素に分解し、分解されたそれぞれの画素に対応してマトリクス状に配置されている複数の画素表示セルを有しており、各画素表示セルにより表示された画素で画像を表示するマトリクス表示装置として、液晶ディスプレイのほか、近年有機ＥＬディスプレイも脚光を浴びている。
【０００３】
液晶ディスプレイにおいては、多数の画素表示セルがマトリクス状に配列され、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像の表示駆動が行われる。この表示駆動は、画素毎に配置されている駆動用回路、例えば、トランジスタを含む駆動回路によって画素表示セル毎に行われる。なお、画素表示セルとして有機ＥＬの表示素子を用いた有機ＥＬディスプレイでも、画素毎に供給される駆動信号によって表示が行われるが、この場合、駆動信号が画素の輝度に対応して生成される電流信号によって行われる。
【０００４】
有機ＥＬディスプレイの場合、画素表示セルとして発光素子を用いる、いわゆる能動型あるいは自発光型ディスプレイであるため、液晶ディスプレイに較べて画像の視認性が高く、さらにバックライトが不要で、且つ応答速度が速いなどの利点がある。ただし、有機ＥＬ素子は、ダイオードのような曲線的な電流−電圧特性をもっており、輝度−電流特性はほぼ直線的な比例関係をもっている。このような有機ＥＬ素子やそれを駆動するＴＦＴ（Thin film transistor）には、しきい値電圧があって、しかも素子間のバラツキが大きい。
【０００５】
このため、有機ＥＬディスプレイは、各発光素子を表示する画素の輝度に応じた電流によって駆動する、いわゆる電流駆動型であるので、駆動回路は通常の液晶ディスプレイに用いられているものとは大きく異なる。
【０００６】
有機ＥＬ素子を画像データの値に比例する輝度をもつ画素を表示させるため、その特性に合わせて駆動電流を制御する必要がある。即ち、有機ＥＬ素子の特性に応じてガンマ補正を行った電流を供給する必要がある。
【０００７】
図１２は、従来の基準電圧源に対してガンマ補正を行う補正回路の一構成例を示している。この補正回路において、複数の基準電圧Ｖ０，Ｖ８，…，Ｖ６４を出力する基準電圧源を構成する抵抗素子Ｒ０，Ｒ１，…，Ｒ７を少しずつ抵抗値が異なるように設定し、ガンマ補正曲線に基準する電圧出力特性を実現する。なお、２つの基準電圧間の電圧は、図示されていないディジタル／アナログ変換回路によって上下に隣接した２つの基準電圧の間を補間することで出力される。
【０００８】
なお、このガンマ補正回路では、表示パネルに複数の駆動用ＩＣを用いた場合に、基準電圧源の各出力端子を駆動用ＩＣ同士に接続することで、駆動用ＩＣ間の基準電圧を共通化させ、駆動用ＩＣ間のバラツキを抑制でき、液晶ディスプレイ用の電圧出力型の駆動用ＩＣとして適している。
【０００９】
また、図１３には、特許文献である特開平８−８４３０７号公報により開示されたガンマ補正機能付きのディジタル／アナログ変換回路を含む液晶パネル駆動回路の一例を示している。図示のように、本例のディジタル／アナログ変換回路は、ガンマ補正機能付きの電流出力型ディジタル／アナログ変換回路（以下、電流出力型ＤＡＣと表記する）、電流−電圧変換回路及びデコーダによって構成されている。
【００１０】
電流出力型ＤＡＣは、図示のように、２n −１個のスイッチを構成するＭＯＳトランジスタと、２n −１個の電流源を構成するＭＯＳトランジスタからなる電流出力グループがｍ個形成されている。さらにｍグループの出力電流に応じて、基準電圧Ｖref を出力する出力部が設けられている。こうして出力される基準電圧に基づき、液晶パネルに供給される駆動電圧が制御される。
なお、上記ｍ個の電流出力グループが、それぞれデコーダから出力２n −１のデータによって制御される。
【００１１】
【特許文献１】
特開平８−８４３０７号公報
【００１２】
【発明が解決しようとする課題】
ところで、上述した従来のガンマ補正回路を有機ＥＬ素子からなるディスプレイ用のデータ線駆動用ＩＣに適用する場合、種々の問題がある。例えば、図１２に示す電圧出力型の補正回路を有機ＥＬディスプレイに適用する場合、電圧出力を電流出力に変換する電圧−電流変換回路が必要になり、電圧−電流変換回路を構成する抵抗素子のバラツキや演算増幅器のオフセット電圧などにより、高階調の輝度表示に必要な精度を得ることが困難であるという不利益がある。
【００１３】
また、図１３に示すガンマ補正機能付きのＤＡＣを用いる場合、電流−電圧変換回路を外すことで電流出力型の駆動回路を実現できるものの、高階調の画像表示には適してない。なぜなら、出力電流を切り換えるスイッチを構成するＭＯＳトランジスタの数が２n −１個があり、例えば、１０ビットの電流出力型ＤＡＣを設計する場合、デコーダの出力信号の本数が１０２３本と多くなり、回路の規模が大きくなり、ディスプレイパネルの駆動回路の配置が困難になる。また、個々の駆動用ＩＣでは、ＭＯＳトランジスタのしきい値電圧のバラツキに合わせて基準電圧も変動するように設計しないと、出力電流のバラツキが大きくなり、表示する画素輝度の精度が低下してしまう問題がある。
【００１４】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路構成が簡単で、レイアウト面積の増加を必要最小限に抑えながら、有機ＥＬの特性に適合したガンマ補正機能付きの電流出力型ディジタル／アナログ変換回路及びそれを用いた電流出力型駆動回路、画像表示装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明の電流出力型ディジタル／アナログ変換回路は、ガンマ曲線を複数の領域に分割し、各領域において生成された基準電流を基に、入力データに応じた電流を出力し、各領域の出力電流を加算して出力する電流出力型ディジタル／アナログ変換回路であって、上記基準電流に対して、バイナリで増加する複数のバイナリ電流を発生するバイナリ電流発生部と、上記基準電流を基に、当該基準電流の所定の倍数となる複数の固定電流を発生する固定電流発生部と、上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力され、上記基準電流に等しい電流を上記入力データの桁が変化したことに対応するキャリア電流として発生するキャリア電流発生部と、上記入力データに応じて、所望の上記バイナリ電流と固定電流とに上記キャリア電流を加算して、上記１領域の電流として出力する電流出力部とを有し、上記各領域において上記電流出力部によって得られた上記出力電流を加算して、上記入力データに対応する変換結果として出力する。
【００１６】
また、本発明の電流出力型駆動回路は、入力データに応じた電流を供給する電流出力型駆動回路であって、上記入力データの値に応じて複数の電流出力領域を設けて、上記各電流出力領域において、ガンマ曲線に従ってそれぞれの電流出力領域における１ＬＳＢまたはその所定の倍数に対応する基準電流を発生する基準電流発生回路と、上記入力データに応じて上記各電流出力領域におけるコードを出力するデコーダと、上記各電流出力領域において、上記デコーダからの出力コードに応じた電流を出力する電流出力型ディジタル／アナログ変換回路と、上記各電流出力型ディジタル／アナログ変換回路の出力電流を加算して出力する出力回路とを有し、上記電流出力型ディジタル／アナログ変換回路は、上記基準電流に対して、バイナリで増加する複数のバイナリ電流を発生するバイナリ電流発生部と、上記基準電流を基に、当該基準電流の所定の倍数となる複数の固定電流を発生する固定電流発生部と、上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力され、上記基準電流に等しい電流を上記入力データの桁が変化したことに対応するキャリア電流として発生するキャリア電流発生部と、上記入力データに応じて、所望の上記バイナリ電流と固定電流とに上記キャリア電流を加算して、上記１領域の電流として出力する電流出力部とを有する。
【００１７】
【課題を解決するための手段】
また、本発明の画像表示装置は、入力される駆動電流に対してガンマ曲線の光出力特性をもつ複数の画素表示セルをマトリクス状に配置してなる表示パネルに、画像データに応じた駆動電流を供給して所望の画像を表示する画像表示装置であって、上記画像データの値に応じて複数の電流出力領域を設けて、上記各電流出力領域において、上記ガンマ曲線に従ってそれぞれの電流出力領域における１ＬＳＢまたはその所定の倍数に対応する基準電流を発生する基準電流発生回路と、上記画像データに応じて、上記各電流出力領域におけるコードを出力するデコーダと、上記各電流出力領域において、上記デコーダからの出力コードに応じた電流を出力する電流出力型ディジタル／アナログ変換回路と、上記各電流出力領域における電流出力型ディジタル／アナログ変換回路の出力電流を加算して、加算電流を上記駆動電流として出力する出力回路とを有し、上記電流出力型ディジタル／アナログ変換回路は、上記基準電流に対して、バイナリで増加する複数のバイナリ電流を発生するバイナリ電流発生部と、上記基準電流を基に、当該基準電流の所定の倍数となる複数の固定電流を発生する固定電流発生部と、上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力され、上記基準電流に等しい電流を上記入力データの桁が変化したことに対応するキャリア電流として発生するキャリア電流発生部と、上記入力データに応じて、所望の上記バイナリ電流と固定電流とに上記キャリア電流を加算して、上記１領域の電流として出力する電流出力部とを有する。
【００１８】
また、本発明では、好適には、上記バイナリ電流発生部は、上記基準電流から、上記基準電流の２n-1 倍（ｎは整数、ｎ＞１）までに２の巾乗で増加する複数の電流を発生し、上記固定電流発生部は、上記基準電流の２n 倍の電流を複数発生する。
【００１９】
また、本発明では、好適には、上記キャリア電流発生部は、上記入力データが２ n −１から２ n へ変化したことに対応し、１ＬＳＢに対応する電流を出力する。
【００２０】
さらに、本発明では、好適には、上記キャリア電流発生部は、上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力される差動増幅回路と、上記差動増幅回路に電流を供給する電流源と、を含む。
【００２１】
本発明によれば、有機ＥＬ画素表示セルを用いて構成された画像表示装置において、画像データの値、例えばその最大値に応じて有機ＥＬ素子の特性を示すガンマ曲線を複数の領域に区分して、各領域において１ＬＳＢまたはその所定の倍数に対応する基準電流を生成する。そして、ガンマ曲線の各区分された領域に対応する基準電流を適宜制御することにより、折れ線によって有機ＥＬ素子のガンマ特性が近似的に表記される。
【００２２】
また、本発明によれば、電流出力型ディジタル／アナログ変換回路において、各領域に対応して、基準電流がバイナリで増加する複数のバイナリ電流発生部と、基準電流の所定の倍数の複数の固定電流発生部と、入力データに応じて所望のバイナリ電流と固定電流を加算する電流出力部が設けられている。各区分領域において出力される電流が加算され、その結果が入力データに対する変化結果として得られる。
【００２３】
そして、当該電流出力型ディジタル／アナログ変換回路を用いて、入力される画像データに対応する駆動電流を出力する電流出力型駆動回路を構成し、当該駆動回路を用いて、有機ＥＬ画素表示素子がマトリクス状に配列してなる画像表示装置に駆動電流を供給することにより、ガンマ補正された駆動電流を有機ＥＬディスプレイパネルに供給することができ、高階調の画像表示を達成できる。
【００２４】
【発明の実施の形態】
図１は本発明に係る電流出力型駆動回路を用いた有機ＥＬ画像表示装置の一実施形態を示す構成図である。
【００２５】
本実施形態の画像表示装置１００は、図１に示すように、電流出力型駆動回路からなるｎ個の電流出力型データ線駆動回路（以下、便宜上ドライバＩＣと表記する）１０１−１〜１０１−ｎ、及び各ドライバＩＣによって出力される駆動電流に応じて画像を表示するディスプレイパネル１０２から構成されている。
【００２６】
図１に示すように、ディスプレイパネル１０２は、ｎ個の表示領域ＤＲＶＡ１〜ＤＲＶＡｎに分割されている。そして、図示のようにディスプレイパネル１０２の長手方向の一辺側、例えば、図中の上段側にｎ個のドライバＩＣ１０１−１〜１０１−ｎが分割されたそれぞれの表示領域ＤＲＶＡ１〜ＤＲＶＡｎに対応するように配置されている。ディスプレイパネル１０２の各表示領域ＤＲＶＡ１〜ＤＲＶＡｎは、それぞれドライバＩＣ１０１−１〜１０１〜ｎによって駆動される。
【００２７】
なお、図１に示すドライバＩＣとディスプレイパネルの配置関係は、例えば、コンピュータのモニタや小型のテレビ表示装置に適用することができる。大型の表示装置の場合、ディスプレイパネル１０２がさらに図面における上下方向にも例えば、２分割され、そして、分割された上部と下部表示領域においてさらにｎ個の表示領域に分割される。このように分割されたディスプレイパネル１０２に対応して、ドライバＩＣがそれぞれディスプレイパネル１０２の上下両方の長手方向に沿って配置される。そして、上側に配置されたドライバＩＣはディスプレイパネル１０２の上部のｎ個の表示領域を駆動し、下側に配置されたドライバＩＣはディスプレイパネル１０２の下部のｎ個の表示領域を駆動するという構成を採用することが好ましい。
【００２８】
各ドライバＩＣ１０１−１〜１０１−ｎは、図１に示すように、基本的に同一の構成を有し、それぞれの内部には、少なくとも基準電流源回路（図１に示す４０−１〜４０−ｍ）と、当該基準電流源回路によって生成される基準電流に応じて、画像信号の強度、例えば、輝度を示す画像データに応じた電流信号を発生する電流加算型のディジタル／アナログ変換回路（ＤＡＣ）と、ＤＡＣの出力電流を保持して出力する電流出力回路とを有している。なお、電流加算型ＤＡＣ及び電流出力回路は、後に説明する。
【００２９】
本実施形態の画像表示装置において、マスタとなる１つのドライバＩＣ（図１の構成例では、ドライバＩＣ１０１−１である）の基準電流源回路の外部抵抗接続端子ＴＲＥＸＴと接地電位ＧＮＤとの間に、電流発生の基準となる抵抗素子ＲＥＸＴを接続し、この抵抗素子の抵抗値に準じた基準電流ＩＲＥＦが生成される。そして、マスタのドライバＩＣによって生成された基準電流ＩＲＥＦが他の各ドライバＩＣに供給され、それぞれのドライバＩＣにおいて、マスタのドライバＩＣから受け取った基準電流ＩＲＥＦに基づき、それぞれの内部に設けられている基準電流源回路４０によって基準電流を発生し、ＤＡＣに供給する。これによって、すべてのドライバＩＣには、共通の基準電流をＤＡＣに供給することができ、ドライバＩＣ間の出力電流のバラツキを抑制することができる。
【００３０】
本実施形態において、マスタのドライバＩＣの基準電流出力端子ＴＩＲＥＦＯＵＴから出力される電流電流ＩＲＥＦを、共通の基準電流配線ＣＭＬ１で各ドライバＩＣ１０１−１〜１０１−ｎの基準電流入力端子ＴＩＲＥＦＩＮＩ接続されている。
そして、図１に示す構成では、マスタのドライバＩＣ１０１−１によって生成された基準電流ＩＲＥＦと同じ電流を各ドライバＩＣに分配するために、ドライバＩＣ１０１−１〜１０１−ｎは、時分割で基準電流ＩＲＥＦを受け取る電流分配方式が採用されている。
【００３１】
時分割で基準電流ＩＲＥＦを各ドライバＩＣに分配するために、図１に示すように、各ドライバＩＣに電流取り込みの順番を制御するフラグ信号ＲＥＦＳＴＡＲＴが取り入れられる。このフラグ信号ＲＥＦＳＴＡＲＴをドライバＩＣ間で移動させることによって、フラグを受け取ったドライバＩＣに基準電流が取り込まれ、それ以外のドライバＩＣは次回の取り込みを行うまでに、取り込んだ基準電流を保持してそれを利用する。
なお、基準電流の取り込みを制御するフラグ信号は、例えば、パルス信号からなり、当該パルス信号が、各ドライバＩＣのフラグ入力端子ＴＲＥＦＳＴＡＲＴから入力される。ドライバＩＣにおいて、取り込み終了後フラグ出力端子ＴＲＥＦＮＥＸＴに同じパルス信号が出力される。
【００３２】
そして、図１に示すように、各ドライバＩＣにおいて、配置順番に従って後段のドライバＩＣのフラグ入力端子ＴＲＥＦＳＴＡＲＴが、前段のドライバＩＣのフラグ出力端子ＴＲＥＦＮＥＸＴに接続する。これによって、各ドライバＩＣは、ドライバＩＣ間で順次転送されるフラグ信号ＲＥＦＳＴＡＲＴに従って、順次基準電流分配線ＣＭＬ１から基準電流を取り込むので、各ドライバＩＣにマスタのドライバＩＣ１０１−１によって生成された基準電流ＩＲＥＦに等しい電流が分配される。
【００３３】
なお、この方法をとらずに、電流の取り込み期間を制御する信号を入力する端子を設けて、画像表示装置に設けられた制御用ＩＣによってそれぞれのドライバＩＣの電流取り込み時間を集中して制御するように構成することもできる。
また、図１の回路構成例では、基準電流ＩＲＥＦがマスタとなるドライバＩＣ１０１−１によって発生しているが、本発明の画像表示装置は、このような構成に限定されることなく、基準電流ＩＲＥＦは、例えば、ディスプレイパネル１０２に別途設けられた定電流源などから、マスタとなる１つのドライバＩＣに供給されるような構成を採用してもよい。
【００３４】
本実施形態の画像表示装置は、上述したように複数個のドライバＩＣ１０１−１〜１０１−ｎ及びディスプレイパネル１０２によって構成されている。ディスプレイパネル１０２がドライバＩＣと同じ数の表示領域ＤＲＶＡ１〜ＤＲＶＡｎに分割されるので、各表示領域に対応して、１つのドライバＩＣが配置されている。
【００３５】
複数のドライバＩＣ１０１−１〜１０１−ｎには、共通する基準電流ＩＲＥＦが供給され、各ドライバＩＣは、基準電流ＩＲＥＦを取り込み、当該基準電流ＩＲＥＦを基に、電流加算型ＤＡＣによってディスプレイパネル１０２を構成する画素表示セル、例えば、有機ＥＬ素子の電流−電圧特性に適合した駆動電流が生成される。そして、この駆動電流が図示しないディスプレイパネル１０２のデータ駆動線に入力される。
本実施形態の画像表示装置において、各ドライバＩＣに設けられている電流加算型ＤＡＣには、有機ＥＬの特性に合わせて出力する電流値を補正するガンマ補正機能を有する。このガンマ補正について、後にさらに詳しく説明する。
【００３６】
ディスプレイパネル１０２の各領域ＤＲＶＡ１〜ＤＲＶＡｎにおいて、水平同期信号（水平同期パルス）に従って、それぞれのデータ駆動線から入力される駆動電流が１ライン上の画素表示セルに入力されるので、これに応じてディスプレイパネル１０２の各表示領域において、１ライン分の画像が表示される。そして、次の水平同期パルスに従って、次の１ライン分の画素表示セルにそれぞれデータ駆動線から入力される電流が入力され、次の１ライン分の画像が表示される。
【００３７】
このように、ディスプレイパネル１０２の各表示領域において、ドライバＩＣから順次出力される駆動電流に従って、水平同期パルスに同期して各ラインの画像信号が順次表示されるので、ディスプレイパネル全体によって、垂直同期信号毎に１フレームの画像が表示される。
【００３８】
図２は、上述した本実施形態の画像表示装置を構成するドライバＩＣの一構成例を示すブロック図である。なお、前述したように、画像表示装置を構成する複数のドライバＩＣ１０１−１〜１０１−ｎは、すべて同じ構成を有する。このため、図２において複数のドライバＩＣのうち、その１つ、例えば、ドライバＩＣ１０１−１（図２では、単に１０１と表記している）を例として示している。
【００３９】
ドライバＩＣ１０１は、図２に示すように、テスト回路１０、制御回路２０、書き込み回路３０、基準電流源回路４０、フラグ用双方向シフトレジスタ５０、画像データ用レジスタアレイ６０、制御信号発生回路７０−１，７０−２，…，７０−（ｍ／２）、電流加算型ディジタル／アナログ変換回路（以下、便宜上単にＤＡＣと表記する）８０−１，８０−２，…，８０−（ｍ−１），８０−ｍ、及び電流出力回路９０−１，９０−２，…，９０−ｍ−１，９０−ｍを有している。
【００４０】
次に、図２に示すドライバＩＣの各部分回路の構成及びそれぞれの機能について説明する。
【００４１】
テスト回路１０は、入力信号ＴＭＯＤＥ及びＴＣＬＫに応じて、回路全体の動作をテストして、該当する回路のテスト出力をＴＯＵＴに出力する。
【００４２】
制御回路２０は、方向制御信号ＤＩＲ、リセット信号ＲＥＳＥＴ、ロードパルスＬＯＡＤ、ラッチパルスＬＡＴＣＨ及びクロック信号ＭＣＬＫに応じて、書き込み回路３０、フラグ用双方向シフトレジスタ５０及び制御信号発生回路７０−１〜７００−（ｍ／２）にそれぞれ制御信号を出力する。
【００４３】
書き込み回路３０は、制御回路２０からの駆動クロック信号や制御信号に基づき、入力されるｍビットの画像データＤin［Ｍ−１，０］ をラッチして、好適にはシリアル−パラレル変換により動作周波数を低くして、画像データ用レジスタアレイ６０に出力する。
【００４４】
基準電流源回路４０は、画像データを電流に変換するための基準電流を発生して、ＤＡＣ８０−１〜８０−ｍに出力する。
上述したように、図１に示す本実施形態の画像表示装置において、複数のドライバＩＣのうち、ある１つのドライバＩＣ（例えば、図１のドライバＩＣ１０１−１）がマスタとなり、このドライバＩＣの基準電流源回路の外部抵抗接続端子ＴＲＥＸＴと接地電位ＧＮＤとの間に、基準電流を発生するための基準抵抗素子ＲＥＸＴが接続されている。この基準抵抗素子ＲＥＸＴの抵抗値に基づいて、すべてのドライバＩＣに共通する基準電流がマスタのドライバＩＣの基準電流源回路によって発生される。そして、生成した基準電流がマスタのドライバＩＣの基準電流出力端子ＴＩＲＥＦＯＵＴによって出力され、他のドライバＩＣの基準電流入力端子ＴＩＲＥＦＩＮに入力される。このため、それぞれのドライバＩＣは、端子ＴＲＥＦＳＴＡＲＴから入力されるフラグ信号の制御に従って、基準電流入力端子ＴＩＲＥＦＩＮを通じて入力される共通の基準電流を取り込み、必要な本数に増やして、ＤＡＣ８０−１〜８０−ｍにそれぞれ出力する。
【００４５】
フラグ用双方向シフトレジスタ５０は、方向制御信号ＤＩＲや制御回路２０から入力される駆動クロック信号や制御信号に従って、シフトレジスタの両端からそれぞれ入力されるフラグ信号ＳＴＡＲＴ／ＮＥＸＴまたはＮＥＸＴ／ＳＴＡＲＴを左または右の何れかの方向にシフトし、シフトしたフラグ信号を画像データ用レジスタアレイ６０に供給し、書き込み回路３０から入力される画像データを書き込むレジスタアレイの位置（アドレス）を選択する。
【００４６】
画像データ用レジスタアレイ６０は、ダブルバッファ型のレジスタから構成されており、書き込み回路３０から入力される画像データを前段のレジスタで保持し、ラッチパルスＬＡＴＣＨの入力に応じて前段のレジスタに保持した画像データを後段のレジスタに転送する。さらに、画像データ用レジスタアレイ６０は、その後段のレジスタに保持されている画像データを、制御信号発生回路７０−１，７０−２，…，７０−（ｍ／２）から入力されるチャネル選択信号に応じて、ＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍに順次出力する。
【００４７】
ＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍは、電流加算型ディジタル／アナログ変換回路である。即ち、これらの変換回路は、画像データ用レジスタアレイ６０から順次入力される画像データに対応した電流信号を発生し、電流出力回路９０−１，９０−２，…，９０−（ｍ−１），９０−ｍに時分割して出力する。
なお、本実施形態の画像表示装置のドライバＩＣに用いられているＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍは、加算電流の値をディスプレイパネルを構成する画素表示セル、例えば、有機ＥＬ画素表示セルの特性に従って適宜補正する、いわゆるガンマ補正を行うことにより、有機ＥＬ素子の輝度−電流特性に適している駆動電流を生成することができ、画像データに対してＣＲＴと同じような関係をもつ画素輝度で画像信号を表示することができる。
【００４８】
電流出力回路９０−１，９０−２，…，９０−（ｍ−１），９０−ｍは、カレントサンプリング回路及びディスプレイ表示に必要な所定の耐圧を有する電流出力トランジスタによって構成されている。これらの電流出力回路のカレントサンプリング回路は、ＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍから時分割で入力される画像データに対応した変換電流をサンプリングして保持し、そして、保持した電流をＬＯＡＤ信号の入力に応じて複数の出力端子に出力する。
【００４９】
上述した構成を有する本実施形態の電流出力型ドライバＩＣ１０１は、外部から供給される制御信号に基づき、入力される画像データＤin［Ｍ−１，０］をラッチして、そして保持した画像データをチャネル選択信号に従って複数のＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍに出力する。
ＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍにより、基準電流源回路４０から供給された基準電流及び入力される画像データに応じた電流が生成され、電流出力回路９０−１，９０−２，…，９０−（ｍ−１），９０−ｍに出力される。そして、電流出力回路９０−１，９０−２，…，９０−（ｍ−１），９０−ｍにより、ＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍから供給された電流を保持して、保持した電流がＬＯＡＤ信号の入力に応じて複数の出力端子に出力される。
【００５０】
次に、本実施形態の画像表示装置を構成するドライバＩＣに用いられる基準電流源回路４０及び電流加算型ＤＡＣの具体的に構成例について説明する。
【００５１】
図３は、ドライバＩＣに用いられている基準電流源回路４０及び電流加算型ＤＡＣを含む部分回路の構成を示す構成図である。
図示のように、この部分回路に基準電流源回路４０及びＤＡＣ８０−１〜８０−ｍが含まれている。
【００５２】
基準電流源回路４０は、複数個、例えば、ｋ個（ｋ＞０、ｋは整数）の基準電流源回路４２−１，４２−２，…，４２−ｋを有している。これらの基準電流源は、それぞれ外部に接続されている抵抗素子Ｒ１，Ｒ２，…，Ｒｋの抵抗値に従って、基準電流を発生し、さらに、発生した基準電流をＤＡＣの個数分に増やして、ＤＡＣ８０−１〜８０−ｍに供給する。
【００５３】
図３に示すように、基準電流源４２−１は、外部抵抗接続端子ＴＲＥＸＴ１と接地電位ＧＮＤとの間に接続されている抵抗素子Ｒ１の抵抗値を基に、基準電流を発生し、当該基準電流をｍ個に分配し、分配された基準電流ＩＲＥＦ１１〜ＩＲＥＦ１ｍをそれぞれＤＡＣ８０−１〜８０−ｍに出力する。
同様に、基準電流源４２−２は、外部抵抗接続端子ＴＲＥＸＴ２と接地電位ＧＮＤとの間に接続されている抵抗素子Ｒ２の抵抗値を基に、基準電流を発生し、当該基準電流をｍ個に分配し、分配された基準電流ＩＲＥＦ２１〜ＩＲＥＦ２ｍをそれぞれＤＡＣ８０−１〜８０−ｍに出力する。
さらに、基準電流源４２−ｋは、外部抵抗接続端子ＴＲＥＸＴｋと接地電位ＧＮＤとの間に接続されている抵抗素子Ｒｋの抵抗値を基に、基準電流を発生し、当該基準電流をｍ個に分配し、分配された基準電流ＩＲＥＦｋ１〜ＩＲＥＦｋｍをそれぞれＤＡＣ８０−１〜８０−ｍに出力する。
【００５４】
図３に示すように、ＤＡＣ８０−１〜８０−ｍは、それぞれｋ個の電流加算型ＤＡＣによって構成されている。ＤＡＣ８０−１〜８０−ｍは、すべて同じ構成を有する。例えば、ＤＡＣ８０−１は、複数の電流加算型ＤＡＣ８２−１，８２−２，…，８２−ｋを有している。なお、ＤＡＣ８０−１〜８０−ｍには、電流加算型ＤＡＣのほか、図示しないデコーダをも有している。これらの電流加算型ＤＡＣは、入力される画像データＤＩＮに応じて、駆動電流ＩＯＵＴ１〜ＩＯＵＴｍをそれぞれ生成して出力する。
【００５５】
図４は、本発明にかかる画像表示装置のドライバＩＣに設けられているＤＡＣの一構成例を示すブロック図である。以下、図４を参照しつつ、ＤＡＣの構成及び動作について詳しく説明する。
【００５６】
ＤＡＣ８０−１〜８０−ｍは、図４に示すように、それぞれデコーダ８１及び変換部８２によって構成されている。変換部８２には、複数個（図４の例では、ｋ個）の電流加算型ＤＡＣ８２−１，８２−２，…，８２−ｋを有している。
【００５７】
デコーダ８１は、図示のように、入力されるディジタル信号（画像データ）に応じて、ｋ個の電流加算型ＤＡＣ１〜ＤＡＣｋを制御する信号群ＤＢ１０〜ＤＢ１（ｎ1 −１）、ＤＡ１１〜ＤＡ１（２m1−１）、ＣＲＹ１、ＤＢ２０〜ＤＢ２（ｎ2 −１）、ＤＡ２１〜ＤＡ２（２m2−１）、ＣＲＹ２、及びＤＢｋ０〜ＤＢｋ（ｎk −１）、ＤＡｋ１〜ＤＡｋ（２mk−１）、ＣＲＹｋを出力する。
【００５８】
図４に示すように、信号群ＤＢ１０〜ＤＢ１（ｎ1 −１）、ＤＡ１１〜ＤＡ１（２m1−１）、ＣＲＹ１は、電流加算型ＤＡＣ１に出力され、信号群ＤＢ２０〜ＤＢ２（ｎ2 −１）、ＤＡ２１〜ＤＡ２（２m2−１）、ＣＲＹ２は電流加算型ＤＡＣ２に出力され、信号群ＤＢｋ０〜ＤＢｋ（ｎk −１）、ＤＡｋ１〜ＤＡｋ（２mk−１）、ＣＲＹｋは電流加算型ＤＡＣｋに出力される。
【００５９】
変換部８２において、各電流加算型ＤＡＣ１〜ＤＡＣｋに基準電流入力端子ＴＩＲＥＦｉのほか、信号群入力端子ＴＤＢ０〜ＴＤＢ（ｎｉ−１）、ＴＤＡ１〜ＴＤＡ（２mi−１）、及びＴＣＲＹが設けられている。さらに、電流出力端子ＴＩＯｉも設けられている。なお、ここで、ｉ＝１，２，…，ｋである。
【００６０】
各電流加算型ＤＡＣ１〜ＤＡＣｋにおいて、信号群入力端子ＴＤＢ０〜ＴＤＢ（ｎｉ−１）、ＴＤＡ１〜ＴＤＡ（２mi−１）、及びＴＣＲＹから入力される信号及び基準電流入力端子ＴＩＲＥＦｉから入力される基準電流ＩＲＥＦｉに応じて、変換電流ＩＯ１〜ＩＯｋを出力する。そして、各電流加算型ＤＡＣ１〜ＤＡＣｋの出力電流ＩＯ１〜ＩＯｋが加算された加算電流ＩＯＵＴｊ（ｊ＝１，２，…，ｍ）が、入力された画像データに対応する変換結果として、例えば、図２に示す電流出力回路９０−１〜９０−ｍにそれぞれ出力される。
【００６１】
次に、本実施形態における電流加算型ＤＡＣ１〜ＤＡＣｋによって行われるガンマ補正について説明する。
図４に示すデコーダ８１によって出力される各信号群には、上位ｍｉビットに対応する２mi−１個の固定増加分のデータ、下位ｎｉビットに対応するｎｉ個のバイナリ増加分データ、及びキャリアビットのデータが含まれている。例えば、電流加算型ＤＡＣｉに入力されるデータのうち、ＤＢｉ０〜ＤＢｉ（ｎｉ −１）は、下位ｎｉ 個のバイナリ増加分データであり、ＤＡｉ１〜ＤＡｉ（２m ｉ−１）は、上位２m ｉ−１個の固定増加分データであり、ＣＲＹｉは、キャリアデータである。
【００６２】
下位ｎＩ 個のバイナリ増加分データＤＢｉ０〜ＤＢｉ（ｎＩ −１）は、出力電流の最小単位である１ＬＳＢに対して、最大でその（２n ｉ−１）倍の電流まで出力可能であり、上位２m ｉ−１個の固定増加分データＤＡｉ１〜ＤＡｉ（２m ｉ−１）は、２n ｉＬＳＢに対応した電流を単位として、１単位ずつ出力電流を変化させることができる。また、キャリアビットＣＲＹｉは、１ＬＳＢ分の電流出力を制御可能である。なお、ここで、ｉ＝１，２，…，ｋである。
【００６３】
次に、具体的なデータ例を用いて、図４に示す電流加算型ＤＡＣ１〜ＤＡＣｋの電流出力について説明する。
【００６４】
ここで、画像データとして、例えば、８ビットのデータＤＩＮがデコーダ８１に入力されるとする。変換部８２において、８ビットの画像データＤＩＮを３つの電流加算型ＤＡＣ１，ＤＡＣ２及びＤＡＣ３を用いて電流ＩＯＵＴに変換する。即ち、図４に示す変換部８２において、ｋ＝３である。
【００６５】
また、ＤＡＣ１とＤＡＣ２は、それぞれ６ビットのＤＡＣで、ＤＡＣ３は、７ビットのＤＡＣであるとする。この３個のＤＡＣを合わせると、２6 ＋２6 ＋２7 ＝２8 となるので、８ビットのＤＡＣが実現される。
なお、デコーダ８１に入力される画像データＤＩＮの各ビットをＤＩ７（ＭＳＢ）〜ＤＩ０（ＬＳＢ）とする。
【００６６】
図５、図６及び図７は、上述したように８ビットのデータＤＩ７〜ＤＩ０が入力される場合、デコーダ８１によって出力されるコードを示している。
ここで、ＤＡＣ１には、下位４ビットのデータＤＢ１０〜ＤＢ１３、６ビットの内の上位２ビットのデコード信号ＤＡ１１〜ＤＡ１３及びキャリアＣＲＹ１が入力され、ＤＡＣ２には、下位４ビットのデータＤＢ２０〜ＤＢ２３、６ビットの内の上位２ビットのデコード信号ＤＡ２１〜ＤＡ２３及びキャリアＣＲＹ２が入力され、さらに、ＤＡＣ３には、下位４ビットのデータＤＢ３０〜ＤＢ３３、７ビットの内の上位３ビットのデコード信号ＤＡ３１〜ＤＡ３７及びキャリアＣＲＹ３が入力されるとする。
【００６７】
以下、ＤＡＣ１〜ＤＡＣ３のそれぞれの出力電流について順番に説明する。
８ビットの入力データＤＩ７〜ＤＩ０の値が０〜２５５の範囲で任意の値をとる。そして、デコーダ８１は、入力データＤＩ７〜ＤＩ０の値に応じて、ＤＡＣ１〜ＤＡＣ３に出力する信号群を制御する。これに応じて、ＤＡＣ１〜ＤＡＣ３は、入力データＤＩ７〜ＤＩ０の値に応じて、それぞれ異なる動作を行う。
【００６８】
まず、ＤＩ７、ＤＩ６の値によるＤＡＣ１〜ＤＡＣ３の動作について説明する。
ＤＡＣ１において、入力データＤＩ７〜ＤＩ０が０から６３まで、即ちＤＩ７＝ＬかつＤＩ６＝Ｌの場合は、ＤＡＣ本来の動作が行われる。入力データが６４から２５５まで、即ちＤＩ７＝ＬかつＤＩ６＝Ｌ以外の場合は、ＤＡＣ１の６４ＬＳＢに対応する出力電流がすべてオンする。即ち、この場合、ＤＡＣ１から６４ＬＳＢに対応する電流ＩＯ１が出力される。
【００６９】
次に、ＤＡＣ２において、入力データＤＩ７〜ＤＩ０が０から６３まで、即ちＤＩ７＝ＬかつＤＩ６＝Ｌの場合は、ＤＡＣ２の６４ＬＳＢ分の出力電流がすべてオフする。即ち、このとき、ＤＡＣ２からの出力電流ＩＯ２は０である。入力データが６４から１２７まで、即ちＤＩ７＝ＬかつＤＩ６＝Ｈの場合は、ＤＡＣ本来の動作が行われる。さらに、入力データが１２８から２５５まで、即ちＤＩ７＝Ｈの場合は、ＤＡＣ２の６４ＬＳＢに対応する出力電流がすべてオンする。即ち、この場合、ＤＡＣ２から６４ＬＳＢに対応する電流ＩＯ２が出力される。
【００７０】
ＤＡＣ３において、入力データが０から１２７まで、即ちＤＩ７＝Ｌの場合は、ＤＡＣ３の１２７ＬＳＢ分の出力電流がすべてオフする。即ち、このとき、ＤＡＣ３からの出力電流ＩＯ３は０である。入力データが１２８〜２５５まで、即ちＤＩ７＝Ｈの場合は、ＤＡＣ３は本来のＤＡＣとして動作する。
【００７１】
以下、図５〜７を参照しつつ、ＤＡＣ１〜ＤＡＣ３の動作についてさらに詳しく説明する。
図５は、８ビットの入力データＤＩ７〜ＤＩ０に応じて、デコーダ８１によって生成されたコードを示す図である。図５に示す下位４ビットのデータＤＢ１０〜ＤＢ１３、６ビットの内の上位２ビットのデコード信号ＤＡ１１〜ＤＡ１３及びキャリアＣＲＹ１がＤＡＣ１に入力される。
【００７２】
入力データが０から１５までは、下位４ビットのデータＤＢ１０〜ＤＢ１３は、通常の２進数と同じく設定される。これに応じて、ＤＡＣ１から０から１５ＬＳＢに対応する電流がＩＯ１が出力される。
そして、入力データが１６になると、上位２ビットのデコード信号のうち、データＤＡ１１が「１」になる。これに応じて、ＤＡＣ１から１６ＬＳＢに対応する電流ＩＯ１が出力される。
【００７３】
入力データが３２を越えると、さらに上位２ビットのデコード信号のうち、データＤＡ１１とＤＡ１２がともに「１」になる。そして、入力データが４８を越えると、上位２ビットのデコード信号ＤＡ１１〜ＤＡ１３がすべて「１」になる。
そして、入力データが６３のとき、ＤＡＣ１に入力される下位４ビットのデータＤＢ１０〜ＤＢ１３及び上位２ビットのデコード信号ＤＡ１１〜ＤＡ１３がすべて「１」となる。これに応じて、ＤＡＣ１から６３ＬＳＢに対応する電流ＩＯ１が出力される。
【００７４】
入力データが６４になると、図５に示すように、ＤＡＣ１に入力されるキャリアＣＲＹ１も「１」に設定される。キャリアＣＲＹ１に対応して、１ＬＳＢの電流がＤＡＣ１の出力電流に加算されるので、ＤＡＣ１から６４ＬＳＢに対応する電流ＩＯ１が出力される。
そして、出力データが６４以上の場合、ＤＡＣ１に入力されるデータがすべて「１」のままに保持されるので、ＤＡＣ１から６４ＬＳＢに対応する電流ＩＯ１が出力され、この出力電流がＤＡＣ２またはＤＡＣ３の出力電流に加算される。
【００７５】
次に、図６を参照して、ＤＡＣ２の出力電流について説明する。
ＤＡＣ２は、入力データが６４以上になるとき電流ＩＯ２を出力する。なお、ＤＡＣ２は、入力データが６４から１２７の間にあるとき、基本的に、上述した入力データが０から６３のときのＤＡＣ１の動作とほぼ同じである。
【００７６】
入力データが１２７のとき、ＤＡＣ２に入力される下位４ビットのデータＤＢ２０〜ＤＢ２３及び上位２ビットのデコード信号ＤＡ２１〜ＤＡ２３がすべて「１」となる。これに応じて、ＤＡＣ２から６３ＬＳＢに対応する電流ＩＯ２が出力される。この電流がＤＡＣ１の出力電流ＩＯ１（６４ＬＳＢ）と加算され、加算結果が出力電流ＩＯＵＴとなる。
【００７７】
入力データが１２８になると、図６に示すように、ＤＡＣ２に入力されるキャリアＣＲＹ２も「１」に設定される。キャリアＣＲＹ２に対応して、１ＬＳＢの電流がＤＡＣ１の出力電流に加算されるので、ＤＡＣ２から６４ＬＳＢに対応する電流ＩＯ２が出力される。
そして、出力データが１２８以上の場合、ＤＡＣ２に入力されるデータがすべて「１」のままに保持されるので、ＤＡＣ２から６４ＬＳＢに対応する電流ＩＯ２が出力され、この出力電流がＤＡＣ１またはＤＡＣ３の出力電流に加算される。
【００７８】
次に、図７を参照して、ＤＡＣ３の出力電流について説明する。
ＤＡＣ３は、入力データが１２８以上になるとき電流ＩＯ３を出力する。
図７に示すように、ＤＡＣ３には、４ビットの下位データＤＢ２０〜ＤＢ２３、７ビットの内の上位３ビットのデコード信号ＤＡ３１〜ＤＡ３７及びキャリアＣＲＹ３が入力される。なお、図７に示すように、キャリアＣＲＹ３が０に保持される。
【００７９】
入力データが１２８以下のとき、ＤＡＣ３は動作せず、出力電流ＩＯ３は０のままになる。入力データが１２８を超えたとき、ＤＡＣ３は、通常のＤＡＣとして動作する。図７に示すように、入力データが１６増加する度に上位３ビットのデコード信号ＤＡ３１〜ＤＡ３７が順次「１」に設定される。これに応じて、１６ＬＳＢに対応する電流の増加分が一つずつ出力電流ＩＯ３に加算される。
【００８０】
そして、入力データＤＩ７〜ＤＩ０が２５５になると、ＤＡＣ３に入力されるすべてのデータが「１」に保持される。このとき、ＤＡＣ３から１２７ＬＳＢに対応する電流ＩＯ３が出力される。この出力電流がＤＡＣ１の出力電流ＩＯ１及びＤＡＣ２の出力電流ＩＯ２と加算され、加算結果が電流ＩＯＵＴとして出力される。
【００８１】
上述したように、デコーダ８１及び電流加算型ＤＡＣ１〜ＤＡＣ３からなるＤＡＣによって、８ビットの入力データＤＩ７〜ＤＩ０に応じて、０ＬＳＢから２５５ＬＳＢに対応する電流ＩＯＵＴを出力することができる。また、上述の説明の中に類似した論理や動作が繰り返し出現していることから分かるように、最適な論理構成をとることにより、実用的な回路規模でデコーダを設計することが可能である。
【００８２】
図８は、上述したＤＡＣにおいて、入力データＤＩＮに対する出力電流ＩＯＵＴの曲線を示すグラフの一例を示している。
図８のグラフ例では、ｋ個の電流加算型ＤＡＣを有するＤＡＣの出力電流ＩＯＵＴを示している。
【００８３】
図８に示すように、各電流加算型ＤＡＣ１〜ＤＡＣｋにおいて、基準電流ＩＲＥＦによって定められた１ＬＳＢの電流を最小の出力電流単位として、出力電流を加算して形成する。このため、それぞれの電流加算型ＤＡＣに供給する基準電流ＩＲＥＦ１〜ＩＲＥＦｋの電流値を適宜制御することによって、図８に示すガンマ補正された曲線を実現できる。尚、基準電流ＩＲＥＦｉは各々の領域の１ＬＳＢ分の電流値に一致している必要はなく、好適には、ノイズの影響を受けにくくするため所定の倍数をかけた電流値で分配する。
【００８４】
基準電流ＩＲＥＦ１〜ＩＲＥＦｋの電流値は、図３に示すように、基準電流源回路４０の抵抗接続端子ＴＲＥＸＴ１〜ＴＲＥＸＴｋに接続されている抵抗素子Ｒ１〜Ｒｋそれぞれの抵抗値によって調整できる。このため、これらの抵抗素子Ｒ１〜Ｒｋの抵抗値を適宜設定することによって、所望のガンマ補正曲線をもつ出力電流ＩＯＵＴ対入力データＤＩＮのグラフを実現することができる。
【００８５】
図９は、抵抗素子Ｒ１〜Ｒｋの抵抗値を変化させることによって電流出力の特性の変化を示すグラフである。図示のように、出力電流ＩＯＵＴが折れ線からなる近似的なガンマ補正曲線となる。折れ線の各部分がＤＡＣ１〜ＤＡＣｋの電流出力特性によって決まる。具体的に、折れ線の各部分の勾配は、基準電流ＩＲＥＦ１〜ＩＲＥＦｋを発生するための抵抗素子Ｒ１〜Ｒｋの抵抗値によって決まる。
【００８６】
図９に示すように、ｋ個の抵抗素子Ｒ１〜Ｒｋの抵抗値をそれぞれ適宜制御することによって、折れ線の各部分の勾配を所望の値に制御できる。これによって、それぞれの電流加算型ＤＡＣ１〜ＤＡＣｋの出力電流ＩＯ１〜ＩＯｋを加算した結果、図９に示す近似的なガンマ特性を有する出力電流を獲得できる。
【００８７】
上述したように、本実施形態の画像表示装置に用いられる電流加算型ＤＡＣにおいて、デコーダにより出力されるコード及び基準電流源回路から供給される基準電流に応じて、変換部８２によって入力される画像データＤＩＮに対応した出力電流ＩＯＵＴが得られる。変換部８２は、複数（ｋ個）の電流加算型ＤＡＣからなり、各電流加算型ＤＡＣにおいて１ＬＳＢ単位で出力電流を増加させるバイナリコードと、所定の単位で、例えば１６ＬＳＢ単位で出力電流を増加させる固定増加分コード、さらにキャリアに応じて、加算した電流を出力する。また、複数の電流加算型ＤＡＣの出力電流が加算され、その結果入力画像データＤＩＮに対応する出力電流ＩＯＵＴが得られる。また、基準電流源回路によって各電流加算型ＤＡＣに供給される基準電流ＩＲＥＦを適宜制御することによって、出力電流に対してガンマ補正を行うことができ、有機ＥＬ素子の特性に適合した駆動電流を供給できる。
【００８８】
次に、本実施形態にかかる電流加算型ＤＡＣの２つの構成例について説明する。
【００８９】
電流加算型ＤＡＣの第１の構成例
図１０は、電流加算型ＤＡＣの第１の構成例を示す回路図である。
本例の電流加算型ＤＡＣは、図４に示す変換部８２を構成する電流加算型ＤＡＣ８２−１〜ＤＡＣ８２−ｋの何れかである。ここで、一般的に、ｉ番目の電流加算型ＤＡＣとして、８２−ｉで表記する。
【００９０】
図示のように、電流加算型ＤＡＣに、基準電流源回路４０によって発生された基準電流ＩＲＥＦｉが供給される。また、デコーダ８１によって、上位ｍｉビットのコードＤＡ（２mi−１）〜ＤＡ１、下位ｎｉビットのコードＤＢ（ｎｉ−１）〜ＤＢ０及びキャリアＣＲＹｉが入力される。また、図示のように、それぞれのコードが正のコードとその反転コードをペアを成して入力される。
【００９１】
上述したように、デコーダ８１によって出力されるこれらのコードのうち、上位ｍｉビットのコードは、固定増加分２niＬＳＢに対応し、下位ｎｉビットのコードは、バイナリ増加分であり、１ＬＳＢから（２ni−１）ＬＳＢに対応する。また、キャリアＣＲＹｉは、１ＬＳＢに対応する。
【００９２】
本例の電流加算型ＤＡＣは、図１０に示すように、複数の差動増幅回路によって構成されている。それぞれの差動増幅回路は、バイポーラトランジスタ、例えば、ｎｐｎトランジスタによって構成されている。
各差動増幅回路において、図示のように、ゲートにそれぞれデコーダ８１から出力される正のコードと反転コードが印加される一対のｎｐｎトランジスタからなる差動対と、当該差動対に電流を供給する電流源が含まれている。電流源は、ゲートにバイアス電圧Ｖb が印加されるｎｐｎトランジスタと、当該ｎｐｎトランジスタのエミッタに接続されている抵抗素子を有している。
【００９３】
基準電流ＩＲＥＦｉが、図１０に示すように、バイアス電圧Ｖb を発生するバイアス電圧発生回路に入力される。当該バイアス電圧発生回路は、ｎｐｎトランジスタＱ０と、抵抗素子Ｒ０からなる。トランジスタＱ０のコレクタとそのゲートが接続され、そのエミッタと接地電位ＧＮＤとの間に、抵抗素子Ｒ０が接続されている。なお、抵抗素子Ｒ０の抵抗値は、例えば、２Ｒｉである。トランジスタＱ０のコレクタに基準電流ＩＲＥＦｉが入力される。
【００９４】
即ち、バイアス電圧発生回路と各差動対に電流を供給する電流源によって、カレントミラー回路が構成されている。当該カレントミラー回路によって、各電流源のトランジスタのベース電位が一定に保持される。このため、各電流源によって発生する電流が、その電流源を構成するトランジスタのエミッタと接地電位ＧＮＤとの間の等価抵抗によって決まる。
【００９５】
例えば、固定増加分の上位ｍｉビットに対応する差動対の電流源において、各トランジスタのエミッタと接地電位ＧＮＤとの間に、抵抗値２Ｒｉをもつ抵抗素子ＲＡ（２mi−１），…，ＲＡ１がそれぞれ接続されている。
一方、バイナリ増加分の下位ｎｉビット及びキャリアに対応する差動対の電流源において、各トランジスタのエミッタに抵抗値２Ｒｉの抵抗素子ＲＢ（ｎｉ−１），…，ＲＢ０及びＲＣの一方の端子が接続され、さらに、これらの抵抗素子の他方の端子の間に、抵抗値Ｒｉの複数の抵抗素子が接続されている。
【００９６】
上述したように構成されている電流加算型ＤＡＣにおいて、入力される基準電流ＩＲＥＦｉ及びバイアス電圧発生回路を構成するトランジスタＱ０のベース−エミッタ間電圧Ｖbe及び抵抗素子Ｒ０の抵抗値２Ｒｉに応じて、トランジスタＱ０のベース電圧、即ち、バイアス電圧Ｖb が決まる。ここで、各差動対の電流源を構成するトランジスタがバイアス電圧発生回路を構成するトランジスタＱ０と同じ特性をもつ、例えば、同じベース−エミッタ間電圧をもつとすると、各差動対の電流源の出力電流は次のように計算される。
【００９７】
まず、固定増加分に対応する各差動対の電流源において、それぞれのトランジスタのコレクタ電流は、基準電流ＩＲＥＦｉに等しく保持される。
次に、バイナリ増加分に対応する各差動対の電流源において、コードＤＢ（ｎｉ−１）の差動対に対応する電流源の電流は、基準電流ＩＲＥＦｉの半分、即ちＩＲＥＦｉ／２である。そして、バイナリ増加分のその他のコードに対応する電流源の電流は、その前段にある差動対の電流源の電流の半分である。このため、バイナリ増加分の最下位ビットのコードＤＢ０に対応する差動対の電流源の電流は、ＩＲＥＦ／２niに等しくなる。
また、同様に、キャリアＣＲＹｉに対応する差動対の電流源の電流は、バイナリ増加分の最下位ビットのコードＤＢ０に対応する差動対と同じ電流、即ちＩＲＥＦ／２niに等しくなる。
【００９８】
このため、デコーダ８１によって出力されるコードのうち、バイナリ増加分である下位のｎｉビットのコードにおいて、最下位コードＤＢ０に対応する電流を１ＬＳＢ対応の電流とすると、バイナリ増加分の最上位コードＤＢ（ｎｉ−１）に対応する電流が２ni-1ＬＳＢとなる。
また、キャリアＣＲＹｉには、１ＬＳＢ対応の電流となる。
そして、固定増加分の上位ｍｉビットのコードにおいて、各ビットには、２niＬＳＢに対応する電流となる。
【００９９】
本例の電流加算型ＤＡＣにおいて、図１０に示すように、出力電流ＩＯｉは、固定増加分の上位ｍｉビットのコードＤＡ（２mi−１）〜ＤＡ１、バイナリ増加分の下位のｎｉビットのコードＤＢ（ｎｉ−１）〜ＤＢ０、及びキャリアＣＲＹｉの各ビットの値に応じて、出力端子Ｔoiに加算される電流によって決まる。
【０１００】
それぞれの差動対において、入力される正のコード及びその反転コードに応じて、その差動対の電流源により供給される電流が差動対を成す２つのトランジスタの何れか一方に流れる。このため、各コードに応じて、出力端子Ｔoiに加算される電流が異なる。この電流加算型ＤＡＣ８２−ｉによって、０から２mi+ni ＬＳＢに対応する電流ＩＯｉを出力することができる。
【０１０１】
電流加算型ＤＡＣの第２の構成例
図１１は、電流加算型ＤＡＣの他の構成例を示す回路図である。
本例の電流加算型ＤＡＣ８２ａ−ｉは、図示のように、図１０に示す第１の構成例に較べて、差動対及び電流源などがＭＯＳトランジスタによって構成されている点で異なる。
【０１０２】
図示のように、本例の電流加算型ＤＡＣは、基準電流源回路によって供給される基準電流ＩＲＥＦｉに応じて、バイアス電圧Ｖb を発生するバイアス電圧発生回路、ＭＯＳトランジスタ、例えば、ｎＭＯＳトランジスタからなる複数の差動対、及びこれらの差動対に電流を供給する電流源を有している。
【０１０３】
バイアス電圧発生回路は、図示のように、演算増幅器ＯＰＡ１、抵抗素子Ｒ１０，Ｒ１１及びＭＯＳトランジスタＭ１によって構成されている。
抵抗素子Ｒ１０に基準電流ＩＲＥＦｉが入力され、それによって生じた電圧Ｖa が、演算増幅器ＯＰＡ１の正の入力端子（＋）に入力される。演算増幅器ＯＰＡ１の出力端子が、トランジスタＭ１のゲートに接続されている。また、演算増幅器ＯＰＡ１の入力端子（−）もその出力端子とともに、トランジスタＭ１のゲートに接続されている。トランジスタＭ１のソースと接地電位ＧＮＤとの間に、抵抗素子Ｒ１１が接続されている。
【０１０４】
上述したように構成されているバイアス電圧発生回路において、演算増幅器ＯＰＡ１の出力端子の電圧Ｖb が、その正の入力端子の電圧Ｖa と同じレベルに保持される。
また、本例の電流加算型ＤＡＣにおいて、演算増幅回路ＯＰＡ１を用いることにより、各差動対に電流を供給する電流源を構成するＭＯＳトランジスタのしきい値電圧のバラツキを抑制することでき、それぞれの電流源から出力される電流の精度を向上できる。
【０１０５】
図１１に示すように、バイアス電圧発生回路によって発生されたバイアス電圧Ｖb が、差動対の電流源を構成するＭＯＳトランジスタのゲートに印加される。即ち、バイアス電圧発生回路及び差動対の電流源を構成するＭＯＳトランジスタによって、カレントミラー回路が構成されている。
【０１０６】
差動対を構成するＭＯＳトランジスタのゲートに、それぞれデコーダ８１から出力される正のコードとその反転コードが入力される。即ち、それぞれの差動対において、常に一方のトランジスタがオンし、他方のトランジスタがオフするように制御される。
【０１０７】
各差動対に設けられている電流源の電流は、上述した第１の構成例の電流加算型ＤＡＣとほぼ同じであるので、ここで、その詳細について省略する。即ち、固定増加分の上位ｍｉビットに対応する各差動対の電流源には、固定の電流、例えば、基準電流ＩＲＥＦｉに等しい電流が流れる。一方、バイナリ増加分の下位ｎｉビットに対応する各差動対の電流源に、ＩＲＥＦ／２から、ＩＲＥＦ／２niに等しい電流が流れる。また、キャリアＣＲＹｉに対応する差動対の電流源には、バイナリ増加分の最下位ビットＤＢ０に対応する差動対の電流源と同じ電流が流れる。
【０１０８】
このように、例えば、バイナリ増加分の下位ｎｉビットのうち、最下位のビットＤＢ０に対応する差動対の電流源の電流を１ＬＳＢに対応する電流とすると、その最上位ビットＤＢ（ｎｉ−１）に対応する差動対の電流源の電流が２ni-2ＬＳＢに対応し、固定増加分の上位ｍｉビットの差動対の電流源の電流が２niＬＳＢに対応する。また、キャリアＣＲＹｉに対応する差動対の電流源の電流が１ＬＳＢに対応する電流に等しい。
【０１０９】
上述したように構成された本例の電流加算型ＤＡＣにおいて、デコーダ８１によって出力される固定増加分の上位ｍｉビットのコードＤＡ（２mi−１）〜ＤＡ１、バイナリ増加分の下位のｎｉビットのコードＤＢ（ｎｉ−１）〜ＤＢ０、及びキャリアＣＲＹｉの各ビットの値に応じて、出力端子Ｔoiに加算される電流によって決まる。
【０１１０】
それぞれの差動対において、入力される正のコード及びその反転コードに応じて、その差動対の電流源により供給される電流が差動対を成す２つのトランジスタの何れか一方に流れる。このため、各コードに応じて、出力端子Ｔoiに加算される電流が異なる。この電流加算型ＤＡＣ８２ａ−ｉによって、０から２mi+niＬＳＢに対応する電流ＩＯｉを出力することができる。
【０１１１】
以上説明したように、本実施形態の画像表示装置によれば、ディスプレイパネル２０１が複数の表示領域に分割され、各表示領域毎に駆動電流を供給するドライバＩＣが配置されている。ドライバＩＣは、基準電流を発生する基準電流源回路と、当該基準電流源回路によって発生した基準電流を基に、電流加算型ＤＡＣによって入力される画像データに応じた駆動電流が発生され、さらに、電流出力回路によって、ＤＡＣで発生した駆動電流が所望のチャネル数に増やされ、ディスプレイパネルのそれぞれの領域領域に入力されるので、画像データに応じた駆動電流をディスプレイパネルに供給することができ、所望の画像信号を表示することができる。
【０１１２】
また、本実施形態によれば、電流加算型ＤＡＣは、複数の差動対及びそれぞれ差動対に電流を供給する電流源からなり、各差動対においてデコーダから入力される固定増加分に対応するコード、バイナリ増加分に対応するコード及びキャリアコードに応じて、１ＬＳＢに対応する電流の所望の倍数の電流を出力電流に加算するので、デコーダの出力コードに応じて、所望の電流を供給することができる。
さらに、基準電流源回路によって発生する基準電流値を適宜制御することによって、電流加算型ＤＡＣによって出力される加算電流が近似的にガンマ補正の曲線を実現できるので、有機ＥＬ素子の特性に適合した駆動電流を生成することができ、バラツキのない多ビット高階調の画像を表示できる。
【０１１３】
【発明の効果】
以上説明したように、本発明の電流出力型ディジタル／アナログ変換回路、電流出力型駆動回路及び画像表示装置によれば、ガンマ補正機能付きの高精度の電流出力型駆動回路を提供することができ、低歪みで高階調の有機ＥＬ画像表示装置を実現できる。
また、本発明によれば、ガンマ補正をアナログ回路、具体的に基準電流を発生するための抵抗素子の抵抗値を適宜設定することによって実現できる。このため、ガンマ補正のための回路構成が簡略化でき、システムの構成が簡単にできる利点がある。
【図面の簡単な説明】
【図１】本発明に係る画像表示装置の一実施形態を示す構成図である。
【図２】電流出力型駆動回路（ドライバＩＣ）の一構成例を示すブロック図である。
【図３】基準電流源回路及びそれによって生成される基準電流を基に駆動電流を生成する電流加算型ＤＡＣの一構成例を示すブロック図である。
【図４】電流加算型ＤＡＣの構成を示すブロック図である。
【図５】入力データＤＩＮに対応したデコーダの出力コードの一例を示す図である。
【図６】入力データＤＩＮに対応したデコーダの出力コードの他の例を示す図である。
【図７】入力データＤＩＮに対応したデコーダの出力コードの他の例を示す図である。
【図８】電流加算型ＤＡＣの出力電流と入力データＤＩＮとの関係を示すグラフである。
【図９】基準電流を生成するための抵抗素子による出力電流の曲線の変化を示すグラフである。
【図１０】電流加算型ＤＡＣの一構成例を示す回路図である。
【図１１】電流加算型ＤＡＣの他の構成例を示す回路図である。
【図１２】従来のガンマ補正機能付き基準電圧源回路の一構成例を示す回路図である。
【図１３】従来のガンマ補正機能付き液晶パネル駆動回路の一構成例を示す回路図である。
【符号の説明】
１０…テスト回路、２０…制御回路、３０…書き込み回路、４０…基準電流源回路、５０…フラグ用双方向シフトレジスタ、６０…画像データ用レジスタアレイ、７０…制御信号発生回路、８０−１，８０−２，８０−ｍ−１，８０−ｍ…Ｄ／Ａ変換回路（ＤＡＣ）、９０−１，９０−２，９０−ｍ−１，９０−ｍ…電流出力回路、８１…デコーダ、８２…変換部、８２−１，８２−２，…，８２−ｋ…電流加算型ＤＡＣ、１００…画像表示装置、１０１−１，１０１−２，…，１０１−ｎ電流出力型駆動回路（ドライバＩＣ）、１０２…ディスプレイパネル。
【発明の属する技術分野】
本発明は、マトリクス状に配置されている複数の画素表示セルによって構成されている画像表示装置、特に、上記画素表示セルが能動型の有機ＥＬ画素表示セルからなり、各画素表示セルに駆動電流を供給することで画像信号を表示させる画像表示装置及び当該画像表示装置に駆動電流を供給する電流出力型駆動回路に関するものである。
【０００２】
【従来の技術】
表示装置、例えば、一画像を互いに直交する２つの方向に複数の画素に分解し、分解されたそれぞれの画素に対応してマトリクス状に配置されている複数の画素表示セルを有しており、各画素表示セルにより表示された画素で画像を表示するマトリクス表示装置として、液晶ディスプレイのほか、近年有機ＥＬディスプレイも脚光を浴びている。
【０００３】
液晶ディスプレイにおいては、多数の画素表示セルがマトリクス状に配列され、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像の表示駆動が行われる。この表示駆動は、画素毎に配置されている駆動用回路、例えば、トランジスタを含む駆動回路によって画素表示セル毎に行われる。なお、画素表示セルとして有機ＥＬの表示素子を用いた有機ＥＬディスプレイでも、画素毎に供給される駆動信号によって表示が行われるが、この場合、駆動信号が画素の輝度に対応して生成される電流信号によって行われる。
【０００４】
有機ＥＬディスプレイの場合、画素表示セルとして発光素子を用いる、いわゆる能動型あるいは自発光型ディスプレイであるため、液晶ディスプレイに較べて画像の視認性が高く、さらにバックライトが不要で、且つ応答速度が速いなどの利点がある。ただし、有機ＥＬ素子は、ダイオードのような曲線的な電流−電圧特性をもっており、輝度−電流特性はほぼ直線的な比例関係をもっている。このような有機ＥＬ素子やそれを駆動するＴＦＴ（Thin film transistor）には、しきい値電圧があって、しかも素子間のバラツキが大きい。
【０００５】
このため、有機ＥＬディスプレイは、各発光素子を表示する画素の輝度に応じた電流によって駆動する、いわゆる電流駆動型であるので、駆動回路は通常の液晶ディスプレイに用いられているものとは大きく異なる。
【０００６】
有機ＥＬ素子を画像データの値に比例する輝度をもつ画素を表示させるため、その特性に合わせて駆動電流を制御する必要がある。即ち、有機ＥＬ素子の特性に応じてガンマ補正を行った電流を供給する必要がある。
【０００７】
図１２は、従来の基準電圧源に対してガンマ補正を行う補正回路の一構成例を示している。この補正回路において、複数の基準電圧Ｖ０，Ｖ８，…，Ｖ６４を出力する基準電圧源を構成する抵抗素子Ｒ０，Ｒ１，…，Ｒ７を少しずつ抵抗値が異なるように設定し、ガンマ補正曲線に基準する電圧出力特性を実現する。なお、２つの基準電圧間の電圧は、図示されていないディジタル／アナログ変換回路によって上下に隣接した２つの基準電圧の間を補間することで出力される。
【０００８】
なお、このガンマ補正回路では、表示パネルに複数の駆動用ＩＣを用いた場合に、基準電圧源の各出力端子を駆動用ＩＣ同士に接続することで、駆動用ＩＣ間の基準電圧を共通化させ、駆動用ＩＣ間のバラツキを抑制でき、液晶ディスプレイ用の電圧出力型の駆動用ＩＣとして適している。
【０００９】
また、図１３には、特許文献である特開平８−８４３０７号公報により開示されたガンマ補正機能付きのディジタル／アナログ変換回路を含む液晶パネル駆動回路の一例を示している。図示のように、本例のディジタル／アナログ変換回路は、ガンマ補正機能付きの電流出力型ディジタル／アナログ変換回路（以下、電流出力型ＤＡＣと表記する）、電流−電圧変換回路及びデコーダによって構成されている。
【００１０】
電流出力型ＤＡＣは、図示のように、２n −１個のスイッチを構成するＭＯＳトランジスタと、２n −１個の電流源を構成するＭＯＳトランジスタからなる電流出力グループがｍ個形成されている。さらにｍグループの出力電流に応じて、基準電圧Ｖref を出力する出力部が設けられている。こうして出力される基準電圧に基づき、液晶パネルに供給される駆動電圧が制御される。
なお、上記ｍ個の電流出力グループが、それぞれデコーダから出力２n −１のデータによって制御される。
【００１１】
【特許文献１】
特開平８−８４３０７号公報
【００１２】
【発明が解決しようとする課題】
ところで、上述した従来のガンマ補正回路を有機ＥＬ素子からなるディスプレイ用のデータ線駆動用ＩＣに適用する場合、種々の問題がある。例えば、図１２に示す電圧出力型の補正回路を有機ＥＬディスプレイに適用する場合、電圧出力を電流出力に変換する電圧−電流変換回路が必要になり、電圧−電流変換回路を構成する抵抗素子のバラツキや演算増幅器のオフセット電圧などにより、高階調の輝度表示に必要な精度を得ることが困難であるという不利益がある。
【００１３】
また、図１３に示すガンマ補正機能付きのＤＡＣを用いる場合、電流−電圧変換回路を外すことで電流出力型の駆動回路を実現できるものの、高階調の画像表示には適してない。なぜなら、出力電流を切り換えるスイッチを構成するＭＯＳトランジスタの数が２n −１個があり、例えば、１０ビットの電流出力型ＤＡＣを設計する場合、デコーダの出力信号の本数が１０２３本と多くなり、回路の規模が大きくなり、ディスプレイパネルの駆動回路の配置が困難になる。また、個々の駆動用ＩＣでは、ＭＯＳトランジスタのしきい値電圧のバラツキに合わせて基準電圧も変動するように設計しないと、出力電流のバラツキが大きくなり、表示する画素輝度の精度が低下してしまう問題がある。
【００１４】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路構成が簡単で、レイアウト面積の増加を必要最小限に抑えながら、有機ＥＬの特性に適合したガンマ補正機能付きの電流出力型ディジタル／アナログ変換回路及びそれを用いた電流出力型駆動回路、画像表示装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明の電流出力型ディジタル／アナログ変換回路は、ガンマ曲線を複数の領域に分割し、各領域において生成された基準電流を基に、入力データに応じた電流を出力し、各領域の出力電流を加算して出力する電流出力型ディジタル／アナログ変換回路であって、上記基準電流に対して、バイナリで増加する複数のバイナリ電流を発生するバイナリ電流発生部と、上記基準電流を基に、当該基準電流の所定の倍数となる複数の固定電流を発生する固定電流発生部と、上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力され、上記基準電流に等しい電流を上記入力データの桁が変化したことに対応するキャリア電流として発生するキャリア電流発生部と、上記入力データに応じて、所望の上記バイナリ電流と固定電流とに上記キャリア電流を加算して、上記１領域の電流として出力する電流出力部とを有し、上記各領域において上記電流出力部によって得られた上記出力電流を加算して、上記入力データに対応する変換結果として出力する。
【００１６】
また、本発明の電流出力型駆動回路は、入力データに応じた電流を供給する電流出力型駆動回路であって、上記入力データの値に応じて複数の電流出力領域を設けて、上記各電流出力領域において、ガンマ曲線に従ってそれぞれの電流出力領域における１ＬＳＢまたはその所定の倍数に対応する基準電流を発生する基準電流発生回路と、上記入力データに応じて上記各電流出力領域におけるコードを出力するデコーダと、上記各電流出力領域において、上記デコーダからの出力コードに応じた電流を出力する電流出力型ディジタル／アナログ変換回路と、上記各電流出力型ディジタル／アナログ変換回路の出力電流を加算して出力する出力回路とを有し、上記電流出力型ディジタル／アナログ変換回路は、上記基準電流に対して、バイナリで増加する複数のバイナリ電流を発生するバイナリ電流発生部と、上記基準電流を基に、当該基準電流の所定の倍数となる複数の固定電流を発生する固定電流発生部と、上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力され、上記基準電流に等しい電流を上記入力データの桁が変化したことに対応するキャリア電流として発生するキャリア電流発生部と、上記入力データに応じて、所望の上記バイナリ電流と固定電流とに上記キャリア電流を加算して、上記１領域の電流として出力する電流出力部とを有する。
【００１７】
【課題を解決するための手段】
また、本発明の画像表示装置は、入力される駆動電流に対してガンマ曲線の光出力特性をもつ複数の画素表示セルをマトリクス状に配置してなる表示パネルに、画像データに応じた駆動電流を供給して所望の画像を表示する画像表示装置であって、上記画像データの値に応じて複数の電流出力領域を設けて、上記各電流出力領域において、上記ガンマ曲線に従ってそれぞれの電流出力領域における１ＬＳＢまたはその所定の倍数に対応する基準電流を発生する基準電流発生回路と、上記画像データに応じて、上記各電流出力領域におけるコードを出力するデコーダと、上記各電流出力領域において、上記デコーダからの出力コードに応じた電流を出力する電流出力型ディジタル／アナログ変換回路と、上記各電流出力領域における電流出力型ディジタル／アナログ変換回路の出力電流を加算して、加算電流を上記駆動電流として出力する出力回路とを有し、上記電流出力型ディジタル／アナログ変換回路は、上記基準電流に対して、バイナリで増加する複数のバイナリ電流を発生するバイナリ電流発生部と、上記基準電流を基に、当該基準電流の所定の倍数となる複数の固定電流を発生する固定電流発生部と、上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力され、上記基準電流に等しい電流を上記入力データの桁が変化したことに対応するキャリア電流として発生するキャリア電流発生部と、上記入力データに応じて、所望の上記バイナリ電流と固定電流とに上記キャリア電流を加算して、上記１領域の電流として出力する電流出力部とを有する。
【００１８】
また、本発明では、好適には、上記バイナリ電流発生部は、上記基準電流から、上記基準電流の２n-1 倍（ｎは整数、ｎ＞１）までに２の巾乗で増加する複数の電流を発生し、上記固定電流発生部は、上記基準電流の２n 倍の電流を複数発生する。
【００１９】
また、本発明では、好適には、上記キャリア電流発生部は、上記入力データが２ n −１から２ n へ変化したことに対応し、１ＬＳＢに対応する電流を出力する。
【００２０】
さらに、本発明では、好適には、上記キャリア電流発生部は、上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力される差動増幅回路と、上記差動増幅回路に電流を供給する電流源と、を含む。
【００２１】
本発明によれば、有機ＥＬ画素表示セルを用いて構成された画像表示装置において、画像データの値、例えばその最大値に応じて有機ＥＬ素子の特性を示すガンマ曲線を複数の領域に区分して、各領域において１ＬＳＢまたはその所定の倍数に対応する基準電流を生成する。そして、ガンマ曲線の各区分された領域に対応する基準電流を適宜制御することにより、折れ線によって有機ＥＬ素子のガンマ特性が近似的に表記される。
【００２２】
また、本発明によれば、電流出力型ディジタル／アナログ変換回路において、各領域に対応して、基準電流がバイナリで増加する複数のバイナリ電流発生部と、基準電流の所定の倍数の複数の固定電流発生部と、入力データに応じて所望のバイナリ電流と固定電流を加算する電流出力部が設けられている。各区分領域において出力される電流が加算され、その結果が入力データに対する変化結果として得られる。
【００２３】
そして、当該電流出力型ディジタル／アナログ変換回路を用いて、入力される画像データに対応する駆動電流を出力する電流出力型駆動回路を構成し、当該駆動回路を用いて、有機ＥＬ画素表示素子がマトリクス状に配列してなる画像表示装置に駆動電流を供給することにより、ガンマ補正された駆動電流を有機ＥＬディスプレイパネルに供給することができ、高階調の画像表示を達成できる。
【００２４】
【発明の実施の形態】
図１は本発明に係る電流出力型駆動回路を用いた有機ＥＬ画像表示装置の一実施形態を示す構成図である。
【００２５】
本実施形態の画像表示装置１００は、図１に示すように、電流出力型駆動回路からなるｎ個の電流出力型データ線駆動回路（以下、便宜上ドライバＩＣと表記する）１０１−１〜１０１−ｎ、及び各ドライバＩＣによって出力される駆動電流に応じて画像を表示するディスプレイパネル１０２から構成されている。
【００２６】
図１に示すように、ディスプレイパネル１０２は、ｎ個の表示領域ＤＲＶＡ１〜ＤＲＶＡｎに分割されている。そして、図示のようにディスプレイパネル１０２の長手方向の一辺側、例えば、図中の上段側にｎ個のドライバＩＣ１０１−１〜１０１−ｎが分割されたそれぞれの表示領域ＤＲＶＡ１〜ＤＲＶＡｎに対応するように配置されている。ディスプレイパネル１０２の各表示領域ＤＲＶＡ１〜ＤＲＶＡｎは、それぞれドライバＩＣ１０１−１〜１０１〜ｎによって駆動される。
【００２７】
なお、図１に示すドライバＩＣとディスプレイパネルの配置関係は、例えば、コンピュータのモニタや小型のテレビ表示装置に適用することができる。大型の表示装置の場合、ディスプレイパネル１０２がさらに図面における上下方向にも例えば、２分割され、そして、分割された上部と下部表示領域においてさらにｎ個の表示領域に分割される。このように分割されたディスプレイパネル１０２に対応して、ドライバＩＣがそれぞれディスプレイパネル１０２の上下両方の長手方向に沿って配置される。そして、上側に配置されたドライバＩＣはディスプレイパネル１０２の上部のｎ個の表示領域を駆動し、下側に配置されたドライバＩＣはディスプレイパネル１０２の下部のｎ個の表示領域を駆動するという構成を採用することが好ましい。
【００２８】
各ドライバＩＣ１０１−１〜１０１−ｎは、図１に示すように、基本的に同一の構成を有し、それぞれの内部には、少なくとも基準電流源回路（図１に示す４０−１〜４０−ｍ）と、当該基準電流源回路によって生成される基準電流に応じて、画像信号の強度、例えば、輝度を示す画像データに応じた電流信号を発生する電流加算型のディジタル／アナログ変換回路（ＤＡＣ）と、ＤＡＣの出力電流を保持して出力する電流出力回路とを有している。なお、電流加算型ＤＡＣ及び電流出力回路は、後に説明する。
【００２９】
本実施形態の画像表示装置において、マスタとなる１つのドライバＩＣ（図１の構成例では、ドライバＩＣ１０１−１である）の基準電流源回路の外部抵抗接続端子ＴＲＥＸＴと接地電位ＧＮＤとの間に、電流発生の基準となる抵抗素子ＲＥＸＴを接続し、この抵抗素子の抵抗値に準じた基準電流ＩＲＥＦが生成される。そして、マスタのドライバＩＣによって生成された基準電流ＩＲＥＦが他の各ドライバＩＣに供給され、それぞれのドライバＩＣにおいて、マスタのドライバＩＣから受け取った基準電流ＩＲＥＦに基づき、それぞれの内部に設けられている基準電流源回路４０によって基準電流を発生し、ＤＡＣに供給する。これによって、すべてのドライバＩＣには、共通の基準電流をＤＡＣに供給することができ、ドライバＩＣ間の出力電流のバラツキを抑制することができる。
【００３０】
本実施形態において、マスタのドライバＩＣの基準電流出力端子ＴＩＲＥＦＯＵＴから出力される電流電流ＩＲＥＦを、共通の基準電流配線ＣＭＬ１で各ドライバＩＣ１０１−１〜１０１−ｎの基準電流入力端子ＴＩＲＥＦＩＮＩ接続されている。
そして、図１に示す構成では、マスタのドライバＩＣ１０１−１によって生成された基準電流ＩＲＥＦと同じ電流を各ドライバＩＣに分配するために、ドライバＩＣ１０１−１〜１０１−ｎは、時分割で基準電流ＩＲＥＦを受け取る電流分配方式が採用されている。
【００３１】
時分割で基準電流ＩＲＥＦを各ドライバＩＣに分配するために、図１に示すように、各ドライバＩＣに電流取り込みの順番を制御するフラグ信号ＲＥＦＳＴＡＲＴが取り入れられる。このフラグ信号ＲＥＦＳＴＡＲＴをドライバＩＣ間で移動させることによって、フラグを受け取ったドライバＩＣに基準電流が取り込まれ、それ以外のドライバＩＣは次回の取り込みを行うまでに、取り込んだ基準電流を保持してそれを利用する。
なお、基準電流の取り込みを制御するフラグ信号は、例えば、パルス信号からなり、当該パルス信号が、各ドライバＩＣのフラグ入力端子ＴＲＥＦＳＴＡＲＴから入力される。ドライバＩＣにおいて、取り込み終了後フラグ出力端子ＴＲＥＦＮＥＸＴに同じパルス信号が出力される。
【００３２】
そして、図１に示すように、各ドライバＩＣにおいて、配置順番に従って後段のドライバＩＣのフラグ入力端子ＴＲＥＦＳＴＡＲＴが、前段のドライバＩＣのフラグ出力端子ＴＲＥＦＮＥＸＴに接続する。これによって、各ドライバＩＣは、ドライバＩＣ間で順次転送されるフラグ信号ＲＥＦＳＴＡＲＴに従って、順次基準電流分配線ＣＭＬ１から基準電流を取り込むので、各ドライバＩＣにマスタのドライバＩＣ１０１−１によって生成された基準電流ＩＲＥＦに等しい電流が分配される。
【００３３】
なお、この方法をとらずに、電流の取り込み期間を制御する信号を入力する端子を設けて、画像表示装置に設けられた制御用ＩＣによってそれぞれのドライバＩＣの電流取り込み時間を集中して制御するように構成することもできる。
また、図１の回路構成例では、基準電流ＩＲＥＦがマスタとなるドライバＩＣ１０１−１によって発生しているが、本発明の画像表示装置は、このような構成に限定されることなく、基準電流ＩＲＥＦは、例えば、ディスプレイパネル１０２に別途設けられた定電流源などから、マスタとなる１つのドライバＩＣに供給されるような構成を採用してもよい。
【００３４】
本実施形態の画像表示装置は、上述したように複数個のドライバＩＣ１０１−１〜１０１−ｎ及びディスプレイパネル１０２によって構成されている。ディスプレイパネル１０２がドライバＩＣと同じ数の表示領域ＤＲＶＡ１〜ＤＲＶＡｎに分割されるので、各表示領域に対応して、１つのドライバＩＣが配置されている。
【００３５】
複数のドライバＩＣ１０１−１〜１０１−ｎには、共通する基準電流ＩＲＥＦが供給され、各ドライバＩＣは、基準電流ＩＲＥＦを取り込み、当該基準電流ＩＲＥＦを基に、電流加算型ＤＡＣによってディスプレイパネル１０２を構成する画素表示セル、例えば、有機ＥＬ素子の電流−電圧特性に適合した駆動電流が生成される。そして、この駆動電流が図示しないディスプレイパネル１０２のデータ駆動線に入力される。
本実施形態の画像表示装置において、各ドライバＩＣに設けられている電流加算型ＤＡＣには、有機ＥＬの特性に合わせて出力する電流値を補正するガンマ補正機能を有する。このガンマ補正について、後にさらに詳しく説明する。
【００３６】
ディスプレイパネル１０２の各領域ＤＲＶＡ１〜ＤＲＶＡｎにおいて、水平同期信号（水平同期パルス）に従って、それぞれのデータ駆動線から入力される駆動電流が１ライン上の画素表示セルに入力されるので、これに応じてディスプレイパネル１０２の各表示領域において、１ライン分の画像が表示される。そして、次の水平同期パルスに従って、次の１ライン分の画素表示セルにそれぞれデータ駆動線から入力される電流が入力され、次の１ライン分の画像が表示される。
【００３７】
このように、ディスプレイパネル１０２の各表示領域において、ドライバＩＣから順次出力される駆動電流に従って、水平同期パルスに同期して各ラインの画像信号が順次表示されるので、ディスプレイパネル全体によって、垂直同期信号毎に１フレームの画像が表示される。
【００３８】
図２は、上述した本実施形態の画像表示装置を構成するドライバＩＣの一構成例を示すブロック図である。なお、前述したように、画像表示装置を構成する複数のドライバＩＣ１０１−１〜１０１−ｎは、すべて同じ構成を有する。このため、図２において複数のドライバＩＣのうち、その１つ、例えば、ドライバＩＣ１０１−１（図２では、単に１０１と表記している）を例として示している。
【００３９】
ドライバＩＣ１０１は、図２に示すように、テスト回路１０、制御回路２０、書き込み回路３０、基準電流源回路４０、フラグ用双方向シフトレジスタ５０、画像データ用レジスタアレイ６０、制御信号発生回路７０−１，７０−２，…，７０−（ｍ／２）、電流加算型ディジタル／アナログ変換回路（以下、便宜上単にＤＡＣと表記する）８０−１，８０−２，…，８０−（ｍ−１），８０−ｍ、及び電流出力回路９０−１，９０−２，…，９０−ｍ−１，９０−ｍを有している。
【００４０】
次に、図２に示すドライバＩＣの各部分回路の構成及びそれぞれの機能について説明する。
【００４１】
テスト回路１０は、入力信号ＴＭＯＤＥ及びＴＣＬＫに応じて、回路全体の動作をテストして、該当する回路のテスト出力をＴＯＵＴに出力する。
【００４２】
制御回路２０は、方向制御信号ＤＩＲ、リセット信号ＲＥＳＥＴ、ロードパルスＬＯＡＤ、ラッチパルスＬＡＴＣＨ及びクロック信号ＭＣＬＫに応じて、書き込み回路３０、フラグ用双方向シフトレジスタ５０及び制御信号発生回路７０−１〜７００−（ｍ／２）にそれぞれ制御信号を出力する。
【００４３】
書き込み回路３０は、制御回路２０からの駆動クロック信号や制御信号に基づき、入力されるｍビットの画像データＤin［Ｍ−１，０］ をラッチして、好適にはシリアル−パラレル変換により動作周波数を低くして、画像データ用レジスタアレイ６０に出力する。
【００４４】
基準電流源回路４０は、画像データを電流に変換するための基準電流を発生して、ＤＡＣ８０−１〜８０−ｍに出力する。
上述したように、図１に示す本実施形態の画像表示装置において、複数のドライバＩＣのうち、ある１つのドライバＩＣ（例えば、図１のドライバＩＣ１０１−１）がマスタとなり、このドライバＩＣの基準電流源回路の外部抵抗接続端子ＴＲＥＸＴと接地電位ＧＮＤとの間に、基準電流を発生するための基準抵抗素子ＲＥＸＴが接続されている。この基準抵抗素子ＲＥＸＴの抵抗値に基づいて、すべてのドライバＩＣに共通する基準電流がマスタのドライバＩＣの基準電流源回路によって発生される。そして、生成した基準電流がマスタのドライバＩＣの基準電流出力端子ＴＩＲＥＦＯＵＴによって出力され、他のドライバＩＣの基準電流入力端子ＴＩＲＥＦＩＮに入力される。このため、それぞれのドライバＩＣは、端子ＴＲＥＦＳＴＡＲＴから入力されるフラグ信号の制御に従って、基準電流入力端子ＴＩＲＥＦＩＮを通じて入力される共通の基準電流を取り込み、必要な本数に増やして、ＤＡＣ８０−１〜８０−ｍにそれぞれ出力する。
【００４５】
フラグ用双方向シフトレジスタ５０は、方向制御信号ＤＩＲや制御回路２０から入力される駆動クロック信号や制御信号に従って、シフトレジスタの両端からそれぞれ入力されるフラグ信号ＳＴＡＲＴ／ＮＥＸＴまたはＮＥＸＴ／ＳＴＡＲＴを左または右の何れかの方向にシフトし、シフトしたフラグ信号を画像データ用レジスタアレイ６０に供給し、書き込み回路３０から入力される画像データを書き込むレジスタアレイの位置（アドレス）を選択する。
【００４６】
画像データ用レジスタアレイ６０は、ダブルバッファ型のレジスタから構成されており、書き込み回路３０から入力される画像データを前段のレジスタで保持し、ラッチパルスＬＡＴＣＨの入力に応じて前段のレジスタに保持した画像データを後段のレジスタに転送する。さらに、画像データ用レジスタアレイ６０は、その後段のレジスタに保持されている画像データを、制御信号発生回路７０−１，７０−２，…，７０−（ｍ／２）から入力されるチャネル選択信号に応じて、ＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍに順次出力する。
【００４７】
ＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍは、電流加算型ディジタル／アナログ変換回路である。即ち、これらの変換回路は、画像データ用レジスタアレイ６０から順次入力される画像データに対応した電流信号を発生し、電流出力回路９０−１，９０−２，…，９０−（ｍ−１），９０−ｍに時分割して出力する。
なお、本実施形態の画像表示装置のドライバＩＣに用いられているＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍは、加算電流の値をディスプレイパネルを構成する画素表示セル、例えば、有機ＥＬ画素表示セルの特性に従って適宜補正する、いわゆるガンマ補正を行うことにより、有機ＥＬ素子の輝度−電流特性に適している駆動電流を生成することができ、画像データに対してＣＲＴと同じような関係をもつ画素輝度で画像信号を表示することができる。
【００４８】
電流出力回路９０−１，９０−２，…，９０−（ｍ−１），９０−ｍは、カレントサンプリング回路及びディスプレイ表示に必要な所定の耐圧を有する電流出力トランジスタによって構成されている。これらの電流出力回路のカレントサンプリング回路は、ＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍから時分割で入力される画像データに対応した変換電流をサンプリングして保持し、そして、保持した電流をＬＯＡＤ信号の入力に応じて複数の出力端子に出力する。
【００４９】
上述した構成を有する本実施形態の電流出力型ドライバＩＣ１０１は、外部から供給される制御信号に基づき、入力される画像データＤin［Ｍ−１，０］をラッチして、そして保持した画像データをチャネル選択信号に従って複数のＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍに出力する。
ＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍにより、基準電流源回路４０から供給された基準電流及び入力される画像データに応じた電流が生成され、電流出力回路９０−１，９０−２，…，９０−（ｍ−１），９０−ｍに出力される。そして、電流出力回路９０−１，９０−２，…，９０−（ｍ−１），９０−ｍにより、ＤＡＣ８０−１，８０−２，…，８０−（ｍ−１），８０−ｍから供給された電流を保持して、保持した電流がＬＯＡＤ信号の入力に応じて複数の出力端子に出力される。
【００５０】
次に、本実施形態の画像表示装置を構成するドライバＩＣに用いられる基準電流源回路４０及び電流加算型ＤＡＣの具体的に構成例について説明する。
【００５１】
図３は、ドライバＩＣに用いられている基準電流源回路４０及び電流加算型ＤＡＣを含む部分回路の構成を示す構成図である。
図示のように、この部分回路に基準電流源回路４０及びＤＡＣ８０−１〜８０−ｍが含まれている。
【００５２】
基準電流源回路４０は、複数個、例えば、ｋ個（ｋ＞０、ｋは整数）の基準電流源回路４２−１，４２−２，…，４２−ｋを有している。これらの基準電流源は、それぞれ外部に接続されている抵抗素子Ｒ１，Ｒ２，…，Ｒｋの抵抗値に従って、基準電流を発生し、さらに、発生した基準電流をＤＡＣの個数分に増やして、ＤＡＣ８０−１〜８０−ｍに供給する。
【００５３】
図３に示すように、基準電流源４２−１は、外部抵抗接続端子ＴＲＥＸＴ１と接地電位ＧＮＤとの間に接続されている抵抗素子Ｒ１の抵抗値を基に、基準電流を発生し、当該基準電流をｍ個に分配し、分配された基準電流ＩＲＥＦ１１〜ＩＲＥＦ１ｍをそれぞれＤＡＣ８０−１〜８０−ｍに出力する。
同様に、基準電流源４２−２は、外部抵抗接続端子ＴＲＥＸＴ２と接地電位ＧＮＤとの間に接続されている抵抗素子Ｒ２の抵抗値を基に、基準電流を発生し、当該基準電流をｍ個に分配し、分配された基準電流ＩＲＥＦ２１〜ＩＲＥＦ２ｍをそれぞれＤＡＣ８０−１〜８０−ｍに出力する。
さらに、基準電流源４２−ｋは、外部抵抗接続端子ＴＲＥＸＴｋと接地電位ＧＮＤとの間に接続されている抵抗素子Ｒｋの抵抗値を基に、基準電流を発生し、当該基準電流をｍ個に分配し、分配された基準電流ＩＲＥＦｋ１〜ＩＲＥＦｋｍをそれぞれＤＡＣ８０−１〜８０−ｍに出力する。
【００５４】
図３に示すように、ＤＡＣ８０−１〜８０−ｍは、それぞれｋ個の電流加算型ＤＡＣによって構成されている。ＤＡＣ８０−１〜８０−ｍは、すべて同じ構成を有する。例えば、ＤＡＣ８０−１は、複数の電流加算型ＤＡＣ８２−１，８２−２，…，８２−ｋを有している。なお、ＤＡＣ８０−１〜８０−ｍには、電流加算型ＤＡＣのほか、図示しないデコーダをも有している。これらの電流加算型ＤＡＣは、入力される画像データＤＩＮに応じて、駆動電流ＩＯＵＴ１〜ＩＯＵＴｍをそれぞれ生成して出力する。
【００５５】
図４は、本発明にかかる画像表示装置のドライバＩＣに設けられているＤＡＣの一構成例を示すブロック図である。以下、図４を参照しつつ、ＤＡＣの構成及び動作について詳しく説明する。
【００５６】
ＤＡＣ８０−１〜８０−ｍは、図４に示すように、それぞれデコーダ８１及び変換部８２によって構成されている。変換部８２には、複数個（図４の例では、ｋ個）の電流加算型ＤＡＣ８２−１，８２−２，…，８２−ｋを有している。
【００５７】
デコーダ８１は、図示のように、入力されるディジタル信号（画像データ）に応じて、ｋ個の電流加算型ＤＡＣ１〜ＤＡＣｋを制御する信号群ＤＢ１０〜ＤＢ１（ｎ1 −１）、ＤＡ１１〜ＤＡ１（２m1−１）、ＣＲＹ１、ＤＢ２０〜ＤＢ２（ｎ2 −１）、ＤＡ２１〜ＤＡ２（２m2−１）、ＣＲＹ２、及びＤＢｋ０〜ＤＢｋ（ｎk −１）、ＤＡｋ１〜ＤＡｋ（２mk−１）、ＣＲＹｋを出力する。
【００５８】
図４に示すように、信号群ＤＢ１０〜ＤＢ１（ｎ1 −１）、ＤＡ１１〜ＤＡ１（２m1−１）、ＣＲＹ１は、電流加算型ＤＡＣ１に出力され、信号群ＤＢ２０〜ＤＢ２（ｎ2 −１）、ＤＡ２１〜ＤＡ２（２m2−１）、ＣＲＹ２は電流加算型ＤＡＣ２に出力され、信号群ＤＢｋ０〜ＤＢｋ（ｎk −１）、ＤＡｋ１〜ＤＡｋ（２mk−１）、ＣＲＹｋは電流加算型ＤＡＣｋに出力される。
【００５９】
変換部８２において、各電流加算型ＤＡＣ１〜ＤＡＣｋに基準電流入力端子ＴＩＲＥＦｉのほか、信号群入力端子ＴＤＢ０〜ＴＤＢ（ｎｉ−１）、ＴＤＡ１〜ＴＤＡ（２mi−１）、及びＴＣＲＹが設けられている。さらに、電流出力端子ＴＩＯｉも設けられている。なお、ここで、ｉ＝１，２，…，ｋである。
【００６０】
各電流加算型ＤＡＣ１〜ＤＡＣｋにおいて、信号群入力端子ＴＤＢ０〜ＴＤＢ（ｎｉ−１）、ＴＤＡ１〜ＴＤＡ（２mi−１）、及びＴＣＲＹから入力される信号及び基準電流入力端子ＴＩＲＥＦｉから入力される基準電流ＩＲＥＦｉに応じて、変換電流ＩＯ１〜ＩＯｋを出力する。そして、各電流加算型ＤＡＣ１〜ＤＡＣｋの出力電流ＩＯ１〜ＩＯｋが加算された加算電流ＩＯＵＴｊ（ｊ＝１，２，…，ｍ）が、入力された画像データに対応する変換結果として、例えば、図２に示す電流出力回路９０−１〜９０−ｍにそれぞれ出力される。
【００６１】
次に、本実施形態における電流加算型ＤＡＣ１〜ＤＡＣｋによって行われるガンマ補正について説明する。
図４に示すデコーダ８１によって出力される各信号群には、上位ｍｉビットに対応する２mi−１個の固定増加分のデータ、下位ｎｉビットに対応するｎｉ個のバイナリ増加分データ、及びキャリアビットのデータが含まれている。例えば、電流加算型ＤＡＣｉに入力されるデータのうち、ＤＢｉ０〜ＤＢｉ（ｎｉ −１）は、下位ｎｉ 個のバイナリ増加分データであり、ＤＡｉ１〜ＤＡｉ（２m ｉ−１）は、上位２m ｉ−１個の固定増加分データであり、ＣＲＹｉは、キャリアデータである。
【００６２】
下位ｎＩ 個のバイナリ増加分データＤＢｉ０〜ＤＢｉ（ｎＩ −１）は、出力電流の最小単位である１ＬＳＢに対して、最大でその（２n ｉ−１）倍の電流まで出力可能であり、上位２m ｉ−１個の固定増加分データＤＡｉ１〜ＤＡｉ（２m ｉ−１）は、２n ｉＬＳＢに対応した電流を単位として、１単位ずつ出力電流を変化させることができる。また、キャリアビットＣＲＹｉは、１ＬＳＢ分の電流出力を制御可能である。なお、ここで、ｉ＝１，２，…，ｋである。
【００６３】
次に、具体的なデータ例を用いて、図４に示す電流加算型ＤＡＣ１〜ＤＡＣｋの電流出力について説明する。
【００６４】
ここで、画像データとして、例えば、８ビットのデータＤＩＮがデコーダ８１に入力されるとする。変換部８２において、８ビットの画像データＤＩＮを３つの電流加算型ＤＡＣ１，ＤＡＣ２及びＤＡＣ３を用いて電流ＩＯＵＴに変換する。即ち、図４に示す変換部８２において、ｋ＝３である。
【００６５】
また、ＤＡＣ１とＤＡＣ２は、それぞれ６ビットのＤＡＣで、ＤＡＣ３は、７ビットのＤＡＣであるとする。この３個のＤＡＣを合わせると、２6 ＋２6 ＋２7 ＝２8 となるので、８ビットのＤＡＣが実現される。
なお、デコーダ８１に入力される画像データＤＩＮの各ビットをＤＩ７（ＭＳＢ）〜ＤＩ０（ＬＳＢ）とする。
【００６６】
図５、図６及び図７は、上述したように８ビットのデータＤＩ７〜ＤＩ０が入力される場合、デコーダ８１によって出力されるコードを示している。
ここで、ＤＡＣ１には、下位４ビットのデータＤＢ１０〜ＤＢ１３、６ビットの内の上位２ビットのデコード信号ＤＡ１１〜ＤＡ１３及びキャリアＣＲＹ１が入力され、ＤＡＣ２には、下位４ビットのデータＤＢ２０〜ＤＢ２３、６ビットの内の上位２ビットのデコード信号ＤＡ２１〜ＤＡ２３及びキャリアＣＲＹ２が入力され、さらに、ＤＡＣ３には、下位４ビットのデータＤＢ３０〜ＤＢ３３、７ビットの内の上位３ビットのデコード信号ＤＡ３１〜ＤＡ３７及びキャリアＣＲＹ３が入力されるとする。
【００６７】
以下、ＤＡＣ１〜ＤＡＣ３のそれぞれの出力電流について順番に説明する。
８ビットの入力データＤＩ７〜ＤＩ０の値が０〜２５５の範囲で任意の値をとる。そして、デコーダ８１は、入力データＤＩ７〜ＤＩ０の値に応じて、ＤＡＣ１〜ＤＡＣ３に出力する信号群を制御する。これに応じて、ＤＡＣ１〜ＤＡＣ３は、入力データＤＩ７〜ＤＩ０の値に応じて、それぞれ異なる動作を行う。
【００６８】
まず、ＤＩ７、ＤＩ６の値によるＤＡＣ１〜ＤＡＣ３の動作について説明する。
ＤＡＣ１において、入力データＤＩ７〜ＤＩ０が０から６３まで、即ちＤＩ７＝ＬかつＤＩ６＝Ｌの場合は、ＤＡＣ本来の動作が行われる。入力データが６４から２５５まで、即ちＤＩ７＝ＬかつＤＩ６＝Ｌ以外の場合は、ＤＡＣ１の６４ＬＳＢに対応する出力電流がすべてオンする。即ち、この場合、ＤＡＣ１から６４ＬＳＢに対応する電流ＩＯ１が出力される。
【００６９】
次に、ＤＡＣ２において、入力データＤＩ７〜ＤＩ０が０から６３まで、即ちＤＩ７＝ＬかつＤＩ６＝Ｌの場合は、ＤＡＣ２の６４ＬＳＢ分の出力電流がすべてオフする。即ち、このとき、ＤＡＣ２からの出力電流ＩＯ２は０である。入力データが６４から１２７まで、即ちＤＩ７＝ＬかつＤＩ６＝Ｈの場合は、ＤＡＣ本来の動作が行われる。さらに、入力データが１２８から２５５まで、即ちＤＩ７＝Ｈの場合は、ＤＡＣ２の６４ＬＳＢに対応する出力電流がすべてオンする。即ち、この場合、ＤＡＣ２から６４ＬＳＢに対応する電流ＩＯ２が出力される。
【００７０】
ＤＡＣ３において、入力データが０から１２７まで、即ちＤＩ７＝Ｌの場合は、ＤＡＣ３の１２７ＬＳＢ分の出力電流がすべてオフする。即ち、このとき、ＤＡＣ３からの出力電流ＩＯ３は０である。入力データが１２８〜２５５まで、即ちＤＩ７＝Ｈの場合は、ＤＡＣ３は本来のＤＡＣとして動作する。
【００７１】
以下、図５〜７を参照しつつ、ＤＡＣ１〜ＤＡＣ３の動作についてさらに詳しく説明する。
図５は、８ビットの入力データＤＩ７〜ＤＩ０に応じて、デコーダ８１によって生成されたコードを示す図である。図５に示す下位４ビットのデータＤＢ１０〜ＤＢ１３、６ビットの内の上位２ビットのデコード信号ＤＡ１１〜ＤＡ１３及びキャリアＣＲＹ１がＤＡＣ１に入力される。
【００７２】
入力データが０から１５までは、下位４ビットのデータＤＢ１０〜ＤＢ１３は、通常の２進数と同じく設定される。これに応じて、ＤＡＣ１から０から１５ＬＳＢに対応する電流がＩＯ１が出力される。
そして、入力データが１６になると、上位２ビットのデコード信号のうち、データＤＡ１１が「１」になる。これに応じて、ＤＡＣ１から１６ＬＳＢに対応する電流ＩＯ１が出力される。
【００７３】
入力データが３２を越えると、さらに上位２ビットのデコード信号のうち、データＤＡ１１とＤＡ１２がともに「１」になる。そして、入力データが４８を越えると、上位２ビットのデコード信号ＤＡ１１〜ＤＡ１３がすべて「１」になる。
そして、入力データが６３のとき、ＤＡＣ１に入力される下位４ビットのデータＤＢ１０〜ＤＢ１３及び上位２ビットのデコード信号ＤＡ１１〜ＤＡ１３がすべて「１」となる。これに応じて、ＤＡＣ１から６３ＬＳＢに対応する電流ＩＯ１が出力される。
【００７４】
入力データが６４になると、図５に示すように、ＤＡＣ１に入力されるキャリアＣＲＹ１も「１」に設定される。キャリアＣＲＹ１に対応して、１ＬＳＢの電流がＤＡＣ１の出力電流に加算されるので、ＤＡＣ１から６４ＬＳＢに対応する電流ＩＯ１が出力される。
そして、出力データが６４以上の場合、ＤＡＣ１に入力されるデータがすべて「１」のままに保持されるので、ＤＡＣ１から６４ＬＳＢに対応する電流ＩＯ１が出力され、この出力電流がＤＡＣ２またはＤＡＣ３の出力電流に加算される。
【００７５】
次に、図６を参照して、ＤＡＣ２の出力電流について説明する。
ＤＡＣ２は、入力データが６４以上になるとき電流ＩＯ２を出力する。なお、ＤＡＣ２は、入力データが６４から１２７の間にあるとき、基本的に、上述した入力データが０から６３のときのＤＡＣ１の動作とほぼ同じである。
【００７６】
入力データが１２７のとき、ＤＡＣ２に入力される下位４ビットのデータＤＢ２０〜ＤＢ２３及び上位２ビットのデコード信号ＤＡ２１〜ＤＡ２３がすべて「１」となる。これに応じて、ＤＡＣ２から６３ＬＳＢに対応する電流ＩＯ２が出力される。この電流がＤＡＣ１の出力電流ＩＯ１（６４ＬＳＢ）と加算され、加算結果が出力電流ＩＯＵＴとなる。
【００７７】
入力データが１２８になると、図６に示すように、ＤＡＣ２に入力されるキャリアＣＲＹ２も「１」に設定される。キャリアＣＲＹ２に対応して、１ＬＳＢの電流がＤＡＣ１の出力電流に加算されるので、ＤＡＣ２から６４ＬＳＢに対応する電流ＩＯ２が出力される。
そして、出力データが１２８以上の場合、ＤＡＣ２に入力されるデータがすべて「１」のままに保持されるので、ＤＡＣ２から６４ＬＳＢに対応する電流ＩＯ２が出力され、この出力電流がＤＡＣ１またはＤＡＣ３の出力電流に加算される。
【００７８】
次に、図７を参照して、ＤＡＣ３の出力電流について説明する。
ＤＡＣ３は、入力データが１２８以上になるとき電流ＩＯ３を出力する。
図７に示すように、ＤＡＣ３には、４ビットの下位データＤＢ２０〜ＤＢ２３、７ビットの内の上位３ビットのデコード信号ＤＡ３１〜ＤＡ３７及びキャリアＣＲＹ３が入力される。なお、図７に示すように、キャリアＣＲＹ３が０に保持される。
【００７９】
入力データが１２８以下のとき、ＤＡＣ３は動作せず、出力電流ＩＯ３は０のままになる。入力データが１２８を超えたとき、ＤＡＣ３は、通常のＤＡＣとして動作する。図７に示すように、入力データが１６増加する度に上位３ビットのデコード信号ＤＡ３１〜ＤＡ３７が順次「１」に設定される。これに応じて、１６ＬＳＢに対応する電流の増加分が一つずつ出力電流ＩＯ３に加算される。
【００８０】
そして、入力データＤＩ７〜ＤＩ０が２５５になると、ＤＡＣ３に入力されるすべてのデータが「１」に保持される。このとき、ＤＡＣ３から１２７ＬＳＢに対応する電流ＩＯ３が出力される。この出力電流がＤＡＣ１の出力電流ＩＯ１及びＤＡＣ２の出力電流ＩＯ２と加算され、加算結果が電流ＩＯＵＴとして出力される。
【００８１】
上述したように、デコーダ８１及び電流加算型ＤＡＣ１〜ＤＡＣ３からなるＤＡＣによって、８ビットの入力データＤＩ７〜ＤＩ０に応じて、０ＬＳＢから２５５ＬＳＢに対応する電流ＩＯＵＴを出力することができる。また、上述の説明の中に類似した論理や動作が繰り返し出現していることから分かるように、最適な論理構成をとることにより、実用的な回路規模でデコーダを設計することが可能である。
【００８２】
図８は、上述したＤＡＣにおいて、入力データＤＩＮに対する出力電流ＩＯＵＴの曲線を示すグラフの一例を示している。
図８のグラフ例では、ｋ個の電流加算型ＤＡＣを有するＤＡＣの出力電流ＩＯＵＴを示している。
【００８３】
図８に示すように、各電流加算型ＤＡＣ１〜ＤＡＣｋにおいて、基準電流ＩＲＥＦによって定められた１ＬＳＢの電流を最小の出力電流単位として、出力電流を加算して形成する。このため、それぞれの電流加算型ＤＡＣに供給する基準電流ＩＲＥＦ１〜ＩＲＥＦｋの電流値を適宜制御することによって、図８に示すガンマ補正された曲線を実現できる。尚、基準電流ＩＲＥＦｉは各々の領域の１ＬＳＢ分の電流値に一致している必要はなく、好適には、ノイズの影響を受けにくくするため所定の倍数をかけた電流値で分配する。
【００８４】
基準電流ＩＲＥＦ１〜ＩＲＥＦｋの電流値は、図３に示すように、基準電流源回路４０の抵抗接続端子ＴＲＥＸＴ１〜ＴＲＥＸＴｋに接続されている抵抗素子Ｒ１〜Ｒｋそれぞれの抵抗値によって調整できる。このため、これらの抵抗素子Ｒ１〜Ｒｋの抵抗値を適宜設定することによって、所望のガンマ補正曲線をもつ出力電流ＩＯＵＴ対入力データＤＩＮのグラフを実現することができる。
【００８５】
図９は、抵抗素子Ｒ１〜Ｒｋの抵抗値を変化させることによって電流出力の特性の変化を示すグラフである。図示のように、出力電流ＩＯＵＴが折れ線からなる近似的なガンマ補正曲線となる。折れ線の各部分がＤＡＣ１〜ＤＡＣｋの電流出力特性によって決まる。具体的に、折れ線の各部分の勾配は、基準電流ＩＲＥＦ１〜ＩＲＥＦｋを発生するための抵抗素子Ｒ１〜Ｒｋの抵抗値によって決まる。
【００８６】
図９に示すように、ｋ個の抵抗素子Ｒ１〜Ｒｋの抵抗値をそれぞれ適宜制御することによって、折れ線の各部分の勾配を所望の値に制御できる。これによって、それぞれの電流加算型ＤＡＣ１〜ＤＡＣｋの出力電流ＩＯ１〜ＩＯｋを加算した結果、図９に示す近似的なガンマ特性を有する出力電流を獲得できる。
【００８７】
上述したように、本実施形態の画像表示装置に用いられる電流加算型ＤＡＣにおいて、デコーダにより出力されるコード及び基準電流源回路から供給される基準電流に応じて、変換部８２によって入力される画像データＤＩＮに対応した出力電流ＩＯＵＴが得られる。変換部８２は、複数（ｋ個）の電流加算型ＤＡＣからなり、各電流加算型ＤＡＣにおいて１ＬＳＢ単位で出力電流を増加させるバイナリコードと、所定の単位で、例えば１６ＬＳＢ単位で出力電流を増加させる固定増加分コード、さらにキャリアに応じて、加算した電流を出力する。また、複数の電流加算型ＤＡＣの出力電流が加算され、その結果入力画像データＤＩＮに対応する出力電流ＩＯＵＴが得られる。また、基準電流源回路によって各電流加算型ＤＡＣに供給される基準電流ＩＲＥＦを適宜制御することによって、出力電流に対してガンマ補正を行うことができ、有機ＥＬ素子の特性に適合した駆動電流を供給できる。
【００８８】
次に、本実施形態にかかる電流加算型ＤＡＣの２つの構成例について説明する。
【００８９】
電流加算型ＤＡＣの第１の構成例
図１０は、電流加算型ＤＡＣの第１の構成例を示す回路図である。
本例の電流加算型ＤＡＣは、図４に示す変換部８２を構成する電流加算型ＤＡＣ８２−１〜ＤＡＣ８２−ｋの何れかである。ここで、一般的に、ｉ番目の電流加算型ＤＡＣとして、８２−ｉで表記する。
【００９０】
図示のように、電流加算型ＤＡＣに、基準電流源回路４０によって発生された基準電流ＩＲＥＦｉが供給される。また、デコーダ８１によって、上位ｍｉビットのコードＤＡ（２mi−１）〜ＤＡ１、下位ｎｉビットのコードＤＢ（ｎｉ−１）〜ＤＢ０及びキャリアＣＲＹｉが入力される。また、図示のように、それぞれのコードが正のコードとその反転コードをペアを成して入力される。
【００９１】
上述したように、デコーダ８１によって出力されるこれらのコードのうち、上位ｍｉビットのコードは、固定増加分２niＬＳＢに対応し、下位ｎｉビットのコードは、バイナリ増加分であり、１ＬＳＢから（２ni−１）ＬＳＢに対応する。また、キャリアＣＲＹｉは、１ＬＳＢに対応する。
【００９２】
本例の電流加算型ＤＡＣは、図１０に示すように、複数の差動増幅回路によって構成されている。それぞれの差動増幅回路は、バイポーラトランジスタ、例えば、ｎｐｎトランジスタによって構成されている。
各差動増幅回路において、図示のように、ゲートにそれぞれデコーダ８１から出力される正のコードと反転コードが印加される一対のｎｐｎトランジスタからなる差動対と、当該差動対に電流を供給する電流源が含まれている。電流源は、ゲートにバイアス電圧Ｖb が印加されるｎｐｎトランジスタと、当該ｎｐｎトランジスタのエミッタに接続されている抵抗素子を有している。
【００９３】
基準電流ＩＲＥＦｉが、図１０に示すように、バイアス電圧Ｖb を発生するバイアス電圧発生回路に入力される。当該バイアス電圧発生回路は、ｎｐｎトランジスタＱ０と、抵抗素子Ｒ０からなる。トランジスタＱ０のコレクタとそのゲートが接続され、そのエミッタと接地電位ＧＮＤとの間に、抵抗素子Ｒ０が接続されている。なお、抵抗素子Ｒ０の抵抗値は、例えば、２Ｒｉである。トランジスタＱ０のコレクタに基準電流ＩＲＥＦｉが入力される。
【００９４】
即ち、バイアス電圧発生回路と各差動対に電流を供給する電流源によって、カレントミラー回路が構成されている。当該カレントミラー回路によって、各電流源のトランジスタのベース電位が一定に保持される。このため、各電流源によって発生する電流が、その電流源を構成するトランジスタのエミッタと接地電位ＧＮＤとの間の等価抵抗によって決まる。
【００９５】
例えば、固定増加分の上位ｍｉビットに対応する差動対の電流源において、各トランジスタのエミッタと接地電位ＧＮＤとの間に、抵抗値２Ｒｉをもつ抵抗素子ＲＡ（２mi−１），…，ＲＡ１がそれぞれ接続されている。
一方、バイナリ増加分の下位ｎｉビット及びキャリアに対応する差動対の電流源において、各トランジスタのエミッタに抵抗値２Ｒｉの抵抗素子ＲＢ（ｎｉ−１），…，ＲＢ０及びＲＣの一方の端子が接続され、さらに、これらの抵抗素子の他方の端子の間に、抵抗値Ｒｉの複数の抵抗素子が接続されている。
【００９６】
上述したように構成されている電流加算型ＤＡＣにおいて、入力される基準電流ＩＲＥＦｉ及びバイアス電圧発生回路を構成するトランジスタＱ０のベース−エミッタ間電圧Ｖbe及び抵抗素子Ｒ０の抵抗値２Ｒｉに応じて、トランジスタＱ０のベース電圧、即ち、バイアス電圧Ｖb が決まる。ここで、各差動対の電流源を構成するトランジスタがバイアス電圧発生回路を構成するトランジスタＱ０と同じ特性をもつ、例えば、同じベース−エミッタ間電圧をもつとすると、各差動対の電流源の出力電流は次のように計算される。
【００９７】
まず、固定増加分に対応する各差動対の電流源において、それぞれのトランジスタのコレクタ電流は、基準電流ＩＲＥＦｉに等しく保持される。
次に、バイナリ増加分に対応する各差動対の電流源において、コードＤＢ（ｎｉ−１）の差動対に対応する電流源の電流は、基準電流ＩＲＥＦｉの半分、即ちＩＲＥＦｉ／２である。そして、バイナリ増加分のその他のコードに対応する電流源の電流は、その前段にある差動対の電流源の電流の半分である。このため、バイナリ増加分の最下位ビットのコードＤＢ０に対応する差動対の電流源の電流は、ＩＲＥＦ／２niに等しくなる。
また、同様に、キャリアＣＲＹｉに対応する差動対の電流源の電流は、バイナリ増加分の最下位ビットのコードＤＢ０に対応する差動対と同じ電流、即ちＩＲＥＦ／２niに等しくなる。
【００９８】
このため、デコーダ８１によって出力されるコードのうち、バイナリ増加分である下位のｎｉビットのコードにおいて、最下位コードＤＢ０に対応する電流を１ＬＳＢ対応の電流とすると、バイナリ増加分の最上位コードＤＢ（ｎｉ−１）に対応する電流が２ni-1ＬＳＢとなる。
また、キャリアＣＲＹｉには、１ＬＳＢ対応の電流となる。
そして、固定増加分の上位ｍｉビットのコードにおいて、各ビットには、２niＬＳＢに対応する電流となる。
【００９９】
本例の電流加算型ＤＡＣにおいて、図１０に示すように、出力電流ＩＯｉは、固定増加分の上位ｍｉビットのコードＤＡ（２mi−１）〜ＤＡ１、バイナリ増加分の下位のｎｉビットのコードＤＢ（ｎｉ−１）〜ＤＢ０、及びキャリアＣＲＹｉの各ビットの値に応じて、出力端子Ｔoiに加算される電流によって決まる。
【０１００】
それぞれの差動対において、入力される正のコード及びその反転コードに応じて、その差動対の電流源により供給される電流が差動対を成す２つのトランジスタの何れか一方に流れる。このため、各コードに応じて、出力端子Ｔoiに加算される電流が異なる。この電流加算型ＤＡＣ８２−ｉによって、０から２mi+ni ＬＳＢに対応する電流ＩＯｉを出力することができる。
【０１０１】
電流加算型ＤＡＣの第２の構成例
図１１は、電流加算型ＤＡＣの他の構成例を示す回路図である。
本例の電流加算型ＤＡＣ８２ａ−ｉは、図示のように、図１０に示す第１の構成例に較べて、差動対及び電流源などがＭＯＳトランジスタによって構成されている点で異なる。
【０１０２】
図示のように、本例の電流加算型ＤＡＣは、基準電流源回路によって供給される基準電流ＩＲＥＦｉに応じて、バイアス電圧Ｖb を発生するバイアス電圧発生回路、ＭＯＳトランジスタ、例えば、ｎＭＯＳトランジスタからなる複数の差動対、及びこれらの差動対に電流を供給する電流源を有している。
【０１０３】
バイアス電圧発生回路は、図示のように、演算増幅器ＯＰＡ１、抵抗素子Ｒ１０，Ｒ１１及びＭＯＳトランジスタＭ１によって構成されている。
抵抗素子Ｒ１０に基準電流ＩＲＥＦｉが入力され、それによって生じた電圧Ｖa が、演算増幅器ＯＰＡ１の正の入力端子（＋）に入力される。演算増幅器ＯＰＡ１の出力端子が、トランジスタＭ１のゲートに接続されている。また、演算増幅器ＯＰＡ１の入力端子（−）もその出力端子とともに、トランジスタＭ１のゲートに接続されている。トランジスタＭ１のソースと接地電位ＧＮＤとの間に、抵抗素子Ｒ１１が接続されている。
【０１０４】
上述したように構成されているバイアス電圧発生回路において、演算増幅器ＯＰＡ１の出力端子の電圧Ｖb が、その正の入力端子の電圧Ｖa と同じレベルに保持される。
また、本例の電流加算型ＤＡＣにおいて、演算増幅回路ＯＰＡ１を用いることにより、各差動対に電流を供給する電流源を構成するＭＯＳトランジスタのしきい値電圧のバラツキを抑制することでき、それぞれの電流源から出力される電流の精度を向上できる。
【０１０５】
図１１に示すように、バイアス電圧発生回路によって発生されたバイアス電圧Ｖb が、差動対の電流源を構成するＭＯＳトランジスタのゲートに印加される。即ち、バイアス電圧発生回路及び差動対の電流源を構成するＭＯＳトランジスタによって、カレントミラー回路が構成されている。
【０１０６】
差動対を構成するＭＯＳトランジスタのゲートに、それぞれデコーダ８１から出力される正のコードとその反転コードが入力される。即ち、それぞれの差動対において、常に一方のトランジスタがオンし、他方のトランジスタがオフするように制御される。
【０１０７】
各差動対に設けられている電流源の電流は、上述した第１の構成例の電流加算型ＤＡＣとほぼ同じであるので、ここで、その詳細について省略する。即ち、固定増加分の上位ｍｉビットに対応する各差動対の電流源には、固定の電流、例えば、基準電流ＩＲＥＦｉに等しい電流が流れる。一方、バイナリ増加分の下位ｎｉビットに対応する各差動対の電流源に、ＩＲＥＦ／２から、ＩＲＥＦ／２niに等しい電流が流れる。また、キャリアＣＲＹｉに対応する差動対の電流源には、バイナリ増加分の最下位ビットＤＢ０に対応する差動対の電流源と同じ電流が流れる。
【０１０８】
このように、例えば、バイナリ増加分の下位ｎｉビットのうち、最下位のビットＤＢ０に対応する差動対の電流源の電流を１ＬＳＢに対応する電流とすると、その最上位ビットＤＢ（ｎｉ−１）に対応する差動対の電流源の電流が２ni-2ＬＳＢに対応し、固定増加分の上位ｍｉビットの差動対の電流源の電流が２niＬＳＢに対応する。また、キャリアＣＲＹｉに対応する差動対の電流源の電流が１ＬＳＢに対応する電流に等しい。
【０１０９】
上述したように構成された本例の電流加算型ＤＡＣにおいて、デコーダ８１によって出力される固定増加分の上位ｍｉビットのコードＤＡ（２mi−１）〜ＤＡ１、バイナリ増加分の下位のｎｉビットのコードＤＢ（ｎｉ−１）〜ＤＢ０、及びキャリアＣＲＹｉの各ビットの値に応じて、出力端子Ｔoiに加算される電流によって決まる。
【０１１０】
それぞれの差動対において、入力される正のコード及びその反転コードに応じて、その差動対の電流源により供給される電流が差動対を成す２つのトランジスタの何れか一方に流れる。このため、各コードに応じて、出力端子Ｔoiに加算される電流が異なる。この電流加算型ＤＡＣ８２ａ−ｉによって、０から２mi+niＬＳＢに対応する電流ＩＯｉを出力することができる。
【０１１１】
以上説明したように、本実施形態の画像表示装置によれば、ディスプレイパネル２０１が複数の表示領域に分割され、各表示領域毎に駆動電流を供給するドライバＩＣが配置されている。ドライバＩＣは、基準電流を発生する基準電流源回路と、当該基準電流源回路によって発生した基準電流を基に、電流加算型ＤＡＣによって入力される画像データに応じた駆動電流が発生され、さらに、電流出力回路によって、ＤＡＣで発生した駆動電流が所望のチャネル数に増やされ、ディスプレイパネルのそれぞれの領域領域に入力されるので、画像データに応じた駆動電流をディスプレイパネルに供給することができ、所望の画像信号を表示することができる。
【０１１２】
また、本実施形態によれば、電流加算型ＤＡＣは、複数の差動対及びそれぞれ差動対に電流を供給する電流源からなり、各差動対においてデコーダから入力される固定増加分に対応するコード、バイナリ増加分に対応するコード及びキャリアコードに応じて、１ＬＳＢに対応する電流の所望の倍数の電流を出力電流に加算するので、デコーダの出力コードに応じて、所望の電流を供給することができる。
さらに、基準電流源回路によって発生する基準電流値を適宜制御することによって、電流加算型ＤＡＣによって出力される加算電流が近似的にガンマ補正の曲線を実現できるので、有機ＥＬ素子の特性に適合した駆動電流を生成することができ、バラツキのない多ビット高階調の画像を表示できる。
【０１１３】
【発明の効果】
以上説明したように、本発明の電流出力型ディジタル／アナログ変換回路、電流出力型駆動回路及び画像表示装置によれば、ガンマ補正機能付きの高精度の電流出力型駆動回路を提供することができ、低歪みで高階調の有機ＥＬ画像表示装置を実現できる。
また、本発明によれば、ガンマ補正をアナログ回路、具体的に基準電流を発生するための抵抗素子の抵抗値を適宜設定することによって実現できる。このため、ガンマ補正のための回路構成が簡略化でき、システムの構成が簡単にできる利点がある。
【図面の簡単な説明】
【図１】本発明に係る画像表示装置の一実施形態を示す構成図である。
【図２】電流出力型駆動回路（ドライバＩＣ）の一構成例を示すブロック図である。
【図３】基準電流源回路及びそれによって生成される基準電流を基に駆動電流を生成する電流加算型ＤＡＣの一構成例を示すブロック図である。
【図４】電流加算型ＤＡＣの構成を示すブロック図である。
【図５】入力データＤＩＮに対応したデコーダの出力コードの一例を示す図である。
【図６】入力データＤＩＮに対応したデコーダの出力コードの他の例を示す図である。
【図７】入力データＤＩＮに対応したデコーダの出力コードの他の例を示す図である。
【図８】電流加算型ＤＡＣの出力電流と入力データＤＩＮとの関係を示すグラフである。
【図９】基準電流を生成するための抵抗素子による出力電流の曲線の変化を示すグラフである。
【図１０】電流加算型ＤＡＣの一構成例を示す回路図である。
【図１１】電流加算型ＤＡＣの他の構成例を示す回路図である。
【図１２】従来のガンマ補正機能付き基準電圧源回路の一構成例を示す回路図である。
【図１３】従来のガンマ補正機能付き液晶パネル駆動回路の一構成例を示す回路図である。
【符号の説明】
１０…テスト回路、２０…制御回路、３０…書き込み回路、４０…基準電流源回路、５０…フラグ用双方向シフトレジスタ、６０…画像データ用レジスタアレイ、７０…制御信号発生回路、８０−１，８０−２，８０−ｍ−１，８０−ｍ…Ｄ／Ａ変換回路（ＤＡＣ）、９０−１，９０−２，９０−ｍ−１，９０−ｍ…電流出力回路、８１…デコーダ、８２…変換部、８２−１，８２−２，…，８２−ｋ…電流加算型ＤＡＣ、１００…画像表示装置、１０１−１，１０１−２，…，１０１−ｎ電流出力型駆動回路（ドライバＩＣ）、１０２…ディスプレイパネル。
Claims (12)
- ガンマ曲線を複数の領域に分割し、各領域において生成された基準電流を基に、入力データに応じた電流を出力し、各領域の出力電流を加算して出力する電流出力型ディジタル／アナログ変換回路であって、
上記基準電流に対して、バイナリで増加する複数のバイナリ電流を発生するバイナリ電流発生部と、
上記基準電流を基に、当該基準電流の所定の倍数となる複数の固定電流を発生する固定電流発生部と、
上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力され、上記基準電流に等しい電流を上記入力データの桁が変化したことに対応するキャリア電流として発生するキャリア電流発生部と、
上記入力データに応じて、所望の上記バイナリ電流と固定電流とに上記キャリア電流を加算して、上記１領域の電流として出力する電流出力部と
を有し、
上記各領域において上記電流出力部によって得られた上記出力電流を加算して、上記入力データに対応する変換結果として出力する
電流出力型ディジタル／アナログ変換回路。 - 上記バイナリ電流発生部は、上記基準電流から、上記基準電流の２n-1倍（ｎは整数、ｎ＞１）までに２の巾乗で増加する複数の電流を発生し、
上記固定電流発生部は、上記基準電流の２n倍の電流を複数発生する
請求項１記載の電流出力型ディジタル／アナログ変換回路。 - 上記キャリア電流発生部は、上記入力データが２ n −１から２ n へ変化したことに対応し、１ＬＳＢに対応する電流を出力する
請求項１記載の電流出力型ディジタル／アナログ変換回路。 - 上記キャリア電流発生部は、
上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力される差動増幅回路と、
上記差動増幅回路に電流を供給する電流源と、を含む
請求項３記載の電流出力型ディジタル／アナログ変換回路 - 入力データに応じた電流を供給する電流出力型駆動回路であって、
上記入力データの値に応じて複数の電流出力領域を設けて、上記各電流出力領域において、ガンマ曲線に従ってそれぞれの電流出力領域における１ＬＳＢまたはその所定の倍数に対応する基準電流を発生する基準電流発生回路と、
上記入力データに応じて上記各電流出力領域におけるコードを出力するデコーダと、
上記各電流出力領域において、上記デコーダからの出力コードに応じた電流を出力する電流出力型ディジタル／アナログ変換回路と、
上記各電流出力型ディジタル／アナログ変換回路の出力電流を加算して出力する出力回路と
を有し、
上記電流出力型ディジタル／アナログ変換回路は、
上記基準電流に対して、バイナリで増加する複数のバイナリ電流を発生するバイナリ電流発生部と、
上記基準電流を基に、当該基準電流の所定の倍数となる複数の固定電流を発生する固定電流発生部と、
上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力され、上記基準電 流に等しい電流を上記入力データの桁が変化したことに対応するキャリア電流として発生するキャリア電流発生部と、
上記入力データに応じて、所望の上記バイナリ電流と固定電流とに上記キャリア電流を加算して、上記１領域の電流として出力する電流出力部と
を有する電流出力型駆動回路。 - 上記バイナリ電流発生部は、上記基準電流から、上記基準電流の２n-1倍（ｎは整数、ｎ＞１）までに２の巾乗で増加する複数の電流を発生し、
上記固定電流発生部は、上記基準電流の２n倍の電流を複数発生する
請求項５記載の電流出力型駆動回路。 - 上記キャリア電流発生部は、上記入力データが２ n −１から２ n へ変化したことに対応し、１ＬＳＢに対応する電流を出力する
請求項５記載の電流出力型駆動回路。 - 上記キャリア電流発生部は、
上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力される差動増幅回路と、
上記差動増幅回路に電流を供給する電流源と、を含む
請求項７記載の電流出力型駆動回路。 - 入力される駆動電流に対してガンマ曲線の光出力特性をもつ複数の画素表示セルをマトリクス状に配置してなる表示パネルに、画像データに応じた駆動電流を供給して所望の画像を表示する画像表示装置であって、
上記画像データの値に応じて複数の電流出力領域を設けて、上記各電流出力領域において、上記ガンマ曲線に従ってそれぞれの電流出力領域における１ＬＳＢまたはその所定の倍数に対応する基準電流を発生する基準電流発生回路と、
上記画像データに応じて、上記各電流出力領域におけるコードを出力するデコーダと、
上記各電流出力領域において、上記デコーダからの出力コードに応じた電流を出力する電流出力型ディジタル／アナログ変換回路と、
上記各電流出力領域における電流出力型ディジタル／アナログ変換回路の出力電流を加算して、加算電流を上記駆動電流として出力する出力回路と
を有し、
上記電流出力型ディジタル／アナログ変換回路は、
上記基準電流に対して、バイナリで増加する複数のバイナリ電流を発生するバイナリ電流発生部と、
上記基準電流を基に、当該基準電流の所定の倍数となる複数の固定電流を発生する固定電流発生部と、
上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力され、上記基準電流に等しい電流を上記入力データの桁が変化したことに対応するキャリア電流として発生するキャリア電流発生部と、
上記入力データに応じて、所望の上記バイナリ電流と固定電流とに上記キャリア電流を加算して、上記１領域の電流として出力する電流出力部と
を有する画像表示装置。 - 上記バイナリ電流発生部は、上記基準電流から、上記基準電流の２n-1倍（ｎは整数、ｎ＞１）までに２の巾乗で増加する複数の電流を発生し、
上記固定電流発生部は、上記基準電流の２n 倍の電流を複数発生する
請求項９記載の画像表示装置。 - 上記キャリア電流発生部は、上記入力データが２ n −１から２ n へ変化したことに対応し、１ＬＳＢに対応する電流を出力する
請求項９記載の画像表示装置。 - 上記キャリア電流発生部は、
上記バイナリ電流発生部による上記バイナリ電流の電流増加分が入力される差動増幅回路と、
上記差動増幅回路に電流を供給する電流源と、を含む
請求項１１記載の画像表示装置。
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