KR101239613B1 - 데이터 드라이버의 디지털 아날로그 변환장치 및 그 변환방법 - Google Patents

데이터 드라이버의 디지털 아날로그 변환장치 및 그 변환방법 Download PDF

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Abstract

본 발명은 액정표시장치용 데이터 드라이버의 디지털 아날로그 변환 장치 및 그 변환방법에 관한 것으로, 더욱 상세하게는 오직 전류 전송로 제어와 트랜스컨덕턴스의 비율 조정을 통해서 하위비트에 해당하는 정보를 아날로그 신호로 변환시켜주는 데이터 드라이버의 디지털 아날로그 변환장치 및 그 변환방법에 관한 것이다.
본 발명에 따른 데이터 드라이버의 디지털 아날로그 변환기에 의하면 델타 전류 생성부와 출력 버퍼 증폭부 사이의 트랜스컨덕턴스의 비율을 조정하고 전류 전송로를 제어하는 것을 통해 하위 비트에 해당하는 영상 데이터를 아날로그 신호로 변환시킴으로써, 데이터 드라이버의 면적을 획기적으로 감소시킬 수 있을 뿐 아니라 공통모드 귀환회로를 사용하지 않고도 델타 전류 생성부를 구현할 수 있어서 추가적인 면적 증가가 없다는 장점이 있다.

Description

데이터 드라이버의 디지털 아날로그 변환장치 및 그 변환방법{DIGITAL TO ANALOG CONVERTER OF DATA DRIVER AND CONVERTING METHOD OF THE SAME}
본 발명은 표시장치용 데이터 드라이버의 디지털 아날로그 변환 장치 및 그 변환방법에 관한 것으로, 더욱 상세하게는 전류 전송로 제어와 트랜스컨덕턴스의 비율 조정을 통해서 하위비트에 해당하는 정보를 아날로그 신호로 변환시켜주는 데이터 드라이버의 디지털 아날로그 변환장치 및 그 변환방법에 관한 것이다.
액정표시장치(Liquid Crystal Display, LCD)는 인가전압에 따라 액정분자들의 배열 상태가 달라지는 특징을 이용하여 액정으로 빛을 통과시킴에 의해 영상 데이터가 디스플레이 되는 평판표시장치의 하나이다.
도 1은 일반적인 액정표시장치의 구성을 나타내는 블록도이다.
도 1을 참조하면, 액정표시장치는 타이밍 제어부(10), 데이터드라이버(20), 게이트드라이버(40) 및 패널(30)을 구비한다.
타이밍 제어부(10)는, 게이트 드라이버(40) 및 데이터드라이버(20)를 제어하는 타이밍 신호들(클럭신호, 수평동기신호, 수직동기신호, 데이터 인에이블 신호 등)과, RGB의 데이터 신호를 데이터드라이버(20) 및 게이트 드라이버(40)에 전달한다.
데이터드라이버(20)는 타이밍 제어부(10)로부터 출력된RGB의 데이터 및 데이터 드라이버 제어신호를 입력받아 수평동기신호에 응답하여 라인 단위로 데이터를 패널(30)에 출력한다.
게이트드라이버(40)는 타이밍 제어부(10)로부터 출력된 게이트 드라이버 제어신호를 입력받아 복수의 게이트 라인들을 구동한다. 게이트드라이버(40)는 데이터드라이버(20)로부터 출력된 데이터를 패널(30)에 순차적으로 출력하기 위하여 상기 게이트 라인들을 제어한다.
도 2는 도 1의 액정표시장치의 데이터드라이버의 일 실시예를 나타내는 도면이다.
도 2를 참조하면 데이터 드라이버(21)는 타이밍제어신호를 전달하는 제어부(300), 쉬프트 레지스터부(310), 데이터 레지스터부(320), 래치부(330), 레벨쉬프터(미도시), 디지털-아날로그 변환기(340) 및 출력버퍼(350)를 포함한다.
제어부(300)는 외부로부터 클럭신호(CLK) 및 타이밍제어신호(LOAD,POL 등)를 입력받아 쉬프트 레지스터부(310)에 클럭신호(CLK)를 공급하고, 래치부(330), 출력버퍼(350) 등에 타이밍제어신호(LOAD,POL 등)를 전달한다.
데이터 레지스터부(320)는 입력된 클럭신호를 기초로RGB의 데이터 신호를 래치부(330)에 출력한다. 한편 쉬프트 레지스터부(310)는 입력된 클럭신호에 대해 순차적으로 쉬프팅 연산을 수행하고 쉬프팅된 클럭신호를 래치부(330)에 출력한다.
래치부(320)는 쉬프팅된 클럭신호를 기초로 RGB의 데이터 신호를 래치하여 저장한다.
레벨 쉬프터부(미도시)는 래치부(330)에 저장되어 있는 디지털 전압을 아날로그 전압 범위로 키워 디지털-아날로그 변환기(340)로 입력시킨다. 디지털-아날로그 변환기(340)는 레벨 쉬프터부로부터 저장된 영상의 한 라인에 대응되는 디지털 데이터를 입력받아 각 채널별로 독립적인 감마 기준전압을 이용하여 상기 디지털 데이터를 아날로그 데이터로 변환하여 출력버퍼(350)로 출력한다.
출력버퍼(350)는 디지털-아날로그 변환기(340)로부터 변환된 아날로그 데이터를 데이터드라이버 제어신호에 응답하여 패널(30)로 출력한다.
도 3은 도 2의 데이터 드라이버에 사용되는 디지털 아날로그 변환기를 나타내는 도면이다.
도 3을 참조하면 종래의 디지털 아날로그 변환기(340)는 저항열과 스위치들을 포함한다. 저항열은 계조전압을 공급하고 스위치들은 입력되는 데이터에 따라 계조 전압을 선택하여 출력버퍼(350)로 출력한다. 그러나 저항열을 사용하는 종래의 디지털 아날로그 변환기는 데이터의 디지털 비트 수를 증가시키면 스위치들의 수가 기하 급수적으로 증가하여 전체 회로의 면적이 증가하는 문제가 있었다.
즉, 데이터가 N비트 증가할 때마다 면적은 2N배 증가하게 되므로 고 계조를 가지는 데이터 드라이버 응용분야에 적용하기 위해서는 디지털 아날로그 변환기의 면적을 감소시킬 필요성이 더욱 커지고 있다. 따라서 종래로부터 이러한 디지털 아날로그 변환기의 면적을 감소시키기 위하여 보간(Interpolation) 방식이 개발되어 왔다.
도 4는 종래의 보간 방식에 의한 디지털 아날로그 변환장치의 구성도이다.
도 4를 참조하면 종래의 보간 방식에 의한 디지털 아날로그 변환장치는 아날로그 계조전압 생성부(410), 제1디코더(420), 제2디코더(430) 및 보간전압 생성부(440)를 구비한다.
아날로그 계조전압 생성부(410)는 VgammaH와 VgammaL 사이에 직렬로 연결된 다수의 저항열로 구성되어, 각 저항의 분배를 통해 2K(=J) 레벨의 아날로그 계조전압을 생성한다.
제1디코더(420)는 N(8, 10비트 등)비트의 전체 영상 데이터 중 상위 K비트의 영상 데이터에 응답하여 2K(=J) 레벨의 아날로그 계조전압 중에서 제1레벨전압(Vh)과 제2레벨전압(Vl)을 생성한다.
제2디코더(430)는 상기 N비트의 전체 영상 데이터 중 나머지 하위 L비트의 영상 데이터에 응답하여 상기 제1레벨전압(Vh)과 제2레벨전압(Vl)을 분배하여 M개의 분배된 출력을 생성한다.
상기 보간전압 생성부(440)는 상기 M개의 분배된 출력에 대응되는 보간전압을 생성하여 패널의 데이터 라인을 구동한다.
이러한 보간 방식에서는 디지털 영상데이터의 전체 N비트 중 상위 K비트의 경우 기존의 저항열을 이용한 디지털 아날로그 변환기 구조를 사용하여 대표 계조전압이 선택되고, 나머지 하위 L비트의 경우 보간(Interpolation) 방식을 사용하여 상기 선택된 계조 전압들을 분배하여 분배된 출력전압을 생성한다.
그러나 이러한 종래의 보간 방식의 디지털-아날로그 변환기의 경우 보간되는 하위 L비트의수가 증가할수록 출력 전압의 선형성이 나빠지게 되어 저항열을 통해 전압을 출력할 수 있는 상위 K비트의 수를 8비트 이하로 줄이는 것이 곤란하며, 입력 쪽에 추가적인 트랜지스터를 구비해야 하는 문제가 있었다.
본 발명이 해결하고자 하는 기술적 과제는, 델타 전류 생성부와 출력 버퍼 증폭기 사이의 트랜스컨덕턴스의 비율을 조정하고 전류 전송로를 제어하는 것을 통해 하위 비트에 해당하는 입력정보를 아날로그 신호로 변환시킴으로써 데이터 드라이버의 면적을 감소시킬 수 있는 데이터 드라이버의 디지털 아날로그 변환기 및 그 변환방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 데이터 드라이버의 디지털 아날로그 변환장치는, N(N은 4이상의 자연수)비트의 입력 영상 데이터 중 상위 K(K는 N-2 이하인 자연수)비트의 입력 영상 데이터에 응답하여 제1레벨전압(VH)과 제2레벨전압(VL)을 출력하는 디코더, 상기 제1레벨전압(VH)과 제2레벨전압(VL)을 입력받아 두 개의 전류를 발생시키는 델타 전류 생성부, 상기 델타 전류 생성부에서 발생된 두 개의 전류를 전송 하는 두개의 전송선, 상기 델타 전류 생성부에서 발생된 두 개의 전류 중 하나의 전류를 나머지 하위 L(L=N-K)비트 중 최하위 2비트의 입력 영상 데이터에 응답하여 분배해주는 전류 디지털 아날로그 변환부(cDAC), 상기 델타 전류 생성부에서 발생된 두 개의 전류 중 다른 하나의 전류와 상기 전류 디지털 아날로그 변환부(cDAC)를 거쳐 나온 전류(ICDAC)를 인가받아 출력전압을 생성하는 출력 버퍼 증폭부 및 입력 정보에 따라 상기 전송선의 전류를 제어해주는 스위치부를 구비하는 것을 특징으로 한다.
한편, 상기 다른 기술적 과제를 이루기 위한 본 발명에 따른 데이터 드라이버의 디지털 아날로그 변환방법은 N(N은 4이상의 자연수)비트의 입력 영상 데이터 중 상위 K(K는 N-2 이하인 자연수)비트의 입력 영상 데이터에 응답하여 제1레벨전압(VH)과 제2레벨전압(VL)을 출력하는 단계, 상기 제1레벨전압(VH)과 제2레벨전압(VL)을 입력받아 네거티브 출력전류 및 포지티브 출력전류를 생성하는 단계, 제1 전송선을 통해 상기 네거티브 출력전류 및 포지티브 출력전류 중 어느 하나의 전류를 전송하는 단계, 제2 전송선을 통해 다른 하나의 전류를 전송하되, 전류 디지털 아날로그 변환기를 통해 나머지 하위 L(L=N-K)비트 중 최하위 2비트의 입력 영상 데이터에 따라 분배하여 전송하는 단계, 상기 제1레벨전압(VH) 또는 상기 제2레벨전압(VL)을 입력받고 상기 제1 전송선 및 상기 제2 전송선을 통해 전송된 전류에 의해 보간된 전압을 더해 출력전압을 생성하는 단계를 구비하는 것을 특징으로 한다.
본 발명에 따른 데이터 드라이버의 디지털 아날로그 변환장치에 의하면 델타 전류 생성부와 출력 버퍼 증폭부 사이의 트랜스컨덕턴스의 비율을 조정하고 전류 전송로를 제어하는 것을 통해 하위 비트에 해당하는 영상 데이터를 아날로그 신호로 변환시킴으로써, 데이터 드라이버의 면적을 획기적으로 감소시킬 수 있을 뿐 아니라 공통모드 귀환회로를 사용하지 않고도 델타 전류 생성부를 구현할 수 있어서 추가적인 면적 증가가 없다는 장점이 있다.
도1은 일반적인 액정표시장치의 구성을 나타내는 블록도이다.
도 2는 도 1의 액정표시장치의 데이터 드라이버의 일 실시 예를 나타내는 도면이다.
도 3은 도 2의 데이터 드라이버에 사용되는 디지털 아날로그 변환기를 나타내는 도면이다.
도 4는 종래의 보간 방식에 의한 디지털 아날로그 변환장치의 구성도이다.
도 5a 내지 도 5b는 본 발명에 따른 데이터 드라이버의 디지털 아날로그 변환장치의 구조를 나타내는 도면이다.
도6은 4비트 전류 디지털-아날로그 변환기의 면적을 나타낸 도표로써, 2 비트로 줄였을 때 줄어드는 면적을 나타내는 것이다.
도 7은 본 발명에 따른 디지털 아날로그 변환장치에서 전류 전송 경로를 바꿔줌으로써 출력 전압이 바뀌는 것에 대한 개념도이다.
도 7의 (a)는 본 발명의 콜스 인터폴레이션(Coarse Interpolation)이 일어나지 않고 포지티브 (positive)한 방향으로 파인 인터폴레이션(Fine Interpolation)이 일어났을 때를 도시한 것이다.
도 7의 (b)는 본 발명의 콜스 인터폴레이션(Coarse Interpolation)과 파인 인터폴레이션(Fine Interpolation)이 포지티브 (positive)한 방향으로 일어났을 때를 도시한 것이다.
도 7의 (c)는 본 발명의 콜스 인터폴레이션(Coarse Interpolation)이 일어나지 않고 네거티브 (negative)한 방향으로 파인 인터폴레이션(Fine Interpolation)이 일어났을 때를 도시한 것이다.
도 7의 (d)는 본 발명의 콜스 인터폴레이션(Coarse Interpolation)과 파인 인터폴레이션(Fine Interpolation)이 네거티브 (negative)한 방향으로 일어났을 때를 도시한 것이다.
도 8은 본 발명에 따른 데이터 드라이버의 디지털 아날로그 변환방법의 흐름을 나타내는 도면이다.
본 발명은, 전체 N비트 중에서 상위 K비트는 저항열을 이용한 디코더를 사용하여 계조전압을 출력하고 나머지 하위 L비트는 델타전류생성부와 전류를 이용한 디지털 아날로그 변환부를 사용하여 계조전압을 보간하여 보간 전압을 출력함으로써 전체 비트의 계조를 표시하는 것이다.
전체 비트를 10비트로 가정할 때, 저항열에서 상위 6 비트를 담당하고, 나머지 하위 4비트(D3~D0)를 보간(인터폴레이션)하여 총 10비트 계조를 만족시킨다. 이때 보간(인터폴레이션)되는 하위 비트 수가 증가할수록 출력전압의 선형성이 나빠지는 문제점을 해결하기 위하여 본 발명에서는 전류 디지털-아날로그 변환기를 도입하였다. 즉, 델타 전류 생성부에서 발생한 전류를 선형성이 보장되는 전류 디지털-아날로그 변환기를 통해 일정하게 나눠서 출력 버퍼 증폭기로 인가시켜주는 방식이다.
이때 하위 4비트를 4비트 전류 디지털-아날로그 변환기를 통해 보간(인터폴레이션)하면 선형성을 보장할 수 있지만, 4비트 전류 디지털-아날로그 변환기의 면적이 데이터 드라이버에서 차지하는 비중이 작지 않은 문제가 있다.
본 발명에서는 이러한 점을 더욱 보완하기 위해서 2비트(D1, D0) 전류 디지털-아날로그 변환기를 사용하였다. 4비트 전류 디지털-아날로그 변환기에서 2비트 전류 디지털-아날로그 변환기로 바꾸면서 남게 되는 나머지 하위 2비트는 델타 전류 생성부에서 발생한 두 전류를 출력 버퍼 증폭기로 인가시키는 전류 전송로를 제어해줌으로써 충족시켜주었다. 2비트 전류 디지털-아날로그 변환기의 면적은 4비트 전류 디지털-아날로그 변환기의 약 30~40%로써, 면적 측면에서 큰 이점을 가진다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
도 5a 내지 도 5b는 본 발명에 따른 데이터 드라이버의 디지털 아날로그 변환장치의 구조를 나타내는 도면이다.
도 5a는 본 발명에 따른 데이터 드라이버의 디지털 아날로그 변환장치에 있어서 반전단자에 제2레벨전압(VL)이 인가되는 경우를 나타내는 도면이고, 도 5b는 반전단자에 제1레벨전압(VH)이 인가되는 경우를 나타내는 도면이다.
도 5a 내지 도 5b를 참조하면 본 발명에 따른 데이터 드라이버의 디지털 아날로그 변환장치는 디코더(510), 델타 전류 생성부(520), 두 개의 전송선(531, 532), 전류 디지털 아날로그 변환부(540), 출력 버퍼 증폭부(550), 스위치부(560) 및 두 개의 곱셈기(571, 572)를 구비한다.
상기 디코더(510)는 N(N은 4이상의 자연수)비트의 입력 영상 데이터 중 상위 K(K는 N-2 이하인 자연수)비트의 입력 영상 데이터에 응답하여 제1레벨전압(VH)과 제2레벨전압(VL)을 출력한다. 상기 디코더(510)는 6비트의 저항열 디지털 아날로그 변환기일 수 있다.
상기 델타 전류 생성부(520)는 상기 제1레벨전압(VH)과 제2레벨전압(VL)을 입력받아 두 개의 전류(Io-, Io+)를 발생시키며 소정의 트랜스컨덕턴스(gm)를 갖는 차동출력의 제1증폭기로 이루어진다.
상기 제1증폭기는 제1입력단자에 상기 제1레벨전압(VH)이 인가되고, 제2입력단자에 상기 제2레벨전압(VL)이 인가된다. 또한 상기 제1증폭기는 제1출력단자에서 네거티브 출력전류(Io-)를 생성하고, 제2출력단자에서 포지티브 출력전류(Io+)를 생성한다.
즉, 상기 델타 전류 생성부(520)의 구조는 싱글 엔디드(Single Ended) 출력이 아닌 차동 출력 증폭기의 형태를 가진다. 차동 출력 증폭기의 구조는 공통 모드 피드백(Common Mode FeedBack, CMFB)이 출력 단에 존재해야 한다. 그러나 본 발명에서는 델타 전류 생성부(520)의 두 출력 단자를 2비트 전류 디지털-아날로그 변환부(540)와 출력 버퍼 증폭부(550)의 로우 임피던스 노드(Low Impedance Node)인 덧셈기(552)에 연결시켜줌으로써, 공통 모드 피드백 구조를 제거하였다.
상기 두 개의 전송선(531, 532)은 상기 네거티브 출력전류(Io-) 및 포지티브 출력전류(Io+)를 상기 출력버퍼증폭부(550)로 전송한다.
제1 전송선(531)은 상기 네거티브 출력전류(Io-)를 상기 출력 버퍼 증폭부(550)로 인가해주고, 제2 전송선(532)은 상기 포지티브 출력전류(Io+)를 상기 전류 디지털 아날로그 변환부(540)를 거쳐 상기 출력 버퍼 증폭부(550)로 인가해준다. 상기 제1전송선(531)은 거친 보간(coarce interpolation)을 수행하고, 상기 제2전송선(532)은 미세 보간(fine interpolation)을 수행한다. 이에 대해서는 도 7에서 상세히 설명하기로 한다.
상기 전류 디지털 아날로그 변환부(540)는 상기 포지티브 출력전류(Io+)를 영상 데이터의 나머지 하위 L(L=N-K)비트 중 최하의 2비트의 입력에 응답하여 분배해준다. 따라서 상기 전류 디지털 아날로그 변환부(540)는 2비트의 전류 디지털 아날로그 변환기를 사용하는 것이 바람직하다.
출력버퍼증폭부(550)는 상기 델타 전류 생성부(520)에서 발생된 두 개의 전류 중 네거티브 출력전류(Io-)와 상기 전류 디지털 아날로그 변환부(540)를 거쳐 나온 전류(ICDAC)를 인가받아 출력전압을 생성한다.
상기 출력 버퍼 증폭부(550)는 제2증폭기(551), 덧셈기(552) 및 내부증폭기(553)를 구비한다.
상기 제2증폭기(551)는 반전단자에 상기 제2레벨전압(VL) 또는 상기 제1레벨전압(VH)이 인가되며 소정의 트랜스컨덕턴스(2gm)를 갖는다. 제2증폭기(552)의 트랜스컨덕턴스(2gm)는 델타 전류 생성부(520)인 제1증폭기의 트랜스컨덕턴스(gm)와의 관계에 의해 정해지며, 상기 제1증폭기의 트랜스컨덕턴스(gm)의 2배에 해당하는 트랜스컨덕턴스(2gm)를 갖는 것이 바람직하다.
상기 덧셈기(552)에서는 상기 제2증폭기(551)의 출력과 상기 제1전송선(531) 또는 상기 제2전송선(532)으로부터 인가되거나 빠져 나온 전류에 의해 보간된 전압이 더해지거나 빼진다.
즉, 상기 덧셈기(552)에 인가되거나 상기 덧셈기(552)로부터 빠져나온 전류에 해당하는 전압이 상기 제2증폭기(551)의 출력전압에 더해지거나 빼진 후 내부증폭기(553)를 거쳐 최종 출력전압(Vout)으로 출력된다.
이때 출력단자에서는 출력 버퍼 증폭부(550)에 입력되는 전압이 제2레벨전압(VL)인 경우 덧셈기(552)에 인가된 전류에 해당하는 전압만큼 증가된 전압이 최종 출력전압(Vout)으로 출력된다. 한편 출력 버퍼 증폭부(550)에 입력되는 전압이 제1레벨전압(VH)인 경우에는 덧셈기(552)에서 빠져나간 전류에 해당하는 전압만큼 감소된 전압이 최종 출력전압(Vout)으로 출력된다.
상기 스위치부(560)는 턴 온 또는 턴 오프 되어 네거티브 출력전류(Io-)의 전송여부를 제어한다. 또한 제1곱셈기(571) 및 제2곱셈기(572)는 입력정보에 따라 상기 전송선의 전송경로를 제어해준다.
저항열 디지털-아날로그 변환기로 이루어진 디코더(510)에서의 상위 6비트, 전류 디지털-아날로그 변환부(540)에서의 하위 2비트만으로는 총 계조 10비트를 만족시킬 수가 없다. 이 점을 해결하기 위해서 고안된 구조가 트랜스컨덕턴스의 비율이 접목되어 있는 델타 전류 생성부(520)와 출력 버퍼 증폭부(550) 및 전송선(531, 532)의 전류 전송 경로를 제어하는 구조이다.
델타 전류 생성부(520)에서 발생되는 델타 전류 중 네거티브 출력을 통해 나오는 전류(Io-)를 출력 버퍼 증폭부(550)에 인가해줌으로써 출력 버퍼 증폭부(550)의 출력 직류 전압을 시프트 해준다. 이 방법은 4비트에 해당하는 전압 중 거친(coarse) 전압을 확보해주는 것으로써, 네거티브 출력전류(Io-)를 통해 거친 보간(콜스 인터폴레이션)을 수행하게 된다. 이를 통해 전류 디지털-아날로그 변환부(540)를 4비트에서 2비트 줄이면서 남는 2비트 중 1비트에 해당하는 계조를 충족시켜준다.
델타 전류 생성부(520)와 출력 버퍼 증폭부(550)의 제2증폭기(551)의 바이어스 조건을 의도적으로 차이를 두어 트랜스컨덕턴스의 비율을 1:2로 만든 상황에서 전류 디지털-아날로그 변환부(540)의 입력단으로 들어가서 전류 디지털-아날로그 변환부(540)의 출력단으로 나온 전류(Io+)와 델타 전류 생성부(520)의 또 다른 출력 전류(Io-)의 전송 경로를 제1곱셈기(571) 및 제2곱셈기(572)를 통해 바꿔준다. 즉, 제1곱셈기(571) 및 제2곱셈기(572)로 인가되는 하위비트의 신호가 로직 하이(+1)인 경우에는 네거티브 출력전류(Io-) 및 포지티브 출력전류(Io+)가 덧셈기(552)로 인가되고, 하위비트의 신호가 로직 로우(-1)인 경우에는 네거티브 출력전류(Io-) 및 포지티브 출력전류(Io+)가 덧셈기(552)로부터 빠져 나오게 된다.
이를 통해 출력 버퍼 증폭부(550)의 출력 전압이 출력 버퍼 증폭부(550)의 입력 전압인 제2레벨전압(VL)에서 포지티브 (positive) 방향으로 증가하거나 또 다른 입력 전압인 제1레벨전압(VH)에서 네거티브(negative) 방향으로 감소하게 만들어 준다. 이를 통해 하나 남은 1비트 계조를 만족시켜주게 된다.
본 발명에 따른 데이터 드라이버의 디지털 아날로그 변환장치는 저항열 디지털-아날로그 변환기를 기존의 8비트에서 6비트로 줄임으로써 저항열 디지털-아날로그 변환기의 면적을 1/4배로 줄였다. 또한, 델타 전류 생성부(520)와 출력 버퍼 증폭부(550) 사이의 트랜스컨덕턴스의 비율을 조정하고, 2비트의 전류 디지털-아날로그 변환기를 사용하고, 전류 전송로를 제어하는 기법을 통해 전류 디지털-아날로그 변환기 면적을 획기적으로 줄여 주었다.
또한 전류 디지털-아날로그 변환기를 4비트에서 2비트로 감소시킴에 따라 남게 되는 2비트는 상기 언급한 델타 전류 전송 경로 제어와 트랜스컨덕턴스의 비율을 조정하는 기법을 통해 거친 보간(Coarse Interpolation)과 미세 보간(Fine Interpolation)을 가능하게 함으로써 총 계조를 충족시켜주었다.
이러한 방법들을 통해 데이터 드라이버 디지털-아날로그 변환장치의 면적을 대폭 줄였을 뿐만 아니라, 선형성을 보장하여 좋은 성능을 얻을 수 있다.
도 6은 4비트 전류 디지털-아날로그 변환기의 면적을 나타낸 도표로써, 2 비트로 줄였을 때 줄어드는 면적을 나타내는 것이다.
도 6은 전류 디지털-아날로그 변환기의 비트 수에 따라 요구되는 정확도와 그에 따른 면적에 관한 것이다. 전류 디지털-아날로그 변환기 비트 수가 증가하더라도 INL < 0.5LSB 조건을 충족시켜야 하기 때문에 비트 수가 증가함에 따라 요구되는 정확도가 증가하게 되고, 또한 요구되는 정확도가 증가함에 따라 면적이 증가하게 된다.
4비트의 전류 디지털-아날로그 변환기에서 2 비트의 전류 디지털-아날로그 변환기로 줄어들게 되면 면적이 60~70% 줄어든다. 본 발명에서는 2비트 전류 디지털-아날로그 변환기를 접목시킴으로써, 데이터 드라이버에서 큰 이슈가 되고 있는 면적 감소 측면에서 큰 이점을 가지게 된다.
도 7은 본 발명에 따른 디지털 아날로그 변환장치에서 전류 전송 경로를 바꿔줌으로써 출력 전압이 바뀌는 것에 대한 개념도이다.
도 7의 (a)는 본 발명의 거친 보간(Coarse Interpolation)이 일어나지 않고 포지티브 (positive)한 방향으로 미세 보간(Fine Interpolation)이 일어났을 때를 도시한 것이다.
6비트 디코더(510)에서 나온 제2레벨전압(VL)에서 2비트(D1, D0) 전류 디지털-아날로그 변환부(540)로 미세 보간(Fine Interpolation)을 수행한다. 이를 통해 VL+(VH-VL)/4까지의 전압을 출력 전압으로 만들어낸다. 이때는 스위치부(560)가 턴오프되어 거친 보간(Coarse Interpolation)은 일어나지 않는다.
도 7의 (b)는 본 발명의 거친 보간(Coarse Interpolation)과 미세 보간(Fine Interpolation)이 포지티브 (positive)한 방향으로 일어났을 때를 도시한 것이다.
스위치부(560)가 턴 온 되면 나머지 하위 2비트(D3, D2)에 해당하는 전압에 대해 거친 보간(Coarse Interpolation)을 수행하여 출력 직류 전압을 제2레벨전압(VL)에서VL+(VH-VL)/4로 시프트하여 올려놓는다. 그 후 2비트(D1, D0) 전류 디지털-아날로그 변환기로 미세 보간(Fine Interpolation)을 수행하여 VL+(VH-VL)/4에서 VL+(VH-VL)/2 사이의 전압을 출력 전압으로 만들어 낸다.
도 7의 (c)는 본 발명의 거친 보간이 일어나지 않고 네거티브 (negative)한 방향으로 미세 보간이 일어났을 때를 도시한 것이다.
도 7의 (d)는 본 발명의 거친 보간(Coarse Interpolation)과 미세 보간(Fine Interpolation)이 네거티브 (negative)한 방향으로 일어났을 때를 도시한 것이다.
도 7의 (c)와 도 7의 (d)는 네거티브 (Negative) 방향으로 제1레벨전압(VH)에서 출력 전압을 감소시켜 원하는 전압을 만들어내는 것에 대한 그림이다. 원리는 도 7의 (a) 및 도 7의 (b)와 같으며, 차이점은 네거티브 (Negative) 방향으로 출력전압을 감소시킨다는 것이다.
도 8은 본 발명에 따른 데이터 드라이버의 디지털 아날로그 변환방법의 흐름을 나타내는 도면이다.
도8을 참고하면 본 발명에 따른 데이터 드라이버의 디지털 아날로그 변환방법은 제1레벨전압(VH)과 제2레벨전압(VL)을 출력하는 단계(S810), 네거티브 출력전류 및 포지티브 출력전류를 생성하는 단계(S820), 제1 전송선을 통한 전송단계(S830), 제2 전송선을 통한 전송단계(S840) 및 출력전압을 생성하는 단계(S850)를 구비한다.
상기 제1레벨전압(VH)과 제2레벨전압(VL)을 출력하는 단계(S810)에서는총 N(N은 4이상의 자연수)비트의 입력 영상 데이터 중 상위 K(K는 N-2 이하인 자연수)비트의 입력 영상 데이터에 응답하여 제1레벨전압(VH)과 제2레벨전압(VL)을 출력한다. 보통은 10비트의 입력 영상 데이터 중 상위 6비트의 입력 영상데이터를 처리하기 위해 6비트 저항열 디지털 아날로그 변환기를 사용한다. 이후 상기 제1레벨전압(VH)과 제2레벨전압(VL)을 입력받아 네거티브 출력전류 및 포지티브 출력전류를 생성한다.(S820)
상기 제1 전송선을 통한 전송단계(S830)에서는 상기 제1 전송선을 통해 상기 네거티브 출력전류 및 포지티브 출력전류 중 어느 하나의 전류를 전송하고, 상기 제2 전송선을 통한 전송단계(S840)에서는 제2 전송선을 통해 다른 하나의 전류를 전송하되, 전류 디지털 아날로그 변환기를 통해 하위 L(L=N-K)비트 중 최하위 2비트의 입력 영상 데이터에 따라 분배하여 전송한다. 이때 제1 전송선에서는 거친 보간(coarce interpolation)을 수행하고, 상기 제2전송선에서는 미세 보간(fine interpolation)을 수행한다.
상기 출력전압을 생성하는 단계(S850)에서는 상기 제1레벨전압(VH) 또는 상기 제2레벨전압(VL)을 입력받고 상기 제1 전송선 및 상기 제2 전송선을 통해 전송된 전류에 의해 보간된 전압을 더해 출력전압을 생성한다.
즉, 상기 제1 전송선에서의 거친 보간(coarce interpolation) 및 상기 제2 전송선에서의 미세 보간(fine interpolation)을 통해 상기 제1레벨전압(VH)과 상기 제2레벨전압(VL) 사이에서 보간된 전압을 구하고 이를 상기 제1레벨전압(VH) 또는 상기 제2레벨전압(VL)에 더하여 출력전압을 생성하게 된다.
이때 상기 출력버퍼증폭부(550)에서 제1레벨전압(VH)을 입력받는 경우에는 상기 제1 전송선 및 상기 제2 전송선을 통해 전송된 전류에 의해 보간된 전압을 음의 방향으로 더해 출력전압을 생성하고, 상기 출력버퍼증폭부(550)에서 제2레벨전압(VL)을 입력받는 경우에는 상기 제1 전송선 및 상기 제2 전송선을 통해 전송된 전류에 의해 보간된 전압을 양의 방향으로 더해 출력전압을 생성한다.
한편, 상기 제2 전송선을 통한 전송단계(S840) 이후 스위치 제어를 통해 상기 제1 전송선과 상기 제2 전송선의 전송경로를 바꾸어 줌으로써 하위 비트의 입력 영상 데이터를 아날로그 신호로 효율적으로 바꾸어 줄 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (14)

  1. N(N은 4이상의 자연수)비트의 입력 영상 데이터 중 상위 K(K는 N-2 이하인 자연수)비트의 입력 영상 데이터에 응답하여 제1레벨전압(VH)과 제2레벨전압(VL)을 출력하는 디코더;
    상기 제1레벨전압(VH)과 제2레벨전압(VL)을 입력받아 두 개의 전류를 발생시키는 델타 전류 생성부;
    상기 델타 전류 생성부에서 발생된 두 개의 전류를 전송 하는 두 개의 전송선;
    상기 델타 전류 생성부에서 발생된 두 개의 전류 중 하나의 전류를 나머지 하위 L(L=N-K)비트 중 최하위 2비트의 입력 영상 데이터에 응답하여 분배해주는 전류 디지털 아날로그 변환부(cDAC);
    상기 델타 전류 생성부에서 발생된 두 개의 전류 중 다른 하나의 전류와 상기 전류 디지털 아날로그 변환부(cDAC)를 거쳐 나온 전류(ICDAC)를 인가받아 출력전압을 생성하는 출력 버퍼 증폭부;
    입력 정보에 따라 상기 전송선의 전류를 제어해주는 스위치부; 및
    상기 델타 전류 생성부에서 발생된 두 개의 전류의 전송경로를 제어하는 두개의 곱셈기;를 구비하는 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환장치.
  2. 제1항에 있어서,
    상기 델타 전류 생성부는 제1증폭기를 구비하고,
    상기 제1증폭기는
    제1입력단자에 상기 제1레벨전압(VH)이 인가되고,
    제2입력단자에 상기 제2레벨전압(VL)이 인가되며,
    제1출력단자에서 네거티브 출력전류(Io-)를 생성하고,
    제2출력단자에서 포지티브 출력전류(Io+)를 생성하는 차동출력 증폭기인 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환장치.
  3. 제2항에 있어서, 상기 전송선은
    상기 네거티브 출력전류(Io-)를 상기 출력 버퍼 증폭부로 인가해주는 제1 전송선; 및
    상기 포지티브 출력전류(Io+)를 상기 전류 디지털 아날로그 변환부(cDAC)를거쳐 상기 출력 버퍼 증폭부로 인가해주는 제2 전송선;을 구비하는 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환장치.
  4. 제3항에 있어서,
    상기 제1전송선은 거친 보간(coarce interpolation)을 수행하고,
    상기 제2전송선은 미세 보간(fine interpolation)을 수행하는 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환장치.
  5. 제3항에 있어서, 상기 출력 버퍼 증폭부는
    반전단자에 상기 제2레벨전압(VL) 또는 상기 제1레벨전압(VH)이 인가되는 제2증폭기;
    상기 제2증폭기의 출력과 상기 제1전송선으로부터 인가된 전류 또는 상기 제2전송선으로부터 인가된 전류에 의해 보간된 전압이 더해지는 덧셈기; 및
    상기 덧셈기의 출력을 증폭시켜 상기 출력전압을 생성하는 내부증폭기;를 포함하는 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환장치.
  6. 제5항에 있어서, 상기 제2증폭기는
    상기 제1증폭기의 트랜스컨덕턴스의 2배에 해당하는 트랜스컨덕턴스를 갖는 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환장치.
  7. 제6항에 있어서, 상기 전류 디지털 아날로그 변환부는
    2비트 전류 디지털 아날로그 변환기를 사용하는 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환장치.
  8. 제1항에 있어서, 상기 디코더는
    6비트 저항열 디지털 아날로그 변환기를 사용하는 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환장치.
  9. (a) N(N은 4이상의 자연수)비트의 입력 영상 데이터 중 상위 K(K는 N-2 이하인 자연수)비트의 입력 영상 데이터에 응답하여 제1레벨전압(VH)과 제2레벨전압(VL)을 출력하는 단계;
    (b)상기 제1레벨전압(VH)과 제2레벨전압(VL)을 입력받아 네거티브 출력전류 및 포지티브 출력전류를 생성하는 단계;
    (c) 제1 전송선을 통해 상기 네거티브 출력전류 및 포지티브 출력전류 중 어느 하나의 전류를 전송하는 단계;
    (d) 제2 전송선을 통해 다른 하나의 전류를 전송하되, 전류 디지털 아날로그 변환기를 통해 나머지 하위 L(L=N-K)비트의 입력 영상 데이터에 따라 분배하여 전송하는 단계; 및
    (e) 상기 제1레벨전압(VH) 또는 상기 제2레벨전압(VL)을 입력받고 상기 제1 전송선 및 상기 제2 전송선을 통해 전송된 전류에 의해 보간된 전압을 더해 출력전압을 생성하는 단계;를 구비하는 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환방법.
  10. 제9항에 있어서, 상기 (d)단계와 (e)단계 사이에
    (d1) 상기 제1 전송선과 상기 제2 전송선의 전송경로를 바꾸어 주는 단계를
    더 구비하는 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환방법.
  11. 제9항 또는 제 10항에 있어서, 상기 (a)단계는
    6비트 저항열 디지털 아날로그 변환기를 사용하는 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환방법.
  12. 제9항 또는 제 10항에 있어서, 상기 (c)단계는
    상기 제1 전송선에서 거친 보간(coarce interpolation)을 수행하는 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환방법.
  13. 제9항 또는 제 10항에 있어서, 상기 (d)단계는
    상기 제2전송선에서 미세 보간(fine interpolation)을 수행하며
    2비트 전류 디지털 아날로그 변환기를 사용하는 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환방법.
  14. 제9항 또는 제 10항에 있어서, 상기 (e)단계는
    상기 제1레벨전압(VH)을 입력받는 경우에는 상기 제1 전송선 및 상기 제2 전송선을 통해 전송된 전류에 의해 보간된 전압을 음의 방향으로 더해 출력전압을 생성하고,
    상기 제2레벨전압(VL)을 입력받는 경우에는 상기 제1 전송선 및 상기 제2 전송선을 통해 전송된 전류에 의해 보간된 전압을 양의 방향으로 더해 출력전압을 생성하는 것을 특징으로 하는 데이터 드라이버의 디지털-아날로그 변환방법.
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