KR20060131341A - 액정표시장치용 소스 드라이버 구동회로 - Google Patents

액정표시장치용 소스 드라이버 구동회로 Download PDF

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Abstract

본 발명은 액정표시장치용 소스 드라이버 구동회로에 관한 것으로서, 보다 상세하게는 회로부의 구성 면적을 줄이고 정교한 구동으로 오차를 더욱 줄이는 액정표시장치용 소스 드라이버 구동회로에 관한 것이다.
이러한 목적으로 본 발명은, 입력되는 N 비트 디지털신호를 아날로그신호로 변환하기 위해, 상기 디지털신호에서 상위 M 비트에 대해 아날로그신호로의 변환을 수행하는 제1변환부와; 상기 디지털신호에서 하위 (N-M)비트에 대해 아날로그신호로의 변환을 수행하는 제2변환부를 구비한 디지털-아날로그 변환부를 포함하는 액정표시장치용 소스 드라이버 구동회로를 제시하여, 액정표시장치 구동 회로에서의 디지털-아날로그 변환기가 차지하는 면적을 줄여 구동 IC의 크기를 줄이고, 감마 보정 기능을 유지하는 동시에 정확한 전압가산에 의한 오차 전압을 줄여 고계조 표현을 가능하게 하는 장점이 있다.

Description

액정표시장치용 소스 드라이버 구동회로{Source driver driving circuit for LCD}
도 1은 일반적인 액정표시장치의 기본 구성을 도시한 블록구성도
도 2는 도 1의 구성 중 액정패널의 구성을 간략히 도시한 도면
도 3은 일반적인 소스드라이버의 구조와 동작을 설명하기 위한 블록구성도
도 4는 일반적인 소스드라이버에 구성되는 ROM-타입의 D/A컨버터의 내부 구조를 설명하기 위한 도면
도 5는 일반적인 소스드라이버에 구성되는 하이브리드형 D/A컨버터를 채택한 소스드라이버의 구조를 간략 도시한 블록구성도
도 6은 본 발명에 따른 액정표시장치용 소스 드라이버 구동회로를 구성하는 일 채널에 포함된 D/A 변환부의 구성을 도시한 구성블록도
도 7은 본 발명에 따른 액정표시장치용 소스 드라이버 구동회로를 구성하는 일 채널에 포함된 D/A 변환부의 구성을 보다 상세하게 도시한 구성블록도
도 8은 본 발명에 따른 액정표시장치용 소스 드라이버 구동회로 중 D/A변환부에 관한 실시예 회로도로서, 특히 도 6 내지 도 7에 도시된 제2변환부를 예시한 회로도
도 9는 본 발명의 실시예의 제2변환부 회로 중 전압분할 및 가산회로에 구성되는 차동입력단과 연산증폭기에 구성된 차동입력단의 채널 사이즈 및 트랜스컨덕턴스(gm)의 비교설명을 위한 도면
도 10a 내지 도 10d는 각각 본 발명 실시예에 따른 제2변환부의 동작을 설명하기 위해 부분도시한 회로도
도 11a 내지 11c는 각각 본 발명에 따른 액정표시장치용 소스 드라이버 구동회로 중 D/A변환부의 동작을 증명하는 모의실험 출력 그래프
<도면의 주요부분에 대한 간단한 설명>
100 : D/A변환부 110 : 제1변환부
112 : D/A변환기 120 : 제2변환부
122 : 전압분할 및 가산회로 124 : 연산증폭기
SW_N, SW_P : 스위치
본 발명은 구동회로에 관한 것으로서, 보다 상세하게는 회로부의 구성 면적을 줄이고 정교한 구동으로써 출력 오차를 더욱 줄이는 액정표시장치용 소스 드라이버 구동회로에 관한 것이다.
디스플레이 장치 중 특히 액정표시장치는 소형 및 박형화와 저전력 소모의 장점을 가지며, 노트북 컴퓨터, 사무자동화 기기, 오디오/비디오 기기 등으로 이용되고 있다. 특히, 스위치 소자로서 박막 트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 이용되는 액티브 매트릭스 타입의 액정표시장치는 동적인 이미지를 표시하기에 적합하다.
도 1은 일반적인 액정표시장치의 기본 구성을 도시한 블록구성도로서, 크게 액정패널(2)과 LCM구동회로부(26)로 구분된다.
각 구성을 보면, 인터페이스(10)는 퍼스널 컴퓨터등과 같은 구동시스템으로부터 LCM구동회로부(26)로 입력되는 데이터(RGB Data) 및 제어신호(입력 클럭, 수평동기신호, 수직동기신호, 데이터 인에이블 신호 등)들을 입력받아 타이밍 컨트롤러(12)로 공급한다. 주로 구동 시스템으로부터 데이터 및 제어 신호전송을 위해서 LVDS(Low Voltage Differential Signal) 인터페이스와 TTL 인터페이스 등이 사용되고 있다. 또한, 이러한 인터페이스 기능을 모아서 타이밍컨트롤러(12)와 함께 단일 칩(Chip)으로 집적시켜 사용하기도 한다.
액정패널(2)은 도 2와 같이, 글라스를 이용한 기판 상에 다수의 데이터라인(DL1~DLm)과 다수의 게이트라인(GL1~GLn)이 교차되어 다수의 화소영역을 형성하며, 각각의 화소영역에는 박막트랜지스터(TFT)와 액정(LC)이 구성되어 화면을 표시한다.
타이밍 컨트롤러(12)는 인터페이스(10)를 통해 입력되는 제어신호를 이용하여 복수개의 드라이브 집적회로들로 구성된 소스드라이버(18)와 복수개의 게이트 드라이버 집적회로들로 구성된 게이트드라이버(20)를 구동하기 위한 제어신호를 생성한다. 또한, 인터페이스(10)를 통해 입력되는 데이터들을 소스드라이버(18)로 전송한다.
기준전압생성부(16)는 소스드라이버(18)에서 사용되는 DAC(Digital To Analog Converter)의 기준전압들을 생성한다. 기준전압들은 패널의 투과율-전압특성을 기준으로 생산자에 의해서 설정된다.
소스드라이버(18)는 타이밍 컨트롤러(12)로부터 입력되는 제어신호들에 응답하여 입력 데이터의 기준전압들을 선택하고, 선택된 기준전압을 액정패널(2)에 공급하여 액정 분자의 회전 각도를 제어한다. 또한 상기 소스드라이버(18)는 IC칩(IC chip)의 형태로 복수개가 구성되기도 하며, 칩의 종류에 따라 상기 기준전압생성부(16)를 포함하기도 한다.
게이트드라이버(20)는 타이밍 컨트롤러(12)로부터 입력되는 제어신호들에 응답하여 액정패널(2)상에 배열된 박막트랜지스터(TFT)들의 온/오프 제어를 수행하는데, 액정 패널(2) 상의 게이트 라인(GL1~GLn)을 1 수평동기 시간씩 순차적으로 인에이블 시킴으로써 액정 패널(2) 상의 박막 트랜지스터들(TFT)을 1 라인 분씩 순차적으로 구동시켜 소스드라이버(18)로부터 공급되는 아날로그 영상신호들이 각 박막트랜지스터(TFT)들에 접속된 픽셀들로 인가되도록 한다. 상기 게이트드라이버(20) 역시 IC칩(IC chip)의 형태로 복수개가 구성되기도 한다.
전원전압생성부(14)는 각 구성부들의 동작전원을 공급하고 액정패널(2)의 공통전극 전압을 생성하여 공급한다.
상기한 구성에서 소스드라이버(18)의 구성과 동작을 도 3의 도면을 참조하여 상세하게 살펴보면 다음과 같다.
소스드라이버(18)는 일반적으로, 도시된 바와 같이 쉬프트레지스터(18a), 샘플링래치부(18b), 홀딩래치부(18c), DAC(18d), 출력회로부(18e)로 구성된다.
상기 쉬프트레지스터(18a)는 상기 타이밍컨트롤러(12)로부터 스타트펄스신호(SPin)와 클럭신호(CLK)를 입력받는데, 상기 클럭신호(CLK)에 맞추어 새로운 스타트펄스신호(SPout)를 다음단의 쉬프트레지스터로 순차적으로 쉬프트(출력)한다. 이때 상기 스타트펄스신호(SP)는 비디오데이터(RGB Data)와 동기되는 신호이다.
샘플링래치부(18b)는 도시되지는 않았지만 데이터래치 메모리(Data latch memory)와 같은 저장소에 임시 저장된 비디오데이터(RGB Data)를 입력받아 상기 쉬프트레지스터(18a)의 각 단의 출력신호에 의해 시분할로 전송되는 비디오데이터(RGB Data)를 샘플링하고 이를 저장한다. 이때 상기 데이터래치 메모리에 저장된 비디오데이터(RGB Data)는 R,G,B 각 6비트의 디지털 영상신호이다.
상기 샘플링래치부(18b)에 의해 샘플링된 비디오데이터는 홀딩래치부(18c)에 저장되고, 1수평기간의 비디오데이터가 상기 홀딩래치부(18c)에 입력되면 상기 타이밍컨트롤러(12)로부터 입력되는 래치신호(LS)에 의해 하강 래치된다. 이때 상기 홀딩래치부(18c)는 상기 샘플링래치부(18b)로부터 새로운 비디오데이터(RGB Data)가 입력될 때까지 입력받은 1수평기간의 비디오데이터를 홀딩(holding)하고 있으며, 상기 데이터 홀딩이 수행되는 시간동안 상기 쉬프트레지스터(18a)와 샘플링래치부(18b)에는 새로운 1수평기간의 비디오데이터가 입력이 수행된다.
상기 홀딩래치부(18c)로부터 출력되는 비디오데이터는 D/A컨버터(18d)에 입력되며, 상기 D/A컨버터(18d)는 상기 기준전압생성부(16)에서 생성된 복수개의 기준전압(VGMAs)들을 이용하여 상기 액정패널(2)로 출력될 아날로그 전압으로 변환하여 출력한다.
상기 D/A컨버터(18d)에서 출력된 아날로그 비디오데이터는 출력회로부(18e)에서 전류구동력을 향상시킴과 더불어 극성제어신호(POL)에 의해 프레임마다 화소별 또는 라인별 데이터극성을 반전시켜 출력한다. 이때 상기 극성제어신호(POL)에 의한 데이터극성 반전은 상기 D/A컨버터(18d)에서 수행되기도 하며, 상기 출력회로부(18e)는 통상 연산증폭기(OP-AMP)를 이용하여 구성된다.
상기와 같은 일반적인 구성을 통해 액정패널(2)의 데이터라인(DL1~DLm)으로 비디오데이터를 출력하는 소스드라이버(18)는, 입력된 N-비트 디지털 비디오데이터(Digital RGB data)로부터 각각의 화소에 인가할 아날로그 비디오데이터(Analog RGB data)를 얻기 위해 N-비트(bit)의 D/A컨버터(Digital to Analog Converter)를 구비하고 있다.
상기 D/A컨버터(DAC)는 각각의 소스드라이버에 모두 구성되며, 현재 간단한 구조로 인해 드라이버 내에 구성하기 쉬운 ROM-타입의 저항열형 D/A컨버터가 주로 채택되고 있다.
도 4는 상기 ROM-타입의 D/A컨버터의 내부 구조를 도시하고 있는데, 특히 복수개의 ROM-타입 스위치를 이용하여 N-비트 디코더를 구성한 저항열형 디코더의 간략 구조이다.
N 개의 스위치(SW)를 구비한 스위치열(SW_1, SW_2, ..., SW_N)이 2N 개 구비되어 있으며, 상기 스위치열 수는 비트 수가 1 증가할 때마다 2배씩 증가되므로 소스드라이버 내에 구성되는 면적 또한 2배씩 증가하게 되는 구조이다. 이러한 구조의 N-비트 저항열형 디코더는 고계조의 드라이버IC의 제작에 응용될 경우 디코더 면적의 증대로 인한 드라이버IC 크기의 증가 및 IC 제조를 위한 웨이퍼당 생산되는 드라이버IC의 수가 줄어들게 되어 결과적으로 제조원가의 상승을 초래하게 된다.
이러한 저항열형 디코더를 채용한 D/A컨버터의 단점을 개선하기 위해 제안된 형태가 상기 저항열형 디코더와 커패시터형 디코더를 결합한 하이브리드형 D/A컨버터(Hybrid-type DAC)이다.
도 5는 하이브리드형 D/A컨버터를 채택한 소스드라이버(30)의 구조를 간략 도시한 구성블록도이다.
구성의 특징을 보면, N-비트 비디오데이터 처리를 위한 D/A컨버터(34)가 2 종류의 D/A컨버터로 구성됨을 볼 수 있는데 M-비트 저항열형 D/A컨버터(34a)와 (N-M)-비트 커패시터형 D/A컨버터(34b)로 구성되어 있다. 이때 상기 N과 M은 자연수이고 N>M인 관계를 가진다.
상기 M-비트 저항열형 D/A컨버터(34a)는 상기 홀딩래치부(33)로부터 출력되는 N-비트 디지털 비디오데이터(Digital RGB data)의 상위 M-비트에 대한 디코딩을 수행하고, 상기 (N-M)-비트 커패시터형 D/A컨버터(34b)는 나머지 (N-M)-비트의 디지털 비디오데이터에 대한 디코딩을 수행하도록 구현된다.
상기 구조의 하이브리드형 D/A컨버터(34)는 상기 도 4에서 전술한 ROM-타입 저항열형 D/A컨버터에 비해 스위치열의 수가 줄어 구성 면적이 감소되는 장점으로 인해 소스드라이버의 크기 역시 줄일 수 있는 장점이 있다.
그러나 상기 (N-M)-비트 커패시터형 D/A컨버터(34b) 내부 커패시터들의 스위칭 연결 로직(Switched capacitor logic)은 커패시터 소자에 의한 여러 가지 특성들, 예를 들어 채널 차지 인젝션(channel charge injection), 차지 피드 쓰루(charge feed through) 및 커패시터들 사이의 부정합으로 인해 그 출력전압을 정확히 예측하기가 어려운 단점이 있다.
또한, 상기 M-비트 저항열형 D/A컨버터(34a)에서 상기 (N-M)-비트 커패시터형 D/A컨버터(34b)를 용량성 부하(load)로 인식하여 구동의 지연(Delay)를 초래하게 되는데 이를 개선하기 위해서는 상기 M-비트 저항열형 D/A컨버터(34a) 내부의 각 저항열에 포함된 스위칭용 트랜지스터가 구동 지연이 발생하지 않도록 큰 채널 사이즈를 가지는 대용량 트랜지스터를 이용해야 하기 때문에 앞단에 배치된 M-bit 저항열형 D/A컨버터(34a)의 사이즈를 줄이는 데는 한계가 있다.
상기와 같은 현실에서 본 발명은, 소형화 및 박형화 추세의 디스플레이 장치를 구현하기 위한 일 방안으로 구동회로 소자, 특히 소스드라이버에 대해 그 크기를 더욱 줄이면서도 고계조화에 유리하며, 또한 종래의 회로에 비해 소비전력이 더욱 절감되며 정확한 출력의 예측이 가능하도록 동작하는 소스 드라이버 구동회로를 제안하는데 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명은, 입력되는 N 비트 디지털신호를 아날로그신호로 변환하기 위해, 상기 디지털신호에서 상위 M 비트에 대해 아날로그신호로의 변환을 수행하는 제1변환부와; 상기 디지털신호에서 하위 (N-M)비트에 대해 아날로그신호로의 변환을 수행하는 제2변환부를 구비한 디지털-아날로그 변환부를 포함하는 액정표시장치용 소스 드라이버 구동회로를 제안한다.
또한 본 발명은 N 비트의 디지털신호를 입력받아 액정패널에 출력하기 위한 구동회로로서, 메인 클럭신호를 입력받아 출력하는 쉬프트레지스터와; 상기 메인 클럭신호에 응답하여 상기 N비트의 디지털신호를 입력받아 래치한 후 출력하는 래치부와; 상기 래치부에서 출력된 디지털신호에서 상위 M 비트에 대해 아날로그신호로의 변환을 수행하는 제1변환부와, 상기 디지털신호에서 하위 (N-M)비트에 대해 아날로그신호로의 변환을 수행하는 제2변환부를 구비한 디지털-아날로그 변환부와; 상기 아날로그신호를 입력받아 신호의 극성을 결정하여 출력하는 출력회로부를 포함하여 일 채널을 형성하는 액정표시장치용 소스 드라이버 구동회로를 제안한다.
상기 제1변환부는 저항열형 디지털-아날로그 변환기인 것을 특징으로 한다.
상기 제2변환부는, 복수개의 차동입력단을 구비한 전압분할 및 가산회로와, 상기 전압분할 및 가산회로와 연결되며 제1구동전압 및 제2구동전압을 입력받는 연산증폭기로 구성되는 것을 특징으로 한다.
상기 전압분할 및 가산회로는 복수개의 NMOS 차동입력단과 복수개의 PMOS 차동입력단으로 구성되는 것을 특징으로 한다.
상기 복수개의 NMOS 차동입력단과 상기 복수개의 PMOS 차동입력단은 서로 동일 개수로 구성되는 것을 특징으로한다.
상기 연산증폭기는 내부에 하나의 NMOS 차동입력단과 하나의 PMOS 차동입력단이 구비되는 것을 특징으로 한다.
상기 전압분할 및 가산회로의 각 차동입력단의 트랜스컨덕턴스는 상기 연산증폭기 차동입력단의 트랜스컨덕턴스보다 작은 것을 특징으로 한다.
상기 연산증폭기는 단일 이득 부귀환 연결을 가지는 연산증폭기인 것을 특징으로 한다.
상기 제1구동전압은 하이레벨 전압이고, 상기 제2구동전압은 로우레벨 전압인 것을 특징으로 한다.
상기 전압분할 및 가산회로의 복수개의 차동입력단 각각은 입력되는 디지털신호 코드에 따라 상기 연산증폭기와 회로적 연결이 결정되는 것을 특징으로 한다.
상기 N은 M보다 큰 자연수인 것을 특징으로 한다.
상기 전압분할 및 가산회로와 상기 연산증폭기 내에 구성되는 각 차동입력단은 상기 제1변환부에서 출력되는 아날로그 신호 중 하나 이상을 입력받는 것을 특징으로 한다.
상기 전압분할 및 가산회로의 각 차동입력단은 상기 제1변환부에서 순차 출력되는 두개의 아날로그 신호를 입력받는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명과 그에 따른 바람직한 실시예에 대해 설명하기로 한다.
도 6은 본 발명에 따른 액정표시장치용 소스 드라이버 구동회로의 일 채널에 포함된 디지털-아날로그 변환부(이하 D/A변환부)의 구성을 도시한 구성블록도이다.
본 발명은 상기 목적에도 전술하였듯 액정표시장치의 소형화, 박형화, 고계조화의 추세에 대응하기 위해 종래의 저항열형 D/A컨버터, 커패시터형 D/A컨버터 또는 상기 조합에 의한 하이브리드형 D/A컨버터가 회로 내에서 차지하는 면적의 한계를 극복하기 위해 D/A변환부의 일부를 구성 면적이 상대적으로 작은 회로로 대체하는 독특한 구성을 가지는 바, 이에 상기 D/A변환부(100)는 제1변환부(110)와 제2변환부(120)로 구성된다.
상기 제1변환부(110)는 입력되는 N 비트의 디지털 코드화된 디지털신호 중 상위 M 비트의 디지털신호에 대한 아날로그 변환을 수행하고, 상기 제2변환부(120)는 상기 디지털신호 중 상위 M비트를 제외한 하위 (N-M)비트에 대한 아날로그신호로의 변환을 수행한다. 상기 M은 임의의 자연수이되 M<N인 관계를 가진다.
이러한 구성을 보다 구체적으로 도 7에 도시하고 있는데, 본 발명에서 제안하는 액정표시장치의 화상표시를 위해 소스 드라이버 구동회로의 각 채널에 구성되는 D/A변환부(100)의 바람직한 회로구성을 보여준다.
상기 제1변환부(110)로는 일반적으로 사용되는 D/A변환기(Conventional DAC)(112)를 구성하고, 상기 제2변환부(120)로는 전압분할 및 가산회로(Voltage splitting and adding circuit) (122)와 연산증폭기(Operational AMP)(124)가 결합 된다. 이때, 상기 제1변환부(110)로의 D/A변환기(112)는 저항열형 D/A변환기이다.
또한 상기 전압분할 및 가산회로(122)는 복수개의 NMOS 차동입력단과 복수개의 PMOS차동입력단으로 구성되고, 상기 연산증폭기(124)는 단일 이득 부귀환 연산증폭을 수행하며, 그 종류에 한정은 없으나 드라이브IC에서 가장 넓이 사용되는 플로팅 커런트 소스(Floating current source) 출력단과 레일 투 레일(rail to rail) 입력단을 구비하며, 내부 회로에 NMOS차동입력단과 PMOS차동입력단이 구비된 것이 바람직하다. 여기서, 상기 전압분할 및 가산회로(122)의 각 차동입력단은 상기 제1변환부(110)에서 연속하여 출력되는 계조출력을 입력받고 (N-M)비트 디지털 코드에 따라 상기 연산증폭기(124)와의 회로적 연결이 결정된다.
상기 설명한 바와 같이, 구성면적이 큰 저항열형 D/A변환기의 일부를 상대적으로 구성 면적이 적은 회로로 대체하여 D/A변환부를 구성할 경우, 소스 드라이버 회로(또는 IC)의 크기를 줄일 수 있어 종래의 D/A변환기와 동일 회로 면적을 이용할 경우 더 높은 비트수의 디지털신호(즉, 고계조 신호)에 대해서도 변환 가능하도록 회로를 구성할 수 있는 장점이 있다.
이하 본 발명의 바람직한 실시예에 대해 설명한다.
도 8은 본 발명에 따른 액정표시장치용 소스 드라이버 구동회로 중 D/A변환부(100)에 관한 회로도로서, 특히 도 6 내지 도 7에 도시된 제2변환부(120)를 구성하는 전압분할 및 가산회로(122)와 연산증폭기(124)를 예시한 회로도이다. 본 실시예에서는 도 6 내지 도 7에 도시된 제1변환부(110)에 응용되는 저항열형 DAC의 구체적인 회로의 예시와 동작은 생략한다.
도시된 회로를 보면, 디지털신호를 아날로그 신호로 변환하기 위한 제2변환부(120)를 복수개의 차동입력단으로 구성된 전압분할 및 가산회로(122)와 연산증폭기(124)로 구성하는데, 상기 전압분할 및 가산회로(122)는 2비트의 하위 비트(즉, N-M=2 인 경우)에 대한 디코딩에 적합하도록 회로를 구성한 예시회로이다.
상기 전압분할 및 가산회로(122)에 구성된 차동입력단은, 상기 제1변환부(110)에서 변환되어 출력된 연속한 계조신호{DAC(n), DAC(n+1): 제1변환부(110)의 n번째 및 n+1번째 출력 계조전압}를 각각 입력받도록 한 쌍의 동일 타입 트랜지스터로 구성된 NMOS차동입력단(NMOS_1~NMOS_3)과 PMOS차동입력단(PMOS_1~PMOS_3)이 각각 복수개 구성되는데, 상기 서로 다른 타입의 차동입력단은 동일 개수로 구성되며 동작설명의 편의를 위해 일 NMOS차동입력단 및 구성 위치와 역할상 이에 대응되는 PMOS차동입력단을 하나의 차동입력쌍으로 묶고 이를 복수개의 차동입력쌍(A, B, C)으로 표기하였다. 이때 상기 차동입력쌍(A,B,C)의 구성 개수는 상기 제2변환부(120)에서 입력받는 디지털신호의 하위 비트 코드 개수에 따라 달라지는데, 본 실시예에서는 하위 2비트에 대한 DAC 동작을 설명하므로 2비트 디지털신호의 4가지 코드 조합 중 상기 연산증폭기(124)에 제공되는 차동입력쌍 1개의 코드를 제외한 3개의 코드에 대응하여 동작될 차동입력쌍(A,B,C)이 전압분배 및 가산회로(122)에 구성되었다.
또한 본 발명에서 상기 복수개의 차동입력단 각각은 상기 연산증폭기(124)와의 회로적 연결을 제어하는 스위치(SW_N2, SW_N1, SW_N0, SW_P2, SW_P1, SW_P0)를 구비하는데, 상기 각 스위치는 차동입력단을 구성하는 트랜지스터 쌍 각각에 구성 되는 바, 상기 N타입 트랜지스터 차동입력단들의 구동을 스위칭할 것인가(즉, SW_N2, SW_N1, SW_N0 를 스위칭제어할 것인가) 또는 상기 P타입 트랜지스터 차동입력단들의 구동을 스위칭할 것인가(즉, SW_P2, SW_P1, SW_P0 를 스위칭 제어할 것이가)에 대한 선택은 타이밍컨트롤러와 같은 별도 구성에서 출력된 신호로 선택할 수 있으며 본 발명의 실시예에서는 상기 각 스위치(SW_N2, SW_N1, SW_N0, SW_P2, SW_P1, SW_P0)들의 제어를 위한 별도 구성에 대해서는 설명을 생략한다.
아울러 상기 각 스위치(SW_N2, SW_N1, SW_N0, SW_P2, SW_P1, SW_P0)의 스위칭 신호는 제2변환부(120)로 입력되는 하위 (N-M)비트의 디지털 코드에 의해 결정되며 본 실시예에 의하면 하위 2 비트 디지털신호의 코드 조합, 00, 01, 10, 11의 코드에 따라 각 차동입력쌍(A,B,C)의 스위칭 동작이 결정된다.
상기 연산증폭기(124)는 구동을 위해 하이레벨의 제1구동전압(VDD)과 로우레벨의 제2구동전압(VSS)을 입력받는 단일 이득의 부귀환 연결을 가진 일반적으로 사용되는 연산증폭기이며, 이때 상기 연산증폭기(124) 회로 내에 하나의 NMOS차동입력단(NMOS_0)과 하나의 PMOS차동입력단(PMOS_0)으로 구성된 차동입력쌍(D)은 상기 전압분할 및 가산회로(122)의 각 차동입력쌍(A,B,C)처럼 연산증폭기 내에서 동작을 수행하기 위해 연산증폭기(124) 내부 회로와의 연결을 제어하는 스위치(SW_N, SW_P)를 구비하고 있으며 상기 스위치(SW_N, SW_P)의 선택은 액정패널로 출력될 출력신호(Vout)의 공통전압 대비 전압레벨에 따라 선택된다.
상기와 같이 구성되는 본 발명의 실시예에 따른 제2변환부(120)를 구성함에 있어서 가장 중요한 요소로서, 상기 전압분할 및 가산회로(122)와 연산증폭기(124) 에 구성되는 각 차동입력단의 구성 트랜지스터에 대한 채널 사이즈{W/L: W(채널폭), L(채널 길이)}를 조절할 필요가 있다. 즉, 이는 상기 제2변환부(120)로 입력되는 하위 디지털신호 비트수와 관련되는데 이는 상기 전압분할 및 가산회로(122)에 구성되는 차동입력쌍의 개수를 조절하는 요소가 되며 또한 상기 결정된 차동입력쌍의 개수에 따라 분할되는 전압의 비(ratio)를 조절하여야 하기 때문이다.
이에 본 실시예에서는 도 9의 (a), (b)와 같이, 제2변환부(120)에서 하위 2 비트에 대한 신호변환만을 수행하며, 상기 연산증폭기(124)의 차동입력쌍(D)의 각 차동입력단을 구성하는 트랜지스터 채널 사이즈가 "1"의 크기를 가진다고 할 때 상기 전압분할 및 가산회로(122)의 차동입력쌍(A,B,C)을 구성하는 각 차동입력단의 트랜지스터 채널사이즈를 "1/4"로 정하여 구성한다. 이에 상기 전압분할 및 가산회로(122)의 각 차동입력단(NMOS_1~NMOS_3, PMOS_1~PMOS_3)들의 정상상태 전류 양은 연산증폭기(124) 내 차동입력단(NMOS_0, PMOS_0)들에 비해 1/4 크기의 전류를 흘리게 된다. 따라서 상기 전압분할 및 가산회로(122) 각 차동입력단(NMOS_1~NMOS_3, PMOS_1~PMOS_3)들의 트랜스컨덕턴스(Transconductance : gm)는, 아래 (식 1)과 (식 2)에 도시된 바와 같이, 상기 연산증폭기(124)의 차동입력단(NMOS_0, PMOS_0)들의 트랜스컨덕턴스(gm)에 비해 1/4배가 된다.
Figure 112005031757169-PAT00001
....(식 1)
Figure 112005031757169-PAT00002
..... (식 2)
즉, 상기 제1변환부(110)에서 변환되어 상기 전압분할 및 가산회로(122)의 각 차동입력쌍(A,B,C)으로 입력되는 연속한 계조신호 전압{DAC(n), DAC(n+1)}의 전압차이(이하 VLSB)는 4등분 되며, 상기 각 차동입력단 하나는 (1/4)×gm×1×VLSB만큼의 전류차이를 가지는 것이다. 여기서, 상기 VLSB는 상기 연속된 계조신호 전압 DAC(n)과 DAC(n+1) 간의 전압차이{DAC(n+1)-DAC(n)}인데 이는 최하위 계조의 전압 레벨이다.
이하 도 10a 내지 도 10d를 이용하여 상기와 같이 구성되는 본 발명에 따른 제2변환부(120)의 동작을 설명한다.
본 발명의 실시예에서는 상기 전압분할 및 가산회로(122)의 NMOS 및 PMOS차동입력단들은 액정패널로 출력될 출력신호(Vout)가 공통전압(VCOM)보다 높아야 할 경우 상기 NMOS차동입력단이 구동되도록 선택되고, 액정패널로 출력될 출력신호(Vout)가 공통전압(VCOM)보다 낮아야 할 경우 상기 PMOS차동입력단이 구동되도록 상기 스위치(SW_N2, SW_N1, SW_N0, SW_P2, SW_P1, SW_P0)들이 선택되는 바, 이는 상기 연산증폭기(124) 내의 차동입력쌍(D)의 스위치(SW_N, SW_P) 역시 동일하게 적용된다. 상기와 같이 일련의 스위치 제어를 통해 NMOS 또는 PMOS차동입력단을 선택하는 데에는 상기 각 차동입력단에 의한 연산증폭기(124)의 용량에 따른 입력범위 의 제한을 피하기 위함이다.
상기 각 스위치(SW_N2, SW_N1, SW_N0, SW_P2, SW_P1, SW_P0)는 입력되는 2 비트의 디지털신호 코드에 따른 스위칭 상태를 예시하면, ① 입력 디지털신호의 코드가 "00"일 경우 상기 연산증폭기(124)의 SW_N(Vout이 VCOM 보다 높은 경우) 혹은 SW_P(Vout이 VCOM 보다 낮은 경우)만 온(on)되고, ② 입력 디지털신호 코드가 "01"일 경우 SW_N, SW_N0(Vout이 VCOM 보다 높은 경우) 혹은 SW_P, SW_P0(Vout이 VCOM 보다 낮은 경우)이 온(on)되고, ③ 입력 디지털신호 코드가 "10"일 경우 SW_N, SW_N0, SW_N1(Vout이 VCOM 보다 높은 경우) 혹은 SW_P, SW_P0, SW_P1(Vout이 VCOM 보다 낮은 경우)이 온(on)되고, ④ 입력 디지털신호의 코드가 "11"일 경우 SW_N, SW_N0, SW_N1, SW_N2(Vout이 VCOM 보다 높은 경우) 혹은 SW_P, SW_P0, SW_P1, SW_P2(Vout이 VCOM 보다 낮은 경우)가 온(on) 된다.
이에 따라 출력신호(Vout)가 공통전압(VCOM)보다 높아야 할 경우에 입력 디지털신호 코드별 동작을 도 10a 내지 도 10d에 각각 도시하였다.
도 10a는 상기 제1변환부(110)의 출력전압이 공통전압(VCOM)보다 높을 경우 입력 디지털신호의 코드가 "00"일 경우의 상기 전압분할 및 가산회로(122) 차동입력쌍(A, B, C)에 대한 연산증폭기(124)와의 연결 스위칭 패턴이다.
회로 동작을 보면, (SW_N)만 온(on)되어 연산증폭기(124)에 대한 차동입력단으로 동작하며, 이에 액정패널의 데이터라인으로 출력되는 출력전압(Vout)은 입력된 신호의 1배인 DAC(n)이 그대로 출력된다.
도 10b는 출력전압(Vout)이 공통전압(VCOM)보다 높을 경우 입력 디지털신호 의 코드가 "01"일 경우의 상기 전압분할 및 가산회로(122)와 연산증폭기(124)의 스위칭 패턴이다. 회로동작을 보면, (SW_N)과 (SW_N0)가 온(on)되어 연산증폭기(124)에 대한 차동입력단으로 동작하며, 이에 상기 연산증폭기(124)의 차동입력단의 출력전압이 DAC(n)와 같이 된다 하더라도 상기 스위치 (SW_N0)의 온(on)스위칭에 의해 추가된 차동입력단으로(즉, AA 방향으로) 1/4×gm×1×VLSB 만큼의 전류가 더 흐르게 된다. 이에 상기 단일 이득 부귀환 연산증폭기(124)는 단일 이득을 출력하므로 상기한 전류차이를 상쇄시키기 위해 BB 방향으로 1/4×gm×1×VLSB 만큼의 전류를 더 흐르도록 하는데 이를 위해 출력전압(Vout)을 1/4×VLSB 만큼 상승시키게 된다. 따라서 데이터라인으로 출력되는 최종 출력전압(Vout)은 DAC(n)+1/4×VLSB 가 된다.
도 10c와 도 10d는 각각 출력전압(Vout)이 공통전압(VCOM)보다 높을 경우 입력 디지털신호의 코드가 "10"일 경우와 "11"일 경우의 상기 전압분할 및 가산회로(122)와 연산증폭기(124)의 스위칭 패턴이다.
상기 설명한 도 10b와 같은 연산증폭기(124)의 동작 원리에 의해 출력전압(Vcom)이 각각 DAC(n)+2/4×VLSB 와 DAC(n)+3/4×VLSB 이 된다.
지금까지는 본 발명에 따른 소스 드라이버 구동회로의 D/A변환기에서 액정패널로 인가되는 출력전압(Vout)이 공통전압(VCOM)보다 높아 N형의 차동입력단들만이 선택되어 동작하는 경우를 설명하였다. 그러나 본 발명에 따른 D/A변환기는 상기한 동작 패턴과 동일하게 액정패널로 인가되는 출력전압(Vout)이 공통전압(VCOM) 보다 낮은 경우, SW_N이 오프(off)되고 SW_P가 온(ON)되어 P형 차동입력단들만이 선택되게 된다. 따라서, SW_P0, SW_P1, SW_P2 들이 앞서 언급했던 방식으로 온(on) 구동되는데 상기 제2변환부(120)로 입력되는 (N-M) 비트 디지털신호의 입력 디지털 코드가 "00", "01", "10", "11" 일 경우 각각의 디지털 코드 입력에 따른 최종 출력 전압은 각각 DAC(n), DAC(n)-1/4×VLSB , DAC(n)-2/4×VLSB , DAC(n)-3/4×VLSB 가 된다.
또한 본 발명에서 상기 VLSB 값은 DAC(n+1)-DAC(n) 값을 나타내는 값으로서 고정된 상수가 아니라 디지털 값인 N 에 따라 변하게 된다. 따라서 가산 혹은 감산되는 전압크기를 디지털 코드인 N 에 따라 자동적으로 재설정되게 함으로써 본 발명에 따른 D/A변환기(100)는 감마 커브(gamma curve)를 표시할 수 있게 한다.
도 11a 내지 11c는 각각 상기와 같이 제안한 본 발명에 따른 액정표시장치용 소스 드라이버 구동회로 중 D/A변환부(100)의 동작을 보여주는 모의실험 출력 그래프인데, 도 11a는 액정패널로 출력된 출력전압(Vout)이 공통전압(7.5V)을 기준으로 각각 10V, 5V의 경우이고, 도 11b는 액정패널로 출력된 출력전압(Vout)이 공통전압(7.5V)을 기준으로 각각 8V, 7V의 경우이고, 도 11c는 액정패널로 출력된 출력전압(Vout)이 공통전압(7.5V)을 기준으로 각각 14.5V, 0.5V의 경우이다.
이에 사용된 실험 프로그램은 회로 시뮬레이션 툴(Electric circuit simulation tool)로서 널리 사용되는 HSPICE를 이용하여 테스트하였으며 이때 실험 조건은 다음 <표 1>과 같다.
line time 20㎲ (WXGA)
load condition 20㏀, 90㎊
power supply voltage 15V (IPS mode)
static current per one OP-AMP 15,16,17,18 ㎂
inversion type dot inversion
added voltage 0V, 10㎷, 20㎷ and 30㎷
< 표 1 >
도시된 모의실험 출력 그래프는 데이터라인으로 입력되는 전압이 (10V, 5V), (8V, 7V), (14.5V, 0.5V)가 요구되는 경우 본 발명에 따른 제2변환부(120)에 의한 출력을 보여주며, 각각의 경우 모든 출력 DC 레벨에 걸쳐 10mV, 20mv, 30mv의 전압이 정확하게 더해짐을 볼 수 있어 이에 본 발명에 따른 D/A변환부(100)의 동작이 매우 정교함을 알 수 있다.
상기와 같이 설명한 본 발명에 따른 액정표시장치용 소스 드라이버 구동회로의 가장 큰 효과로는 액정표시장치 구동 회로에서의 디지털-아날로그 변환기가 차지하는 면적을 줄여 구동 IC의 크기를 줄임과 동시에 정확한 전압가산에 의한 오차 전압을 줄임으로 고계조 표현을 가능하게 하는 장점이 있다.

Claims (26)

  1. 입력되는 N 비트 디지털신호를 아날로그신호로 변환하기 위해,
    상기 디지털신호에서 상위 M 비트에 대해 아날로그신호로의 변환을 수행하는 제1변환부와;
    상기 디지털신호에서 하위 (N-M)비트에 대해 아날로그신호로의 변환을 수행하는 제2변환부
    를 구비한 디지털-아날로그 변환부를 포함하는 액정표시장치용 소스 드라이버 구동회로
  2. 청구항 제 1 항에 있어서,
    상기 제1변환부는 저항열형 디지털-아날로그 변환기인 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  3. 청구항 제 1 항에 있어서,
    상기 제2변환부는,
    복수개의 차동입력단을 구비한 전압분할 및 가산회로와, 상기 전압분할 및 가산회로와 연결되며 제1구동전압 및 제2구동전압을 입력받는 연산증폭기로 구성되 는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  4. 청구항 제 3 항에 있어서,
    상기 전압분할 및 가산회로는 복수개의 NMOS 차동입력단과 복수개의 PMOS 차동입력단으로 구성되는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  5. 청구항 제 4 항에 있어서,
    상기 복수개의 NMOS 차동입력단과 상기 복수개의 PMOS 차동입력단은 서로 동일 개수로 구성되는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  6. 청구항 제 3 항에 있어서,
    상기 연산증폭기는 내부에 하나의 NMOS 차동입력단과 하나의 PMOS 차동입력단이 구비되는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  7. 청구항 제 3 항 내지 제 6 항 중 어느 하나의 항에 있어서,
    상기 전압분할 및 가산회로의 각 차동입력단의 트랜스컨덕턴스는 상기 연산증폭기 차동입력단의 트랜스컨덕턴스보다 작은 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  8. 청구항 제 3 항에 있어서,
    상기 연산증폭기는 단일 이득 부귀환 연결을 가지는 연산증폭기인 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  9. 청구항 제 3 항에 있어서,
    상기 제1구동전압은 하이레벨 전압이고, 상기 제2구동전압은 로우레벨 전압인 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  10. 청구항 제 3 항에 있어서,
    상기 전압분할 및 가산회로의 복수개의 차동입력단 각각은 입력되는 디지털신호 코드에 따라 상기 연산증폭기와 회로적 연결이 결정되는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  11. 청구항 제 1 항에 있어서,
    상기 N은 M보다 큰 자연수인 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  12. 청구항 제 1 항 내지 제 11 항 중 어느 하나의 항에 있어서,
    상기 전압분할 및 가산회로와 상기 연산증폭기 내에 구성되는 각 차동입력단은 상기 제1변환부에서 출력되는 아날로그 신호 중 하나 이상을 입력받는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  13. 청구항 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 전압분할 및 가산회로의 각 차동입력단은 상기 제1변환부에서 순차 출력되는 두개의 아날로그 신호를 입력받는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  14. N 비트의 디지털신호를 입력받아 액정패널에 출력하기 위한 구동회로로서,
    메인 클럭신호를 입력받아 출력하는 쉬프트레지스터와;
    상기 메인 클럭신호에 응답하여 상기 N비트의 디지털신호를 입력받아 래치한 후 출력하는 래치부와;
    상기 래치부에서 출력된 디지털신호에서 상위 M 비트에 대해 아날로그신호로의 변환을 수행하는 제1변환부와, 상기 디지털신호에서 하위 (N-M)비트에 대해 아날로그신호로의 변환을 수행하는 제2변환부를 구비한 디지털-아날로그 변환부와;
    상기 아날로그신호를 입력받아 신호의 극성을 결정하여 출력하는 출력회로부
    를 포함하여 일 채널을 형성하는 액정표시장치용 소스 드라이버 구동회로
  15. 청구항 제 14 항에 있어서,
    상기 제1변환부는 저항열형 디지털-아날로그 변환기인 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  16. 청구항 제 14 항에 있어서,
    상기 제2변환부는,
    복수개의 차동입력단을 구비한 전압분할 및 가산회로와, 상기 전압분할 및 가산회로와 연결되며 제1구동전압 및 제2구동전압을 입력받는 연산증폭기로 구성되는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  17. 청구항 제 16 항에 있어서,
    상기 전압분할 및 가산회로는 복수개의 NMOS 차동입력단과 복수개의 PMOS 차동입력단으로 구성되는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  18. 청구항 제 17 항에 있어서,
    상기 복수개의 NMOS 차동입력단과 상기 복수개의 PMOS 차동입력단은 서로 동일 개수로 구성되는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  19. 청구항 제 16 항에 있어서,
    상기 연산증폭기는 내부에 하나의 NMOS 차동입력단과 하나의 PMOS 차동입력단이 구비되는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  20. 청구항 제 16 항 내지 제 19 항 중 어느 하나의 항에 있어서,
    상기 전압분할 및 가산회로의 각 차동입력단의 트랜스컨덕턴스는 상기 연산증폭기 차동입력단의 트랜스컨덕턴스보다 작은 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  21. 청구항 제 16 항에 있어서,
    상기 연산증폭기는 단일 이득 부귀환 연결을 가지는 연산증폭기인 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  22. 청구항 제 16 항에 있어서,
    상기 제1구동전압은 하이레벨 전압이고, 상기 제2구동전압은 로우레벨 전압인 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  23. 청구항 제 16 항에 있어서,
    상기 전압분할 및 가산회로의 복수개의 차동입력단 각각은 입력되는 디지털신호 코드에 따라 상기 연산증폭기와 회로적 연결이 결정되는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  24. 청구항 제 14 항에 있어서,
    상기 N은 M보다 큰 자연수인 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  25. 청구항 제 14 항 내지 제 24 항 중 어느 하나의 항에 있어서,
    상기 전압분할 및 가산회로와 상기 연산증폭기 내에 구성되는 각 차동입력단은 상기 제1변환부에서 출력되는 아날로그 신호 중 하나 이상을 입력받는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
  26. 청구항 제 14 항 내지 제 16 항 중 어느 하나의 항에 있어서,
    상기 전압분할 및 가산회로의 각 차동입력단은 상기 제1변환부에서 순차 출력되는 두개의 아날로그 신호를 입력받는 것을 특징으로 하는 액정표시장치용 소스 드라이버 구동회로
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* Cited by examiner, † Cited by third party
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KR100800494B1 (ko) * 2007-02-09 2008-02-04 삼성전자주식회사 적은 칩 사이즈를 요구하는 디지털 아날로그 컨버터,디지털 아날로그 컨버팅 방법 및 상기 디지털 아날로그컨버터를 구비하는 디스플레이 패널 드라이버
KR20100064696A (ko) * 2008-12-05 2010-06-15 삼성전자주식회사 디지털-아날로그 변환 회로 및 이를 포함하는 컬럼 드라이버
KR101239613B1 (ko) * 2010-02-12 2013-03-11 주식회사 실리콘웍스 데이터 드라이버의 디지털 아날로그 변환장치 및 그 변환방법
US8581824B2 (en) 2009-02-13 2013-11-12 Samsung Electronics Co., Ltd Hybrid digital to analog converter, source driver, and liquid crystal display device
KR101388350B1 (ko) * 2007-05-02 2014-04-22 엘지디스플레이 주식회사 소스 드라이버 집적회로 및 이를 구비한 액정 표시 장치
KR20160002433A (ko) * 2014-06-30 2016-01-08 엘지디스플레이 주식회사 표시장치 및 데이터 구동 집적회로
US9330631B2 (en) 2013-05-27 2016-05-03 Samsung Display Co., Ltd. Display apparatus

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4454705B2 (ja) * 1998-06-19 2010-04-21 東芝モバイルディスプレイ株式会社 表示装置
JP3895966B2 (ja) * 2001-10-19 2007-03-22 三洋電機株式会社 表示装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800494B1 (ko) * 2007-02-09 2008-02-04 삼성전자주식회사 적은 칩 사이즈를 요구하는 디지털 아날로그 컨버터,디지털 아날로그 컨버팅 방법 및 상기 디지털 아날로그컨버터를 구비하는 디스플레이 패널 드라이버
KR101388350B1 (ko) * 2007-05-02 2014-04-22 엘지디스플레이 주식회사 소스 드라이버 집적회로 및 이를 구비한 액정 표시 장치
KR20100064696A (ko) * 2008-12-05 2010-06-15 삼성전자주식회사 디지털-아날로그 변환 회로 및 이를 포함하는 컬럼 드라이버
US7948418B2 (en) 2008-12-05 2011-05-24 Samsung Electronics Co., Ltd. Digital-to-analog conversion circuit and column driver including the same
US8581824B2 (en) 2009-02-13 2013-11-12 Samsung Electronics Co., Ltd Hybrid digital to analog converter, source driver, and liquid crystal display device
KR101239613B1 (ko) * 2010-02-12 2013-03-11 주식회사 실리콘웍스 데이터 드라이버의 디지털 아날로그 변환장치 및 그 변환방법
US9330631B2 (en) 2013-05-27 2016-05-03 Samsung Display Co., Ltd. Display apparatus
US9721494B2 (en) 2013-05-27 2017-08-01 Samsung Display Co., Ltd. Controller
KR20160002433A (ko) * 2014-06-30 2016-01-08 엘지디스플레이 주식회사 표시장치 및 데이터 구동 집적회로

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