JP2011166791A - データドライバーのデジタルアナログ変換装置及びその変換方法 - Google Patents

データドライバーのデジタルアナログ変換装置及びその変換方法 Download PDF

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Abstract

【課題】本発明は、液晶表示装置用データドライバーのデジタルアナログ変換装置及びその変換方法に関するものであり、より詳細には、電流伝送路制御とトランスコンダクタンスの割合調整を通じて下位ビットに該当する情報をアナログ信号に変換するデータドライバーのデジタルアナログ変換装置及びその変換方法に関するものである。
【解決手段】本発明によるデータドライバーのデジタルアナログ変換器によれば、デルタ電流生成部と出力バッファー増幅部との間のトランスコンダクタンスの割合を調整して、電流伝送路を制御することを通じて下位ビットに該当する映像データをアナログ信号に変換させることで、データドライバーの面積を画期的に減少させることができるだけでなく、共通モード帰還回路を使わなくてデルタ電流生成部を具現することができて追加的な面積増加がないという長所がある。
【選択図】図５Ａ

Description

本発明は、表示装置用データドライバーのデジタルアナログ変換装置及びその変換方法に関するものであり、より詳細には、電流伝送路制御とトランスコンダクタンスの割合調整を通じて下位ビットに該当する情報をアナログ信号に変換させてくれるデータドライバーのデジタルアナログ変換装置及びその変換方法に関するものである。
液晶表示装置(Liquid Crystal Display、ＬＣＤ)は、印加電圧によって液晶分子の配列状態が変わる特徴を利用して、液晶で光を通過させることによって映像データがディスプレイされる平板表示装置の一つである。
図１は、一般的な液晶表示装置の構成を示すブロック図である。
図１を参照すれば、液晶表示装置はタイミング制御部１０、データドライバー２０、ゲートドライバー４０及びパネル３０を具備する。
タイミング制御部１０は、ゲートドライバー４０及びソースドライバー２０を制御するタイミング信号(クロック信号、水平同期信号、垂直同期信号、データイネーブル信号など)と、ＲＧＢのデータ信号をデータドライバー２０及びゲートドライバー４０に伝達する。
データドライバー２０は、タイミング制御部１０から出力されたＲＧＢのデータ及びデータドライバー制御信号の入力を受けて水平同期信号に応答して、ライン単位でデータをパネル３０に出力する。
ゲートドライバー４０はタイミング制御部１０から出力されたゲートドライバー制御信号の入力を受けて複数のゲートラインを駆動する。ゲートドライバー４０はデータドライバー２０から出力されたデータをパネル３０に順次に出力するために前記ゲートラインを制御する。
図２は、図１の液晶表示装置のデータドライバーの一実施例を示す図面である。
図２を参照すればデータドライバー２１は、タイミング制御信号を伝達する制御部３００、シフトレジスター部３１０、データレジスター部３２０、ラッチ部３３０、レベルシフト(図示せず)、デジタル-アナログ変換器３４０及び出力バッファー３５０を含む。
制御部３００は外部からクロック信号(ＣＬＫ)及びタイミング制御信号(ＬＯＡＤ、ＰＯＬなど)の入力を受けてシフトレジスター部３１０にクロック信号(ＣＬＫ)を供給して、ラッチ部３３０、出力バッファー３５０などにタイミング制御信号(ＬＯＡＤ、ＰＯＬなど)を伝達する。
データレジスター部３２０は入力されたクロック信号に基づいて基礎でＲＧＢのデータ信号をラッチ部３３０に出力する。一方、シフトレジスター部３１０は、入力されたクロック信号に対して順次にシフト演算を遂行してシフトされたクロック信号をラッチ部３３０に出力する。
ラッチ部３２０はシフトされたクロック信号に基づいてＲＧＢのデータ信号をラッチして保存する。
レベルシフト部(図示せず)はラッチ部３３０に保存されているデジタル電圧をアナログ電圧範囲に育ててデジタル-アナログ変換器３４０に入力させる。デジタル-アナログ変換器３４０はレベルシフト部から保存された映像の一ラインに対応するデジタルデータの入力を受けて各チャンネル別に独立的なガンマ基準電圧を利用して、前記デジタルデータをアナログデータに変換して出力バッファー３５０に出力する。
出力バッファー３５０はデジタル-アナログ変換器３４０から変換されたアナログデータをデータドライバー制御信号に応答してパネル３０に出力する。
図３は、図２のデータドライバーに使用されるデジタルアナログ変換器を示す図面である。
図３を参照すれば、従来のデジタルアナログ変換器３４０は、抵抗列と複数のスイッチを含む。抵抗列は階調電圧を供給してスイッチは入力されるデータによって階調電圧を選択して出力バッファー３５０に出力する。しかし、抵抗列を使用する従来のデジタルアナログ変換器は、データのデジタルビット数を増加させるとスイッチの数が幾何級数的に増加して全体回路の面積が増加する問題があった。
すなわち、データがＮビット増加する度に面積は２Ｎ倍増加するようになるので、高階調を有するデータドライバー応用分野に適用するためにはデジタルアナログ変換器の面積を減少させる必要性がより大きくなっている。したがって、従来からこのようなデジタルアナログ変換器の面積を減少させるために補間(Interpolation)方式が開発されて来た。
図４は、従来の補間方式によるデジタルアナログ変換装置の構成図である。
図４を参照すれば従来の補間方式によるデジタルアナログ変換装置は、アナログ階調電圧生成部４１０、第１デコーダー４２０、第２デコーダー４３０及び補間電圧生成部４４０を具備する。
アナログ階調電圧生成部４１０は、ＶｇａｍｍａＨとＶｇａｍｍａＬとの間に直列で連結された複数の抵抗列で構成されて、各抵抗の分配を通じて２Ｋ(=Ｊ)レベルのアナログ階調電圧を生成する。
第１デコーダー４２０はＮ(８、１０ビットなど)ビットの全体映像データのうちで上位Ｋビットの映像データに応答して２Ｋ(=Ｊ)レベルのアナログ階調電圧のうちで第１レベル電圧(Ｖｈ)と第２レベル電圧(Ｖｌ)を生成する。
第２デコーダー４３０は前記Ｎビットの全体映像データのうちで残り下位Ｌビットの映像データに応答して、前記第１レベル電圧(Ｖｈ)と第２レベル電圧(Ｖｌ)を分配して、Ｍ個の分配された出力を生成する。
前記補間電圧生成部４４０は、前記Ｍ個の分配された出力に対応する補間電圧を生成してパネルのデータラインを駆動する。
このような補間方式ではデジタル映像データの全体Ｎビットのうち上位Ｋビットの場合に既存の抵抗列を利用したデジタルアナログ変換器構造を使用して代表階調電圧が選択されて、残り下位Ｌビットの場合補間(Interpolation)方式を使用して、前記選択された階調電圧を分配し、分配された出力電圧を生成する。
しかし、このような従来の補間方式のデジタル-アナログ変換器の場合、補間される下位Ｌビット数が増加するほど出力電圧の線形性が悪くなって、抵抗列を通じて電圧を出力することができる上位Ｋビット数を８ビット以下で減らすことが困って、入力側に追加的なトランジスターを具備しなければならない問題があった。
本発明が解決しようとする技術的課題は、デルタ電流生成部と出力バッファー増幅器との間のトランスコンダクタンスの割合を調整して、電流伝送路を制御することを通じて下位ビットに該当する入力情報をアナログ信号に変換させることで、データドライバーの面積を減少させることができるデータドライバーのデジタルアナログ変換器及びその変換方法を提供することにある。
前記技術的課題を達成するための本発明によるデータドライバーのデジタルアナログ変換装置は、Ｎ(Ｎは２以上の自然数)ビットの入力映像データのうちで上位Ｋ(Ｋは、Ｎより小さな自然数)ビットの入力映像データに応答して、第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)を出力するデコーダー、前記第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)の入力を受けて、二つの電流を発生させるデルタ電流生成部、前記デルタ電流生成部で発生された二つの電流を送る二つの伝送線、前記デルタ電流生成部で発生された二つの電流のうちで一つの電流を残り下位Ｌ(Ｌ＝Ｎ−Ｋ)ビットのうちで最下位２ビットの入力映像データに応答して分配する電流デジタルアナログ変換部(ｃＤＡＣ)、前記デルタ電流生成部で発生された二つの電流のうちで他の一つの電流と前記電流デジタルアナログ変換部(ｃＤＡＣ)を経て出た電流(ＩＣＤＡＣ)の印加を受けて出力電圧を生成する出力バッファー増幅部及び入力情報によって前記伝送線の電流を制御するスイッチ部を具備することを特徴とする。
一方、前記他の技術的課題を達成するための本発明によるデータドライバーのデジタルアナログ変換方法は、Ｎ(Ｎは、２以上の自然数)ビットの入力映像データのうちで上位Ｋ(Ｋは、Ｎより小さな自然数)ビットの入力映像データに応答して第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)を出力する段階、前記第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)の入力を受けてネガティブ出力電流及びポジティブ出力電流を生成する段階、第１伝送線を通じて前記ネガティブ出力電流及びポジティブ出力電流のうちで何れか一つの電流を送る段階、第２伝送線を通じて他の一つの電流を送るが、電流デジタルアナログ変換器を通じて残り下位Ｌ(Ｌ＝Ｎ−Ｋ)ビットのうちで最下位２ビットの入力映像データによって分配して送る段階、前記第１レベル電圧(ＶＨ)または、前記第２レベル電圧(ＶＬ)の入力を受けて、前記第１伝送線及び前記第２伝送線を通じて伝送された電流によって補間された電圧を加えて出力電圧を生成する段階、を具備することを特徴とする。
本発明によるデータドライバーのデジタルアナログ変換装置によれば、デルタ電流生成部と出力バッファー増幅部との間のトランスコンダクタンスの割合を調整して、電流伝送路を制御することを通じて下位ビットに該当する映像データをアナログ信号に変換させることで、データドライバーの面積を画期的に減少させることができるだけでなく、共通モード帰還回路を使わなくてデルタ電流生成部を具現することができて、追加的な面積増加がないという長所がある。
一般的な液晶表示装置の構成を示すブロック図である。 図１の液晶表示装置のデータドライバーの一実施例を示す図面である。 図２のデータドライバーに使用されるデジタルアナログ変換器を示す図面である。 従来の補間方式によるデジタルアナログ変換装置の構成図である。 本発明によるデータドライバーのデジタルアナログ変換装置の構造を示す図面である。 本発明によるデータドライバーのデジタルアナログ変換装置の構造を示す図面である。 ４ビット電流デジタル-アナログ変換器の面積を示した図表として、２ビットに減らした時に減る面積を示すものである。 本発明によるデジタルアナログ変換装置で電流伝送経路を変えることで出力電圧が変わることに対する概念図であり、（a）は、本発明のコースインターポーレーション(Coarse Interpolation)が生じないでポジティブ(positive)な方向にファインインターポーレーション(Fine Interpolation)が生じた時を示したものである。（ｂ）は、本発明のコースインターポーレーション(Coarse Interpolation)とファインインターポーレーション(Fine Interpolation)がポジティブ(positive)な方向に生じた時を示したものである。（ｃ）は、本発明のコースインターポーレーション(Coarse Interpolation)が生じないでネガティブ(negative)な方向にファインインターポーレーション(Fine Interpolation)が生じた時を示したものである。（ｄ）は、本発明のコースインターポーレーション(Coarse Interpolation)とファインインターポーレーション(Fine Interpolation)がネガティブ(negative)な方向に生じた時を示したものである。 本発明によるデータドライバーのデジタルアナログ変換方法の流れを示す図面である。
本発明は、全体Ｎビットのうちで上位Ｋビット抵抗列を利用したデコーダーを使用して階調電圧を出力し、残りの下位Ｌビットはデルタ電流生成部と電流を利用したデジタルアナログ変換部を使用して階調電圧を補間して補間電圧を出力することで全体ビットの階調を表示するものである。
全体ビットを１０ビットに仮定する時、抵抗列で上位６ビットを担当し、残り下位４ビット(Ｄ３〜Ｄ０)を補間(インターポーレーション)して、総１０ビット階調を満足させる。この時、補間(インターポーレーション)される下位ビット数が増加するほど出力電圧の線形性が悪くなる問題点を解決するために本発明では電流デジタル-アナログ変換器を取り入れた。すなわち、デルタ電流生成部で発生した電流を線形性が保障される電流デジタル-アナログ変換器を通じて一定に分けて出力バッファー増幅器で印加する方式である。
この時、下位４ビットを４ビット電流デジタル-アナログ変換器を通じて補間(インターポーレーション)すれば線形性を保障することができるが、４ビット電流デジタル-アナログ変換器の面積がデータドライバーで占める比重が小さくない問題がある。
本発明ではこのような点をさらに補うために２ビット(Ｄ１、Ｄ０)電流デジタル-アナログ変換器を使った。４ビット電流デジタル-アナログ変換器で２ビット電流デジタル-アナログ変換器に変えながら残るようになる残り下位２ビットデルタ電流生成部で発生した二つの電流を出力バッファー増幅器で印加させる電流伝送路を制御することで満たしてくれた。２ビット電流デジタル-アナログ変換器の面積は、４ビット電流デジタル-アナログ変換器のおおよそ３０〜４０％として、面積の面で大きい利点を有する。
以下では、本発明の具体的な実施例を、図面を参照して詳しく説明する。
図５Ａないし図５Ｂは、本発明によるデータドライバーのデジタルアナログ変換装置の構造を示す図面である。
図５Ａは、本発明によるデータドライバーのデジタルアナログ変換装置において、反転端子に第２レベル電圧(ＶＬ)が印加される場合を示す図面であり、図５Ｂは、反転端子に第１レベル電圧(ＶＨ)が印加される場合を示す図面である。
図５Ａないし図５Ｂを参照すれば、本発明によるデータドライバーのデジタルアナログ変換装置は、デコーダー５１０、デルタ電流生成部５２０、二つの伝送線５３１、５３２、電流デジタルアナログ変換部５４０、出力バッファー増幅部５５０、スイッチ部５６０及び二つの掛け算器５７１、５７２を具備する。
前記デコーダー５１０は、Ｎ(Ｎは、２以上の自然数)ビットの入力映像データのうちで上位Ｋ(Ｋは、Ｎより小さな自然数)ビットの入力映像データに応答して第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)を出力する。前記デコーダー５１０は６ビットの抵抗列デジタルアナログ変換器であることがある。
前記デルタ電流生成部５２０は、前記第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)の入力を受けて二つの電流(Ｉｏ−、Ｉｏ＋)を発生させて、所定のトランスコンダクタンス(ｇｍ)を有する差動出力の第１増幅器でなされる。
前記第１増幅器は、第１入力端子に前記第１レベル電圧(ＶＨ)が印加されて、第２入力端子に前記第２レベル電圧(ＶＬ)が印加される。また、前記第１増幅器は第１出力端子でネガティブ出力電流(Ｉｏ−)を生成して、第２出力端子でポジティブ出力電流(Ｉｏ＋)を生成する。
すなわち、前記デルタ電流生成部５２０の構造は、シングルエンデッド(Single Ended)出力ではない差動出力増幅器の形態を有する。差動出力増幅器の構造は、共通モードフィードバック(Common Mode FeedBack、ＣＭＦＢ)が出力端に存在しなければならない。しかし、本発明ではデルタ電流生成部５２０の二つの出力端子を２ビット電流デジタル-アナログ変換部５４０と出力バッファー増幅部５５０のローインピーダンスノード(Low Impedance Node)である加算器５５２に連結させることで、共通モードフィードバック構造をとり除いた。
前記二つの伝送線５３１、５３２は、前記ネガティブ出力電流(Ｉｏ−)及びポジティブ出力電流(Ｉｏ＋)を前記出力バッファー増幅部５５０に送る。
第１伝送線５３１は前記ネガティブ出力電流(Ｉｏ−)を前記出力バッファー増幅部５５０に印加してくれて、第２伝送線５３２は前記ポジティブ出力電流(Ｉｏ＋)を、前記電流デジタルアナログ変換部５４０を経て前記出力バッファー増幅部５５０に印加する。前記第１伝送線５３１は荒い補間(coarse interpolation)を遂行して、前記第２伝送線５３２は微細補間(fine interpolation)を遂行する。これに対しては図７で詳しく説明する。
前記電流デジタルアナログ変換部５４０は、前記ポジティブ出力電流(Ｉｏ＋)を映像データの残り下位Ｌ(Ｌ＝Ｎ−Ｋ)ビットのうちで最下の２ビットの入力に応答して分配する。したがって、前記電流デジタルアナログ変換部５４０は、２ビットの電流デジタルアナログ変換器を使用することが望ましい。
出力バッファー増幅部５５０は前記デルタ電流生成部５２０で発生された二つの電流のうちでネガティブ出力電流(Ｉｏ−)と前記電流デジタルアナログ変換部５４０を経て出た電流(ＩＣＤＡＣ)の印加を受けて出力電圧を生成する。
前記出力バッファー増幅部５５０は、第２増幅器５５１、加算器５５２及び内部増幅器５５３を具備する。
前記第２増幅器５５１は反転端子に前記第２レベル電圧(ＶＬ)または前記第１レベル電圧(ＶＨ)が印加されて、所定のトランスコンダクタンス(２ｇｍ)を有する。第２増幅器５５２のトランスコンダクタンス(２ｇｍ)はデルタ電流生成部５２０である第１増幅器のトランスコンダクタンス(ｇｍ)との関係によって決まって、前記第１増幅器のトランスコンダクタンス(ｇｍ)の２倍に該当するトランスコンダクタンス(２gm)を有することが望ましい。
前記加算器５５２では前記第２増幅器５５１の出力と前記第１伝送線５３１、または前記第２伝送線５３２から印加されるか、または抜け出た電流によって補間された電圧が加わるか、または引かれる。
すなわち、前記加算器５５２に印加されるか、または前記加算器５５２から抜け出た電流に該当する電圧が前記第２増幅器５５１の出力電圧に加わるか、または引かれた後内部増幅器５５３を経て最終出力電圧(Ｖｏｕｔ)に出力される。
この時、出力端子では出力バッファー増幅部５５０に入力される電圧が第２レベル電圧(ＶＬ)である場合、加算器５５２に印加された電流に該当する電圧程度増加された電圧が最終出力電圧(Ｖｏｕｔ)に出力される。一方、出力バッファー増幅部５５０に入力される電圧が第１レベル電圧(ＶＨ)である場合には、加算器５５２から抜け出た電流に該当する電圧程度減少された電圧が最終出力電圧(Ｖｏｕｔ)に出力される。
前記スイッチ部５６０はターンオンまたはターンオフされてネガティブ出力電流(Ｉｏ−)の伝送可否を制御する。また、第１掛け算器５７１及び第２掛け算器５７２は、入力情報によって前記伝送線の伝送経路を制御する。
抵抗列デジタル-アナログ変換器でなされたデコーダー５１０での上位６ビット、電流デジタル-アナログ変換部５４０での下位２ビットのみでは総階調１０ビットを満足させることができない。この点を解決するために考案された構造がトランスコンダクタンスの割合が接木されているデルタ電流生成部５２０と出力バッファー増幅部５５０及び伝送線５３１、５３２の電流伝送経路を制御する構造である。
デルタ電流生成部５２０で発生されるデルタ電流のうちでネガティブ出力を通じて出る電流(Ｉｏ−)を出力バッファー増幅部５５０に印加することで出力バッファー増幅部５５０の出力直流電圧をシフトする。この方法は４ビットに該当する電圧のうちで荒い(coarse)電圧を確保してくれることとして、ネガティブ出力電流(Ｉｏ−)を通じて荒い補間(コースインターポーレーション)を遂行するようになる。これを通じて電流デジタル-アナログ変換部５４０を４ビットから２ビットに減らしながら残る２ビットのうちで１ビットに該当する階調を満たしてくれる。
デルタ電流生成部５２０と出力バッファー増幅部５５０の第２増幅器５５１のバイアス条件を、意図的に差を置いてトランスコンダクタンスの割合を１:２に作った状況で電流デジタル-アナログ変換部５４０の入力端に入って行って電流デジタル-アナログ変換部５４０の出力端に出た電流(Ｉｏ＋)とデルタ電流生成部５２０のまた他の出力電流(Ｉｏ−)の伝送経路を第１掛け算器５７１及び第２掛け算器５７２を通じて変える。すなわち、第１掛け算器５７１及び第２掛け算器５７２に印加される下位ビットの信号がロジッグハイ(＋１)である場合には、ネガティブ出力電流(Ｉｏ−)及びポジティブ出力電流(Ｉｏ＋)が加算器５５２に印加されて、下位ビットの信号がロジッグロー(−１)である場合には、ネガティブ出力電流(Ｉｏ−)及びポジティブ出力電流(Ｉｏ＋)が加算器５５２から抜け出るようになる。
これを通じて出力バッファー増幅部５５０の出力電圧が出力バッファー増幅部５５０の入力電圧である第２レベル電圧(ＶＬ)からポジティブ(positive)方向に増加するか、また他の入力電圧である第１レベル電圧(ＶＨ)からネガティブ(negative)方向に減少するようにしてくれる。これを通じて一つ残った１ビット階調を満足させてくれるようになる。
本発明によるデータドライバーのデジタルアナログ変換装置は、抵抗列デジタル-アナログ変換器を既存の８ビットから６ビットに減らすことで抵抗列デジタル-アナログ変換器の面積を１/４倍に減らした。また、デルタ電流生成部５２０と出力バッファー増幅部５５０との間のトランスコンダクタンスの割合を調整して、２ビットの電流デジタル-アナログ変換器を使用して、電流伝送路を制御する技法を通じて電流デジタル-アナログ変換器の面積を画期的に減らした。
また、電流デジタル-アナログ変換器を４ビットから２ビットに減少させることによって残る２ビットは、前記言及したデルタ電流伝送経路制御とトランスコンダクタンスの割合を調整する技法を通じて荒い補間(Coarse Interpolation)と微細補間(Fine Interpolation)ができるようにすることで総階調を満たしてくれた。
このような方法を通じてデータドライバーデジタル-アナログ変換装置の面積を大幅に減らしただけでなく、線形性を保障して良い性能を得ることができる。
図６は、４ビット電流デジタル-アナログ変換器の面積を示した図表であり、２ビットに減らした時に減る面積を示す。
図６は、電流デジタル-アナログ変換器のビット数に従って要求される正確度とそれによる面積に関するものである。電流デジタル-アナログ変換器ビット数が増加してもＩＮＬ<０．５ＬＳＢ条件を満たさなければならないためにビット数が増加することによって要求される正確度が増加するようになって、また、要求される正確度が増加することによって面積が増加するようになる。
４ビットの電流デジタル-アナログ変換器で２ビットの電流デジタル-アナログ変換器に減るようになれば面積が６０〜７０％減る。本発明では２ビット電流デジタル-アナログ変換器を組み合わせることで、データドライバーで大きいイシューになっている面積減少の面で大きい利点を有するようになる。
図７は、本発明によるデジタルアナログ変換装置で電流伝送経路を変えることで出力電圧が変わることに対する概念図である。
図７の(a)は、本発明の荒い補間(Coarse Interpolation)が生じないでポジティブな方向に微細補間(Fine Interpolation)が生じた時を示したものである。
６ビットデコーダー５１０から出た第２レベル電圧(ＶＬ)で２ビット(Ｄ１、Ｄ０)電流デジタル-アナログ変換部５４０で微細補間(Fine Interpolation)を遂行する。これを通じてＶＬ＋(ＶＨ−ＶＬ)/４までの電圧を出力電圧で作り出す。この時は、スイッチ部５６０がターンオフされて荒い補間(Coarse Interpolation)は生じない。
図７の(b)は、本発明の荒い補間(Coarse Interpolation)と微細補間(Fine Interpolation)がポジティブ(positive)な方向に生じた時を示したものである。
スイッチ部５６０がターンオンされて第２レベル電圧(ＶＬ)からＶＬ＋(ＶＨ−ＶＬ)/４で残り下位２ビット(Ｄ３、Ｄ２)に該当する電圧を荒い補間(Coarse Interpolation)を通じて出力直流電圧をシフトして乗せる。その後２ビット(Ｄ１、Ｄ０)電流デジタル-アナログ変換器で微細補間(Fine Interpolation)を遂行してＶＬ＋(ＶＨ−ＶＬ)/４でＶＬ＋(ＶＨ−ＶＬ)/２間の電圧を出力電圧で作り上げる。
図７の(c)は、本発明の荒い補間が生じないでネガティブ(negative)な方向に微細補間が生じた時を示したものである。
図７の(d)は、本発明の荒い補間(Coarse Interpolation)と微細補間(Fine Interpolation)がネガティブ(negative)な方向に生じた時を示したものである。
図７の(c)と図７の(d)は、ネガティブ(Negative)方向に第１レベル電圧(ＶＨ)で出力電圧を減少させて所望の電圧を作り出すことに対する図である。原理は図７の(a)及び図７の(b)と同じであり、差異点はネガティブ(Negative)方向に出力電圧を減少させるというものである。
図８は、本発明によるデータドライバーのデジタルアナログ変換方法の流れを示す図面である。
図８を参考すれば、本発明によるデータドライバーのデジタルアナログ変換方法は、第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)を出力する段階(Ｓ８１０)、ネガティブ出力電流及びポジティブ出力電流を生成する段階(Ｓ８２０)、第１伝送線を通じる伝送段階(Ｓ８３０)、第２伝送線を通じる伝送段階(Ｓ８４０)及び出力電圧を生成する段階(Ｓ８５０)を具備する。
前記第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)を出力する段階(Ｓ８１０)では、総Ｎ(Ｎは、２以上の自然数)ビットの入力映像データのうちで上位Ｋ(Ｋは、Ｎより小さな自然数)ビットの入力映像データに応答して、第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)を出力する。普通は１０ビットの入力映像データのうちで上位６ビットの入力映像データを処理するために６ビット抵抗列のデジタルアナログ変換器を使用する。以後、前記第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)の入力を受けて、ネガティブ出力電流及びポジティブ出力電流を生成する(Ｓ８２０)。
前記第１伝送線を通じる伝送段階(Ｓ８３０)では、前記第１伝送線を通じて前記ネガティブ出力電流及びポジティブ出力電流のうちで何れか一つの電流を送って、前記第２伝送線を通じる伝送段階(Ｓ８４０)では第２伝送線を通じて他の一つの電流を送るが、電流デジタルアナログ変換器を通じて下位Ｌ(Ｌ＝Ｎ−Ｋ)ビットのうちで最下位２ビットの入力映像データによって分配して送る。この時、第１伝送線では荒い補間(coarse interpolation)を遂行して、前記第２伝送線では微細補間(fine interpolation)を遂行する。
前記出力電圧を生成する段階(Ｓ８５０)では、前記第１レベル電圧(ＶＨ)または前記第２レベル電圧(ＶＬ)の入力を受けて、前記第１伝送線及び前記第２伝送線を通じて伝送された電流によって補間された電圧を加えて出力電圧を生成する。
すなわち、前記第１伝送線での荒い補間(coarse interpolation)及び前記第２伝送線での微細補間(fine interpolation)を通じて前記第１レベル電圧(ＶＨ)と前記第２レベル電圧(ＶＬ)との間で補間された電圧を求めて、これを前記第１レベル電圧(ＶＨ)または前記第２レベル電圧(ＶＬ)に加えて出力電圧を生成する。
この時、前記出力バッファー増幅部５５０で第１レベル電圧(ＶＨ)の入力を受ける場合には、前記第１伝送線及び前記第２伝送線を通じて伝送された電流によって補間された電圧を陰の方向に加えて出力電圧を生成して、前記出力バッファー増幅部５５０で第２レベル電圧(ＶＬ)の入力を受ける場合には、前記第１伝送線及び前記第２伝送線を通じて伝送された電流によって補間された電圧を陽の方向に加えて出力電圧を生成する。
一方、前記第２伝送線を通じる伝送段階(Ｓ８４０)以後、スイッチ制御を通じて前記第１伝送線と前記第２伝送線の伝送経路を変えることで、下位ビットの入力映像データをアナログ信号に効率的に変えることができる。
以上では、本発明に対する技術思想を添付図面とともに敍述したが、これは本発明の望ましい実施例を例示的に説明したものであって、本発明を限定するものではない。また、本発明が属する技術分野で通常の知識を有した者なら誰も本発明の技術的思想の範疇を離脱しない範囲内で多様な変形及び模倣が可能であることは明白な事実である。
５１０ デコーダー
５２０ デルタ電流生成部
５３１、５３２ 二つの伝送線
５４０ 電流デジタルアナログ変換部
５５０ 出力バッファー増幅部
５６０ スイッチ部
５７１、５７２ 二つの掛け算器

Claims (14)

  1. Ｎ(Ｎは、２以上の自然数)ビットの入力映像データのうちの上位Ｋ(Ｋは、Ｎより小さな自然数)ビットの入力映像データに応答して第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)を出力するデコーダーと、
    前記第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)の入力を受けて、二つの電流を発生させるデルタ電流生成部と、
    前記デルタ電流生成部で発生された二つの電流を送る二つの伝送線と、
    前記デルタ電流生成部で発生された二つの電流のうちの一つの電流を、残り下位Ｌ(Ｌ＝Ｎ−Ｋ)ビットのうちの最下位２ビットの入力映像データに応答して分配する電流デジタルアナログ変換部と、
    前記デルタ電流生成部で発生された二つの電流のうちの他の一つの電流と前記電流デジタルアナログ変換部を介して出た電流(ＩＣＤＡＣ)の印加を受けて出力電圧を生成する出力バッファー増幅部と、
    入力情報によって前記伝送線の電流を制御するスイッチ部と、
    前記デルタ電流生成部で発生された二つの電流の伝送経路を制御する二つの掛け算器と、を具備することを特徴とするデータドライバーのデジタル-アナログ変換装置。
  2. 前記デルタ電流生成部は第１増幅器を具備して、
    前記第１増幅器は、
    第１入力端子に前記第１レベル電圧(ＶＨ)が印加されて、
    第２入力端子に前記第２レベル電圧(ＶＬ)が印加されて、
    第１出力端子でネガティブ出力電流(Ｉｏ−)を生成して、
    第２出力端子でポジティブ出力電流(Ｉｏ＋)を生成する差動出力増幅器であることを特徴とする請求項１に記載のデータドライバーのデジタル-アナログ変換装置。
  3. 前記伝送線は、
    前記ネガティブ出力電流(Ｉｏ−)を前記出力バッファー増幅部に印加する第１伝送線と、
    前記ポジティブ出力電流(Ｉｏ＋)を、前記電流デジタルアナログ変換部(ｃＤＡＣ)を介して前記出力バッファー増幅部に印加する第２伝送線と、を具備することを特徴とする請求項２に記載のデータドライバーのデジタル-アナログ変換装置。
  4. 前記第１伝送線は荒い補間(coarse interpolation)を遂行して、
    前記第２伝送線は微細補間(fine interpolation)を遂行することを特徴とする請求項３に記載のデータドライバーのデジタル-アナログ変換装置。
  5. 前記出力バッファー増幅部は、
    反転端子に前記第２レベル電圧(ＶＬ)または前記第１レベル電圧(ＶＨ)が印加される第２増幅器と、
    前記第２増幅器の出力と前記第１伝送線から印加された電流または前記第２伝送線から印加された電流によって補間された電圧が加わる加算器と、
    前記加算器の出力を増幅させて前記出力電圧を生成する内部増幅器と、を含むことを特徴とする請求項３に記載のデータドライバーのデジタル-アナログ変換装置。
  6. 前記第２増幅器は
    前記第１増幅器のトランスコンダクタンスの２倍に該当するトランスコンダクタンスを有することを特徴とする請求項５に記載のデータドライバーのデジタル-アナログ変換装置。
  7. 前記電流デジタルアナログ変換部は、
    ２ビット電流デジタルアナログ変換器を使用することを特徴とする請求項６に記載のデータドライバーのデジタル-アナログ変換装置。
  8. 前記デコーダーは、
    ６ビット抵抗列デジタルアナログ変換器を使用することを特徴とする請求項１に記載のデータドライバーのデジタル-アナログ変換装置。
  9. (ａ)Ｎ(Ｎは、２以上の自然数)ビットの入力映像データのうちの上位Ｋ(Ｋは、Ｎより小さな自然数)ビットの入力映像データに応答して、第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)を出力する段階と、
    (ｂ)前記第１レベル電圧(ＶＨ)と第２レベル電圧(ＶＬ)の入力を受けてネガティブ出力電流及びポジティブ出力電流を生成する段階と、
    (ｃ)第１伝送線を通じて前記ネガティブ出力電流及びポジティブ出力電流のうちの何れか一つの電流を送る段階と、
    (ｄ)第２伝送線を通じて他の一つの電流を送るが、電流デジタルアナログ変換器を通じて残り下位Ｌ(Ｌ＝Ｎ−Ｋ)ビットの入力映像データによって分配して送る段階と、
    (ｅ)前記第１レベル電圧(ＶＨ)または前記第２レベル電圧(ＶＬ)の入力を受けて前記第１伝送線及び前記第２伝送線を通じて伝送された電流によって補間された電圧を加えて出力電圧を生成する段階と、を具備することを特徴とするデータドライバーのデジタル-アナログ変換方法。
  10. 前記(ｄ)段階以後、
    (ｄ１)前記第１伝送線と前記第２伝送線の伝送経路を変える段階、
    をさらに具備することを特徴とする請求項９に記載のデータドライバーのデジタル-アナログ変換方法。
  11. 前記(ａ)段階は、
    ６ビット抵抗列デジタルアナログ変換器を使用することを特徴とする請求項９または１０に記載のデータドライバーのデジタル-アナログ変換方法。
  12. 前記(ｃ)段階は、
    前記第１伝送線で荒い補間(coarse interpolation)を遂行することを特徴とする請求項９または１０に記載のデータドライバーのデジタル-アナログ変換方法。
  13. 前記(ｄ)段階は、
    前記第２伝送線で微細補間(fine interpolation)を遂行して、
    ２ビット電流デジタルアナログ変換器を使用することを特徴とする請求項９または１０に記載のデータドライバーのデジタル-アナログ変換方法。
  14. 前記(ｅ)段階は、
    前記第１レベル電圧(ＶＨ)の入力を受ける場合には前記第１伝送線及び前記第２伝送線を通じて伝送された電流によって補間された電圧を陰の方向に加えて出力電圧を生成して、
    前記第２レベル電圧(ＶＬ)の入力を受ける場合には前記第１伝送線及び前記第２伝送線を通じて伝送された電流によって補間された電圧を陽の方向に加えて出力電圧を生成することを特徴とする請求項９または１０に記載のデータドライバーのデジタル-アナログ変換方法。
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