JP2006050572A

JP2006050572A - Ｄ／ａ変換器

Info

Publication number: JP2006050572A
Application number: JP2005179713A
Authority: JP
Inventors: Tokiaki Ai; 世明藍; Toshio Teraishi; 利夫寺石
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-07-08
Filing date: 2005-06-20
Publication date: 2006-02-16
Anticipated expiration: 2025-06-20
Also published as: JP3970894B2

Abstract

【課題】小面積で構成され、かつ多階調の電圧を安定して出力するD／A変換器を提供する。
【解決手段】階調電圧として複数の基準電圧を抵抗の電圧降下を利用して発生させる電圧生成回路と、基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、第１の出力に対応する諧調電圧に隣接する基準電圧を第２の出力として選択する第２の制御回路と、第１の出力と第２の出力とに応じて出力する第３の出力を有し、第１の出力と第３の出力との間には第１の抵抗と第１のスイッチ手段とを有し、第２の出力と第３の出力との間には第２の抵抗と第２のスイッチ手段とを有する第３の制御回路とを有する。
【選択図】図１

Description

本発明は、液晶駆動回路などに用いられる階調表示電圧発生回路及びD／A変換回路に関するものである。

近年の液晶表示装置の大型化に伴い、液晶駆動装置の様々な性能の向上が望まれている。特に鮮やかな色彩を表示するために、高階調が望まれている。近年の技術では、階調電圧がRGB各々１０ビット（１０２４）で約１０億色の液晶表示装置も登場してきている。よって、高諧調化を望む上で、外部から入力されたデジタル信号をアナログ信号に変換するD／A変換器の性能の向上は不可欠である。D／A変換器に関する技術は、例えば、下記特許文献１及び特許文献２に記載されている。
特開昭６２−０２４７１３号公報特許文献１には、トランスミッションゲートのオン抵抗を利用して階調電圧の分割を行うD／A変換器が記載されている。特開２０００−１８３７４７号公報

図３は、２ビットのストリング抵抗方式のＤ／Ａ変換器であり、図４は、３ビットのストリング抵抗方式のＤ／Ａ変換器である。ストリング抵抗方式のD／A変換器の場合単純に階調電圧のビット数が１つ増えるごとに素子数は倍になり面積も倍となる。特許文献２には、表示色数の増加や多階調化等により必要とされる階調電圧が増えた場合にも回路構成素子数の急激な増加をせずに実現できる発明が記載されている。

しかしながら、上述の特許文献１に開示された技術では、一つのストリング抵抗に対して並列に数百チャネルの出力デコーダー回路を接続することが考慮されていなかった。ストリング抵抗に対してデコーダー回路は高抵抗であるが、並列に数百も接続することにより各デコーダーへの分流が生じ、ストリング抵抗における電圧降下が変動してしまう恐れがある。
本発明は、上記の点に鑑みてなされたものであり、多ビットD／A変換器でありながら、安定した階調電圧を取り出すことを可能とするD／A変換器を提供することにある。

本発明のDA変換器では、上述した課題を解決すべく、階調電圧として複数の基準電圧を抵抗の電圧降下を利用して発生させる電圧生成回路と、基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、第１の出力に対応する諧調電圧に隣接する基準電圧を第２の出力として選択する第２の制御回路と、第１の出力と第２の出力とに応じて出力する第３の出力を有し、第１の出力と第３の出力との間には第１の抵抗と第１のスイッチ手段とを有し、第２の出力と第３の出力との間には第２の抵抗と第２のスイッチ手段とを有する第３の制御回路とを有する。

本発明のDA変換器の構成を取ることで、多ビットD／A変換器でありながら、安定した階調電圧を提供できると共にかつ小面積で構成されるD／A変換器を提供することが可能となる。

以下、図面に基づいて本発明の実施の形態を詳細に説明する。なお、以下の説明及び添付の図面において、略同一の機能及び構成を有する構成要素については、同一の符号を付すことにより重複説明を省略する。

図１は、本発明の第１の実施の形態におけるＤ／Ａ変換器１００の回路図である。まず、本実施例の構成を説明する。Ｄ／Ａ変換器１００は、３ビットのデジタル信号をアナログ信号へ変換する回路である。Ｄ／Ａ変換器１００は、電圧生成回路１０１、第１の制御回路１０２、第２の制御回路１０３、第３の制御回路１０４から構成されている。電圧生成回路１０１は、複数の基準電圧を生成する回路であって、電圧Ｖ0から抵抗等（ストリング抵抗と呼ぶこともある）により電圧降下させたＶ１〜Ｖ４を出力する。Ｖ０〜Ｖ４はＶ０からＶ４にかけて順次電圧が低くなっている。以後、Ｖ0〜Ｖ４を総称して階調電圧と呼ぶ。図３及び図４に示すストリング抵抗方式のＤ／Ａ変換器では、２ⁿ個の階調電圧が必要であるが、本実施例のＤ／Ａ変換器では、２^n-1＋１個の階調電圧であればいよい。本実施例では、５つ（２ビット+１）の電圧を出力しているが、出力される電圧の個数の基本は、２ⁿ＋１であるが限定はされない。

第１の制御回路１０２は、電圧生成回路１０１で出力された複数の階調電圧のうち一つを選択して第１の出力Ｖout１として出力する。本実施例では、階調電圧のうち偶数番目に当たる電圧の一つを入力された３ビットのデジタル信号のうち、上位２ビットのデジタル信号に応じて選択している。第２の制御回路１０３は、第１の制御回路１０２で選択された階調電圧である第１の出力Ｖout１に隣接する階調電圧を上位２ビットのデジタル信号に応じて選択し、第２の出力Ｖout２として出力する。本実施例においては、階調電圧のうち奇数番目に当たり、かつ第１の出力Ｖout１に隣接する電圧を選択している。第１の制御回路１０２及び第２の制御回路１０３は、隣接する２つの階調電圧が選択される制御回路であればよい。第３の制御回路１０４は、第１の入力Vin1と第２の入力Vin2を有していて、第１の入力Vin1と第２の入力Vin2とに第１の出力Ｖout１と第２の出力Ｖout２とが接続されている。ただし、Ｄ／Ａ変換器は、階調電圧の単調性を満たす必要がある。本実施例の第１の制御回路１０２及び第２の制御回路１０３では、必ずしもＶout１＞Ｖout２とはならないことがある。よって、本実施例においては、第１の制御回路１０２及び第２の制御回路１０３によっては、切り替え回路１０５を挿入する必要がある。切り替え回路１０５は、第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を有している。また、３ビットデジタル信号のうち、中間ビットのデジタル信号によって制御されて第１の入力端子から入力された信号を第１の出力端子又は第２の出力端子へ出力する。第２の入力端子から入力された信号は、第１の入力端子から入力された信号とは別の第１の出力端子又は第２の出力端子へ出力される。

また、第３の制御回路１０４は、第１の入力Vin1と第２の入力Vin2とに応じて第３の出力Ｖout３を出力する。第１の入力Vin1から第３の出力Ｖout３にかけて順じ第１の抵抗R11及び第１のスイッチ手段S11が形成されている。第２の入力Vin2から第３の出力Ｖout３にかけて順じ第２の抵抗R12及び第２のスイッチ手段S12が形成されている。第１の抵抗R11と第２の抵抗R12とは、同一の抵抗値を有する。ここで、同一とは、近似的な同一を示し、プロセスバラツキによる誤差は同一に包含される。階調電圧のビット数が多くなると第１の出力Ｖout１と第２の出力Ｖout２との電圧差は小さくなりプロセスバラツキによる誤差は許容される。以下の実施例においても同様の扱いとする。

また、第１の抵抗Ｒ11及び第２の抵抗Ｒ12の抵抗値は、第１の制御回路１０２及び第２の制御回路１０３で導通状態となっているMOSトランジスタのオン抵抗と、第３の出力Ｖout3の先に接続される増幅器（図示せず）の入力容量とを考慮して決定されている。説明の都合上、入力のデジタルデータを下位ビットから順に１D、２D、３Dと表す。また、反転信号を１DB、２DB、３DBと表す。

第１の制御回路１０２及び第２の制御回路１０３は、MOSトランジスタの選択及び非選択により第１の出力Vout1及び第２の出力Vout2を決定している。ｎビットのＤ／Ａ変換器であればｎ−１のＭＯＳトランジスタが選択されて第１の出力Vout1又は第２の出力Vout2が出力される。よって、第１の制御回路１０２及び第２の制御回路１０３のＭＯＳトランジスタのオン抵抗は、ｎ−１個のＭＯＳトランジスタのオン抵抗の総和になる。本実施例を例にすれば、３ビットのＤ／Ａ変換器であって、１Ｄ又は１ＤＢ、２Ｄ又は２ＤＢ、及び３Ｄ又は３ＤＢで制御される３つのＭＯＳトランジスタのオン抵抗の総和である。なお１Ｄより２Ｄ、２Ｄより３Ｄで制御されるＭＯＳトランジスタの方が面積的に大きく、またオン抵抗は小さい。

近年の液晶表示装置の駆動回路などにおいて使用されるＤ／Ａ変換器では、一つのストリング抵抗に２００個の第１の制御回路１０２又は第２の制御回路１０３が並列に接続される。ストリング抵抗の変動を１％以下に抑えるためには、並列に接続するチャネル数をＸ、ストリング抵抗ＲＡ、第１の制御回路１０２のＭＯＳトランジスタのオン抵抗をＲＢ、第１の抵抗をＲＣとすると、１００＊Ｘ＊ＲＡ≦ＲＢ＋ＲＣの条件を満たすように第１の抵抗R11を設定する必要がある。第２の抵抗R12も考慮すると、第１の抵抗R11及び第２の抵抗R12を直列に接続されたものがストリング抵抗RAに対して並列に接続されているため実際には、１００＊Ｘ＊ＲＡ≦２（ＲＢ＋ＲＣ）の条件を満たすように第１の抵抗R11及び第２の抵抗R12を設定する必要がある。上記チャネル数が２００の場合は約１００００倍となる。

また、動作速度を考慮すると、Ｄ／Ａ変換器の後段に接続される増幅器の入力容量を考慮する必要がある。増幅器の入力容量をＣとする。設定値に対して９０％の値までの立ち上がりの時間を１μｓとすると、時定数は、１≧ｌｎ１０（ＲＢ＋ＲＣ）Ｃを満たす必要があり、ＲＢ＋ＲＣ≦Ｃ／ｌｎ１０を満たすことにより必要な動作速度を得ることが可能である。ただし、ストリング抵抗の変動量は仕様により様々なのでＹ％とすると、
（５０／Y）＊Ｘ＊ＲＡ≦ＲＢ＋ＲＣ≦Ｃ／ｌｎ１０
を満たすように第１の抵抗R11を挿入する。第２の抵抗R12に関しても同様である。

次に、動作の説明を行う。第２の制御回路１０２は、入力のデジタルデータ２D、２DB、３D、３DBに応じて階調電圧のうち偶数番目の電圧を選択する。第３の制御回路１０３は、入力のデジタルデータ３D、３DBに応じて階調電圧のうち奇数番目の電圧を選択する。ここで、第１の出力Ｖout１と第２の出力Ｖout２とは、隣接する階調電圧が選択される。

例えば、１Ｄ＝０の場合、第３の制御回路１０４は、第１の出力Ｖout１と第２の出力Ｖout２とを切り替え回路１０５を経由し、最下位１ビットのデジタル信号により第１の入力Vin1と第２の入力Vin2を入力とし、第１のスイッチS12をオンさせることで、第２の入力Vin2を第３の出力Ｖout３として出力する。１Ｄ＝１の場合、第１のスイッチS１１及び、第２のスイッチS１２をオンする。第１の制御回路及び第２の制御回路のＭＯＳトランジスタのオン抵抗並びに第１の抵抗R11及び第２の抵抗R12の抵抗値はどちらも同じであることにより第３の出力Vout3には、第１の入力Vin1と第２の入力Vin2の中間の電圧が出力される。

本実施例のD／A変換器の構成によれば、電圧生成回路１０１で生成される階調電圧は従来と同様に出力が可能であり、さらに、第１の制御回路１０２、第２の制御回路１０３、及び第３の制御回路１０４、切り替え回路１０５を備えたことにより、第１の入力Vin1と第２の入力Vin2との中間電圧を生成することが可能となり階調電圧の単調性を保つことも可能となる。

また、従来技術のようなｎビットの階調電圧を出力するD／A変換器からｎ+１ビットの階調電圧を出力するD／A変換器へ変更する場合、ｎビットのD／A変換器を２つ合わせるのと同等の面積になり、約２倍の面積になっていた。本実施例の構成によれば、ｎビットの階調電圧を出力するＤ／Ａ変換器と同じ面積規模の第１の制御回路１０２と第２の制御回路１０３に加えて第３の制御回路１０４及び切り替え回路１０５の制御によりｎ+１ビットの階調電圧を生成することを可能とし、面積の増大を削減することが可能となる。特に、ｎの値が大きくなればなるほど効果は大きくなる。

また、第１の制御回路１０２及び第２の制御回路１０３の接続個数が多くなったとしても、合成抵抗の値を調整することが可能な第１の抵抗R11及び第２の抵抗R12を挿入したことにより、各階調電圧の精度を高く保つことが可能になる。さらに、Ｄ／Ａ変換器の後段に接続される増幅器の入力容量を考慮して第１の抵抗R11及び第２の抵抗R12を挿入することで、高速な動作が実現可能となる。

図２は本発明の第２の実施の形態におけるD／A変換器である。以下の説明おいて第１の実施の形態と同一の部分に関しての説明は省略する。本実施例は、4ビットのD／A変換器である。よって、説明の都合上、入力のデジタルデータを下位ビットから順に１Ｄ、２D、３D、４Dと表す。

本発明の第２の実施の形態における第３の制御回路２０４は、第１の実施の形態の第３の制御回路１０４に加えて、直列に接続された第３の抵抗R23、第３のスイッチ手段２０６、第４のスイッチ手段２０７、及び第４の抵抗R24が第１の抵抗と第１のスイッチ手段との間のノード及び第２の抵抗と第２のスイッチ手段との間のノードに接続されている。なお、第３のスイッチ手段及び第４のスイッチ手段は、第１の制御回路及び第２の制御回路を構成しているMOSトランジスタと同一の種類で構成されている。例えば本実施の形態においては、第３のスイッチ手段及び第４のスイッチ手段は、１D又は１DBで制御されるトランジスタ、２D又は２DBで制御されるトランジスタ、及び３D又は３DBで制御されるトランジスタをそれぞれ一つずつ直列接続したものである。

次に動作の説明を行う。例えば１D＝０、２D＝０の場合は、第１のスイッチ手段S22をオンさせ、第２のスイッチ手段S22、第３のスイッチ手段２０６及び第４のスイッチ手段２０７をオフすることで、第２の入力Vin2を直接第３の出力Vout3として出力する。次に、１D＝０、２D＝１の場合は、第２のスイッチS22、第３のスイッチ２０６、及び第４のスイッチ２０７がオンし、第１のスイッチS21がオフすることにより第３の出力Vout3は、第２の入力Vin2より第１の入力Vin1と第２の入力Vin2の電圧の差の１／４高い電圧を出力する。次に、１D＝１、２D＝０の場合は、第１のスイッチS21及び第２のスイッチS22がオンし、第３のスイッチ２０６及び第４のスイッチ２０７がオフすることにより第３の出力Vout3は、第１の入力Vin1と第２の入力Vin2の中間電圧を出力する。最後に、１D＝１、２D＝１の場合は、第１のスイッチS21、第３のスイッチ２０６、及び第４のスイッチS24がオンし、第２のスイッチS22がオフすることにより、第３の出力Vout3は、第２の入力Vin2より第１の入力Vin1と第２の入力Vin2の電圧の差の３／４高い電圧を出力する。

入力のデジタルデータの下位２ビット１D及び２Dで、第３の制御回路２０４を制御することにより、第１の入力Vin1と第２の入力Vin2から新たに３種類の電圧を取り出すことが可能となる。よって、下位２ビットの１D及び２Dを制御することにより、電圧生成回路１０１で生成された２つの電圧から５種類の電圧を取り出すことが可能となる。

また、従来技術のようなｎビットの階調電圧を出力するD／A変換器からｎ+２ビットの階調電圧を出力するD／A変換器へ変更する場合、ｎビットのD／A変換器を４つ合わせるのと同等の面積になり、約４倍の面積になっていた。本実施例の構成によれば、ｎビットの階調電圧を出力するＤ／Ａ変換器と同じ面積規模の第１の制御回路２０２と第２の制御回路２０３に加えて第３の制御回路２０４及び切り替え回路２０５の制御によりｎ+２ビットの階調電圧を生成することを可能とし、面積の増大を削減することが可能となる。特に、ｎの値が大きくなればなるほど効果は大きくなる。

また、上記階調電圧を取り出すために挿入した抵抗が第３のスイッチ手段２０６及び第４のスイッチ手段２０７のオン抵抗であるために、第１の制御回路２０２及び第２の制御回路２０３のMOSトランジスタとサイズもプロセス条件も同じであるためオン抵抗を同一に設定することが可能である。また、バックバイアス特性等も同じにすることが可能であり、より精度の高い階調電圧を出力することが可能となる。なお実施例１において得られる効果は当然本実施例においても得ることが出来ることはいうまでもない。

本発明の第１の実施の形態におけるD／A変換器の回路図である。本発明の第２の実施の形態におけるD／A変換器の回路図である。従来の２ビットのD／A変換器の回路図である。従来の３ビットのD／A変換器の回路図である。

符号の説明

１００ D／A変換器
１０１電圧生成回路
１０２第１の制御回路
１０３第２の制御回路
１０４第３の制御回路
S11 第１のスイッチ
R11 第１の抵抗
Vout１第１の出力
１D 1ビット目のデジタルデータ

Claims

階調電圧として複数の基準電圧を抵抗の電圧降下を利用して発生させる電圧生成回路と、
前記基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、
前記第１の出力に対応する前記諧調電圧に隣接する前記基準電圧を第２の出力として選択する第２の制御回路と、
前記第１の出力と前記第２の出力とに応じて出力する第３の出力を有し、前記第１の出力と前記第３の出力との間には第１の抵抗と第１のスイッチ手段とを有し、前記第２の出力と前記第３の出力との間には第２の抵抗と第２のスイッチ手段とを有する第３の制御回路と、
を有するDA変換器。
前記第１の出力は、前記階調電圧のうち偶数番目の基準電圧のいずれかが選択された電圧であり、また、前記第２の出力は、前記階調電圧のうち奇数番目の基準電圧が選択された電圧であることを特徴とする請求項１に記載のDA変換器。
前記第１の抵抗と前記第２の抵抗は、同一の抵抗値を有することを特徴とする請求項１又は請求項２のいずれかに記載のDA変換器。
前記第１の制御回路の導通時の抵抗と前記第１の抵抗との合成抵抗が前記選択された基準電圧間に接続された抵抗に対して１００００倍以上であることを特徴とする請求項１〜３のいずれかに記載のDA変換器。
DA変換器の後段に接続される増幅器の入力容量と前記第１の制御回路の導通時の抵抗と前記第１の抵抗との合成抵抗による時定数が１／ln１０以下となるように構成されていることを特徴とする請求項１〜４に記載のDA変換器。
前記第３の制御回路は、さらに前記第１の抵抗と前記第１のスイッチ手段との間のノードと前記第２の抵抗と前記第２のスイッチ手段との間のノードとの間に直列に接続された第３の抵抗、第３のスイッチ手段、第４の抵抗、及び第４のスイッチ手段を有することを特徴とする請求項１又は請求項５のいずれかに記載のDA変換器。
前記第３の抵抗及び前記第４の抵抗は、前記第１の抵抗及び前記第２の抵抗と同一の抵抗値を持つことを特徴とする請求項６に記載のDA変換器。
前記第３のスイッチ手段及び前記第４のスイッチ手段は、前記第１の制御回路及び前記第２の制御回路の導通時の抵抗値と同一の抵抗値を持つこと特徴とする請求項６に記載のDA変換器。
前記第３のスイッチ手段及び第４のスイッチ手段は、MOSトランジスタで構成されており、また、前記第１の制御回路及び第２の制御回路もMOSトランジスタで構成されており、MOSトランジスタの構成面積が同一に構成されることにより抵抗値を同一としていることを特徴とする請求項８に記載のDA変換器。
前記第３のスイッチ手段及び前記第４のスイッチ手段は、前記第１の制御回路又は前記第２の制御回路の導通経路のトランジスタの個数と同じであることを特徴とする請求項９に記載のDA変換器。