KR20060042150A - 디/에이 변환기 및 디/에이 변환기를 사용한 구동회로 - Google Patents

디/에이 변환기 및 디/에이 변환기를 사용한 구동회로 Download PDF

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KR20060042150A
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토시오 테라이시
타카시 혼다
쉬밍 란
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

본 발명은, 소면적으로 구성되어, 저소비전력, 또한 다계조의 전압을 출력하는 D/A변환기를 제공한다. 계조전압으로서 복수의 기준전압을 발생하는 전압생성 회로와, 기준전압 중 어느 하나를 제1 출력으로서 선택하는 제1 제어회로와, 제1 출력에 대응하는 계조전압에 인접하는 기준전압을 제2 출력으로서 선택하는 제2 제어회로와, 제1 출력과 제2 출력의 전압차에 따라서, 충전하는 제1 용량과, 제1 용량에 접속된 제2 용량을 갖고, 충전된 제1 용량의 전하를 제1 용량 및 제2 용량에 배분함으로써 제1 출력과 제2 출력 사이의 전압을 제3 출력으로서 출력하는 제3 제어회로를 갖는다.
D/A 변환기, 계조전압, 제어회로, 용량, 구동회로

Description

디/에이 변환기 및 디/에이 변환기를 사용한 구동회로{D/A CONVERTER AND DRIVE CIRCUIT USING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 D/A변환기의 회로도,
도 2는 본 발명의 제1 실시예에 따른 전환회로를 나타내고,
도 3은 본 발명의 제2 실시예에 따른 제3 제어회로의 회로도,
도 4는 본 발명의 제3 실시예에 따른 제3 제어회로의 회로도,
도 5는 본 발명의 제4 실시예에 따른 제3 제어회로의 회로도,
도 6은 본 발명의 제5 실시예에 따른 제3 제어회로의 회로도.
도 8은 종래의 2비트의 D/A변환기의 회로도,
도 9는 종래의 3비트의 D/A변환기의 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : D/A변환기 101 : 전압생성회로
102 : 제1 제어회로 103 : 제2 제어회로
104 : 제3 제어회로 S11 : 제1 스위치
C11 : 제1 용량 Vout 1 : 제1 출력
1D : 1번째 비트의 디지털 데이터
본 발명은, 액정구동회로 등에 사용되는 계조표시 전압발생회로 및 D/A변환회로에 관한 것이다.
최근의 액정표시장치의 대형화에 따라, 액정구동장치의 여러가지 성능의 향상이 요구되고 있다. 특히, 선명한 색채를 표시하기 위해서, 고계조가 요구되고 있다. 최근의 기술에서는, 계조전압이 RGB 각각 10비트(1024)로 약 10억색의 액정표시장치도 등장하고 있다. 따라서, 고계조화를 바라는 동시에, 외부로부터 입력된 디지털 신호를 아날로그 신호로 변환하는 D/A변환기의 성능의 향상은 불가결하다. D/A변환기에 관한 기술은, 예를 들면 하기 특허문헌 1에 기재되어 있다.
[특허문헌 1] 일본 특허공개 2000-183747
도 8은 2비트의 스트링 저항방식의 D/A변환기이고, 도 9는 3비트의 스트링 저항방식의 D/A변환기이다. 스트링 저항방식의 D/A변환기의 경우 단순하게 계조전압의 비트수가 1개 증가할 때마다 소자수는 배가 되어 면적도 배가 된다. 특허문헌1에는, 표시색수의 증가나 다계조화 등에 의해 필요해지는 계조전압이 증가했을 경우에도 회로구성 소자수의 급격한 증가를 하지 않고 실현될 수 있는 발명이 기재되어 있다.
그러나, 전술한 특허문헌 1에 개시된 기술에서는, 회로구성 소자수의 급격한 증가를 방지하기 위해서, 연산증폭회로를 설치하고 있다. 특히, 선택된 2개의 계조전압의 중간 또는 1/4의 전압 등을 출력하기 위해서 다단으로 구성되어 있다. 그것에 의해 보통시의 소비전력의 증가를 피할 수 없다.
본 발명은, 상기한 점을 감안하여 이루어진 것으로, 다비트 D/A변환기이면서, 소비전력을 억제하면서 소면적으로 구성되는 D/A변환기를 제공하는데에 있다.
본 발명의 DA 변환기에서는, 전술한 과제를 해결하도록, 계조전압으로서 복수의 기준전압을 발생하는 전압생성회로와, 기준전압 중 어느 하나를 제1 출력으로서 선택하는 제1 제어회로와, 제1 출력에 대응하는 계조전압에 인접한 기준전압을 제2 출력으로서 선택하는 제2 제어회로와, 제1 출력과 제2 출력의 전압차이에 따라, 충전하는 제1 용량과, 제1 용량에 접속된 제2 용량을 갖고, 충전된 제1 용량의 전하를 제1 용량 및 제2 용량에 배분함으로써 제1 출력과 제2 출력 사이의 전압을 제3 출력으로서 출력하는 제3 제어회로를 갖는다.
이에 따라서, 본 발명의 D/A변환기의 구성을 취함으로써 다비트 D/A변환기이면서, 소비전력을 억제하면서 소면적으로 구성되는 D/A변환기를 제공하는 것이 가능해진다.
[발명을 실시하기 위한 최선의 형태]
이하, 도면에 의거하여 본 발명의 실시예를 상세하게 설명한다. 이때, 이하의 설명 및 첨부 도면에 있어서, 대략 동일한 기능 및 구성을 갖는 구성요소에 대해서는, 동일한 부호를 부착함으로써 중복 설명을 생략한다.
[실시예 1]
도 1은 본 발명의 제1 실시예에 따른 D/A변환기(100)의 회로도이다. 우선, 본 실시예의 구성을 설명한다. D/A변환기(100)는, 3비트의 디지털 신호를 아날로그 신호로 변환하는 회로이다. D/A변환기(100)는, 전압생성회로(101), 제1 제어회로(102), 제2 제어회로(103), 제3 제어회로(104)로 구성되어 있다. 전압생성회로(101)는, 복수의 기준전압을 생성하는 회로이고, 전압 V0로부터 저항 등에 의해 전압강하시킨 V1∼V4를 출력한다. V0∼V4는 V0로부터 V4에 걸쳐서 순차적으로 전압이 낮아지고 있다. 이후, V0∼V4을 총칭하여 계조전압이라고 부른다. 도 8 및 도 9에 나타낸 스트링 저항방식의 D/A변환기에서는, 2n개의 계조전압이 필요하지만, 본 실시예의 D/A변환기에서는, 2n-1+1개의 계조전압이어도 된다. 본 실시예에서는, 5개(2비트+1)의 전압을 출력하고 있지만, 출력되는 전압의 개수의 기본은, 2n+1이지만 한정되지는 않는다.
제1 제어회로(102)는, 전압생성회로(101)에서 출력된 복수의 계조전압 중 하나를 선택해서 제1 출력 Vout 1로서 출력한다. 본 실시예에서는, 계조전압 중 짝수 번째에 해당하는 전압 중 하나를 입력된 3비트의 디지털 신호 중, 상위 2비트의 디지털신호에 따라 선택하고 있다. 제2 제어회로(103)는, 제1 제어회로(102)에서 선택된 계조전압인 제1 출력 Vout1에 인접한 계조전압을 상위 2비트의 디지털신호 에 따라 선택하고, 제2 출력 Vout2로서 출력한다. 본 실시예에서는, 계조전압 중 홀수번째에 해당하고, 제1 출력 Vout1에 인접한 전압을 선택하고 있다. 제1 제어회로(102) 및 제2 제어회로(103)는, 인접한 2개의 계조전압이 선택되는 제어회로이면 된다. 제3 제어회로(104)는, 제1 입력 Vin1과 제2 입력 Vin2을 갖고 있고, 제1 입력 Vin1과 제2 입력 Vin2에 제1 출력 Vout1과 제2 출력 Vout2가 접속되어 있다. 단, D/A변환기는, 계조전압의 단조성을 충족시킬 필요가 있다. 본 실시예의 제1 제어회로(102) 및 제2 제어회로(103)에서는, 반드시 Vout1>Vout2로는 안되는 것이 있다. 따라서, 본 실시예에서는, 제1 제어회로(102) 및 제2 제어회로(103)에 의해서는, 도 2에 나타낸 전환회로(105)를 삽입할 필요가 있다. 전환회로(105)는, 제1 입력단자, 제2 입력단자, 제1 출력단자 및 제2 출력단자를 가지고 있다. 또한, 3비트 디지털 신호 중, 중간 비트의 디지털 신호에 의해 제어되어서 제1 입력단자로부터 입력된 신호를 제1 출력단자 또는 제2 출력단자에 출력한다. 제2 입력단자로부터 입력된 신호는, 제1 입력단자로부터 입력된 신호와는 다른 제1 출력단자 또는 제2 출력단자에 출력된다.
또한, 제3 제어회로(104)는, 제1 입력 Vin1과 제2 입력 Vin2 사이의 전압, 제1 입력 Vin1, 또는 제2 입력 Vin2를 제3 출력 Vout3로서 출력한다. 본 실시예에서는, 제1 입력 Vin1과 제2 입력 Vin2과의 중간전압, 제1 입력 Vin1, 또는 제2 입 력 Vin2가 제3 출력 Vout3로서 출력된다. 제3 제어회로(104)는, 제1 입력 Vin1과 제2 입력 Vin2과의 전압차에 의해 충전되는 제1 용량 C11을 갖는다. 또한, 제2 입력 Vin2와 제3 출력 Vout3에서, 제1 용량 C11과 병렬로 접속됨과 아울러 제1 용량C11과 동일한 용량을 갖는 제2 용량 C12를 갖는다. 여기서, 동일이란, 근사적인 동일을 나타내고, 프로세스 변동에 의한 오차는 동일하게 포함된다. 계조전압의 비트수가 많아지면 제1 출력 Vout1과 제2 출력 Vout2과의 전압차는 작아져 프로세스 변동에 의한 오차는 허용된다. 이하의 실시예에서도 마찬가지로 취급한다.
제2 입력 Vin2와 제3 출력 Vout3은, 제1 스위치 S11을 거쳐서 접속되어 있다. 제3 제어회로(104)는, 제1 입력 Vin1과 제1 용량 C11의 사이에 제2 스위치 S12를 더 갖는다. 또한, 제1 용량 C11 및 제2 용량 C12과 제3 출력 Vout3과의 사이에는, 각각 제3 스위치 S13을 갖는다.
다음에, 동작을 설명한다. 설명의 형편상, 입력의 디지털 데이터를 하위 비트로부터 순차적으로 1D, 2D, 3D로 나타낸다. 또한, 반전신호를 1DB, 2DB, 3DB로 나타낸다. 제2 제어회로(102)는, 입력의 디지털 데이터 2D, 2DB, 3D, 3DB에 따라 계조전압 중 짝수번째의 전압을 선택한다. 제3 제어회로(103)는, 입력의 디지털 데이터 3D, 3DB에 따라 계조전압 중 홀수번째의 전압을 선택한다. 여기에서, 제1 출력 Vout1과 제2 출력 Vout2는, 인접한 계조전압이 선택된다.
제3 제어회로(104)는, 제1 출력 Vout1과 제2 출력 Vout2를 전환회로(105)를 경유하여, 최하위 1비트의 디지털 신호에 의해 제1 입력 Vin1과 제2 입력 Vin2에 입력으로 하여, 제1 스위치 S11을 온 시킴으로써, 제2 입력 Vin2를 제3 출력 Vout3 로서 출력한다. 제1 스위치 S11을 오프하고, 제2 스위치 S12을 온 함으로써, 제1 용량 C11을 충전한다. 그 후에, 제2 스위치 S12을 오프하고, 제3 스위치 S13을 온 함으로써 제1 용량 C11에 축적되었던 전하가 제1 용량 C11과 제2 용량 C12에 분배된다. 여기서, 제1 용량 C11과 제2 용량 C12는 동일한 용량을 갖기 때문에 제1 입력 Vin1과 제2 입력 Vin2의 중간전위가 제3 출력 Vout3로서 출력된다.
본 실시예의 D/A변환기의 구성에 의하면, 전압생성회로(101)에서 생성되는 계조전압은 종래와 마찬가지로 출력이 가능해고, 또한, 제1 제어회로(102), 제2 제어회로(103) 및 제3 제어회로(104), 전환회로(105)를 구비함으로써, 제1 입력 Vin1과 제2 입력 Vin2과의 중간전압을 생성하는 것이 가능해져 계조전압의 단조성을 유지하는 것도 가능해진다. 또한, 종래기술과 같은 n비트의 계조전압을 출력하는 D/A변환기로부터 n+1비트의 계조전압을 출력하는 D/A변환기로 변경할 경우, n비트의 D/A변환기를 2개 합친 것과 동등한 면적이 되어, 약 2배의 면적으로 되었다. 본 실시예의 구성에 의하면, n비트의 계조전압을 출력하는 D/A변환기와 동일 면적 규모의 제1 제어회로(102)와 제2 제어회로(103)에 더해서 제3 제어회로(104) 및 전환회로(105)의 제어에 의해 n+1 비트의 계조전압을 생성하는 것을 가능하게 하고, 면적의 증대를 삭감하는 것이 가능해진다. 특히, n의 값이 커지면 정말 효과는 커진다.
또한, 제1 입력 Vin1과 제2 입력 Vin2과의 중간전압을 생성하는 경우에는, 제1 용량 C11과 제2 용량 C12를 충전할 때에만 전력소비가 행해진다. 이에 따라, 전력 절약화도 실현될 수 있다.
[실시예 2]
도 3은 본 발명의 제2 실시예에 따른 제3 제어회로이다. 제3 제어회로 이외의 부분은, 제1 실시예와 동일한 구성이기 때문에, 생략되어 있다. 이하의 설명에서, 제1 실시예와 동일한 부호를 사용하여 설명한다. 이때, 제1 실시예와 동일한 부분에 관한 설명은 생략한다.
본 발명의 제2 실시예에 따른 제3 제어회로(204)는, 제1 입력 Vin1과, 제2 입력 Vin2과, 제1 입력 Vin1과 제2 입력 Vin2에 따라 출력되는 제3 출력 Vout3을 가지고 있다. 제1 입력 Vin1과 제2 입력 Vin2의 사이에는, 제1 입력 Vin1과 제2 입력 Vin2의 전압차로 충전되는 제1 용량 C21을 가지고 있다. 또한, 제2 입력 Vin2와 제3 출력 Vout3에서, 제1 용량 C21와 병렬로 접속됨과 아울러, 제1 용량 C21과 동일한 용량을 갖는 제2 용량 C22을 갖는다. 또한, 제1 입력 Vin1과 제2 입력 Vin2에서, 제1 용량 C21과 병렬로 접속됨과 아울러, 제1 용량 C21의 2배의 용량을 갖는 제3 용량 C23을 갖는다.
제3 제어회로(204)는, 제2 입력 Vin2와 제3 출력 Vout3의 사이에 제1 스위치 S21를 더 갖고 있다. 제1 입력 Vin1과 제1 용량 C21의 사이에 제2 스위치 S22을 갖고 있다. 제1 용량 C21과 제3 출력 Vout3의 사이 및 제2 용량 C22과 제3 출력 Vout3의 사이에, 각각 동일하게 제어되는 제3 스위치 S23을 갖고 있다. 또한, 제2 스위치 S22와 제1 용량 C21의 사이와, 제3 용량 C23과의 사이에 제4 스위치 S24을 갖고 있다.
다음에, 동작을 설명한다. 본 실시예는, 4비트의 D/A변환기에 포함되는 제3 제어회로이다. 따라서, 설명의 형편상, 입력의 디지털 데이터를 하위 비트로부터 순차적으로 1D, 2D, 3D, 4D로 나타낸다.
제1 스위치 S21 및 제4 스위치 S24는, 입력의 디지털 데이터 중 1D와 2D에 의해 제어된다. 예를 들면 1D=0, 2D=0일 경우에는, 제1 스위치 S21을 온 시킴으로써, 제2 입력 Vin2를 직접 제3 출력 Vout3로서 출력한다.
다음에, 1D=0, 2D=1일 경우에는, 우선, 제2 스위치 S22가 온 함으로써 제1 용량 C21을 제1 입력 Vin1과 제2 입력 Vin2의 전압차이에 의해 충전한다. 그 후, 제2 스위치 S22가 오프하고, 제3 스위치 S23 및 제4 스위치 S24가 온 함으로써, 제1 용량 C21에 축적되었던 전하가 제1 용량 C21, 제2 용량 C22 및 제3 용량 C23에 분배된다. 이때, 제1 용량 C21과 제2 용량 C22는 동일하고, 또한 제3 용량 C23은, 제1 용량 C21의 2배이다. 제1 용량 C21, 제2 용량 C22 및 제3 용량 C23은, 병렬접속되어 있으므로, 단순히 용량이 제1 용량 C21의 4배가 된다. 전화 보존의 법칙에 의해, 제3 출력 Vout3은,
Vout3=Vin2+1/4(Vin1-Vin2)
이 된다. 이것은, 제2 입력 Vin2보다 제1 입력 Vin1과 제2 입력 Vin2의 전압의 차이의 1/4 높은 전압을 출력하고 있게 된다.
다음에, 1D=1, 2D=0일 경우에는, 우선, 제2 스위치 S22가 온 함으로써 제1 용량 C21을 제1 입력 Vin1과 제2 입력 Vin2의 전압의 차이에 의해 충전한다. 그 후에, 제2 스위치 S22이 오프하고, 제3 스위치 S23이 각각 온 함으로써, 제1 용량 C21에 축적되었던 전하가 제1 용량 C21 및 제2 용량 C22에 분배된다. 이때, 제1 용 량 C21과 제2 용량 C22는, 동일하고, 병렬 접속되어 있으므로, 단순히 용량이 2배가 된다. 전화 보존의 법칙에 의해, 제3 출력 Vout3은,
Vout3=Vin2+1/2(Vin1-Vin2)
이 된다. 이것은, 제1 입력 Vin1과 제2 입력 Vin2의 중간전압을 출력하고 있게 된다.
최후에, 1D=1, 2D=1일 경우에는, 우선, 제2 스위치 S22 및 제4 스위치 S24이 온 함으로써, 제1 용량 C21 및 제3 용량 C23을 제1 입력 Vin1과 제2 입력 Vin2의 전압의 차이에 의해 충전한다. 그 후, 제4 스위치 S24은 그대로 온 시켜, 제2 스위치 S22가 오프하고, 제3 스위치 S23이 온 함으로써, 제1 용량 C21 및 제3 용량 C23에 축적되었던 전하가 제1 용량 C21, 제2 용량 C22 및 제3 용량 C23에 분배된다. 이때, 제1 용량 C21과 제2 용량 C22은, 동일하고, 또한 제3 용량 C23은, 제1 용량 C21의 2배이다. 제1 용량 C21, 제2 용량 C22 및 제3 용량 C23은, 병렬 접속되어 있으므로, 단순히 용량이 4배가 된다. 전화 보존의 법칙에 의해, 제3 출력 Vout3은,
Vout3=Vin2+3/4(Vin1-Vin2)
이 된다. 이것은, 제2 입력 Vin2보다 제1 입력 Vin1과 제2 입력 Vin2의 전압의 차이의 3/4 높은 전압을 출력하고 있게 된다.
입력의 디지털 데이터의 하위 2비트 1D 및 2D로, 제3 제어회로(204)를 제어함으로써, 제1 입력 Vin1과 제2 입력 Vin2로부터 새롭게 3종류의 전압을 추출하는 것이 가능해진다.
따라서, 하위 2비트의 1D 및 2D를 제어함으로써, 전압생성회로(101)에서 생 성된 2개의 전압으로부터 5종류의 전압을 추출하는 것이 가능해진다.
[실시예 3]
도 4는 본 발명의 제3 실시예에 따른 제3 제어회로이다. 제3 제어회로 이외의 부분은, 제1 실시예와 동일한 구성이기 때문에, 생략되어 있다. 이하의 설명에서 제1 실시예와 동일한 부호를 사용하여 설명한다. 또한, 제1 실시예와 동일한 부분에 관한 설명은 생략한다.
본 발명에서의 제3 제어회로는, 가능한 한 면적을 작고 정밀도를 높게 형성하는 것이 바람직하다. 본 발명의 제3 실시예에 따른 제3 제어회로(304)는, 제1 입력 Vin1과, 제2 입력 Vin2과, 제1 입력 Vin1과 제2 입력 Vin2에 따라 출력되는 제3 출력 Vout3을 갖고 있다. 제1 입력 Vin1과 제2 입력 Vin2 사이에는, 제1 입력 Vin1과 제2 입력 Vin2의 전압차로 충전되는 제1 용량 C31을 갖고 있다. 또한, 제2 입력 Vin2과 제3 출력 Vout3 사이에는, 제1 스위치 S31을 갖고 있다. 제1 입력 Vin1과 제1 용량 C31 사이에는, 제2 스위치 S32을 갖고 있다. 제2 스위치 S32과 제1 용량 C31과의 사이의 노드와 제3 출력 Vout3과의 사이에는, 제3 스위치 S33을 갖고 있다. 제3 출력 Vout3과 전원 Vdd의 사이에 접속된 제2 용량 C3p과, 제3 출력 Vout3과 접지 VSS의 사이에 접속된 제3 용량 C3n을 갖는다. 제2 용량 C3p는, 전원 Vdd와 제2 입력 Vin2의 전압차에 의해 충전되고, 제3 용량 C3n은 접지 VSS와 제2 입력 Vin2의 전압차에 의해 충전된다.
여기서, 제1 용량 C31은, 제2 용량 C3p과 제3 용량 C3n의 합과 같다. 단, 조 금전에도 말한 것처럼, 프로세스상의 변동정도는 포함된다. 제2 용량 및 제3 용량은, 후단의 증폭기의 입력 용량이기 때문에, 레이아웃적으로 D/A변환기의 외부에 형성되지만, 본 실시예 및 이후의 실시예에서, 제3 제어회로에 제2 용량 및 제3 용량을 포함한다.
다음에, 동작을 설명한다. 본 실시예의 제3 제어회로(304)는, n비트의 계조전압을 생성하는 전압생성회로(101)에 대하여, n+1비트의 계조전압을 출력하는 것을 가능하게 하는 것이다. 최하위 비트 1D에 의해, 제1 스위치 S31 및 제2 스위치 S32을 제어한다. 예를 들면, 최하위 비트 1D=0일 경우, 제1 스위치 S31을 온 함으로써, 제2 입력 Vin2를 그대로 제3 출력 Vout3에 출력하는 것이 가능하다. 또한, 최하위 비트 1D=1일 경우, 제1 스위치 S31을 오프하고, 제2 스위치 S32을 온 함으로써, 제1 용량 C31을 제1 입력 Vin1과 제2 입력 Vin2의 전압차로 충전하고, 제2 용량 C3p을 전원 Vdd와 제2 입력 Vin2의 전압차로 충전하며, 제3 용량 C3n을 접지Vss와 제2 입력 Vin2의 전압차로 충전한다. 충분히 각 용량에 전하가 저장된 후, 제2 스위치 S32을 오프하고, 제3 스위치 S33을 온 한다.
전하 보존의 법칙에 의해, 제1 용량 C31, 제2 용량 C3p,및 제3 용량 C3n에 축적되었던 전하가 재분배되어,
Vout3=Vin2+1/2(Vin1-Vin2)
이 된다. 제3 출력 Vout3은, 제1 입력 Vin1과 제2 입력 Vin2과의 중간전압을 출력한다.
본 실시예에서는, 제3 제어회로(304)를 될 수 있는 한 작고, 간단하게 구성 하기 위해서 제1 용량 C31, 제2 용량 C3p 및 제3 용량 C3n을 사용하고 있다. 또한, 제2 용량 C3p 및 제3 용량 C3n은, 제3 제어회로(304)의 후단에 접속되는 증폭기의 입력 용량이다. 따라서, 별도로 제3 제어회로(304) 때문에 설치할 이유는 없고, D/A변환기의 후단에는 반드시 접속되는 것이다. 순수하게 제3 제어회로(304)의 증가분이 면적의 증대가 된다. 본 실시예에서는, n비트의 계조전압을 발생시키는 D/A에 제3 제어회로(304)를 첨가한 면적으로 n+1비트의 계조전압을 발생시키는 D/A변환기를 구성할 수 있다. 바꿔 말하면, 소량의 면적의 증대로 n+1비트의 D/A변환기를 구성할 수 있다.
[실시예 4]
도 5는 본 발명의 제4 실시예에 따른 제3 제어회로이다. 제3 제어회로 이외의 부분은, 제1 실시예와 동일한 구성이기 때문에, 생략되어 있다. 이하의 설명에서, 제1 실시예와 동일한 부호를 사용하여 설명한다. 또한 제1 실시예와 동일한 부분에 관한 설명은 생략한다.
본 발명의 제4 실시예에 따른 제3 제어회로(404)는, 제3 실시예의 제3 제어회로(304)에 제1 용량 C41과 병렬로 접속된 제4 용량 C44 및 제5 용량 C45을 갖는다. 또한, 제2 스위치 S42과 제1 용량 C41과의 사이의 노드와 제4 용량 C44과의 사에는, 제4 스위치 S44을 갖는다. 제2 스위치 S42와 제1 용량 C41과의 사이의 노드와 제5 용량 C45과의 사이에는, 제5 스위치 S45를 갖는다.
여기서, 제2 용량 C4p과 제3 용량 C4n의 합은, 제1 용량 C41의 3배와 같다. 제4 용량 C44은, 제1 용량 C41의 2배와 같다. 제5 용량 C445, 제1 용량 C41의 6배와 같다. 단, 조금전에도 서술한 것처럼, 프로세스상의 변동정도는 포함된다. 또한, 제1∼제5 용량의 값은, 조합에 의해 자유롭게 설정할 수 있고, 제3 출력 Vout3을 결정한다. 따라서, 본 실시예의 값에 한정되는 것은 아니다.
다음에, 동작을 설명한다. 본 실시예의 제3 제어회로(304)는, n비트의 계조전압을 생성하는 전압생성회로(101)에 대하여, n+2비트의 계조전압을 출력하는 것을 가능하게 한다. 하위 비트 1D 및 2D에 의해, 제1∼제5 스위치를 제어한다. 예를 들면, 하위 비트 1D=0, 2D=0일 경우, 제1 스위치 S41을 온 함으로써, 제2 입력 Vin2를 그대로 제3 출력 Vout3에 출력하는 것이 가능하다.
또한, 예를 들면, 하위비트 1D=1, 2D=0일 경우, 제1 스위치 S41을 오프하고, 제2 스위치 S42을 온 함으로써, 제1 용량 C41을 제1 입력 Vin1과 제2 입력 Vin2과의 전압차로 충전하고, 제2 용량 C4p을 전원 Vdd와 제2 입력 Vin2과의 전압차로 충전하고, 제3 용량 C4n을 접지 Vss와 제2 입력 Vin2과의 전압차로 충전한다. 충분히 각 용량에 전하가 저장된 후, 제2 스위치 S42을 오프하고, 제3 스위치 S41을 온 한다. 전하 보존의 법칙에 의해, 제1 용량 C41, 제2 용량 C4p 및 제3 용량 C4n에 축적되었던 전하가 재분배되어,
Vout3=Vin2+1/4(Vinl-Vin2)
이 된다. 제3 출력 Vout3은, 제2 입력 Vin2보다 제1 입력 Vin1과 제2 입력 Vin2과의 전압의 차이의 1/4 높은 전압을 출력한다.
다음에, 예를 들면 하위 비트 1D=0, 2D=1일 경우, 제1 스위치 S41을 오프하 고, 제2 스위치 S42 및 제4 스위치 S44을 온 함으로써, 제1 용량 C41 및 제4 용량 C44을 제1 입력 Vin1과 제2 입력 Vin2과의 전압차로 충전하고, 제2 용량 C4p을 전원 Vdd와 제2 입력 Vin2과의 전압차로 충전하고, 제3 용량 C4n을 접지 Vss와 제2 입력 Vin2과의 전압차로 충전한다. 충분히 각 용량에 전하가 저장된 후, 제2 스위치 S42을 오프하고, 제3 스위치 S43을 온 한다. 전하 보존의 법칙에 의해, 제1 용량 C41, 제2 용량 C4p, 제3 용량 C4n 및 제4 용량 C44에 축적되었던 전하가 재분배되어,
Vout3=Vin2+1/2(Vinl-Vin2)
이 된다. 제3 출력 Vout3은, 제1 입력 Vin1과 제2 입력 Vin2의 중간전위를 출력한다.
또한, 예를 들면 하위 비트 1D=1, 2D=1일 경우, 제1 스위치 S41을 오프하고, 제2 스위치 S42, 제4 스위치 S44 및 제5 스위치 S45을 온 함으로써, 제1 용량 C41, 제4 용량 C44 및 제5 용량 C45을 제1 입력 Vin1과 제2 입력 Vin2과의 전압차로 충전하고, 제2 용량 C4p을 전원 Vdd와 제2 입력 Vin2의 전압차로 충전하고, 제3 용량 C4n을 접지 Vss와 제2 입력 Vin2과의 전압차로 충전한다. 충분히 각 용량에 전하가 저장된 후, 제2 스위치 S42을 오프하고, 제3 스위치 S43을 온 한다. 전하 보존의 법칙에 의해, 제1 용량 C41, 제2 용량 C4p, 제3 용량 C4n, 제4 용량 C44 및 제5 용량 C45에 축적되었던 전하가 재분배되어,
Vout3=Vin2+3/4(Vin1-Vin2)
이 된다. 제3 출력 Vout3은, 제2 입력 Vin2보다 제1 입력 Vin1과 제2 입력Vin2과의 전압의 차이의 3/4 높은 전압을 출력한다.
본 실시예에 따른 상기 구성에 의하면, DA 컨버터의 출력처인 증폭기의 입력 용량을 고려한 다음 제3 제어회로(404)의 설계를 행하는 것이 가능하다. 또한 실 동작상의 용량부하도 작게 하는 것이 가능해지고, 동작속도를 상승시키는 것도 가능해진다. 또한, 본 실시예에서는, n비트+1(2n+1)의 기준전압으로부터 n+2비트+1(2n+2+1)의 계조전압을 생성하는 것이 가능하다. 제3 및 제4 실시예로부터, 용량의 배치와 용량의 값을 조합함으로써 n비트의 기준전압으로부터 n+m비트의 계조전압을 생성하는 것도 가능한 것은 말할 것도 없다. 본 실시예의 제3 제어회로(404)를 사용한 D/A변환기는, 종래의 방식으로는 4배의 면적이 되는 곳 약 33%의 면적의 증대로 실현하는 것이 가능해진다.
[실시예 5]
도 6은 본 발명의 제5 실시예에 따른 제3 제어회로이다. 제3 제어회로 이외의 부분은, 제1 실시예와 동일한 구성이기 때문에 생략되어 있다. 이하의 설명에서, 제1 실시예와 동일한 부호를 사용하여 설명한다. 또한, 제1 실시예와 동일한 부분에 관한 설명은 생략한다.
본 발명의 제5 실시예에 따른 제3 제어회로(504)는, 제1 입력 Vin1과, 제2 입력 Vin2과, 제1 입력 Vin1과 제2 입력 Vin2에 따라서 출력되는 제3 출력 Vout3을 갖고 있다. 제1 입력 Vin1과 제2 입력 Vin2 사이에는, 제1 입력 Vin1과 제2 입력 Vin2의 전압차로 충전되는 제1 용량 C51과 제2 용량 C52을 갖고 있다. 또한, 제2 입력 Vin2와 제3 출력 Vout3 사이에는, 제1 스위치 S51을 갖고 있다. 제1 입력 Vin1과 제1 용량 C51과 및 제2 용량 C52 사이에는, 각각 제2 스위치 S52을 갖고 있다. 제2 스위치 S52과 제1 용량 C51과의 사이의 노드와 제3 출력 Vout3과의 사이 및 제2 스위치 S52과 제2 용량 C52과의 사이의 노드와 제3 출력 Vout3과의 사이에는, 제3 스위치 S53을 갖고 있다. 제3 출력 Vout3과 전원 Vdd와의 사이에 접속된 제3 용량 C5p과, 제3 출력 Vout3과 접지 VSS와의 사이에 접속된 제4 용량 C5n을 갖는다. 제3 용량 C5p은 전원 Vdd와 제2 입력 Vin2의 전압차에 충전되고, 제4 용량 C5n은 접지 VSS와 제2 입력 Vin2의 전압차에 의해 충전된다.
여기서, 제1 용량 C51은, 제2 용량 C52, 제3 용량 C5p 및 제4 용량 C5n과 같다. 단, 조금전에도 서술한 것처럼, 프로세스상의 변동정도는 포함된다. 또한, 제1∼4 용량은, 전부 MOS 트랜지스터의 게이트 용량으로 구성되어 있다. 또한, 제1 용량 C51 및 제3 용량 C5p은 PMOS트랜지스터로 구성되고, 제2 용량 C52 및 제4 용량 C5n은 NMOS트랜지스터로 구성되어 있다.
다음에, 동작을 설명한다. 본 실시예의 제3 제어회로(504)는, n비트의 계조전압을 생성하는 전압생성회로(101)에 대하여, n+1비트의 계조전압을 출력하는 것을 가능하게 하는 것이다. 최하위 비트 1D에 의해, 제1 스위치 S51 및 제2 스위치 S52을 제어한다. 예를 들면, 최하위 비트 1D=0일 경우, 제1 스위치 S51을 온 함으로써, 제2 입력 Vin2를 그대로 제3 출력 Vout3에 출력하는 것이 가능하다. 또한, 최하위 비트 1D=1일 경우, 제1 스위치 S51을 오프하고, 제2 스위치 S52을 온 함으 로써, 제1 용량 C51 및 제2 용량 C52을 제1 입력 Vin1과 제2 입력 Vin2의 전압차로 충전하고, 제3 용량 C5p을 전원 Vdd와 제2 입력 Vin2의 전압차로 충전하고, 제4 용량 C5n을 접지 Vss와 제2 입력 Vin2 전압차로 충전한다. 충분히 각 용량에 전하가 저장된 후, 제2 스위치 S52을 오프하고, 제3 스위치 S53을 온 한다.
전하 보존의 법칙에 의해, 제1 용량 C51, 제2 용량 C52, 제3 용량 C5p 및 제4 용량 C5n에 축적되었던 전하가 재분배되어,
Vout3=Vin2+1/2(Vin1-Vin2)
제3 출력 Vout3은, 제1 입력 Vin1과 제2 입력 Vin2의 중간 전압을 출력한다.
본 실시예의 제3 제어회로(504)는, 제1∼제4 용량이 MOS트랜지스터로 구성되어 있기 때문에, 프로세스상의 변동의 영향이 NMOS끼리 및 PMOS끼리 서로 상쇄하기 때문에, 제1∼제4 실시예보다도 더욱 정밀도가 좋은 출력이 가능해진다. MOS 트랜지스터의 게이트 용량을 사용함으로써 미소한 용량을 사용하므로 고속의 충방전이 가능해져 D/A변환기의 고속동작이 가능해진다.
[실시예 6]
도 7은 본 발명의 제6 실시예에 따른 제3 제어회로이다. 제3 제어회로 이외의 부분은, 제1 실시예와 동일한 구성이기 때문에 생략되어 있다. 이하의 설명에서, 제1 실시예와 동일한 부호를 사용하여 설명한다. 또한, 제1 실시예와 동일한 부분에 관한 설명은 생략한다.
본 발명의 제6 실시예에 따른 제3 제어회로(604)는, 제1 입력 Vin1과, 제2 입력 Vin2과, 제1 입력 Vin1과 제2 입력 Vin2에 따라 출력되는 제3 출력 Vout3을 갖고 있다. 제1 입력 Vin1과 제2 입력 Vin2 사이에는, 제1 입력 Vin1측으로부터 순차적으로 제1 용량 C61과 제2 용량 C62를 직렬로 갖고 있다. 또한, 제2 용량 C62에 병렬로 제3 용량 C63을 갖고 있다. 또한, 제2 입력 Vin2와 제3 출력 Vout3 사이에는, 제1 스위치 S61을 갖고 있다. 제1 입력 Vin1과 제1 용량 C61 사이에는, 제2 스위치 S62을 갖고 있다. 제2 스위치 S32와 제1 용량 C31 사이의 노드와 제3 출력 Vout3과의 사이에는, 제3 스위치 S63을 갖고 있다. 제1 용량 C61과 제2 용량 C62 사이의 노드와 제3 출력 Vout3과의 사이에는, 제4 스위치 S64을 갖고 있다. 또한, 제1 용량 C61에 병렬로 형성된 제5 스위치 S65을 갖는다. 제3 출력 Vout3과 전원 Vdd와의 사이에 접속된 제4 용량 C6p과, 제3 출력 Vout3과 접지 VSS와의 사이에 접속된 제5 용량 C6n을 갖는다. 제4 용량 C6p는, 전원 Vdd와 제2 입력 Vin2의 전압차에 의해 충전되고, 제3 용량 C6n은, 접지 VSS와 제2 입력 Vin2의 전압차에 의해 충전된다.
여기서, 제1∼제5 용량은, 모두 동일한 용량을 갖는다. 단, 조금전에도 서술한 것처럼, 프로세스상의 변동정도는 포함된다. 제4 용량 C6p 및 제5 용량 C6n은, D/A변환기의 출력처인 증폭기의 입력 용량이다. 또한, 제1 용량 C61 및 제4 용량C6p의 용량은, PMOS트랜지스터의 게이트 용량이고, 제2 용량 C62, 제3 용량 C63 및 제5 용량 C6n은, NMOS트랜지스터의 게이트 용량이다.
다음에, 동작을 설명한다. 본 실시예의 제3 제어회로(604)는, n비트의 계조전압을 생성하는 전압생성회로(101)에 대하여, n+2비트의 계조전압을 출력하는 것 을 가능하게 한다. 하위 비트 1D 및 2D에 의해, 제1∼제5 스위치를 제어한다. 예를 들면, 하위 비트 1D=0, 2D=0일 경우, 제1 스위치 S61을 온 함으로써, 제2 입력 Vin2를 그대로 제3 출력 Vout3에 출력하는 것이 가능하다.
또한, 예를 들면 하위 비트 1D=1, 2D=0일 경우, 제1 스위치 S61 및 제2 스위치 S62을 온 함으로써, 제1 용량 C61, 제2 용량 C62 및 제3 용량 C63을 제1 입력 Vin1과 제2 입력 Vin2의 전압차로 충전하고, 제4 용량 C6p을 전원 Vdd와 제2 입력 Vin2의 전압차로 충전하고, 제5 용량 C6n을 접지 Vss와 제2 입력 Vin2의 전압차로 충전한다. 충분히 각 용량에 전하가 저장된 후, 제1 스위치 S61 및 제2 스위치 S62를 오프하고, 제3 스위치 S61을 온 한다. 전하 보존의 법칙에 의해, 제1 용량 C61, 제2 용량 C62, 제3 용량 C63에 제4 용량 C6p 및 제5 용량 C6n에 축적되었던 전하가 재분배되어,
Vout3=Vin2+ 1/4(Vin1-Vin2)
이 된다. 제3 출력 Vout3은, 제2 입력 Vin2보다 제1 입력 Vin1과 제2 입력Vin2의 전압의 차이의 1/4 높은 전압을 출력한다.
다음에, 예를 들면 하위 비트 1D=0, 2D=1일 경우, 제1 스위치 S61, 제2 스위치 S62 및 제5 스위치 S65을 온 함으로써, 제2 용량 C62 및 제3 용량 C63을 제1 입력 Vin1과 제2 입력 Vin2의 전압차로 충전하고, 제4 용량 C6p을 전원 Vdd와 제2 입력 Vin2의 전압차로 충전하고, 제5 용량 C5n을 접지 Vss와 제2 입력 Vin2의 전압차로 충전한다. 충분히 각 용량에 전하가 저장된 후, 제1 스위치 S61, 제2 스위치 S62 및 제5 스위치 S65을 오프하고, 제3 스위치 S63 및 제4 스위치 S64을 온 한다. 전하 보존의 법칙에 의해, 제2 용량 C62, 제3 용량 C63, 제4 용량 C6p 및 제5 용량 C6n에 축적되었던 전하가 재분배되어,
Vout3=Vin2+ 1/2(Vin1-Vin2)
이 된다. 제3 출력 Vout3은, 제1 입력 Vin1과 제2 입력 Vin2의 중간전위를 출력한다.
또한, 예를 들면 하위 비트 1D=1, 2D=1일 경우, 제1 스위치 S61, 제2 스위치 S62 및 제5 스위치 S65을 온 함으로써, 제2 용량 C62 및 제3 용량 C63을 제1 입력Vin1과 제2 입력 Vin2의 전압차로 충전하고, 제4 용량 C6p을 전원 Vdd와 제2 입력 Vin2의 전압차로 충전하고, 제5 용량 C5n을 접지Vss와 제2 입력 Vin2의 전압차로 충전한다. 충분히 각 용량에 전하가 저장된 후, 제1 스위치 S61, 제2 스위치 S62 및 제5 스위치 S65을 오프하고, 제3 스위치 S63을 온 한다. 전하 보존의 법칙에 의해, 제2 용량 C62, 제3 용량 C63, 제4 용량 C6p 및 제5 용량 C6n에 축적되었던 전하가 재분배되어,
Vout3=Vin2+ 3/4(Vin1-Vin2)
이 된다. 제3 출력 Vout3은, 제2 입력 Vin2보다 제1 입력 Vin1과 제2 입력 Vin2과의 전압의 차이의 3/4 높은 전압을 출력한다.
본 실시예에 따른 구성에 의하면, DA컨버터의 출력처인 증폭기의 입력 용량을 고려한 다음 제3 제어회로(404)의 설계를 행하는 것이 가능하다. 제1∼제5 용량이 MOS트랜지스터로 구성되어 있기 때문에, 프로세스상의 변동의 영향이 NMOS끼리 및 PMOS끼리 서로 상쇄하기 때문에, 제1∼제4 실시예보다도 더욱 정밀도가 좋은 출 력이 가능해진다. MOS 트랜지스터의 게이트 용량을 사용함으로써 미소 용량을 사용하기 때문에 고속 충방전이 가능해져, D/A변환기의 고속동작이 가능해진다. 또한, 제5 실시예와 비교하여, 더욱 면적의 증가를 억제하는 것이 가능해진다.
본 발명의 DA변환기의 구성을 취함으로써, 다비트 D/A변환기이면서, 소비전력을 억제하며 소면적으로 구성되는 D/A변환기를 제공하는 것이 가능해진다.

Claims (23)

  1. 계조전압으로서 복수의 기준전압을 발생하는 전압생성회로와,
    상기 기준전압 중 어느 하나를 제1 출력으로서 선택하는 제1 제어회로와,
    상기 제1 출력에 대응하는 상기 계조전압에 인접한 상기 기준전압을 제2 출력으로서 선택하는 제2 제어회로와,
    상기 제1 출력과 상기 제2 출력과의 전압차에 따라서, 충전하는 제1 용량과, 상기 제1 용량에 접속된 제2 용량을 갖고, 그 충전된 상기 제1 용량의 전하를 상기 제1 및 제2 용량에 배분함으로써 상기 제1 출력과 상기 제2 출력 사이의 전압을 제3 출력으로서 출력하는 제3 제어회로를 갖는 것을 특징으로 하는 DA 변환기.
  2. 제 1 항에 있어서,
    상기 제1 출력은 상기 계조전압 중 짝수번째의 기준전압 중 어느 하나가 선택된 전압이고, 상기 제2 출력은 상기 계조전압 중 홀수번째의 기준전압이 선택된 전압인 것을 특징으로 하는 DA 변환기.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 및 제2 용량의 일단은, 상기 제2 출력과 접속되고, 타단은 상기 제3 출력 과 접속된 것을 특징으로 하는 DA 변환기.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제3 제어회로는, 상기 제1 용량과 상기 제1 출력 사이에 제1 스위치 수단을 가짐과 아울러, 상기 제1 용량과 상기 제3 출력 사이에 제2 스위치 수단을 갖고, 상기 제2 용량과 상기 제3 출력 사이에 제3 스위치 수단을 갖는 것을 특징으로 하는 DA 변환기.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제3 제어회로는, 일단이 상기 제1 및 제2 용량에 공통 접속되고, 타단이 상기 제1 출력 또는 제2 출력에 제4 스위치 수단을 거쳐서 접속된 제3 용량을 갖는 것을 특징으로 하는 DA 변환기.
  6. 제 1 항에 있어서,
    상기 제2 용량은, DA 변환기의 후단 입력측에서 본 용량인 것을 특징으로 하는 DA 변환기.
  7. 제 6 항에 있어서,
    상기 제2 용량은, 상기 제2 출력의 전압과 제1 전원전압에 의하여 충전되는 제1 서브 용량과 상기 제2 출력의 전압과 제2 전원전압에 의하여 충전되는 제2 서브 용량으로 이루어진 것을 특징으로 하는 DA 변환기.
  8. 제 7 항에 있어서,
    상기 제1 용량은, 상기 제1 서브 용량과 상기 제2 서브 용량과의 용량의 합계와 같은 것을 특징으로 하는 DA 변환기.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 제3 제어회로는, 일단이 상기 제2 출력에 접속됨과 아울러, 타단이 제5 스위치 수단을 거쳐서 상기 제1 출력에 접속된 제4 용량과, 일단이 상기 제2 출력에 접속됨과 아울러 타단이 제6 스위치 수단을 거쳐서 상기 제1 출력에 접속된 제5 용량을 갖는 것을 특징으로 하는 DA 변환기.
  10. 제 9 항에 있어서,
    상기 제1, 제4 및 제5 용량은, 각각 1:2:6의 비율로 구성된 것을 특징으로 하는 DA 변환기.
  11. 제 1 항에 있어서,
    상기 제1 출력의 전압과 상기 제2 출력의 전압 사이의 전압을 2분할하고, 상기 기준전압이 m비트이면, (m+1) 비트분의 계조전압을 출력할 수 있는 것을 특징으로 하는 DA 변환기.
  12. 제 10 항에 있어서,
    상기 제1 출력의 전압과 상기 제2 출력의 전압 사이의 전압을 4분할하고, 상기 기준전압이 m비트이면, m+2비트분의 계조전압을 출력할 수 있는 것을 특징으로 하는 DA 변환기.
  13. 제 1 항에 있어서,
    2m+1개의 상기 기준전압을 발생하고, 상기 제3 제어회로에 의해 상기 제 1 출력의 전압과 상기 제2 출력의 전압 사이의 전압을 2n분할함으로써 2m+n+1의 상기 계조전압 을 발생하는 것을 특징으로 하는 DA 변환기.
  14. 계조전압으로서 복수의 기준전압을 발생하는 전압생성회로와,
    상기 기준전압 중 어느 하나를 제1 출력으로서 선택하는 제1 제어회로와,
    상기 제1 출력에 대응하는 상기 계조전압에 인접한 상기 기준전압을 제2 출력으로서 선택하는 제2 제어회로와,
    상기 제1 출력과 상기 제2 출력의 전압차에 따라 충전하는 제1 용량과, 상기 제1 또는 제2 출력으로부터 충전되는 증폭기의 입력 용량을 갖는 제3 제어회로를 갖고, 상기 제1 용량과 상기 입력 용량에 충전된 전하를 다시 분배함으로써 상기 제1 입력과 상기 제2 입력 사이의 전압을 제3 출력으로서 출력하는 것을 특징으로 하는 DA 변환기.
  15. 제 14 항에 있어서,
    상기 제3 제어회로는, 상기 제2 입력을 그대로 상기 제3 출력에 출력하는 제1 스위치 수단을 갖는 것을 특징으로 하는 DA 변환기.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 제3 제어회로는, 상기 제1 용량 및 상기 입력 용량에의 충전을 개시하는 제2 스위치 수단을 갖는 것을 특징으로 하는 DA 변환기.
  17. 제 14 항에 있어서,
    상기 제3 제어회로는, 제2 용량을 더 갖고 있고, 상기 제2 용량을 사용 또는 비사용을 전환함으로써 상기 제3 출력으로의 복수의 종류의 출력을 행하는 것을 특징으로 하는 DA 변환기.
  18. 제 17 항에 있어서,
    상기 제1 용량, 상기 제2 용량 및 상기 입력 용량은, 모두 동일 MOS트랜지스터의 게이트 용량으로 이루어진 것을 특징으로 하는 DA 변환기.
  19. 제 18 항에 있어서,
    상기 제1 용량, 상기 제2 용량 및 상기 입력 용량은, PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트 용량을 조합한 것을 특징으로 하는 DA 변환기.
  20. 계조전압으로서 복수의 기준전압을 발생하는 전압생성회로와,
    상기 기준전압 중 어느 하나를 제1 출력으로서 선택하는 제1 제어회로와,
    상기 제1 출력에 대응하는 상기 계조전압에 인접한 상기 기준전압을 제2 출력으로서 선택하는 제2 제어회로와,
    상기 제1 출력과 상기 제2 출력 사이에 접속된 제1 용량과, 상기 제1 출력과 상기 제2 출력에 따라서 출력되는 제3 출력과, 상기 제2 출력과 상기 제3 출력 사이에 접속된 제1 스위치 수단과, 상기 제1 용량과 상기 제1 출력 사이에 접속된 제2 스위치 수단과, 상기 제2 스위치 수단과 상기 제3 출력 사이에 접속된 제3 스위치 수단과, 상기 제3 출력과 제1 전원 사이에 접속된 제1 입력 용량과, 상기 제3 출력과 제2 전원 사이에 접속된 제2 입력 용량을 갖는 제3 제어회로를 갖는 것을 특징으로 하는 DA 변환기.
  21. 제 20 항에 있어서,
    상기 제1 용량에 대하여 병렬로 제2 및 제3 용량을 제4 및 제5 스위치 수단을 거쳐서 접속된 것을 특징으로 하는 DA 변환기.
  22. 계조전압으로서 복수의 기준전압을 발생하는 전압생성회로와,
    상기 기준전압 중 어느 하나를 제1 출력으로서 선택하는 제1 제어회로와,
    상기 제1 출력에 대응하는 상기 계조전압에 인접한 상기 기준전압을 제2 출력으로서 선택하는 제2 제어회로와,
    상기 제1 출력과 상기 제2 출력에 따라서 출력되는 제3 출력과, 상기 제1 출력과 상기 제2 출력 사이에 접속된 제1 용량과, 상기 제1 용량에 병렬로 접속된 제2 용량과, 상기 제3 출력과 제1 전원 사이에 접속된 제1 입력 용량과, 상기 제3 출력과 제2 전원 사이에 접속된 제2 입력 용량과, 상기 제2 출력과 상기 제3 출력 사이에 접속된 제1 스위치 수단과, 상기 제1 출력과 상기 제1 용량과의 사이 및 상기 제1 출력과 상기 제2 용량과의 사이에 접속되고, 각각 동일하게 제어되는 복수의 제2 스위치 수단과, 상기 제2 스위치 수단과 상기 제1 용량 및 상기 제2 용량과의 접속 노드와 상기 제3 출력과의 사이에 접속되고, 각각 동일하게 제어되는 복수의 제3 스위치 수단을 갖는 제3 제어회로를 구비한 것을 특징으로 하는 DA 변환기.
  23. 계조전압으로서 복수의 기준전압을 발생하는 전압생성회로와,
    상기 기준전압 중 어느 하나를 제1 출력으로서 선택하는 제1 제어회로와,
    상기 제1 출력에 대응하는 상기 계조전압에 인접한 상기 기준전압을 제2 출력으로서 선택하는 제2 제어회로와,
    상기 제1 출력과 상기 제2 출력에 따라서 출력되는 제3 출력과, 상기 제1 출력과 상기 제2 출력 사이에 접속된 제1 용량과, 상기 제1 용량과 상기 제2 출력 사이에 직렬로 접속된 제2 용량과, 상기 제2 용량에 병렬로 접속된 제3 용량과, 상기 제3 출력과 제1 전원 사이에 접속된 제1 입력 용량과, 상기 제3 출력과 제2 전원 사이에 접속된 제2 입력 용량과, 상기 제2 출력과 상기 제3 출력 사이에 접속된 제1 스위치 수단과, 상기 제1 출력과 상기 제1 용량 사이에 접속된 제2 스위치 수단과, 상기 제2 스위치 수단과 상기 제1 용량의 접속 노드와 상기 제3 출력과의 사이에 접속된 제3 스위치 수단과, 상기 제1 용량과 상기 제2 용량의 접속 노드와 제3 출력과의 사이에 접속된 제4 스위치 수단과, 상기 제1 용량에 병렬로 접속된 제5 스위치 수단을 갖는 제3 제어회로를 구비한 것을 특징으로 하는 DA 변환기.
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