JP2008054116A - Ｄ／ａ変換器及びｄ／ａ変換システム - Google Patents

Abstract

【課題】Ｄ／Ａ変換器を構成するトランジスタの特性にばらつきがあるような場合であっても、適切な出力信号を出力することが可能なＤ／Ａ変換器及びＤ／Ａ変換システムを提供する。
【解決手段】高電位給電点と低電位給電点との間に多段に接続され、１又は複数のトランジスタが並列に接続されてなるトランジスタ群と、前記トランジスタ群間の接続位置に設けられ、前記各トランジスタのオン／オフを制御するゲート信号が各トランジスタのゲート端子に個別に入力されることで生じる前記出力信号を出力する出力端と、を備える。
【選択図】 図１

Description

本発明は、Ｄ／Ａ変換器（デジタル／アナログ変換器）及びＤ／Ａ変換器を備えたＤ／Ａ変換システムに関するものであり、特に集積回路内に構成するのに好適なＤ／Ａ変換器に関するものである。

従来、集積回路内に搭載されるＤ／Ａ変換器としては、電圧型、電荷型、電流型等のＤ／Ａ変換器が一般的に用いられている。電圧型のＤ／Ａ変換器では、二つの基準電圧間に分圧用の多数の抵抗を直列に接続したものを用意し、入力されるデジタル信号に対応したノードを選択し、そのノードでの分圧電圧を出力するようになっている。電荷型のＤ／Ａ変換器では、分解能に応じた数だけのコンデンサを用意し、入力されるデジタル信号に対応した数のコンデンサを選択し、それらを加算した容量値で基準電圧を分配して出力するようになっている。また、電流型のＤ／Ａ変換器では、分解能に応じた数だけの定電流源を用意し、入力のデジタル信号に対応した数の定電流源を選択し、それらを加算して出力するか若しくはその加算電流を負荷抵抗に流して電圧に変換して出力するようになっている。

ところで、上述した電流型のＤ／Ａ変換器においては、分解能に応じた数の定電流源が必要となるため、分解能の増大に伴い回路規模が大型化するという問題がある。例えば、分解能が１０ビットのＤ／Ａ変換器を構成する場合には、２＾１０＝１０２４段階の電流値を具現化する必要があるため、１０２４個の定電流源が必要となる。そのため、従来、電流型のＤ／Ａ変換器として、同一の定電流を生成すべく一律に重みづけされた多数の上位電流セルと、上位電流セルに対して２のベキ数分の１の電流を生成すべく重みづけされた下位電流セルを用いて構成することで、回路規模の縮小化を図った技術が提案されている（例えば、特許文献１参照）。

特開平１１−１７５４５号公報

上述した特許文献１の技術では、各々の定電流源が所定の電流を精度良く出力することが前提となっているが、実際にはこれを妨げるさまざまな要因が存在している。例えば、各定電流源（電流セル）に電力を供給する電源ラインの配線抵抗による電圧降下や、外部環境の温度等の影響により、各定電流源が出力する電流にばらつきが生じる可能性がある。また、集積回路の製造技術の進歩によりさらなる微細化が進めば、トランジスタの高集積化や低消費電力化を図れる反面、個々のトランジスタの特性のばらつきが顕著となる。このばらつきを防ぐためには、各トランジスタのサイズを大きくする必要があるが、サイズの増大に伴い消費電力も増加するという問題がある。

本発明は、上記に鑑みてなされたものであって、Ｄ／Ａ変換器を構成するトランジスタの特性にばらつきがあるような場合であっても、適切な出力信号を出力することが可能なＤ／Ａ変換器及びＤ／Ａ変換システムを提供することを目的とする。

上述した課題を解決し、目的を達成するために、請求項１にかかる発明は、デジタルの入力信号を当該入力信号に対応したアナログの出力信号に変換するＤ／Ａ変換器であって、高電位給電点と低電位給電点との間に多段に接続され、１又は複数のトランジスタが並列に接続されてなるトランジスタ群と、前記トランジスタ群間の接続位置に設けられ、前記各トランジスタのオン／オフを制御するゲート信号が各トランジスタのゲート端子に個別に入力されることで生じる前記出力信号を出力する出力端と、を備えたことを特徴としている。

また、請求項２にかかる発明は、請求項１にかかる発明において、前記トランジスタ群に含まれる各トランジスタのゲート端子は、互いに独立した状態で設けられていることを特徴としている。

また、請求項３にかかる発明は、高電位給電点と低電位給電点との間に多段に接続された１又は複数のトランジスタが並列に接続されてなるトランジスタ群と、前記トランジスタ群間の接続位置に設けられ、前記各トランジスタのオン／オフを制御するゲート信号が各トランジスタのゲート端子に個別に入力されることで生じる前記出力信号を出力する出力端と、を備えるＤ／Ａ変換器と、前記Ｄ／Ａ変換器の出力端から出力された出力信号の電圧値に基づいて、外部からの入力信号に対応するゲート信号を前記Ｄ／Ａ変換器に含まれたトランジスタに個別に出力する制御手段と、を備えたことを特徴としている。

また、請求項４にかかる発明は、請求項３にかかる発明において、前記トランジスタのオン／オフ状態の組み合わせを示した設定情報と、各オン／オフ状態に応じて前記Ｄ／Ａ変換器から出力される出力信号の電圧値と、を対応付けた出力制御情報を記憶する記憶手段を備え、前記制御手段は、前記記憶手段に記憶された出力制御情報に基づいて、外部からの入力信号に対応するゲート信号を前記Ｄ／Ａ変換器に含まれたトランジスタに出力することを特徴としている。

また、請求項５にかかる発明は、高電位給電点と低電位給電点との間に多段に接続された１又は複数のトランジスタが並列に接続されてなるトランジスタ群と、前記トランジスタ群間の接続位置に設けられ、前記各トランジスタのオン／オフを制御するゲート信号が各トランジスタのゲート端子に個別に入力されることで生じる前記出力信号を出力する出力端と、を備えるＤ／Ａ変換器と、前記Ｄ／Ａ変換器の出力端から出力される出力信号の電圧値のうち、所定の電圧値に対応する各トランジスタのオン／オフ状態の組み合わせを示した出力制御情報を生成する制御手段と、前記生成された出力制御情報に基づいて、外部からの入力信号に対応するゲート信号を前記Ｄ／Ａ変換器に含まれたトランジスタに出力するデコーダと、を備えたことを特徴としている。

また、請求項６にかかる発明は、請求項５にかかる発明において、前記Ｄ／Ａ変換器から出力される出力信号のダイナミックレンジに基づいて、当該ダイナミックレンジを複数に分割した各電圧値に対応する前記出力制御情報を生成することを特徴としている。

また、請求項７にかかる発明は、請求項５にかかる発明において、前記制御手段は、前記Ｄ／Ａ変換器から出力される出力信号のうち、微分非直線性誤差が所定値以下となる複数の電圧値を選定し、当該選定された各電圧値に対応する前記出力制御情報を生成することを特徴としている。

また、請求項８にかかる発明は、請求項５にかかる発明において、前記制御手段は、前記Ｄ／Ａ変換器から出力される出力信号のうち、複数の電圧値を前記Ｄ／Ａ変換器の消費電流に基づいて選定し、当該選定された各電圧値に対応する前記出力制御情報を生成することを特徴としている。

また、請求項９にかかる発明は、請求項５にかかる発明において、前記制御手段は、前記Ｄ／Ａ変換器から出力される出力信号のうち、複数の電圧値を前記Ｄ／Ａ変換器の変換速度に基づいて選定し、当該選定された各電圧値に対応する前記出力制御情報を生成することを特徴としている。

また、請求項１０にかかる発明は、請求項５〜９の何れか一項にかかる発明において、前記制御手段は、前記出力制御情報を所定のタイミング毎に生成することを特徴としている。

請求項１にかかる発明によれば、高電位給電点と低電位給電点との間に多段に接続され、１又は複数のトランジスタが並列に接続されてなるトランジスタ群と、前記トランジスタ群間の接続位置に設けられ、前記各トランジスタのオン／オフを制御するゲート信号が各トランジスタのゲート端子に個別に入力されることで生じる前記出力信号を出力する出力端と、を備えたことにより、各トランジスタのオン／オフ状態の組み合わせにより取り得る出力信号のうち、使用時の状況下において適切な出力結果が得られるオン／オフ状態を各トランジスタに個別に設定できるため、Ｄ／Ａ変換器を構成するトランジスタの特性にばらつきがあるような場合であっても、適切な出力信号を出力することができ、集積回路の微細化の恩恵を享受することができるという効果を奏する。

また、請求項２にかかる発明によれば、トランジスタ群に含まれる各トランジスタのゲート端子は、互いに独立した状態で構成されていることにより、各トランジスタのオン／オフを制御するゲート信号を各トランジスタに個別に入力することができるため、各トランジスタを個別に制御できるという効果を奏する。

また、請求項３にかかる発明によれば、高電位給電点と低電位給電点との間に多段に接続され、１又は複数のトランジスタが並列に接続されてなるトランジスタ群と、前記トランジスタ群間の接続位置に設けられ、前記各トランジスタのオン／オフを制御するゲート信号が各トランジスタのゲート端子に個別に入力されることで生じる前記出力信号を出力する出力端と、を備えたＤ／Ａ変換器から出力される出力信号の電圧値に基づいて、トランジスタに前記ゲート信号を出力するため、各トランジスタのオン／オフ状態の組み合わせにより取り得る出力信号のうち、使用時の状況下において適切な出力結果が得られるオン／オフ状態を各トランジスタに個別に設定できるため、Ｄ／Ａ変換器を構成するトランジスタの特性にばらつきがあるような場合であっても、適切な出力信号を出力することができるという効果を奏する。

また、請求項４にかかる発明によれば、記憶手段に記憶されたトランジスタのオン／オフ状態の組み合わせを示した設定情報と、各オン／オフ状態の組み合わせに応じて前記Ｄ／Ａ変換器から出力される出力信号の電圧値と、を対応付けた出力制御情報に基づいてゲート信号を出力するため、外部から指示される電圧値に応じた設定情報を出力制御情報から読み出し、各トランジスタに設定することができるため、外部から指示される電圧値に応じた出力信号を効率よく出力することができるという効果を奏する。

また、請求項５にかかる発明によれば、高電位給電点と低電位給電点との間に多段に接続され、１又は複数のトランジスタが並列に接続されてなるトランジスタ群と、前記トランジスタ群間の接続位置に設けられ、前記各トランジスタのオン／オフを制御するゲート信号が各トランジスタのゲート端子に個別に入力されることで生じる前記出力信号を出力する出力端と、を備えたＤ／Ａ変換器から出力される出力信号のうち、所定の電圧値に対応する前記トランジスタのオン／オフ状態と、を対応付けた出力制御情報を生成し、この生成された出力制御情報に基づいて、外部からの指示信号により指示された値に対応するオン／オフ状態を設定するゲート信号をデコーダが出力することにより、各トランジスタのオン／オフ状態の組み合わせにより取り得る出力信号のうち、使用時の状況下において適切な出力結果が得られるオン／オフ状態を各トランジスタに個別に設定できるため、Ｄ／Ａ変換器を構成するトランジスタの特性にばらつきがあるような場合であっても、適切な出力信号を出力することができるという効果を奏する。

また、請求項６にかかる発明によれば、制御手段は、Ｄ／Ａ変換器から出力される出力信号のダイナミックレンジに基づいて、当該ダイナミックレンジを複数に分割した各電圧値に対応する前記複数のトランジスタのオン／オフ状態を示した出力制御情報を生成することにより、Ｄ／Ａ変換器から出力される出力信号のダイナミックレンジに応じた複数のオン／オフ状態をデコーダに設定できるため、広いダイナミックレンジを確保したＤ／Ａ変換システムを構成できるという効果を奏する。

また、請求項７にかかる発明によれば、制御手段は、Ｄ／Ａ変換器から出力される出力信号のうち、微分非直線性誤差が所定値以下となる複数の電圧値を選定し、当該選定された各電圧値に対応する各トランジスタのオン／オフ状態を示した前記出力制御情報を生成することにより、微分非直線性誤差（ＤＮＬ；Differential Non Linearity）特性に優れたトランジスタのオン／オフ状態をデコーダに設定できるため、ＤＮＬ特性に優れたＤ／Ａ変換システムを構成できるという効果を奏する。

また、請求項８にかかる発明によれば、制御手段は、Ｄ／Ａ変換器から出力される出力信号のうち、複数の電圧値を前記Ｄ／Ａ変換器の消費電流に基づいて選定し、当該選定された各電圧値に対応する各トランジスタのオン／オフ状態を示した出力制御情報を生成することにより、消費電流に応じた複数のオン／オフ状態をデコーダに設定できるため、Ｄ／Ａ変換システムの消費電流を抑えることができるという効果を奏する。

また、請求項９にかかる発明によれば、制御手段は、前記Ｄ／Ａ変換器から出力される出力信号のうち、複数の電圧値を前記Ｄ／Ａ変換器の変換速度に基づいて選定し、当該選定された各電圧値に対応する各トランジスタのオン／オフ状態を示した出力制御情報を生成することにより、変換速度に応じた複数のオン／オフ状態をデコーダに設定できるため、Ｄ／Ａ変換システムの変換速度を向上させることができるという効果を奏する。

また、請求項１０にかかる発明によれば、制御手段は、出力制御情報を所定のタイミング毎に生成することにより、使用時の電源電圧や環境温度等の影響によりトランジスタの特性に変化が生じたような場合であっても、出力制御情報をデコーダに再設定することができるため、適切な出力信号を出力することができるという効果を奏する。

以下、図面を参照して本発明を実施するための最良の形態について詳細に説明する。ただし、発明の範囲は図示例に限定されないものとする。

［第１の実施形態］
まず、図１を参照して、本発明にかかるＤ／Ａ変換器１０の構成を説明する。
図１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）を用いて構成したＤ／Ａ変換器１０の回路図である。図１に示すように、Ｄ／Ａ変換器１０は、ｉ個（ｉは自然数）のＰＭＯＳ（P-channel Metal-Oxide Semiconductor）トランジスタＰ１〜Ｐｉが並列に接続されたトランジスタ群１１（以下、ＰＭＯＳトランジスタ群１１という）と、ｊ個（ｊは自然数）のＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタＮ１〜Ｎｊが並列に接続されたトランジスタ群１２（以下、ＮＭＯＳトランジスタ群１２という）と、を備え、これらトランジスタ群が電圧値ＶＤＤを印加する高電位給電点１３と低電位給電点１４（グランド）との間に多段に接続された状態で構成されている。

ＰＭＯＳトランジスタ群１１とＮＭＯＳトランジスタ群１２との間の接続位置には、電圧値Ｖｏｕｔの出力信号を出力する出力端１５が設けられている。また、トランジスタ群に含まれた各トランジスタのゲート端子Ｇは、外部から入力されるトランジスタのオン／オフを制御するゲート信号が各トランジスタに個別に入力可能な状態、即ち、互いに独立した状態で設けられている。このゲート端子Ｇに外部からデジタル信号であるゲート信号を入力することで、各トランジスタを個別にオン／オフ制御することが可能となっている。

図２−１、図２−２は、ＰＭＯＳトランジスタ群１１に含まれたトランジスタのうち何れかのトランジスタがオン状態で、且つＮＭＯＳトランジスタ群１２に含まれたトランジスタのうち何れかのトランジスタがオン状態である場合の等価回路を示した図である。

図２−１は、両トランジスタ群に含まれるトランジスタが、線形領域で動作している場合の等価回路を示している。ここで、抵抗ＲＰは、ＰＭＯＳトランジスタ群１１においてオン状態にあるトランジスタのソース−ドレイン間抵抗を示しており、抵抗ＲＮは、ＮＭＯＳトランジスタ群１２においてオン状態にあるトランジスタのソース−ドレイン間抵抗を示している。このとき出力端１５から出力される出力信号の電圧値（Ｖｏｕｔ）は、抵抗ＲＰ及びＲＮの抵抗分圧比により定まるため、Ｖｏｕｔ＝（ＲＮ／（ＲＰ＋ＲＮ））×ＶＤＤの関係式で表されることになる。

図２−２は、ＰＭＯＳトランジスタ群１１に含まれたトランジスタが飽和領域で、且つＮＭＯＳトランジスタ群１２に含まれたトランジスタが線形領域で動作している場合の等価回路を示している。これは例えば、ＰＭＯＳトランジスタ群１１に含まれたトランジスタのうち、一のトランジスタだけがオンとなり、ＮＭＯＳトランジスタ群１２に含まれる全てのトランジスタがオンとなった場合に起こり得る状態である。このとき出力端１５から出力される出力信号のＶｏｕｔは、上記した抵抗ＲＰ及びＲＮの抵抗分圧比と、飽和領域にあるトランジスタに流れるドレイン電流Ｉとの作用により、Ｖｏｕｔ＝（ＲＮ／（ＲＰ＋ＲＮ））×ＶＤＤ＋ＲＰ×（ＲＮ／（ＲＰ＋ＲＮ））×Ｉの関係式で表される。

また、ＰＭＯＳトランジスタ群１１に含まれたトランジスタのうち何れかがオンであり、且つＮＭＯＳトランジスタ群１２に含まれたトランジスタ全てがオフの場合には、Ｖｏｕｔの値はＶＤＤと等しくなる。さらに、ＰＭＯＳトランジスタ群１１に含まれたトランジスタ全てがオフであり、且つＮＭＯＳトランジスタ群１２に含まれたトランジスタのうち何れかがオンである場合には、Ｖｏｕｔの値は０となる。なお、ＰＭＯＳトランジスタ群１１及びＮＭＯＳトランジスタ群１２の全てのトランジスタがオフ状態にある場合には、Ｖｏｕｔの値は不定となるため、この状態で動作されることはないものとする。

このように、Ｄ／Ａ変換器１０の出力端１５から出力されるＶｏｕｔの値は、オン状態（又はオフ状態）とするトランジスタの組み合わせにより変化させることができる。即ち、外部から入力するゲート信号により、オン状態とするトランジスタの組み合わせを変えることで、Ｖｏｕｔとして出力されるアナログの出力電圧を変化させることができるようになっている。

上記の構成により、各トランジスタのオン／オフ状態の組み合わせにより取り得る出力信号のうち、使用時の状況下において適切な出力結果を得られるオン／オフ状態を各トランジスタに個別に設定できるため、Ｄ／Ａ変換器１０を構成するトランジスタの特性にばらつきがあるような場合であっても、適切な出力信号を出力できるという効果を奏する。

なお、各トランジスタ群に含まれるトランジスタの数（ｉ、ｊ）は、本実施形態に限定されず、１以上であれば特に問わないものとするが、トランジスタの数を増やすほど、オン／オフ状態とするトランジスタの組み合わせが増えるため、Ｖｏｕｔの取り得る値が増えることは言うまでもない。

また、Ｄ／Ａ変換器１０の態様は図１の例に限定されず、例えば、図３−１、図３−２に示す態様としてもよい。ここで、図３−１は、図１のグランドの代わりに、高電位給電点１３が印加する電圧「ＶＤＤ」よりも低い電圧「−ＶＤＤ」を印加する低電位給電点１４を設けた態様となっている。また、図３−２は、ＮＭＯＳトランジスタＮ４〜Ｎ６を並列に接続したＮＭＯＳトランジスタ群１６を、図１のＰＭＯＳトランジスタ群１１とＮＭＯＳトランジスタ群１２との間に接続した態様となっており、各トランジスタ群間の接続位置に、出力端１５１、１５２が設けられている。

以下、図４を参照して、上述したＤ／Ａ変換器１０を備えたＤ／Ａ変換システム１００について説明する。図４は、Ｄ／Ａ変換システム１００の構成を示したブロック図である。同図に示すように、本実施形態のＤ／Ａ変換システム１００は、Ｄ／Ａ変換器１０、Ａ／Ｄ変換器２０及び制御装置３０を備えている。

Ｄ／Ａ変換器１０は、上述した本発明にかかるＤ／Ａ変換器と同様のものであって、制御装置３０から入力されるゲート信号により、Ｄ／Ａ変換器１０に含まれた各トランジスタのオン／オフが個別に制御されるようになっている。また、Ｄ／Ａ変換器１０に含まれた各トランジスタのオン／オフの状態に応じた出力信号は、出力端１５から出力されるようになっている。

Ａ／Ｄ変換器２０は、Ｄ／Ａ変換器１０から出力されたアナログの出力信号（Ｖｏｕｔ）を取り込み、デジタル値へと変換した後、この変換したデジタル出力信号を制御装置３０に出力する。

制御装置３０は、外部からデジタル入力信号を受け付けると、Ｄ／Ａ変換器１０のトランジスタにゲート信号を個別に出力することで、Ｄ／Ａ変換器１０に含まれた各トランジスタのオン／オフ状態を個別に制御する。そして、制御装置３０は、Ａ／Ｄ変換器２０から入力されるデジタル信号の値と、外部から入力されたデジタル入力信号の値とを比較し、両値が同等となるまでＤ／Ａ変換器１０に含まれた各トランジスタのオン／オフ状態を変更するフィードバック制御を行う。

次に、以上のように構成されたＤ／Ａ変換システム１００の動作について説明する。図５は、制御装置３０が行う出力制御処理の手順を示すフローチャートである。

まず、制御装置３０は、外部からデジタル入力信号が入力されたか否かを判定し、デジタル入力信号が入力されたと判定すると（ステップＳ１１；Ｙｅｓ）、Ｄ／Ａ変換器１０に含まれたトランジスタに対して個別にゲート信号を出力することで、各トランジスタをオン／オフ制御し、所定の組み合わせに設定する（ステップＳ１２）。

次いで、制御装置３０は、Ａ／Ｄ変換器２０から入力されたデジタル出力信号の値と、外部から入力されたデジタル入力信号の値とを比較し（ステップＳ１３）、両値が一致するか否かを判定する（ステップＳ１４）。ここで、両値が一致しないと判定した場合（ステップＳ１４；Ｎｏ）、制御装置３０は、ステップＳ１２の処理へと再び戻り、Ｄ／Ａ変換器１０に含まれた各トランジスタを前回とは異なる組み合わせでオン／オフ制御する。

一方、ステップＳ１４において、両値が一致すると判定した場合には（ステップＳ１４；Ｙｅｓ）、Ｄ／Ａ変換器１０の各トランジスタに設定された現在のオン／オフ状態が維持され、本処理は終了する。

このように、本実施形態のＤ／Ａ変換システム１００によれば、各トランジスタのオン／オフ状態の組み合わせにより取り得る出力信号のうち、使用時の状況下において適切な出力結果を得られるオン／オフ状態を各トランジスタに個別に設定できるため、Ｄ／Ａ変換器１０を構成するトランジスタの特性にばらつきがあるような場合であっても、適切な出力信号を出力できるという効果を奏する。

なお、本実施形態では、制御装置３０は、Ａ／Ｄ変換器２０を介して、Ｄ／Ａ変換器１０の出力信号を取得する態様としたが、これに限らず、Ｄ／Ａ変換器１０からアナログの出力信号を直接取得する態様としてもよい。

［第２の実施形態］
次に、本発明にかかるＤ／Ａ変換システム１００の第２の実施形態について、図６及び図７を参照して説明する。なお、上述した第１の実施形態と同一の構成要素については、同一の符号を用い、それらの説明は適宜省略する。

図６は、本実施形態のＤ／Ａ変換システム１００の構成を示したブロック図である。同図に示すように、Ｄ／Ａ変換システム１００は、Ｄ／Ａ変換器１０、Ａ／Ｄ変換器２０、制御装置４０及び記憶装置５０を備えている。

制御装置４０は、外部からデジタル入力信号を受け付けると、記憶装置５０に予め記憶された後述する出力制御情報５１を参照し、入力されたデジタル入力信号の値に対応するＤ／Ａ変換器１０に含まれた各トランジスタのオン／オフ状態を示した設定情報を読み出す。そして、制御装置４０は、読み出した設定情報に対応するゲート信号をＤ／Ａ変換器１０に含まれたトランジスタに個別に出力する。

記憶装置５０は、ハードディスク等の不揮発性の記憶媒体で構成され、出力制御情報５１を予め記憶している。この出力制御情報５１には、Ｄ／Ａ変換器１０に含まれた各トランジスタのオン／オフ状態の組み合わせを示した設定情報と、各オン／オフ状態の設定時において、Ｄ／Ａ変換器１０から出力される出力信号の電圧値（Ｖｏｕｔ）と、が対応付けて登録されており、制御装置４０から読み出し（Ｒｅａｄ）及び書き込み（Ｗｒｉｔｅ）可能な状態で管理されている。

なお、本実施形態では、Ｄ／Ａ変換器１０の動作時（Ｄ／Ａ変換時）において、Ａ／Ｄ変換器２０は動作しないものとするが、これに限らず、上述した第１の実施形態と同様、Ａ／Ｄ変換器２０から出力されるデジタル出力信号の値に基づいて、フィードバック制御を行う態様としてもよい。

次に、以上のように構成されたＤ／Ａ変換システム１００の動作について説明する。図７は、制御装置４０が行う出力制御処理の手順を示すフローチャートである。

まず、制御装置４０は、外部からデジタル入力信号が入力されたか否かを判定し、デジタル入力信号が入力されたと判定すると（ステップＳ２１；Ｙｅｓ）、記憶装置５０に記憶された出力制御情報５１を参照し、デジタル入力信号の値に対応する設定情報を出力制御情報５１から読み出す（ステップＳ２２）。

次いで、制御装置４０は、ステップＳ２２で読み出した設定情報で示されたオン／オフ状態を実現させるゲート信号を、Ｄ／Ａ変換器１０の該当するトランジスタに個別に出力し（ステップＳ２３）、本処理は終了する。

このように、本実施形態のＤ／Ａ変換システム１００によれば、外部から指示される電圧値に応じた設定情報を出力制御情報から読み出し、各トランジスタに設定することができるため、外部から指示される電圧値に応じた出力信号を効率よく出力することができるという効果を奏する。

なお、本実施形態では、記憶装置５０を制御装置４０とは別体とした構成を例示したが、これに限らず、制御装置４０と記憶装置５０とを一体的に構成する態様としてもよい。また、出力制御情報をインターネット等のネットワークに接続されたコンピュータ上に格納し、制御装置４０が、このコンピュータからネットワーク経由でダウンロードする態様としてもよい。

［第３の実施形態］
次に、本発明にかかるＤ／Ａ変換システム１００の第３の実施形態について、図８〜図１２を参照して説明する。なお、上述した第１の実施形態と同一の構成要素については、同一の符号を用い、それらの説明は適宜省略する。

図８は、本実施形態のＤ／Ａ変換システム１００の構成を示したブロック図である。同図に示すように、Ｄ／Ａ変換システム１００は、Ｄ／Ａ変換器１０、Ａ／Ｄ変換器２０、制御装置６０及びデコーダ７０を備えている。

制御装置６０は、Ｄ／Ａ変換器１０に含まれた各トランジスタの全てのオン／オフ状態の組み合わせを示した設定情報と、各オン／オフ状態の設定時にＤ／Ａ変換器１０から出力される出力信号の電圧値（Ｖｏｕｔ）と、を取得し、図示しない記憶手段（例えば、図６の記憶装置５０）に記憶させる。そして、制御装置６０は、各オン／オフ状態の設定時においてＤ／Ａ変換器の出力端から出力される出力信号のうち、所定の電圧値（Ｖｏｕｔ）に対応する設定情報を出力制御情報として生成し、デコーダ７０に出力する。

デコーダ７０は、外部から入力されるｎビット（ｎは自然数）のデジタル入力信号を、当該デジタル入力信号の値に対応するｍビット（ｍは自然数で、ｎ≦ｍ且つ２＾ｍ≦Ｄ／Ａ変換器に含まれた全トランジスタ数）のデジタル信号に変換し、このｍビットのデジタル信号をゲート信号としてＤ／Ａ変換器１０に出力する。

ここで、ｍビットの値は、制御装置６０から入力された出力制御情報に基づいて設定されており、具体的には、出力制御情報で指示されたオン／オフ状態を指示するよう、ｍビットを構成する各ビットが構成される。

以下、図９を参照して、図８に示したデコーダ７０とＤ／Ａ変換器１０との関係について説明する。Ｄ／Ａ変換器１０は、上述した第１の実施形態と同様の構成を有しており、３個のＰＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ３）と、３個のＮＭＯＳトランジスタ（Ｎ１、Ｎ２、Ｎ３）との計６個のトランジスタで構成されている。デコーダ７０からの出力は６個あり、このデコーダ７０の出力端は各トランジスタのゲート端子夫々に接続されている。ここで、Ｄ／Ａ変換器１０に含まれる各トランジスタは、ゲート端子から入力されるｍビットのゲート信号の値に応じ、自己のトランジスタをオン状態とするかオフ状態とするか設定するようになっている。つまり、デコーダ７０から出力されるゲート信号により、各トランジスタを個別にオン／オフ制御できるようになっている。なお、デコーダ７０から出力されるｍビットのゲート信号を、オン状態（又はオフ状態）とするトランジスタに個別に入力させる態様としてもよい。

図９で示したＤ／Ａ変換器１０の設定の数（オン状態にするトランジスタの組み合わせの数）は、出力信号の電圧が電源電圧（ＶＤＤ）、ゼロ、不定となる組み合わせを除くと４９通り存在する。一方、外部からデコーダ７０への入力には、３ビットのデジタル信号（ｂ０、ｂ１、ｂ２）が与えられているので、外部からは８通りの信号が入力されることになる。そのため、実際のＤ／Ａ変換器１０の変換動作時に使用されるのは、４９通り存在する設定のうち、外部から入力される信号数に応じた８通りの設定だけである。即ち、図９におけるデコーダ７０の役割とは、外部からのデジタル信号を、制御装置６０により選定された８通りの設定に変更することである。

次に、図１０〜図１２を参照して、制御装置６０により生成される出力制御情報について説明する。図１０は、図９の構成のＤ／Ａ変換器１０において、４９通り全ての設定と、その設定時にＤ／Ａ変換器１０から出力される出力信号の電圧値（出力電圧）と、の関係を示したグラフである。ここで、横軸はオン状態にあるトランジスタを、縦軸は出力電圧を夫々示しており、出力電圧が昇順となるよう配列されている。以下、図１０のグラフから選定する８つの設定を、設定０、設定１、…、設定７と呼ぶこととし、各設定時の出力電圧を夫々、Ｖ０、Ｖ１、…、Ｖ７と呼ぶ。ただし、Ｖ０≦Ｖ１≦…≦７であるものとする。

図１０のグラフにおいて、出力電圧のダイナミックレンジを最大（最大レンジ）とするには、設定０にグラフ左端の設定（トランジスタＮ１、Ｎ２、Ｎ３、Ｐ１がオン）を、設定７にグラフ右端の設定（トランジスタＮ１、Ｐ１、Ｐ２、Ｐ３がオン）を選定する。また、設定１には、Ｖ１＝１／７×（Ｖ７−Ｖ０）の電圧値に最も近い値が得られる設定を選定し、設定２には、Ｖ２＝２／７×（Ｖ７−Ｖ０）の電圧値に最も近い値が得られる設定を選定する。設定３〜６についても、設定１及び設定２と同様にして選定する。このように、出力電圧のダイナミックレンジに基づいて、当該ダイナミックレンジを複数に分割した各電圧値に対応する各トランジスタのオン／オフ状態を示した、出力制御情報を生成することにより、Ｄ／Ａ変換器１０から出力される出力信号のダイナミックレンジに応じた複数のオン／オフ状態をデコーダ７０に設定できるため、広いダイナミックレンジを確保したＤ／Ａ変換システム１００を構成できるという効果を奏する。

上記選定された８通りの設定を、図１１のグラフに示す。ダイナミックレンジを最大にとりつつ、ＤＮＬ特性も良好なＤ／Ａ変換ができることがわかる。ここで、ＤＮＬ特性をさらに向上させるには、上述したように設定０〜設定７を仮決めした後、ΔＶ１０＝Ｖ１
−Ｖ０、ΔＶ２１＝Ｖ２−Ｖ１、…、ΔＶ７６＝Ｖ７−Ｖ６を夫々算出する。これら７個
のΔＶのばらつきが、所定の範囲内に収まっていれば、設定０〜７をそのときの設定で決
定する。また、ΔＶのばらつきが、所定の範囲内に収まらない場合には、設定０を図１０
のグラフで一つ右側の設定に変更し（又は設定７を図７のグラフの一つ左側の設定に変更し）、且つ設定１〜６を上述と同様の方法で選定しなおす。そして、ΔＶを再度算出し、
そのばらつきが所定の範囲内に収まるか否かを判定し、所定の範囲内に収まらない場合、この動作を繰り返すことで、ＤＮＬ特性について最適化した出力制御情報を生成することができる。

図１２のグラフは、ＤＮＬ特性について最適化された８通りの設定を示している。図１２に示すとおり、各設定によりＤ／Ａ変換器１０から出力される出力電圧値を結ぶ線分は、略直線上となっており、優れたＤＮＬ特性を示すＤ／Ａ変換ができることがわかる。このように、Ｄ／Ａ変換器１０から出力される出力信号のうち、ＤＮＬが所定値以下となる複数の電圧値を選定し、当該選定された各電圧値に対応する各トランジスタのオン／オフ状態を示した出力制御情報を生成することにより、ＤＮＬ特性に優れたトランジスタのオン／オフ状態をデコーダ７０に設定できるため、ＤＮＬ特性に優れたＤ／Ａ変換システムを構成できるという効果を奏する。

なお、制御装置６０が出力地制御情報を生成するタイミングは、特に問わず、常時又は所定の間隔毎に行われるものとする。例えば、Ｄ／Ａ変換器１０の使用時に環境温度が変化した場合に、各設定時におけるＤ／Ａ変換器１０の出力電圧を再取得し、出力制御情報をデコーダ７０に出力する態様としてもよい。これにより、使用時の電源電圧や環境温度等の影響によりトランジスタの特性に変化が生じたような場合であっても、出力制御情報をデコーダに再設定することができるため、適切な出力信号を得ることができるという効果を奏する。

［第４の実施形態］
次に、本発明にかかるＤ／Ａ変換システム１００の第４の実施形態について、図１３及び図１４を参照して説明する。なお、上述した第１の実施形態、第３の実施形態と同一の構成要素については、同一の符号を用い、それらの説明は適宜省略する。

図１３は、本実施形態のＤ／Ａ変換システム１００の構成を示したブロック図である。同図に示すように、Ｄ／Ａ変換システム１００は、Ｄ／Ａ変換器１０、Ａ／Ｄ変換器２０、制御装置８０及びデコーダ７０を備えている。

制御装置８０は、Ｄ／Ａ変換器１０に含まれた各トランジスタの全てのオン／オフ状態の組み合わせを示した設定情報と、各オン／オフ状態の設定時においてＤ／Ａ変換器１０から出力される出力信号の値と、図示しない電流計等により取得される各オン／オフ状態の設定時におけるＤ／Ａ変換器１０の消費電流の値と、を取得し、図示しない記憶手段（例えば、図６の記憶装置５０）に記憶させる。そして、制御装置８０は、各オン／オフ状態の設定時においてＤ／Ａ変換器の出力端から出力される出力信号のうち、所定の電圧値（Ｖｏｕｔ）に対応する設定情報を出力制御情報として生成し、デコーダ７０に出力する。

次に、図１４を参照して、制御装置６０により生成される出力制御情報について説明する。図１４は、図９の構成のＤ／Ａ変換器１０において、４９通り全ての設定と、その設定時にＤ／Ａ変換器１０から出力される出力信号の電圧値（出力電圧）と、その設定時にＤ／Ａ変換器１０にかかる消費電流の値と、の関係を示したグラフである。ここで、横軸はオン状態にあるトランジスタを、縦軸は出力電圧を夫々示しており、出力電圧が昇順となるよう配列されている。

図１４のグラフから分かるように、Ｄ／Ａ変換器１０からの出力電圧がほぼ同じであっても、設定の違いによりＤ／Ａ変換器１０にかかる消費電流に差が生じることがある（例えば、グラフ中央付近参照）。このような場合、制御装置６０は、各設定の中からＤ／Ａ変換器の消費電流がより小なる組み合わせを選定し、出力制御情報を生成することで、Ｄ／Ａ変換にかかる消費電流を抑えることができる。このように、Ｄ／Ａ変換器１０から出力される出力信号のうち、複数の電圧値をＤ／Ａ変換器１０の消費電流に基づいて選定し、当該選定された各電圧値に対応する各トランジスタのオン／オフ状態を示した出力制御情報を生成することにより、消費電流に応じた複数のオン／オフ状態をデコーダ７０に設定できるため、Ｄ／Ａ変換システム１００の消費電流を抑えることができるという効果を奏する。

ここで、Ｄ／Ａ変換にかかる消費電流が大きいということは、トランジスタのソース−ドレイン間に存在する抵抗値が小さいということであるため、消費電力が小なる設定と比較し、Ｄ／Ａ変換にかかる時定数が小さく、変換速度が速いこと意味する。そのため、トランジスタの設定により出力電圧は同等であるが、消費電流に差があるような場合、制御装置６０は、各設定の中からＤ／Ａ変換器の消費電流がより大なる組み合わせを選定し、出力制御情報を生成することで、Ｄ／Ａ変換にかかる変換速度をより高速化することができる。このように、Ｄ／Ａ変換器１０から出力される出力信号のうち、複数の電圧値をＤ／Ａ変換器１０の変換速度に基づいて選定し、当該選定された各電圧値に対応する各トランジスタのオン／オフ状態を示した出力制御情報を生成することにより、変換速度に応じた複数のオン／オフ状態をデコーダ７０に設定できるため、Ｄ／Ａ変換システム１００の変換速度を向上させることができるという効果を奏する。

なお、制御装置６０が出力制御情報を生成するタイミングは、特に問わず、常時又は所定の間隔毎に行われるものとする。例えば、携帯機器にＤ／Ａ変換システム１００を組み込んだ場合、機器内臓のバッテリーで駆動している間はＤ／Ａ変換器１０の消費電流を抑えるような出力制御情報を生成し、機器外部から電源が供給されて駆動している間はＤ／Ａ変換器１０の変換速度を速くするような出力制御情報を生成する態様としてもよい。これにより、使用時の電源電圧や環境温度等の影響によりトランジスタの特性に変化が生じたような場合であっても、出力制御情報をデコーダに再設定することができるため、適切な出力信号を得ることができるという効果を奏する。

上記実施形態における画像形成装置の細部構成及び詳細動作に関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。

以上のように、本発明にかかるＤ／Ａ変換器及びＤ／Ａ変換システムは、集積回路内に構成する場合に適している。

本発明にかかるＤ／Ａ変換器の回路図である。 Ｄ／Ａ変換器の等価回路を示す図である。 Ｄ／Ａ変換器の等価回路を示す図である。 Ｄ／Ａ変換器の他の構成を示す回路図である。 Ｄ／Ａ変換器の他の構成を示す回路図である。 第１の実施形態にかかるＤ／Ａ変換システムの構成を示すブロック図である。 第１の実施形態の出力制御処理の手順を示すフローチャートである。 第２の実施形態にかかるＤ／Ａ変換システムの構成を示すブロック図である。 第２の実施形態の出力制御処理の手順を示すフローチャートである。 第３の実施形態にかかるＤ／Ａ変換システムの構成を示すブロック図である。 第３の実施形態におけるデコーダとＤ／Ａ変換器との関係について説明するための図である。 図９の構成のＤ／Ａ変換器における、各トランジスタのオン／オフ状態の設定と、各設定時にＤ／Ａ変換器から出力される出力電圧と、の関係を示したグラフである。 図１０のグラフにおいて、出力電圧の最大レンジに基づいて設定された８個のトランジスタのオン／オフ状態と、各設定時にＤ／Ａ変換器から出力される出力電圧と、の関係を示したグラフである。 図１０のグラフにおいて、ＤＮＬ特性に基づいて設定された８個のトランジスタのオン／オフ状態と、各設定時にＤ／Ａ変換器から出力される出力電圧と、の関係を示したグラフである。 第４の実施形態にかかるＤ／Ａ変換システムの構成を示すブロック図である。 図９の構成のＤ／Ａ変換器における、各トランジスタのオン／オフ状態の設定と、各設定時にＤ／Ａ変換器から出力される出力電圧と、各設定時のＤ／Ａ変換器の消費電流と、の関係を示したグラフである。

符号の説明

１０ Ｄ／Ａ変換器
１１ ＰＭＯＳトランジスタ群
１２ ＮＭＯＳトランジスタ群
１３ 高電位給電点
１４ 低電位給電点
１５ 出力端
２０ Ａ／Ｄ変換器
３０ 制御装置
４０ 制御装置
５０ 記憶装置
５１ 出力制御情報
６０ 制御装置
７０ デコーダ
８０ 制御装置
１００ Ｄ／Ａ変換システム

Claims (10)

1. デジタルの入力信号を当該入力信号に対応したアナログの出力信号に変換するＤ／Ａ変換器であって、
   高電位給電点と低電位給電点との間に多段に接続され、１又は複数のトランジスタが並列に接続されてなるトランジスタ群と、
   前記トランジスタ群間の接続位置に設けられ、前記各トランジスタのオン／オフを制御するゲート信号が各トランジスタのゲート端子に個別に入力されることで生じる前記出力信号を出力する出力端と、
   を備えたことを特徴とするＤ／Ａ変換器。
2. 前記トランジスタ群に含まれる各トランジスタのゲート端子は、互いに独立した状態で設けられていることを特徴とする請求項１に記載のＤ／Ａ変換器。
3. 高電位給電点と低電位給電点との間に多段に接続された１又は複数のトランジスタが並列に接続されてなるトランジスタ群と、前記トランジスタ群間の接続位置に設けられ、前記各トランジスタのオン／オフを制御するゲート信号が各トランジスタのゲート端子に個別に入力されることで生じる前記出力信号を出力する出力端と、を備えるＤ／Ａ変換器と、
   前記Ｄ／Ａ変換器の出力端から出力された出力信号の電圧値に基づいて、外部からの入力信号に対応するゲート信号を前記Ｄ／Ａ変換器に含まれたトランジスタに個別に出力する制御手段と、
   を備えたことを特徴とするＤ／Ａ変換システム。
4. 前記トランジスタのオン／オフ状態の組み合わせを示した設定情報と、各オン／オフ状態に応じて前記Ｄ／Ａ変換器から出力される出力信号の電圧値と、を対応付けた出力制御情報を記憶する記憶手段を備え、
   前記制御手段は、前記記憶手段に記憶された出力制御情報に基づいて、外部からの入力信号に対応するゲート信号を前記Ｄ／Ａ変換器に含まれたトランジスタに出力することを特徴とする請求項３に記載のＤ／Ａ変換システム。
5. 高電位給電点と低電位給電点との間に多段に接続された１又は複数のトランジスタが並列に接続されてなるトランジスタ群と、前記トランジスタ群間の接続位置に設けられ、前記各トランジスタのオン／オフを制御するゲート信号が各トランジスタのゲート端子に個別に入力されることで生じる前記出力信号を出力する出力端と、を備えるＤ／Ａ変換器と、
   前記Ｄ／Ａ変換器の出力端から出力される出力信号の電圧値のうち、所定の電圧値に対応する各トランジスタのオン／オフ状態の組み合わせを示した出力制御情報を生成する制御手段と、
   前記生成された出力制御情報に基づいて、外部からの入力信号に対応するゲート信号を前記Ｄ／Ａ変換器に含まれたトランジスタに出力するデコーダと、
   を備えたことを特徴とするＤ／Ａ変換システム。
6. 前記制御手段は、前記Ｄ／Ａ変換器から出力される出力信号のダイナミックレンジに基づいて、当該ダイナミックレンジを複数に分割した各電圧値に対応する前記出力制御情報を生成することを特徴とする請求項５に記載のＤ／Ａ変換システム。
7. 前記制御手段は、前記Ｄ／Ａ変換器から出力される出力信号のうち、微分非直線性誤差が所定値以下となる複数の電圧値を選定し、当該選定された各電圧値に対応する前記出力制御情報を生成することを特徴とする請求項５に記載のＤ／Ａ変換システム。
8. 前記制御手段は、前記Ｄ／Ａ変換器から出力される出力信号のうち、複数の電圧値を前記Ｄ／Ａ変換器の消費電流に基づいて選定し、当該選定された各電圧値に対応する前記出力制御情報を生成することを特徴とする請求項５に記載のＤ／Ａ変換システム。
9. 前記制御手段は、前記Ｄ／Ａ変換器から出力される出力信号のうち、複数の電圧値を前記Ｄ／Ａ変換器の変換速度に基づいて選定し、当該選定された各電圧値に対応する前記出力制御情報を生成することを特徴とする請求項５に記載のＤ／Ａ変換システム。
10. 前記制御手段は、前記出力制御情報を所定のタイミング毎に生成することを特徴とする請求項５〜９の何れか一項に記載のＤ／Ａ変換システム。

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