JP2008067145A - デコーダ回路並びにそれを用いた表示装置用駆動回路及び表示装置 - Google Patents

デコーダ回路並びにそれを用いた表示装置用駆動回路及び表示装置 Download PDF

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Abstract

【課題】デコーダ回路から出力される階調電圧が所定の電圧レベルに収束するまでの過渡期における階調間電圧差のずれを縮小するとともに、階調間電圧差が所定の電圧差に収束するまでに要する時間を短縮する。
【解決手段】デコーダ回路１３３が有するオペアンプ１３７は、４つの入力差動対を有し、電圧レベルの異なる２つの電圧ＶＤ１及びＶＤ２を入力して演算を行うことにより、ＶＤ１及びＶＤ２を補間する電圧を出力可能である。選択回路１３６は、デジタル画像データＤｋに基づいて、４つの入力差動対の各々に対する入力電圧をＶＤ１及びＶＤ２から選択する。選択回路２３６及びダミー負荷２３７は、ＶＤ１及びＶＤ２の電圧レベルが変更された場合における４つの入力差動対に対する入力電圧の過渡的な変化特性が、選択回路１３６による入力差動対への入力電圧の選択状態の違いよって変動することを抑制する。
【選択図】図４

Description

本発明は、液晶表示パネルの駆動回路等に用いられるデコーダ回路に関する。特に、入力されるデジタルデータの全階調数より少ない数の基準電圧を補間した電圧をオペアンプにより生成することによって、デジタルデータの全階調数に相当する数の電圧を選択的に出力可能なデコーダ回路に関する。
液晶表示パネルの駆動装置に用いられるデコーダ回路は、外部から入力されたデジタル画像データをアナログ信号に変換して液晶表示パネルの信号線に伝達する。このようなデコーダ回路は、例えば、デコーダ回路に入力されるデジタルデータが１０ビットである場合、２１０（＝１０２４）通りの電圧レベルの出力信号を生成可能である必要がある。
従来のデコーダ回路の一般的な構成は、ラダー抵抗によって高位基準電圧と低位基準電圧との間を分圧して生成された複数の基準電圧の中から、入力されたデジタルデータに対応する基準電圧を選択し、選択した基準電圧をバッファ・アンプ（電圧フォロワ）を介して液晶表示パネルの信号線に伝達するものである。しかしながら、液晶表示装置の多階調化及び高精細化の進展に伴い、入力されるデジタルデータの全階調数に相当する数の基準電圧をラダー抵抗によって生成する構成は、デコーダ回路及びこれを用いた駆動回路の回路規模が増大するという問題がある。
このため、デジタルデータの全階調数より少ない数の基準電圧をラダー抵抗によって生成し、オペアンプによって基準電圧の間を補間することで不足する電圧を生成するデコーダ回路が提案されている（例えば特許文献１を参照）。このようなデコーダ回路の構成の一例を図１０に示す。
図１０に示すデコーダ回路７３３は、１０ビットの画像データＤＫを入力し、入力された画像データＤＫに対応する出力電圧を１０２４通りの電圧レベルから選択するものである。デコーダ回路７３３は、図示していない基準電圧発生回路により抵抗分圧によって生成された２８＋１（＝２５７）階調の基準電圧ＶＲ０〜ＶＲ２５６を入力し、これらの基準電圧の間をオペアンプ１３７によって補間することで２１０（＝１０２４）通りの出力電圧を生成することができる。なお、以下の説明では、基準電圧ＶＲ０を電圧レベル最小の基準電圧とし、添え字の数字が大きくなるにつれて電圧レベルが上昇するものとし、基準電圧ＶＲ２５６を電圧レベル最大の基準電圧とする。
図１０において、Ｄ／Ａコンバータ（ＤＡＣ）１３４は、画像データＤＫの上位８ビット（ｂｉｔ９〜ｂｉｔ２）及び２５７通りの基準電圧を入力し、画像データＤＫの上位８ビットに従って２５７通りの基準電圧の中から１つの電圧を選択して出力する。ＤＡＣ１３５も、ＤＡＣ１３４と同様に、画像データＤＫの上位８ビットに従って、２５７通りの基準電圧の中から１つの電圧を選択して出力する。なお、ＤＡＣ１３４及び１３５のデコード論理は、電圧レベルが互いに隣接する２つの基準電圧、例えば、ＶＲ０及びＶＲ１が選択されるよう設定されている。
ＤＡＣ１３４及び１３５の出力電圧ＶＤ１及びＶＤ２は、選択回路１３６に入力される。選択回路１３６は、後述するオペアンプ１３７の４つの入力端子に対する入力電圧をＶＤ１及びＶＤ２から選択するための回路である。選択回路１３６は、６個のスイッチＳＷ１〜ＳＷ６を有しており、これらのスイッチＳＷ１〜ＳＷ６のＯＮ／ＯＦＦは、画像データＤＫの下位２ビットに従って決定される。なお、スイッチＳＷ１とＳＷ４は相補的な動作、つまり、一方がＯＮ状態のときもう一方がＯＦＦ状態となる関係にある。このような動作によって、入力端子ＶＩＮ１への入力電圧がＶＤ１及びＶＤ２のいずれかに決定される。同様に、スイッチＳＷ２とＳＷ５の相補的な動作によって、入力端子ＶＩＮ２への入力電圧がＶＤ１及びＶＤ２のいずれかに決定される。さらに、スイッチＳＷ３とＳＷ６の相補的な動作によって、入力端子ＶＩＮ３への入力電圧がＶＤ１及びＶＤ２のいずれかに決定される。
オペアンプ１３７は、４つの入力差動対を有するオペアンプである。オペアンプ１３７は、出力端子と反転入力端子とを接続する負帰還配線を備えており電圧フォロワとして動作する。なお、オペアンプ１３７の４つの非反転入力端子のうちの２つ端子間はショートされており、これら２つの端子には共通の信号が入力される。このような構成により、オペアンプ１３７は、入力端子ＶＩＮ１〜ＶＩＮ３に入力される電圧の組合せに応じて、互いに隣接する２つの基準電圧ＶＲｉ及びＶＲｉ＋１並びにＶＲｉ及びＶＲｉ＋１の間を線形補間して得られる３つの補間電圧のうちから選択された出力電圧ＶＳｋを出力する。オペアンプ１３７の出力電圧ＶＳＫは、以下の（１）式により表される。
ＶＳＫ＝（ＶＩＮ１+ＶＩＮ２＋２×ＶＩＮ３）／４・・・（１）
デコーダ回路７３３に入力される２５７通りの基準電圧ＶＲ０〜ＶＲ２５６と、これらの基準電圧から生成される出力電圧ＶＳＫの関係を図１１のテーブルに示す。一例として、画像データＤＫの階調が０、つまり、画像データＤＫが"００００００００００"である場合を考える。この場合は、ＤＡＣ１３４によってＶＲ０が選択され、ＤＡＣ１３５によってＶＲ１が選択される。また、選択回路１３６によってＶＩＮ１〜ＶＩＮ３には全てＶＤ１が選択される。これにより、オペアンプ１３７の出力電圧ＶＳｋは、（ＶＲ０＋ＶＲ０＋２ＶＲ０）／４＝ＶＲ０となる。
また、画像データＤＫの階調が１、つまり、画像データＤＫが"０００００００００１"である場合は、ＤＡＣ１３４によってＶＲ０が選択され、ＤＡＣ１３５によってＶＲ１が選択される。また、選択回路１３６によってＶＩＮ１及びＶＩＮ３にはＶＤ１が選択され、ＶＩＮ２にはＶＤ２が選択される。これにより、オペアンプ１３７の出力電圧ＶＳｋは、（３ＶＲ０＋ＶＲ1）／４となる。
特開２００２−４３９４４号公報
図１０に示したような、オペアンプによる補間電圧の生成を行う従来のデコーダ回路は、入力される画像データＤＫの階調が同一の基準電圧の組み合わせによって生成可能な範囲を超えて変化した際に、デコーダ回路から出力される階調電圧が所定の電圧レベルに収束するまでの過渡期における電圧変化特性が、階調電圧の電圧レベルによって大きく異なる性質を有する。例えば、図１０のデコーダ回路７３３の場合、ＤＡＣ１３４及びＤＡＣ１３５の出力に接続される入力差動対の選択状態に依存して、デコーダ回路から出力される階調電圧が所定の電圧レベルに収束するまでの過渡期における電圧変化特性が変動する。
このため、従来のデコーダ回路は、デコーダ回路から出力される階調電圧が所定の電圧レベルに収束するまでの過渡期において、隣接する階調間の電圧差（以下、隣接階調間電圧差と呼ぶ）の所定の電圧差からのずれが大きいという問題がある。そのため、デコーダ回路から出力される階調電圧が所定の電圧レベルに収束するまでの時間が長いという問題がある。以下では、従来のデコーダ回路が有するこれらの問題点について、図１２及び１３を参照して説明する。
図１０に示したデコーダ回路７３３は、出力する電圧レベルによってＤＡＣ１３４及びＤＡＣ１３５の出力に接続されるオペアンプ１３７の入力差動対の数が変動する。具体例を示すと、画像データがある階調ｋ（例えば階調０）であるとき、ＤＡＣ１３４の出力には、オペアンプ１３７が有する４つの入力差動対が接続され、ＤＡＣ１３５の出力には入力差動対が接続されない。次に、画像データが階調ｎ＋１（例えば階調１）であるとき、ＤＡＣ１３４の出力に３つの入力差動対が接続され、ＤＡＣ１３５の出力に１つの入力差動対が接続される。続いて、画像データが階調ｎ＋２（例えば階調２）であるとき、ＤＡＣ１３４の出力に２つの入力差動対が接続され、ＤＡＣ１３５の出力に２つの入力差動対が接続される。また、画像データが階調ｋ＋３（例えば階調３）であるとき、ＤＡＣ１３４の出力に１つの入力差動対が接続され、ＤＡＣ１３５の出力に３つの入力差動対が接続される。さらに、画像データが階調ｋ＋４（例えば階調４）であるとき、ＤＡＣ１３４の出力には入力差動対が接続されず、ＤＡＣ１３５の出力に４つの入力差動対が接続される。
このように、デコーダ回路７３３は、出力する電圧レベルによってＤＡＣ１３４及びＤＡＣ１３５の出力に接続される入力差動対の数が変動する。つまり、デコーダ回路７３３によって選択される電圧レベル（階調）によって、ＤＡＣ１３４及び１３５の負荷容量が異なる。したがって、ＤＡＣ１３４及びＤＡＣ１３５の出力に接続される入力差動対の組合せの違いによって、ＤＡＣ１３４又は１３５によって選択される基準電圧が変化した際のＶＤ１及びＶＤ２の電圧変化特性に大きな差異が生じることになる。このため、ＤＡＣ１３４又は１３５によって選択される基準電圧が変化した際のオペアンプ１３７出力の電圧変化特性も、ＤＡＣ１３４及びＤＡＣ１３５の出力に接続される入力差動対の組合せの違いによって異なった特性となる。
図１２は、従来のデコーダ回路７３３が有するオペアンプ１３７に対する入力信号ＶＤ１及びＶＤ２並びにオペアンプ１３７の出力信号の信号波形の一例を示すグラフである。具体的には、ＤＡＣ１３４又は１３５によって選択される基準電圧が変化することにより、ＶＤ１及びＶＤ２がある電圧Ａ近傍から別の電圧Ｂ近傍に遷移する際の波形変化を示している。
図１２において、ＶＤ１(ｎ＋１)は階調ｎ＋１のときのＤＡＣ１３４の出力波形であり、ＶＤ２(ｎ＋１)は階調ｎ＋１のときのＤＡＣ１３５の出力波形である。なお、ＤＡＣ１３４により選択された基準電圧に比べてＤＡＣ１３５により選択された基準電圧の電圧レベルが高く、出力電圧が収束した状態ではＶＤ１(ｎ＋１)＜ＶＤ２(ｎ＋１)である。また、階調ｎ＋１のときは、ＤＡＣ１３４の出力に３つの入力差動対が接続され、ＤＡＣ１３５の出力に１つの入力差動対が接続されているとする。この場合は、負荷容量の小さいＤＡＣ１３５の出力ＶＤ２(ｎ＋１)がＤＡＣ１３４の出力ＶＤ１(ｎ＋１)に比べて速やかに所定の電圧レベル（電圧Ｂ近傍）に収束する。このため、電圧レベルが収束するまでの過渡期においてＶＤ１(ｎ＋１)とＶＤ２(ｎ＋１)の電圧レベルが逆転（ＶＤ１(ｎ＋１)＞ＶＤ２(ｎ＋１)）し、その電圧差も大きくなる。
一方、図１２において、ＶＤ１(ｎ＋２)は階調ｎ＋２のときのＤＡＣ１３４の出力波形であり、ＶＤ２(ｎ＋２)は階調ｎ＋２のときのＤＡＣ１３５の出力波形である。階調ｎ＋２のときは、ＤＡＣ１３４の出力に２つの入力差動対が接続され、ＤＡＣ１３５の出力に２つの入力差動対が接続されているとする。この場合は、ＤＡＣ１３４及びＤＡＣ１３５の出力に接続される負荷容量が同等であるため、ＶＤ１(ｎ＋２)とＶＤ２(ｎ＋２)の収束速度はほぼ等しく、先に示した階調ｎ＋１の場合のＶＤ１(ｎ＋１)の収束速度とＶＤ２(ｎ＋１)の収束速度の中間となる。
このように、オペアンプ１３７への入力信号であるＶＤ１及びＶＤ２の電圧変化特性に差異が生じる結果、図１２に示すように、オペアンプ１３７出力の電圧変化特性も階調ｎ＋１のときの出力ＶＳｋ (ｎ＋１)と階調ｎ＋２のときの出力ＶＳｋ (ｎ＋２)で差異が生じる。図１３は、図１２に示したＶＳｋ (ｎ＋１)及びＶＳｋ (ｎ＋２)によって液晶表示パネル（パネル負荷）を駆動する際の隣接階調間電圧差を示したものである。図１３において、隣接階調間電圧差は、電圧Ｃから電圧Ｄに遷移するが、隣接階調間電圧差が所定の電圧差（電圧Ｄ）へ収束するまでに要する時間が長く、過渡期における隣接階調間電圧差と所定の電圧差（電圧Ｄ）とのずれも大きい。これらの現象は、パネル負荷遠端において特に顕著である。
本発明の第１の態様にかかるデコーダ回路は、入力されたデジタルデータに応じてアナログ電圧信号を出力するデコーダ回路であって、オペアンプ、第１の選択回路及び補償手段を有する。ここで、前記オペアンプは、複数の入力差動対を有し、複数の基準電圧の中から前記複数の入力差動対の各々に対する入力電圧を選択することによって前記複数の基準電圧を補間する電圧を出力可能である。前記第１の選択回路は、前記デジタルデータに基づいて、前記複数の入力差動対の各々に対する入力電圧を前記複数の基準電圧の中から選択する。前記補償手段は、前記複数の基準電圧のうちの少なくとも１つの電圧レベルが変更された場合における前記複数の入力差動対に対する入力電圧の過渡的な変化特性が、前記第１の選択回路による前記複数の入力差動対に対する入力電圧の選択状態の違いによって変動することを抑制する手段である。
なお、後述する発明の実施の形態１においては、本発明の第１の態様にかかるデコーダ回路が有するオペアンプはオペアンプ１３７に、第１の選択回路は選択回路１３６に、補償手段は選択回路２３６及びダミー負荷２３７に対応する。
このように、本発明の第１の態様にかかるデコーダ回路は、補償手段を備えることによって、複数の基準電圧のうちの少なくとも１つの電圧レベルが変更された場合における複数の入力差動対に対する入力電圧の過渡的な変化特性が、複数の入力差動対に対する入力電圧の選択状態の違いよって変動することを抑制できる。なお、オペアンプの出力波形は、オペアンプの入力電圧波形に応答して定まるものである。このため、上述した構成によって、複数の基準電圧のうちの少なくとも１つの電圧レベルが変更された場合に、オペアンプの出力電圧が所定の電圧レベルに収束するまでの過渡的な電圧変化特性が、複数の入力差動対に対する入力電圧の選択状態の違いよって変動することを抑制することができる。
したがって、上述した本発明の第１の態様にかかるデコーダ回路を表示装置用駆動回路に使用することにより、デコーダ回路から出力される階調電圧が所定の電圧レベルに収束するまでの過渡期における階調間電圧差のずれを縮小できる。また、階調間電圧差が所定の電圧差に収束するまでに要する時間を短縮することができる。
また、本発明の第２の態様にかかるデコーダ回路は、入力デジタル信号に応じて複数のアナログ電源出力を複数入力オペアンプの各入力端子に選択的に接続して、アナログ値を補間出力するデコーダ回路であって、インピーダンス素子群及び補償手段を備える。ここで、前記インピーダンス素子群は、複数のインピーダンス素子を有し、各インピーダンス素子が前記複数のアナログ電源出力の各々から前記複数入力オペアンプへのインピーダンス又はそれらの任意の組合せの合計値とほぼ等しいインピーダンスである。前記補償手段は、前記選択に応じて前記複数のインピーダンス素子を前記アナログ電源出力に選択的に接続することにより、前記複数のアナログ電源出力の各々の負荷インピーダンスを常にほぼ一定にする。
なお、後述する発明の実施の形態１においては、本発明の第２の態様にかかるデコーダ回路が有する複数のアナログ電源出力はＤ／Ａコンバータ１３４及び１３５に、複数入力オペアンプはオペアンプ１３７に、インピーダンス素子群はダミー負荷２３７に、補償手段は選択回路２３６に対応する。
上述したように、本発明の第２の態様にかかるデコーダ回路は、インピーダンス素子群及び補償手段を備えることによって、複数のアナログ電源出力の各々の負荷インピーダンスを常にほぼ一定にするよう動作する。したがって、複数のアナログ電源出力のうちの少なくとも１つの出力が変更された場合における複数入力オペアンプの各入力端子に対する入力電圧の過渡的な変化特性が、各入力端子に対する入力電圧の選択状態の違いよって変動することを抑制できる。なお、複数入力オペアンプの出力波形は、複数入力オペアンプの入力電圧波形に応答して定まるものである。このため、上述した構成によって、複数のアナログ電源出力のうちの少なくとも１つの出力が変更された場合に、複数入力オペアンプの出力電圧が所定の電圧レベルに収束するまでの過渡的な電圧変化特性が、複数入力オペアンプの各入力端子に対する入力電圧の選択状態の違いよって変動することを抑制することができる。
本発明により、デコーダ回路から出力される階調電圧が所定の電圧レベルに収束するまでの過渡期における階調間電圧差のずれを縮小するとともに、階調間電圧差が所定の電圧差に収束するまでに要する時間を短縮することができる。
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
発明の実施の形態１．
本実施の形態にかかる液晶表示装置１の概略構成を図１に示す。図１において、液晶表示パネル１０は、スイッチ素子にＴＦＴ（Thin Film Transistor）を用いたアクティブマトリクス型の液晶表示パネルである。液晶表示パネル１０は、格子状に配列された複数のゲート線（走査線）と複数のソース線（信号線）の交差点にＴＦＴ、液晶容量ＣＬＣ及び補助容量ＣＳを備えている。図２は、液晶表示パネル１０の等価回路を示している。
図２に示すように、ＴＦＴ１００のゲート電極Ｇはゲート線１０１に、ソース電極Ｓはソース線１０２に、ドレイン電極Ｄは液晶容量ＣＬＣの画素電極及び補助容量ＣＳに接続されている。液晶容量ＣＬＣは、画素電極１０３と共通電極１０４とに挟まれた液晶が備える容量である。補助容量ＣＳは、ゲートオフ後も液晶に印加される電圧を保持するための容量である。なお、図２では、補助容量ＣＳを画素電極１０３と補助容量線１０５の間に設ける場合を示しているが、ＣＳの一端を補助容量線１０５ではなく隣接するゲート線に接続して構成する場合もある。液晶表示パネル１０は、後述するゲート線駆動回路１２、信号線駆動回路１３及び共通電極駆動回路１４から供給されるゲート電圧ＶＧ、ソース電圧ＶＳ、コモン電圧ＶＣＯＭにより駆動される。
制御部１１は、ゲート線駆動回路１２に対して、ゲート線１０１を駆動するタイミングを指示するゲート線駆動タイミング信号ＴＧを出力する。一方、信号線駆動回路１３に対しては、１ライン分の画像データＤ１〜ＤＱ、及び、画像データに応じた階調電圧によって複数のソース線１０２を駆動するタイミングを指示するソース線駆動タイミング信号ＴＳを出力する。また、共通電極駆動回路１４に対しては、ＶＣＯＭの極性反転周期を通知するＶＣＯＭ反転タイミング信号ＴＣを出力する。ＶＣＯＭ反転タイミング信号ＴＣは、フレーム反転駆動、ライン反転駆動、ドット反転駆動等の液晶印加電圧ＶＬＣの極性反転駆動方法に対応した極性反転周期を通知する信号である。
ゲート線駆動回路１２は、制御部１１から指示されるゲート線駆動タイミング信号ＴＧに従って、液晶表示パネル１０が備える複数のゲート線１０１に順次ゲート電圧ＶＧを供給する。
信号線駆動回路１３は、制御部１１から画像データＤ１〜ＤＱを受信し、制御回路１１から支持されるソース線駆動タイミング信号ＴＳに従って、画像データＤ１〜ＤＱに対応したソース電圧ＶＳ１〜ＶＳＱを液晶表示パネル１０が備える複数のソース線１０２に供給する。なお、本実施の形態では、１画素の画像データＤｋ（ｋ＝１〜Ｑ）は１０ビットであり、ソース電圧ＶＳｋは、１０２４階調の電圧レベルから画像データＤｋに対応して選択されるものとする。
共通電極駆動回路１４は、液晶表示パネル１０の共通電極１０４に対してコモン電圧ＶＣＯＭを供給する。コモン反転駆動を行う場合のＶＣＯＭの反転タイミングは、制御部１１からＶＣＯＭ反転タイミング信号ＴＣによって指示される。
続いて、信号線駆動回路１３の構成について説明する。信号線駆動回路１３の主要部を示す構成を図３に示す。図３において、基準電圧発生回路１３１は、２５７階調の基準電圧ＶＲ０〜ＶＲ２５６を生成する。ラッチ回路１３２は、制御部１１から入力された１ライン分の画像データＤ１〜ＤＱをラッチする。
さらに、信号線駆動回路１３は、複数のデコーダ回路１３３を有する。本実施の形態では、液晶表示パネル１０のソース線１０２毎に１つのデコーダ回路１３３が設けられている。各デコーダ回路１３３は、基準電圧発生回路１３１によって生成された基準電圧ＶＲ０〜ＶＲ２５６と、１画素分の１０ビットの画像データＤｋ（ｋ＝１〜Ｑ）とを入力し、１０２４階調の電圧レベルから画像データＤＫに応じて選択した階調電圧を出力する。つまり、デコーダ回路１３３は、２１０（＝１０２４）通りの電圧レベルの出力信号を生成可能である必要がある。このため、本実施の形態にかかるデコーダ回路１３３は、図１０に示した従来のデコーダ回路７３３と同様に、画像データＤＫの階調数より少ない数の基準電圧ＶＲ０〜ＶＲ２５６を補間することによって不足する電圧レベルを生成可能である。
デコーダ回路１３３の構成を図４に示す。なお、図４に示す構成要素のうち、ＤＡＣ１３４、ＤＡＣ１３５、選択回路１３６及びオペアンプ１３７は、図１０を用いて説明した従来のデコーダ回路７３３が有する構成要素と同一であるため、これらに関する詳細な説明を省略する。
選択回路２３６は、ダミー負荷２３７の３つの入力端子ＤＩＮ１〜ＤＩＮ３とＤＡＣ１３４及び１３５との接続関係を決定する回路である。選択回路２３６は、６個のスイッチＳＷ７〜ＳＷ１２を有しており、これらのスイッチＳＷ７〜ＳＷ１２のＯＮ／ＯＦＦは、画像データＤＫの下位２ビットに従って決定される。なお、スイッチＳＷ７とＳＷ１０は相補的な動作、つまり、一方がＯＮ状態のときもう一方がＯＦＦ状態となる関係にある。このような動作によって、ダミー負荷２３７の入力端子ＤＩＮ１の接続先がＤＡＣ１３４及び１３５のいずれかに決定される。同様に、スイッチＳＷ８とＳＷ１１の相補的な動作によって、入力端子ＤＩＮ２の接続先がＤＡＣ１３４及び１３５のいずれかに決定される。また、スイッチＳＷ９とＳＷ１２の相補的な動作によって、入力端子ＤＩＮ３の接続先がＤＡＣ１３４及び１３５のいずれかに決定される。
ダミー負荷２３７は、４つのキャパシタＣ１〜Ｃ４を有する。ここで、キャパシタＣ１〜Ｃ４のそれぞれの静電容量は、ＤＡＣ１３４及び１３５から見たオペアンプ１３７の負荷容量と等しくなるように決定される。具体的には、キャパシタＣ１〜Ｃ４のそれぞれの静電容量は、オペアンプ１３７の４つの入力差動対を構成し、入力端子ＶＩＮ１〜ＶＩＮ３と接続されている入力トランジスタの負荷容量に等しくなるように決定すればよい。
なお、上述したように、従来のデコーダ回路７３３は、画像データＤＫの階調が同一の基準電圧の組み合わせによって生成可能な範囲を超えて変化した際に発生するオペアンプ１３７出力の過渡的な電圧変化特性が、ＤＡＣ１３４及びＤＡＣ１３５の出力に接続されている入力差動対の数の違いによって異なるという性質があった。本実施の形態のデコーダ回路１３３が有する選択回路２３６及びダミー負荷２３７は、このオペアンプ１３７出力の電圧変化特性に差異が生じることを抑制する補償手段として機能するものである。以下では、オペアンプ１３７出力の電圧変化特性に差異が生じる現象を抑制するために必要な選択回路２３６が有するスイッチＳＷ７〜１２の動作について説明する。
選択回路２３６が有するスイッチＳＷ７〜１２の動作は、オペアンプ１３７への入力電圧の組合せが選択回路１３６によってどのように選択された場合であっても、ＤＡＣ１３４及び１３５それぞれの出力に接続される負荷容量が一定又は一定範囲内に収まるように、ＤＡＣ１３４及び１３５とダミー負荷２３７が有するキャパシタＣ１〜Ｃ４との接続関係を決定する必要がある。つまり、本実施の形態では、ＤＡＣ１３４及び１３５の出力に接続されるオペアンプ１３７の入力差動対の数は最大で４つであるから、オペアンプ１３７の入力差動対を構成し、入力端子ＶＩＮ１〜ＶＩＮ３に接続されている４つの入力トランジスタの負荷容量の合計に等しい静電容量が、常にＤＡＣ１３４及び１３５の出力に接続される状態を維持するように、選択回路２３６が有するスイッチＳＷ７〜ＳＷ１２の動作を制御すればよい。
具体的には、ＳＷ１〜ＳＷ３の各々とＳＷ７〜ＳＷ９の各々とが、相補的な動作を実行するように、つまり、一方がＯＮ状態のときもう一方がＯＦＦ状態となるように、これらのスイッチを制御すればよい。ＳＷ１〜ＳＷ１２のＯＮＮ／ＯＦＦ状態の関係を図５に示す。例えば、画像データＤＫの階調がｎであり、オペアンプ１３７の入力端子ＶＩＮ１〜ＶＩＮ３の全てにＤＡＣ１３４の出力ＶＤ１が入力される場合は、スイッチＳＷ１〜ＳＷ３はＯＮ、ＳＷ４〜ＳＷ６はＯＦＦ、ＳＷ７〜ＳＷ９はＯＦＦ、ＳＷ１０〜ＳＷ１２はＯＮとなる。また、画像データＤＫの階調がｎ＋１であり、オペアンプ１３７の入力端子ＶＩＮ１及びＶＩＮ３にＤＡＣ１３４の出力ＶＤ１が入力され、入力端子ＶＩＮ２にＤＡＣ１３５の出力ＶＤ２が入力される場合は、スイッチＳＷ１及びＳＷ３はＯＮ、ＳＷ２はＯＦＦ、ＳＷ４及びＳＷ６はＯＦＦ、ＳＷ５はＯＮ、ＳＷ７及びＳＷ９はＯＮ、ＳＷ８はＯＦＦ、ＳＷ１０及びＳＷ１２はＯＦＦ、ＳＷ１１はＯＮとなる。
なお、ＳＷ１〜ＳＷ３が全てＯＮであり、ＳＷ４〜ＳＷ６が全てＯＦＦの場合は、ＳＷ７〜ＳＷ１２を全てＯＦＦとし、ＤＡＣ１３５の出力にダミー負荷を接続しない構成としてもよい。また、ＳＷ１〜ＳＷ３が全てＯＦＦであり、ＳＷ４〜ＳＷ６が全てＯＮの場合にも、ＳＷ７〜ＳＷ１２を全てＯＦＦとし、ＤＡＣ１３４の出力にダミー負荷を接続しない構成としてもよい。具体的には、図５に示す階調ｎ、ｎ＋４及びｎ＋８の場合である。なぜなら、オペアンプ１３７の入力端子に全く接続されていないＤＡＣは、オペアンプ１３７の出力波形に影響を与えないためである。
続いて以下では、オペアンプ１３７及びダミー負荷２３７の構成例について説明する。オペアンプ１３７の構成例を図６、ダミー負荷２３７の構成例を図７に示す。図６の例は、オペアンプ１３７を簡単な２段オペアンプとして構成したものである。図６において、ＮチャネルＭＯＳトランジスタＮ１及びＮ２は１つの入力差動対を構成しており、共通接続されたトランジスタＮ１及びＮ２のソースは定電流源として動作するＮチャネルＭＯＳトランジスタＮ９を介して接地されている。同様に、ＮチャネルＭＯＳトランジスタＮ３及びＮ４、Ｎ５及びＮ６、並びに、Ｎ７及びＮ８は、それぞれ入力差動対を構成しており、これらのトランジスタのソースは、定電流源として動作するＮチャネルＭＯＳトランジスタＮ１０〜Ｎ１２を介して接地されている。トランジスタＮ９〜Ｎ１２のゲートには、バイアス電圧ＶＢ１が印加されている。
ＰチャネルＭＯＳトランジスタＰ１及びＰ２は、４つの入力差動対に対するカレントミラー負荷を構成する。具体的には、トランジスタＰ１及びＰ２のソースは、電源ＶＤＤに接続されている。また、トランジスタＮ１、Ｎ３、Ｎ５及びＮ７のドレインは、トランジスタＰ１のドレインに接続され、トランジスタＮ２、Ｎ４、Ｎ６及びＮ８のドレインはトランジスタＰ２のドレインに接続されている。さらに、トランジスタＰ２は、ゲートとドレインがショートされたダイオード接続となっている。
ＰチャネルＭＯＳトランジスタＰ３は、そのゲートがトランジスタＰ１のドレインと接続され、そのドレインが定電流源として動作するＮチャネルＭＯＳトランジスタＮ３を介して接地されており、２段オペアンプの出力段を構成している。定電流源として動作するトランジスタＮ１３のゲートには、バイアス電圧ＶＢ２が印加されている。なお、出力端子ＶＯＵＴとトランジスタＰ３とを接続する配線上に設けられたキャパシタＣ５は、２段オペアンプ１３７の周波数補償を行うための補償容量である。また、出力端子ＶＯＵＴとトランジスタＮ２、Ｎ４、Ｎ６及びＮ８のゲートが接続されている。
次に、図７に示すダミー負荷２３７の構成例を説明する。図７の構成例では、キャパシタＣ１〜Ｃ４がＮチャネルＭＯＳトランジスタＮ２１〜Ｎ２４によって構成され、トランジスタＮ２１〜Ｎ２４のソースに定電流源として動作するＮチャネルＭＯＳトランジスタＮ２５が接続されている。
図７において、トランジスタＮ２１〜Ｎ２４は、これらの製造工程における特性バラツキを除けば、オペアンプ１３７の入力差動対を構成するトランジスタＮ１、Ｎ３、Ｎ５及びＮ７と同じ特性を有するトランジスタであることが望ましい。このような構成により、トランジスタＮ１、Ｎ３、Ｎ５及びＮ７の負荷容量と同じ容量をダミー負荷２３７に容易に設けることができる。さらに、通常のＭＯＳトランジスタのゲート容量にはバイアス依存性がある。したがって、定電流源として動作するトランジスタＮ２５には、図６の電流源トランジスタＮ９〜Ｎ１２と同一のトランジスタを使用し、かつ、トランジスタＮ２５のゲートにトランジスタＮ９〜Ｎ１２と同じバイアス電圧ＶＢ１を与えることが望ましい。このような構成によって、図６のトランジスタＮ１、Ｎ３、Ｎ５及びＮ７と、図７のトランジスタＮ２１〜Ｎ２４とが同様にバイアスされるため、これらのトランジスタのゲート容量がバイアス電流の違いによってばらつくことを抑制することができる。これにより、ダミー負荷２３７の容量が、オペアンプ１３７の入力トランジスタの負荷容量に近づくよう詳細に調整することが可能となる。
続いて以下では、本実施の形態にかかるデコーダ回路１３３の出力電圧の電圧変化特性を、図８及び９を用いて説明する。図８は、オペアンプ１３７に対する入力信号ＶＤ１及びＶＤ２並びにオペアンプ１３７の出力信号の信号波形を示すグラフである。具体的には、ＤＡＣ１３４又は１３５によって選択される基準電圧が変化することにより、ＶＤ１及びＶＤ２が電圧Ａ近傍から電圧Ｂ近傍に遷移する際の波形変化を示している。
図８と従来のデコーダ回路７３３の信号波形を示す図１２とを比較することによって、デコーダ回路１３３にダミー負荷２３７を設けた効果が顕著となる。つまり、図１２では、ＤＡＣ１３４及び１３５の出力に接続される負荷容量が異なることに起因して、ＶＤ１(ｎ＋１)、ＶＤ２(ｎ＋１)、ＶＤ１(ｎ＋２)及びＶＤ２(ｎ＋２)の電圧変化特性に大きな差異があった。また、図１２では、オペアンプ１３７出力の電圧変化特性も、階調ｎ＋１のときの出力ＶＳｋ (ｎ＋１)と階調ｎ＋２のときの出力ＶＳｋ (ｎ＋２)との間で差異が生じていた。これに対して、本実施の形態では、ＤＡＣ１３４及び１３５の出力に接続される負荷容量の大きさがデコーダ回路１３３の出力電圧レベル（出力階調）に拠らず一定に近づくように、ダミー負荷２３７をＤＡＣ１３４及び１３５に接続している。このような構成により、図８に示すように、ＶＤ１(ｎ＋１)、ＶＤ２(ｎ＋１)、ＶＤ１(ｎ＋２)及びＶＤ２(ｎ＋２)の電圧変化特性の差が従来に比べて抑制される。この結果、オペアンプ１３７出力ＶＳｋ (ｎ＋１)及びＶＳｋ (ｎ＋２)の電圧変化特性の差異も従来に比べて抑制される。
図９は、図８に示したＶＳｋ (ｎ＋１)及びＶＳｋ (ｎ＋２)によって液晶表示パネル１０（パネル負荷）を駆動する際の隣接階調間電圧差を示したものである。図９においては、図１３と同様に、隣接階調間電圧差は、電圧Ｃから電圧Ｄに遷移する。図９と図１３とを対比すると分かるように、本実施の形態にかかるデコーダ回路１３３によって、隣接階調間電圧差が所定の電圧差（電圧Ｄ）へ収束するまでに要する時間を短縮させることができ、過渡期における隣接階調間電圧差と所定の電圧差（電圧Ｄ）とのずれも縮小させることができる。
なお、上述したデコーダ回路１３３においては、選択回路２３６の内部抵抗を選択回路１３６の内部抵抗と同一にすることが望ましい。具体的には、図６及び７を用いて説明したように、ダミー負荷２３７が有するキャパシタＣ１〜Ｃ４の容量をオペアンプ１３７の入力トランジスタの負荷容量と揃えることに加えて、選択回路２３６が有するスイッチＳＷ７〜ＳＷ１２は、選択回路１３６が有するスイッチＳＷ１〜ＳＷ６と同じ特性のもの、具体的には内部抵抗値が同じのものを使用し、選択回路２３６のスイッチ数を選択回路１３６のスイッチ数を等しくすることが望ましい。例えば、スイッチＳＷ１〜ＳＷ１２にアナログスイッチ（トランスミッションゲート）を使用する場合であれば、トランジスタのゲート幅やチャネル長等のパラメータを、ＳＷ１〜ＳＷ６とＳＷ７〜ＳＷ１２の間で揃えればよい。このような構成により、オペアンプ１３７への入力電圧の組合せが選択回路１３６によってどのように選択された場合であっても、ＤＡＣ１３４及び１３５に一定又は所定範囲内のインピーダンスの負荷が接続されることになる。このため、オペアンプ１３７に対する入力されるＶＤ１及びＶＤ２の電圧変化特性の差異をさらに抑制することができる。
また、上述した発明の実施の形態に示したデコーダ回路１３３の構成は一例である。つまり、画像データＤｋのビット数、基準電圧発生回路１３１により生成する基準電圧数、オペアンプ１３７によって基準電圧から生成される補間電圧の数などは一例に過ぎない。例えば、オペアンプ１３７は、２つの基準電圧の間を４分割して３つの補間電圧を生成する構成として説明したが、２つの基準電圧の間を８分割する構成、３以上の基準電圧を入力して演算を実施する構成などの様々な変形が可能である。
また、２つのＤＡＣ１３４及び１３５と選択回路１３６及び２３６を用いたデコーダ回路１３３の構成も一例である。つまり、本発明は、２以上の基準電圧を入力して演算を行うことにより、これらの基準電圧を補完する電圧を生成可能なオペアンプを有するデコーダ回路に対して広く有効であり、上述した具体的な構成に限定されるものではない。
その他の実施の形態．
オペアンプ１３７の差動対を構成する２つのトランジスタの特性ばらつきに起因する出力オフセットをキャンセルするために、差動対を構成する２つのトランジスタの入力を周期的に切り替える技術が知られている。発明の実施の形態１において選択回路２３６を構成するスイッチＳＷ７〜ＳＷ１２や、ダミー負荷２３７を構成するキャパシタＣ１〜Ｃ４又はトランジスタＮ２１〜Ｎ２４にも製造工程で発生する特性ばらつきが存在する。このため、上述した差動対のオフセットキャンセルの技術を適用して、選択回路２３６を構成するスイッチＳＷ７〜ＳＷ１２や、ダミー負荷２３７を構成するキャパシタＣ１〜Ｃ４又はトランジスタＮ２１〜Ｎ２４の組合せを周期的に切り替える構成としてもよい。具体的には、これらの組合せを周期的に変更するためのスイッチ及び冗長配線を設けて切り替えを行えば良い。このような構成により、選択回路２３６及びダミー負荷２３７を構成する素子の特性ばらつきを平均化できるため、さらに詳細なインピーダンス調整が可能となる。
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
本発明にかかる液晶表示装置の構成図である。 液晶表示パネルの等価回路を示す図である。 本発明にかかる信号線駆動回路の構成図である。 本発明にかかるデコーダ回路の構成図である。 本発明にかかるデコーダ回路のデコード論理を示す図である。 本発明にかかるデコーダ回路が有するオペアンプの構成例を示す図である。 本発明にかかるデコーダ回路が有するダミー負荷の構成例を示す図である。 本発明にかかるデコーダ回路が有するオペアンプに対する入力信号波形及び出力信号波形を示すグラフである。 本発明にかかるデコーダ回路が有するオペアンプが出力する階調電圧の隣接階調間電圧差を示すグラフである。 従来のデコーダ回路の構成図である。 従来のデコーダ回路のデコード論理を示す図である。 従来のデコーダ回路が有するオペアンプに対する入力信号波形及び出力信号波形を示すグラフである。 従来のデコーダ回路が有するオペアンプが出力する階調電圧の隣接階調間電圧差を示すグラフである。
符号の説明
１ 液晶表示装置
１０ 液晶表示パネル
１１ 制御部
１２ ゲート線駆動回路
１３ 信号線駆動回路
１４ 共通電極駆動回路
１００ ＴＦＴ（Thin Film Transistor）
１０１ ゲート線（走査線）
１０２ ソース線（信号線）
１０３ 画素電極
１０４ 共通電極
１０５ 補助容量線
１３１ 基準電圧発生回路
１３２ ラッチ回路
１３３ デコーダ回路
１３４、１３５ Ｄ／Ａコンバータ（ＤＡＣ）
１３６、２３６ 選択回路
１３７ オペアンプ
２３７ ダミー負荷
ＳＷ１〜ＳＷ１２ スイッチ
Ｎ１〜Ｎ１３、Ｎ２１〜Ｎ２５ ＮチャネルＭＯＳトランジスタ
Ｐ１〜Ｐ３ ＰチャネルＭＯＳトランジスタ
ＶＢ１、ＶＢ２ バイアス電圧

Claims (10)

  1. 入力されたデジタルデータに応じてアナログ電圧信号を出力するデコーダ回路であって、
    複数の入力差動対を有し、複数の基準電圧の中から前記複数の入力差動対の各々に対する入力電圧を選択することによって前記複数の基準電圧を補間する電圧を出力可能なオペアンプと、
    前記デジタルデータに基づいて、前記複数の入力差動対の各々に対する入力電圧を前記複数の基準電圧の中から選択する第１の選択回路と、
    前記複数の基準電圧のうちの少なくとも１つの電圧レベルが変更された場合における前記複数の入力差動対に対する入力電圧の過渡的な変化特性が、前記第１の選択回路による前記複数の入力差動対に対する入力電圧の選択状態の違いによって変動することを抑制する補償手段と、
    を備えるデコーダ回路。
  2. 前記デジタルデータに基づいて出力電圧レベルを決定し、前記複数の基準電圧の１つとして出力する複数のＤ／Ａコンバータを備え、
    前記補償手段は、前記複数のＤ／Ａコンバータ各々の出力に接続される負荷のインピーダンスが、前記第１の選択回路による前記複数の入力差動対に対する入力電圧の選択状態に依らず一定又は所定の範囲内となるよう動作する請求項１に記載のデコーダ回路。
  3. 前記デジタルデータに基づいて出力電圧レベルを決定し、前記複数の基準電圧の１つとして出力する複数のＤ／Ａコンバータを備えるとともに、
    前記補償手段は、
    ダミー負荷と、
    前記複数のＤ／Ａコンバータ各々の出力に接続される負荷容量が、前記第１の選択回路による前記複数の入力差動対に対する入力電圧の選択状態に依らず一定又は所定の範囲内となるように、前記複数のＤ／Ａコンバータ各々の出力に接続される前記ダミー負荷の静電容量を選択する第２の選択回路とを備える請求項１に記載のデコーダ回路。
  4. 前記デジタルデータに基づいて出力電圧レベルを決定し、前記複数の基準電圧の１つとして出力する複数のＤ／Ａコンバータを備えるとともに、
    前記補償手段は、
    複数のキャパシタと、
    前記デジタルデータに基づいて、前記複数のＤ／Ａコンバータ各々の出力に接続される前記複数のキャパシタの組合せを選択する第２の選択回路とを備える請求項１に記載のデコーダ回路。
  5. 前記複数のＤ／Ａコンバータ各々の出力に接続される負荷の抵抗値が、前記第１の選択回路による前記複数の入力差動対に対する入力電圧の選択状態に依らず一定又は所定の範囲内となるように、前記第２の選択回路の内部抵抗が設定されている請求項３又は４に記載のデコーダ回路。
  6. 前記第１の選択回路及び前記第２の選択回路が共に複数のアナログスイッチにより構成されており、前記第１の選択回路を構成するアナログスイッチ群と前記第２の選択回路を構成するアナログスイッチ群とが同数かつ同じ大きさである請求項3又は４に記載のデコーダ回路。
  7. 前記複数のキャパシタは、前記複数の入力差動対を構成する複数の入力トランジスタと同等の特性を有する複数のトランジスタで構成され、前記入力トランジスタと同様にバイアスされている請求項４に記載のデコーダ回路。
  8. 請求項１乃至７のいずれかに記載のデコーダ回路を複数個備え、前記複数のデコーダ回路の出力によって表示パネルを駆動する表示装置用駆動回路。
  9. アクティブマトリクス型の表示パネルと、
    請求項１乃至７のいずれかに記載のデコーダ回路を複数個搭載し、前記複数のデコーダ回路の出力によって前記表示パネルを駆動する駆動回路と、
    を備える表示装置。
  10. 入力デジタル信号に応じて複数のアナログ電源出力を複数入力オペアンプの各入力端子に選択的に接続して、アナログ値を補間出力するデコーダ回路であって、
    複数のインピーダンス素子を有し、各インピーダンス素子が前記複数のアナログ電源出力の各々から前記複数入力オペアンプへのインピーダンス又はそれらの任意の組合せの合計値とほぼ等しいインピーダンスであるインピーダンス素子群と、
    前記選択に応じて前記複数のインピーダンス素子を前記アナログ電源出力に選択的に接続することにより、前記複数のアナログ電源出力の各々の負荷インピーダンスを常にほぼ一定にする補償手段と、
    を備えるデコーダ回路。
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