KR100888567B1 - 디코더 회로, 디스플레이 장치용 구동 회로, 및 디스플레이장치 - Google Patents

디코더 회로, 디스플레이 장치용 구동 회로, 및 디스플레이장치 Download PDF

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Abstract

입력 디지털 데이터에 따라서 아날로그 전압 신호를 출력하도록 구성된 디코더 회로는 연산 증폭기, 제 1 선택 회로, 및 보상 유닛을 포함한다. 연산 증폭기는 복수의 입력 차동쌍들을 포함하고, 복수의 입력 차동쌍들에 인가된 입력 전압들을 보간하여 출력 전압을 발생시킨다. 제 1 선택 회로는 디지털 데이터에 따라서 기준 전압으로부터 복수의 입력 차동쌍들에 인가된 입력 전압들을 선택한다. 보상 유닛은, 기준 전압들 중에서 적어도 하나의 전압 레벨이 변하는 경우, 제 1 선택 회로에 의해 입력 전압들의 선택에 따른 복수의 입력 차동쌍들에 인가된 입력 전압들의 과도 변이 특성들에서 변동을 억제한다.
Figure R1020070091130
디코더 회로, 계조, 액정 디스플레이 패널

Description

디코더 회로, 디스플레이 장치용 구동 회로, 및 디스플레이 장치{DECODER CIRCUIT, DRIVING CIRCUIT FOR DISPLAY APPARATUS AND DISPLAY APPARATUS}
본 발명은 액정 디스플레이 패널 등의 구동회로에 사용된 디코더 회로에 관한 것이다. 보다 상세하게는, 본 발명은 다수의 계조 (gray scale) 레벨에서 더 작은 기준 전압들을 보간 (interpolate) 하기 위한 전압들을 발생하여, 입력 디지털 데이터에서 다수의 계조 레벨들에 대응하는 계조 전압들로부터 전압을 선택적으로 출력할 수 있는 디코더 회로에 관한 것이다.
액정 디스플레이 패널의 구동 회로에 사용된 디코더 회로는, 외부에서 입력된 디지털 이미지 데이터를 아날로그 신호로 변환하여, 액정 디스플레이 패널의 신호 라인에 공급한다. 디코더 회로에 입력된 디지털 데이터가 예를 들어, 10 비트이면, 이러한 디코더 회로는 210 (1024) 가지의 전압 레벨들의 출력 신호를 발생할 수 있어야만 한다.
일반적으로, 디코더 회로는 가장 높은 레벨의 기준 전압과 가장 낮은 레벨의 기준 전압 사이에서 래더 저항에 의해 분할되어 발생된 몇몇의 기준 전압들로부터 입력 디지털 데이터에 대응하는 하나의 기준 전압을 선택하도록 구성되고, 버퍼 증폭기 (전압 팔로워) 를 통해 액정 패널의 신호 라인으로 선택된 기준 전압을 공급하도록 구성된다. 그러나, 액정 디스플레이의 더 높은 해상도와 계조 레벨 수의 증가에서의 진보와 함께, 디코더 회로를 포함하는 구동 회로와 디코더 회로의 사이즈를 증가시키는 래더 저항에 의해, 입력 디지털 데이터 내의 모든 계조 레벨의 수에 대응하는 기준 전압들을 발생하기 위한 구성에는 문제가 있다.
따라서, 디코더 회로는, 래더 저항에 의해 디지털 데이터 내 다수의 모든 계조에서 더 작은 기준 전압들을 발생시키고, 연산 증폭기에 의해 기준 전압들 사이에 보간하여 부족한 계조 전압들을 발생시키기 위해 제안된다 (일본 미심사 특허공개공보 제 2002-43944호 참고). 이 디코더 회로의 구성예는 도 10 에 도시된다.
도 10 에서 디코더 회로 (733) 는 10 비트의 이미지 데이터 (Dk) 를 입력하고, 1024 가지의 전압 레벨로부터 입력 이미지 데이터 (Dk) 에 대응하는 출력 전압을 선택한다. 디코더 회로 (733) 는 미도시된 기준 전압 발생 회로에 의해 발생된 257 개의 계조인, 28+1 개의 기준 전압 (VR0 내지 VR256) 을 입력한다. 디코더 회로 (733) 는 연산 증폭기 (137) 에 의해 기준 전압들 사이에 210 인 1024 개 레벨의 출력 전압들을 보간하여 발생시킬 수 있다. 이하 설명에서, 기준 전압 (VR0) 은 최소 전압 레벨의 기준 전압이고, 여기에서 전압 레벨은 아래첨자가 증가 하면 증가되고, 기준 전압 (VR256) 은 최대 전압 레벨의 기준 전압으로 가정된다.
도 10 에서, D/A 컨버터 (DAC, 134) 는 이미지 데이터 (Dk) 의 상위 8 개 비트 (비트 9 내지 비트 2) 와 257 개 레벨의 기준 전압들을 입력하고, 이미지 데이터 (Dk) 의 상위 8 개 비트에 따라서 257 개 레벨의 기준 전압들로부터 출력되어질 하나의 전압을 선택한다. DAC (134) 에서와 마찬가지로, DAC (135) 역시, 이미지 데이터 (Dk) 의 상위 8 비트에 따라서 257 레벨의 기준 전압들로부터 출력되어질 하나의 전압을 선택한다. DAC (134, 135) 에 대한 디코드 로직은, DAC (134, 135) 가 예를 들면, VR0 와 VR1 의 2 개의 인접한 기준 전압들을 선택하도록 구성된다.
DAC (134, 135) 의 출력 전압들 (VD1, VD2) 이 선택 회로 (136) 에 입력된다. 선택 회로 (136) 는 이후 설명되는 연산 증폭기 (137) 의 4 개의 입력 단자들에 공급되어질 입력 전압을 VD1 과 VD2 로부터 선택한다. 선택 회로 (136) 는 6 개의 스위치들 (SW1 내지 SW6) 을 포함한다. 스위치들 (SW1 내지 SW6) 의 ON/OFF 스위칭은, 이미지 데이터 (Dk) 의 하위의 2 비트에 의해 결정된다. 스위치들 (SW1, SW4) 이 상보적으로 동작한다는 것은 일 스위치가 ON 이고, 다른 스위치가 OFF 인 것을 의미한다. 이러한 동작에 의해, 입력 단자 (VIN1) 로의 입력 전압은 VD1 또는 VD2 로 결정된다. 유사하게, 스위치 (SW2, SW5) 의 상보적인 동작에 의해, 입력 단자 (VIN2) 로의 입력 전압은 VD1 또는 VD2 로 결정된다. 또한, 스위치 (SW3, SW6) 의 상보적인 동작에 의해, 입력 단자 (VIN3) 로의 입력 전압은 VD1 또는 VD2 로 결정된다.
연산 증폭기 (137) 는 4 개의 입력 차동쌍을 포함한다. 연산 증폭기 (137) 는 출력 단자를 반전 입력 단자와 접속시키기 위해 네거티브 피드백 라인을 포함하고, 전압 팔로워로서 동작한다. 연산 증폭기 (137) 의 4 개의 반전 입력 단자들 중에서, 2 개의 단자는 쇼트회로 (short-circuited) 이고, 공통 신호가 이 2 개의 단자로 입력된다. 이러한 구성에 의해, 입력 단자들 (VIN1 내지 VIN3) 로 입력된 전압들의 조합에 따라서, 연산 증폭기 (137) 는 출력 전압 (VSk) 을 출력하고, 출력 전압 (VSk) 은 2 개의 인접한 기준 전압 (VRi, VRi +1) 과, VRi 와 VRi +1 사이의 선형 보간으로부터 획득된 3 개의 보간 전압들로부터 선택된다. 연산 증폭기 (137) 로부터 출력 전압 (VSk) 은 다음 식 (1) 에 의해 표현될 수 있다.
VSk=(VIN1+VIN2+2×VIN3)/4 (1)
257 개 레벨들의 기준 전압들 (VR0 내지 VR256) 과, 이러한 기준 전압들로부터 발생된 출력 전압 (VSk) 사이의 관계가 도 11 의 표에서 도시된다. 예에서와 같이, 이미지 데이터 (Dk) 의 계조 레벨이 0 으로 고려된 경우는 이미지 데이터 (Dk) 가 "0000000000" 인 것을 의미한다. 이 경우, DAC (134) 는 VR0 을 선택하고, DAC (135) 는 VR1 을 선택한다. 또한, 선택 회로 (136) 는 VIN1 내지 VIN3 모두에 대해 VD1 을 선택한다. 그러면, 연산 증폭기 (137) 로부터 출력 전압 (VSk) 은 (VR0+VR0+2VR0)/4=VR0 이다.
또한, 이미지 데이터 (Dk) 의 계조 레벨이 1 이고, 이것은 이미지 데이터 (Dk) 가 "0000000001" 인 것을 의미하고, DAC (134) 는 VR0 를 선택하고, DAC (135) 는 VR1 을 선택한다. 또한, 선택 회로 (136) 는 VIN1 과 VIN3 에 대해 VD1 을 선택하고, VIN2 에 대해 VD2 를 선택한다. 그러면, 연산 증폭기 (137) 로부터 출력 전압 (VSk) 은 (3VR0+VR1)/4 이다.
도 10 에 도시된 바와 같이 보간 전압을 발생하기 위해 연산 증폭기를 사용하는 디코더 회로는, 디코더 회로로부터 출력된 계조 전압이 소정의 전압으로 수렴할 때까지의 전이 기간에서 전압 변동 특성이, 입력 이미지 데이터 (Dk) 의 계조 레벨이 동일한 기준 전압들의 조합으로부터 발생될 수 있는 범위를 초과하여 변할 때, 계조 전압의 전압 레벨에 따라 크게 상이하다는 특성을 갖는다. 예를 들면, 도 10 의 디코더 (733) 에 대한 전압 변동 특성은, DAC (134, 135) 의 출력에 접속된 입력 차동쌍들의 선택에 따라 디코더 회로 (733) 로부터 출력된 계조 전압이 소정의 전압 레벨로 수렴될 때까지의 전이 기간에서 변동한다.
따라서, 본 발명자들은, 디코더 회로로부터 출력된 계조 전압이 소정의 전압 레벨로 수렴될 때까지의 전이 기간에서, 소정의 전압차로부터 2 개의 인접한 계조 레벨들 사이에서 전압차의 편차가 크다는 것을 이해했다. 또한, 본 발명자들 은, 디코더 회로로부터 출력된 계조 전압에 대해 소정 레벨로 수렴하기 위해 소요된 시간이 길다는 문제점 때문이라는 것을 발견하였다. 디코더 회로에 대한 문제들은 도 12 및 도 13 을 참고하여 상세하게 이후 설명될 것이다.
도 10 에 도시된 디코더 회로 (733) 에서, DAC (134, 135) 의 출력에 접속된 다수의 입력 차동쌍들이 출력 전압 (VSk) 의 전압 레벨에 따라서 변한다. 보다 상세하게는, 이미지 데이터가 계조 레벨 k (예를 들면, 계조 레벨 0) 를 가질 때, 어떠한 입력 차동쌍들도 DAC (135) 의 출력에 접속되지 않는 동안, 연산 증폭기 (137) 에 포함된 4 개의 입력 차동쌍들이 DAC (134) 의 출력에 접속된다. 이미지 데이터가 계조 레벨 k+1 (예를 들면, 계조 레벨 1) 일 때, 3 개의 입력 차동쌍들이 DAC (134) 의 출력에 접속되고, 하나의 입력 차동쌍이 DAC (135) 의 출력에 접속된다. 이미지 데이터가 계조 레벨 k+2 (예를 들면, 계조 레벨 2) 일 때, 2 개의 입력 차동쌍이 DAC (134) 의 출력에 접속되고, 2 개의 입력 차동쌍이 DAC (135) 의 출력에 접속된다. 이미지 데이터가 계조 레벨 k+3 (예를 들면, 계조 레벨 3) 일 때, 하나의 입력 차동쌍이 DAC (134) 의 출력에 접속되고, 3 개의 입력 차동쌍이 DAC (135) 의 출력에 접속된다. 이미지 데이터가 계조 레벨 k+4 (예를 들면, 계조 4) 일 때, 어떠한 입력 차동쌍도 DAC (134) 의 출력에 접속되지 않고, 4 개의 입력 차동쌍이 DAC (135) 의 출력과 접속된다.
위에서 설명한 바와 같이, 디코더 회로 (733) 에서, DAC (134, 135) 의 출력에 접속된 다수의 입력 차동쌍들이, 출력 전압 (VSk) 의 전압 레벨에 따라서 변동한 다. 즉, 디코더 회로 (733) 에 의해 선택된 전압 레벨 (계조 레벨) 에 의해, DAC (134, 135) 에 대한 부하 캐패시턴스가 변한다. 따라서, DAC (134, 135) 의 출력에 접속된 입력 차동쌍들의 조합에서의 차이에 의해, VD1 과 VD2 에 대한 전압 변동 특성들이, DAC (134 또는 135) 에 의해 선택된 기준 전압이 변할 때 크게 상이하다. 따라서, DAC (134 또는 135) 에 의해 기준 전압이 선택되는 경우, DAC (134, 135) 의 출력에 접속된 입력 차동쌍들의 조합에 따라 연산 증폭기 (137) 로부터 출력 전압 (VSk) 의 변동 특성이 변한다.
도 12 는 연산 증폭기 (137) 에 대한 입력 신호들 (VD1, VD2) 의 전압 레벨들과, 연산 증폭기 (137) 로부터의 출력 신호 (VSk) 의 전압 레벨들의 예를 도시하는 그래프이다. 보다 상세하게는, 도 12 는 DAC (134, 135) 에 의해 선택된 기준 전압의 변화에 의해, VD1 과 VD2 가 전압 레벨 A 근처에서 전압 레벨 B 로 전이할 때의 전압 변화를 도시한다.
도 12 는 VD1(n+1) 이 계조 레벨 n+1 의 경우에 DAC (134) 의 출력 전압이고, VD2(n+1) 이 계조 레벨 n+1 의 경우에 DAC (135) 의 출력 전압이다. DAC (135) 에 의해 선택된 기준 전압의 전압 레벨이 DAC (134) 에 의해 선택된 기준 전압보다 더 높고, 출력 전압이 수렴하는 상태에서, 그 관계는 VD1(n+1)<VD2(n+1) 로서 보여진다. 또한, 계조 n+1 의 경우에, 3 개의 입력 차동쌍들이 DAC (134) 의 출력에 접속되고, 하나의 입력 차동쌍이 DAC (135) 의 출력에 접속되는 것을 가정한다. 이 경우에, 작은 부하 캐패시턴스를 갖는 DAC (135) 로부터 출력 (VD2(n+1)) 이 DAC (134) 의 출력 VD1(n+1) 보다 더 빠른 소정의 전압 레벨 (전압 B 근처) 로 수렴한다. 따라서, VD1(n+1) 과 VD1(n+2) 의 전압 레벨이 수렴할 때까지 전이 기간에서, VD1(n+1) 과 VD2(n+1) 의 전압 레벨들이 (VD1(n+1)>VD2(n+1)) 로 역전되고, 이들 사이의 전압차가 증가한다.
한편, 도 12 에서, VD1(n+2) 는 계조 레벨 n+2 의 경우에 DAC (134) 의 출력 전압이고, VD2(n+2) 는 계조 레벨 n+2 의 경우에 DAC (135) 의 출력 전압이다. 계조 레벨 n+2 경우에, 2 개의 입력 차동쌍들은 DAC (134) 의 출력에 접속되고, 2 개의 입력 차동쌍들은 DAC (135) 의 출력에 접속된다고 가정한다. 이런 경우에서, DAC (134, 135) 의 출력에 접속된 부하 캐패시턴스가 등가이다. 따라서, VD1(n+2) 과 VD2(n+2) 의 수렴 속도가 거의 동일하고, VD1(n+1) 의 수렴 속도와 VD2(n+1) 의 수렴 속도 사이에서 거의 중간이다.
상술된 바와 같이, 도 12 에 도시된 바와 같이 연산 증폭기 (137) 에 입력되는 신호들인 VD1 과 VD2 의 전압 변동 특성들의 차이 때문에, 계조 레벨 n+1 의 경우 출력 VSk (n+1) 의 변이 특성이, 계조 레벨 n+2 의 경우 출력 VSk (n+2) 의 변이 특성과 상이하다. 도 13 은 도 12 에 도시된 VSk (n+1) 과 VSk (n+2) 에 의해 액정 디스플 레이 패널 (패널 부하) 을 구동할 때, 2 개의 인접한 계조 레벨 사이에서 전압차를 나타낸다. 도 13 에서, 2 개의 인접한 계조 레벨들 사이의 전압차는 전압 C 에서 전압 D 까지 변한다. 그러나, 전압차에 대해 소정의 전압차 (전압 D) 로 수렴하는데 소요된 시간이 길고, 소정의 전압차 (전압 D) 로부터 2 개의 인접한 계조 레벨들 사이에서 전압차의 편차가 전이 기간에서 크다. 이러한 현상은 패널 부하의 더 떨어진 종단에서 특히 명백하다.
본 발명은 디코더 회로로부터 출력된 계조 전압이 소정의 전압 레벨로 수렴할 때까지의 전이 기간에서 인접한 계조 레벨들 사이의 전압차의 편차가 감소될 수 있고, 소정의 전압차로 수렴하기 위한 인접한 계조 레벨들 사이의 전압차에 대해 소요된 시간이 감소될 수 있는 디코더 회로를 제공하는 것을 목적으로 한다.
일 실시형태에서, 입력 디지털 데이터에 따라서 아날로그 전압 신호를 출력하도록 구성된 디코더 회로가 제공된다. 디코더 회로는 연산 증폭기, 제 1 선택 회로 및 보상 유닛을 포함한다. 연산 증폭기는 복수의 입력 차동쌍들을 포함하고, 복수의 입력 차동쌍들에 인가된 입력 전압들을 보간하여 출력 전압을 발생시킨다. 제 1 선택 회로는, 디지털 데이터에 따라서 기준 전압으로부터 복수의 입력 차동쌍들로 인가된 입력 전압들을 선택한다. 보상 유닛은, 기준 전압들 중에서 적어도 하나의 전압 레벨이 변하는 경우, 제 1 선택 회로에 의해 입력 전압들의 선택에 따라 복수의 입력 차동쌍들에 인가된 입력 전압들의 과도 변이 특성 내 변동을 억제한다.
이후 설명되는 본 발명의 제 1 실시형태에서, 일 실시형태의 디코더 회로내 포함된 연산 증폭기가 연산 증폭기 (137) 에 대응하고, 제 1 선택 회로는 선택 회로 (136) 에 대응하고, 보상 유닛은 선택 회로 (236) 와 더미 부하 (237) 에 대응한다.
상기 설명된 바와 같이, 일 실시형태의 디코더 회로는, 기준 전압들 중에 적어도 하나의 전압 레벨이 변할 때, 제 1 선택 회로에 의해 복수의 입력 차동쌍들에 인가된 입력 전압의 선택에 따라 복수의 입력 차동쌍들에 대한 입력 전압의 과도 전압 변동에서 변동을 억제할 수 있다. 연산 증폭기의 출력 파형이, 연산 증폭기의 입력 전압 파형에 응답하여 결정된다. 따라서, 상술된 구성에 의해, 복수의 기준 전압들 중에서 적어도 하나의 전압 레벨이 변할 때, 연산 증폭기로부터의 출력 전압이 복수의 입력 차동쌍들에 인가된 입력 전압들의 선택에 따라 소정의 전압 레벨로 수렴할 때까지, 연산 증폭기로부터의 출력 전압의 과도 변이 특성 변동을 억제할 수 있다.
다른 실시형태에서, 디코더 회로는 복수의 아날로그 전원 출력 중 하나를 연산 증폭기에 포함된 각 입력 단자들로 선택적으로 접속시켜, 보간된 전압 신호를 출력한다. 다른 실시형태의 디코더 회로는 임피던스 디바이스 그룹과 보상 유닛을 포함한다. 복수의 임피던스 디바이스의 각 임피던스 값은, 복수의 아날로그 전원 출력들 각각과 복수의 입력 단자들 각각의 사이의 임피던스 또는 그 임의의 조합의 총 임피던스 값과 거의 동일하다. 또한, 보상 유닛은, 복수의 입력 단자들에 접속된 아날로그 전원 출력들의 선택에 따라서, 복수의 임피던스 디바이스들을 아날로그 전원 출력에 선택적으로 접속시켜, 소정의 범위 내에 있도록 복수의 아날로그 전원 출력들의 각 부하 임피던스를 유지한다.
이후 설명된 본 발명의 제 1 실시형태에서, 다른 실시형태의 디코더 회로 내에 포함된 복수의 아날로그 전원 출력들은 D/A 컨버터 (134, 135) 에 대응한다. 또한, 연산 증폭기는 연산 증폭기 (137) 에 대응하고, 임피던스 디바이스 그룹은 더미 부하 (237) 에 대응하고, 보상 회로는 선택 회로 (236) 에 대응한다.
위에서 설명된 바와 같이, 본 발명의 다른 실시형태에 따른 디코더 회로는, 복수의 아날로그 전원 출력들의 각 부하 임피던스가 임피던스 디바이스 그룹과 보상 유닛을 포함하여 일정하게 되도록 동작한다. 따라서, 복수의 아날로그 전원 출력들 중에서 적어도 하나의 전압 레벨이 변하는 경우, 복수의 입력 차동쌍들에 대한 입력 전압들의 선택에 따라 복수의 입력 차동쌍들에 대한 입력 전압의 과도 변이 특성 변동을 억제할 수 있다. 연산 증폭기의 출력 파형이 연산 증폭기의 입력 전압 파형에 응답하여 결정된다. 따라서, 위에서 언급된 구성에 의해, 복수의 아날로그 전원 출력 중에서 적어도 하나의 전압 레벨이 변할 때, 연산 증폭기의 출력 전압이 연산 증폭기에 인가된 입력 전압들의 선택에 따라 소정의 전압 레벨로 수렴할 때까지, 연산 증폭기로부터 출력 전압의 과도 변동 특성에서 변화를 억제할 수 있다.
디스플레이 장치용 구동 회로로서, 본 발명의 일 실시형태 또는 다른 실시형태에 따른 디코더 회로를 사용하여, 디코더 회로로부터 출력된 계조 전압이 소정의 전압 레벨로 수렴할 때까지의 전이 기간에서 인접한 계조 레벨들 사이의 전압차의 편차가 감소될 수 있다. 따라서, 소정의 전압차로 수렴하기 위한 인접한 계조 레벨들 사이의 전압차에 대해 소요된 시간도 감소될 수 있다.
본 발명의 상기 목적들, 이점들 및 특징들과 다른 목적들, 이점들 및 특징들은 다음 도면들과 함께 바람직한 실시형태들의 다음 설명들로부터 명백해질 것이다.
이하, 본 발명을 예시적인 실시형태들을 참고하여 설명한다. 당업자들은, 많은 다른 실시형태들이, 본 발명의 교시를 이용하여 이루어질 수 있고, 본 발명이 설명적인 목적을 위해 예시된 실시형태들로 제한되지 않는다는 것을 이해할 것이다.
도면에서, 동일 구성 요소는, 설명의 명백함을 위해 필요한 경우 상세한 설명이 생략된 도면에서의 구성요소와 함께, 동일한 도면 부호로 나타낸다.
제 1 실시형태
이 실시형태에 따른 액정 디스플레이 장치 (1) 의 개략적인 구성이 도 1 에 도시된다. 도 1 에서 액정 디스플레이 패널 (10) 이 디바이스들을 스위칭하기 위해 TFT (Thin Film Transistor) 를 이용하는 액티브 매트릭스형 액정 디스플레이 패널이다. 액정 디스플레이 패널 (10) 은 격자로 배치된 복수의 게이트 라인들 (스캐닝 라인들) 과 소스 라인들 (신호 라인들) 로 상호접속된 TFT, 액정 캐패시턴스 (CLC), 및 보충 캐패시턴스 (CS) 를 포함한다. 도 2 는 액정 디스플레이 패널 (10) 의 등가 회로를 도시한다.
도 2 에 도시된 바와 같이 TFT (100) 의 게이트 전극 (G) 은 게이트 라인 (101) 과 접속되고, 소스 전극 (S) 은 소스 라인 (102) 과 접속되고, 드레인 전극 (D) 은 액정 캐패시턴스 (CLC) 의 픽셀 전극과 보충 캐패시턴스 (CS) 와 접속된다. 액정 캐패시턴스 (CLC) 는 픽셀 전극 (103) 과 공통 전극 (104) 사이에 보유된 액정 내에 포함된 캐패시턴스이다. 보충 캐패시턴스 (CS) 는 액정에 인가된 전압을 게이트 오프 이후에도 유지하기 위한 캐패시턴스이다. 도 2 는 픽셀 전극 (103) 과 보충 캐패시턴스 라인 (105) 사이에 보충 캐패시턴스 (CS) 를 제공할 때의 경우를 도시하지만, 보충 캐패시턴스 (CS) 의 종단이 보충 캐패시턴스 라인 (105) 대신에 인접한 게이트 라인에 접속될 수도 있다. 액정 디스플레이 패널 (10) 은 게이트 라인 구동 회로 (12), 신호 라인 구동 회로 (13), 및 공통 전극 구동 회로 (14) 로부터 공급되는 게이트 전압 (VG), 소스 전압 (VS), 및 공통 전압 (VCOM) 에 의해 구동된다.
제어 유닛 (11) 은 게이트 라인 (101) 을 구동하기 위한 타이밍을 나타내는 게이트 라인 구동 타이밍 신호 (TG) 를 게이트 라인 구동 회로 (12) 로 출력한다. 한편, 제어 유닛 (11) 은 이미지 데이터 (D1 내지 DQ) 와 소스 라인 구동 타이밍 신호 (TS) 를 신호 라인 구동 회로 (13) 로 출력한다. 소스 라인 구동 타이밍 신호 (TS) 는 이미지 데이터 (D1 내지 DQ) 에 따른 계조 전압에 의해 복수의 소스 라인들 (102) 을 구동하기 위한 타이밍을 지시하는 신호이다. 또한, 제어 유닛 (11) 은 VCOM 의 극성 반전 사이클을 통지하기 위한 VCOM 반전 타이밍 신호 (TC) 를 공통 전극 구동 회로 (14) 로 출력한다. VCOM 반전 타이밍 신호 (TC) 는, 프레임 반전 구동, 라인 반전 구동 및 도트 반전 구동과 같은 액정에 인가된 전압 (VLC) 의 극성 반전 구동 방법에 대응하는 극성 반전 사이클을 통지하는 신호이다.
게이트 라인 구동 회로 (12) 는 제어 유닛 (11) 에 의해 나타낸 게이트 라인 구동 타이밍 신호 (TG) 에 따라서 액정 디스플레이 패널 (10) 내에 포함된 복수의 게이트 라인들 (101) 로, 게이트 전압 (VG) 을 순차적으로 공급한다.
신호 라인 구동 회로 (13) 는 제어 유닛 (11) 으로부터 이미지 데이터 (D1 내지 DQ) 를 수신하고, 제어 유닛 (11) 에 의해 표시된 소스 라인 구동 타이밍 신호 (TS) 에 따라서 액정 디스플레이 패널 (10) 에 포함된 복수의 소스 라인들 (102) 로, 이미지 데이터 (D1 내지 DQ) 에 대응하는 소스 전압들 (VS1 내지 VSQ) 을 공급한다. 이 실시형태에서, 이미지 데이터 (Dk, k=1 내지 Q) 의 일 픽셀은 10 비트이고, 소스 전압 (VSk) 는 1024 개 레벨의 계조 전압으로부터 이미지 데이터 (Dk) 에 대응적으로 선택된다.
공통 전극 구동 회로 (14) 는 액정 디스플레이 패널 (10) 의 공통 전극 (104) 으로 공통 전압 (VCOM) 을 공급한다. 공통 반전 구동의 경우에 VCOM 의 반전 타이밍이 제어 유닛 (11) 으로부터 VCOM 반전 타이밍 신호 (TC) 에 의해 나타난다.
다음으로, 신호 라인 구동 회로 (13) 의 구성이 설명된다. 신호 라인 구 동 회로 (13) 의 원리적인 부분이 도 3 에 도시된다. 도 3 에서, 기준 전압 발생 회로 (131) 는 257 개 계조 레벨들의 기준 전압들 (VR0 내지 VR256) 을 발생시킨다. 래치 회로 (132) 가 제어 유닛 (11) 으로부터 입력되는 이미지 데이터 (D1 내지 DQ) 중 하나의 라인을 래치한다.
또한, 신호 라인 구동 회로 (13) 는 복수의 디코더 회로 (133) 를 포함한다. 이 실시형태에서, 일 디코더 회로 (133) 는 액정 디스플레이 패널 (10) 에서 각 소스 라인 (102) 에 대해 배치된다. 각 디코더 회로 (133) 는 기준 전압 발생 회로 (131) 에 의해 발생된 기준 전압들 (VR0 내지 VR256) 과, 이미지 데이터 (Dk, k=1 내지 Q) 중, 10 비트인, 일 픽셀을 입력하고, 1024 개 계조 전압 레벨로부터 이미지 데이터 (Dk) 에 따라서 선택된 계조 전압을 출력한다. 즉, 디코더 회로 (133) 는 210 (1024) 종류의 전압 레벨들의 출력 신호들을 발생할 수 있어야만 한다. 따라서, 도 10 에 도시된 디코더 회로 (733) 와 같이, 이 실시형태의 디코더 회로 (133) 는 이미지 데이터 (Dk) 에서 다수의 계조 레벨에서 더 작은 기준 전압들 (VR0 내지 VR256) 을 보간하여 부족한 전압 레벨들을 발생할 수 있다.
디코더 회로 (133) 의 구성은 도 4 에 도시된다. 도 4 에 도시된 구성 요소에 대해, DAC (134, 135), 선택 회로 (136), 및 연산 증폭기 (137) 는 도 10 을 참고하여 설명된 디코더 회로 (733) 내에 포함된 구성 요소들과 동일하고, 따라 서, 여기에서는 상세한 설명을 생략한다.
선택 회로 (236) 는 더미 부하 (237) 와 DAC (134, 135) 에 대해 3 개의 입력 단자들 (DIN1 내지 DIN3) 사이에서의 접속 관계를 결정한다. 선택 회로 (236) 는 6 개의 스위치들 (SW7 내지 SW12) 을 포함한다. 이러한 스위치들 (SW7 내지 SW12) 의 스위칭 ON/OFF 는 이미지 데이터 (Dk) 의 하위의 2 비트에 의해 결정된다. 스위치들 (SW7, SW10) 은 상보적으로 동작하는데, 스위치들 중 하나가 ON 이고, 다른 스위치가 OFF 인 것을 의미한다. 이러한 동작에 의해, 더미 부하 (237) 에 대한 입력 단자 (DIN1) 의 접속이 DAC (134) 또는 DAC (135) 중 어느 하나로 결정된다. 유사하게, 스위치들 (SW8, SW11) 의 상보적인 동작에 의해 입력 단자 (DIN2) 의 접속이 DAC (134) 또는 DAC (135) 중 어느 하나로 결정된다. 또한, 스위치들 (SW9, SW12) 의 상보적인 동작에 의해 입력 단자 (DIN3) 의 접속이 DAC (134) 또는 DAC (135) 중 어느 하나로 결정된다.
더미 부하 (237) 는 4 개의 캐패시터들 (C1 내지 C4) 을 포함한다. 이 실시형태에서, 캐패시터들 (C1 내지 C4) 각각에 대해 전자기적 캐패시턴스가 DAC (134, 135) 로부터 보여진 연산 증폭기 (137) 의 부하 캐패시턴스와 동일하다고 판단된다. 보다 상세하게는, 캐패시터들 (C1 내지 C4) 각각에 대한 전자기 캐패시턴스가 연산 증폭기 (137) 의 4 개의 입력 차동쌍들을 형성하고, 전자기 캐패시턴스들은 입력 단자들 (VIN1 내지 VIN3) 과 접속된 각 입력 트랜지스터의 부하 캐패시턴스들과 동일하다고 판단된다.
위에서 설명된 바와 같이, 관련 기술의 디코더 회로 (733) 에서, 이미지 데이터 (Dk) 의 계조 레벨들이 동일한 2 개의 인접한 기준 전압들의 조합으로부터 발생가능한 범위를 초과하여 변할 때, 연산 증폭기 (137) 의 출력 전압 (VSk) 의 과도 전압 변동 특성이, DAC (134, 135) 의 출력에 접속된 입력 차동쌍들의 조합에 따라 변한다. 이 실시형태의 디코더 회로 (133) 에 포함된 선택 회로 (236) 와 더미 부하 (237) 는 연산 증폭기 (137) 로부터의 출력의 전압 변동 특성에서 발생된 차이를 억제하기 위한 보상 유닛으로서 동작한다. 이후, 연산 증폭기 (137) 로부터 출력 전압 (VSk) 의 전압 변동 특성에서 차이를 억제하기 위해서, 선택 회로 (236) 에 포함된 스위치들 (SW7 내지 SW12) 의 동작들을 설명한다.
선택 회로 (236) 에 포함된 스위치들 (SW7 내지 SW12) 은 더미 부하 (237) 에 포함된 캐패시터들 (C1 내지 C4) 과의 접속 관계를 DAC (134, 135) 사이에서 결정하여, DAC (134, 135) 의 각 출력에 접속된 부하 캐패시턴스가 일정하거나, 또는, 선택 회로 (136) 에 의해 연산 증폭기 (137) 로 인가된 입력 전압들의 조합에 대한 선택과 상관없이 일정 범위 내에 있도록 한다. 이 실시형태에서, DAC (134, 135) 각각에 접속된 연산 증폭기 (137) 의 입력 차동쌍들의 최대 수는 4 개이고, 연산 증폭기 (137) 의 입력 차동쌍들에 포함된 4 개의 입력 트랜지스터들은 입력 단자들 (VIN1 내지 VIN3) 로 각각 접속된다. 따라서, 연산 증폭기 (137) 에 인가된 입력 전압의 조합이, 선택 회로 (136) 에 의해 어떻게 선택되는지와 무관하게, 스위치들 (SW7 내지 SW12) 은, DAC (134, 135) 의 각 출력들이, 4 개의 입 력 트랜지스터들의 부하 캐패시턴스의 합과 등가인 정전 캐패시턴스로 접속되는 조건을 유지하도록 동작한다.
보다 상세하게는, 스위치들은, SW1 내지 SW3 각각과, 대응하는 SW7 내지 SW9 각각이 상보적으로 동작하도록 제어될 수도 있는, 스위치들 중 하나가 ON 이고 다른 것이 OFF 인 것을 의미한다. 유사하게, 스위치들은, SW4 내지 SW6 각각과, 대응하는 SW10 내지 SW12 각각이 상보적으로 동작하도록 제어될 수도 있다. 스위치들 (SW1 내지 SW12) 에 대한 ON/OFF 상태의 관계는 도 5 에 도시된다. 예를 들면, 이미지 데이터 (Dk) 의 계조 레벨이 n 이고, DAC (134) 로부터 출력 전압 (VD1) 이 연산 증폭기 (137) 의 모든 입력 단자들 (VIN1 내지 VIN3) 로 공급되는 경우, 스위치들 (SW1 내지 SW3) 은 ON 이고, 스위치들 (SW4 내지 SW6) 은 OFF 이고, 스위치들 (SW7 내지 SW9) 은 OFF 이고, 스위치들 (SW10 내지 SW12) 은 ON 이다. 또한, 이미지 데이터 (Dk) 의 계조 레벨이 n+1 이고, DAC (134) 로부터 출력 전압 (VD1) 이 입력 단자들 (VIN1, VIN3) 로 공급되고, DAC (135) 로부터의 출력 전압 (VD2) 이 입력 단자 (VIN2) 로 공급되는 경우, 스위치들 (SW1, SW3) 은 ON 이고, 스위치 (SW2) 는 OFF 이고, 스위치들 (SW4, SW6) 은 OFF 이고, 스위치 (SW5) 는 ON 이고, 스위치 (SW7, SW9) 는 OFF 이고, 스위치 (SW8) 는 ON 이고, 스위치 (SW10, SW12) 는 ON 이고, 스위치 (SW11) 는 OFF 이다.
스위치 (SW1 내지 SW3) 가 ON 이고, 스위치 (SW4 내지 SW6) 가 OFF 일 때, 스위치 (SW7 내지 SW12) 는 OFF 일 것이고, 더미 부하는 DAC (135) 의 출력과 접속 되지 않을 것이다. 또한, 스위치 (SW1 내지 SW3) 가 OFF 이고, 스위치 (SW4 내지 SW6) 가 ON 일 때, 스위치 (SW7 내지 SW12) 는 ON 일 것이고, 더미 부하는 DAC (134) 의 출력과 접속되지 않을 것이다. 보다 상세하게는, 이들은 계조 레벨들이 n, n+4, 및 n+8 인 경우이다. 이것은, 연산 증폭기 (137) 의 입력 단자들과 접속되지 않은 DAC 가 연산 증폭기 (137) 의 출력 파형에 영향을 미치지 않기 때문이다.
이후, 연산 증폭기 (137) 와 더미 부하 (237) 의 구성 예를 설명한다. 연산 증폭기 (137) 의 구성 예는 도 6 에 도시되고, 더미 부하 (237) 의 구성예는 도 7 에 도시된다. 도 6 의 예는 단순한 2 단 연산 증폭기로 구성된 연산 증폭기 (137) 이다. 도 6 에서, N 채널 MOS 트랜지스터 (N1, N2) 가 입력 차동쌍을 형성하고, 공통으로 접속된 트랜지스터 (N1, N2) 의 소스가, 정전류원으로서 동작하는 N 채널 MOS 트랜지스터 (N9) 를 통해 그라운드로 접속된다. 유사하게, N 채널 MOS 트랜지스터들의 각 쌍 (N3, N4), (N5, N6), (N7, N8) 이 입력 차동쌍을 형성한다. 트랜지스터 (N3 내지 N8) 의 소스들이, 정전류원으로서 동작하는 N 채널 MOS 트랜지스터 (N10 내지 N12) 를 통해 그라운드로 접속된다. 바이어스 전압 (VB1) 이 트랜지스터 (N9 내지 N12) 의 게이트로 인가된다.
P 채널 MOS 트랜지스터 (P1, P2) 가 4 개의 입력 차동쌍들에 대해 전류 미러 부하를 형성한다. 보다 상세하게는, 트랜지스터 (P1, P2) 의 소스들이 전원 (VDD) 과 접속된다. 트랜지스터들 (N1, N3, N5, N7) 의 드레인들이 트랜지스터 (P1) 의 드레인에 접속된다. 트랜지스터들 (N2, N4, N6, N8) 의 드레인들이 트 랜지스터 (P2) 의 드레인에 접속된다. 또한, 트랜지스터 (P2) 는 그 게이트와 드레인이 쇼트회로를 이루는 다이오드 접속형이다.
P 채널 MOS 트랜지스터 (P3) 가 2 단 연산 증폭기의 출력단을 형성한다. P 채널 MOS 트랜지스터는 정전류원으로서 동작하는 N 채널 MOS 트랜지스터 (N13) 를 통해 트랜지스터 (P1) 의 드레인에 접속되는 게이트와 그라운드로 접속되는 드레인을 갖는다. 바이어스 전압 (VB2) 은 정전류원으로서 동작하는 트랜지스터 (N13) 의 게이트에 인가된다. 출력 단자 (VOUT) 와 트랜지스터 (P3) 사이에 접속하기 위한 라인에 제공된 캐패시터 (C5) 는 2 단 연산 증폭기 (137) 의 주파수 보상에 대한 보상 캐패시터이다. 출력 단자 (V0UT) 가 트랜지스터 (N2, N4, N6, N8) 의 게이트와 접속된다.
이후, 도 7 에 도시된 더미 부하 (237) 의 구성 예를 설명한다. 도 7 은, 캐패시터들 (C1 내지 C4) 이 N 채널 MOS 트랜지스터들 (N21 내지 N24) 에 의해 형성되고, 정전류원으로서 동작하는 N 채널 MOS 트랜지스터 (N25) 가 트랜지스터들 (N21 내지 N24) 의 소스와 접속되는 구성을 도시한다.
도 7 에서, 트랜지스터들 (N21 내지 N24) 은, 트랜지스터들 (N21 내지 N24) 의 제조 프로세스에서 특성 변이를 제외하고는, 연산 증폭기 (137) 의 입력 차동쌍을 형성하는 트랜지스터 (N1, N3, N5, N7) 와 동일한 특성들을 갖는다. 이러한 구성에 의해, 트랜지스터 (N1, N3, N5, N7) 의 부하 캐패시턴스들과 동일한 캐패시턴스가 더미 부하 (237) 에 용이하게 제공될 수 있다. 또한, 통상의 MOS 트랜 지스터의 게이트 캐패시턴스에서 바이어스 의존적이다. 따라서, 정전류원으로서 동작하는 트랜지스터 (N25) 에 대해 도 6 에서 전류원 트랜지스터 (N9 내지 N12) 와 동일한 특성을 갖는 트랜지스터를 사용하고, 바이어스 전압 (VB1) 이 트랜지스터 (N9 내지 N12) 와 같이 트랜지스터 (N25) 의 게이트로 인가되는 것이 바람직하다. 이러한 구성에 의해, 도 6 의 트랜지스터들 (N1, N3, N5, N7) 과 도 7 의 트랜지스터들 (N21 내지 N24) 이 동일한 방식으로 바이어스되고, 따라서, 바이어스 전류의 차이 때문에 이러한 트랜지스터들의 게이트 캐패시턴스에서 변이를 억제할 수 있다. 따라서, 더미 부하 (237) 의 캐패시턴스는, 연산 증폭기 (137) 에 대해 입력 트랜지스터의 부하 캐패시턴스에 근접하기 위하여 보다 상세하게 조정될 수 있다.
이후, 본 실시형태의 디코더 회로 (133) 로부터 출력 전압의 전압 변동 특성이 도 8 및 도 9 를 참고하여 상세하게 설명된다. 도 8 은 연산 증폭기 (137) 로부터 출력 신호와 입력 신호 (VD1, VD2) 의 전압 레벨들을 보여주는 그래프이다. 보다 상세하게는, 도 8 은 DAC (134, 135) 에 의해 선택된 기준 전압에서 변화에 의해, VD1 및 VD2 가 전압 (A) 근처로부터 전압 (B) 으로의 전이시 전압 변화를 도시한다.
관련 기술에 따른 디코더 회로 (733) 의 전압 레벨의 변화를 도시하는 도 8 및 도 12 를 비교하여, 더미 부하 (237) 를 디코더 회로 (133) 에 제공하는 유익한 효과들이 명백해진다. 보다 상세하게는, 도 12 에서, DAC (134, 135) 와 접속 된 부하 캐패시턴스들 사이의 차이 때문에, VD1(n+1), VD2(n+1), VD1(n+2), 및 VD2(n+2) 의 전압 변동 특성들에서 큰 차이가 있다. 또한, 도 12 에서, 연산 증폭기 (137) 의 출력 전압 (VSk) 의 전압 변동 특성에 대해, 계조 레벨 (n+1) 의 경우 출력 VSk (n+1) 과, 계조 레벨 (n+2) 의 경우 출력 VSk (n+2) 사이에 차이가 있다. 반면, 이 실시형태에서, 더미 부하 (237) 가 DAC (134, 135) 와 접속되어, DAC (134, 135) 의 출력과 접속되는 부하 캐패시턴스의 사이즈가, 디코더 회로 (133) 의 출력 전압 레벨 (출력 계조 전압 레벨) 과 상관없이 거의 일정하도록 한다. 이러한 구조로, 도 8 에 도시된 바와 같이, VD1(n+1), VD2(n+1), VD1(n+2), 및 VD2(n+2) 사이의 전압 변동 특성의 차이가 관련 기술에서 보다 더 억제된다. 그 결과, 출력 전압들 VSk (n+1) 과 VSK (n+2) 사이의 전압 변동 특성에서의 차이 역시, 관련 기술보다 더 억제된다.
도 9 는 도 8 에서 도시된 VSk (n+1) 과 VSk (n+2) 에 의해 액정 디스플레이 패널 (10, 패널 부하) 을 구동할 때 2 개의 인접한 계조 레벨들 사이에서 전압차를 도시한다. 도 13 에서와 같이, 도 9 에서는 2 개의 인접한 계조 레벨들 사이에서 전압차가 전압 C 에서 전압 D 까지 변한다. 도 9 와 도 13 사이의 비교에서 보여지는 바와 같이, 이 실시형태의 디코더 회로 (133) 에 의해, 2 개의 인접한 계조 레벨들 사이에서 전압차에 대해 소정의 전압차 (전압 D) 로 수렴하는데 소요된 시 간이 짧아지고, 전이 기간에서 소정의 전압차 (전압 D) 로부터의 2 개의 인접한 계조 레벨들 사이의 전압차의 편차 역시 감소될 수 있다.
상술된 디코더 회로 (133) 에서, 선택 회로 (236) 의 내부 저항이, 선택 회로 (136) 의 내부 저항과 동일한 것이 바람직하다. 보다 상세하게는, 도 6 및 도 7 을 참고하여 서술된 바와 같이, 더미 부하 (237) 내에 포함된 캐패시터 (C1 내지 C4) 의 캐패시턴스가, 연산 증폭기 (137) 에 대한 입력 트랜지스터의 부하 캐패시턴스와 동일하도록 만들어질 수도 있다. 또한, 선택 회로 (236) 에 포함된 스위치들 (SW7 내지 SW12) 이 동일한 특성들, 보다 상세하게는, 선택 회로 (136) 에 포함된 스위치들 (SW1 내지 SW6) 과 같은 동일한 내부 저항값을 가질 수도 있고, 선택 회로 (236) 의 스위치들의 수가, 선택 회로 (136) 의 스위치들의 수와 동일하도록 만들어질 수도 있다. 예를 들면, 스위치들 (SW1 내지 SW12) 에 대해 아날로그 스위치들 (전송 게이트들) 을 사용할 때, 트랜지스터들의 채널 길이와 게이트 폭과 같은 파라미터들이 SW1 내지 SW6, 및 SW7 내지 SW12 중에서 일정하게 될 수도 있다. 이러한 구성에서, 선택 회로 (136) 에 의해 연산 증폭기 (137) 로의 입력 전압의 조합의 선택에 상관없이, 일정 임피던스를 가진 부하 또는 소정 범위내의 부하가 DAC (134, 135) 각각과 접속된다. 따라서, 연산 증폭기 (137) 에 입력되는 VD1 및 VD2 의 전압 변동 특성에서의 차이가 더 억제될 수 있다.
또한, 상술된 디코더 회로 (33) 의 구성은 예시적이다. 즉, 이미지 데이터 (Dk) 의 비트 수, 기준 전압 발생 회로 (131) 에 의해 발생된 기준 전압들의 수, 및 기준 전압들로부터 연산 증폭기 (137) 에 의해 발생된 보간 전압들의 수는 단지 예일 뿐이다. 예를 들면, 연산 증폭기 (137) 는 2 개의 기준 전압들 사이에서 4 로 분할된 3 개의 보간 전압들을 발생하는 구성을 갖도록 설명된다. 그러나, 다양한 변형들이, 예를 들면, 2 개의 기준 전압들 사이에서 8 로 분할되는 구성과, 동작을 수행하기 위해서 3 개 이상의 기준 전압들을 입력하는 구성이 만들어질 수 있다.
또한, 2 개의 DAC (134, 135) 를 이용하는 디코더 회로 (133) 의 구성과, 선택 회로 (136, 236) 는 예시적이다. 즉, 본 발명은, 기준 전압을 입력하고, 연산을 수행하여 2 개 이상의 기준 전압들을 보간하기 위한 전압을 발생할 수 있는 연산 증폭기를 갖는 디코더 회로에 폭넓게 결합될 수 있고, 본 발명은 상술된 특정 구성들에 대해 제한적이지 않다.
다른 실시형태
연산 증폭기 (137) 의 차동쌍들을 형성하는 2 개의 트랜지스터에 대한 특징 변동들에 의해 야기된 출력 오프셋을 상쇄하기 위해서, 차동쌍을 형성하는 2 개의 트랜지스터들에 대해 신호 공급원들을 주기적으로 스위칭하는 기술이 공지된다. 제 1 실시형태에서, 선택 회로 (236) 에 포함된 스위치들 (SW7 내지 SE12), 더미 부하 (237) 에 포함된 캐패시터들 (C1 내지 C4) 및 트랜지스터들 (N21 내지 N24) 이 제조 프로세스 중에 발생된 특성 변동들을 갖는다. 따라서, 병합된 차동쌍들의 오프셋 상쇄에 대한 상기 기술들을 가지고, 선택 회로 (236) 를 형성하는 스위치들 (SW7 내지 SW12) 과 더미 부하 (237) 를 형성하는 트랜지스터들 (N21 내지 N24) 의 조합이 주기적으로 스위칭되는 구성이 이용될 수도 있다. 상세하게는, 이러한 조합들을 주기적으로 변화시키는 스위치와 잉여 라인이 제공될 수도 있다. 이러한 구성에 의하여, 선택 회로 (236) 와 더미 부하 (237) 를 형성하는 디바이스들의 특성 변동들이 평균화되어, 보다 특정적인 임피던스 조정이 가능하게 된다.
본 발명은 상기 실시형태들에 대해 한정되지 않는다는 것은 명백하며, 본 발명의 정신과 범위로부터 벗어나지 않는 한 수정되고 변경될 수도 있다.
도 1 은 본 발명의 일 실시형태에 따른 액정 디스플레이 장치의 블록도.
도 2 는 액정 디스플레이 패널의 등가 회로를 도시.
도 3 은 본 발명의 일 실시형태에 따른 신호 라인 구동 회로의 블록도.
도 4 는 본 발명의 일 실시형태에 따른 디코더 회로의 블록도.
도 5 는 본 발명의 일 실시형태에 따른 디코더 회로의 디코드 로직을 도시.
도 6 은 본 발명의 일 실시형태에 따른 디코더 회로에 포함된 연산 증폭기의 구성도.
도 7 은 본 발명의 일 실시형태에 따른 디코더 회로에 포함된 더미 부하의 구성예를 도시.
도 8 은 본 발명의 일 실시형태에 따른 디코더 회로에 포함된 연산 증폭기의 입력 전압 레벨과 출력 전압 레벨을 보여주는 그래프.
도 9 는 본 발명의 일 실시형태에 따른 디코더 회로에 포함된 연산 증폭기로부터 출력된 인접한 계조 전압들 사이의 전압차를 보여주는 그래프.
도 10 은 관련 기술에 따른 디코더 회로의 블록도.
도 11 은 관련 기술에 따른 디코더 회로의 디코드 로직을 도시.
도 12 는 관련 기술에 따른 디코더 회로에 포함된 연산 증폭기의 입력 전압 레벨과 출력 전압 레벨을 보여주는 그래프.
도 13 은 관련 기술에 따른 디코더 회로에 포함된 연산 증폭기로부터 출력된 인접한 계조 전압들 사이에서 전압차를 보여주는 그래프.

Claims (12)

  1. 입력된 디지털 데이터에 따라서 아날로그 전압 신호를 출력하도록 구성된 디코더 회로로서,
    복수의 입력 차동쌍들을 가지며, 상기 복수의 입력 차동쌍들에 인가되는 입력 전압들을 보간하여 출력 전압을 발생하도록 구성된 연산 증폭기,
    상기 디지털 데이터에 따라서 기준 전압들로부터, 상기 복수의 입력 차동쌍들에 인가되는 상기 입력 전압들을 선택하도록 구성된 제 1 선택 회로, 및
    상기 기준 전압들 중에서 적어도 하나의 전압 레벨이 변하는 경우, 상기 제 1 선택 회로에 의한 입력 전압의 선택에 따라 상기 복수의 입력 차동쌍들에 인가되는 상기 입력 전압들의 과도 변동 특성에서 변화를 억제하도록 구성된 보상 유닛을 포함하는, 디코더 회로.
  2. 제 1 항에 있어서,
    상기 디지털 데이터에 따라서 출력 전압 레벨을 결정하고, 상기 기준 전압들 중 하나로서 출력하도록 각각 구성된 D/A 컨버터들을 더 포함하고,
    상기 보상 유닛은, 상기 제 1 선택 회로에 의한 상기 복수의 입력 차동쌍들에 대한 입력 전압들의 선택에 상관없이, 상기 D/A 컨버터들의 각 출력에 접속된 부하의 각 임피던스들이 일정하거나 소정의 범위 내에 있도록 동작하는, 디코더 회로.
  3. 제 1 항에 있어서,
    상기 디지털 데이터에 따라서 출력 전압 레벨을 결정하고, 상기 기준 전압들 중 하나로서 출력하도록 구성되는 D/A 컨버터들을 더 포함하고,
    상기 보상 유닛은,
    더미 부하들, 및
    상기 제 1 선택 회로에 의한 상기 복수의 입력 차동쌍들에 대한 상기 입력 전압들의 선택에 상관없이, 상기 D/A 컨버터들의 각 출력에 접속된 부하 캐패시턴스가 일정하거나 소정의 범위 내에 있도록, 상기 D/A 컨버터들의 각 출력과 접속된 상기 더미 부하들의 각 정전 캐패시턴스를 스위칭하도록 구성된 제 2 선택 회로를 포함하는, 디코더 회로.
  4. 제 1 항에 있어서,
    상기 디지털 데이터에 따라서 출력 전압 레벨을 결정하고, 상기 기준 전압들 중 하나로서 출력하도록 구성되는 D/A 컨버터들을 더 포함하고,
    상기 보상 유닛은,
    복수의 캐패시터들, 및
    상기 디지털 데이터에 따라서 상기 D/A 컨버터들의 각 출력과 접속된 상기 복수의 캐패시터들의 조합을 선택하도록 구성된 제 2 선택 회로를 포함하는, 디코더 회로.
  5. 제 3 항에 있어서,
    상기 제 1 선택 회로에 의한 상기 복수의 입력 차동쌍들에 대한 상기 입력 전압들의 선택에 상관없이, 상기 D/A 컨버터들의 각 출력에 접속된 각 부하의 저항값이 일정하거나 소정의 범위 내에 있도록, 상기 제 2 선택 회로의 내부 저항이 구성되는, 디코더 회로.
  6. 제 4 항에 있어서,
    상기 제 1 선택 회로에 의한 상기 복수의 입력 차동쌍들에 대한 상기 입력 전압들의 선택에 상관없이, 상기 D/A 컨버터들의 각 출력에 접속된 각 부하의 임피던스 값이 일정하거나 소정의 범위 내에 있도록, 상기 제 2 선택 회로의 내부 저항이 구성되는, 디코더 회로.
  7. 제 3 항에 있어서,
    상기 제 1 선택 회로와 상기 제 2 선택 회로는 아날로그 스위치들에 의해 형성되고, 상기 제 1 선택 회로를 형성하는 아날로그 스위치들과 상기 제 2 선택 회로를 형성하는 아날로그 스위치들은 동일한 수량과 사이즈를 갖는, 디코더 회로.
  8. 제 4 항에 있어서,
    상기 제 1 선택 회로와 상기 제 2 선택 회로는 아날로그 스위치들에 의해 형 성되고, 상기 제 1 선택 회로를 형성하는 아날로그 스위치들과 상기 제 2 선택 회로를 형성하는 아날로그 스위치들은 동일한 수량과 사이즈를 갖는, 디코더 회로.
  9. 제 4 항에 있어서,
    상기 복수의 캐패시터들은, 상기 복수의 입력 차동쌍들을 형성하는 입력 트랜지스터들과 동일한 특성들을 갖는 복수의 트랜지스터에 의해 형성되고, 상기 복수의 트랜지스터들은 상기 입력 트랜지스터들과 동일한 방식으로 바이어스되는, 디코더 회로.
  10. 제 1 항에 기재된 디코더 회로를 복수개 포함하는 디스플레이 디바이스용 구동 회로로서,
    디스플레이 패널을 구동하는, 구동 회로.
  11. 제 1 항에 기재된 디코더 회로를 복수개 포함하는 구동 회로, 및
    상기 복수의 디코더 회로들의 출력에 의해 구동되는 액티브 매트릭스형 디스플레이 패널을 포함하는, 디스플레이 디바이스.
  12. 연산 증폭기에 포함된 각 입력 단자들과 복수의 아날로그 전원 출력들 중 하나를 선택적으로 접속하여 보간 전압 신호를 출력하도록 구성된 디코더 회로로서,
    상기 디코더 회로는,
    복수의 임피던스 디바이스들을 갖는 임피던스 디바이스 그룹으로서, 상기 복수의 임피던스 디바이스들의 각 임피던스 값이, 상기 복수의 아날로그 전원 출력들 각각과 상기 복수의 입력 단자들 각각의 사이에서의 임피던스, 또는 그 임의의 조합의 총 임피던스 값과 동일한, 임피던스 디바이스 그룹, 및
    상기 복수의 아날로그 전원 출력들의 각각의 부하 임피던스를, 상기 복수의 입력 단자들에 접속된 상기 아날로그 전원 출력들의 선택에 따라서 상기 복수의 임피던스 디바이스들을 상기 아날로그 전원 출력들과 선택적으로 접속하여 소정의 범위 내에 있도록 유지시키도록 구성되는 보상 유닛을 포함하는, 디코더 회로.
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