CN101588181B - 数字模拟转换电路和数据驱动器及显示装置 - Google Patents

Abstract

一种数字模拟转换电路和数据驱动器及显示装置，能够通过减少参照电压的数量而减小面积，并且抑制布线交叉点增加。将多个参照电压分组为第1至第(S+1)参照电压组，在将参照电压组分配到行、将各参照电压组的参照电压在参照电压组内的序列分配到列的、(S+1)行h列的二维排列中，i行j列的要素对应于第{(j-1)×S+i}个参照电压，具有解码器，该解码器包括：第1至第(S+1)子解码器，与参照电压组对应而设置，从参照电压中，分别选择与第1比特组的值对应的参照电压；和(S+1)输入2输出型的子解码器，从由第1至第(S+1)子解码器选择的参照电压中，根据第2比特组的值，选择并输出包括重复在内的两个参照电压。

Description

数字模拟转换电路和数据驱动器及显示装置

技术领域

本发明涉及到一种数字模拟转换电路和数据驱动器及使用该数字模拟转换电路和数据驱动器的显示装置。

背景技术

近年来，显示装置中具有薄型、轻便、低耗电特征的液晶显示装置(LCD)得到广泛普及，较多地应用于移动电话(mobile-phone、cell-phone)、PDA(个人数码助理)、笔记本PC等移动设备的显示器中。但最近以来，液晶显示装置的大画面化及动态图像应用的技术也得到提高，上述显示装置不仅用于移动设备，而且也可实现放置型的大画面显示装置、大画面液晶电视。作为这些液晶显示装置，利用可进行高精细显示的有源矩阵驱动方式的液晶显示装置。

首先，参照图38简单说明有源矩阵驱动方式的液晶显示装置的典型结构。此外，图38中，与液晶显示部的一个像素连接的主要结构通过等效电路示意。

一般情况下，有源矩阵驱动方式的液晶显示装置的显示部960由半导体基板和相对基板两块基板相对、并在其之间封入液晶而形成，上述半导体基板(例如在彩色SXGA面板时，1280×3像素列×1024像素行)中，透明的像素电极964及薄膜晶体管(TFT)963配置成矩阵状，上述相对基板在整个面上形成一个透明的电极967。液晶具有电容性，在像素电极964和电极967之间形成电容965。并且，进一步具有辅助电容966，用于辅助液晶的电容性。

上述液晶显示装置通过扫描信号控制具有开关功能的TFT963导通/截止，当TFT963导通时，与影像数据信号对应的灰度信号电压施加到像素电极964，通过各像素电极964和相对基板电极967之间的电位差，液晶的透过率发生变化，在TFT963截止后，也通过液晶电容965和辅助电容966在一定时间内保持该电位差，从而显示图像。

在半导体基板上，传输向各像素电极964施加的多个电平电压(灰度信号电压)的数据线962、及传输扫描信号的扫描线961布线成格子状(在是上述彩色SXGA面板的情况下，数据线为1280×3根，扫描线1024根)，扫描线961及数据线962通过在彼此的交叉部上产生的电容及夹持在相对基板电极之间的液晶电容等，变为较大的电容性负荷。

此外，扫描信号从栅极驱动器970提供到扫描线961，并且对各像素电极964的灰度信号电压的供给是从数据驱动器980经由数据线962进行。并且栅极驱动器970及数据驱动器980由显示控制器950控制，所需的时钟CLK、控制信号等由显示控制器950提供，影像数据提供到数据驱动器980。目前，影像数据的主流是数字数据。电源电路940向栅极驱动器970、数据驱动器980提供驱动电源。

1个画面的数据的重写以1帧为期间(1/60秒)进行，通过各扫描线按照1个像素行(每行)依次选择，在选择期间内，从各数据线提供灰度信号电压。

栅极驱动器970只要至少提供2值的扫描信号即可，与之相对，数据驱动器980需要以和灰度数对应的多值电平的灰度信号电压来驱动数据线。因此，数据驱动器980包括：将影像数据变换为灰度信号电压的解码器；和数字模拟转换电路(DAC)，包括将该灰度信号电压放大输出到数据线962的运算放大器。

在移动电话终端、笔记本PC、监视器、液晶TV等中，越来越高画质化(多色化)。至少需要RGB各6比特(bit)的影像数据(26万色)，进一步需要8比特影像数据(2680万色)以上。

因此，输出和多比特影像数据对应的灰度信号电压的数据驱动器要求进行多灰度电压输出的同时，与灰度对应的非常高精度的电压输出。对应于多灰度化，增大产生的参照电压(基准电压)的数量时，会增大参照电压产生电路的元件数量、选择与输入影像信号对应的参照电压的解码电路的开关晶体管元件数量。

即，多灰度化(8～10比特以上)的进展导致解码电路的面积增加，并导致驱动器的成本增加。多比特DAC的面积取决于解码器结构。

利用内插技术(内插放大器)减少参照电压的数量、及解码器结构中的开关晶体管数量的技术为世人所知。作为其现有技术，例如在专利文献1(日本专利特开2000-183747号公报)中，公开了图39所示结构的DAC(专利文献1的图1)。选择电路(解码器)802从基准电压产生电路801的输出个数的1/2加1个参照电压(基准电压)中，根据数字数据选择输出两个电压，使用放大电路(内插放大器)803输出内插了所选择的两个电压的电压。选择电路(解码器)802从输入数字数据的高位比特(MSB：Bit5)向低位比特(LSB：Bit0)依次选择。选择电路(解码器)802中的开关个数在输入数字数据为6比特时是74，为8比特时是270，为10比特时是1042。

图40是表示专利文献2(日本特开2002-043944号公报)公开的构成的图。DA转换器310将N比特的数字信号变换为2^N(其中^表示幂乘)个模拟信号。具有：基准电压产生电路318，用2^A+1个电压电平生成基准电压；基准电压选择电路316a，根据数字信号的A比特，选择电压电平相邻的两个基准电压；生成电压选择电路316b，从上述两个基准电压的电压电平之间预先设定的2^(N-A)-1个内插电压中，根据上述数字信号的(N-A)比特，选择一个内插电压；电压跟随电路317，根据上述两个基准电压通过线性内插生成内插电压。

具体而言公开了如下构成：基准电压选择电路316a在A＝N-2时，相对于输出个数2^N，从1/4加1(2^(N-2)+1)个参照电压中，根据数字数据选择两个电压，生成电压选择电路316b接受由基准电压选择电路316a选择的两个电压，根据数字信号的低位比特Bit0、Bit1，对开关进行接通/断开控制，输出到电压跟随电路317的三个端子(IN1、IN2、IN3)。在选择电路316的基准电压选择电路316a中，从高位比特(Bit5)向低位比特依次选择。电压跟随电路317使由基准电压选择电路316a选择的两个电压由三个端子接受，通过加权计算，输出将两个电压分割(内分)为四个电压的电压电平。

专利文献1：日本特开2000-183747号公报

专利文献2：日本特开2002-043944号公报

以下分析本发明的相关技术。

在参照图39说明的相关技术(专利文献1)的构成中，在输入数字数据的高位比特侧，开关之间的布线交叉较多，布线面积较大。例如，在图39中，在由Bit5控制的开关对SW(5，1)～SW(5，17)和由Bit4控制的开关对SW(4，1)～SW(4，9)之间，SW(5，2)到SW(4，2)的输出线与SW(5，9)到SW(4，1)的输出线交叉(1点)。SW(5，3)到SW(4，3)的输出线与SW(5，9)到SW(4，1)的输出线及SW(5，10)到SW(4，2)的输出线交叉(2点)。SW(5，4)到SW(4，4)的输出线有3处布线交叉，以下同样，SW(5，9)到SW(4，9)的输出线的8处布线交叉为止，共有36处布线交叉。即使因各开关对的配置不同而使布线交叉个数不同，也会产生非常多的布线交叉点。如比特数增加，则在高位比特侧，布线交叉数进一步明显增加。在图39中，例如作为Bit5的高位比特，增加由Bit6控制的开关对时，由Bit6和Bit5控制的开关对之间的布线交叉为136处。在LSI等实际的设备中，可用于布线的层数(例如金属布线层)有制约。层数增多时，工艺成本增加。而以较少的布线层形成电路时，布线交叉点越多，配置面积越大，芯片成本增加(以上是本发明人的分析)。

图40的选择电路构成中，高位比特中开关晶体管之间的布线交叉也变多。图40的N比特选择电路的布线交叉个数与图39的(N-2)比特选择电路的布线交叉个数为相同程度，在8比特、10比特(N＝8、10)等多比特选择电路中，布线面积变大(以上是本发明人的分析)。

因此，在图39、图40所示的相关技术中，可减少解码器(选择电路)的开关晶体管的个数，但因存在布线交叉，所以比特数增加，存在布线交叉点明显增加、布置面积增加的问题。

发明内容

因此，本发明的目的在于提供一种能够通过减少参照电压的数量而减少面积、且抑制布线交叉点增加的数字模拟变换器、驱动器及显示装置。

本申请中公开的发明为了解决上述课题大概具有以下构成。

根据本发明的一个方面，提供一种数字模拟转换电路，使彼此不同的多个参照电压分组为第1至第(S+1)参照电压组，其中S是2的幂乘、且4以上的整数，在将上述第1至第(S+1)参照电压组分配到行、将属于各参照电压组的参照电压在参照电压组内的序列分配到列的、(S+1)行h列的二维排列中，i行j列的排列要素对应于上述多个参照电压中的第{(j-1)×S+i}个参照电压，其中h是2以上的整数，i是1以上且(S+1)以下的整数，j是1以上且h以下的整数，数字模拟转换电路具有解码器，该解码器包括：第1至第(S+1)子解码器，与上述第1至第(S+1)参照电压组分别对应而设置，从上述第1至第(S+1)参照电压组的参照电压中，分别选择上述二维排列中在与输入数字信号的高位侧的第1比特组的值对应的列上分配的参照电压；和(S+1)输入2输出型的子解码器，输入上述第1至第(S+1)子解码器的输出，从由上述第1至第(S+1)子解码器选择的参照电压中，根据上述输入数字信号的低位侧的第2比特组的值，选择并输出两个参照电压，数字模拟转换电路还具有放大电路，该放大电路输入由上述解码器选择的两个参照，输出内插了上述两个参照电压的电压电平。

在本发明中也可以是如下构成：上述第1至第(S+1)参照电压组包括在各自对应的上述二维排列的上述第1至第(S+1)行中与第1列至第h列对应的参照电压，作为上述多个参照电压。

在本发明中也可以是如下构成：第1至第(X-1)(其中X是2以上且(S+1)以下的整数)参照电压组分别包括与上述二维排列的第1至第(X-1)行的第2列到第h列分别对应的参照电压，作为上述多个参照电压。

在本发明中也可以是如下构成：第(Y+1)(其中Y是1以上且S以下的整数)至第(S+1)参照电压组分别包括与上述二维排列的第(Y+1)至第(S+1)行的第1列到第(h-1)列分别对应的参照电压，作为上述多个参照电压。

在本发明中也可以是如下构成：第1至第(X-1)(其中X是2以上且(S+1)以下的整数)参照电压组分别包括与上述二维排列的第1至第(X-1)行的第2列到第h列分别对应的参照电压，作为上述多个参照电压，第(Y+1)(其中Y是X以上且S以下的整数)至第(S+1)参照电压组分别包括与上述二维排列的第(Y+1)至第(S+1)行的第1列到第(h-1)列分别对应的参照电压，作为上述多个参照电压。

在本发明中也可以是如下构成：第1至第Y(其中Y是1以上且S以下的整数)参照电压组分别包括与上述二维排列的第1至第Y行的第2列到第h列分别对应的参照电压，作为上述多个参照电压，第(Y+1)至第(X-1)(其中X是大于Y且(S+1)以下的整数)参照电压组分别包括与上述二维排列的上述第(Y+1)至第(X-1)行的第2列到第(h-1)列分别对应的参照电压，作为上述多个参照电压，第X至第(S+1)参照电压组分别包括与上述二维排列的第X至第(S+1)行的第1列到第(h-1)列分别对应的参照电压，作为上述多个参照电压。

在本发明中也可以是如下构成：上述第1至第(S+1)子解码器根据m比特(其中m是预定的正整数)的数字数据中高位侧的(m-n)比特(其中m＞n)的第1比特组的值，分别选择分配到上述二维排列的对应的列的参照电压，从上述第1至第(S+1)子解码器输出最大(S+1)个的参照电压，在上述(S+1)输入2输出型的子解码器中，根据低位n比特的第2比特组的值，从通过上述第1至第(S+1)子解码器选择的参照电压中，选择并输出包括重复在内的两个参照电压。在本发明中，上述第1至第(S+1)子解码器从上述(m-n)比特的低位侧到高位侧顺序解码。并且，上述(S+1)输入2输出型的子解码器从n比特的最高位比特开始依次解码。此外，上述(S+1)输入2输出型的子解码器也可交换上述n比特的低位侧的解码顺序。

在本发明中，具有放大电路，其将由上述解码器选择的两个参照电压至少输入到两个输入端子，输出对上述至少两个输入端子的参照电压进行加权平均的内插电压。具体而言，具有放大电路，其将由上述解码器选择的两个参照电压输入到第1、第2输入端子，输出对上述第1、第2输入端子接受的参照电压以预先确定的比例进行加权平均的内插电压。或者在本发明中，具有放大电路，将由上述解码器选择的两个参照电压输入到第1、第2、第3输入端子，输出对上述第1、第2、第3输入端子接受的参照电压按照预先确定的比例进行加权平均的内插电压。

根据本发明的数字模拟转换电路，针对多比特化，能够减少输入的参照电压数量，减少解码器(选择电路)的开关晶体管数量，进一步通过抑制布线交叉点增加，能够减小电路面积。

并且，根据本发明的数据驱动器，针对多比特化，能够抑制参照电压及解码器(选择电路)的开关晶体管数量增加，能够节省面积(低成本)。进一步，根据本发明的显示装置，通过使用上述数据驱动器，能够降低成本。

附图说明

图1是表示本发明的一个实施方式(第1实施例)的构成的图。

图2(A)是说明本发明的实施例中的第1方式的图，图2(B)是说明放大电路的图。

图3是表示本发明的第2实施例(图1中的S＝4)的构成的图。

图4是表示图3的子解码器11-1A～11-5A的构成的一例的图。

图5是表示图3的子解码器13A的构成的图。

图6是表示图3的子解码器13A的构成的其他示例的图。

图7是表示本发明的第3实施例的构成的图。

图8是表示图7的子解码器13A’的构成的一例的图。

图9是表示本发明的第4实施例(图1中的S＝8)的构成的图。

图10是表示图9的子解码器11-1B～11-9B的构成的一例的图。

图11是表示图9的子解码器13B的构成的一例的图。

图12是表示本发明的第5实施例的构成的图。

图13是表示图12的子解码器13B’的构成的图。

图14是表示第2至第5实施例中的解码器的开关晶体管的个数的图。

图15(A)是说明本发明的实施例中的第2方式的图，图15(B)是说明放大电路的图。

图16是表示本发明的第6实施例(图1中的S＝4)的构成的图。

图17是表示图16的子解码器11-1C～11-5C的构成的一例的图。

图18是表示图16的子解码器13C的构成的图。

图19是表示本发明第7实施例的构成的图。

图20是表示图19的解码器10F的构成的一例的图。

图21是说明图19的实施例中的第3方式的图。

图22是表示图19的解码器41、42的构成的一例的图。

图23是表示本发明的第8实施例(图20中的S＝4)的构成的图。

图24是表示图23的子解码器11-1FA、11-2FA的构成的一例的图。

图25是表示图23的子解码器11-4FA、11-5FA的构成的一例的图。

图26是表示图23的子解码器11-3FA的构成的一例的图。

图27是表示本发明的第9实施例(图20中的S＝8)的构成的图。

图28是表示图27的子解码器11-3FB的构成的一例的图。

图29是表示图27的子解码器11-7FB的构成的一例的图。

图30是说明图19的实施例中的第4方式的图。

图31(A)是和图30的方式对应的图23的子解码器13A的构成的一例，图31(B)是表示与图31(A)不同的例子的图。

图32是表示本发明的第10实施例中数据驱动器的一个实施例的构成的图。

图33是表示图1、图20的参照电压的分组的详情的图。

图34(A)是图33的参照电压分组的一例，图34(B)是表示和图34(A)不同的例子的图。

图35是表示本发明的相关发明的构成的图。

图36是表示图3的放大电路的构成的图。

图37是表示图16的放大电路的构成的图。

图38是表示有源矩阵型液晶显示装置的构成的图。

图39是表示相关技术(专利文献1)的构成的图。

图40是表示相关技术(专利文献2)的构成的图。

具体实施方式

对上述本发明进一步参照附图进行如下详细说明。作为本发明方式之一，数字模拟转换电路(DAC)根据预定比特数(m比特)的输入数字信号，从最大(h×s+1)个(其中S是2的幂乘且4以上的整数，h是2以上的整数)彼此不同的多个参照电压中，选择包括重复在内的两个参照电压，输出内插了上述两个参照电压的电压电平，在上述数字模拟转换电路(DAC)中，将序列化的最大(h×s+1)个多个参照电压分组为第1至第(S+1)参照电压组(20-1～20-(S+1))。上述多个参照电压的分组中，将上述第1至第(S+1)参照电压组分配到行、将属于各参照电压组的参照电压在参照电压组内的序列分配到列的、(S+1)行h列(其中h是2以上的整数)的二维排列中，i行j列(其中i是1以上且(S+1)以下的整数，j是1以上且h以下的整数)的排列要素设定为，对应于上述多个参照电压中的第{(j-1)×S+i}个参照电压，

上述第1至第(S+1)参照电压组(20-1～20-(S+1))也可以分别包括上述二维排列的上述第1至第(S+1)行中与第1列到第h列对应的参照电压，作为上述多个参照电压。具体而言，上述多个参照电压是(h×s+1)个参照电压(Vr1、Vr2、...Vr(S+1)、Vr(S+2)、...Vr(2×s+1)、...、Vr(3×s+1)、...、Vr(h×s+1))时，各参照电压组分别包括隔S个的参照电压，第1参照电压组由(Vr1、Vr(S+1)、Vr(2×s+1)...、Vr{(h-1)×S+1})构成。第2参照电压组由(Vr2、Vr(S+2)、Vr(2×s+2)...、Vr{(h-1)×S+2})构成，第(S+1)参照电压组由(Vr(S+1)、Vr(2×S+1)、Vr(3×S+1)...、Vr(h×S+1))构成。此外，虽无特别限定，但在多个参照电压的序列化中，对于整数k(1≤k≤h×S)，第k个和第k+1个参照电压Vr(k)、Vr(K+1)的电平大小关系是Vr(k)＜Vr(K+1)。

此外，作为上述多个参照电压小于(h×s+1)个的参照电压的构成，在上述第1至第(S+1)参照电压组(20-1～20-(S+1))中，第1至第(X-1)(其中，X是2以上且(S+1)以下的整数)参照电压组可以是除了上述二维排列的第1列(Vr1～Vr(X-1))的构成。或者，第(Y+1)(其中Y是1以上且S以下的整数)至第(S+1)参照电压组可以是除了上述二维排列中的第h列(Vr{(h-1)×S+Y+1}～Vr(h×s-1))的构成。

在本发明的一个方式中，数字模拟转换电路具有解码器(10、10F)，该解码器包括：第1至第(S+1)子解码器(11-1～11-(S+1)、11-1F～11-(S+1)F)，与第1至第(S+1)参照电压组对应设置，从上述第1至第(S+1)参照电压组的多个参照电压中，根据输入数字信号的高位侧的第1比特组(D(m-1)～Dn及其互补信号D(m-1)B～DnB)的值，选择分配到在上述二维排列中与第1比特组的值对应的列的参照电压；和(S+1)输入2输出型的子解码器(13)，输入上述第1至第(S+1)子解码器(11-1～11-(S+1)、11-1F～11-(S+1)F)的输出，从由上述第1至第(S+1)子解码器选择的最大(S+1)个的参照电压中，根据上述输入数字信号的低位侧的第2比特组(D(n-1)～D0及其互补信号D(n-1)B～D0B)的值，选择并输出包括重复在内的两个参照电压。

进一步，数字模拟转换电路具有放大电路(30)，将由解码器(10)选择的两个参照电压输入到至少两个输入端子，输出以预定比例对上述至少两个输入端子的参照电压加权平均后的内插电压。作为放大电路(30A)的构成也可以是，将由解码器(10A、10A’、10B、10B’、10FA、10FB)选择的两个参照电压输入到第1、第2输入端子，输出以预定比例将上述第1、第2输入端子接受的参照电压加权平均后的内插电压。或者，作为放大电路(30C)也可以是如下构成，将由解码器(10C)选择的两个参照电压输入到第1、第2、第3输入端子，输出以预定比例对上述第1、第2、第3输入端子接受的参照电压进行加权平均后的内插电压。以下参照实施例进行说明。

(实施例)

图1是表示本发明的第1实施例的构成的图。参照图1，该数字模拟转换电路(DAC)根据m比特(bit)(m是8等预定的正整数)的数字数据，选择相邻的两个参照电压，输出以预定比例对其内插的电压电平。

由未图示的参照电压产生电路输出的最大(h×s+1)个(其中，S是2的幂乘且4以上的整数，h是2以上的整数)的多个参照电压(Vr1、Vr2、...、Vr(S+1)、Vr(S+2)、...、Vr(2×s+1)、...、Vr(3×s+1)、...、Vr(h×s+1))(其中，Vr1＜Vr2＜Vr3＜Vr4、...、Vr(S)＜Vr(S+1)＜Vr(S+2)、...Vr(2×s)＜Vr(2×s+1)、...、Vr(3×s)＜Vr(3×s+1)、...、＜Vr(h×s+1))分组为第1至第(S+1)参照电压组20-1～20-(S+1)。图33表示多个参照电压分组的一例的详情。

参照图33，(S+1)行、h列的二维排列中，分别分配第1至第(S+1)参照电压组及属于各参照电压组的参照电压在参照电压组内的序列，i行j列(其中，i是1以上且(S+1)以下的整数，j是1以上且h以下的整数)的要素与参照电压Vr((j-1)×S+i))对应。

即，第1参照电压组20-1由分配到二维排列的第1行的隔S个的参照电压(Vr1、Vr(S+1)、Vr(2×s+1)、...、Vr{(h-1)×S+1})构成。

第2参照电压组20-2由分配到二维排列的第2行的隔S个的参照电压(Vr2、Vr(S+2)、Vr(2×s+2)、...、Vr{(h-1)×S+2})构成。

第i(其中1≤i≤(S+1))参照电压组20-i由分配到二维排列的第i行的隔S个的参照电压(Vri、Vr(S+i)、Vr(2×s+i)、...、Vr{(h-1)×S+i})构成。

第(S+1)参照电压组20-(S+1)由分配到二维排列的第(S+1)行的隔S个的参照电压(Vr(S+1)、Vr(2×S+1)、Vr(3×s+1)、...、Vr(h×S+1)构成。

第1电压组20-1中的第2个参照电压、与第(S+1)电压组20-(S+1)的第1个参照电压为同一Vr(S+1)。即，分配到属于第1电压组20-1的二维排列的第1行、第2～第h列的参照电压与分配到属于第(S+1)电压组20-(S+1)的二维排列的第(S+1)行、第1～第(h-1)列的参照电压相同。

此外，也可以是去除分配到属于第1至第(X-1)(其中2≤X≤S)参照电压组的二维排列的第1～第(X-1)行、第1列的参照电压(Vr1～Vr(X-1))的构成(图34(A)、(B))。

或者，也可以是去除分配到属于第(Y+1)(其中1≤Y≤S)至第(S+1)参照电压组的二维排列的第(Y+1)～第(S+1)行、第h列的参照电压Vr{(h-1)×S+Y+1}～Vr(h×S+1)的构成(图34(A)、(B))。

解码器10根据m比特的数字数据选择电平顺序相同或相邻的两个参照电压。解码器10具有第1～第(S+1)的子解码器11-1～11-(S+1)，该第1～第(S+1)的子解码器11-1～11-(S+1)根据m比特中第1比特组(高位侧比特D(m-1)～Dn及其互补信号D(m-1)B～DnB)(其中，m＞n)的值，选择分配到二维排列的对应的列(例如第j列，其中j是1以上且h以下的整数)的参照电压(Vr{(j-1)×S+1}～Vr(j×S+1))。并且，选择的第j列在j＝2、3、4、...、(h-1)时，第1～第(S+1)的子解码器11-1～11-(S+1)分别选择并输出一个(相邻(S+1)个)参照电压。选择的第j列为j＝1或h时，包括以下情况：第1～第(S+1)子解码器11-1～11-(S+1)分别选择一个(相邻(S+1)个)参照电压的情况(图33)；选择比(S+1)个少的参照电压的情况(图34(A)、(B))。并且具有子解码器13，其并列输入由第1～第(S+1)子解码器11-1～11-(S+1)选择的最大(S+1)个电压，根据m比特中第2比特组(低位侧比特D(n-1)～D0及其互补信号D(n-1)B～D0B)的值，选择输出包括重复在内的两个参照电压(Vo1、Vo2)。内插放大器30输入由解码器10选择的两个参照电压(Vo1、Vo2)，放大输出以预定比例加权平均的内插电压电平。

子解码器11-1～11-(S+1)按照从第1比特组(D(m-1)～Dn、D(m-1)B～DnB)的低位侧比特(Dn、DnB)到高位侧比特(D(m-1)、D(m-1)B)(D(m-1)是MSB(Most Significant Bit：最高有效位)的顺序进行解码。

子解码器13从第2比特组D(n-1)～D0、D(n-1)B～D0B(其中，D0是LSB(Least Significant Bit：最低有效位))的最高位比特的(D(n-1)、D(n-1)B)开始依次解码。此时也可交换D(n-1)～D0、D(n-1)B～D0B中的低位侧的部分比特的解码顺序(例如可交换(D0、D0B)和(D1、D1B的顺序)。

在此说明本发明的相关发明(比较例)。图35是表示相关发明构成的图。参照图35，在该数字模拟转换电路中，对于从未图示的参照电压产生电路输出的第1至第(2×h+1)(其中h是预定的正整数)参照电压Vr1～Vr(2×h+1)(其中，Vr1＜Vr2、...＜Vr(2h)＜Vr(2h+1))，分组为：由第(2×j-1)个(其中，j是1～h的预定的正整数)的h个参照电压构成的第1参照电压组21D；由第(2×j)个的h个参照电压构成的第2参照电压组22D；由第(2×j+1)个的h个参照电压构成的第3参照电压组23D。并且具有根据输入数字信号选择参照电压的解码器10D、放大电路30D。

解码器10D具有：

第1子解码器11-1D，接受第1参照电压组21D的h个参照电压Vr1、Vr3、...、Vrk、...、Vr(2h-1)，根据输入数字信号的第1比特组(Dn～D(m-1))，选择一个参照电压Vrk；

第2子解码器11-2D，接受第2参照电压组22D的h个参照电压Vr2、Vr4、...、Vr(k+1)、...、Vr(2h)，根据输入数字信号的第1比特组(Dn～D(m-1))，选择一个参照电压Vr(k+1)；

第3子解码器11-3D，接受第3参照电压组23D的h个参照电压Vr3、Vr5、...、Vr(k+2)、...、Vr(2h+1)，根据输入数字信号的第1比特组(D(m-1)～Dn)，选择一个参照电压Vr(k+2)；

3输入2输出的子解码器13D，接受由第1、第2、第3子解码器11-1D、11-2D、11-3D分别选择的相邻三个参照电压(Vrk、Vr(k+1)、Vr(k+2))，根据输入数字信号的第2比特组(D(n-1)～D0)，选择并输出包括重复在内的两个参照电压Vo1、Vo2。

关于(2h+1)个参照电压Vr1、Vr2、Vr3、...、Vr(2h)、Vr(2h+1)，在分组为第1至第3参照电压组21D、22D、23D时，第1参照电压组21D的第(j+1)个(j＝1～h)参照电压Vr(2j+1)与第3参照电压组23D的第j个参照电压Vr(2j+1)相同。并且，输入数字信号与互补信号成对，在此省略详述。

第1～第3子解码器11-1D～11-3D中分别输入的参照电压数同为h个，m比特的输入数字信号中，根据第1比特组Dn～D(m-1)(其中0＜n＜m-1)的值，按照第1～第3参照电压组21D、22D、23D分别选择一个参照电压。从第1、第2、第3子解码器11-1D、11-2D、11-3D选择输出三个相邻的参照电压Vrk、Vr(k+1)、Vr(k+2)。

子解码器13D根据第2比特组D(n-1)～D0的比特列的值，从由第1、第2、第3子解码器11-1D、11-2D、11-3D分别选择的三个参照电压Vrk、Vr(k+1)、Vr(k+2)中，选择相同或相邻的两个参照电压Vo1、Vo2，输出到放大电路30D的P个(其中P是2以上的预定的整数)的输入端子T1...TP。在输入相邻的三个参照电压(Vrk、Vr(k+1)、Vr(k+2))的子解码器13D中，作为两个电压(Vo1、Vo2)选择并输出以下任意一组：

同一参照电压对(Vrk、Vrk)、(Vr(k+1)、Vr(k+1))、(Vr(k+2)、Vr(k+2))；

相邻参照电压对(Vrk、Vr(k+1))、(Vr(k+1)、Vrk)、(Vr(k+1)、Vr(k+2))、(Vr(k+2)、Vr(k+1))。

放大电路30D由内插放大器构成，接受从子解码器13D输出的电压Vo1、Vo2，包括重复在内地接受到输入端子T1～TP，对输入到输入端子T1～TP的电压，输出预定的计算结果(合成电压)。

如图35的构成所示，将多个参照电压分为三个组时，其中两个参照电压组21D、23D之间，参照电压是重复的。因此，选择参照电压的子解码器11-1D～11-3D的开关晶体管的个数变多，面积变大。

且在图35的构成中，参照电压组21D、23D分别包括奇数号的参照电压，参照电压组21D的第1个参照电压Vr1、参照电压组22D的第h个参照电压Vr(2h+1)以外的所有参照电压Vr3、Vr5、Vr7、...Vr(2h-1)在参照电压组21D、23D之间重复。在放大电路30D以一比一的比例对电压Vo1、Vo2进行加权平均的构成(Vout＝(Vo1+Vo2)/2)的情况下，图35的解码器10D的开关晶体管数在8比特解码器中为386个(h＝64)，10比特解码器中为1538个(h＝256)。

与之相对，在图1的实施例(参照电压为(h×S+1)个时)中，在第1参照电压组20-1和第(S+1)参照电压组20-(S+1)中，下限的参照电压Vr1与上限参照电压Vr(h×S+1)以外的所有参照电压Vr(S+1)、Vr(2×S+1)、...、Vr{(h-1)×S+1}重复，但彼此不同的多个参照电压的总数((h×S+1)个)与图35的构成(相当于S＝2)相同时，图1中重复的参照电压数((h-1)个)随着S值的增加而变小，和图35的构成相比减少。即，使图1和图35的全部参照电压数例如为相同的129个参照电压时，在图35中分组数为3，一个参照电压组所包含的参照电压的数量为64个，重复的参照电压的数量为63个。而在图1中，分组数为(S+1)(其中S是4以上的2的幂乘S＝4、8、16、...)，一个参照电压组中含有的参照电压的个数(h个)为(128/S)个，和图35的三个分组构成相比减少，在第1参照电压组20-1和第(S+1)参照电压组20-(S+1)中重复的参照电压的个数(h-1)个为{(128/S)-1}个，和图35的构成相比减少。其结果是，子解码器11-1～11-(S+1)的开关晶体管数减少，可节省面积。

图2(A)是对参照图1说明的实施例(参照电压为(h×S+1)个，图3所示的二维排列的构成)以表格形式总结的具体方式的一例(第1方式)的图。图2(B)表示和图2(A)的方式对应的图1的放大电路30(内插放大器30A)。图2所示的例子在图1中使数字输入信号的比特数m＝8，参照电压个数为129个。

在图2(A)中，电平栏(0～256)是内插放大器30A的输出电压电平，对应于到解码器10的8比特数字输入信号D7～D0，可输出0～255的256电平。Vref栏表示输出电平和参照电压Vr1～Vr129的对应。参照电压Vr1～Vr128分别设定为隔2个电平的输出电压的期待值，在图2(A)中，对应于偶数电平0、2、4、...、254。参照电压Vr129对应于电平255的下一电平(相当于电平256)。T1、T2是内插放大器30A的两个输入端子。

参照图2(B)，内插放大器30A具有两个正转输入端子T1、T2和输出端子反馈连接的反转输入端子，是电压跟随构成。输出端子电压Vout提供对输入到输入端子T1、T2的电压V(T1)、V(T2)以一比一的比例加权平均的内插电压Vout＝{V(T1)+V(T2)}/2。

图3是表示本发明的第2实施例的构成的图。本实施例是表示基于图2方式的图1的构成的一例的图。图3是表示参照电压组为5个时(S＝4)的实施例的构成的图。参照电压分为5个(S＝4)参照电压组20-1A～20-5A，在图33中是5行、h列的二维排列的构造。

参照图3，该解码器10A中m＝8(数字信号的比特数)、n＝3，其具有：5个子解码器11-1A～11-5A，根据高位5比特(D7～D3、D7B～D3B)，分别选择输出一个电压(Vr(4k-3)～Vr(4k+1))；子解码器13A，从由子解码器11-1A～11-5A选择的相邻5个电压(Vr(4k-3)～Vr(4k+1))中，根据低位3比特(D2～D0、D2B～D0B)，选择输出相邻或相同的两个参照电压(Vo1、Vo2)。

图3的D7～D3及其互补信号D7B～D3B对应于图1的D(m-1)～Dn及D(m-1)B～DnB，是高位8-3＝5比特的数字信号，图3的D2～D0对应于图1的D(n-1)～D0，是低位3比特的数字信号。

图3的构成如下：在图2(A)中，将8个连续的电平设定在一个区间，分配相邻的4个参照电压，对一个区间的端部电平(从低位开始第8个电平)共用相邻区间的最低电平的一个参照电压，将电平0～255的总数256个电压电平分割为32个区间，使参照电压的个数为4×32+1＝129个。

具体而言，例如在电平0～7的区间(第1区域)，分配参照电压Vr1、Vr2、Vr3、Vr4，电平0～6是通过分配到第1区间的参照电压中相同或相邻的两个参照电压的内插而生成，第1区间端部的电平7是通过属于相邻的第2区间(电平8～15)的最低电平的参照电压Vr5及第1区间的第4个参照电压Vr4的内插而生成。同样，在电平8～15的第二区间，分配参照电压Vr5、Vr6、Vr7、Vr8，该区间端部的电平15是通过属于相邻的第3区间(电平16～23)的参照电压Vr9及第2区间的参照电压Vr8的内插而生成。在电平252～255的第32区间，分配参照电压Vr125、Vr126、Vr127、Vr128，该区间端部的电平255是通过区间外的参照电压Vr129和第32区间内的参照电压Vr128的内插而生成。

图4是表示图3的子解码器11-1A～11-5A的构成的一例的图。图2(A)的方式下，子解码器11-1A～11-5A是相同构成，各子解码器表示为11-iA(i＝1～5)。11-iA中，通过高位5比特(D3～D7、D3B～D7B)，从低位侧比特(D3、D3B)向高位侧比特(D7、D7B)依次选择h个(＝32个)参照电压。并且，在图4中，为了方便作图，表示了将32个参照电压作为一组、h(＝32)个参照电压输入到子解码器11-iA的构成，对应于第1参照电压组20-1A(Vr1、Vr5、Vr9、...、Vr121、Vr125)、第2参照电压组20-2A(Vr2、Vr6、Vr1、...、Vr122、Vr126)、第5参照电压组20-5A(Vr5、Vr9、Vr12、...、Vr125、Vr129)，图4的子解码器11-iA成为第1至第5子解码器11-1A～11-5A，分别输出相邻5个参照电压Vr(4k-3)、Vr(4k-2)、Vr(4k-1)、Vr(4k)、Vr(4k+1)(其中，k对应于5行、h列的二维排列中的列号码j(＝1、2、...、h、h＝32))的任意一个参照电压。

具体而言，在第1子解码器11-1A中，通过由第1比特组的低位侧比特(D3、D3B)进行开/关控制的Nch晶体管(传输晶体管、开关晶体管)，选择在第1参照电压组20-1A中连续的两个参照电压(Vr1、Vr5)、(Vr9、Vr13)、...、(Vr113、Vr117)、(Vr121、Vr125)中的一个，在与其高位比特(D4、D4B)连接的Nch晶体管中，选择通过与(D3、D3B)连接的Nch晶体管选择的两个参照电压中的一个，同样在高位的比特中，选择通过与低一位的比特连接的Nch晶体管选择的两个参照电压中的一个，在与(D7、D7B)连接的Nch晶体管中，选择通过与低一位的比特(D6、D6B)连接的Nch晶体管选择的两个参照电压中的一个，输出Vr(4k-3)。此时，同样，在第2～第5子解码器11-2A～11-5A中，根据第1比特组(D3、D3B)～(D7、D7B)，分别选择输出Vr(4k-2)、Vr(4k-1)、Vr(4k)、Vr(4k+1)。

在图4中，子解码器11-iA的晶体管开关数为62个。在5个子解码器11-1A～11-5A中，晶体管开关的总数为310个。

在图4中，子解码器11-iA是通过高位5比特(D3、D3B、～、D7、D7B)从低位侧比特(D3、D3B)向高位侧比特(D7、D7B)依次选择h个(＝32个)参照电压的竞争(Tournament)型构造，因此不会产生图39那样的布线交叉。此外，在图4的子解码器11-iA中，表示了Nch晶体管开关的构成，但在通过Pch晶体管开关也可以构成同样的构成。在Pch晶体管构成中，可简单地通过以下方法构成：使Nch晶体管构成中的晶体管极性从Nch替换为Pch，替换比特信号的正信号和互补信号(例如正信号D0和互补信号D0B)。因此，在本发明中，以Nch晶体管作为代表进行表示，省略Pch晶体管构成的附图。本发明的以下各图中也同样。

图5是表示图3的子解码器13A的构成的一例的图。参照图5，Vr(4k-3)通过由D2B的1/0而被开/关控制的Nch晶体管(传输晶体管、开关晶体管)与节点N3连接。

Vr(4k-2)通过由D2B的1/0而被开/关控制的Nch晶体管与节点N4连接。

Vr(4k-1)通过由D2B的1/0而被开/关控制的Nch晶体管与节点N5连接，通过由D2的1/0而被开/关控制的Nch晶体管与节点N3连接。

Vr(4k)通过由D2的1/0而被开/关控制的Nch晶体管与节点N4连接。

Vr(4k+1)通过由D2的1/0而被开/关控制的Nch晶体管与节点N5连接。

节点N3通过由D1B的1/0而被开/关控制的Nch晶体管与节点N1连接。

节点N4通过由D1B的1/0而被开/关控制的Nch晶体管与节点N2连接，通过由D1的1/0而被开/关控制的Nch晶体管与节点N1连接。

节点N5通过由D1的1/0而被开/关控制的Nch晶体管与节点N2连接。

节点N1与端子T1连接，并且通过由D0B的1/0而被开/关控制的Nch晶体管与端子T2连接。

节点N2通过由D0的1/0而被开/关控制的Nch晶体管与端子2连接。输出到低位比特D2～D0和端子T1、T2的参照电压如下所示。

(D2、D1、D0)＝(0、0、0)时，(T1、T2)＝(Vr(4k-3)、Vr(4k-3))，

(D2、D1、D0)＝(0、0、1)时，(T1、T2)＝(Vr(4k-3)、Vr(4k-2))，

(D2、D1、D0)＝(0、1、0)时，(T1、T2)＝(Vr(4k-2)、Vr(4k-2))，

(D2、D1、D0)＝(0、1、1)时，(T1、T2)＝(Vr(4k-2)、Vr(4k-1))，

(D2、D1、D0)＝(1、0、0)时，(T1、T2)＝(Vr(4k-1)、Vr(4k-1))，

(D2、D1、D0)＝(1、0、1)时，(T1、T2)＝(Vr(4k-1)、Vr(4k))，

(D2、D1、D0)＝(1、1、0)时，(T1、T2)＝(Vr(4k)、Vr(4k))，

(D2、D1、D0)＝(1、1、1)时，(T1、T2)＝(Vr(4k)、Vr(4k+1))。

图5的子解码器13A用于在低位3比特(D0～D2、D0B～D2B)中从高位比特(D2、D2B)向低位比特一侧依次选择。如图5所示，在开关晶体管(Nch晶体管)之间的布线中，虽然产生布线交叉，但交叉点(4处)较少，因此对布局面积影响较小。

图6是表示图3的子解码器13A的构成的其他例子的图。在图6中，图5的(D2、D2B)、(D1、D1B)、(D0、D0B)的选择顺序中，交换了(D1、D1B)、(D0、D0B)的选择顺序而构成。此时，开关晶体管(Nch晶体管)的个数和图5的构成相比仅增加了2个，对面积基本无影响(面积不增大)。布线交叉数为4处。

但如果是在(D1、D1B)、(D0、D0B)之后选择(D2、D2B)的顺序，则开关晶体管(Nch晶体管)个数比图5、图6的构成(图5中12个，图6中14个)大幅增加，面积增大。

即，图1的子解码顺13、图3的子解码器13A优选在D0～D(n-1)、D0B～D(n-1)B的低位n比特(n＞2)中至少从最高位的(D(n-1)、D(n-1)B)开始的选择顺序。低位侧的(D0、D0B)、(D1、D1B)即使交换部分选择顺序也可避免面积增大。

图36是表示图2(B)及图3的放大电路30A(内插放大器)的构成的一例的图。如图36所示，具有：由共同连接的源极连接到电流源113、栅极分别连接到端子T1(电压V(T1))和输出端子3(输出端子电压Vout)的Nch晶体管101、102构成的第1差动对；由共同连接的源极连接到电流源114、栅极分别连接到端子T2(电压V(T2))和输出端子3的Nch晶体管103、104构成的第2差动对；连接在Nch晶体管101、103的共同连接的漏极和电源VDD之间的Pch晶体管111；连接在Nch晶体管102、104的共同连接的漏极和电源VDD之间、栅极与漏极连接、并且栅极与Pch晶体管111的栅极连接的Pch晶体管112；Pch晶体管111的漏极与Nch晶体管101、103的共同连接的漏极的连接点连接到输入端，且输出端连接到输出端子3的放大级109。Pch晶体管111、112构成电流镜。

Nch晶体管101、102、103、104为同一尺寸，电流源113、114的电流值相等。Nch晶体管101、102、103、104的漏极电流ID1、ID2、ID3、ID4如下所示：

ID1＝(β/2)(V(T1)-VTH)^2   ...(1)

ID2＝(β/2)(Vout-VTH)^2    ...(2)

ID3＝(β/2)(V(T2)-VTH)^2   ...(3)

ID4＝(β/2)(Vout-VTH)^2    ...(4)

其中，β是增益系数，β(＝μ(W/L)(εx/tox)，其中，μ是电子的有效移动度，εx是栅极绝缘膜的介电常数，tox是栅极绝缘膜的膜厚，W是沟道宽度，L是沟道长度)、VTH是阈值电压。

电流ID2+ID4是流入到电流镜的输入侧的Pch晶体管112的电流(输入电流)，电流ID1+ID3是流入到电流镜电路的输出侧的Pch晶体管111的电流(输出电流)，控制为电流镜电路的输入电流与输出电流相等。

ID1+ID3＝ID2+ID4    ...(5)

展开公式(1)至(4)的括号而代入到公式(5)，使VTH的一次项在两边相等，V(T1)+V(T2)＝2×Vout，即，

Vout＝{V(T1)+V(T2)}/2    ...(6)

或者，设第1、第2差动对的彼此的电导率为gm，通过将ID1-ID2＝gm(V(T1)-Vout)、ID3-ID4＝gm(V(T2)-Vout)代入到公式(5)，导出公式(6)。

此外，图36是表示放大电路30A的一例的图，除了图36的构成外，也可使用实现公式(6)的任意的内插放大器。

图7是表示本发明的第3实施例的构成的图，是表示图3的变更例的图。参照图7，在本实施例中，通过变更图3的第1至第5子解码器11-A～11-5A的配置，减少子解码器13A’的开关晶体管间的布线交叉。

在第1至第5子解码器11-A～11-5A的配置中，第3子解码器11-3A配置得分别与第1、第5子解码器11-1A、11-5A相邻，第2子解码器11-2A与第4子解码器11-4A彼此相邻地配置。这样一来，在子解码器13A’中，参照电压Vr(4k-2)和Vr(4k)相邻地输入，Vr(4k-1)与Vr(4k-3)及Vr(4k+1)相邻地输入。子解码器13A’根据第2比特组D(n-1)～D0、D(n-1)B～D0B，选择包括重复在内的两个参照电压，输出到放大电路30A的端子T1、T2。

图8是表示图7的子解码器13A’的构成的一例的图。通过使子解码器11-1A～11-5A的配置从图3所示的配置变更为图7所示配置，子解码器13A’的开关晶体管间的布线交叉变为1处，比图5的构成(布线交叉4处)减少，可减少布线交叉对布局面积的影响。此外，在图8的电路构成中，开关晶体管个数和图5的构成相同。

图9是说明本发明的第4实施例的构成的图。本实施例是图2的方式的其他实施例，是在图1中S＝8时的构成。参照电压分组为(S+1)＝9个参照电压组20-1B～20-9B，在图33中成为9行、h列的二维排列构成。在图9中，m＝8(数字信号的比特数)、n＝4，解码器10B对应于参照电压组20-1B～20-9B具有第1至第9子解码器11-1B～11-9B，根据高位4比特(D7～D4、D7B～D4B)，分别选择输出一个电压(Vr(8k-7)～Vr(8k+1))。解码器10B的子解码器13B输入来自第1至第9子解码器11-1B～11-9B的相邻9个参照电压Vr(8k-7)、Vr(8k-6)、Vr(8k-5)、Vr(8k-4)、Vr(8k-3)、Vr(8k-2)、Vr(8k-1)、Vr(8k)、Vr(8k+1)，根据低位4比特(D3～D0、D3B～D0B)选择输出包括重复在内的两个参照电压(Vo1、Vo2)。放大电路30A和图1、图3同样由内插两个电压(Vo1、Vo2)的内插放大器构成。

图9的构成是，在图2(A)中，将16个连续的电平设定在一个区间，分配相邻的8个参照电压，对一个区间的端部的电平(从低位开始第16个电平)共用相邻区间的最低电平的一个参照电压，将电平0～255的总数256个电压电平分割为16个区间，使参照电压的个数为8×16+1＝129个。

具体而言，例如在电平0～15的区间(第1区域)，分配参照电压Vr1～Vr8，电平0～14是通过分配到第1区间的参照电压中相同或相邻的两个参照电压的内插而生成。该第1区间的端部的电平15是通过属于相邻的第2区间(电平16～31)的最低电平的参照电压Vr9及第1区间的第8个参照电压Vr8的内插而生成。同样，在电平16～31的第2区间分配参照电压Vr9～Vr16，该区间的端部的电平31是通过相邻的第3区间(电平32～47)的参照电压Vr17及第2区间的参照电压Vr16的内插而生成。在电平244～255的第16区间分配参照电压Vr121～Vr128，该区间的端部的电平255是通过相邻的参照电压Vr129及第16区间内的参照电压Vr128的内插而生成。

图10是表示图9的子解码器11-1B～11-9B的构成的一例的图。图2(A)的方式下，子解码器11-1B～11-9B是相同构成，各子解码器表示为11-iB(i＝1～9)。11-iB中，如图2所示，参照电压有Vr1～Vr129这129个，分为9个参照电压组20-1B～20-9B。在图10中，为了方便作图，表示了将16个参照电压作为一组、h(＝16)个参照电压输入到子解码器11-iB(i＝1～9)的构成，对应于第1参照电压组20-1B(Vr1、Vr9、...、Vr112、Vr121)、第2参照电压组20-2B(Vr2、Vr10、...、Vr114、Vr122)、...第9参照电压组20-9B(Vr9、Vr17、...、Vr121、Vr129)，图10的子解码器11-iB成为第1至第9子解码器11-1B～11-9B，分别输出相邻的9个参照电压Vr(8k-7)、Vr(8k-6)、Vr(8k-5)、Vr(8k-4)、Vr(8k-3)、Vr(8k-2)、Vr(8k-1)、Vr(8k)、Vr(8k+1)(其中，k对应于9行、h列的二维排列中的列号码j(＝1、2、...、h、h＝16))的任意一个参照电压。

具体而言，在第1子解码器11-1B中，通过与第1比特组的低位侧比特(D4、D4B)连接的Nch晶体管(传输晶体管、开关晶体管)，选择在第1参照电压组20-1B中连续的两个参照电压(Vr1、Vr9)、(Vr17、Vr25)、...、(Vr113、Vr121)中的一个，在与高位比特(D5、D5B)连接的Nch晶体管中，选择通过与(D4、D4B)连接的Nch晶体管选择的两个参照电压中的一个，同样在高位的比特中，选择通过与低一位的比特连接的Nch晶体管选择的两个参照电压中的一个，在与(D7、D7B)连接的Nch晶体管中，选择通过与低一位的比特(D6、D6B)连接的Nch晶体管选择的两个参照电压的中一个，输出Vr(8k-7)。此时，同样，在第2～第9子解码器11-2B～11-9B中，根据第1比特组(D4、D4B)～(D7、D7B)，分别选择输出Vr(8k-6)、Vr(8k-5)、Vr(8k-4)、Vr(8k-3)、Vr(8k-2)、Vr(8k-1)、Vr(8k)、Vr(8k+1)。

在图10中，子解码器11-iB的晶体管开关(Nch晶体管)数为30个。在9个子解码器11-1B～11-9B中，晶体管开关的总数为270个。在本实施例中，通过高位4比特(D4～D7、D4B～D7B)从低位侧比特(D4、D4B)向高位侧比特(D7、D7B)依次选择16个参照电压。由于是竞争型构造，因此不会产生图39那样的布线交叉。

图11是表示图9的子解码器13B的构成的一例的图。是从第2比特组的低位4比特(D0～D3、D0B～D3B)中的高位比特(D3、D3B)向低位比特一侧依次选择的构成。

Vr(8k-7)、Vr(8k-6)、Vr(8k-5)、Vr(8k-4)、Vr(8k-3)分别通过由D3B的1/0进行开/关控制的Nch晶体管(传输晶体管、开关晶体管)与节点N6、N7、N8、N9、N10连接。

Vr(8k-3)、Vr(8k-2)、Vr(8k-1)、Vr(8k)、Vr(8k+1)分别通过由D3的1/0进行开/关控制的Nch晶体管与节点N6、N7、N8、N9、N10连接。

节点N6、N7、N8分别通过由D2B的1/0进行开/关控制的Nch晶体管与节点N3、N4、N5连接。

节点N8、N9、N10分别通过由D2的1/0进行开/关控制的Nch晶体管与节点N3、N4、N5连接。

节点N3、N4分别通过由D1B的1/0进行开/关控制的Nch晶体管与节点N1、N2连接。

节点N4、N5分别通过由D1的1/0进行开/关控制的Nch晶体管与节点N1、N2连接。

节点N1与端子T1连接，通过由D0B的1/0进行开/关控制的Nch晶体管与端子T2连接。

节点N2通过由D0的1/0进行开/关控制的Nch晶体管与端子T2连接。

在图11中，由(D2、D2B)～(D0、D0B)开/关控制的构成和图5相同。因此，如图6所示，也可以是交换了(D1、D1B)、(D0、D0B)的解码顺序的构成。

在图11所示的电路中，虽然产生布线交叉，但布线交叉点较少为7处，因此对布局面积的影响(面积增加)较小。

图12是表示本发明的第5实施例的构成的图，是表示图9的变更例的图。第1至第9子解码器11-1B～11-9B的配置设置为：

选择输出Vr(8k-7)的第1子解码器11-1B、和

选择输出Vr(8k+1)的第9子解码器11-9B

分别与选择输出Vr(8k-3)的第5子解码器11-5B相邻。

选择输出Vr(8k-5)的第3子解码器11-3B与选择输出Vr(8k-1)的第7子解码器11-7B相邻配置。

选择输出Vr(8k-4)的第4子解码器11-4B与选择输出Vr(8k)的第8子解码器11-8B相邻配置。

选择输出Vr(8k-6)的第2子解码器11-2B与选择输出Vr(8k-2)的第6子解码器11-6B相邻配置。

这样一来，在子解码器13B’中，参照电压Vr(8k-3)与Vr(8k-7)及Vr(8k+1)分别相邻地输入，参照电压Vr(8k-1)与Vr(8k-5)、Vr(8k)与Vr(8k-4)、Vr(8k-2)与Vr(8k-6)分别相邻地输入。

图13是表示图12的子解码器13B’的构成的一例的图。参照图13，Vr(8k-7)、Vr(8k-6)、Vr(8k-5)、Vr(8k-4)、Vr(8k-3)分别通过由D3B的1/0进行开/关控制的Nch晶体管(传输晶体管、开关晶体管)与节点N6、N7、N8、N9、N10连接。

Vr(8k-3)、Vr(8k-2)、Vr(8k-1)、Vr(8k)、Vr(8k+1)分别通过由D3的1/0进行开/关控制的Nch晶体管与节点N6、N7、N8、N9、N10连接。

节点N6、N7、N8分别通过由D2B的1/0进行开/关控制的Nch晶体管与节点N3、N4、N5连接。

节点N8、N9、N10分别通过由D2的1/0进行开/关控制的Nch晶体管与节点N3、N4、N5连接。

节点N3、N4分别通过由D1B的1/0进行开/关控制的Nch晶体管与节点N1、N2连接。

节点N4、N5分别通过由D1的1/0进行开/关控制的Nch晶体管与节点N1、N2连接。

节点N1与端子T1连接，通过由D0B的1/0进行开/关控制的Nch晶体管与端子T2连接。

节点N2通过由D0的1/0进行开/关控制的Nch晶体管与端子T2连接。

通过优化子解码器11-B～11-9B的配置，子解码器13B’的布线交叉点(尤其是(D3、D3B)和(D2、D2B)的开关晶体管之间)和图11的构成相比大幅减少，可减少解码器10B’的布局面积。开关晶体管的个数和图11的构成相同。

图14表示在图2的方式下设S为4的实施例(图3、图7)的解码器10A、10A’及设S为8的实施例(图9、图11)的解码器10B、10B’的开关晶体管数在8比特(m＝8)、10比特(m＝10)下的情况。此外，在图14中，10比特的构成是对8比特进行扩展的构成。

根据本实施例，开关晶体管数和图35的解码器10D的开关晶体管数(8比特时386个，10比特时1538个)相比，大幅减少，可节省面积。并且，S(2的幂乘，且4以上的整数)值越大，节省面积的效果越大。进一步，布线交叉点越少。因此，也不会产生布线交叉造成的布局面积增加。

此外，S较大的构成中，通过优化子解码器11-1～11-(S+1)的配置，减少子解码器13内部的布线交叉点，从而可抑制布局面积的增大。

图15(A)是相对图1的实施例(参照电压为(h×S+1)个，图33所示的二维排列的构成)说明与图2不同的第2方式的图。图15(A)所示的方式是在图1中使数字输入信号的比特数m＝8、n＝3、参照电压为Vr1～Vr65的情况。图15(B)表示和图15(A)的方式对应的图1的放大电路30(内插放大器30C)的构成。

图15(A)的电平(0～255)是内插放大器30C的输出电压电平，可输出0～256电平。Vref栏表示电平(内插放大器30C的输出电压电平)和参照电压Vr1～Vr65的对应关系。参照电压Vr1～Vr64分别隔4个电平设定，在图15(A)中对应于偶数电平0、4、8、...、252。参照电压Vr65对应于电平255的下一电平(相当于电平256)。图15(A)的T1、T2、T3是放大电路30的输入端子。

图15(B)的内插放大器30C在设三个端子T1、T2、T3的电压为V(T1)、V(T2)、V(T3)时输出Vout＝(V(T1)+V(T2)+2×V(T3))/4的电压。输出电压Vout成为对输入电压V(T1)、V(T2)、V(T3)以1比1比2的比例加权平均的内插电压。在本实施例中，由图1的解码器10选择的两个参照电压(Vo1、Vo2)以图15(A)的T1、T2、T3所示的组合输入到内插放大器30C的输入端子T1、T2、T3，从内插放大器30输出对应的电平。具体而言，参照电压(Vo1、Vo2)相同时，Vout＝Vo1(＝Vo2)，参照电压(Vo1、Vo2)不同时，Vout＝(Vo1+Vo2)/4，或Vout＝(Vo1+Vo2)×2/4，或Vout＝(Vo1+Vo2)×3/4。

图16是说明本发明的第6实施例的构成的图。本实施例是表示基于图15(A)的方式的图1的实施例的构成的图，设为在图1中S＝4。

参照图16，参照电压分为5个(S＝4)参照电压组20-1C～20-5C，在图33中是5行、h列的二维排列的构造。解码器10中m＝8、n＝4，其具有：5个子解码器11-1C～11-5C，根据高位4比特(D7～D4、D7B～D4B)分别选择输出一个电压(Vr(4k-3)～Vr(4k+1))；和子解码器13C，根据低位4比特(D3～D0、D3B～D0B)，从相邻5个电压(Vr(4k-3)、Vr(4k-2)、Vr(4k-1)、Vr(4k)、Vr(4k+1))中选择输出相邻或相同的两个参照电压(Vo1、Vo2)。

图16的构成如下：在图15(A)中，将16个连续的电平设定在一个区间，分配相邻的4个参照电压，对一个区间的高位侧的三个电平共用相邻区间的最低电平的一个参照电压，将电平0～255总数256个电压电平分割为16个区间，参照电压的个数为4×16+1＝65个。

具体而言，例如在电平0～15的区间(第1区域)，分配参照电压Vr1、Vr2、Vr3、Vr4，电平0～12是通过分配到第1区间的参照电压中相同或相邻的两个参照电压的内插而生成，第1区间的高位侧的三个电平13、14、15是通过第2区间(电平16～31)的最低电平的参照电压Vr5及第1区间的参照电压Vr4的内插而生成。同样，在电平240～255的第16区间，分配参照电压Vr61、Vr62、Vr63、Vr64，第32区间的高位侧的三个电平253、254、255是通过区间外的参照电压Vr65和第16区间的参照电压Vr64的内插而生成。

图17是表示图16的子解码器11-1C～11-5C的构成的一例的图。图15(A)的方式下，子解码器11-1C～11-5C是相同构成，各子解码器表示为11-iC(i＝1～5)。11-iC中，通过高位4比特(D4～D7、D4B～D7B)，从低位侧比特(D4、D4B)向高位侧比特(D7、D7B)依次选择h个(＝16个)参照电压。并且，在图17中，为了方便作图，表示了将16个参照电压作为一组、h(＝16)个参照电压输入到子解码器11-iC的构成，对应于第1参照电压组20-1C(Vr1、Vr5、Vr9、...、Vr57、Vr61)、第2参照电压组20-2C(Vr2、Vr6、Vr10、...、Vr58、Vr62)、...第5参照电压组20-5c(Vr5、Vr9、Vr12、...、Vr61、Vr65)，图17的子解码器11-iC成为第1至第5子解码器11-1C～11-5C，分别输出相邻的5个参照电压Vr(4k-3)、Vr(4k-2)、Vr(4k-1)、Vr(4k)、Vr(4k+1)(其中，k对应于5行、h列的二维排列中的列号码j(＝1、2、...、h、h＝16))中的任意一个参照电压。

在第1子解码器11-1C中，通过与第1比特组的低位侧比特(D4、D4B)连接的Nch晶体管(传输晶体管、开关晶体管)，选择在第1参照电压组20-1C中连续的两个参照电压(Vr1、Vr5)、(Vr9、Vr13)、...、(Vr49、Vr53)、(Vr57、Vr61)中的一个，在与高位比特(D5、D5B)连接的Nch晶体管中，选择通过与(D4、D4B)连接的Nch晶体管选择的两个参照电压中的一个，同样在高位的比特中，选择通过与低一位的比特连接的Nch晶体管选择的两个参照电压中的一个，在与(D7、D7B)连接的Nch晶体管中，选择通过与低一位的比特(D6、D6B)连接的Nch晶体管选择的两个参照电压中的一个，输出Vr(4k-3)。此时，同样，在第2～第5子解码器11-2C～11-5C中，根据第1比特组(D4～D7、D4B～D7B)，分别选择输出Vr(4k-2)、Vr(4k-1)、Vr(4k)、Vr(4k+1)。

在图17中，子解码器11-iC的晶体管开关数为30个。在5个子解码器11-1C～11-5C中，晶体管开关的总数为150个。并且在子解码器11-iC中，是通过高位4比特(D4～D7、D4B～D7B)从低位侧比特(D4、D4B)向高位侧比特(D7、D7B)依次选择16个参照电压的竞争型构造，因此不会产生图39那样的布线交叉。

图18是表示图16的子解码器13C的构成的一例的图。参照图18，Vr(4k-3)、Vr(4k-2)、Vr(4k-1)分别通过由D3B的1/0进行开/关控制的Nch晶体管与节点N13、N14、N15连接。

Vr(4k-1)、Vr(4k)、Vr(4k+1)分别通过由D3的1/0进行开/关控制的Nch晶体管与节点N13、N14、N15连接。

节点N13、N14通过由D2B的1/0进行开/关控制的Nch晶体管与节点N11、N12分别连接。

节点N14、N15通过由D2的1/0进行开/关控制的Nch晶体管与节点N11、N12分别连接。

节点N11与端子T2连接，通过由D1B、D0B的1/0进行开/关控制的Nch晶体管与端子T3、T1连接。

节点N12通过由D1、D0的1/0进行开/关控制的Nch晶体管与端子T3、T1分别连接。

图18的子解码器13C是从低位4比特(D0～D3、D0B～D3B)中的高位比特(D3、D3B)向低位比特一侧依次选择的构成，虽然产生布线交叉，但交叉点较少，对布局面积的影响较小。

图37是表示图15(B)及图16所示的放大电路30C的构成的图。具有：由共同连接的源极连接到电流源207、栅极分别连接到端子T1(电压V(T1))和输出端子3(输出端子电压Vout)的Nch晶体管201、202构成的第1差动对；由共同连接的源极连接到电流源208(电流值与电流源207的电流值I相等)、栅极分别连接到T2(电压V(T2))和输出端子3的Nch晶体管203、204构成的第2差动对；由共同连接的源极连接到电流源209(电流值是电流源207的电流值I的2倍)、栅极分别连接到T3(电压V(T23))和输出端子3的Nch晶体管205、206(栅极宽度为2W)构成的第3差动对，还具有：在Nch晶体管201、203、205的共同连接的漏极和电源VDD之间连接的Pch晶体管210；在Nch晶体管202、204、206的共同连接的漏极和电源VDD之间连接、栅极与漏极连接、且栅极与Pch晶体管210的栅极连接的Pch晶体管211；Pch晶体管210的漏极与Nch晶体管201、203、205的共同连接的漏极的连接点连接到输入端、输出端连接到输出端子3的放大级212。Pch晶体管210、211构成电流镜。设Nch晶体管201、202、203、204的增益系数为β时，Nch晶体管205、206的增益系数为2β。因此，晶体管201～206的漏极电流ID1、ID2、ID3、ID4、ID5、ID6如下所示：

ID1＝(β/2)(V(T1)-VTH)^2    ...(7)

ID2＝(β/2)(Vout-VTH)^2     ...(8)

ID3＝(β/2)(V(T2)-VTH)^2    ...(9)

ID4＝(β/2)(Vout-VTH)^2     ...(10)

ID5＝2(β/2)(V(T3)-VTH)^2   ...(11)

ID6＝2(β/2)(Vout-VTH)^2    ...(12)

电流ID2+ID4+ID6是流入到电流镜输入侧的Pch晶体管211的电流(输入电流)，电流ID1+ID3+ID5是流入到电流镜电路输出侧的Pch晶体管210的电流(输出电流)。电流镜电路的输入电流与输出电流相等。

ID1+ID3+ID5＝ID2+ID4+ID6    ...(13)

展开ID1～ID6的括号代入到公式(13)，使VTH的一次项在两边相等，V(T1)+V(T2)+2×V(T3)＝4×Vout，即输出端子电压Vout为：

Vout＝{V(T1)+V(T2)+2×V(T3)}/4    ...(14)

另外，图37是表示放大电路30C的一例的图，图36的构成以外也可以使用实现公式(14)的任意内插放大器。

图19是表示本发明的第7实施例的构成的图。本实施例是进一步表示其他DAC构成的图，是将本发明的解码器适用于特定的灰度区间的例子。本实施例的DAC是适用于和显示装置的非线性γ特性对应的输入输出特性的构成例。

参照图19，该DAC根据m比特(m是8等预定的正整数)的数字数据，选择两个参照电压，输出将其以预定比例内插的电压电平，在该构成中，具有三个解码器41、42、10F及内插放大器30。

解码器41输入从未图示的参照电压产生电路输出的多个参照电压Vrd1～VrdD，根据m比特的数字数据，始终选择同一参照电压作为两个参照电压(Vo1、Vo2)。

解码器42输入多个参照电压VrdU～VrdV，和解码块41同样根据m比特的数字数据，始终选择同一参照电压作为两个参照电压(Vo1、Vo2)。

解码器10F输入多个参照电压VrX～Vr{(h-1)×S+Y}，根据m比特的数字数据，选择相邻参照电压或同一参照电压作为两个参照电压(Vo1、Vo2)。

内插放大器30输入从三个解码器41、42、10F根据数字数据分别输出的两个参照电压(Vo1、Vo2)，放大输出以预定比例加权平均的内插电压电平。

在本实施例中，可通用内插放大器30，组合不同种类的解码器来构成。以下详细说明应对特定灰度区间(图21的DBLK2)的本实施例的解码器10F。

图20是表示图19的解码器10F的DAC构成示例的图。在图20中，内插放大器30共用解码器10F、解码器41、42(参照图19)共用。并且图20也是多个参照电压少于(h×S+1)个时的图1的DAC的构成示例。

参照图20，小于(h×S+1)个的多个参照电压VrX～Vr{(h-1)×S+Y}分组为第1至第(S+1)参照电压组20-1F～20-(S+1)F。具体而言，多个参照电压VrX～Vr{(h-1)×S+Y}的构成如下：从分配到图33所示的(S+1)行、h列的二维排列的(h×S+1)个(其中S是2的幂乘、且4以上的整数，h是2以上的整数)参照电压中，去除在属于第1至第(X-1)(其中1≤X≤S)的参照电压组的二维排列的第1～第(X-1)行、第1列中分配的参照电压(Vr1～Vr(X-1))，并且去除在属于第(Y+1)(其中1≤Y≤S)至第(S+1)参照电压组的二维排列的第(Y+1)～第(S+1)行、第h列中分配的参照电压(Vr{(h-1)×S+Y+1}～Vr(h×S+1))。

图34(A)、图34(B)表示图20中的分组的例子的图，是比(h×S+1)个少的多个参照电压(VrX、Vr(X+1)、...、Vr(S+1)、...、Vr(2×S+1)、...、Vr{(h-1)×S+1}、...、Vr{(h-1)×S+Y})的二维排列的构成例。在图34(A)的分组的例子中，Y≥X，第1至第(X-1)参照电压组20-1F～20-(X-1)F由在二维排列的第1～第(X-1)行中分别分配到第2列到第h列的(h-1)个参照电压构成。第X至第Y参照电压组20-XF～20-YF由在二维排列的第X～第Y行中分别分配到第2列到第h列的h个参照电压构成。第(Y+1)至第(S+1)参照电压组20-(Y+1)F～20-(S+1)F由在二维排列的第(Y+1)～第(S+1)行中由分别分配到第1列到第(h-1)列的(h-1)个参照电压构成。

在图34(B)的分组例子中，设为Y＜X，第1至第Y参照电压组20-1F～20-YF由在二维排列的第1～第Y行中分别分配到第2列到第h列的(h-1)个参照电压构成。第(Y+1)至第(X-1)参照电压组20-(Y+1)F～20-(X-1)F由在二维排列的第(Y+1)～第(X-1)行中分别分配到第2列到第(h-1)列的(h-2)个参照电压构成。第X至第(S+1)参照电压组20-XF～20-(S+1)F由在二维排列的第X～第(S+1)行中分别分配到第1列到第(h-1)列的(h-1)个参照电压构成。

在图20中，第1至第(S+1)参照电压组20-1F～20-(S+1)F对应于图34(A)的分组。

在图20中，解码器10F根据m比特的数字数据，选择相同或相邻的两个参照电压。解码器10F具有：第1～第(S+1)子解码器11-1F～11-(S+1)F，根据m比特中第1比特组(高位侧比特D(m-1)～Dn及其互补信号D(m-1)B～DnB)(其中，m＞n)的值，选择分配到二维排列的对应列中的最大(S+1)个的参照电压；和子解码器13，其并列输入由第1至第(S+1)子解码器11-1F～11-(S+1)F选择的最大(S+1)个参照电压，根据m比特中第2比特组(低位侧比特D(n-1)～D0及其互补信号D(n-1)B～D0B)的值，选择输出包括重复在内的两个参照电压(Vo1、Vo2)。

内插放大器30输入由解码器10F选择的两个参照电压(Vo1、Vo2)，放大输出以预定比例加权平均的内插电压电平。

并且，在解码器10F中也可以将第2比特组(D(n-1)～D0、D(n-1)B～D0B)中的至少1个比特信号输入到第X子解码器11-XF，控制多个参照电压VrX～Vr{(h-1)×S+Y}中最小电平的参照电压VrX的选择。

或者，也可以将第2比特组(D(n-1)～D0、D(n-1)B～D0B)中的至少1比特信号输入到第Y子解码器11-YF，控制多个参照电压VrX～Vr{(h-1)×S+Y}中最大电平的参照电压Vr{(h-1)×S+Y}的选择。

并且，关于参照电压VrX或Vr{(h-1)×S+Y}的选择控制中，如下构成较简单：通过第2比特组(D(n-1)～D0、D(n-1)B～D0B)中的至少1比特的信号选择后，通过第1比特组(D(m-1)～Dn、D(m-1)B～DnB)的各信号选择。

子解码器11-1F～11-(S+1)F分别按照从第1比特组(D(m-1)～Dn、D(m-1)B～DnB)的低位侧比特(Dn、DnB)到高位侧比特(D(m-1)、D(m-1)B)的顺序进行解码。

子解码器13和图1的子解码器13同样，从第2比特组(D(n-1)～D0、D(n-1)B～D0B)的最高位比特即(D(n-1)、D(n-1)B)开始依次解码。并且也可交换D(n-1)～D0、D(n-1)B～D0B中的低位侧的部分比特的解码顺序(例如可交换(D1、D1B)和(D0、D0B的解码顺序等)。

图20的解码器10F和图1同样，参照电压的分组数是(S+1)(其中S是4以上的2的幂乘)，第1参照电压组20-1F和第(S+1)参照电压组20-(S+1)F中重复的参照电压的个数在S值越大时越少。其结果是，可减少子解码器11-1F～11-(S+1)F的开关晶体管数，可节省面积。

图21是说明图19及图20的实施例涉及的具体方式的一例(第3方式)的图。作为与图21的方式对应的图19的内插放大器30，使用图2(B)的内插放大器30A。

图21所示的方式是在图19中使数字输入信号的比特数m＝8、n＝3、参照电压为Vrd1～Vrd4、Vr3～Vr127、Vrd5～Vrd8的情况。

在图21中，电平栏(0～255)是内插放大器30A的输出电压电平，对应于输入到三个解码器41、42、10F的8比特的数字输入信号，可输出0～255的256个电平。Vref栏表示输出电平和参照电压的对应关系。在图21中，从图2的参照电压Vr1～Vr129中去除了参照电压Vr1、Vr2、Vr128、Vr129，增加了参照电压Vrd1～Vrd4、Vrd5～Vrd8。

电平0～3对应于解码器41，该解码器41对内插放大器30A的两个电压(V(T1)、V(T2))始终选择同一参照电压(Vo1＝Vo2)。将由该电平0～3构成的电平块作为DBLK1。DBLK1的参照电压对应于输出电压的电平0～3，由Vrd0、Vrd1、Vrd2、Vrd3构成。输出电压的电平0～3和DBLK1的参照电压Vrd0～Vrd3一一对应，通过参照电压Vrd0～Vrd3的设定，也可对应于非线性的特性。

电平4～251对应于解码器10F，该解码器10F选择相邻参照电压或同一参照电压，作为内插放大器30A的两个电压(V(T1)、V(T2))。将由该电平4～251构成的电平块作为DBLK2。DBLK2的参照电压除了输出电压的电平4～251的隔2个电平(偶数电平4、6、...、250)所对应的Vr3～Vr126外，包括比电平251高1电平的Vr127。电平251是通过Vr127和Vr126的内插而生成。输出电压的电平4～251通过DBLK2的参照电压Vr3～Vr127的内插输出而生成，因此优选作为线性高的特性而适用。

电平252～255对应于解码器42，该解码器42对内插放大器30A的两个电压(V(T1)、V(T2))始终选择同一参照电压(Vo1＝Vo2)。将由该电平252～255构成的电平块作为DBLK3。DBLK3的参照电压对应于电平252～255，由Vrd5、Vrd6、Vrd7、Vrd8构成。也可使DBLK2的参照电压Vr127和DBLK3的参照电压Vrd5为同一电压。输出电压的电平252～255和DBLK3的参照电压Vrd5～Vrd8一一对应，通过参照电压Vrd5～Vrd8的设定，也可对应于非线性的特性。

图22(A)、(B)是表示基于图21的方式的图19的解码器41、42的构成例的图。图22(A)的解码器41在图19中D＝4，输入参照电压组21的4个参照电压Vrd1、Vrd2、Vrd3、Vrd4，通过根据最低位比特(D0、D0B)进行开/关控制的Nch晶体管(传输晶体管、开关晶体管)选择相邻的两个参照电压(Vrd1、Vrd2)、(Vrd3、Vrd4)中的一个，在与其高位比特(D1、D1B)连接的Nch晶体管中，选择与(D0、D0B)连接的Nch晶体管所选择的两个参照电压中的一个。进一步，与(D1、D1B)连接的Nch晶体管所选择的一个参照电压分为两个路径，分别由与D2B～D7B连接的Nch晶体管进行选择控制，作为VrdH(H＝1、2、3、4)输出到与两个路径对应的两个端子。此时，内插放大器30A中始终输入两个相同的参照电压。

图22(B)的解码器42在图19中U＝5、V＝8，输入参照电压组22的4个参照电压Vrd5、Vrd6、Vrd7、Vrd8，和图22(A)同样，通过与(D0、D0B)、(D1、D1B)连接的Nch晶体管选择一个参照电压。进一步分为两个路径，分别由与D2～D7连接的Nch晶体管进行选择控制，作为VrdH(H＝5、6、7、8)输出到两个端子。内插放大器30A中始终输入两个相同的参照电压。

图23是表示本发明的第8实施例的构成的图。本实施例是表示基于图21的电平块DBLK2的方式的图20的构成的一例的图。用于输出与DBLK2对应的电平4～251的参照电压为Vr3～Vr127，图20的VrX、VrY分别成为Vr3、Vr127。图23是表示参照电压组为5个时(S＝4)的实施例的构成的图。参照电压分为5个(S＝4)参照电压组20-1FA～20-5FA，在图34(A)中是5行、h(＝32)列的二维排列的构成。

参照图23，该解码器10FA中数字信号的比特数m＝8、n＝3，其具有5个子解码器11-1FA～11-5FA，根据高位5比特(D7～D3、D7B～D3B)，选择输出分配到二维排列的对应列(例如第k列，其中k＝1、2、...、h(h＝32)中的任意一个值)中的最大5个参照电压(Vr(4k-3)～Vr(4k+1))。其中，第k列是k＝1时，选择除了Vr(4k-3)、Vr(4k-2)以外的三个参照电压(Vr(4k-1)、Vr(4k)、Vr(4k+1))，第k列是k＝h时，选择除了Vr(4k)、Vr(4k+1)以外的三个参照电压(Vr(4k-3)、Vr(4k-2)、Vr(4k-1))。并且具有子解码器13A，从由子解码器11-1FA～11-5FA选择的最大5个参照电压(Vr(4k-3)～Vr(4k+1))中，根据低位3比特(D2～D0、D2B～D0B)，选择输出相邻或相同的两个参照电压(Vo1、Vo2)。此外，在解码器10FA中，第2比特组的(D(n-1)～D0、D(n-1)B～D0B)的至少1比特信号输入到子解码器11-3FA，控制最小电平的参照电压Vr3或最大电平的参照电压Vr127的选择。并且，子解码器13A和图3的子解码器13A同样可以是图5或图6的构成。

图23的构成如下：在图21的电平块DBLK2中，将以8的倍数的电平为基准的8个连接电平设定在一个区间，分配相邻的4个参照电压，对一个区间的端部的电平(从低位开始第8个电平)共用相邻区间的最低电平的一个参照电压，将电平4～251分割为32个区间。其中，仅电平4～7(第1区间)及电平248～251(第32区间)这两个区间是由4个连续电平成为一个区间。即，图23与在图3的构成中去除了参照电压Vr1、Vr2、Vr128、Vr129的构成相同。

图24是表示图23的子解码器11-1FA、11-2FA的构成例的图。图21的方式下，子解码器11-1FA、11-2FA为相同构成。分别输入到子解码器11-1FA、11-2FA的参照电压组20-1FA(Vr5、Vr9、...、Vr125)、20-2FA(Vr6、Vr10、...、Vr126)的参照电压是分别比h(＝32)少1个的31个参照电压。子解码器11-1FA、11-2FA的构成是，从图4的子解码器11-iA(i＝1、2)中删除了与D3B连接的、选择各子解码器的最低位的参照电压(Vr1或Vr2)的一个Nch晶体管开关。

图25是表示图23的子解码器11-4FA、11-5FA的构成例的图。图21的方式下，子解码器11-4FA、11-5FA为相同构成。分别输入到子解码器11-4FA、11-5FA的参照电压组20-4FA(Vr4、Vr8、...、Vr124)、20-5FA(Vr5、Vr9、...、Vr125)的参照电压是分别比h(＝32)少1个的31个参照电压。子解码器11-4FA、11-5FA的构成是，从图4的子解码器11-iA(i＝4、5)中删除了与D3连接的、选择各子解码器的最高位的参照电压(Vr128或Vr129)的一个Nch晶体管开关。

图26是表示图23的子解码器11-3FA的构成例的图。图21的方式下，子解码器11-3FA中输入的参照电压组20-3FA(Vr3、Vr7、...、Vr127)的参照电压是h(＝32)个。子解码器11-3FA的构成是，对图4的子解码器11-iA(i＝3)中增加了与第2比特组(D2～D0、D2B～D0B)的至少一比特信号连接的晶体管开关(SW11、SW12)。

对增加的晶体管开关作如下说明。在图21的方式中，注意电平块DBLK1和DBLK2的边界的电平3、4，属于电平块DBLK1的电平3通过两个相同参照电压(Vrd4、Vrd4)生成，属于电平块DBLK2的电平4通过两个相同参照电压(Vr3、Vr3)生成。电平3、4的选择条件为，第1比特组(D3～D7)的值相同，第2比特组的值不同，分别是(D2、D1、D0)＝(0、1、1)和(1、0、0)。但在子解码器13A(图5、图6)中，由子解码器11-3FA选择的参照电压Vr3(Vr(4k-1)的k＝1时)由(D2、D1、D0)＝(0、1、1)和(1、0、0)这两者选择，因此在电平3的比特信号的值下选择参照电压Vr3。即，在图21的方式中，输入与电平3对应的比特信号的值时，变为DBLK1中为Vrd4、DBLK2中为Vr3的双重选择，发生输出异常。为了防止这一情况，增加与第2比特组(D2～D0、D2B～D0B)的至少一个比特信号连接的晶体管开关。参照电压Vr3在电平3中为非选择、在电平4(及电平5)中为选择的条件是D2＝1或D1＝0。在图26中，增加的晶体管开关在参照电压Vr3的供给节点和节点N111之间与第1比特组的低位侧的D3B所连接的Nch晶体管开关以串联方式连接，由与D2连接的Nch晶体管开关SW11构成。当然也可交换与D3B连接的开关及开关SW11的连接顺序。

并且，开关SW11也可替代D2，作为与D1B连接的Nch晶体管开关。

并且，在图21的方式中，注意电平块DBLK2和DBLK3边界的电平251、252、253，属于电平块DBLK3的电平252、253由两个相同参照电压(Vrd5、Vrd5)、(Vrd6、Vrd6)生成，属于电平块DBLK2的电平251通过两个相邻参照电压(Vr126、Vr127)的内插输出而生成。

电平251、252、253的选择条件为，第1比特组(D3～D7)的值相同，第2比特组的值不同，分别是(D2、D1、D0)＝(0、1、1)、(1、0、0)、(1、0、1)。但在子解码器13A(图5、图6)中，由子解码器11-3FA选择的参照电压Vr127(Vr(4k-1)的k＝32时)在(D2、D1、D0)＝(0、1、1)、(1、0、0)、(1、0、1)下均被选择，因此电平252、253中选择参照电压Vr127。即，在图21的方式中，输入与电平252、253对应的比特信号的值时，变为电平块DBLK3中为Vrd5或Vrd6、电平块DBLK2中为Vr127的双重选择，发生输出异常。

为了防止输出异常，增加与第2比特组(D2～D0、D2B～D0B)的至少一个比特信号连接的晶体管开关。参照电压Vr127在电平251中为选择、在电平252、253中为非选择的条件是D2＝0或D1＝1。在图26中，增加的晶体管开关在参照电压Vr127的供给节点和节点N112之间与第1比特组的低位侧的D3所连接的Nch晶体管开关以串联方式连接，由与D2B连接的Nch晶体管开关SW12构成。开关SW12也可替代D2B，作为与D1连接的Nch晶体管开关。

图27是表示本发明的第9实施例的构成的图。本实施例是表示基于图21的电平块DBLK2的方式的图20的构成的其他示例图。用于输出和DBLK2对应的电平4～251的参照电压为Vr3～Vr127，图20的VrX、VrY分别变为Vr3、Vr127。图27是表示参照电压组为9个时(S＝8)的实施例的构成图。参照电压分为9个(S＝8)参照电压组20-1FB～20-9FB，在图34(A)中是9行、h(＝16)列的二维排列的构成。

参照图27，该解码器10FB中数字信号的比特数m＝8、n＝4，其具有9个子解码器11-1FB～11-9FB，上述子解码器根据高位4比特(D7～D4、D7B～D4B)，选择输出分配到二维排列所对应的列(例如第k列，其中k＝1、2、...、h(h＝32)的任意一个值)中的最大9个参照电压(Vr(8k-7)～Vr(8k+1))。其中，第k列是k＝1时，选择除了Vr(8k-7)、Vr(8k-6)以外的7个参照电压(Vr(8k-5)～Vr(8k+1))，第k列是k＝h时，选择除了Vr(8k)、Vr(8k+1)以外的7个参照电压(Vr(8k-7)～Vr(8k-1))。并且具有子解码器13B，子解码器13B从由子解码器11-1FB～11-9FB选择的最大9个参照电压(Vr(8k-7)～Vr(8k+1))中，根据低位4比特(D3～D0、D3B～D0B)，选择输出相邻或相同的两个参照电压(Vo1、Vo2)。此外，在解码器10FB中，第2比特组的(D(n-1)～D0、D(n-1)B～D0B)的至少1个比特信号输入到子解码器11-3FB或11-7FB，控制最小电平的参照电压Vr3或最大电平的参照电压Vr127的选择。并且，子解码器13B和图9的子解码器13B同样可以是图11的构成或与图11等效的构成。

图27的构成如下：在图21的电平块DBLK2中，将以16的倍数的电平为基准的16个连续电平设定在一个区间，分配相邻的8个参照电压，对一个区间的端部的电平(从低位开始第16个电平)共用相邻区间的最低电平的一个参照电压，将电平4～251分割为16个区间。其中，仅电平4～15(第1区间)及电平240～251(第16区间)这两个区间是由12个连续电平成为一个区间。即，图27与在图9的构成中去除了参照电压Vr1、Vr2、Vr128、Vr129的构成相同。

子解码器11-1FB、11-2FB的构成如下：从图10的子解码器11-iA(i＝1、2)中删除了与D4B连接的、选择各子解码器的最低位的参照电压(Vr1或Vr2)的一个Nch晶体管开关。

子解码器11-8FB、11-9FB的构成如下：从图10的子解码器11-iA(i＝8、9)中删除了与D4连接的、选择各子解码器的最高位的参照电压(Vr128或Vr129)的一个Nch晶体管开关。子解码器11-4FB～11-6FB和图10的子解码器11-iA(i＝4～6)是相同的构成。

图28是表示图27的子解码器11-3FB的构成例的图。图21的方式下，子解码器11-3FB的构成如下：对图10的子解码器11-iA(i＝3)中增加了与第2比特组(D3～D0、D3B～D0B)的至少一个比特信号连接的晶体管开关。

具体而言，在图21的方式中，电平块DBLK1和DBLK2的边界的电平3、4的选择条件为，第1比特组(D4～D7)的值相同，第2比特组的值不同，分别是(D3、D2、D1、D0)＝(0、0、1、1)和(0、1、0、0)。

但在子解码器13B(图11)中，由子解码器11-3FB选择的参照电压Vr3(Vr(8k-5)的k＝1时)由(D3、D2、D1、D0)＝(0、0、1、1)和(0、1、0、0)这两者选择，因此在电平3的比特信号的值下选择参照电压Vr3。

即，在图21的方式中，输入与电平3对应的比特信号的值时，变为DBLK1中为Vrd4、DBLK2中为Vr3的双重选择，发生输出异常。为了防止这一情况，增加与第2比特组(D3～D0、D3B～D0B)的至少一个比特信号连接的晶体管开关。参照电压Vr3在电平3中为非选择、在电平4(及电平5)中为选择的条件是D2＝1或D1＝0。在图28中，增加的晶体管开关在参照电压Vr3的供给节点和节点N113之间与第1比特组的低位侧的D4B所连接的Nch晶体管开关以串联方式连接，由与D2连接的Nch晶体管开关SW13构成。当然开关SW13也可替代D2，作为与D1B连接的Nch晶体管开关。

图29是表示图27的子解码器11-7FB的构成例的图。图21的方式下，子解码器11-7FB的构成如下：对图10的子解码器11-iA(i＝7)中增加了与第2比特组(D3～D0、D3B～D0B)的至少一个比特信号连接的晶体管开关。具体而言，在图21的方式中，电平块DBLK2和DBLK3的边界的电平251、252、253的选择条件为，第1比特组(D4～D7)的值相同，第2比特组的值不同，分别是(D3、D2、D1、D0)＝(1、0、1、1)、(1、1、0、0)及(1、1、0、1)。但在子解码器13B(图11)中，由子解码器11-7FB选择的参照电压Vr127(Vr(8k-1)的k＝16时)由(D3、D2、D1、D0)＝(1、0、1、1)、(1、1、0、0)及(1、1、0、1)均选择，因此在电平252、253的比特信号的值下选择参照电压Vr127。即，在图21的方式中，输入与电平252、253对应的比特信号的值时，变为DBLK3中为Vrd5或Vrd6、DBLK2中为Vr127的双重选择，发生输出异常。为了防止这一情况，增加与第2比特组(D3～D0、D3B～D0B)的至少一个比特信号连接的晶体管开关。参照电压Vr127在电平251中为选择、在电平252、253为非选择的条件是D2＝0或D1＝1。在图29中，增加的晶体管开关在参照电压Vr127的供给节点和节点N114之间与第1比特组的低位侧的D4所连接的Nch晶体管开关以串联方式连接，由与D2B连接的Nch晶体管开关SW14构成。当然开关SW14也可替代D2B，作为与D1连接的Nch晶体管开关。

以上参照图26、图28、图29说明了为了防止电平块DBLK1和DBLK2之间或DBLK2和DBLK3之间的双重选择造成的输出异常而增加增设晶体管开关(SW11、SW12、SW13、SW14)的例子，但其还取决于电平块之间的边界位置的设定。图23是在图21的电平块DBLK2中以8的倍数的电平为基准的区间构成，图27是在图21的DBLK2中以16的倍数的电平为基准的区间构成。电平块之间的边界位置与作为区间基准的电平不同时，需要用于防止电平块之间的双重选择造成的输出异常的增设晶体管开关。在图21的方式中，电平块之间的边界为电平3、4及电平251、252，均与8的倍数的电平或者16的倍数的电平的边界不同，因此需要用于防止输出异常的增设晶体管开关。

另一方面，电平块之间的边界位置是作为区间基准的电平时，成为边界的两个电平之间的参照电压被适当地选择，因此不需要增设晶体管开关。例如，在图23的以8的倍数的电平为基准的区间构成中，电平块DBLK1和DBLK2之间的边界位置设定为电平7、8的方式下，电平7、8的选择条件为，第1比特组的值不同，分别为(D7、D6、D5、D4、D3)＝(0、0、0、0、0)和(0、0、0、0、1)。

电平块DBLK2的最低位的参照电压Vr5在(D7、D6、D5、D4、D3)＝(0、0、0、0、0)时为非选择，在(D7、D6、D5、D4、D3)＝(0、0、0、0、1)时为选择。因此在电平7时，不选择参照电压Vr5，不会产生电平块之间的双重选择。

图30是说明图19及图20的实施例涉及的具体方式的其他例子(第4方式)的图。图30的方式是将与DBLK2对应的输出电平和参照电压的对应关系从图21变更的例子。DBLK1、DBLK3和图21相同。并且，图19的内插放大器30也使用图2(B)的内插放大器30A。

在图30中，DBLK2的参照电压除了输出电压的电平4～251的隔2个电平(奇数电平5、7、...、251)所对应的Vr4～Vr127外，包括比电平4低1位电平的Vr3。电平4是通过Vr3和Vr4的内插而生成。参照电压Vr3也可以是和DBLK1的参照电压Vrd4相同的电压。

在图30中，与电平块DBLK2对应的参照电压是从图21的与DBLK2对应的参照电压错开1电平的设定的电压。为了变更为和图30的方式对应的解码器10F(10FA、10FB)，可以交换第2比特组(D(n-1)～D0、D(n-1)B～D0B)的正信号和互补信号，使输入到子解码器13(13A、13B)的参照电压的顺序翻转。具体以图23的子解码器13A的情况为例参照图31进行说明。图31(A)、(B)是和图30的方式对应的子解码器13A的两个构成。图31(A)的构成是：在图5的子解码器13A中，交换第2比特组(D2、D2B)(D0、D0B)的正信号(D2、D2、D0)和互补信号(D2B、D1B、D0B)，使参照电压Vr(4k-3)～Vr(4k+1)的顺序翻转为Vr(4k+1)～Vr(4k-3)的顺序。图31(B)也在图6的子解码器13B中进行了同样的变更。这样一来，可简单地从图21替换为图30的方式。

图32是表示本发明的第10实施例的构成的图，是表示本发明涉及的显示装置的数据驱动器的一个实施例的构成的主要部分的图。参照图32，该数据驱动器包括参照电压生成电路50、解码器60、放大电路30、锁存地址选择器70、锁存器80、电平移位器90。参照电压生成电路50、解码器60、放大电路30由上述各实施例中说明的参照电压组20、解码器10、内插放大器30构成。

锁存地址选择器70根据时钟信号CLK确定数据锁存的时序。锁存器80根据由锁存地址选择器70确定的时序，锁存输入的影像数字数据，根据STB信号(选通信号)，经由电平移位器90将数据一起输出到解码器10。锁存地址选择器70及锁存器80是逻辑电路，一般由低压(例如0V～3.3V)构成。

解码器60由图1、图3、图7、图9、图12、图16中的任意一个解码器10、10A、10A’、10B、10B’、10C或图19(图20、图23、图27)的解码块10F(10FA、10FB)、41、42构成。

根据本实施例，可实现一种能够减少解码器应对输出电平的数量所需的参照电压的数量及开关晶体管的数量，并减小面积的数据驱动器及显示装置。并且，在数据驱动器中，能够减少解码器内的子解码器13中的布线交叉点，因此有利于减小数据驱动器的布局面积。

此外，上述专利文献1、2的公开内容引用到本说明书中。在本发明的全部公开内容(包括权利要求的范围)的范围内，可进一步根据其基本技术思想进行实施方式及实施例的变更、调整。并且，在本发明的权利要求范围内，可进行各种公开要素的多种组合及选择。即，本发明当然包括包含权利要求范围在内的所有公开内容及本领域技术人员可根据其技术思想获得的各种变形、修改。

Claims (21)

1.一种数字模拟转换电路，其特征在于，

使彼此不同的多个参照电压分组为第1至第（S＋1）参照电压组，其中S是2的幂乘、且4以上的整数，

在将上述第1至第（S＋1）参照电压组分配到行、将属于各参照电压组的参照电压在参照电压组内的序列分配到列的、（S＋1）行h列的二维排列中，i行j列的排列要素对应于上述多个参照电压中的参照电压Vr｛（j－1）×S＋i｝，其中h是2以上的整数，i是1以上且（S＋1）以下的整数，j是1以上且h以下的整数，

上述数字模拟转换电路具有解码器，该解码器包括：

第1至第（S＋1）子解码器，与上述第1至第（S＋1）参照电压组分别对应而设置，从上述第1至第（S＋1）参照电压组的参照电压中，分别选择上述二维排列中在与输入数字信号的高位侧的第1比特组的值对应的列上分配的参照电压；和

（S＋1）输入2输出型的子解码器，输入上述第1至第（S＋1）子解码器的输出，从由上述第1至第（S＋1）子解码器选择的参照电压中，根据上述输入数字信号的低位侧的第2比特组的值，选择并输出第一电压及第二电压，

上述数字模拟转换电路还具有放大电路，该放大电路将由上述解码器选择的上述第一电压及第二电压至少输入到两个输入端子，输出以规定比例进行加权平均上述第一电压及第二电压的电压电平。

2.根据权利要求1所述的数字模拟转换电路，其特征在于，

上述第1至第（S＋1）参照电压组包括在各自对应的上述二维排列的上述第1至第（S＋1）行中与第1列至第h列对应的参照电压。

3.根据权利要求1所述的数字模拟转换电路，其特征在于，

第1至第（X－1）参照电压组包括各自对应的上述二维排列的第1至第（X－1）行中的、与第2列至第h列对应的参照电压，其中X是2以上且（S＋1）以下的整数。

4.根据权利要求1所述的数字模拟转换电路，其特征在于，

第（Y＋1）至第（S＋1）参照电压组包括各自对应的上述二维排列的第（Y＋1）至第（S＋1）行中的、与第1列至第（h－1）列对应的参照电压，其中Y是1以上且S以下的整数。

5.根据权利要求1所述的数字模拟转换电路，其特征在于，

第1至第（X－1）参照电压组包括各自对应的上述二维排列的第1至第（X－1）行中的、与第2列至第h列对应的参照电压，其中X是2以上且（S＋1）以下的整数，

第（Y＋1）至第（S＋1）参照电压组包括各自对应的上述二维排列的第（Y＋1）至第（S＋1）行中的、与第1列至第（h－1）列对应的参照电压，其中Y是X以上且S以下的整数。

6.根据权利要求1所述的数字模拟转换电路，其特征在于，

第1至第Y参照电压组包括各自对应的上述二维排列的第1至第Y行中的、与第2列至第h列对应的参照电压，其中Y是1以上且S以下的整数，

第（Y＋1）至第（X－1）参照电压组包括各自对应的上述二维排列的上述第（Y＋1）至第（X－1）行中的、与第2列至第（h－1）列对应的参照电压，其中X是大于Y且（S＋1）以下的整数，

第X至第（S＋1）参照电压组包括各自对应的上述二维排列的第X至第（S＋1）行中的、与第1列至第（h－1）列对应的参照电压。

7.根据权利要求1至6中任一项所述的数字模拟转换电路，其特征在于，

所述输入数字信号为m比特，其中，m是预定的正整数，所述第1比特组为所述输入数字信号的高位侧的（m－n）比特，其中，m＞n，所述第2比特组为所述输入数字信号的低位侧的n比特，

上述第1至第（S＋1）子解码器输入所述高位侧的（m－n）比特的所述第1比特组，分别选择上述二维排列中在与上述第1比特组的值对应的列上分配的参照电压，

从上述第1至第（S＋1）子解码器输出（S＋1）个或更少的参照电压，

在上述（S＋1）输入2输出型的子解码器中，

根据所述低位侧的n比特的所述第2比特组的值，从由上述第1至第（S＋1）子解码器选择的参照电压中，选择并输出上述第一电压及第二电压。

8.根据权利要求7所述的数字模拟转换电路，其特征在于，

上述第1至第（S＋1）子解码器按照从低位比特侧到高位比特侧的顺序对上述高位侧的（m－n）比特进行解码。

9.根据权利要求7所述的数字模拟转换电路，其特征在于，

上述（S＋1）输入2输出型的子解码器从上述低位n比特的最高位比特开始解码。

10.根据权利要求8所述的数字模拟转换电路，其特征在于，

上述（S＋1）输入2输出型的子解码器从上述低位n比特的最高位比特开始解码。

11.根据权利要求1至6中任一项所述的数字模拟转换电路，其特征在于，

上述放大电路，具有供给由上述解码器选择的上述第一电压及第二电压的第1、第2输入端子，输出对从上述第1、第2输入端子接收的上述第一电压及第二电压进行加权平均后的电压。

12.根据权利要求1至6中任一项所述的数字模拟转换电路，其特征在于，

上述放大电路，具有供给由上述解码器选择的上述第一电压及第二电压的至少第1、第2、第3输入端子，输出对从至少上述第1、第2、第3输入端子接收的上述第一电压及第二电压进行加权平均后的电压电平。

13.根据权利要求1至6中任一项所述的数字模拟转换电路，其特征在于，

具有至少一个其他参照电压组，其包括与上述第1至第（S＋1）参照电压组所规定的输出电压电平的范围不同范围的多个参照电压，

进一步具有其他解码器，其输入上述其他参照电压组的参照电压，根据上述输入数字信号，从上述其他参照电压组的参照电压中选择并输出第三电压及第四电压，

上述其他解码器的输出与上述解码器的输出共同连接，

在输入有上述第三电压及第四电压时，上述放大电路输出对上述第三电压及第四电压进行加权平均后的电压电平。

14.根据权利要求13所述的数字模拟转换电路，其特征在于，

向上述第1至第（S＋1）子解码器中的以下子解码器中输入上述第1比特组和上述第2比特组中的至少一个比特信号：输入有上述第1至第（S＋1）参照电压组中包含的上述多个参照电压中电平次序最大或最小的参照电压。

15.根据权利要求14所述的数字模拟转换电路，其特征在于，

输入有上述最大或最小参照电压的上述子解码器，在通过上述第2比特组中的至少一个比特信号的值进行选择后，通过上述第1比特组的值进行选择。

16.根据权利要求13所述的数字模拟转换电路，其特征在于，

上述其他参照电压组包括相对于由上述第1至第（S＋1）参照电压组规定的输出电压电平的电压范围在上侧及/或下侧的电压范围的输出电压电平所对应的参照电压，

上述其他参照电压组包括与上述各输出电平分别1对1对应的参照电压，

与上述其他参照电压组对应的上述其他解码器根据上述输入数字信号，选择并输出同一参照电压作为上述第三电压及第四电压。

17.根据权利要求1至6中任一项所述的数字模拟转换电路，其特征在于，

设上述S为4，将上述多个参照电压分组为第1至第5参照电压组，

具有与上述第1至第5参照电压组分别对应的第1至第5子解码器，

第3子解码器与上述第1及第5子解码器双方相邻配置，第2及第4子解码器彼此相邻配置，

作为上述（S＋1）输入2输出型的子解码器，从由上述第1至第5子解码器选择的参照电压中，根据上述输入数字信号的低位侧的第2比特组的值，选择并输出两个参照电压。

18.根据权利要求1至6中任一项所述的数字模拟转换电路，其特征在于，

在设上述S为8时，上述多个参照电压分组为第1至第9参照电压组，

上述解码器具有与上述第1至第9参照电压组分别对应的第1至第9子解码器，

第5子解码器与上述第1及第9子解码器双方相邻配置，

第3及第7子解码器彼此相邻配置，且至少与上述第1、第5及第9子解码器中的任一个相邻配置，

第4及第8子解码器彼此相邻配置，

第2及第6子解码器彼此相邻配置，且与上述第4或第9子解码器相邻配置，

上述（S＋1）输入2输出型的子解码器，从由上述第1至第9子解码器选择的参照电压中，根据上述输入数字信号的低位侧的第2比特组的值，选择并输出上述第一电压及第二电压。

19.一种数据驱动器，具有权利要求1至6中任一项所述的数字模拟转换电路，该数字模拟转换电路接收与输入影像信号对应的输入数字信号，输出与上述输入数字信号对应的电压，该数据驱动器通过与上述输入数字信号对应的电压驱动数据线。

20.一种显示装置，包括在数据线和扫描线的交叉部具有像素开关和显示元件的单位像素，经由通过上述扫描线接通的像素开关，上述数据线的信号写入到显示元件，其中，

所述显示装置具有驱动上述数据线的数据驱动器，

所述数据驱动器是权利要求19所述的上述数据驱动器。

21.一种显示装置，其特征在于，

具有：多根数据线，在一个方向上彼此平行地延伸；

多根扫描线，在与上述一个方向正交的方向上彼此平行地延伸；以及

多个像素电极，在上述多根数据线和上述多根扫描线的交叉部配置成矩阵状，

上述显示装置与上述多个像素电极分别对应地具有多个晶体管，该晶体管的漏极及源极中的一方的输入连接到对应的上述像素电极，上述漏极及源极中的另一方的输入连接到对应的上述数据线，栅极连接到对应的上述扫描线，

上述显示装置还具有：栅极驱动器，向上述多根扫描线分别提供扫描信号；和

数据驱动器，向上述多根数据线分别提供与输入数据对应的灰度信号，

上述数据驱动器是权利要求19所述的上述数据驱动器。

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