JP2931440B2 - 多チャンネルｄ／ａ変換器 - Google Patents
多チャンネルｄ／ａ変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号をアナ
ログ信号に変換する多チャンネルＤ／Ａ変換器に係り、
さらに詳しくは、通信関係やオーディオ関係、あるい
は、ディジタル信号により制御される基準電圧発生器な
どに好適な多チャンネルＤ／Ａ変換器に関するものであ
る。
ログ信号に変換する多チャンネルＤ／Ａ変換器に係り、
さらに詳しくは、通信関係やオーディオ関係、あるい
は、ディジタル信号により制御される基準電圧発生器な
どに好適な多チャンネルＤ／Ａ変換器に関するものであ
る。
【０００２】
【従来の技術】この種のＤ／Ａ変換器のうち、例えば１
０ビット以下のものとしては、Ｒ−２Ｒ型のはしご型Ｄ
／Ａ変換器や、抵抗ラダー型Ｄ／Ａ変換器がよく用いら
れる。
０ビット以下のものとしては、Ｒ−２Ｒ型のはしご型Ｄ
／Ａ変換器や、抵抗ラダー型Ｄ／Ａ変換器がよく用いら
れる。
【０００３】Ｒ−２Ｒ型のはしご型Ｄ／Ａ変換器は図４
に示すように、抵抗Ｒと抵抗２Ｒがはしご型に接続さ
れ、基準電位−Ｖｒｅｆと＋Ｖｒｅｆとを入力ディジタ
ル信号Ｄ0 〜Ｄ2 によって切り換えて、所定の電圧を出
力されるようになされている。このＲ−２Ｒ型のはしご
型Ｄ／Ａ変換器は回路規模が小さく、大きな占有面積を
必要としないという特徴を有する。
に示すように、抵抗Ｒと抵抗２Ｒがはしご型に接続さ
れ、基準電位−Ｖｒｅｆと＋Ｖｒｅｆとを入力ディジタ
ル信号Ｄ0 〜Ｄ2 によって切り換えて、所定の電圧を出
力されるようになされている。このＲ−２Ｒ型のはしご
型Ｄ／Ａ変換器は回路規模が小さく、大きな占有面積を
必要としないという特徴を有する。
【０００４】しかしながら、抵抗がばらつくことによ
り、最上位ビット（ＭＳＢ）の変化による出力電圧のば
らつきが生じたり、スイッチとして用いられるトランジ
スタが比較的大きなＯＮ抵抗を有したりして、単調性や
微分非直線性誤差（ＤＮＬ）が大きいという欠点を有す
る。
り、最上位ビット（ＭＳＢ）の変化による出力電圧のば
らつきが生じたり、スイッチとして用いられるトランジ
スタが比較的大きなＯＮ抵抗を有したりして、単調性や
微分非直線性誤差（ＤＮＬ）が大きいという欠点を有す
る。
【０００５】一方、高精度のＤ／Ａ変換器としては、図
５に示すように、基準電位−Ｖｒｅｆと＋Ｖｒｅｆの間
に抵抗を設け、入力されたディジタル信号により、この
分割電圧を切り換えて出力する抵抗ラダー型Ｄ／Ａ変換
器が知られている。図５において、入力された３ビット
のディジタル信号Ｄ0 〜Ｄ2 は、デコーダ１によって２
3 ＝８個の選択信号に変換され、この選択信号によっ
て、スイッチトランジスタＴＲの１つをオンすることに
より、ディジタル信号に対応したアナログ信号を出力端
から出力するものである。
５に示すように、基準電位−Ｖｒｅｆと＋Ｖｒｅｆの間
に抵抗を設け、入力されたディジタル信号により、この
分割電圧を切り換えて出力する抵抗ラダー型Ｄ／Ａ変換
器が知られている。図５において、入力された３ビット
のディジタル信号Ｄ0 〜Ｄ2 は、デコーダ１によって２
3 ＝８個の選択信号に変換され、この選択信号によっ
て、スイッチトランジスタＴＲの１つをオンすることに
より、ディジタル信号に対応したアナログ信号を出力端
から出力するものである。
【０００６】
【発明が解決しようとする課題】この抵抗ラダー型Ｄ／
Ａ変換器は、精度が高いものの、入力ディジタル信号を
デコードするデコーダが必要である。また、多数のコン
トロール線が必要となり、回路の占有面積が増大すると
いう問題があった。
Ａ変換器は、精度が高いものの、入力ディジタル信号を
デコードするデコーダが必要である。また、多数のコン
トロール線が必要となり、回路の占有面積が増大すると
いう問題があった。
【０００７】本発明の目的は、上記のような問題点を解
決し、回路の占有面積を小さくし、低コストの多チャン
ネルＤ／Ａ変換器を提供することにある。
決し、回路の占有面積を小さくし、低コストの多チャン
ネルＤ／Ａ変換器を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、両端に電圧が
加えられたときに、複数の基準電圧を発生する直列抵抗
回路と、前記基準電圧が印加され、しかも、Ｎチャネル
・ＭＯＳＦＥＴが形成されるアクティブ領域と、該基準
電圧が印加され、しかも、Ｐチャネル・ＭＯＳＦＥＴが
形成されるアクティブ領域とを複数配置して行とし、デ
ィジタル入力信号の各ビットの非反転信号および反転信
号が印加されるゲート電極を列としたマトリックスの交
点に、前記ディジタル入力信号の値に応じて前記基準電
圧をオン・オフする１つのＭＯＳＦＥＴか、あるいは、
前記ディジタル入力信号の値にかかわらず常にオン状態
を保っための埋め込みＮ＋層または埋め込みＰ＋層から
なる導通部のうちのいずれかを配した複数のＭＯＳＦＥ
Ｔマトリックス回路と、該複数のＭＯＳＦＥＴマトリッ
クス回路のそれぞれのアクティブ領域の、前記基準電圧
が接続された側と反対側を接続して形成した複数のアナ
ログ信号出力部と、前記ゲート電極と直交する方向に配
置した接続線であって、前記直列抵抗回路の前記基準電
圧端と前記複数のＭＯＳＦＥＴマトリックス回路の各ア
クティブ領域を接続する接続線とを具備し、前記複数の
ＭＯＳＦＥＴマトリックス回路に入力されるそれぞれの
ディジタル入力信号に対して、それぞれのＭＯＳＦＥＴ
マトリックス回路のアクティブ領域のいずれか１つが選
択的にオンとされ、複数のアナログ信号を出力すること
を特徴とする。
加えられたときに、複数の基準電圧を発生する直列抵抗
回路と、前記基準電圧が印加され、しかも、Ｎチャネル
・ＭＯＳＦＥＴが形成されるアクティブ領域と、該基準
電圧が印加され、しかも、Ｐチャネル・ＭＯＳＦＥＴが
形成されるアクティブ領域とを複数配置して行とし、デ
ィジタル入力信号の各ビットの非反転信号および反転信
号が印加されるゲート電極を列としたマトリックスの交
点に、前記ディジタル入力信号の値に応じて前記基準電
圧をオン・オフする１つのＭＯＳＦＥＴか、あるいは、
前記ディジタル入力信号の値にかかわらず常にオン状態
を保っための埋め込みＮ＋層または埋め込みＰ＋層から
なる導通部のうちのいずれかを配した複数のＭＯＳＦＥ
Ｔマトリックス回路と、該複数のＭＯＳＦＥＴマトリッ
クス回路のそれぞれのアクティブ領域の、前記基準電圧
が接続された側と反対側を接続して形成した複数のアナ
ログ信号出力部と、前記ゲート電極と直交する方向に配
置した接続線であって、前記直列抵抗回路の前記基準電
圧端と前記複数のＭＯＳＦＥＴマトリックス回路の各ア
クティブ領域を接続する接続線とを具備し、前記複数の
ＭＯＳＦＥＴマトリックス回路に入力されるそれぞれの
ディジタル入力信号に対して、それぞれのＭＯＳＦＥＴ
マトリックス回路のアクティブ領域のいずれか１つが選
択的にオンとされ、複数のアナログ信号を出力すること
を特徴とする。
【０００９】
【００１０】
【００１１】
【作用】本発明によれば、ゲート電極層とアクティブ領
域の交点に、ＭＯＳＦＥＴまたは導通部を有するＭＯＳ
ＦＥＴマトリックス回路において、ディジタル入力信号
によって選択されたＭＯＳＦＥＴのみがオンとされる。
これによって、いずれか一つのアクティブ領域がオンと
され、このアクティブ領域に印加されている基準電圧が
アナログ信号として出力される。これらのＭＯＳＦＥＴ
または導通部は、ゲート電極層とアクティブ領域との各
交点に、一つ設けられるだけなので、占有面積を大幅に
縮小することができる。また、アルミ配線等のメタルと
ゲート、あるいはメタルとアクティブ領域とを結合する
コンタクトがなくなるので、これも占有面積の縮小に寄
与する。
域の交点に、ＭＯＳＦＥＴまたは導通部を有するＭＯＳ
ＦＥＴマトリックス回路において、ディジタル入力信号
によって選択されたＭＯＳＦＥＴのみがオンとされる。
これによって、いずれか一つのアクティブ領域がオンと
され、このアクティブ領域に印加されている基準電圧が
アナログ信号として出力される。これらのＭＯＳＦＥＴ
または導通部は、ゲート電極層とアクティブ領域との各
交点に、一つ設けられるだけなので、占有面積を大幅に
縮小することができる。また、アルミ配線等のメタルと
ゲート、あるいはメタルとアクティブ領域とを結合する
コンタクトがなくなるので、これも占有面積の縮小に寄
与する。
【００１２】
【００１３】
【００１４】
【実施例】次に、本発明の実施例を詳細に説明する。
【００１５】図１および図２は、本発明に用いられるＤ
／Ａ変換器の構成を示す図である。ここでは、説明を簡
単にするために、３ビットのＤ／Ａ変換器を例示した。
これらの図において、１０は直列抵抗回路網、２０はＭ
ＯＳＦＥＴマトリックス回路、５０はアナログ信号出力
部である。
／Ａ変換器の構成を示す図である。ここでは、説明を簡
単にするために、３ビットのＤ／Ａ変換器を例示した。
これらの図において、１０は直列抵抗回路網、２０はＭ
ＯＳＦＥＴマトリックス回路、５０はアナログ信号出力
部である。
【００１６】直列抵抗回路網１０は、たとえば、多結晶
シリコン層にリン等の不純物を拡散して形成した抵抗１
１−１９から構成される。抵抗１２−１８は、図２に示
すように、それぞれ２つの抵抗１２１，１２２−１８
１，１８２の直列回路からなっている。直列抵抗回路網
１０の両端には、参照電圧−Ｖｒｅｆと＋Ｖｒｅｆとが
加えられている。これによって、各抵抗の接続点から
は、全部で８つの基準電圧Ｖ０−Ｖ７が出力されてい
る。
シリコン層にリン等の不純物を拡散して形成した抵抗１
１−１９から構成される。抵抗１２−１８は、図２に示
すように、それぞれ２つの抵抗１２１，１２２−１８
１，１８２の直列回路からなっている。直列抵抗回路網
１０の両端には、参照電圧−Ｖｒｅｆと＋Ｖｒｅｆとが
加えられている。これによって、各抵抗の接続点から
は、全部で８つの基準電圧Ｖ０−Ｖ７が出力されてい
る。
【００１７】基準電圧Ｖ０−Ｖ７は、ＭＯＳＦＥＴマト
リックス回路２０の各行、すなわち、アクティブ領域２
１−２８にそれぞれ加えられている。一方、ＭＯＳＦＥ
Ｔマトリックス回路２０の列、すなわち、ゲート電極層
３１−３６には、３ビットディジタル入力信号の反転信
号と非反転信号の各々が供給されている。ここで、各ア
クティブ領域２１−２８とゲート電極層３１−３６との
交点には、電圧選択スイッチＳＷあるいは導通部ＣＤが
形成されている。各電圧選択スイッチＳＷは、多結晶シ
リコンにリン等の不純物を拡散して形成したゲート電極
層と、その両側にイオン注入等によって形成されたソー
ス領域およびドレイン領域と、ゲート電極層の下に形成
された絶縁層とを有するエンハンスメント型のＭＯＳＦ
ＥＴからなっている。一方、各導通部ＣＤは、ディプリ
ーション型のＭＯＳＦＥＴ、あるいは、埋め込み拡散層
からなり、常時導通状態となっている。
リックス回路２０の各行、すなわち、アクティブ領域２
１−２８にそれぞれ加えられている。一方、ＭＯＳＦＥ
Ｔマトリックス回路２０の列、すなわち、ゲート電極層
３１−３６には、３ビットディジタル入力信号の反転信
号と非反転信号の各々が供給されている。ここで、各ア
クティブ領域２１−２８とゲート電極層３１−３６との
交点には、電圧選択スイッチＳＷあるいは導通部ＣＤが
形成されている。各電圧選択スイッチＳＷは、多結晶シ
リコンにリン等の不純物を拡散して形成したゲート電極
層と、その両側にイオン注入等によって形成されたソー
ス領域およびドレイン領域と、ゲート電極層の下に形成
された絶縁層とを有するエンハンスメント型のＭＯＳＦ
ＥＴからなっている。一方、各導通部ＣＤは、ディプリ
ーション型のＭＯＳＦＥＴ、あるいは、埋め込み拡散層
からなり、常時導通状態となっている。
【００１８】また、ゲート電極層３１、３３、３５に
は、インバータ４１、４３、４５を介してディジタル入
力信号Ｄ０、Ｄ１、Ｄ２の反転信号が供給され、ゲート
電極層３２、３４、３６にはディジタル入力信号の非反
転信号が供給されている。したがって、図１の実施例で
は、ディジタル入力信号が「０００」のときに、最下行
（アクティブ領域２１）の３つの電圧選択スイッチＳＷ
がオンとなって電圧Ｖ０が出力され、「００１」のとき
にアクティブ領域２２がオンとなり電圧Ｖ１が、「０１
０」のときにアクティブ領域２３がオンとなり電圧Ｖ２
が、、、、「１１１」のときにアクティブ領域２８がオ
ンとなり電圧Ｖ７がそれぞれ出力される。こうして、３
ビットのディジタル・アナログ変換が行われる。
は、インバータ４１、４３、４５を介してディジタル入
力信号Ｄ０、Ｄ１、Ｄ２の反転信号が供給され、ゲート
電極層３２、３４、３６にはディジタル入力信号の非反
転信号が供給されている。したがって、図１の実施例で
は、ディジタル入力信号が「０００」のときに、最下行
（アクティブ領域２１）の３つの電圧選択スイッチＳＷ
がオンとなって電圧Ｖ０が出力され、「００１」のとき
にアクティブ領域２２がオンとなり電圧Ｖ１が、「０１
０」のときにアクティブ領域２３がオンとなり電圧Ｖ２
が、、、、「１１１」のときにアクティブ領域２８がオ
ンとなり電圧Ｖ７がそれぞれ出力される。こうして、３
ビットのディジタル・アナログ変換が行われる。
【００１９】次に、本実施例の出力電圧範囲について検
討する。
討する。
【００２０】（１） まず、ディジタル入力信号Ｄ０−
Ｄ２は、ハイ・レベルがＶＤＤボルト（たとえば、５ボ
ルト）、ロー・レベルが０ボルトであり、これらの電圧
がゲート電極層３１−３６に加えられている。また、電
圧選択スイッチＳＷとして、Ｎチャネルの通常のエンハ
ンスメント型ＭＯＳＦＥＴを使用すると、そのしきい値
電圧ＶＴは、０．８Ｖ程度である。しかしながら、基板
に電圧を印加することによって、しきい値電圧が変化す
るという基板効果のために、アクティブ領域に加えられ
る電圧（基準電圧＝出力電圧）が３．７５Ｖまで上昇す
ると、そのときのしきい値電圧ＶＴは、１．５Ｖ程度に
なる。よって、電圧選択スイッチＳＷをオンするには、
そのゲートに少なくとも５．２５Ｖ（＝３．７５＋１．
５Ｖ）以上の電圧を加えねばならず、ＶＤＤ＝５Ｖで
は、オンとすることができない。十分低いオン抵抗を得
るためには、ＶＤＤ＝５Ｖのときには、出力電圧は２．
５Ｖ程度までが適当であり、出力範囲は、０−ＶＤＤ／
２程度となる。
Ｄ２は、ハイ・レベルがＶＤＤボルト（たとえば、５ボ
ルト）、ロー・レベルが０ボルトであり、これらの電圧
がゲート電極層３１−３６に加えられている。また、電
圧選択スイッチＳＷとして、Ｎチャネルの通常のエンハ
ンスメント型ＭＯＳＦＥＴを使用すると、そのしきい値
電圧ＶＴは、０．８Ｖ程度である。しかしながら、基板
に電圧を印加することによって、しきい値電圧が変化す
るという基板効果のために、アクティブ領域に加えられ
る電圧（基準電圧＝出力電圧）が３．７５Ｖまで上昇す
ると、そのときのしきい値電圧ＶＴは、１．５Ｖ程度に
なる。よって、電圧選択スイッチＳＷをオンするには、
そのゲートに少なくとも５．２５Ｖ（＝３．７５＋１．
５Ｖ）以上の電圧を加えねばならず、ＶＤＤ＝５Ｖで
は、オンとすることができない。十分低いオン抵抗を得
るためには、ＶＤＤ＝５Ｖのときには、出力電圧は２．
５Ｖ程度までが適当であり、出力範囲は、０−ＶＤＤ／
２程度となる。
【００２１】（２） 電圧選択スイッチＳＷとして、し
きい値電圧ＶＴ＝０ＶのＮチャネル・ネイティブＭＯＳ
ＦＥＴを使用する。この素子を用いると、たとえば、基
準電圧（＝出力電圧）が１．２５Ｖのときのしきい値電
圧ＶＴは約０．１Ｖであり、基板効果を考慮しても、Ｖ
Ｔ＝０．５Ｖ程度に抑えることができる。よって、ＶＤ
Ｄ＝５Ｖの場合は、出力電圧範囲は、理論的には、０Ｖ
−４．５（５．０−０．５）Ｖとなる。しかしながら、
実際には、ゲート電圧０Ｖで確実にオフとし、５Ｖで十
分に低いオン抵抗を得るためには、出力電圧範囲は、
１．２５−３．７５Ｖ程度となる。いいかえれば、ＶＤ
Ｄ／４−３ＶＤＤ／４の範囲の出力が可能となる。
きい値電圧ＶＴ＝０ＶのＮチャネル・ネイティブＭＯＳ
ＦＥＴを使用する。この素子を用いると、たとえば、基
準電圧（＝出力電圧）が１．２５Ｖのときのしきい値電
圧ＶＴは約０．１Ｖであり、基板効果を考慮しても、Ｖ
Ｔ＝０．５Ｖ程度に抑えることができる。よって、ＶＤ
Ｄ＝５Ｖの場合は、出力電圧範囲は、理論的には、０Ｖ
−４．５（５．０−０．５）Ｖとなる。しかしながら、
実際には、ゲート電圧０Ｖで確実にオフとし、５Ｖで十
分に低いオン抵抗を得るためには、出力電圧範囲は、
１．２５−３．７５Ｖ程度となる。いいかえれば、ＶＤ
Ｄ／４−３ＶＤＤ／４の範囲の出力が可能となる。
【００２２】そこで、電圧選択スイッチＳＷとして、基
準電圧が０−ＶＤＤ／４の範囲では、通常のＮチャネル
ＭＯＳＦＥＴを用い、基準電圧がＶＤＤ／４−３ＶＤＤ
／４の範囲では、Ｎチャネル・ネイティブＭＯＳＦＥＴ
を用いると、出力範囲は０−３ＶＤＤ／４程度となる。
準電圧が０−ＶＤＤ／４の範囲では、通常のＮチャネル
ＭＯＳＦＥＴを用い、基準電圧がＶＤＤ／４−３ＶＤＤ
／４の範囲では、Ｎチャネル・ネイティブＭＯＳＦＥＴ
を用いると、出力範囲は０−３ＶＤＤ／４程度となる。
【００２３】（３） 電圧選択スイッチＳＷとして、基
準電圧がＶＤＤ／２−ＶＤＤの範囲では、Ｐチャネル・
エンハンスメント型ＭＯＳＦＥＴを用いる。基準電圧が
ＶＤＤ／２−ＶＤＤの範囲では、ゲートに０Ｖが印加さ
れたときに電圧選択スイッチＳＷがオンとされ、ＶＤＤ
が印加されたときにオフとされる。すなわち、この電圧
範囲では、ゲートにＶＤＤが印加されると、電圧選択ス
イッチＳＷのソースに対するゲート電圧は０−ＶＤＤ／
２となって、確実にオフさる。逆に、ゲートに０Ｖが加
えられると、ソースに対するゲート電圧は（−ＶＤＤ）
−（−ＶＤＤ／２）となって、十分低いオン抵抗でオン
とされる。したがって、この場合は、ＶＤＤ／２−ＶＤ
Ｄの出力範囲が得られる。ただし、この場合、Ｐチャネ
ルＭＯＳＦＥＴに対応する導通部ＣＤとしては、Ｐチャ
ネル・ディプリーション型ＭＯＳＦＥＴ、または埋め込
みＰ＋層を用いる。また、Ｐチャネル・ＭＯＳＦＥＴは
図１の導通部の位置に配置し、Ｐチャネル・ＭＯＳＦＥ
Ｔに対応する導通部ＣＤは図１に示すＮチャネル・ＭＯ
ＳＦＥＴの位置に配置する構成としなければならない。
準電圧がＶＤＤ／２−ＶＤＤの範囲では、Ｐチャネル・
エンハンスメント型ＭＯＳＦＥＴを用いる。基準電圧が
ＶＤＤ／２−ＶＤＤの範囲では、ゲートに０Ｖが印加さ
れたときに電圧選択スイッチＳＷがオンとされ、ＶＤＤ
が印加されたときにオフとされる。すなわち、この電圧
範囲では、ゲートにＶＤＤが印加されると、電圧選択ス
イッチＳＷのソースに対するゲート電圧は０−ＶＤＤ／
２となって、確実にオフさる。逆に、ゲートに０Ｖが加
えられると、ソースに対するゲート電圧は（−ＶＤＤ）
−（−ＶＤＤ／２）となって、十分低いオン抵抗でオン
とされる。したがって、この場合は、ＶＤＤ／２−ＶＤ
Ｄの出力範囲が得られる。ただし、この場合、Ｐチャネ
ルＭＯＳＦＥＴに対応する導通部ＣＤとしては、Ｐチャ
ネル・ディプリーション型ＭＯＳＦＥＴ、または埋め込
みＰ＋層を用いる。また、Ｐチャネル・ＭＯＳＦＥＴは
図１の導通部の位置に配置し、Ｐチャネル・ＭＯＳＦＥ
Ｔに対応する導通部ＣＤは図１に示すＮチャネル・ＭＯ
ＳＦＥＴの位置に配置する構成としなければならない。
【００２４】電圧選択スイッチＳＷとして、基準電圧が
０−ＶＤＤ／２の範囲では、通常のＮチャネル・エンハ
ンスメント型ＭＯＳＦＥＴを用い、基準電圧がＶＤＤ／
２−ＶＤＤの範囲では、Ｐチャネル・エンハンスメント
型ＭＯＳＦＥＴを用いると出力範囲は０−ＶＤＤとな
る。この場合、ＮチャネルＭＯＳＦＥＴに対応する導通
部ＣＤとしては、Ｎチャネル・ディプリーション型ＭＯ
ＳＦＥＴ、または埋め込みＮ＋層を用い、ＰチャネルＭ
ＯＳＦＥＴに対応する導通部ＣＤとしては、Ｐチャネル
・ディプリーション型ＭＯＳＦＥＴ、または埋め込みＰ
＋層を用いる。
０−ＶＤＤ／２の範囲では、通常のＮチャネル・エンハ
ンスメント型ＭＯＳＦＥＴを用い、基準電圧がＶＤＤ／
２−ＶＤＤの範囲では、Ｐチャネル・エンハンスメント
型ＭＯＳＦＥＴを用いると出力範囲は０−ＶＤＤとな
る。この場合、ＮチャネルＭＯＳＦＥＴに対応する導通
部ＣＤとしては、Ｎチャネル・ディプリーション型ＭＯ
ＳＦＥＴ、または埋め込みＮ＋層を用い、ＰチャネルＭ
ＯＳＦＥＴに対応する導通部ＣＤとしては、Ｐチャネル
・ディプリーション型ＭＯＳＦＥＴ、または埋め込みＰ
＋層を用いる。
【００２５】以上のように、通常のＮチャネル・エンハ
ンスメント型ＭＯＳＦＥＴ、Ｎチャネル・ネイティブＭ
ＯＳＦＥＴ、Ｐチャネル・ＭＯＳＦＥＴを用いて、出力
範囲を０−ＶＤＤとすることができる。
ンスメント型ＭＯＳＦＥＴ、Ｎチャネル・ネイティブＭ
ＯＳＦＥＴ、Ｐチャネル・ＭＯＳＦＥＴを用いて、出力
範囲を０−ＶＤＤとすることができる。
【００２６】図３は、本発明の実施例の構成を示すブロ
ック図である。
ック図である。
【００２７】図３において、２０は図１に示すＭＯＳＦ
ＥＴマトリックス回路であり、本実施例は３チャネル構
成となっている。各チャネルのアクティブ領域２１−２
８は、メタル７１−７８によって、直列抵抗回路網１０
の各電圧端に接続されている。この場合、メタル７１−
７８は、各チャネルのアクティブ領域２１−２８に、コ
ンタクト７１Ａ−７８Ａでそれぞれ接続されている。
ＥＴマトリックス回路であり、本実施例は３チャネル構
成となっている。各チャネルのアクティブ領域２１−２
８は、メタル７１−７８によって、直列抵抗回路網１０
の各電圧端に接続されている。この場合、メタル７１−
７８は、各チャネルのアクティブ領域２１−２８に、コ
ンタクト７１Ａ−７８Ａでそれぞれ接続されている。
【００２８】このような構成によれば、直列抵抗回路網
１０を各チャネルに共通化できるので、小型な多チャン
ネルＤ／Ａ変換器を実現できる。また、メタル７１−７
８は一層で済むので（シングルメタル）、安価なＤ／Ａ
変換器を作製することができる。
１０を各チャネルに共通化できるので、小型な多チャン
ネルＤ／Ａ変換器を実現できる。また、メタル７１−７
８は一層で済むので（シングルメタル）、安価なＤ／Ａ
変換器を作製することができる。
【００２９】
【発明の効果】本発明によれば、ゲート電極層とアクテ
ィブ領域の交点に、ＭＯＳＦＥＴまたは導通部を有する
ＭＯＳＦＥＴマトリックス回路において、ディジタル入
力信号によって選択されたＭＯＳＦＥＴのみがオンとさ
れる。これによって、いずれか一つのアクティブ領域が
オンとされ、このアクティブ領域に印加されている基準
電圧がアナログ信号として出力される。これらのＭＯＳ
ＦＥＴまたは導通部は、ゲート電極層とアクティブ領域
との各交点に、一つ設けられるだけなので、占有面積を
大幅に縮小することができる。また、アルミ配線等のメ
タルとゲート、あるいはメタルとアクティブ領域とを結
合するコンタクトがなくなるので、これも占有面積の縮
小に寄与する。
ィブ領域の交点に、ＭＯＳＦＥＴまたは導通部を有する
ＭＯＳＦＥＴマトリックス回路において、ディジタル入
力信号によって選択されたＭＯＳＦＥＴのみがオンとさ
れる。これによって、いずれか一つのアクティブ領域が
オンとされ、このアクティブ領域に印加されている基準
電圧がアナログ信号として出力される。これらのＭＯＳ
ＦＥＴまたは導通部は、ゲート電極層とアクティブ領域
との各交点に、一つ設けられるだけなので、占有面積を
大幅に縮小することができる。また、アルミ配線等のメ
タルとゲート、あるいはメタルとアクティブ領域とを結
合するコンタクトがなくなるので、これも占有面積の縮
小に寄与する。
【００３０】さらに、前記ＭＯＳＦＥＴはＮチャネル・
ＭＯＳＦＥＴとＰチャネル・ＭＯＳＦＥＴを用いるの
で、出力範囲をＯ−ＶＤＤとすることができる。
ＭＯＳＦＥＴとＰチャネル・ＭＯＳＦＥＴを用いるの
で、出力範囲をＯ−ＶＤＤとすることができる。
【００３１】さらに、直列抵抗回路網とアクティブ領域
を結合する部分を除いて、メタルを使用していないの
で、メタルを多チャンネル化等の他の目的に使用するこ
とができる。実施例のように、抵抗回路網を共通化して
多チャンネル化すれば、小型で廉価な多チャンネルＤ／
Ａ変換器を実現することが可能となる。
を結合する部分を除いて、メタルを使用していないの
で、メタルを多チャンネル化等の他の目的に使用するこ
とができる。実施例のように、抵抗回路網を共通化して
多チャンネル化すれば、小型で廉価な多チャンネルＤ／
Ａ変換器を実現することが可能となる。
【図１】本発明に用いられるＤ／Ａ変換器の構成を示す
回路図である。
回路図である。
【図２】本発明に用いられるＤ／Ａ変換器の外部構成を
示す平面図である。
示す平面図である。
【図３】実施例の構成を示すブロック図である。
【図４】従来のＲ−２Ｒはしご型Ｄ／Ａ変換器の構成を
示す回路図である。
示す回路図である。
【図５】従来の抵抗ラダー型Ｄ／Ａ変換器の構成を示す
回路図である。
回路図である。
１０ 直列抵抗回路網 １１−１９ 抵抗 ２０ ＭＯＳＦＥＴマトリックス回路 ２１−２８ アクティブ領域 ３１−３６ ゲート電極層 ５０ アナログ信号出力部 ＣＤ 導通部 ＳＷ 電圧選択スイッチ（ＭＯＳＦＥＴ）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−265809（ＪＰ，Ａ) 特開 昭55−18016（ＪＰ，Ａ) 特開 昭56−116326（ＪＰ，Ａ) 特開 昭55−115721（ＪＰ，Ａ) 実開 平１−179640（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/76
Claims (1)
- 【請求項１】 両端に電圧が加えられたときに、複数の
基準電圧を発生する直列抵抗回路と、 前記基準電圧が印加され、しかも、Ｎチャネル・ＭＯＳ
ＦＥＴが形成されるアクティブ領域と、該基準電圧が印
加され、しかも、Ｐチャネル・ＭＯＳＦＥＴが形成され
るアクティブ領域とを複数配置して行とし、ディジタル
入力信号の各ビットの非反転信号および反転信号が印加
されるゲート電極を列としたマトリックスの交点に、前
記ディジタル入力信号の値に応じて前記基準電圧をオン
・オフする１つのＭＯＳＦＥＴか、あるいは、前記ディ
ジタル入力信号の値にかかわらず常にオン状態を保つた
めの埋め込みＮ＋層または埋め込みＰ＋層からなる導通
部のうちのいずれかを配した複数のＭＯＳＦＥＴマトリ
ックス回路と、 該複数のＭＯＳＦＥＴマトリックス回路のそれぞれのア
クティブ領域の、前記基準電圧が接続された側と反対側
を接続して形成した複数のアナログ信号出力部と、前記ゲート電極と直交する方向に配置した接続線であっ
て、前記直列抵抗回路の前記基準電圧端と前記複数のＭ
ＯＳＦＥＴマトリックス回路の各アクティブ領域を接続
する接続線とを具備し、 前記複数のＭＯＳＦＥＴマトリックス回路に入力される
それぞれの ディジタル入力信号に対して、それぞれのＭ
ＯＳＦＥＴマトリックス回路のアクティブ領域のいずれ
か１つが選択的にオンとされ、複数のアナログ信号を出
力することを特徴とする多チャンネルＤ／Ａ変換器。
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|---|---|---|---|
| JP3134353A JP2931440B2 (ja) | 1991-06-05 | 1991-06-05 | 多チャンネルｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134353A JP2931440B2 (ja) | 1991-06-05 | 1991-06-05 | 多チャンネルｄ／ａ変換器 |
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|---|---|
| JPH04358418A JPH04358418A (ja) | 1992-12-11 |
| JP2931440B2 true JP2931440B2 (ja) | 1999-08-09 |
Family
ID=15126384
Family Applications (1)
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|---|---|---|---|
| JP3134353A Expired - Lifetime JP2931440B2 (ja) | 1991-06-05 | 1991-06-05 | 多チャンネルｄ／ａ変換器 |
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-
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- 1991-06-05 JP JP3134353A patent/JP2931440B2/ja not_active Expired - Lifetime
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