JP4519677B2 - ディジタルアナログコンバータ - Google Patents

Description

本発明は、ＭＯＳ集積回路で利用されるディジタルアナログコンバータ（ＤＡＣ（Digital-to-Analog Converter：D/A変換器）に関し、特に、直列接続された抵抗素子、及び抵抗素子の各接続点から出力される任意の電位を選択するＭＯＳトランジスタを用いたスイッチ素子を有するディジタルアナログコンバータに関するものである。

従来のディジタルアナログコンバータ（ＤＡＣ（Digital-to-Analog Converter：D/A変換器）として、例えば特許文献１に開示されているように、抵抗素子の各接続点から電位を取り出し、ＭＯＳトランジスタを用いてトーナメント形式にて任意の電位を選択する方法がある。

すなわち、上記公報のディジタルアナログコンバータは、図５に示すように、８段階の電圧を出力する回路を有している。この回路を構成する直列抵抗Ｒ２１〜Ｒ２９の一端には外部から供給される電源ＶＤＤが印加される一方、他端は接地されている。上記直列抵抗Ｒ２１〜Ｒ２９の各接点の電位は、各抵抗値が等しい場合、ＶＤＤ／９の整数倍となる。

上記構成のディジタルアナログコンバータにおいて、出力ＯＵＴに電圧を出力するには、入力ＩＮ２１〜ＩＮ２３を表１の如く設定する必要がある。

特開昭６０−１１２３２７号公報（１９８５年６月１８日公開）

ところで、上記従来のディジタルアナログコンバータでは、動作状態において、各々のＮ型ＭＯＳトランジスタＮ２１〜Ｎ３４のドレイン−ウェル間電圧（ＶＤＢ）及びソース−ウェル間電圧（ＶＳＢ）は、表１に示すように、ＶＤＤ×１／９〜ＶＤＤ×８／９というように、最大でＶＤＤに近い電圧となる。この理由は、図５に示すＮ型ＭＯＳトランジスタＮ２１〜Ｎ３４にてなるディジタルアナログコンバータでは、１つの半導体基板に大きなＰウェルを形成し、そのＰウェルにＮ型高濃度拡散層を注入して、各Ｎ型ＭＯＳトランジスタＮ２１〜Ｎ３４に対するソース及びドレインを形成する。このＰウェルは、Ｎ型ＭＯＳトランジスタＮ２１〜Ｎ３４の全てに共通するので、図５に示すように、接地（ＧＮＤ）電位に設定されている。この結果、各Ｎ型ＭＯＳトランジスタＮ２１〜Ｎ３４のドレイン−ウェル間電圧（ＶＤＢ）及びソース−ウェル間電圧（ＶＳＢ）は、ソースに印加される電圧と接地（ＧＮＤ）電位との電位差になる。

一方、ＭＯＳトランジスタの面積（Ｓ）は、駆動電圧の大きさにより決定され、Ｒ．Ｈ．Ｄｅｎｎａｒｄが示したスケーリング則により、図６に示すように、駆動電圧の２乗に比例して大きくなる。

この結果、従来のディジタルアナログコンバータ回路に使用しているＭＯＳトランジスタは、このスケーリング則による耐圧確保のため、ＶＤＤ電圧値を下げない限り、トランジスタサイズの縮小に限界があるという問題点を有している。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、ウェル構造及び回路の工夫により、ＶＤＤ電圧を下げること無く、ＭＯＳトランジスタの駆動電圧を下げ、トランジスタサイズを縮小することにより、回路規模を縮小して微細なディジタルアナログコンバータを提供することにある。

本発明のディジタルアナログコンバータは、上記課題を解決するために、例えば半導体基板等の基板の表面に、直列接続された複数の抵抗と複数のスイッチ素子であるＭＯＳトランジスタとが形成され、所定のディジタル値が入力されたときに上記直列接続された複数の抵抗の各接続点からの電圧を上記各ＭＯＳトランジスタによるスイッチングにて順次選択して、上記所定のディジタル値に対応するアナログ電圧を出力するディジタルアナログコンバータにおいて、上記各ＭＯＳトランジスタは、個々に分離して形成されたウェル内に形成され、かつウェル電位が個別に設定可能となっていることを特徴としている。

すなわち、従来では、１つの半導体基板の表面に、大きなウェルを形成し、そのウェルの中に複数のＭＯＳトランジスタを形成していた。したがって、従来では、一つのＭＯＳトランジスタによるウェル内の電位が他の箇所のＭＯＳトランジスタに影響を及ぼすので、バックゲートバイアス電圧を印加する必要があった。このバックバイアス電圧の発生により、以下の２点の問題があった。１つは、耐圧確保のため、前述したスケーリング則によりトランジスタサイズを縮小できない問題であり、もう１つは閾値電圧が上昇する一方、ゲートに印加する電圧は一定であるので、結果として、この閾値電圧の上昇は、ＭＯＳトランジスタのオン電流の低減となり、各ＭＯＳトランジスタの駆動能力が低下するという問題である。

しかし、本発明によれば、各ＭＯＳトランジスタは、個々に分離して形成され、かつウェル電位が個別に設定可能となっている。この結果、本発明のような、ウェル分離方式のＭＯＳトランジスタの場合は、バックゲートバイアス効果がない分だけ、個々のＭＯＳトランジスタの駆動電圧を下げることができ、トランジスタサイズを縮小することができると共に、ＭＯＳトランジスタの駆動能力を向上させることができる。

したがって、ウェル構造及び回路の工夫により、ＶＤＤ電圧を下げること無く、ＭＯＳトランジスタの駆動電圧を下げ、トランジスタサイズを縮小することにより、回路規模を縮小して微細なディジタルアナログコンバータを提供することができる。

また、本発明では、前記各ＭＯＳトランジスタのソース電位が前記ウェルと同電位となるように形成されていることが好ましい。

すなわち、ウェル分離方式のＭＯＳトランジスタを採用することによって、各ＭＯＳトランジスタのソース電位をウェルと同電位となるようにすることができる。そして、各ＭＯＳトランジスタのソース電位をウェルと同電位にすることによって、ＭＯＳトランジスタの駆動電圧を低減することができる。この結果、ＭＯＳトランジスタの設置面積を縮小することができるので、回路規模を大幅に縮小して微細なディジタルアナログコンバータを提供することができる。

また、本発明では、前記ウェルには、ＭＯＳトランジスタのソース電極及びドレイン電極と電極端子とが形成されていると共に、上記ソース電極と電極端子とは、配線パターン等の導体にて電気的に接続されていることが好ましい。これにより、ソース電位とウェルとを確実に同電位にすることができる。

また、本発明のディジタルアナログコンバータは、上記課題を解決するために、基板の表面に、直列接続された複数の抵抗と複数のスイッチ素子であるＭＯＳトランジスタとが形成され、所定のディジタル値が入力されたときに上記直列接続された複数の抵抗の各接続点からの電圧を上記各ＭＯＳトランジスタによるスイッチングにて順次選択して、上記所定のディジタル値に対応するアナログ電圧を出力するディジタルアナログコンバータにおいて、各組を構成する一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタが、各組毎に分離して形成された第１ウェル内に形成されていると共に、上記Ｐ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタのいずれか一方は、第１ウェル内に形成された第２ウェルに形成されていることを特徴としている。

本発明では、各組を構成する一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタが、各組毎に分離して形成された第１ウェル内に形成されていると共に、上記Ｐ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタのいずれか一方は、第１ウェル内に形成された第２ウェルに形成されている。

このように、ＰチャンネルとＮチャンネルとのＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを一対にすると共に、一方のＭＯＳトランジスタを第１ウェル内に形成された第２ウェルという二重ウェル構造の中に設けた場合には、全体の占有面積を小さくでき、小型化の要求に応えることができる。また、この構造の場合は、Ｐ／ＮでＯＮとなる電圧が逆である特性をうまく使って、駆動用の配線を従来よりも減らすことができる。したがって、回路の簡略化及び小型化に寄与することが可能となる。

また、本発明では、前記Ｐ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタのいずれか一方の第１ソース電位が前記第１ウェルと同電位となるように形成されていると共に、前記Ｐ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタのいずれか他方の第２ソース電位が前記第２ウェルと同電位となるように形成されていることが好ましい。

これにより、ＭＯＳトランジスタの駆動電圧を確実に低減することができる。この結果、ＭＯＳトランジスタの設置面積を縮小することができるので、回路規模を大幅に縮小して微細なディジタルアナログコンバータを提供することができる。

また、本発明では、前記第１ウェルには、前記Ｐ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタのいずれか一方の第１ソース電極及び第１ドレイン電極と第１電極端子とが形成されており、かつ上記第１ソース電極と第１電極端子とは、配線パターン等の導体にて電気的に接続されていると共に、前記第２ウェルには、前記Ｐ型ＭＯＳトランジスタ又はＮ型ＭＯＳのいずれか他方の第２ソース電極及び第２ドレイン電極と第２電極端子とが形成されており、かつ上記第２ソース電極と第２電極端子とは、配線パターン等の導体にて電気的に接続されていることが好ましい。これにより、ソース電位とウェルとを確実に同電位にすることができる。

また、本発明では、前記第１ウェルはＮウェルであり、該Ｎウェル内にＰ型ＭＯＳトランジスタが形成されていると共に、前記第２ウェルはＰウェルであり、該Ｐウェル内にＮ型ＭＯＳトランジスタが形成されていることが好ましい。

一般に、基板は、シリコン（Ｓｉ）基板にてなり、Ｐウェルとなっている。したがって、この基板に純粋なＮウェルを第１ウェルとして形成して、Ｐ型ＭＯＳトランジスタを形成しする。そして、このＮウェルである第１ウェル内に、Ｐウェルである第２ウェルを形成して、Ｎ型ＭＯＳトランジスタを形成する。

したがって、本発明の構成とすることによって、各組毎に分離して形成された一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを容易に製造することができる。

また、本発明では、前記各ＭＯＳトランジスタは、前記所定のディジタル値における下位ビットから順に、前記直列接続された複数の抵抗の各接続点からの電圧を上記各ＭＯＳトランジスタによるスイッチングにて選択して、上記所定のディジタル値に対応するアナログ電圧を出力することが好ましい。

これにより、回路規模を縮小して微細なディジタルアナログコンバータにおいて、一般に行われている下位ビットから選択する方法を採用することができる。

また、本発明では、前記各ＭＯＳトランジスタは、前記所定のディジタル値における上位ビットから順に、前記直列接続された複数の抵抗の各接続点からの電圧を上記各ＭＯＳトランジスタによるスイッチングにて選択して、上記所定のディジタル値に対応するアナログ電圧を出力することが好ましい。

このような上位ビットから選択する方式の場合は、下位ビットが最終段となるので、抵抗分割された電圧値の最小分解能の電圧を最終的に出力できる。すなわち、この出力を使ってさらに分解能（階調）を上げるが可能である。

本発明のディジタルアナログコンバータは、以上のように、各ＭＯＳトランジスタは、個々に分離して形成されたウェル内に形成され、かつウェル電位が個別に設定可能となっているものである。

また、本発明のディジタルアナログコンバータは、以上のように、各組を構成する一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタが、各組毎に分離して形成された第１ウェル内に形成されていると共に、上記Ｐ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタのいずれか一方は、第１ウェル内に形成された第２ウェルに形成されているものである。

それゆえ、本発明のような、ウェル分離方式のＭＯＳトランジスタの場合は、バックゲートバイアス効果がない分だけ、個々のＭＯＳトランジスタの駆動電圧を下げることができ、トランジスタサイズを縮小することができると共に、ＭＯＳトランジスタの駆動能力を向上させることができる。

したがって、ウェル構造及び回路の工夫により、ＶＤＤ電圧を下げること無く、ＭＯＳトランジスタの駆動電圧を下げ、トランジスタサイズを縮小することにより、回路規模を縮小して微細なディジタルアナログコンバータを提供することができるという効果を奏する。

また、本発明のディジタルアナログコンバータは、前記各ＭＯＳトランジスタのソース電位が前記ウェルと同電位となるように形成されている。

すなわち、ウェル分離方式のＭＯＳトランジスタを採用することによって、各ＭＯＳトランジスタのソース電位をウェルと同電位となるようにすることができる。そして、各ＭＯＳトランジスタのソース電位をウェルと同電位にすることによって、ＭＯＳトランジスタの駆動電圧を低減することができる。この結果、ＭＯＳトランジスタの設置面積を縮小することができるので、回路規模を大幅に縮小して微細なディジタルアナログコンバータを提供することができるという効果を奏する。

〔実施の形態１〕
本発明の一実施形態について図１ないし図３に基づいて説明すれば、以下の通りである。

本実施の形態のディジタルアナログコンバータ１０は、図１に示すように、直列接続された複数の抵抗Ｒｍ（ｍは本実施の形態では１〜９）と複数のスイッチ素子であるＰ型ＭＯＳトランジスタＰｎ（ｎはｎは本実施の形態で１〜７）及びＮ型ＭＯＳトランジスタＮｎ（ｎは本実施の形態で１〜７）とからなっている。なお、ｍ、ｎは必ずしもこれに限らず、他の正の整数値をとることができる。

本実施の形態では、上記Ｐ型ＭＯＳトランジスタＰｎとＮ型ＭＯＳトランジスタＮｎとはそれぞれ一組ずつ組み合わせたものからなっており、各組のＰ型ＭＯＳトランジスタＰｎ及びＮ型ＭＯＳトランジスタＮｎは、それぞれ、各組毎に分離されたウェルＷｎ（ｎは本実施の形態では１〜７）内に形成されている。

すなわち、本実施の形態では、図２に示すように、Ｐ型ＭＯＳトランジスタＰｎは、図基板としてのＰ基板１において区画された第１ウェルとしてのウェルＷｎであるＮウェル２内に形成されている。一方、Ｎ型ＭＯＳトランジスタＮｎも、Ｐ基板１において同一区画内のウェルＷｎであるＮウェル２内の内部に形成されたＰウェル３内に形成されている。したがって、本実施の形態では、Ｎ型ＭＯＳトランジスタＮｎは、Ｎウェル２内の内部にＰウェル３が形成されているので、二重ウェル構造４となっている。なお、この二重ウェル構造４は、Ｐ基板１をＰウェルと考えた場合には、３重ウェルになっているので、トリプルウェルと称されることもある。

なお、本実施の形態では、半導体基板としてＰ基板１を用いているので、ウェルＷｎはＮウェル２となっているが、仮に、半導体基板としてＮ基板を用いた場合には、ウェルＷｎはＰウェル３となる。

上記Ｐ型ＭＯＳトランジスタＰｎは、詳細には、図３（ａ）に示すように、Ｐ基板１において区画されたＮウェル２内の２箇所に注入されたＰ型高濃度拡散層５・５にて構成されるＰＭＯＳソース１１及びＰＭＯＳドレイン１２と、これらＰＭＯＳソース１１とＰＭＯＳドレイン１２との間のチャネル幅領域の上部に形成されたゲート絶縁膜６を介するゲート電極７とを有している。また、その側方には、Ｎ型高濃度拡散層９が注入されている。さらに、これらＰ型高濃度拡散層５・５及びＮ型高濃度拡散層９の周りには、フィールド絶縁膜８が形成されている。

一方、Ｎ型ＭＯＳトランジスタＮｎは、詳細には、図３（ｂ）に示すように、Ｎウェル２の内部に形成されたＰウェル３内において２箇所に注入されたＮ型高濃度拡散層９・９にて構成されるＮＭＯＳソース２１及びＮＭＯＳドレイン２２と、これらＮＭＯＳソース２１とＮＭＯＳドレイン２２との間のチャネル幅領域の上部に形成されたゲート絶縁膜６を介するゲート電極７とを有している。また、その側方には、Ｐ型高濃度拡散層５が注入されている。さらに、これらＮ型高濃度拡散層９・９及びＰ型高濃度拡散層５の周りには、フィールド絶縁膜８が形成されている。

ここで、本実施の形態では、上記ＰＭＯＳソース１１とＮ型高濃度拡散層９とは、図２に示すコンタクトホール１３を通して、図１に示す配線パターン１４によって接続されている。この結果、ＰＭＯＳソース１１は、配線パターン１４及びＮ型高濃度拡散層９を介してＮウェル２と接続されていることになり、Ｐ型ＭＯＳトランジスタＰｎにおけるＰＭＯＳソース１１のソース電位とＮウェル２とが同電位になっている。

また、上記ＮＭＯＳソース２１とＰ型高濃度拡散層５とは、図２に示すコンタクトホール１３を通して、図１に示す配線パターン１５によって接続されている。この結果、ＮＭＯＳソース２１は、配線パターン１５及びＰ型高濃度拡散層５を介してＰウェル３と接続されていることになり、Ｎ型ＭＯＳトランジスタＮｎにおけるＮＭＯＳソース２１のソース電位とＰウェル３とが同電位になっている。

ここで、本実施の形態のディジタルアナログコンバータ１０は、図１に示すように、従来技術と同様に、下位ビットから選択する回路方式となっている。

そして、本実施の形態では、直列接続された抵抗Ｒ１と抵抗Ｒ２との間の接続点は、Ｎ型ＭＯＳトランジスタＮ１の上記ＮＭＯＳソース２１に接続され、直列接続された抵抗Ｒ２と抵抗Ｒ３との間の接続点は、Ｐ型ＭＯＳトランジスタＰ１の上記ＰＭＯＳソース１１に接続されている。直列接続された抵抗Ｒ３と抵抗Ｒ４との間の接続点は、Ｎ型ＭＯＳトランジスタＮ２のＮＭＯＳソース２１に接続され、直列接続された抵抗Ｒ４と抵抗Ｒ５との間の接続点は、Ｐ型ＭＯＳトランジスタＰ２のＰＭＯＳソース１１に接続されている。直列接続された抵抗Ｒ５と抵抗Ｒ６との間の接続点は、Ｎ型ＭＯＳトランジスタＮ３のＮＭＯＳソース２１に接続され、直列接続された抵抗Ｒ６と抵抗Ｒ７との間の接続点は、Ｐ型ＭＯＳトランジスタＰ３のＰＭＯＳソース１１に接続されている。直列接続された抵抗Ｒ７と抵抗Ｒ８との間の接続点は、Ｎ型ＭＯＳトランジスタＮ４のＮＭＯＳソース２１に接続され、直列接続された抵抗Ｒ８と抵抗Ｒ９との間の接続点は、Ｐ型ＭＯＳトランジスタＰ４のＰＭＯＳソース１１に接続されている。

また、Ｎ型ＭＯＳトランジスタＮ１の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ１のＰＭＯＳドレイン１２は、Ｎ型ＭＯＳトランジスタＮ５のＮＭＯＳソース２１に接続され、Ｎ型ＭＯＳトランジスタＮ２の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ２のＰＭＯＳドレイン１２は、Ｐ型ＭＯＳトランジスタＰ５のＮＭＯＳソース２１に接続されている。Ｎ型ＭＯＳトランジスタＮ３の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ３のＰＭＯＳドレイン１２は、Ｎ型ＭＯＳトランジスタＮ６のＮＭＯＳソース２１に接続され、Ｎ型ＭＯＳトランジスタＮ４の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ４のＰＭＯＳドレイン１２は、Ｐ型ＭＯＳトランジスタＰ６のＮＭＯＳソース２１に接続されている。

さらに、Ｎ型ＭＯＳトランジスタＮ５の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ５のＰＭＯＳドレイン１２は、Ｎ型ＭＯＳトランジスタＮ７のＮＭＯＳソース２１に接続され、Ｎ型ＭＯＳトランジスタＮ６の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ６のＰＭＯＳドレイン１２は、Ｐ型ＭＯＳトランジスタＰ７のＮＭＯＳソース２１に接続されている。

また、Ｎ型ＭＯＳトランジスタＮ７の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ７のＰＭＯＳドレイン１２は、出力ＯＵＴに接続されている。

さらに、制御信号ＩＮ１は、インバータＩＮＶ１を介して、Ｎ型ＭＯＳトランジスタＮ１〜Ｎ４及びＰ型ＭＯＳトランジスタＰ１〜Ｐ４のゲート電極７に入力されている。制御信号ＩＮ２は、インバータＩＮＶ２を介して、Ｎ型ＭＯＳトランジスタＮ５・Ｎ６及びＰ型ＭＯＳトランジスタＰ５・Ｐ６のゲート電極７に入力されている。制御信号ＩＮ３は、インバータＩＮＶ３を介して、Ｎ型ＭＯＳトランジスタＮ７及びＰ型ＭＯＳトランジスタＰ７のゲート電極７に入力されている。

上記構成のディジタルアナログコンバータ１０における駆動電圧の取り出し方について説明する。

例えば、このディジタルアナログコンバータ１０にて、ＶＤＤ×７／９の駆動電圧を出力ＯＵＴから取り出すためには、表２に示すように、制御信号ＩＮ１・ＩＮ２・ＩＮ３を（０，１，１）とする。

これにより、まず、図１に示すように、制御信号ＩＮ１「０」がインバータＩＮＶ１によって反転されて「１」となって、Ｎ型ＭＯＳトランジスタＮ１〜Ｎ４がＯＮとなり、Ｐ型ＭＯＳトランジスタＰ１〜Ｐ４がＯＦＦとなる。この結果、Ｎ型ＭＯＳトランジスタＮ１にてＶＤＤ×１／９が出力されてＮ型ＭＯＳトランジスタＮ５に入力されると共に、Ｎ型ＭＯＳトランジスタＮ２にてＶＤＤ×３／９が出力されてＰ型ＭＯＳトランジスタＰ５に入力される。また、Ｎ型ＭＯＳトランジスタＮ３にてＶＤＤ×５／９が出力されてＮ型ＭＯＳトランジスタＮ６に入力されると共に、Ｎ型ＭＯＳトランジスタＮ４にてＶＤＤ×７／９が出力されてＰ型ＭＯＳトランジスタＰ６に入力される。

次いで、制御信号ＩＮ２「１」がインバータＩＮＶ２によって反転されて「０」となって、Ｎ型ＭＯＳトランジスタＮ５・Ｎ６がＯＦＦとなり、Ｐ型ＭＯＳトランジスタＰ５・Ｐ６がＯＮとなる。この結果、Ｐ型ＭＯＳトランジスタＰ５にてＶＤＤ×３／９が出力されてＮ型ＭＯＳトランジスタＮ７に入力されると共に、Ｐ型ＭＯＳトランジスタＰ６にてＶＤＤ×７／９が出力されてＰ型ＭＯＳトランジスタＰ７に入力される。

次いで、制御信号ＩＮ３「１」がインバータＩＮＶ３によって反転されて「０」となって、Ｎ型ＭＯＳトランジスタＮ７がＯＦＦとなり、Ｐ型ＭＯＳトランジスタＰ７がＯＮとなる。この結果、Ｐ型ＭＯＳトランジスタＰ７にてＶＤＤ×７／９が出力されて出力ＯＵＴから、ＶＤＤ×７／９が出力される。

一方、上述の出力ＯＵＴからＶＤＤ×７／９を取り出す場合において、本実施の形態では、Ｎ型ＭＯＳトランジスタＮｎにおけるＮＭＯＳソース２１のソース電位とＰウェル３とが同電位になっていると共に、Ｐ型ＭＯＳトランジスタＰｎにおけるＰＭＯＳソース１１のソース電位とＮウェル２とが同電位になっている。

このため、Ｎ型ＭＯＳトランジスタＮ１〜Ｎ４の駆動電圧は０となる。また、Ｐ型ＭＯＳトランジスタＰ１〜Ｐ４の駆動電圧は、以下の計算により、ＶＤＤ×１／９となる。

Ｐ型ＭＯＳトランジスタＰ１：ＶＤＤ×２／９−ＶＤＤ×１／９＝ＶＤＤ×１／９
Ｐ型ＭＯＳトランジスタＰ２：ＶＤＤ×４／９−ＶＤＤ×３／９＝ＶＤＤ×１／９
Ｐ型ＭＯＳトランジスタＰ３：ＶＤＤ×６／９−ＶＤＤ×５／９＝ＶＤＤ×１／９
Ｐ型ＭＯＳトランジスタＰ４：ＶＤＤ×８／９−ＶＤＤ×７／９＝ＶＤＤ×１／９
次に、Ｐ型ＭＯＳトランジスタＰ５・Ｐ６の駆動電圧は０となる。また、Ｎ型ＭＯＳトランジスタＮ５・Ｎ６の駆動電圧は、以下の計算により、ＶＤＤ×２／９となる。

Ｎ型ＭＯＳトランジスタＮ５：ＶＤＤ×３／９−ＶＤＤ×１／９＝ＶＤＤ×２／９
Ｎ型ＭＯＳトランジスタＮ６：ＶＤＤ×７／９−ＶＤＤ×５／９＝ＶＤＤ×２／９
次に、Ｐ型ＭＯＳトランジスタＰ７の駆動電圧は０となる。また、Ｎ型ＭＯＳトランジスタＮ７の駆動電圧は、以下の計算により、ＶＤＤ×４／９となる。

Ｎ型ＭＯＳトランジスタＮ７：ＶＤＤ×７／９−ＶＤＤ×３／９＝ＶＤＤ×４／９
これをまとめると、各Ｎ型ＭＯＳトランジスタＮｎ及びＰ型ＭＯＳトランジスタＰｎの駆動電圧は、表２に示す通りとなる。

同様にして、他の電圧を取り出すときも、制御信号ＩＮ１・ＩＮ２・ＩＮ３を表２のように設定することにより、表２の出力ＯＵＴに示す電圧を取り出すことができる。また、そのときの各Ｎ型ＭＯＳトランジスタＮｎ及びＰ型ＭＯＳトランジスタＰｎの駆動電圧も、表２に示す通りとなる。

したがって、このディジタルアナログコンバータ１０において、Ｎ型ＭＯＳトランジスタＮｎ及びＰ型ＭＯＳトランジスタＰｎに印加される電圧は、ドレイン−ウェル間電圧（ＶＤＢ）が、ＶＤＤ×１／９〜ＶＤＤ×４／９となり、従来技術でのＶＤＤ×８／９に対して、電圧値は１／２に低減されるものとなる。

このように、本実施の形態のディジタルアナログコンバータ１０では、各組を構成する一対のＰ型ＭＯＳトランジスタＰｎ及びＮ型ＭＯＳトランジスタＮｎが、各組毎に分離して形成された第１ウェルとしてのＮウェル２内に形成されていると共に、Ｐ型ＭＯＳトランジスタＰｎ又はＮ型ＭＯＳトランジスタＮｎのいずれか一方は、第１ウェル内に形成された第２ウェルに形成されており、かつウェル電位が個別に設定可能となっている。

すなわち、本実施の形態では、Ｎ型ＭＯＳトランジスタＮｎが、第１ウェルとしてのＮウェル２内に形成された第２ウェルとしてのＰウェル３に形成されている。ただし、必ずしもこれに限らず、各組を構成する一対のＰ型ＭＯＳトランジスタＰｎ及びＮ型ＭＯＳトランジスタＮｎが、各組毎に分離して形成された第１ウェルとしてのＰウェル３内に形成されていると共に、Ｐ型ＭＯＳトランジスタＰｎは、第１ウェルとしてのＰウェル３内に形成された第２ウェルとしてのＮウェル２に形成されているとすることができる。

このように、ＰチャンネルとＮチャンネルとのＰ型ＭＯＳトランジスタＰｎ及びＮ型ＭＯＳトランジスタＮｎを一対にすると共に、一方のＭＯＳトランジスタを第１ウェル内に形成された第２ウェルという二重ウェル構造の中に設けた場合には、全体の占有面積を小さくでき、小型化の要求に応えることができる。また、この構造の場合は、Ｐ／ＮでＯＮとなる電圧が逆である特性をうまく使って、駆動用の配線を従来よりも減らすことができる。具体的には、ゲート信号線の本数を従来の半分にすることができる。したがって、回路の簡略化及び小型化に寄与することが可能となる。

また、本実施の形態では、Ｐ型ＭＯＳトランジスタＰｎのＰＭＯＳソース１１のソース電位が第１ウェルとしてのＮウェル２と同電位となるように形成されていると共に、Ｎ型ＭＯＳトランジスタＮｎのＮＭＯＳソース２１のソース電位が第２ウェルとしてのＰウェル３と同電位となるように形成されている。

これにより、Ｐ型ＭＯＳトランジスタＰｎ及びＮ型ＭＯＳトランジスタＮｎの駆動電圧を確実に低減することができる。この結果、Ｐ型ＭＯＳトランジスタＰｎ及びＮ型ＭＯＳトランジスタＮｎの設置面積を縮小することができるので、回路規模を大幅に縮小して微細なディジタルアナログコンバータ１０を提供することができる。

また、本実施の形態では、Ｎウェル２には、Ｐ型ＭＯＳトランジスタＰｎのＰＭＯＳソース１１及びＰＭＯＳドレイン１２とＮ型高濃度拡散層９とが形成されており、かつＰＭＯＳソース１１とＮ型高濃度拡散層９とは、配線パターン１４にて電気的に接続されている。また、Ｐウェル３には、Ｎ型ＭＯＳトランジスタＮｎのＮＭＯＳソース２１及びＮＭＯＳドレイン２２とＰ型高濃度拡散層５とが形成されており、かつＮＭＯＳソース２１とＰ型高濃度拡散層５とは、配線パターン１５にて電気的に接続されている。これにより、ＰＭＯＳソース１１のソース電位とＮウェル２とを確実に同電位にすることができ、かつＮＭＯＳソース２１のソース電位とＰウェル３とを確実に同電位にすることができる。

また、本実施の形態では、第１ウェルはＮウェル２であり、このＮウェル２内にＰ型ＭＯＳトランジスタＰｎが形成されている。また、第２ウェルはＰウェル３であり、このＰウェル３内にＮ型ＭＯＳトランジスタＮｎが形成されている。

したがって、本実施の形態の構成とすることによって、各組毎に分離して形成された一対のＰ型ＭＯＳトランジスタＰｎ及びＮ型ＭＯＳトランジスタＮｎを、従来と同様に容易に製造することができる。

また、本実施の形態では、各Ｐ型ＭＯＳトランジスタＰｎ及びＮ型ＭＯＳトランジスタＮｎは、所定のディジタル値における下位ビットから順に、直列接続された複数の抵抗Ｒｍの各接続点からの電圧をＰ型ＭＯＳトランジスタＰｎ及びＮ型ＭＯＳトランジスタＮｎによるスイッチングにて選択して、所定のディジタル値に対応するアナログ電圧を出力する。これにより、回路規模を縮小して微細なディジタルアナログコンバータ１０において、一般に行われている下位ビットから選択する方法を採用することができる。

なお、本実施の形態のディジタルアナログコンバータ１０では、Ｐ型ＭＯＳトランジスタＰｎとＮ型ＭＯＳトランジスタＮｎとをそれぞれ一組ずつ組み合わせたものを、各組毎に分離されたウェルＷｎ（ｎは本実施の形態では１〜７）内に形成したが、必ずしもこれに限らない。

すなわち、例えば、従来と同様に、全てのトランジスタをＮ型ＭＯＳトランジスタＮｎにて構成し、かつ、そのＮ型ＭＯＳトランジスタＮｎを形成するときのＰウェル３を互いに独立して形成することができる。また、この場合、全てのトランジスタをＰ型ＭＯＳトランジスタＰｎにて構成し、かつ、そのＰ型ＭＯＳトランジスタＰｎを形成するときのＮウェル２を互いに独立して形成することができる。

このような、ウェル分離方式のＮ型ＭＯＳトランジスタＮｎ及びＰ型ＭＯＳトランジスタＰｎの場合は、バックゲートバイアス効果がない分だけ、個々のＮ型ＭＯＳトランジスタＮｎ及びＰ型ＭＯＳトランジスタＰｎの駆動電圧を下げることができ、トランジスタサイズを縮小することができると共に、Ｎ型ＭＯＳトランジスタＮｎ及びＰ型ＭＯＳトランジスタＰｎの駆動能力を向上させることができる。

したがって、ウェル構造及び回路の工夫により、ＶＤＤ電圧を下げること無く、Ｎ型ＭＯＳトランジスタＮｎ及びＰ型ＭＯＳトランジスタＰｎの駆動電圧を下げ、トランジスタサイズを縮小することにより、回路規模を縮小して微細なディジタルアナログコンバータ１０を提供することができる。

また、この場合、各Ｎ型ＭＯＳトランジスタＮｎのソース電位がＰウェル３と同電位となるように形成し、又はＰ型ＭＯＳトランジスタＰｎのソース電位がＮウェル２と同電位となるように形成する。

すなわち、ウェル分離方式のＮ型ＭＯＳトランジスタＮｎ又はＰ型ＭＯＳトランジスタＰｎを採用することによって、各Ｎ型ＭＯＳトランジスタＮｎ又はＰ型ＭＯＳトランジスタＰｎのソース電位をウェルと同電位となるようにすることができる。そして、各Ｎ型ＭＯＳトランジスタＮｎ又はＰ型ＭＯＳトランジスタＰｎのソース電位をウェルと同電位にすることによって、Ｎ型ＭＯＳトランジスタＮｎ及びＰ型ＭＯＳトランジスタＰｎの駆動電圧を低減することができる。この結果、Ｎ型ＭＯＳトランジスタＮｎ及びＰ型ＭＯＳトランジスタＰｎの設置面積を縮小することができるので、回路規模を大幅に縮小して微細なディジタルアナログコンバータ１０を提供することができる。

また、この場合、Ｐウェル３には、Ｎ型ＭＯＳトランジスタＮｎのＮＭＯＳソース２１及びＮＭＯＳドレイン２２とＰ型高濃度拡散層５とが形成されていると共に、ＮＭＯＳソース２１とＰ型高濃度拡散層５とは、配線パターン１５等の導体にて電気的に接続することが可能である。また、Ｎウェル２には、Ｐ型ＭＯＳトランジスタＰｎのＰＭＯＳソース１１及びＰＭＯＳドレイン１２とＮ型高濃度拡散層９とが形成されていると共に、ＰＭＯＳソース１１とＮ型高濃度拡散層９とは、配線パターン１４等の導体にて電気的に接続することが可能である。これにより、ソース電位とウェルとを確実に同電位にすることができる。

〔実施の形態２〕
本発明の他の実施の形態について図４に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。

前記実施の形態１のディジタルアナログコンバータ１０が、下位ビットから選択する回路方式であったのに対して、本実施の形態のディジタルアナログコンバータ３０は、図４に示すように、上位ビットから選択する回路方式となっている。

すなわち、本実施の形態のディジタルアナログコンバータ３０は、同図に示すように、直列接続された抵抗Ｒ１１と抵抗Ｒ１２との間の接続点は、Ｎ型ＭＯＳトランジスタＮ１１の上記ＮＭＯＳソース２１に接続され、直列接続された抵抗Ｒ１２と抵抗Ｒ１３との間の接続点は、Ｎ型ＭＯＳトランジスタＮ１２の上記ＮＭＯＳソース２１に接続され、直列接続された抵抗Ｒ１３と抵抗Ｒ１４との間の接続点は、Ｎ型ＭＯＳトランジスタＮ１３の上記ＮＭＯＳソース２１に接続され、直列接続された抵抗Ｒ１４と抵抗Ｒ１５との間の接続点は、Ｎ型ＭＯＳトランジスタＮ１４の上記ＮＭＯＳソース２１に接続されている。すなわち、直列接続された下位レベルの抵抗の接続点がＮ型ＭＯＳトランジスタＮ１１〜Ｎ１４のＮＭＯＳソース２１に接続され、直列接続された上位レベルの抵抗の接続点がＰ型ＭＯＳトランジスタＰ１１〜Ｐ１４のＰＭＯＳソース１１に接続されている。

また、Ｎ型ＭＯＳトランジスタＮ１１の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ１１のＰＭＯＳドレイン１２は、Ｎ型ＭＯＳトランジスタＮ１５のＮＭＯＳソース２１に接続され、Ｎ型ＭＯＳトランジスタＮ１２の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ１２のＰＭＯＳドレイン１２は、Ｎ型ＭＯＳトランジスタＮ１６のＮＭＯＳソース２１に接続されると共に、Ｎ型ＭＯＳトランジスタＮ１３の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ１３のＰＭＯＳドレイン１２は、Ｐ型ＭＯＳトランジスタＰ１５のＰＭＯＳソース１１に接続され、Ｎ型ＭＯＳトランジスタＮ１４の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ１４のＰＭＯＳドレイン１２は、Ｐ型ＭＯＳトランジスタＰ１６のＰＭＯＳソース１１に接続されている。

ここでも同様に、下位レベルの抵抗の出力がＮ型ＭＯＳトランジスタＮ１５・Ｎ１６のＮＭＯＳソース２１に接続され、上位レベルの抵抗の出力がＰ型ＭＯＳトランジスタＰ１５・Ｐ１６のＰＭＯＳソース１１に接続されている。

さらに、Ｎ型ＭＯＳトランジスタＮ１５の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ１５のＰＭＯＳドレイン１２は、Ｎ型ＭＯＳトランジスタＮ１７のＮＭＯＳソース２１に接続され、Ｎ型ＭＯＳトランジスタＮ１６の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ１６のＰＭＯＳドレイン１２は、Ｐ型ＭＯＳトランジスタＰ１７のＮＭＯＳソース２１に接続されている。

また、Ｎ型ＭＯＳトランジスタＮ１７の上記ＮＭＯＳドレイン２２及びＰ型ＭＯＳトランジスタＰ１７のＰＭＯＳドレイン１２は、出力ＯＵＴに接続されている。

さらに、制御信号ＩＮ１１は、インバータＩＮＶ１１を介して、Ｎ型ＭＯＳトランジスタＮ１１〜Ｎ１４及びＰ型ＭＯＳトランジスタＰ１１〜Ｐ１４のゲート電極７に入力されている。制御信号ＩＮ１２は、インバータＩＮＶ１２を介して、Ｎ型ＭＯＳトランジスタＮ１５・Ｎ１６及びＰ型ＭＯＳトランジスタＰ１５・Ｐ１６のゲート電極７に入力されている。制御信号ＩＮ１３は、インバータＩＮＶ１３を介して、Ｎ型ＭＯＳトランジスタＮ１７及びＰ型ＭＯＳトランジスタＰ１７のゲート電極７に入力されている。

なお、その他の構成は、前記実施の形態１のディジタルアナログコンバータ１０と同じである。

上記構成のディジタルアナログコンバータ３０における駆動電圧の取り出し方について説明する。

例えば、このディジタルアナログコンバータ３０にて、ＶＤＤ×７／９の駆動電圧を出力ＯＵＴから取り出すためには、表３に示すように、制御信号ＩＮ１１・ＩＮ１２・ＩＮ１３を（１，１，０）とする。

これにより、まず、図４に示すように、制御信号ＩＮ１１「１」がインバータＩＮＶ１１によって反転されて「０」となって、Ｐ型ＭＯＳトランジスタＰ１１〜Ｐ１４がＯＮとなり、Ｎ型ＭＯＳトランジスタＮ１１〜Ｎ１４がＯＦＦとなる。この結果、Ｐ型ＭＯＳトランジスタＰ１１にてＶＤＤ×５／９が出力されてＮ型ＭＯＳトランジスタＮ１５に入力されると共に、Ｐ型ＭＯＳトランジスタＰ１３にてＶＤＤ×７／９が出力されてＰ型ＭＯＳトランジスタＰ１５に入力される。また、Ｐ型ＭＯＳトランジスタＰ１２にてＶＤＤ×６／９が出力されてＮ型ＭＯＳトランジスタＮ１６に入力されると共に、Ｐ型ＭＯＳトランジスタＰ１４にてＶＤＤ×８／９が出力されてＰ型ＭＯＳトランジスタＰ１６に入力される。

次いで、制御信号ＩＮ１２「１」がインバータＩＮＶ１２によって反転されて「０」となって、Ｐ型ＭＯＳトランジスタＰ１５・Ｐ１６がＯＮとなり、Ｎ型ＭＯＳトランジスタＮ１５・Ｐ１６がＯＦＦとなる。この結果、Ｐ型ＭＯＳトランジスタＰ１５にてＶＤＤ×７／９が出力されてＮ型ＭＯＳトランジスタＮ７に入力されると共に、Ｐ型ＭＯＳトランジスタＰ１６にてＶＤＤ×８／９が出力されてＰ型ＭＯＳトランジスタＰ１７に入力される。

次いで、制御信号ＩＮ１３「０」がインバータＩＮＶ１３によって反転されて「１」となって、Ｎ型ＭＯＳトランジスタＮ１７がＯＮとなり、Ｐ型ＭＯＳトランジスタＰ１７がＯＦＦとなる。この結果、Ｎ型ＭＯＳトランジスタＮ１７にてＶＤＤ×７／９が出力されて出力ＯＵＴから、ＶＤＤ×７／９が出力される。

一方、上述の出力ＯＵＴからＶＤＤ×７／９を取り出す場合において、本実施の形態では、Ｎ型ＭＯＳトランジスタＮｎにおけるＮＭＯＳソース２１のソース電位とＰウェル３とが同電位になっていると共に、Ｐ型ＭＯＳトランジスタＰｎにおけるＰＭＯＳソース１１のソース電位とＮウェル２とが同電位になっている。

このため、Ｐ型ＭＯＳトランジスタＰ１１〜Ｐ１４の駆動電圧は０となる。また、Ｎ型ＭＯＳトランジスタＮ１１〜Ｎ１４の駆動電圧は、以下の計算により、ＶＤＤ×４／９となる。

Ｎ型ＭＯＳトランジスタＮ１１：ＶＤＤ×５／９−ＶＤＤ×１／９＝ＶＤＤ×４／９
Ｎ型ＭＯＳトランジスタＮ１２：ＶＤＤ×６／９−ＶＤＤ×２／９＝ＶＤＤ×４／９
Ｎ型ＭＯＳトランジスタＮ１３：ＶＤＤ×７／９−ＶＤＤ×３／９＝ＶＤＤ×４／９
Ｎ型ＭＯＳトランジスタＮ１４：ＶＤＤ×８／９−ＶＤＤ×４／９＝ＶＤＤ×４／９
次に、Ｐ型ＭＯＳトランジスタＰ１５・Ｐ１６の駆動電圧は０となる。また、Ｎ型ＭＯＳトランジスタＮ１５・Ｎ１６の駆動電圧は、以下の計算により、ＶＤＤ×２／９となる。

Ｎ型ＭＯＳトランジスタＮ１５：ＶＤＤ×７／９−ＶＤＤ×５／９＝ＶＤＤ×２／９
Ｎ型ＭＯＳトランジスタＮ１６：ＶＤＤ×８／９−ＶＤＤ×６／９＝ＶＤＤ×２／９
次に、Ｎ型ＭＯＳトランジスタＮ１７の駆動電圧は０となる。また、Ｐ型ＭＯＳトランジスタＰ１７の駆動電圧は、以下の計算により、ＶＤＤ×１／９となる。

Ｐ型ＭＯＳトランジスタＰ１７：ＶＤＤ×８／９−ＶＤＤ×７／９＝ＶＤＤ×１／９
これをまとめると、各Ｎ型ＭＯＳトランジスタＮｎ及びＰ型ＭＯＳトランジスタＰｎの駆動電圧は、表３に示す通りとなる。

同様にして、他の電圧を取り出すときも、制御信号ＩＮ１１・ＩＮ１２・ＩＮ１３を表３のように設定することにより、表３の出力ＯＵＴに示す電圧を取り出すことができる。また、そのときの各Ｎ型ＭＯＳトランジスタＮｎ及びＰ型ＭＯＳトランジスタＰｎの駆動電圧も、表３に示す通りとなる。

したがって、このディジタルアナログコンバータ３０において、Ｎ型ＭＯＳトランジスタＮｎ及びＰ型ＭＯＳトランジスタＰｎに印加される電圧は、ドレイン−ウェル間電圧（ＶＤＢ）が、ＶＤＤ×１／９〜ＶＤＤ×４／９となり、従来技術でのＶＤＤ×８／９に対して、電圧値は１／２に低減されるものとなる。

なお、本実施の形態のディジタルアナログコンバータ３０では、Ｐ型ＭＯＳトランジスタＰｎとＮ型ＭＯＳトランジスタＮｎとをそれぞれ一組ずつ組み合わせたものを、各組毎に分離されたウェルＷｎ（ｎは本実施の形態では１〜７）内に形成したが、必ずしもこれに限らない。

すなわち、例えば、従来と同様に、全てのトランジスタをＮ型ＭＯＳトランジスタＮｎにて構成し、かつ、そのＮ型ＭＯＳトランジスタＮｎを形成するときのＰウェル３を互いに独立して形成することができる。また、この場合、全てのトランジスタをＰ型ＭＯＳトランジスタＰｎにて構成し、かつ、そのＰ型ＭＯＳトランジスタＰｎを形成するときのＮウェル２を互いに独立して形成することができる。

このように、本実施の形態のディジタルアナログコンバータ３０では、各Ｐ型ＭＯＳトランジスタＰｎ及びＮ型ＭＯＳトランジスタＮｎは、所定のディジタル値における上位ビットから順に、直列接続された複数の抵抗Ｒｍの各接続点からの電圧を各Ｐ型ＭＯＳトランジスタＰｎ及びＮ型ＭＯＳトランジスタＮｎによるスイッチングにて選択して、所定のディジタル値に対応するアナログ電圧を出力する。

このような上位ビットから選択する方式の場合は、下位ビットが最終段となるので、抵抗分割された電圧値の最小分解能の電圧を最終的に出力できる。すなわち、この出力を使ってさらに分解能（階調）を上げるが可能である。

本発明は、ＭＯＳ集積回路で利用されるディジタルアナログコンバータ（ＤＡＣ（Digital-to-Analog Converter：D/A変換器）に関し、特に、直列接続された抵抗素子、及び抵抗素子の各接続点から出力される任意の電位を選択するＭＯＳトランジスタを用いたスイッチ素子を有するディジタルアナログコンバータに適用できる。また、ディジタルアナログコンバータを利用するものとして、複数の表示素子を駆動する表示素子駆動装置及びその表示素子駆動装置を備えた表示装置に適用できる。具体的には、表示装置として、例えば、アクティブマトリクス型の液晶表示装置に用いることができると共に、電気泳動型ディスプレイ、ツイストボール型ディスプレイ、微細なプリズムフィルムを用いた反射型ディスプレイ、デジタルミラーデバイス等の光変調素子を用いたディスプレイの他、発光素子として、有機ＥＬ発光素子、無機ＥＬ発光素子、ＬＥＤ（Light Emitting Diode) 等の発光輝度が可変の素子を用いたディスプレイ、フィールドエミッションディスプレイ（ＦＥＤ）、プラズマディスプレイにも利用することができる。

本発明におけるディジタルアナログコンバータの実施の一形態を示す回路図である。 上記ディジタルアナログコンバータにおける一組の一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを示す平面図である。 （ａ）は上記Ｐ型ＭＯＳトランジスタを示すものであって、図２のＡ−Ａ線断面図であり、（ｂ）は上記Ｎ型ＭＯＳトランジスタを示すものであって、図２のＢ−Ｂ線断面図である。 本発明におけるディジタルアナログコンバータの他の実施の形態を示す回路図である。 従来のディジタルアナログコンバータを示す回路図である。 ＭＯＳトランジスタの駆動電圧とトランジスタ面積との関係を示す相間図である。

符号の説明

１ Ｐ基板（基板）
２ Ｎウェル（第１ウェル）
３ Ｐウェル（第２ウェル）
４ 二重ウェル構造
５ Ｐ型高濃度拡散層（電極端子、第２電極端子）
７ ゲート電極
９ Ｎ型高濃度拡散層（電極端子、第１電極端子）
１０ ディジタルアナログコンバータ
１１ ＰＭＯＳソース（ソース電極、第１ソース電極）
１２ ＰＭＯＳドレイン
１４ 配線パターン
１５ 配線パターン
２１ ＮＭＯＳソース（ソース電極、第２ソース電極）
２２ ＮＭＯＳドレイン
ＩＮ１〜３ 制御信号
ＩＮ１１〜１３ 制御信号
ＩＮＶ１〜３ インバータ
ＩＮＶ１１〜１３ インバータ
Ｎｎ Ｎ型ＭＯＳトランジスタ
ＯＵＴ 出力
Ｐｎ Ｐ型ＭＯＳトランジスタ
Ｒｍ 抵抗
Ｗｎ ウェル（第１ウェル）

Claims (4)

1. 基板の表面に、直列接続された複数の抵抗と複数のスイッチ素子であるＭＯＳトランジスタとが形成され、所定のディジタル値が入力されたときに上記直列接続された複数の抵抗の各接続点からの電圧を上記各ＭＯＳトランジスタによるスイッチングにて順次選択して、上記所定のディジタル値に対応するアナログ電圧を出力するディジタルアナログコンバータにおいて、
   各組を構成する一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタが、各組毎に分離して形成された第１ウェル内に形成されていると共に、
   上記Ｐ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタのいずれか一方は、第１ウェル内に形成された第２ウェルに形成されており、
   前記Ｐ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタのいずれか一方の第１ソース電位が前記第１ウェルと同電位となるように形成されていると共に、
   前記Ｐ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタのいずれか他方の第２ソース電位が前記第２ウェルと同電位となるように形成されており、
   前記第１ウェルには、前記Ｐ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタのいずれか一方の第１ソース電極及び第１ドレイン電極と第１電極端子とが形成されており、かつ上記第１ソース電極と第１電極端子とは、導体にて電気的に接続されていると共に、
   前記第２ウェルには、前記Ｐ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタのいずれか他方の第２ソース電極及び第２ドレイン電極と第２電極端子とが形成されており、かつ上記第２ソース電極と第２電極端子とは、導体にて電気的に接続されていると共に、
   上記各組を構成する一対のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタにおける第１ドレイン電極及び第２ドレイン電極は、各組毎に互いに接続されており、他の組における第１ドレイン電極及び第２ドレイン電極とは非接続になっていることを特徴とするディジタルアナログコンバータ。
2. 前記第１ウェルはＮウェルであり、該Ｎウェル内にＰ型ＭＯＳトランジスタが形成されていると共に、
   前記第２ウェルはＰウェルであり、該Ｐウェル内にＮ型ＭＯＳトランジスタが形成されていることを特徴とする請求項１記載のディジタルアナログコンバータ。
3. 前記各ＭＯＳトランジスタは、前記所定のディジタル値における下位ビットから順に、前記直列接続された複数の抵抗の各接続点からの電圧を上記各ＭＯＳトランジスタによるスイッチングにて選択して、上記所定のディジタル値に対応するアナログ電圧を出力することを特徴とする請求項１又は２記載のディジタルアナログコンバータ。
4. 前記各ＭＯＳトランジスタは、前記所定のディジタル値における上位ビットから順に、前記直列接続された複数の抵抗の各接続点からの電圧を上記各ＭＯＳトランジスタによるスイッチングにて選択して、上記所定のディジタル値に対応するアナログ電圧を出力することを特徴とする請求項１又は２記載のディジタルアナログコンバータ。

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