JP2007142012A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】高集積化及び高信頼性を実現した半導体集積回路装置を提供する。
【解決手段】第1電圧電源で動作するCMOS回路により形成された信号で、上記第1電圧電源よりも高い第2電圧電源に対応した出力信号を形成する出力回路を制御する半導体集積回路装置である。上記CMOS回路のうち、そのラッチアップ状態によって上記出力MOSFETを同時にオン状態にさせる可能性を持つ回路部分のPチャネルMOSFETとNチャネルMOSFETは、絶縁性分離手段により互いに電気的に分離された半導体領域に振り分けて形成する。上記第1回路部分を除く第2回路部分は、PチャネルMOSFETとNチャネルMOSFETとが絶縁性分離手段により電気的に分離された同じ半導体領域内に形成する。
【選択図】図1
【解決手段】第1電圧電源で動作するCMOS回路により形成された信号で、上記第1電圧電源よりも高い第2電圧電源に対応した出力信号を形成する出力回路を制御する半導体集積回路装置である。上記CMOS回路のうち、そのラッチアップ状態によって上記出力MOSFETを同時にオン状態にさせる可能性を持つ回路部分のPチャネルMOSFETとNチャネルMOSFETは、絶縁性分離手段により互いに電気的に分離された半導体領域に振り分けて形成する。上記第1回路部分を除く第2回路部分は、PチャネルMOSFETとNチャネルMOSFETとが絶縁性分離手段により電気的に分離された同じ半導体領域内に形成する。
【選択図】図1
Description
本発明は、半導体集積回路装置に関し、例えばPDP(プラズマ・ディスプレイ・パネル)のアドレス電極ドライバのように低振幅信号から高電圧出力信号を形成するような半導体集積回路装置に利用して有効な技術に関するものである。
PDPのアドレス電極に表示データに従うアドレスパルス信号を与えるアドレスドライバの例として、特開平10−123998号公報がある。このアドレスドライバは、特開平10−123998号公報の図25に示されているように、NチャネルMOSFETN1とN2をプッシュプル形態に接続して出力回路を構成し、高電圧側の出力MOSFETN2をオン状態にさせる駆動電圧をPチャネルMOSFETP1で形成し、かかるPチャネルMOSFETP1のゲートに与えられる制御信号を形成するためのレベルシフト回路として、抵抗R1,R2とNチャネルMOSFETN3からなるインバータ回路を用いている。なお、上記PチャネルMOSFETP1は、抵抗R1を介してNチャネルMOSFETN1が接続されて、上記NチャネルMOSFETN2をオフ状態にさせる駆動信号が形成される。
特開平10−123998号公報
上記アドレスドライバでは、NチャネルMOSFETN2を用いてハイレベルの出力信号を形成するので、そのしきい値電圧分だけ出力信号のレベルが低下してしまう。また、PチャネルMOSFETをP1のゲート電圧を形成するのに抵抗R1とR2を用いたレベル変換(レベルシフト)回路を用いており、PチャネルMOSFETをオン状態にさせる間直流電流が流れてしまうという問題がある。そこで、本願発明者等においては、PチャネルMOSFETとNチャネルMOSFETとを用いたCMOS構成の出力回路を構成し、PチャネルMOSFETのゲートには、低消費電力のレベルシフト回路を用いることを検討した。
PDPアドレスドライバは2つの異なる電源電圧により駆動される。つまり、表示信号や表示タイミング等を形成する論理回路部は、例えば5V程度の低い電圧とされるのに対して、PDPのアドレス電極に供給される出力信号は20V〜80Vのように高動作電圧とされる。PDPアドレスドライバでは、1つの半導体集積回路装置より126個等のように多数のドライバが形成されており、そのうちの1つのドライバにおいて、上記ハイレベル出力を行う出力MOSFETとロウレベル出力を行う出力MOSFETとを同時にオン状態にさせてしまうような異常状態が発生すると、そこに過大電流が流れて一瞬にして素子破壊に至り、半導体集積回路装置として不良となってしまうという現象が生じる。
このような半導体集積回路装置の不良は、一瞬に素子破壊に至るために現象観察が難しくて真の原因究明が困難である。本願発明者においては、上記低電圧で動作するCMOS回路でのラッチアップに原因の一つが在るのではないかと推測し、強制的にCMOS回路にラッチアップを生じさせるという実験を行ったところ、上記素子破壊を確認することができた。この実験結果から、上記低電圧で動作するCMOS回路にラッチアップ対策を行うことの重要性に到達した。本願発明者においては、CMOSラッチアップを確実に防止するために、SOIプロセス等による絶縁分離層によってPチャネルMOSFETとNチャネルMOSFETとを分離して寄生サイリスタ素子が形成されないようにすることを考えた。しかしながら、CMOS回路を構成する微細で多数の素子を逐一分離することはCMOS回路の高集積化が損なわれて現実的な解決策とはなり得ない。
この発明の目的は、高集積化及び高信頼性を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第1電圧電源で動作するCMOS回路により形成された信号で、上記第1電圧電源よりも高い第2電圧電源に対応した出力信号を形成する出力回路を制御する半導体集積回路装置において、上記CMOS回路のうち、そのラッチアップ状態によって上記出力MOSFETを同時にオン状態にさせる可能性を持つ回路部分のPチャネルMOSFETで構成される第1回路部分とNチャネルMOSFETで構成される第2回路部分は、絶縁性分離手段により互いに電気的に分離された半導体領域に振り分けて形成し、上記第1回路部分を除く第2回路部分は、PチャネルMOSFETとNチャネルMOSFETとが絶縁性分離手段により電気的に分離された同じ半導体領域内に形成する。
第2回路部分でラッチアップが発生しても、その異常状態を第1及び第2回路部分で吸収させることにより同時オンによる出力MOSFET破壊が防止できる。
図1には、この発明に係るPDPのアドレス電極を駆動する半導体集積回路装置の一実施例の概略回路図が示されている。この実施例の半導体集積回路装置は、CMOSロジック部と、出力ドライバ部とから構成される。上記出力ドライバ部は、上記CMOSロジック部により形成された表示信号により駆動されるレベルシフト回路とアドレスドライバ又はデータドライバ(以下、単に出力回路という)からなる。上記レベルシフト回路は、例えば5Vのような低電圧電源VCC2で動作するCMOSロジック部からなる内部回路で形成された低信号振幅を、例えば20〜80Vのような高電圧電源VCC1に対応した大振幅信号にレベルシフトを行うために設けられる。出力回路は、上記高電圧電源VCC1により動作するPチャネル出力MOSFETM8とNチャネル出力MOSFETM7からなるCMOS出力回路で構成される。
上記Pチャネル出力MOSFETM8は、上記CMOSロジック部で形成された低振幅信号の表示信号を上記大振幅信号にレベル変換するレベルシフト回路でスイッチ制御(駆動)される。つまり、上記CMOSロジック部で形成された低振幅の相補入力信号IN1とIN2は、NチャネルMOSFETM1とM2のゲートに供給される。これらのMOSFETM1とM2のソースは回路の接地電位GNDが与えられる。上記MOSFETM1とM2のドレインと高電圧電源VCC1との間には、ゲートとドレインとが交差接続されたラッチ形態のPチャネルMOSFETM3とM4が設けられる。MOSFETM4とM2のドレイン接続点から得られる出力信号は、上記高電圧VCC2にレベル変換され。上記入力信号IN1に対応した同相信号とされ、上記Pチャネル出力MOSFETM8のゲートに伝えられる。
回路の接地電位に対応した出力信号を形成するNチャネル出力MOSFETM7は、上記低電圧電源VCC2で動作する駆動回路としてのCMOSインバータ回路でスイッチ制御される。つまり、上記CMOSロジック部で形成された低振幅の相補入力信号IN3は、NチャネルMOSFETM5とPチャネルMOSFETM6のゲートに供給される。上記PチャネルMOSFETM6のソースは、低電圧電源VCC2に接続され、上記NチャネルMOSFETM5のソースは回路の接地点GNDに接続される。そして、これらのMOSFETM5とM6の共通接続されたドレインが上記出力MOSFETM7のゲートに接続される。上記PチャネルMOSFETM8とNチャネルMOSFETM7のドレインが共通に接続されて出力端子DOとされる。
上記レベルシフト回路において、入力信号IN1がハイレベルで入力信号IN2がロウレベルなら、NチャネルMOSFETM1がオン状態にNチャネルMOSFETM2がオフ状態となる。上記NチャネルMOSFETM1のオン状態により接地電位をPチャネルMOSFETM4のゲートに伝えるので、かかるMOSFETM4をオン状態にする。上記MOSFETM4のオン状態によりPチャネルMOSFETM3のゲートを高電圧電源VCC2のレベルにするので、かかるPチャネルMOSFETM3をオフ状態にする。したがって、入力信号IN1に対応した5V(VCC2)のハイレベルは、上記20V〜80V(VCC1)のハイレベルに変換される。このようなハイレベルの出力を受けて、上記Pチャネル出力MOSFETM8はオフ状態にされる。
CMOSロジック部において、入力信号IN1がロウレベルで入力信号IN2がハイレベルなら、レベルシフト回路のNチャネルMOSFETM1がオフ状態にNチャネルMOSFETM2がオン状態となる。上記NチャネルMOSFETM2のオン状態により接地電位をPチャネルMOSFETM3のゲートに伝えるので、かかるMOSFETM3をオン状態にする。上記MOSFETM3のオン状態によりPチャネルMOSFETM4のゲートを高電圧電源VCC2のレベルにするので、かかるPチャネルMOSFETM4をオフ状態にする。したがって、上記MOSFETM2のオン状態により形成される接地電位のようなロウレベルを形成する。このようなロウレベルの出力を受けて、上記Pチャネル出力MOSFETM8はオン状態にされる。
CMOSロジック部において、入力信号IN3がロウレベルなら、駆動回路のPチャネルMOSFETM6がオン状態にNチャネルMOSFETM5がオフ状態になる。したがって、PチャネルMOSFETM6のオン状態により駆動回路の出力が低電圧電源VCC2のレベルにするので、Nチャネル出力MOSFETM7がオン状態になる。逆に、上記入力信号IN3がハイレベルなら、駆動回路のNチャネルMOSFETM5がオン状態にPチャネルMOSFETM6がオフ状態になる。したがって、NチャネルMOSFETM5のオン状態により駆動回路の出力が回路の接地電位のレベルにするので、Nチャネル出力MOSFETM7がオフ状態になる。
上記CMOSロジック部には、出力端子DOの出力レベルの切り替わり時において、つまりは出力信号がハイレベルからロウレベルに変化するとき、及びロウレベルからハイレベルに変化するときにおいて、上記Nチャネル出力MOSFETM7とPチャネル出力MOSFETM8とが共にオフ状態となるようなデッドタイムを設けるように上記入力信号IN1〜IN3を形成する。例えば、出力信号をハイレベルからロウレベルに変化させるときには、ハイレベル出力のためにオン状態となっているPチャネルMOSFETM8をオフ状態にしてから、ロウレベル出力に変化させるNチャネルMOSFETM7をオン状態にするように切り替える。逆に、出力信号をロウレベルからハイレベルに変化させるときには、ロウレベル出力のためにオン状態となっているNチャネルMOSFETM7をオフ状態にしてから、ハイレベル出力に変化させるPチャネルMOSFETM8をオン状態にするように切り替える。
上記のようなデットタイムを持つようにされた入力信号IN1〜IN3は、インバータ回路N3〜N6、遅延回路DLY及びゲート回路G6、G7から構成される。表示データは、インバータ回路N3とN4を通してナンドゲート(NAND)回路G6とノアゲート(NOR)回路G7の一方の入力に供給される。これらのゲート回路G6とG7の他方の入力には、上記表示データを遅延させる遅延回路DLYの遅延信号が供給される。上記ナンドゲート回路G6の出力信号は、Pチャネル出力MOSFETM8のスイッチ制御信号とされるものであり、上記レベルシフト回路の入力信号IN1とされる。上記ナンドゲート回路G6の出力信号はCMOSインバータ回路N5で反転されて、上記レベルシフト回路の入力信号IN2が形成される。上記ナンドゲート回路G7の出力信号は、Nチャネル出力MOSFETのスイッチ制御信号とされるものであり、CMOSインバータ回路N6により上記駆動回路の入力信号IN3が形成される。
上記遅延回路DRYと上記ゲート回路G6、G7の組合せにより次のようなスイッチ制御信号が形成される。表示データがハイレベル(論理1)からロウレベル(論理0)に変化するときには、ナンドゲート回路G6の出力信号が遅延回路DLYの遅延信号に無関係に早いタイミングでハイレベルとなって、PチャネルMOSFETM8をオフ状態にする。ノアゲート回路G7の出力信号は、遅延回路DLYにより遅れてロウレベルが伝えられたときにハイレベルになって遅れてNチャネルMOSFETM7をオン状態にする。逆に、表示データがロウレベル(論理0)からハイレベル(論理1)に変化するときには、ノアゲート回路G7の出力信号が遅延回路DLYの遅延信号に無関係に早いタイミングでロウレベルとなって、NチャネルMOSFETM7をオフ状態にする。ナンドゲート回路G6の出力信号は、遅延回路DLYにより遅れてハイレベルが伝えられたときにロウレベルになって遅れてPチャネルMOSFETM8をオン状態にする。逆に、このようにして、上記遅延回路DLYによりデッドタイムを設けるようすることができる。
上記表示データは、シフトレジスタSR及びラッチ回路LTとゲート回路G1〜G5及びインバータ回路N1,N2からなる論理回路で形成される。これらの論理回路は、主として表示データをシリアルに取り込んで、パラレルに出力させるシリアル/パラレル変換動作を行う。信号RLは、シフト方向を設定する制御信号であり、信号RはRシフト表示入力データ、信号LはLシフト入力表示データである。ゲート回路G1〜G3及びインバータ回路からなる論理回路を通してシフトレジスタSRの単位回路の入力端子dに供給される。信号CLKは、シフト動作を行うクロック信号である。シフトレジスタSRの単位回路の出力信号qは、一方においてパラレル出力のためのラッチ回路LTのデータ入力dに伝えられ、他方においてシリアリ入力のための他のシフトレジスタSRの単位回路の上記入力端子R又はLに伝えられる。ラッチ回路LTは、ラッチ信号LATにより上記シフトレジスタSRに取り込まれた表示データを取り込む。制御信号STB及びSUSは、PFDの表示動作のために、各表示信号を一斉にハイレベル/ロウレベルに設定するために用いられる。
この実施例では、出力MOSFETM7とM8による同時オン状態による素子破壊を防止するために、CMOSロジック部でのラッチアップが発生してレベルが不安定状態になって、上記MOSFETM7とM8を同時にオン状態にさせる可能性を持つ回路である上記インバータ回路N3〜N6及びゲート回路G6,G7については、それぞれを構成するPチャネルMOSFETとNチャネルMOSFETとを素子分離する。もしも、遅延回路DLYをCMOSインバータ回路のようなCMOS回路で構成するなら、かかるMOSFETも上記同様にPチャネルMOSFETとNチャネルMOSFETとを素子分離する。ここで、素子分離とは、絶縁性分離領域により分離される構造を意味し、PチャネルMOSFETとNチャネルMOSFETを構成する半導体領域によって寄生サイリスタ素子が形成されないようにする。この結果、半導体領域が如何なる電位状態になろうとも、かかる回路ではチッチアップは発生しない。
これに対して、上記のようにシリアル/パラレル変換等を行って表示データを形成するインバータ回路N1、N2や、シフトレジスタSR、ラッチ回路LT及びゲート回路G1〜G5を構成するNチャネルMOSFETとPチャネルMOSFETは、一般的なCMOS回路の構造が採用され、PN接合により電気的に分離されたウェル領域にそれぞれが形成される。つまり、これらの回路を構成するPチャネルMOSFETとNチャネルMOSFETとは、上記素子分離されるMOSFETとは異なり、絶縁性分離領域に形成される1つの半導体領域において上記PN接合により分離されたウェル領域に形成される。
上記出力ドライバ部のMOSFETは、特に制限されないが、MOSFETM1〜M8は、絶縁性分離領域により分離された領域にそれぞれ1個ずつ分離された状態で形成される。そして、これらのMOSFETM1〜M8は、上記高電圧電源VCC1に対応した高耐圧構造にされる。
図2には、この発明に係るPDPのアドレス電極を駆動する半導体集積回路装置の他の一実施例の概略回路図が示されている。この実施例は、前記図1の変形例であり、上記のようなデットタイムを持つようにされた入力信号IN1〜IN3を形成する回路部分が異なっている。他の構成は、前記図1と同様であるので詳細な説明を省略する。この実施例では、インバータ回路N5〜N9により上記入力信号IN1〜IN3を形成する。この実施例では、レベルシフト回路での信号遅延、駆動回路での信号遅延やインバータ回路N7〜N9の素子定数を適当に選ぶことにより、前記のように出力MOSFETM7とM8とが同時にオン状態にならないに制御するものである。そして、これらのインバータ回路N5〜N9は、前記図1と同様に素子分離される。
図3には、CMOSロジック部の一実施例の概略素子断面図が示されている。同図においては、前記図1、図2のインバータ回路N1〜N2、ゲート回路G1〜G5及びシフトレジスタSRやラッチ回路LTを構成するPチャネルMOSFETとNチャネルMOSFETの例が示されている。シリコン等からなる支持基板の表面にシリコン酸化膜SiO2が設けられ、その上にN型半導体領域が形成されている。このN型半導体領域は、底面側が酸化膜SiO2により、周囲がU溝とそこに形成された酸化膜からなる絶縁性分離手段によって分離されるという、SOI構造とされる。
上記N型半導体領域は、PチャネルMOSFETが形成される。このPチャネルMOSFETは、P+層からなる一対のソース,ドレイン領域と、かかるソース,ドレイン領域間のN型半導体領域表面に形成されたゲート絶縁膜及びその上に形成された導電性ポリシコンからなるようなゲート電極によって構成される。また、P型ウェルPWELが形成された部分にNチャネルMOSFETが形成される。このNチャネルMOSFETは、N+層からなる一対のソース,ドレイン領域と、かかるソース,ドレイン領域間のP型ウェル領域表面に形成されたゲート絶縁膜及びその上に形成された導電性ポリシコンからなるようなゲート電極によって構成される。
上記N型半導体領域は、複数のPチャネルMOSFETが形成される。また、上記P型ウェル領域には複数のNチャネルMOSFETが形成される。つまり、前記インバータ回路N1〜N2、ゲート回路G1〜G5及びシフトレジスタSRやラッチ回路LTを構成する全てのPチャネルMOSFETは、上記N型半導体領域内に形成される。NチャネルMOSFETは、上記インバータ回路N1〜N2、ゲート回路G1〜G5及びシフトレジスタSRやラッチ回路LTを構成するPチャネルMOSFETに対応し、回路素子の効率的なレイアウトを考慮して適宜に分割して設けられたP型ウェルPWELに分散して設けられる。
図4には、出力ドライバ部の一実施例の概略素子断面図が示されている。同図においては、前記図1、図2のMOSFETM1〜M7の例が示されている。前記図3と同様にシリコン等からなる支持基板の表面にシリコン酸化膜SiO2が設けられ、その上にN型半導体領域が形成されている。このN型半導体領域は、底面側が酸化膜SiO2により、周囲がU溝とそこに形成された酸化膜からなる絶縁性分離手段によって分離されるという、SOI構造とされる。かかるN型半導体領域には、PチャネルMOSFETM3,M4,M6,M8が1個ずつ形成される。
NチャネルMOSFETが形成されるP型ウェルは、上記U溝とそこに形成された酸化膜からなる絶縁性分離手段によって上記PチャネルMOSFETが形成されるN型半導体領域とは分離されている。かかるP型ウェル領域PWELには、NチャネルMOSFETM1,M2,M5,M7が1個ずつ形成される。
上記MOSFETM1〜M8のうち、M5とM6を除いて前記のような高電圧電源VCC1が印加されるので、かかる高電圧電源VCC1に対応した高耐圧構造とされる。上記MOSFETM5とM6は、理論的には低電圧電源VCC2しか印加されないが、上記同様な高耐圧構造とされる。つまり、これらのMOSFETM1〜M8は、比較的大きな素子サイズで形成され、出力端子DOに隣接して纏められて配置ささるので、同じ高耐圧構造のMOSFETとした方が製造上便利である。
図5には、CMOSロジック部に設けられた素子分離部の一実施例の概略素子構成図が示されている。同図(a)においては、前記図2のCMOSロジック部における素子分離部、つまりは前記ラッチアップ状態によって上記出力MOSFETM7と出力MOSFETM8とを同時にオン状態にさせる可能性を持つPチャネルMOSFETとNチャネルMOSFETの概略断面構造の例が示されている。同図(b)には、各MOSFETのレイアウトの例が示されている。
前記図3と同様にシリコン等からなる支持基板の表面にシリコン酸化膜SiO2が設けられ、その上にN型半導体領域が形成されている。このN型半導体領域は、底面側が酸化膜SiO2により、周囲がU溝とそこに形成された酸化膜からなる絶縁性分離手段によって分離されるという、SOI構造とされる。かかるN型半導体領域には、前記図2のインバータ回路N5〜N9を構成する5個のPチャネルMOSFETが形成される。このとき、隣接して設けられるPチャネルMOSFETは、低電圧電源VCC2に接続されるソースが共通に構成される。つまり、P+領域からなるソースに対して上下にゲート電極が配置される。上記のように5個のMOSFETが設けられるものでは、4個のMOSFETが2組に分けられて、上記ソース領域の共通化が行われる。
NチャネルMOSFETが形成されるP型ウェルは、上記U溝とそこに形成された酸化膜からなる絶縁性分離手段によって上記PチャネルMOSFETが形成されるN型半導体領域とは分離されている。かかるP型ウェル領域PWELには、前記図2のインバータ回路N5〜N9を構成する5個のNチャネルMOSFETが形成される。このとき、PチャネルMOSFETと対応して隣接して設けられるNチャネルMOSFETは、低電圧電源VCC2に接続されるソースが共通に構成される。つまり、N+領域からなるソースに対して上下にゲート電極が配置される。上記のように5個のMOSFETが設けられるものでは、4個のMOSFETが2組に分けられて、上記ソース領域の共通化が行われる。一般に、NチャネルMOSFETのコンダクタンスは、PチャネルMOSFETの約2倍と大きいので、ロジックスレッショルドをVCC2/2のように設定する場合には、PチャネルMOSFETのチャネル幅がNチャネルMOSFETの約2倍のように大きく形成される。
前記図1のように素子分離されるインバータ回路N2〜N6と、ゲート回路G6及びG7からなる構成では、ゲート回路G6及びG7のそれぞれが2個のPチャネルMOSFET及び2個のNチャネルMOSFETを必要とする。したがって、全体で8個のPチャネルMOSFETと8個のNチャネルMOSFETが上記素子分離されたものとなる。
前記CMOSラッチアップを防止した上で、回路レイアウトの効率化を考慮すると、上記のようなN型半導体領域及びPウェル領域PWELに上記PチャネルMOSFETとNチャネルMOSFETとを纏めて形成することが有利である。しかしながら、回路素子の配置の関係で、個々の素子において必要なら前記図4の実施例のように1個ずつ絶縁分離するものとしてもよい。
CMOSロジック部のうち、前記のようにラッチアップ状態によって上記出力MOSFETM7と出力MOSFETM8とを同時にオン状態にさせる可能性を持つPチャネルMOSFETとNチャネルMOSFETに限定して、U溝のような絶縁性分離手段を設けることによって占有面積が増大する回路部分を必要最小にして半導体集積回路装置としての集積化を維持させる。何等かの原因により、CMOSロジック部においてラッチアップが発生し、前記素子分離部に入力される表示データが不定レベルになったとしても、インバータ回路N3、N4やゲート回路G6,G7、あるいはインバータ回路N7、N8,N9での増幅作用によってハイレベル/ロウレベルのCMOSレベルにするとともに、出力MOSFETM8とM7とを同時にオン状態にさせるような誤ったスイッチ制御信号を形成することはない。上記CMOSロジック部は、そこに流れる電流は小さく抑えられているから、仮にラッチアップが発生したとしても、それが直ちに素子破壊に至るのではなく電源遮断させた後に再投入してもとの状態に復帰させることができることが多く、信頼性を高くすることができる。
図6には、この発明が適用されるプラズマ・ディスプレイ・パネル表示装置の一実施例の概略ブロック図が示されている。同図のPDP表示装置は、プラズマ・ディスプレイ・パネル1、X電極駆動回路2、Y電極駆動回路3、およびアドレス電極駆動回路(半導体集積回路装置)4などから構成されている。プラズマ・ディスプレイ・パネル1には、X電極5、Y電極6、およびアドレス電極7が設けられている。X電極駆動回路2は、駆動パルスに基づいてX電極5に印加するXパルスを出力する。Y電極駆動回路3は、駆動パルスに基づいてY電極6に印加するYパルスを出力する。アドレス電極駆動回路4は、前記図1や図2の実施例に示したような回路を備えたLSIがプラズマ・ディスプレイ・パネル1に設けられたアドレス電極に対応した複数個から構成されており、表示データに基づいてアドレス電極7に印加するアドレスパルスを出力する。表示データは、たとえば、画像ビットデータ、およびラッチ信号などからなる。
この実施例のPDP表示装置においては、例えば256階調(8ビット)を得るために、ある時間の1フィールドを輝度の相対比が異なる8個のサブフィールドに分割し、画像ビット情報の最下位ビットから最上位ビットまで順番にサブフィールドを構成している。1サブフィールドは、リセット期間、アドレス期間、維持放電期間の3種類の期間によって構成されている。リセット期間においては、全画面一括消去、全画面一括書き込み、全画面一括消去の3つの動作が順になされる。アドレス期間においては、各サブフィールドに割り当てられた表示データの1つである画像ビット情報を各ラインに順に書き込む動作を行う。アドレス電極7では、表示ライン数にあたるn行分の画像ビット情報を、1行目から順にシリアルデータとして出力する。このとき、各アドレス電極では、表示させる放電セルのみにアドレスパルスを選択的に印加する。
上記Y電極6には、アドレス電極7に印加されるシリアルデータに対応して、Y電極6における最初の電極から1行ずつ順番に、アドレスパルスと同位相で、0Vの電圧にするスキャンパルスが印加される。これにより、アドレス電極7にアドレスパルスが印加されるとともに、Y電極6にスキャンパルスが印加されている場合にのみ、画像ビット情報が書き込まれる。そして、維持放電期間では、Y電極6とX電極5とに放電を維持させるためのサステインパルスを交互に印加する。このとき、アドレス電極7は0Vに固定しているが、アドレス期間において画像ビット情報が書き込まれた放電セルに残留している壁電荷とサステインパルスのみで再放電する。
図7には、この発明に係るPDPアドレス電極駆動回路の更に他の一実施例のブロック図が示されている。この実施例では、前記のようなCMOSロジック部でのラッチアップ対策を行うことの他、不要なパルスをなくして無駄な駆動電流を抑える以下のようなアドレス電極駆動回路の改良に係るものである。この実施例では、ラッチ53、インバータ51、排他的論理和回路50、ならびに論理積回路(アンドゲート)51と否定論理和回路(ノアゲート)47が設けられる。ラッチ12の出力端子Qには、ラッチ53のデータ端子D、および排他的論理和回路50の一方の入力に供給される。インバータ51は、上記ゲート回路51の出力信号を受けて出力信号をラッチ53のラッチ入力端子LATに供給する。上記ゲート回路の入力には、排他的論理和回路50の出力信号が供給される。そして、ゲート回路51の出力信号がノアゲート回路47を通して駆動パルス/ACLとして出力回路15に入力される。
上記ラッチ53により、ラッチ12から出力された前のパルスをラッチし、ラッチ12から出力された新たなパルスとを排他的論理和回路50に入力し、これらパルスが異なった場合のみ、ゲート回路G51、47を通して駆動パルス/ACLが出力されることになる。よって、シフトレジスタ11の出力が、ハイレベルからハイレベルに、又はロウレベルからロウレベルにと変化がない場合に駆動パルス/ACLが出力されなくなるので、無駄な駆動電流の消費を防止することができる。消費電流に対する負荷電流の割合が小さくなると効果はより顕著となる。さらに、切り替え回数が少ないほど効果も大きくなる。アドレス電極駆動回路4aでは、色の階調表現のために点灯時間の違う画面を何枚も重ね合わせることで行っているため、1画面における出力の切り替え回数は減ってくるので、この方式は有利となる。
プラズマ・ディスプレイ・パネル1においては、隣接配線間の容量が主な負荷となっており、その負荷電流対策として隣接電極における信号の立ち上がりと立ち下がりとのタイミングを交差させないようにする必要がある。また、出力信号が表示信号に対応してハイレベルからロウレベルに、又はロウレベルからハイレベルに切り替わる際に出力MOSFETM8とM7が同時にオン状態になることよって出力回路15に貫通電流が発生しないようにする必要がある。
この実施例では、上記のような出力信号の切り替わりでの貫通電流の発生を防止するために、ディレイ信号発生部29が設けられる。ディレイ信号発生部29は、ディレイ回路35、インバータ36、否定論理積(ナンドゲート)回路37及び論理積(アンドゲート)回路34から構成される。このディレイ信号発生部29の出力信号は、一方において立ち下がりディレイ回路31と論理積回路49を通してセレクタ42と駆動パルス発生回路33に伝えられ、他方において論理積回路48を通してセレクタ42と駆動パルス発生回路32に伝えられる。この実施例のアドレス電極駆動回路は、シフトレジスタ11、およびラッチ12に加えて、セレクタ43が設けられる構成となっている。
上記ディレイ信号発生部29を構成する上記ディレイ回路35の入力部、および否定論理積回路37の他方の入力部には、論理積回路34を通したラッチ信号がそれぞれ入力される。ディレイ回路35の出力信号は、インバータ36を通して上記否定論理積回路37の一方の入力に供給される。否定論理積回路37の出力信号は、上記のように立ち下がりディレイ回路22に入力され、ならびに論理積回路48を通して上記駆動パルス発生回路32とセレクタ43の一方の入力に供給される。立ち下がりディレイ回路31の出力信号は、論理積回路49を介してセレクタ43の他方の入力に供給される。
上記ディレイ信号発生部29は、ラッチ信号からある期間ハイインピーダンス状態(Hiz)を指示するディレイ信号を生成する。ここで、ディレイ信号は立ち下がりディレイ回路31により遅延されるので、論理積回路48から出力されるディレイ信号DL1は論理積回路49から出力されるディレイ信号DL2よりもハイインピーダンス状態の期間の短いものとされる。アドレス電極駆動部においては、ラッチ12の出力端子Qから出力される表示信号がセレクタ42と43の制御端子、インバータ44の入力端子及び否定論理積回路45の他方の入力端子に入力されている。セレクタ42の出力信号は、否定論理和回路48を通して否定論理積回路45,46の一方の入力に供給され、否定論理積回路46の他方の入力には、上記インバータ44の出力信号が入力される。
セレクタ42は、制御端子に入力された表示信号に基づいて、セレクタ42の一方の入力部、および他方の入力部に入力されるディレイ信号DL1,DL2のいずれかを選択して出力する。例えば、ラッチ12から出力される表示信号がハイレベルであるならディレイ信号DL2が選択され、ラッチ12から表示信号がロウレベルであるならディレイ信号DL1が選択される。上記否定論理積回路45の出力信号が出力回路15の入力端子/INPに伝えられ、否定論理積回路46の出力信号が出力回路15の入力端子INNに伝えられる。
ディレイ信号発生部29と立ち下がりディレイ回路31は、後述する制御信号/Hi−Zがハイレベルであることを条件として、ラッチ信号が入力された際に立ち下がりのタイミングが同じで、立ち上がりのタイミングが異なるディレイ信号DL1とDL2をそれぞれ生成する。ディレイ信号DL1、およびディレイ信号DL2が立ち下がった時点で、出力回路15の最終段の出力ドライバ(たとえば、PチャネルMOSFETM8とNチャネルMOSFETM7)はオフ状態なり、出力ハイインピーダンス状態になる。
続いて、セレクタ42により、ハイインピーダンス状態解除のタイミングを選択する。ラッチ12の状態がハイレベルであればディレイ信号DL2、ロウレベルであればディレイ信号DL1がそれぞれ選択される。選択したディレイ信号DL1,DL2のいずれかが立ち上がるタイミングでハイインピーダンス状態が解除されるので、隣接電極間における信号の立ち上がり/下がりのタイミングをずらすことができる。また、ハイインピーダンス状態から出力が遷移するために貫通電流を防止することができる。このように、出力されるデータのハイレベル/ロウレベルに従って、ハイインピーダンス状態解除のタイミングを選択することで、出力の切り替えタイミングを選択し、隣接電極間における信号の立ち下がり/立ち上がりのタイミングを交差させないようにすることができる。
上記実施例では、上記ハイインピーダンス状態解除のタイミングを選択することによって、信号の立ち上がり/立ち下がりを交差させないようにしたが、たとえば、セレクタ42の出力部の接続を逆にすることにより出力信号の立ち上がり/立ち下がりのタイミングを交差させないようにしてもよい。
この実施例では、ハイインピーダンス状態解除のタイミングを選択することで出力信号の切り替えタイミングを選択するようにされる。このために、Hi−Z用駆動パルス発生回路(ハイインピーダンス駆動パルス発生部)30、駆動パルス発生回路32,33が設けられる。Hi−Z用駆動パルス発生回路30は、インバータ38,39、ディレイ回路40、および論理積回路41から構成されている。インバータ38の入力部、および前記ディレイ信号発生部29の論理積回路34の一方の入力には、ハイインピーダンス制御信号/Hi−Zが入力される。上記インバータ38の出力信号は、ディレイ回路40の入力端子、ならびに論理積回路41の他方の入力に供給される。ディレイ回路40の出力信号は、インバータ39の入力に供給されている。該インバータ39の出力信号は、論理積回路41の一方の入力に供給される。この論理積回路41から出力された信号が駆動パルス信号A3として、否定論理和回路47の一方の入力に供給される。
駆動パルス発生回路32の入力には、上記論理積回路38の出力信号が供給され、駆動パルス発生回路33の入力には、上記論理積回路49の出力信号が供給される。駆動パルス発生回路32の出力信号は、セレクタ43の一方の入力に供給されており、駆動パルス発生回路33の出力信号は、セレクタ43の他方の入力に供給されている。これら駆動パルス発生回路32,33から出力される信号が、それぞれ駆動パルス信号A1,A2となる。ラッチ12の出力端子Qから出力される表示信号は、セレクタ43の制御端子に供給されている。セレクタ43の出力信号は、論理積回路51を通して否定論理和回路47の他方の入力に供給されており、該否定論理和回路47から出力される信号が、駆動パルス信号/ACLとして出力回路15に供給される。この駆動パルス信号/ACLは、レベルシフト回路の動作を制御するものであり、前記図1、図2のようなCMOS構成のものでは不要である。差動トランジスタを用いてレベルシフト動作を行うものでは、差動トランジスタの動作電流を上記信号/ACLによって遮断させる。
図8には、図7のPDPアドレス電極駆動回路の動作の一例を説明するためのタイミング図が示されている。Hi−Z用駆動パルス発生回路30は、ハイインピーダンス制御信号/Hi−Zがロウレベルの際に、出力回路15の出力がハイインピーダンス状態となる。このとき、Hi−Z用駆動パルス発生回路30から、出力回路15の出力ドライバを構成するPチャネル出力MOSFETM8をオフ状態にする駆動パルスが印加される。このパルスは、前記のように差動トランジスタを用いてレベルシフト動作を行うものに用いられ、Pチャネル出力MOSFETM8のゲート,ソース間寄生容量Cp1のみを放電するだけであるので、出力が切り替わるほどの長いパルスは必要ない。また、出力信号を切り替える際には、切り替えるタイミングとなるディレイ信号DL1,DL2に対応した駆動パルス信号A1,A2がセレクタ43によって選択される。
ハイインピーダンス制御信号/Hi−Zによってハイインピーダンス状態になっているときにラッチ12の状態を書き換えられても、ハイインピーダンス状態解除時に該ラッチ12の出力状態により出力タイミングを選択する。また、アドレス電極駆動回路においては、ラッチ12と排他的論理和回路50及び論理和回路51等によってシフトレジスタ11の出力が、ハイレベルからハイレベルに、あるいはロウレベルからロウレベルのように信号の変化がない場合に駆動パルス/ACLの出力を停止し、前記のようなレベルシフト回路での無駄な駆動電流の消費を抑えられる。/HI−Zがロウレベル時におけるハイインピーダンス状態への変移およびハイインピーダンス時に内部ラッチ12を変更されても、ハイインピーダンス状態解除時に該ラッチ12の出力状態により出力タイミングが選択される。ハイインピーダンス状態解除時に内部ラッチ12が変更されていなく、かつ出力がハイレベルの場合、出力回路15の出力ドライバを構成するPチャネル出力MOSFETM8をオン状態にする駆動パルスが印加される必要がある。このパルスは、出力MOSFETM8のゲート,ソース間寄生容量Cp1のみを充電するだけであるので、出力が切り替わるほどの長いパルスは必要ない。
この実施例では、電源検出回路(高電圧電源検出回路、低電圧電源検出回路)が設けられ、その検出信号/OCによって否定論理和回路48を通してセレクタ42からの表示信号(DL1,DL2)に無関係に前記出力ハイインピーダンス状態を指示し、高電圧電源又は低電圧電源の状態に対応してPチャネル出力MOSFETM8、NチャネルMOSFETM7の両方をオフ状態にさせて、貫通電流の発生を防止することができる。つまり、電源電圧等の立ち上がり時や異常低下の不安定なときに不所望な貫通電流が流れないようにするものである。
このように各電源電圧を正確に検出する電圧検出回路を使用し、電源電圧が規定の基準電圧以下になったとき、各出力信号を表示データによらず、強制的にNチャネル出力MOSFETもしくはNチャネル出力MOSFETとPチャネル出力MOSFETを強制的にオフ状態にする構成とするものであるので、出力MOSFETには不所望な貫通電流が発生せずにそれによる破壊や特性劣化を防止することができる。そして、PDPのアドレスドライバにおいて係る保護機能を設けることにより、PDP組み立てメーカー及びPDP表示装置のセットメーカーにおいて電源投入時もしくは、電源遮断時の電源シーケンスフリーにすることができ、製品の信頼性を向上させることができる。又、PDPを用いた表示装置において電源シーケンス制御回路を不要にできる。
これらのCMOSロジック部のうち、前記ラッチアップが発生した場合でも、上記出力MOSFETM8とM7とを同時にオン状態にさせてしまう可能性を持つ回路部分、出力回路の構成によって異なるが例えばゲート回路44〜48、インバータ44及びそれらの入力信号を形成する回路の一部が、前記素子分離によりPチャネルMOSFETとNチャネルMOSFETとが分離されて、寄生サイリスタ素子を構成しないようにされる。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、出力ドライバ部のレベルシフト回路は、CMOSプロセスでバイポーラトランジスタを形成し、それにより差動回路を構成してレベルシフト動作を行わせるようにするものであってもよい。この発明は、PDP(プラズマ・ディスプレイ・パネル)のアドレス電極ドライバ、及びLCDドライバ、有機ELディスプレイ用ドライバのように低振幅信号から高電圧出力信号を形成するような半導体集積回路装置に広く利用できる。
M1〜M8…MOSFET、G1〜G7…ゲート回路、N1〜N9…インバータ回路、DLY…遅延回路、
1…プラズマ・ディスプレイ・パネル、2…X電極駆動回路、3…Y電極駆動回路、4,4a〜4c…アドレス電極駆動回路、5…X電極、6…Y電極、7…アドレス電極、9…駆動パルス発生回路、101 〜10n …アドレス電極駆動部、11…シフトレジスタ、12…ラッチ、13,14…インバータ、15…出力回路、29…ディレイ信号発生部、30…Hi−Z用駆動パルス発生回路、31…立ち下がりディレイ回路、32,33…駆動パルス発生回路、34…論理積回路、35…ディレイ回路、36…インバータ、37…否定論理積回路、38,39…インバータ、40…ディレイ回路、41…論理積回路、42,43…セレクタ、44…インバータ、45,46…否定論理積回路、47,48…否定論理和回路、50…排他的論理和回路、51…論理積回路、53…ラッチ、
1…プラズマ・ディスプレイ・パネル、2…X電極駆動回路、3…Y電極駆動回路、4,4a〜4c…アドレス電極駆動回路、5…X電極、6…Y電極、7…アドレス電極、9…駆動パルス発生回路、101 〜10n …アドレス電極駆動部、11…シフトレジスタ、12…ラッチ、13,14…インバータ、15…出力回路、29…ディレイ信号発生部、30…Hi−Z用駆動パルス発生回路、31…立ち下がりディレイ回路、32,33…駆動パルス発生回路、34…論理積回路、35…ディレイ回路、36…インバータ、37…否定論理積回路、38,39…インバータ、40…ディレイ回路、41…論理積回路、42,43…セレクタ、44…インバータ、45,46…否定論理積回路、47,48…否定論理和回路、50…排他的論理和回路、51…論理積回路、53…ラッチ、
Claims (7)
- 第1電圧電源で動作するCMOS回路と、
上記第1電圧電源よりも高い第2電圧電源に対応した出力信号を形成する第1出力MOSFETと、回路の接地電位に対応した出力信号を形成する第2出力MOSFETとを有する出力回路と、
上記第2電圧電源で動作し、上記CMOS回路で形成された内部信号を受けて、上記第1MOSFETのゲートに供給される駆動信号を形成するレベルシフト回路とを備え、
上記CMOS回路のうち、そのラッチアップ状態によって上記第1出力MOSFETと第2出力MOSFETとを同時にオン状態にさせる可能性を持つPチャネルMOSFETにより形成される第1回路部分とNチャネルMOSFETにより形成される第2回路部分とは、絶縁性分離手段により互いに電気的に分離された半導体領域に振り分けられて形成され、
上記CMOS回路のうち、上記第1回路部分及び第2回路部分を除く第3回路部分は、PチャネルMOSFETとNチャネルMOSFETとを有し、絶縁性分離手段により電気的に分離された同じ半導体領域内に形成されてなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記絶縁性分離手段は、SOI構造を用いるものであることを特徴とする半導体集積回路装置。 - 請求項2において、
上記CMOS回路で形成された内部信号を受けて、上記第2出力MOSFETのゲートに供給される駆動信号を形成する駆動回路を更に備えてなることを特徴とする半導体集積回路装置。 - 請求項3において、
上記第1出力MOSFETは、PチャネルMOSFETであり、
上記第2出力MOSFETは、NチャネルMOSFETであり、
上記駆動回路は、CMOSインバータ回路からなり、
上記レベルシフト回路及び上記CMOSインバータ回路を構成するPチャネルMOSFETとNチャネルMOSFET、上記第1出力MOSFETを構成するPチャネルMOSFET及び上記第2出力MOSFETを構成するNチャネルMOSFETは、それぞれが電気的に分離された素子形成領域に形成され、かつ、上記第2電圧電源に対応した高耐圧構造とされてなることを特徴とする半導体集積回路装置。 - 請求項4において、
上記第1回路部分のPチャネルMOSFETは、複数個が同じ第1半導体領域に形成されるものであり、
上記第2回路部分のNチャネルMOSFETは、複数個が同じ第2半導体領域に形成されるものであることを特徴とする半導体集積回路装置。 - 請求項5において、
上記第1電圧は、論理回路用の低電圧であり、
上記第2電圧は、プラズマ・ディスプレイ・パネルのアドレス電極に与えられるべき表示出力信号に対応した高電圧であることを特徴とする半導体集積回路装置。 - 請求項6において、
上記レベルシフト回路は、
第1電圧電源に対応した相補的な内部信号がそれぞれのゲートに供給され、ソースに回路の接地電位が与えられた第1及び第2NチャネルMOSFETと、
上記第1及び第2NチャネルMOSFETのドレインと上記第2電圧電源との間に設けら、ゲートとドレインとが交差接続されてラッチ形態とされた第3及び第4PチャネルMOSFETとを有することを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005331329A JP2007142012A (ja) | 2005-11-16 | 2005-11-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
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JP2005331329A JP2007142012A (ja) | 2005-11-16 | 2005-11-16 | 半導体集積回路装置 |
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JP2007142012A true JP2007142012A (ja) | 2007-06-07 |
Family
ID=38204554
Family Applications (1)
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JP2005331329A Pending JP2007142012A (ja) | 2005-11-16 | 2005-11-16 | 半導体集積回路装置 |
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JP (1) | JP2007142012A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2019186448A (ja) * | 2018-04-13 | 2019-10-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2005
- 2005-11-16 JP JP2005331329A patent/JP2007142012A/ja active Pending
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