JP2004096716A - レベルシフタ及び平板表示装置 - Google Patents
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Abstract
【解決手段】第1電源(VDD)と第2電源(LVSS)の間に直列に連結される第1及び第2PMOS(M1,M2)が形成されており、キャパシター(C1)が第1及び第2PMOSの接点と第2PMOSのゲートの間に連結されている。第3PMOS(M3)がダイオード連結されて第1PMOSのゲートと第2PMOSのゲートの間に連結されている。この時、第2ローレベルの電圧が第1PMOSのゲートに入力されれば、第1及び第2PMOSのオン抵抗比によって第2ハイレベルの電圧が接点に出力される。また、第1ハイレベルの電圧が第1PMOSのゲートに入力されれば、キャパシターに充電された電圧によって第2PMOSがブートストラップされ実質的に第1ローレベルの電圧が接点に出力される。こうして、レベルシフタの出力電圧範囲を大きくすることができる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明はレベルシフタとこれを含む平板表示装置に関し、特にPMOSトランジスタからなるシステムでローレベルの電圧を下げるレベルシフタまたはNMOSトランジスタからなるシステムでハイレベルの電圧を上げるレベルシフタに関する。
【0002】
【従来の技術】
レベルシフタは信号電圧の大きさが互いに異なる二つのデジタルシステムを連結する時、二つのシステムの間に位置して信号電圧の大きさを変える回路である。このようなレベルシフタは、特に小さい電圧範囲から大きい電圧範囲に信号電圧のサイズを変える場合に用いられる。
【0003】
従来のレベルシフタは二つのPMOSトランジスタ(P1、P2)からなる構造である。この時、トランジスタ(P1)はハイレベルの電源(VDD)と出力端の間に連結されており、トランジスタ(P2)はダイオード連結された(diode−connected)形態で出力端とローレベルの電源(LVSS)の間に連結されている。
【0004】
図12は従来技術によるレベルシフタを示す回路図である。
【0005】
図12に示したように、従来のレベルシフタで、ローレベルの電圧(VSS)がトランジスタ(P1)のゲートに入力されれば、トランジスタ(P1、P2)のオン抵抗比によりハイレベルの出力電圧(Vout)が決定される。そして、ハイレベルの電圧(VDD)がトランジスタ(P1)のゲートに入力されれば、ローレベルの出力電圧はLVSSよりトランジスタ(P2)のしきい電圧(Vp)の大きさだけ高い電圧(LVSS+|Vp|)となる。
【0006】
この時、所望のローレベルの出力電圧を得るためにLVSSを低くすれば、ハイレベルの出力電圧が低くなる。このようにハイレベルの出力電圧が低くなれば、レベルシフタの出力を入力として受ける回路でハイレベルの出力電圧をローレベルと認識することがある。つまり、従来のレベルシフタでハイレベルの出力電圧を他の回路でもハイレベルと認識されるようにするためには、ローレベルの出力電圧を所望のレベルより低くすることができないという問題点がある。
【0007】
【発明が解決するための手段】
本発明が目的とする技術的課題は、入力電圧を所望の範囲の出力電圧でレベルシフトすることができるレベルシフタを提供することにある。
【0008】
【課題を解決するための手段】
このような課題を達成するために本発明は、ブートストラップを利用して所望の範囲の電圧を出力する。
【0009】
本発明の第1特徴によるレベルシフタは第1及び第2レベルの電圧を交互に有する入力電圧信号を受信し、前記第1及び第2レベル電圧によって各々第3及び第4レベルの電圧を生成する。第1トランジスタが第5レベルの電圧を有する第1電源と出力端の間に連結されゲートに入力電圧信号が入力され、第2トランジスタが出力端と第6レベルの電圧を有する第2電源の間に連結される。キャパシタンス成分が出力端と第2トランジスタのゲートの間に形成されている。スイッチング素子が第1レベルの電圧に応答して第1レベルの電圧に対応する電圧が第2トランジスタのゲートに印加されるようにし、第2レベルの電圧に応答して入力電圧信号と第2トランジスタのゲートを電気的に遮断する。
【0010】
この時、スイッチング素子は第1トランジスタのゲートと第2トランジスタのゲートの間に連結され、第2レベルの電圧によって逆方向バイアスになるようにダイオード連結された(diode−connected)トランジスタであることが好ましい。
【0011】
本発明の第1レベルシフタは出力端と第2トランジスタの間に直列に連結される少なくとも一つの第3トランジスタをさらに含むことが好ましく、第3トランジスタのゲートは第2トランジスタのゲートに連結される。
【0012】
そして、キャパシタンス成分は第2トランジスタの寄生キャパシタンス成分や外部キャパシターまたはこれらの組み合わせで形成されることが好ましい。
【0013】
本発明の第2特徴によるレベルシフタは、第1ハイレベルの電圧を供給する第1電源と第1ローレベルの電圧を供給する第2電源の間に直列に連結される第1及び第2PMOSトランジスタを含む。キャパシターが第1及び第2PMOSトランジスタの接点と第2PMOSトランジスタのゲートの間に連結されている。また、第2ローレベルの電圧が第1PMOSトランジスタのゲートに入力される場合に、第2PMOSトランジスタのゲートに第2ローレベルの電圧に対応する第3ローレベルの電圧が印加されるように電気的経路が形成される。
【0014】
このような本発明の第2レベルシフタにおいて、第2ローレベルの電圧が第1PMOSトランジスタのゲートに入力されれば、第1及び第2PMOSトランジスタのオン抵抗比によって第2ハイレベルの電圧が接点に出力される。また、第3ハイレベルの電圧が第1PMOSトランジスタのゲートに入力されれば、キャパシターに充電された電圧によって第2PMOSトランジスタがブートストラップ(bootstrap)され実質的に第1ローレベルの電圧が接点に出力される。
【0015】
本発明の第3特徴によるレベルシフタは、第1ローレベルの電圧を供給する第1電源と第1ハイレベルの電圧を供給する第2電源の間に直列に連結される第1及び第2NMOSトランジスタを含む。キャパシターが第1及び第2NMOSトランジスタの接点と第2NMOSトランジスタのゲートの間に連結されている。また、第2ハイレベルの電圧が第1NMOSトランジスタのゲートに入力される場合に、第2NMOSトランジスタのゲートに第2ハイレベルの電圧に対応する第3ハイレベルの電圧が印加されるように電気的経路が形成される。
【0016】
このような本発明の第3レベルシフタにおいて、第2ハイレベルの電圧が第1NMOSトランジスタのゲートに入力されれば、第1及び第2NMOSトランジスタのオン抵抗比によって第2ローレベルの電圧が接点に出力される。また、第3ローレベルの電圧が第1NMOSトランジスタのゲートに入力されれば、キャパシターに充電された電圧によって第2NMOSトランジスタがブートストラップ(bootstrap)され実質的に第1ハイレベルの電圧が接点に出力される。
【0017】
本発明の他の特徴によると、本発明の第1乃至第3特徴によるレベルシフタを含む平板表示装置が提供される。
【0018】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施の形態について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な相異な形態で実現することができ、ここで説明する実施の形態に限定されるものではない。
【0019】
図面から本発明を明確に説明するために説明と関係ない部分は省略した。明細書全般にかけて類似な部分については同一な図面符号を付けた。ある部分が他の部分と連結されているという時、これは直接的に連結されている場合だけでなく、その中間に他の素子を隔てて電気的に連結されている場合も含む。
【0020】
次に、本発明の実施の形態によるレベルシフタ及び平板表示装置について図面を参照して詳細に説明する。
【0021】
まず、図1及び図2を参照して本発明の第1の実施の形態によるレベルシフタについて説明する。
【0022】
図1は本発明の第1の実施の形態によるレベルシフタの回路図であり、図2は本発明の第1の実施の形態によるレベルシフタの動作点を示す図面である。
【0023】
図1に示したように、レベルシフタはPMOSトランジスタ(M1、M2、M3)を含む。トランジスタ(M1)のソース及びトランジスタ(M2)のドレーンは各々電圧(VDD)を供給する電源及び電圧(LVSS)を供給する電源に連結されており、電圧(VDD、LVSS)は各々ハイレベル及びローレベルの電圧である。トランジスタ(M1)のドレーンとトランジスタ(M2)のソースは互いに連結されており、その接点の電圧がレベルシフタの出力電圧(Vout)となる。
【0024】
そして、トランジスタ(M3)はダイオード連結(diode−connected)、つまり、ゲートとドレーンが連結されてダイオード機能を行う。入力電圧(Vin)はトランジスタ(M1)のゲート及びトランジスタ(M3)のドレーンに入力される。トランジスタ(M2)のゲートとソースは各々トランジスタ(M3)のソース及びトランジスタ(M1)のドレーンに連結されており、その間にキャパシター(C1)が連結されている。キャパシター(C1)としてはトランジスタ(M2)の寄生キャパシターや外部キャパシター、またはこれらの組み合わせを用いることができる。
【0025】
次に、図1に示したレベルシフタの動作を図2を参照して説明する。入力電圧(Vin)はローレベルの電圧(VSS)とハイレベルの電圧(VDD)を交互に有し、電圧(VSS)は電圧(LVSS)よりは高くトランジスタ(M3)のしきい電圧(Vp)の大きさ(|Vp|)との合計(VSS+|Vp|)がトランジスタ(M2)をオンさせることができる程度の電圧と仮定する。
【0026】
まず、入力電圧(Vin)がローレベルの電圧(VSS)である場合にはトランジスタ(M1)がオンされ、トランジスタ(M2)のゲートノードに印加される電圧(VSS+|Vp|)によってトランジスタ(M2)もオンされる。この時、出力電圧(Vout)はトランジスタ(M1、M2)のオン抵抗比によって決定される。しかし、トランジスタ(M1)のソース電圧(VDD)がトランジスタ(M2)のソース電圧より高くトランジスタ(M1)のゲート電圧(VSS)がトランジスタ(M2)のゲート電圧(VSS+|Vp|)より低いので、トランジスタ(M1)のソース−ゲート電圧(VSG1)がトランジスタ(M2)のソース−ゲート電圧(VSG2)より大きくなる。したがって、トランジスタ(M1)のオン抵抗がトランジスタ(M2)のオン抵抗より小さいので、出力電圧(Vout)がハイレベルの電源電圧(VDD)に近くなる。また、ハイレベルの出力電圧(Vout)を出す間にトランジスタ(M2)のゲートノードは継続して放電され入力電圧(VSS)に近くなり、トランジスタ(M3)に流れる電流は0Aに近くなる。これによりトランジスタ(M2)のオン抵抗が小さくなり、出力電圧(Vout)も低くなる。トランジスタ(M2)のゲートノード電圧が入力電圧(VSS)と同一になった時、動作点は図2のように決定される。
【0027】
トランジスタ(M1)のドレーン電圧とトランジスタ(M2)のソース電圧をVxであるとすれば、これによるトランジスタ(M1、M2)のドレーン電流(ID)は各々曲線10、20と同一である。この時、曲線30によって分けられる曲線10の二つの部分のうち左側が飽和領域(saturation region)であり、右側が線状領域(linear region)である。一方、トランジスタ(M2)は飽和領域にあるので曲線20による電流(ID)は下記の[式1]で得られる。
【0028】
【数1】
【0029】
ここで、μは電子移動度であり、Coxは酸化膜キャパシタンスであり、W及びLは各々トランジスタ(M2)のチャンネル幅及びチャンネル長であり、Vxはトランジスタ(M2)のソースノード電圧である。
【0030】
曲線10、20の交点が動作点となるので、レベルシフタに連結されたローレベルの電圧(LVSS)に関係なく入力電圧のローレベル値(VSS)によって動作点が直線40の右側に位置し出力電圧(Vout)が他の回路でハイレベルと認識される。また、トランジスタ(M2)のチャンネル幅(W)とチャンネル長(L)の比(W/L)を異なるようにして、曲線20の傾きを調整してハイレベル出力電圧(Vout)を適切に調整することができる。
【0031】
次に、入力信号がハイレベル(VDD)になれば、トランジスタ(M1)はオフしてトランジスタ(M2)はキャパシター(C1)に充電された電圧によってオンし、ローレベルの電源電圧(LVSS)に向かって出力電圧(Vout)が下がる。そして、入力電圧(Vin)がハイレベル(VDD)で、トランジスタ(M2)のゲート電圧がVSSに近いので、トランジスタ(M3)には逆方向のバイアスがかかって、ダイオード形態で連結されたトランジスタ(M3)には電流がほとんど流れず、トランジスタ(M2)のゲートノードは浮動(floating)状態になる。したがって、キャパシター(C1)の電圧は維持され、出力電圧(Vout)が下がることによってトランジスタ(M2)のゲート電圧はブートストラップ(bootstrap)になり、出力電圧(Vout)がローレベルの電源電圧(LVSS)まで落ちてしきい電圧(Vp)に関係なく一定となる。
【0032】
本発明の第1の実施の形態では入力端とトランジスタ(M2)のゲートの間に、ダイオード連結されたトランジスタ(M3)を使用した。しかし、トランジスタ(M3)の代りにローレベルの電圧が入力される時、ローレベルに該当する電圧をトランジスタ(M2)のゲートに印加しハイレベルの電圧が入力される時、トランジスタ(M2)のゲートを浮動状態にすることができる他の素子を使用してもよい。
【0033】
このように本発明の第1の実施の形態によれば、入力電圧(Vin)がローレベルの電圧(VSS)である時、ハイレベルの電圧(VDD)に近い電圧を出力することができ、入力電圧(Vin)がハイレベルの電圧(VDD)である時、入力電圧のローレベル電圧(VSS)より低い所望の電圧(LVSS)を出力することができる。また、出力電圧(Vout)をVDDに近くするためにはトランジスタ(M2)のチャンネル幅(W)とチャンネル長(L)の比(W/L)を減らせばよい。以下、このような実施の形態について図3を参照して詳しく説明する。
【0034】
図3は本発明の第2の実施の形態によるレベルシフタを示す回路図である。
【0035】
図3に示したように、第2の実施の形態によるレベルシフタはトランジスタ(M4)を除けば第1の実施の形態によるレベルシフタと同一な構造を有する。詳しく説明すれば、トランジスタ(M4)は出力端、トランジスタ(M2)のゲート及びトランジスタ(M2)のソースに各々連結されたソース、ゲート及びドレーンを三端子として有する。この時、キャパシター(C1)はトランジスタ(M4)のゲートとソースの間に連結され、トランジスタ(M1、M4)の接点が出力端となる。
【0036】
このような構造でトランジスタ(M2、M4)の特性、つまり、チャンネル幅とチャンネル長が各々W及びLに同一であると仮定すれば、二つのトランジスタ(M2、M4)が直列に連結されて等価的にチャンネル幅とチャンネル長の比はW/2Lとなる。そうすれば、[式1]に示した電流(ID)でチャンネル幅とチャンネル長の比が減るので、図2に示したグラフで動作点がさらに高い電圧で形成され、静的電流の量も減少する。したがって、第1の実施の形態のハイレベル出力電圧より高い、つまり、VDDにさらに近いハイレベルの出力電圧(Vout)を得ることができる。さらに、トランジスタ(M2)のソース電圧がトランジスタ(M4)のソース電圧より低いので、第1の実施の形態でトランジスタ(M2)のチャンネル長を2Lとしたもののオン抵抗より図3のトランジスタ(M2、M4)のオン抵抗の合計はさらに大きな効果があるのでハイレベルの出力電圧(Vout)を得るのには有利である。
【0037】
本発明の第2の実施の形態では出力端とトランジスタ(M2)の間にトランジスタ(M4)を一つのみ追加したが、これに限定されず、出力端とトランジスタ(M4)のソースの間にトランジスタ(M4)とゲートを共通に有するトランジスタをさらに追加することも可能である。
【0038】
以上、本発明の第1及び第2の実施の形態ではローレベルの電圧が入力される時、ハイレベルの電圧が出力され、ハイレベルの電圧が入力される時、ローレベルの電圧が出力されるレベルシフタについて説明した。
【0039】
次に、このような第1及び第2の実施の形態にインバータを追加して反転されない出力を有するレベルシフタについて図4乃至図6を参照して説明する。
【0040】
図4及び図6は各々本発明の第3及び第4の実施の形態によるレベルシフタを示す回路図である。図5は本発明の第3の実施の形態によるレベルシフタの動作点を示す図面である。
【0041】
図4に示したように、本発明の第3の実施の形態によるレベルシフタは第1の実施の形態によるレベルシフタを二つ連結した構造である。詳しく説明すれば、入力電圧(Vin)がローレベルの電圧(VSS)である時、トランジスタ(M1、M2)接点の電圧はハイレベルとなり、このハイレベル電圧によってレベルシフタの出力電圧であるトランジスタ(N1、N2)の接点の電圧はローレベルの電圧(LVSS)になる。そして、入力電圧(Vin)がハイレベルの電圧(VDD)である時、トランジスタ(M1、M2)の接点の電圧はローレベルとなり、このローレベルの電圧によってレベルシフタの出力電圧はハイレベルの電圧になる。したがって、第3の実施の形態によるレベルシフタは反転されない出力を有する。
【0042】
しかし、このような第3の実施の形態ではLVSSの電圧がローレベル入力電圧になってトランジスタ(N1、N3)に入力される。そうすると、トランジスタ(N2)のゲートノード電圧は入力電圧(LVSS)とトランジスタ(N3)のしきい電圧の絶対値(|Vp|)の合計になって、トランジスタ(N2)に流れる電流(ID)は[式2]のようになる。
【0043】
【数2】
【0044】
図5に示した曲線10と[式2]の電流曲線20の交点である動作点はLVSSに近い点になって、出力電圧(Vout)がハイレベル電圧(VDD)より非常に小さくなる。そうすると、レベルシフタの出力を入力として受ける回路でハイレベルの出力電圧をローレベルと認識することがあるので、ハイレベルの出力電圧を他の回路でハイレベルと認識できるようにするためにはLVSSを所望の程度下げることができない。したがって、第1回路のトランジスタ(M2)に連結されるローレベルの電源電圧をLVSSよりは高く設定するのが好ましい。次に、図1に示した回路を二つ連結し第1回路のローレベル電源電圧をVSSに設定した実施の形態について図6を参照して説明する。
【0045】
図6に示したように、本発明の第4の実施の形態によるレベルシフタは第1回路のローレベル電源電圧がLVSSより高い電圧(VSS)であることを除くと第3の実施の形態によるレベルシフタと同一である。このようにすれば、第1回路のローレベル出力電圧、つまり、第2回路のトランジスタ(N1、N3)に入力されるローレベル電圧がVSSになるので、第1の実施の形態で説明したようにレベルシフタのハイレベル出力電圧(Vout)はLVSSに関係なく決められる。したがって、レベルシフタのローレベル出力電圧(LVSS)を所望の程度下げることができる。
【0046】
そして、本発明の第3及び第4の実施の形態では第1の実施の形態によるレベルシフタが二つ連結されているが、第2の実施の形態のレベルシフタが二つ連結されたり、第1及び第2の実施の形態のレベルシフタが連結されたりすることもできる。
【0047】
以上、本発明の第1乃至第4の実施の形態ではPMOSトランジスタを使用するレベルシフタについて説明した。このようなPMOSレベルシフタでは、まず、ローレベルの電圧を供給してキャパシターを充電させ、ハイレベルの電圧を供給して出力電圧をプルダウン(pull−down)させる必要がある。つまり、レベルシフタの正常な動作のためには駆動時にローレベルの電圧を供給して初期化させる方法を用いるのが好ましい。そして、PMOSレベルシフタはローレベルの電圧をさらに落として電圧レベルをシフトするのが一般的であり、NMOSトランジスタを使用してハイレベルの電圧をシフトすることができる。次に、NMOSトランジスタを使用するレベルシフタについて図7乃至図10を参照して説明する。
【0048】
図7乃至図10は各々本発明の実施の形態によるレベルシフタを示す回路図である。
【0049】
図7に示すように、本発明の他の実施の形態によるレベルシフタはNMOSトランジスタ及び電源(LVDD、VSS)を除けば図1に示したレベルシフタと同一な構造を有する。詳しく説明すれば、図7のレベルシフタはNMOSトランジスタ(M1、M2、M3)を含み、トランジスタ(M1、M2)はローレベルの電圧(VSS)を供給する電源とハイレベルの電圧(LVDD)を供給する電源の間に直列に連結されている。また、ハイレベルの電圧(LVDD)は入力電圧のハイレベル(VDD)より高い電圧である。
【0050】
このようなレベルシフタにおいて、ハイレベルの電圧(VDD)が入力されればトランジスタ(M1)がオンされ、トランジスタ(M1、M2)のオン抵抗比によってローレベルの電源電圧(VSS)に近い電圧が出力される。また、キャパシター(C1)には出力電圧(Vout)とトランジスタ(M2)のゲートノードの電圧差に該当する電圧が充電される。次に、ローレベルの電圧(VSS)が入力されれば、トランジスタ(M2)のゲートノードは浮動状態になり、キャパシター(C1)に充電された電圧によってトランジスタ(M2)はブートストラップ(bootstrap)回路として動作する。したがって、このブートストラップ回路によって出力電圧(Vout)は実質的にハイレベルの電源電圧(LVDD)まで上がる。
【0051】
図8に示したレベルシフタはトランジスタ(M2)と出力端の間にトランジスタ(M2)とゲートを共通に有するトランジスタ(M4)を追加した回路である。本発明の第2の実施の形態で説明したように、トランジスタ(M4)を追加することによってチャンネル幅(W)とチャンネル長(L)の比(W/L)を減らし出力電圧(Vout)をVSSにさらに近くすることができる。
【0052】
図9及び図10に示すように、本発明の第3及び第4の実施の形態で説明したように二つのレベルシフタを連結して出力電圧が反転されないようにした。この時、図9に示したように第1回路のハイレベル電源としてLVDDを用いると本発明の第3の実施の形態の説明のようにレベルシフタのローレベル出力電圧が他の回路でハイレベルと認識されることができる。このようなローレベル出力電圧が他の回路でローレベルと認識されるようにするためにはLVDDを所望の程度上げることができない。したがって、図10に示したように、第1回路のハイレベル電源電圧としてLVDDより低い電圧(VDD)を用いるのが好ましい。
【0053】
そして、図9及び図10の実施の形態では図7のレベルシフタが二つ連結されているが、図8のレベルシフタが二つ連結されたり図7及び図8のレベルシフタが連結されたりすることも可能である。
【0054】
以上、本発明の実施の形態によるレベルシフタを説明したが、このようなレベルシフタを他の電圧レベルのICを使用する平板表示装置に適用してICと平板表示装置の間に電圧レベルを変換することができる。次に、本発明の実施の形態によるレベルシフタを使用する平板表示装置について図11を参照して説明する。
【0055】
図11は本発明の実施の形態によるレベルシフタを使用する平板表示装置を示す図面である。
【0056】
図11に示した平板表示装置はタイミングコントローラ(Tcon)100、シフトレジスター(S/R)200、データ駆動部300及び表示領域400を含む。タイミングコントローラ100はシフトレジスター200及びデータ駆動部300の駆動に必要なタイミング信号(CLK、/CLK、SP)を生成する。シフトレジスター200はタイミングコントローラ100からタイミング信号を受信して表示領域400に形成された走査線(X1〜Xm)に走査信号を順次に印加する。データ駆動部300はタイミング信号によって表示領域400のデータ線(Y1〜Yn)にデータ信号を印加する。
【0057】
例えば、タイミングコントローラ100とシフトレジスター200で使用する電圧範囲が互いに異なると仮定すれば、タイミングコントローラ100とシフトレジスター200の間に本発明の実施の形態によるレベルシフタ(L/S)500を形成して、タイミングコントローラ100の出力電圧範囲をシフトレジスター200で使用する電圧範囲に変更することができる。
【0058】
同様に、シフトレジスター200と表示領域400で使用する電圧範囲が互いに異なると仮定すれば、シフトレジスター200と表示領域400の走査線(X1〜Xm)の間にレベルシフタ(L/S)600を形成して、シフトレジスター200の出力電圧範囲を表示領域400で使用する電圧範囲に変更することができる。また、レベルシフタ500と表示領域400の間にバッファー(図示せず)が形成されることができる。
【0059】
また、タイミングコントローラ100とデータ駆動部300で使用する電圧範囲が互いに異なると仮定すれば、タイミングコントローラ100とデータ駆動部300の間に本発明の実施の形態によるレベルシフタ(L/S)500を形成して、タイミングコントローラ100の出力電圧範囲をデータ駆動部300で使用する電圧範囲に変更することができる。
【0060】
図11ではタイミングコントローラ100とシフトレジスター200の間、シフトレジスター200と表示領域400の間及びタイミングコントローラ100とデータ駆動部300の間にレベルシフタを使用する場合を例として説明したが、これに限定されず、平板表示装置で電圧範囲を変更する場合には全て適用することができる。
【0061】
以上、本発明の好ましい実施の形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態もまた本発明の権利範囲に属する。
【0062】
【発明の効果】
本発明によれば、PMOSレベルシフタでは出力端とローレベル電源の間の抵抗を大きくしてハイレベルの出力電圧を所望の電圧まで上げることができ、ブートストラップを利用することによってローレベルの出力電圧を所望の電圧まで下げることができる。同様にNMOSレベルシフタでもローレベルとハイレベルの出力を所望の電圧にすることができる。また、抵抗が大きくなることによってトランジスタに流れる静的電流が減って消費電力を減らすことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態によるレベルシフタを示す回路図である。
【図2】本発明の第1の実施の形態によるレベルシフタの動作点を示す図面である。
【図3】本発明の第2の実施の形態によるレベルシフタを示す回路図である。
【図4】本発明の第3の実施の形態によるレベルシフタを示す回路図である。
【図5】本発明の第3の実施の形態によるレベルシフタの動作点を示す図面である。
【図6】本発明の第4の実施の形態によるレベルシフタを示す回路図である。
【図7】各々本発明の他の実施の形態によるレベルシフタを示す回路図である。
【図8】各々本発明の他の実施の形態によるレベルシフタを示す回路図である。
【図9】各々本発明の他の実施の形態によるレベルシフタを示す回路図である。
【図10】各々本発明の他の実施の形態によるレベルシフタを示す回路図である。
【図11】本発明の実施の形態によるレベルシフタを使用する平板表示装置を示す図面である。
【図12】従来技術によるレベルシフタを示す回路図である。
【符号の説明】
10、20、30:曲線
40:直線
100:タイミングコントローラ
200:シフトレジスター
300:データ駆動部
400:表示領域
500:レベルシフタ
C1:キャパシター
ID:ドレーン電流
L:チャンネル長
LVSS:電圧
M1、M2、M3、M4:トランジスタ
N1、N2、N3、:トランジスタ
VDD:電圧
Vin:入力電圧
Vout:出力電圧
VSG1、VSG2:ソース−ゲート電圧
VSS:ローレベルの電圧
Vp:しきい電圧
W:チャンネル幅
Claims (20)
- 第1及び第2レベルの電圧を交互に有する入力電圧信号を受信して、前記第1及び第2レベル電圧によって各々第3及び第4レベルの電圧を生成するレベルシフタにおいて、
第5レベルの電圧を有する第1電源と出力端の間に連結され、ゲートに前記入力電圧信号が入力される第1トランジスタと、
前記出力端と第6レベルの電圧を有する第2電源の間に連結される第2トランジスタと、
前記出力端と前記第2トランジスタのゲートの間に形成されるキャパシタンス成分と、
前記第1レベルの電圧に応答して前記第1レベルの電圧に対応する電圧が前記第2トランジスタのゲートに印加されるようにし、前記第2レベルの電圧に応答して前記入力電圧信号と前記第2トランジスタのゲートを電気的に遮断するスイッチング素子とを含むレベルシフタ。 - 前記スイッチング素子は
前記第1トランジスタのゲートと前記第2トランジスタのゲートの間に連結され、前記第2レベルの電圧によって逆方向バイアスになるようにダイオード連結されたトランジスタである、請求項1に記載のレベルシフタ。 - 前記出力端と前記第2トランジスタの間に直列に連結され、そのゲートが前記第2トランジスタのゲートに連結される少なくとも一つの第3トランジスタをさらに含む、請求項1に記載のレベルシフタ。
- 前記第3レベルの電圧は前記第1及び第2トランジスタのオン抵抗比によって決定される、請求項1に記載のレベルシフタ。
- 前記第2トランジスタのオン抵抗は前記第1レベルの電圧によって決定される、請求項4に記載のレベルシフタ。
- 前記第4レベルの電圧は実質的に前記第6レベルの電圧である、請求項1に記載のレベルシフタ。
- 前記第5レベルの電圧は前記第2レベルの電圧と実質的に同一であり、前記第6レベルの電圧は前記第1レベルの電圧より前記第2レベルの電圧から遠く離れた電圧である、請求項1に記載のレベルシフタ。
- 前記第1及び第2トランジスタはPMOSトランジスタであり、前記第1及び第2レベルの電圧は各々ローレベル及びハイレベルの電圧である、請求項1に記載のレベルシフタ。
- 前記第1及び第2トランジスタはNMOSトランジスタであり、前記第1及び第2レベルの電圧はハイレベル及びローレベルの電圧である、請求項1に記載のレベルシフタ。
- 前記キャパシタンス成分のうち少なくとも一部は前記第2トランジスタの寄生キャパシタンス成分によって形成される、請求項1に記載のレベルシフタ。
- 前記キャパシタンス成分は前記出力端と前記第2トランジスタのゲートの間に連結されるキャパシターによって形成される、請求項1に記載のレベルシフタ。
- 複数の走査線と複数のデータ線を有する表示領域と、
タイミング信号によって前記走査線に走査信号を印加するシフトレジスターと、
タイミング信号によって前記データ線にデータ信号を印加するデータ駆動部と、
前記タイミング信号を生成し、前記タイミング信号を前記データ駆動部及び前記シフトレジスターに印加するタイミングコントローラと、
前記タイミングコントローラと前記シフトレジスター、前記シフトレジスターと前記走査線及び前記タイミングコントローラと前記データ駆動部のうちの少なくともいずれか一つの間に連結されるレベルシフタを含み、
前記レベルシフタは、第1及び第2レベルの電圧を交互に有する入力電圧信号を受信して、前記第1及び第2レベル電圧によって各々第3及び第4レベルの電圧を生成し、
第5レベルの電圧を有する第1電源と出力端の間に連結されてゲートに前記入力電圧信号が入力される第1トランジスタと、
前記出力端と第6レベルの電圧を有する第2電源の間に連結される第2トランジスタと、
前記出力端と前記第2トランジスタのゲートの間に形成されるキャパシタンス成分と、
前記第1レベルの電圧に応答して前記第1レベルの電圧に対応する電圧が前記第2トランジスタのゲートに印加されるようにし、前記第2レベルの電圧に応答して前記入力電圧信号と前記第2トランジスタのゲートを電気的に遮断するスイッチング素子とを含む平板表示装置。 - 第1ハイレベルの電圧を供給する第1電源と第1ローレベルの電圧を供給する第2電源の間に直列に連結される第1及び第2PMOSトランジスタと、
前記第1及び第2PMOSトランジスタの接点と前記第2PMOSトランジスタのゲートの間に形成されるキャパシタンス成分と、
第2ローレベルの電圧が前記第1PMOSトランジスタのゲートに入力される場合に、前記第2PMOSトランジスタのゲートに前記第2ローレベルの電圧に対応する第3ローレベルの電圧が印加されるように形成される電気的経路とを含み、
前記第2ローレベルの電圧が前記第1PMOSトランジスタのゲートに入力されれば、前記第1及び第2PMOSトランジスタのオン抵抗比によって第2ハイレベルの電圧が前記接点に出力され、
第3ハイレベルの電圧が前記第1PMOSトランジスタのゲートに入力されれば、前記キャパシタンス成分に充電された電圧によって前記第2PMOSトランジスタがブートストラップされて実質的に前記第1ローレベルの電圧が前記接点に出力されるレベルシフタ。 - 前記第1ローレベルの電圧は前記第2ローレベルの電圧より低い、請求項13に記載のレベルシフタ。
- 前記接点と前記第2PMOSトランジスタの間に直列に連結され、そのゲートが前記第2PMOSトランジスタのゲートに連結される少なくとも一つの第3PMOSトランジスタをさらに含む、請求項13に記載のレベルシフタ。
- 複数の走査線と複数のデータ線を有する表示領域と、
タイミング信号によって前記走査線に走査信号を印加するシフトレジスターと、
タイミング信号によって前記データ線にデータ信号を印加するデータ駆動部と、
前記タイミング信号を生成し、前記タイミング信号を前記データ駆動部及び前記シフトレジスターに印加するタイミングコントローラと、
前記タイミングコントローラと前記シフトレジスター、前記シフトレジスターと前記走査線及び前記タイミングコントローラと前記データ駆動部のうちの少なくともいずれか一つの間に連結されるレベルシフタとを含み、
前記レベルシフタは、
第1ハイレベルの電圧を供給する第1電源と第1ローレベルの電圧を供給する第2電源の間に直列に連結される第1及び第2PMOSトランジスタと、
前記第1及び第2PMOSトランジスタの接点と前記第2PMOSトランジスタのゲートの間に形成されるキャパシタンス成分と、
第2ローレベルの電圧が前記第1PMOSトランジスタのゲートに入力される場合に、前記第2PMOSトランジスタのゲートに前記第2ローレベルの電圧に対応する第3ローレベルの電圧が印加されるように形成される電気的経路とを含み、
前記第2ローレベルの電圧が前記第1PMOSトランジスタのゲートに入力されれば、前記第1及び第2PMOSトランジスタのオン抵抗比によって第2ハイレベルの電圧が前記接点に出力され、
第3ハイレベルの電圧が前記第1PMOSトランジスタのゲートに入力されれば、前記キャパシタンス成分に充電された電圧によって前記第2PMOSトランジスタがブートストラップされ実質的に前記第1ローレベルの電圧が前記接点に出力される平板表示装置。 - 第1ローレベルの電圧を供給する第1電源と第1ハイレベルの電圧を供給する第2電源の間に直列に連結される第1及び第2NMOSトランジスタと、
前記第1及び第2NMOSトランジスタの接点と前記第2NMOSトランジスタのゲートの間に形成されるキャパシタンス成分と、
第2ハイレベルの電圧が前記第1NMOSトランジスタのゲートに入力される場合に、前記第2NMOSトランジスタのゲートに前記第2ハイレベルの電圧に対応する第3ハイレベルの電圧が印加されるように形成される電気的経路とを含み、
前記第2ハイレベルの電圧が前記第1NMOSトランジスタのゲートに入力されれば、前記第1及び第2NMOSトランジスタのオン抵抗比によって第2ローレベルの電圧が前記接点に出力され、
第3ローレベルの電圧が前記第1NMOSトランジスタのゲートに入力されれば、前記キャパシタンス成分に充電された電圧によって前記第2NMOSトランジスタがブートストラップされて実質的に前記第1ハイレベルの電圧が前記接点に出力されるレベルシフタ。 - 前記第1ハイレベルの電圧は前記第2ハイレベルの電圧より高い、請求項17に記載のレベルシフタ。
- 前記接点と前記第2NMOSトランジスタの間に直列に連結され、そのゲートが前記第2NMOSトランジスタのゲートに連結される少なくとも一つの第3NMOSトランジスタをさらに含む、請求項17に記載のレベルシフタ。
- 複数の走査線と複数のデータ線を有する表示領域と、
タイミング信号によって前記走査線に走査信号を印加するシフトレジスターと、
タイミング信号によって前記データ線にデータ信号を印加するデータ駆動部と、
前記タイミング信号を生成し、前記タイミング信号を前記データ駆動部及び前記シフトレジスターに印加するタイミングコントローラと、
前記タイミングコントローラと前記シフトレジスター、前記シフトレジスターと前記走査線及び前記タイミングコントローラと前記データ駆動部のうちの少なくともいずれか一つの間に連結されるレベルシフタとを含み、
前記レベルシフタは、
第1ローレベルの電圧を供給する第1電源と第1ハイレベルの電圧を供給する第2電源の間に直列に連結される第1及び第2NMOSトランジスタと、
前記第1及び第2NMOSトランジスタの接点と前記第2NMOSトランジスタのゲートの間に形成されるキャパシタンス成分と、
第2ハイレベルの電圧が前記第1NMOSトランジスタのゲートに入力される場合に、前記第2NMOSトランジスタのゲートに前記第2ハイレベルの電圧に対応する第3ハイレベルの電圧が印加されるように形成される電気的経路とを含み、
前記第2ハイレベルの電圧が前記第1NMOSトランジスタのゲートに入力されれば、前記第1及び第2NMOSトランジスタのオン抵抗比によって第2ローレベルの電圧が前記接点に出力され、
第3ローレベルの電圧が前記第1NMOSトランジスタのゲートに入力されれば、前記キャパシタンス成分に充電された電圧によって前記第2NMOSトランジスタがブートストラップされ実質的に前記第1ハイレベルの電圧が前記接点に出力される平板表示装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0045524A KR100432652B1 (ko) | 2002-08-01 | 2002-08-01 | 레벨 시프터 및 평판 표시 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004096716A true JP2004096716A (ja) | 2004-03-25 |
JP3835553B2 JP3835553B2 (ja) | 2006-10-18 |
Family
ID=30113214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003166516A Expired - Fee Related JP3835553B2 (ja) | 2002-08-01 | 2003-06-11 | レベルシフタ及び平板表示装置 |
Country Status (7)
Country | Link |
---|---|
US (3) | US6891422B2 (ja) |
EP (1) | EP1387491B1 (ja) |
JP (1) | JP3835553B2 (ja) |
KR (1) | KR100432652B1 (ja) |
CN (1) | CN1313991C (ja) |
AT (1) | ATE367680T1 (ja) |
DE (1) | DE60314946T2 (ja) |
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- 2003-05-15 AT AT03090140T patent/ATE367680T1/de not_active IP Right Cessation
- 2003-05-15 EP EP03090140A patent/EP1387491B1/en not_active Expired - Lifetime
- 2003-05-23 US US10/445,070 patent/US6891422B2/en not_active Expired - Fee Related
- 2003-05-23 CN CNB031368522A patent/CN1313991C/zh not_active Expired - Fee Related
- 2003-06-11 JP JP2003166516A patent/JP3835553B2/ja not_active Expired - Fee Related
-
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- 2005-04-01 US US11/097,489 patent/US7081786B2/en not_active Expired - Lifetime
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---|---|
KR100432652B1 (ko) | 2004-05-22 |
US6891422B2 (en) | 2005-05-10 |
EP1387491A3 (en) | 2004-06-30 |
JP3835553B2 (ja) | 2006-10-18 |
US20040021496A1 (en) | 2004-02-05 |
US7005909B2 (en) | 2006-02-28 |
DE60314946D1 (de) | 2007-08-30 |
EP1387491A2 (en) | 2004-02-04 |
US7081786B2 (en) | 2006-07-25 |
ATE367680T1 (de) | 2007-08-15 |
CN1472717A (zh) | 2004-02-04 |
US20050140421A1 (en) | 2005-06-30 |
EP1387491B1 (en) | 2007-07-18 |
DE60314946T2 (de) | 2008-04-03 |
CN1313991C (zh) | 2007-05-02 |
KR20040012133A (ko) | 2004-02-11 |
US20050179480A1 (en) | 2005-08-18 |
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