KR20040012133A - 레벨 시프터 및 평판 표시 장치 - Google Patents

레벨 시프터 및 평판 표시 장치 Download PDF

Info

Publication number
KR20040012133A
KR20040012133A KR1020020045524A KR20020045524A KR20040012133A KR 20040012133 A KR20040012133 A KR 20040012133A KR 1020020045524 A KR1020020045524 A KR 1020020045524A KR 20020045524 A KR20020045524 A KR 20020045524A KR 20040012133 A KR20040012133 A KR 20040012133A
Authority
KR
South Korea
Prior art keywords
voltage
level
transistor
gate
high level
Prior art date
Application number
KR1020020045524A
Other languages
English (en)
Other versions
KR100432652B1 (ko
Inventor
신동용
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR10-2002-0045524A priority Critical patent/KR100432652B1/ko
Priority to DE60314946T priority patent/DE60314946T2/de
Priority to AT03090140T priority patent/ATE367680T1/de
Priority to EP03090140A priority patent/EP1387491B1/en
Priority to CNB031368522A priority patent/CN1313991C/zh
Priority to US10/445,070 priority patent/US6891422B2/en
Priority to JP2003166516A priority patent/JP3835553B2/ja
Publication of KR20040012133A publication Critical patent/KR20040012133A/ko
Application granted granted Critical
Publication of KR100432652B1 publication Critical patent/KR100432652B1/ko
Priority to US11/040,412 priority patent/US7005909B2/en
Priority to US11/097,489 priority patent/US7081786B2/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)
  • Electrophonic Musical Instruments (AREA)
  • Amplifiers (AREA)
  • Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)

Abstract

레벨 시프터에서, 제1 하이 레벨의 전압을 공급하는 제1 전원과 제1 로우 레벨의 전압을 공급하는 제2 전원 사이에 직렬로 연결되는 제1 및 제2 PMOS 트랜지스터가 형성되어 있으며, 캐패시터가 제1 및 제2 PMOS 트랜지스터의 접점과 제2 PMOS 트랜지스터의 게이트 사이에 연결되어 있다. 제3 PMOS 트랜지스터가 다이오드 연결되어 제1 트랜지스터의 게이트와 제2 트랜지스터의 게이트 사이에 연결되어 있다. 이때, 제2 로우 레벨의 전압이 제1 PMOS 트랜지스터의 게이트에 입력되면 제1 및 제2 PMOS 트랜지스터의 온 저항비에 따라 제2 하이 레벨의 전압이 접점으로 출력된다. 그리고 제1 하이 레벨의 전압이 제1 PMOS 트랜지스터의 게이트에 입력되면 캐패시터에 충전된 전압에 의해 제2 PMOS 트랜지스터가 부트스트랩(bootstrap)되어 실질적으로 제1 로우 레벨의 전압이 접점으로 출력된다. 이와 같이 하면, 실질적으로 제1 및 제2 전원에 해당하는 전압을 출력할 수 있으므로, 레벨 시프터의 출력 전압 범위를 크게 할 수 있다.

Description

레벨 시프터 및 평판 표시 장치 {LEVEL SHIFTER AND FLAT PANEL DISPLAY}
본 발명은 레벨 시프터(level shifter)와 이를 포함하는 평판 표시 장치에 관한 것으로, 특히 PMOS 트랜지스터로 이루어진 시스템에서 로우 레벨의 전압을 낮추는 레벨 시프터 또는 NMOS 트랜지스터로 이루어진 시스템에서 하이 레벨의 전압을 올리는 레벨 시프터에 관한 것이다.
레벨 시프터는 신호 전압의 크기가 서로 다른 두 디지털 시스템을 연결할 때 두 시스템 사이에 위치하여 신호 전압의 크기를 바꾸어 주는 회로이다. 이러한 레벨 시프터는 특히 작은 전압 범위에서 큰 전압 범위로 신호 전압 크기를 바꾸어 주는 경우에 사용된다.
종래의 레벨 시프터는 두 개의 PMOS 트랜지스터(P1, P2)로 이루어지는 구조이다. 이때, 트랜지스터(P1)는 하이 레벨의 전원(VDD)과 출력단 사이에 연결되어 있으며, 트랜지스터(P2)는 다이오드 연결된(diode-connected) 형태로 출력단과 로우 레벨의 전원(LVSS) 사이에 연결되어 있다.
이러한 종래의 레벨 시프터에서, 로우 레벨의 전압(VSS)이 트랜지스터(P1)의 게이트에 입력되면 트랜지스터(P1, P2)의 온 저항비에 의해 하이 레벨의 출력 전압(Vout)이 결정된다. 그리고 하이 레벨의 전압(VDD)이 트랜지스터(P1)의 게이트에 입력되면 로우 레벨의 출력 전압은 LVSS보다 트랜지스터(P2)의 문턱 전압(Vp)의 크기만큼 높은 전압(LVSS+|Vp|)으로 된다.
이때, 원하는 로우 레벨의 출력 전압을 얻기 위해서 LVSS를 낮추면 하이 레벨의 출력 전압이 낮아지게 된다. 이와 같이 하이 레벨의 출력 전압이 낮아지면, 레벨 시프터의 출력을 입력으로 받는 회로에서 하이 레벨의 출력 전압을 로우 레벨로 인식할 수 있다. 즉, 종래의 레벨 시프터에서 하이 레벨의 출력 전압을 다른 회로에서 하이 레벨로 인식될 수 있도록 하려면, 로우 레벨의 출력 전압을 원하는레벨만큼 낮출 수 없다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 입력 전압을 원하는 범위의 출력 전압으로 레벨 시프트할 수 있는 레벨 시프터를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 레벨 시프터를 나타내는 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 레벨 시프터의 동작점을 나타내는 도면이다.
도 3, 도 4 및 도 6은 각각 본 발명의 제2 내지 제4 실시예에 따른 레벨 시프터를 나타내는 회로도이다.
도 5는 본 발명의 제3 실시예에 따른 레벨 시프터의 동작점을 나타내는 도면이다.
도 7 내지 도 10은 각각 본 발명의 다른 실시예에 따른 레벨 시프터를 나타내는 회로도이다.
도 11은 본 발명의 실시예에 따른 레벨 시프터를 사용하는 평판 표시 장치를 나타내는 도면이다.
이러한 과제를 달성하기 위해서, 본 발명은 부트스트랩을 이용하여 원하는 범위의 전압을 출력한다.
본 발명의 첫 번째 특징에 따른 레벨 시프터는 제1 및 제2 레벨의 전압을 교대로 가지는 입력 전압 신호를 수신하여, 상기 제1 및 제2 레벨 전압에 따라 각각 제3 및 제4 레벨의 전압을 생성한다. 제1 트랜지스터가 제5 레벨의 전압을 가지는 제1 전원과 출력단 사이에 연결되며 게이트에 입력 전압 신호가 입력되며, 제2 트랜지스터가 출력단과 제6 레벨의 전압을 가지는 제2 전원 사이에 연결된다. 캐패시터는 출력단과 제2 트랜지스터의 게이트 사이에 연결되어 있다. 스위칭 소자가 제1 레벨의 전압에 응답하여 제1 레벨의 전압에 대응하는 전압이 제2 트랜지스터의 게이트에 인가되도록 하며, 제2 레벨의 전압에 응답하여 입력 전압 신호와 제2 트랜지스터의 게이트를 전기적으로 차단한다.
이때, 스위칭 소자는 제1 트랜지스터의 게이트와 제2 트랜지스터의 게이트 사이에 연결되며 제2 레벨의 전압에 의해 역방향 바이어스되도록 다이오드 연결된(diode-connected) 트랜지스터인 것이 바람직하다.
본 발명의 첫 번째 레벨 시프터는 출력단과 제2 트랜지스터 사이에 직렬로연결되는 적어도 하나의 제3 트랜지스터를 더 포함하는 것이 바람직하며, 제3 트랜지스터의 게이트는 제2 트랜지스터의 게이트에 연결된다.
본 발명의 두 번째 특징에 따른 레벨 시프터는, 제1 하이 레벨의 전압을 공급하는 제1 전원과 제1 로우 레벨의 전압을 공급하는 제2 전원 사이에 직렬로 연결되는 제1 및 제2 PMOS 트랜지스터를 포함한다. 캐패시터가 제1 및 제2 PMOS 트랜지스터의 접점과 제2 PMOS 트랜지스터의 게이트 사이에 연결되어 있다. 그리고 제2 로우 레벨의 전압이 제1 PMOS 트랜지스터의 게이트에 입력되는 경우에, 제2 PMOS 트랜지스터의 게이트에 제2 로우 레벨의 전압에 대응하는 제3 로우 레벨의 전압이 인가되도록 전기적 경로가 형성된다.
이러한 본 발명의 두 번째 레벨 시프터에서, 제2 로우 레벨의 전압이 제1 PMOS 트랜지스터의 게이트에 입력되면 제1 및 제2 PMOS 트랜지스터의 온 저항비에 따라 제2 하이 레벨의 전압이 접점으로 출력된다. 그리고 제3 하이 레벨의 전압이 제1 PMOS 트랜지스터의 게이트에 입력되면 캐패시터에 충전된 전압에 의해 제2 PMOS 트랜지스터가 부트스트랩(bootstrap)되어 실질적으로 제1 로우 레벨의 전압이 접점으로 출력된다.
본 발명의 세 번째 특징에 따른 레벨 시프터는, 제1 로우 레벨의 전압을 공급하는 제1 전원과 제1 하이 레벨의 전압을 공급하는 제2 전원 사이에 직렬로 연결되는 제1 및 제2 NMOS 트랜지스터를 포함한다. 캐패시터가 제1 및 제2 NMOS 트랜지스터의 접점과 제2 NMOS 트랜지스터의 게이트 사이에 연결되어 있다. 그리고 제2 하이 레벨의 전압이 제1 NMOS 트랜지스터의 게이트에 입력되는 경우에, 제2NMOS 트랜지스터의 게이트에 제2 하이 레벨의 전압에 대응하는 제3 하이 레벨의 전압이 인가되도록 전기적 경로가 형성된다.
이러한 본 발명의 세 번째 레벨 시프터에서, 제2 하이 레벨의 전압이 제1 NMOS 트랜지스터의 게이트에 입력되면 제1 및 제2 NMOS 트랜지스터의 온 저항비에 따라 제2 로우 레벨의 전압이 접점으로 출력된다. 그리고 제3 로우 레벨의 전압이 제1 NMOS 트랜지스터의 게이트에 입력되면 캐패시터에 충전된 전압에 의해 제2 NMOS 트랜지스터가 부트스트랩(bootstrap)되어 실질적으로 제1 하이 레벨의 전압이 접점으로 출력된다.
본 발명의 다른 특징에 따르면, 본 발명의 첫 번째 내지 세 번째 특징에 따른 레벨 시프터를 포함하는 평판 표시 장치가 제공된다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다.
이제 본 발명의 실시예에 따른 레벨 시프터 및 평판 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저 도 1 및 도 2를 참조하여 본 발명의 제1 실시예에 따른 레벨 시프터에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 레벨 시프터의 회로도이며, 도 2는 본 발명의 제1 실시예에 따른 레벨 시프터의 동작점을 나타내는 도면이다.
도 1에 나타낸 바와 같이, 레벨 시프터는 PMOS 트랜지스터(M1, M2, M3)를 포함한다. 트랜지스터(M1)의 소스(source) 및 트랜지스터(M2)의 드레인(drain)은 각각 전압(VDD)을 공급하는 전원 및 전압(LVSS)을 공급하는 전원에 연결되어 있으며, 전압(VDD, LVSS)은 각각 하이 레벨 및 로우 레벨의 전압이다. 트랜지스터(M1)의 드레인과 트랜지스터(M2)의 소스는 서로 연결되어 있으며 그 접점의 전압이 레벨 시프터의 출력 전압(Vout)으로 된다.
그리고 트랜지스터(M3)는 다이오드 연결(diode-connected), 즉 게이트와 드레인이 연결되어 다이오드 기능을 수행한다. 입력 전압(Vin)은 트랜지스터(M1)의 게이트 및 트랜지스터(M3)의 드레인에 입력된다. 트랜지스터(M2)의 게이트와 소스는 각각 트랜지스터(M3)의 소스 및 트랜지스터(M1)의 드레인에 연결되어 있으며, 그 사이에 캐패시터(C1)가 연결되어 있다.
아래에서는 도 1에 나타낸 레벨 시프터의 동작을 도 2를 참조하여 설명한다. 입력 전압(Vin)은 로우 레벨의 전압(VSS)과 하이 레벨의 전압(VDD)을 교대로 가지며, 전압(VSS)은 전압(LVSS)보다는 높고 트랜지스터(M3)의 문턱 전압(Vp)의 크기(|Vp|)와의 합(VSS+|Vp|)이 트랜지스터(M2)를 켤 수 있을 정도의 전압으로 가정한다.
먼저, 입력 전압(Vin)이 로우 레벨의 전압(VSS)인 경우에는 트랜지스터(M1)가 켜지고, 트랜지스터(M2)의 게이트 노드에 인가되는 전압(VSS+|Vp|)에 의해 트랜지스터(M2)도 켜진다. 이때, 출력 전압(Vout)은 트랜지스터(M1, M2)의 온(on) 저항비에 의해서 결정된다. 그런데, 트랜지스터(M1)의 소스 전압(VDD)이 트랜지스터(M2)의 소스 전압보다 높고 트랜지스터(M1)의 게이트 전압(VSS)이 트랜지스터(M2)의 게이트 전압(VSS+|Vp|)보다 낮으므로, 트랜지스터(M1)의 소스-게이트 전압(VSG1)이 트랜지스터(M2)의 소스-게이트 전압(VSG2)보다 크게 된다. 따라서, 트랜지스터(M1)의 온 저항이 트랜지스터(M2)의 온 저항보다 작으므로 출력 전압(Vout)이 하이 레벨의 전원 전압(VDD)에 가깝게 된다. 그리고 하이 레벨의 출력 전압(Vout)을 내는 동안 트랜지스터(M2)의 게이트 노드는 계속 방전되어 입력 전압(VSS)에 가까워지고, 트랜지스터(M3)에 흐르는 전류는 0A에 가까워진다. 이에 따라 트랜지스터(M2)의 온 저항이 작아지며 출력 전압(Vout)도 낮아진다. 트랜지스터(M2)의 게이트 노드 전압이 입력 전압(VSS)과 같게 되었을 때 동작점은 도 2와 같이 결정된다.
트랜지스터(M1)의 드레인 전압과 트랜지스터(M2)의 소스 전압을 Vx라 하면 이에 따른 트랜지스터(M1, M2)의 드레인 전류(ID)는 각각 곡선(10, 20)과 같다. 이때, 곡선(30)에 의해서 나누어지는 곡선(10)의 두 부분 중 왼쪽이 포화 영역(saturation region)이고 오른쪽이 선형 영역(linear region)이다. 한편, 트랜지스터(M2)는 포화 영역에 있으므로 곡선(20)에 의한 전류(ID)는 [수학식 1]로 주어진다.
여기서, μ는 전자 이동도(electron mobility)이며 Cox는 산화막 캐패시턴스(oxide capacitance)이고 W 및 L는 각각 트랜지스터(M2)의 채널 폭 및 채널 길이이며, Vx는 트랜지스터(M2)의 소스 노드 전압이다.
곡선(10, 20)의 교점이 동작점이 되므로, 레벨 시프터에 연결된 로우 레벨의 전압(LVSS)에 관계없이 입력 전압의 로우 레벨값(VSS)에 따라 동작점이 직선(40)의 오른쪽에 위치해 출력 전압(Vout)이 다른 회로에서 하이 레벨로 인식된다. 그리고 트랜지스터(M2)의 채널 폭(W)과 채널 길이(L)의 비(W/L)를 달리하여 곡선(20)의 기울기를 조정함으로써 하이 레벨 출력 전압(Vout)을 적절히 조정할 수 있다.
다음, 입력 신호가 하이 레벨(VDD)이 되면 트랜지스터(M1)는 꺼지고 트랜지스터(M2)는 캐패시터(C1)에 충전된 전압에 의해 켜져서, 로우 레벨의 전원 전압(LVSS)을 향해 출력 전압(Vout)이 내려간다. 그리고 입력 전압(Vin)이 하이 레벨(VDD)이고 트랜지스터(M2)의 게이트 전압이 VSS에 가까우므로 트랜지스터(M3)에는 역방향의 바이어스가 걸리게 되어, 다이오드 형태로 연결된 트랜지스터(M3)에는 전류가 거의 흐르지 않으며 트랜지스터(M2)의 게이트 노드는 플로팅(floating)상태로 된다. 따라서, 캐패시터(C1)의 전압은 유지되며 출력 전압(Vout)이 내려감에 따라 트랜지스터(M2)의 게이트 전압은 부트스트랩(bootstrap)되어 출력 전압(Vout)이 로우 레벨의 전원 전압(LVSS)까지 떨어져 문턱 전압(Vp)에 관계없이 일정하게 된다.
본 발명의 제1 실시예에서는 입력단과 트랜지스터(M2)의 게이트 사이에, 다이오드 연결된 트랜지스터(M3)를 사용하였다 그러나 트랜지스터(M3) 대신에 로우 레벨의 전압이 입력될 때 로우 레벨에 해당하는 전압을 트랜지스터(M2)의 게이트에 인가하고 하이 레벨의 전압이 입력될 때 트랜지스터(M2)의 게이트를 플로팅 상태로 할 수 있는 다른 소자를 사용하여도 된다.
이와 같이 본 발명의 제1 실시예에 의하면 입력 전압(Vin)이 로우 레벨의 전압(VSS)일 때 하이 레벨의 전압(VDD)에 가까운 전압을 출력할 수 있으며, 입력 전압(Vin)이 하이 레벨의 전압(VDD)일 때 입력 전압의 로우 레벨 전압(VSS)보다 낮은 원하는 전압(LVSS)을 출력할 수 있다. 그리고 출력 전압(Vout)을 VDD에 가깝게 하기 위해서는 트랜지스터(M2)의 채널 폭(W)과 채널 길이(L)의 비(W/L)를 줄이면 된다. 아래에서는 이러한 실시예에 대하여 도 3을 참조하여 자세하게 설명한다.
도 3은 본 발명의 제2 실시예에 따른 레벨 시프터를 나타내는 회로도이다.
도 3에 나타낸 바와 같이, 제2 실시예에 따른 레벨 시프터는 트랜지스터(M4)를 제외하면 제1 실시예에 따른 레벨 시프터와 동일한 구조를 가진다. 자세하게 설명하면, 트랜지스터(M4)는 출력단, 트랜지스터(M2)의 게이트 및 트랜지스터(M2)의 소스에 각각 연결된 소스, 게이트 및 드레인을 세 단자로 가진다. 이때, 캐패시터(C1)는 트랜지스터(M4)의 게이트와 소스 사이에 연결되며 트랜지스터(M1, M4)의 접점이 출력단으로 된다.
이러한 구조에서 트랜지스터(M2, M4)의 특성, 즉 채널 폭과 채널 길이가 각각 W 및 L로 동일하다고 가정하면, 두 트랜지스터(M2, M4)가 직렬로 연결되어 등가적으로 채널 폭과 채널 길이의 비는 W/2L로 된다. 그러면 [수학식 1]에 나타낸 전류(ID)에서 채널 폭과 채널 길이의 비가 줄어들기 때문에, 도 2에 나타낸 그래프에서 동작점이 더 높은 전압에서 형성되게 되며 정적 전류의 양도 줄어든다. 따라서 제1 실시예의 하이 레벨 출력 전압보다 높은, 즉 VDD에 더 가까운 하이 레벨의 출력 전압(Vout)을 얻을 수 있게 된다. 게다가 트랜지스터(M2)의 소스 전압이 트랜지스터(M4)의 소스 전압보다 낮으므로 제1 실시예에서 트랜지스터(M2)의 채널 길이를 2L로 한 것의 온 저항보다 도 3의 트랜지스터(M2, M4)의 온 저항의 합이 조금 더 큰 효과가 있어 하이 레벨의 출력 전압(Vout)을 얻는데 유리하다.
본 발명의 제2 실시예에서는 출력단과 트랜지스터(M2) 사이에 트랜지스터(M4)를 하나만 추가하였지만, 이에 한정되지 않고 출력단과 트랜지스터(M4)의 소스 사이에 트랜지스터(M4)와 게이트를 공통으로 가지는 트랜지스터를 더 추가할 수도 있다.
이상으로, 본 발명의 제1 및 제2 실시예에서는 로우 레벨의 전압이 입력될 때 하이 레벨의 전압이 출력되고 하이 레벨의 전압이 입력될 때 로우 레벨의 전압이 출력되는 레벨 시프터에 대하여 설명하였다.
아래에서는 이러한 제1 및 제2 실시예에 인버터를 추가하여 반전되지 않는 출력을 가지는 레벨 시프터에 대하여 도 4 내지 도 6을 참조하여 설명한다.
도 4 및 도 6은 각각 본 발명의 제3 및 제4 실시예에 따른 레벨 시프터를 나타내는 회로도이다. 도 5는 본 발명의 제3 실시예에 따른 레벨 시프터의 동작점을 나타내는 도면이다.
도 4에 나타낸 바와 같이, 본 발명의 제3 실시예에 따른 레벨 시프터는 제1 실시예에 따른 레벨 시프터를 두 개 연결한 구조이다. 자세하게 설명하면, 입력 전압(Vin)이 로우 레벨의 전압(VSS)일 때 트랜지스터(M1, M2)의 접점의 전압은 하이 레벨이 되며, 이 하이 레벨 전압에 의해 레벨 시프터의 출력 전압인 트랜지스터(N1, N2)의 접점의 전압은 로우 레벨의 전압(LVSS)으로 된다. 그리고 입력 전압(Vin)이 하이 레벨의 전압(VDD)일 때 트랜지스터(M1, M2)의 접점의 전압은 로우 레벨로 되며, 이 로우 레벨의 전압에 의해 레벨 시프터의 출력 전압은 하이 레벨의 전압으로 된다. 따라서 제3 실시예에 따른 레벨 시프터는 반전되지 않는 출력을 가지게 된다.
그러나 이러한 제3 실시예에서는 LVSS의 전압이 로우 레벨 입력 전압으로 되어 트랜지스터(N1, N3)에 입력된다. 그러면 트랜지스터(N2)의 게이트 노드 전압은 입력 전압(LVSS)과 트랜지스터(N3)의 문턱 전압의 절대값(|Vp|)의 합으로 되어, 트랜지스터(N2)에 흐르는 전류(ID)는 [수학식 2]와 같이 된다.
도 5에 나타낸 곡선(10)과 [수학식 2]의 전류 곡선(20)의 교점인 동작점은 LVSS에 가까운 점이 되어, 출력 전압(Vout)이 하이 레벨 전압(VDD)보다 상당히 작아진다. 그러면, 레벨 시프터의 출력을 입력으로 받는 회로에서 하이 레벨의 출력 전압을 로우 레벨로 인식할 수 있으므로, 하이 레벨의 출력 전압을 다른 회로에서 하이 레벨로 인식할 수 있도록 하기 위해서는 LVSS를 원하는 만큼 낮출 수 없게 된다. 따라서, 첫 번째 회로의 트랜지스터(M2)에 연결되는 로우 레벨의 전원 전압을 LVSS보다는 높게 설정하는 것이 바람직하다. 아래에서는 도 1에 나타낸 회로를 두 개 연결하고 첫 번째 회로의 로우 레벨 전원 전압을 VSS로 설정한 실시예에 대하여 도 6을 참조하여 설명한다.
도 6에 나타낸 바와 같이, 본 발명의 제4 실시예에 따른 레벨 시프터는 첫 번째 회로의 로우 레벨 전원 전압이 LVSS보다 높은 전압(VSS)인 점을 제외하면 제3 실시예에 따른 레벨 시프터와 동일하다. 이와 같이 하면 첫 번째 회로의 로우 레벨 출력 전압, 즉 두 번째 회로의 트랜지스터(N1, N3)에 입력되는 로우 레벨 전압이 VSS가 되므로 제1 실시예에서 설명한 것처럼 레벨 시프터의 하이 레벨 출력 전압(Vout)은 LVSS에 관계없이 결정된다. 따라서 레벨 시프터의 로우 레벨 출력 전압(LVSS)을 원하는 만큼 낮출 수 있다.
그리고 본 발명의 제3 및 제4 실시예에서는 제1 실시예에 따른 레벨 시프터가 두 개 연결되어 있지만, 제2 실시예의 레벨 시프터가 두 개 연결되거나 제1 및 제2 실시예의 레벨 시프터가 연결될 수도 있다.
이상으로, 본 발명의 제1 내지 제4 실시예에서는 PMOS 트랜지스터를 사용하는 레벨 시프터에 대하여 설명하였다. 이러한 PMOS 레벨 시프터에서는 먼저 로우 레벨의 전압을 공급하여 캐패시터를 충전시키고 하이 레벨의 전압을 공급하여 출력 전압을 풀다운(pull-down)시킬 필요가 있다. 즉, 레벨 시프터의 정상적인 동작을 위해서는 구동시에 로우 레벨의 전압을 공급하여 초기화시키는 방법을 사용하는 것이 바람직하다. 그리고 PMOS 레벨 시프터는 로우 레벨의 전압을 더 떨어뜨려서 전압 레벨을 시프트하는 것이 일반적이며, NMOS 트랜지스터를 사용하여 하이 레벨의 전압을 시프트할 수 있다. 아래에서는 NMOS 트랜지스터를 사용하는 레벨 시프터에 대하여 도 7 내지 도 10을 참조하여 설명한다.
도 7 내지 도 10은 각각 본 발명의 실시예에 따른 레벨 시프터를 나타내는 회로도이다.
도 7을 보면, 본 발명의 다른 실시예에 따른 레벨 시프터는 NMOS 트랜지스터 및 전원(LVDD, VSS)을 제외하면 도 1에 나타낸 레벨 시프터와 동일한 구조를 가진다. 자세하게 설명하면, 도 7의 레벨 시프터는 NMOS 트랜지스터(M1, M2, M3)를 포함하며 트랜지스터(M1, M2)는 로우 레벨의 전압(VSS)을 공급하는 전원과 하이 레벨의 전압(LVDD)를 공급하는 전원 사이에 직렬로 연결되어 있다. 그리고 하이 레벨의 전압(LVDD)은 입력 전압의 하이 레벨(VDD)보다 더 높은 전압이다.
이러한 레벨 시프터에서, 하이 레벨의 전압(VDD)이 입력되면 트랜지스터(M1)가 켜지고, 트랜지스터(M1, M2)의 온 저항비에 따라 로우 레벨의 전원 전압(VSS)에 가까운 전압이 출력된다. 그리고 캐패시터(C1)에는 출력 전압(Vout)과 트랜지스터(M2)의 게이트 노드의 전압차에 해당하는 전압이 충전된다. 다음, 로우 레벨의 전압(VSS)이 입력되면, 트랜지스터(M2)의 게이트 노드는 플로팅 상태로 되고 캐패시터(C1)에 충전된 전압에 의해 트랜지스터(M2)는 부트스트랩(bootstrap) 회로로서 동작한다. 따라서 이 부트스트랩 회로에 의해 출력 전압(Vout)은 실질적으로 하이 레벨의 전원 전압(LVDD)까지 올라가게 된다.
도 8에 나타낸 레벨 시프터는 트랜지스터(M2)와 출력단 사이에 트랜지스터(M2)와 게이트를 공통으로 가지는 트랜지스터(M4)를 추가한 회로이다. 본 발명의 제2 실시예서 설명한 것처럼 트랜지스터(M4)를 추가함으로써 채널 폭(W)과 채널 길이(L)의 비(W/L)를 줄여서 출력 전압(Vout)을 VSS에 더 가깝게 할 수 있다.
도 9 및 도 10을 보면, 본 발명의 제3 및 제4 실시예에서 설명한 것처럼 두 개의 레벨 시프터를 연결하여 출력 전압이 반전되지 않도록 하였다. 이때, 도 9에 나타낸 바와 같이 첫 번째 회로의 하이 레벨 전원으로서 LVDD를 사용하면 본 발명의 제3 실시예에서 설명한 것처럼 레벨 시프터의 로우 레벨 출력 전압이 다른 회로에서 하이 레벨로 인식될 수 있다. 이러한 로우 레벨 출력 전압이 다른 회로에서 로우 레벨로 인식되도록 하기 위해서는 LVDD를 원하는 만큼 올릴 수 없게 된다. 따라서 도 10에 나타낸 것처럼 첫 번째 회로의 하이 레벨 전원 전압으로 LVDD보다 낮은 전압(VDD)을 사용하는 것이 바람직하다.
그리고 도 9 및 도 10의 실시예에서는 도 7의 레벨 시프터가 두 개 연결되어 있지만, 도 8의 레벨 시프터가 두 개 연결되거나 도 7 및 도 8의 레벨 시프터가 연결될 수도 있다.
이상으로 본 발명의 실시예에 따른 레벨 시프터를 설명하였으며, 이러한 레벨 시프터를 다른 전압 레벨의 IC를 사용하는 평판 표시 장치에 적용하여 IC 간에 전압 레벨을 변환할 수 있다. 아래에서는 본 발명의 실시예에 따른 레벨 시프터를 사용하는 평판 표시 장치에 대하여 도 11을 참조하여 설명한다.
도 11은 본 발명의 실시예에 따른 레벨 시프터를 사용하는 평판 표시 장치를 나타내는 도면이다.
도 11에 나타낸 평판 표시 장치는 타이밍 컨트롤러(Tcon)(100), 시프트 레지스터(S/R)(200), 데이터 드라이버(300) 및 표시 패널(400)을 포함한다. 타이밍 컨트롤러(100)는 시프트 레지스터(200) 및 데이터 드라이버(300)의 구동에 필요한 타이밍 신호(CLK, /CLK, SP)를 생성한다. 시프트 레지스터(200)는 타이밍 컨트롤러(100)로부터 타이밍 신호를 수신하여 표시 패널(400)에 형성된 주사선(X1∼Xm)에 주사 신호를 순차적으로 인가한다. 데이터 드라이버(300)는 타이밍 신호에 따라 표시 패널(400)의 데이터선(Y1∼Yn)에 데이터 신호를 인가한다.
예를 들어, 타이밍 컨트롤러(100)와 시프트 레지스터(200)에서 사용하는 전압 범위가 서로 다르다고 가정하면, 타이밍 컨트롤러(100)와 시프트 레지스터(200) 사이에 본 발명의 실시예에 따른 레벨 시프터(L/S)(500)를 형성하여, 타이밍 컨트롤러(100)의 출력 전압 범위를 시프트 레지스터(200)에서 사용하는 전압 범위로 변경할 수 있다.
마찬가지로, 시프트 레지스터(200)와 표시 패널(400)에서 사용하는 전압 범위가 서로 다르다고 가정하면, 시프트 레지스터(200)와 표시 패널(400)의 주사선(X1∼Xm) 사이에 레벨 시프터(L/S)(600)를 형성하여, 시프트 레지스터(200)의 출력 전압 범위를 표시 패널(400)에서 사용하는 전압 범위로 변경할 수 있다. 이때, 레벨 시프터(500)와 표시 패널(400) 사이에는 표시 패널(400)에서 사용되는 전압 범위를 따르는 버퍼(도시하지 않음)가 형성되어 있다.
도 11에서는 타이밍 컨트롤러(100)와 시프트 레지스터(200) 사이 및 시프트 레지스터(200)와 표시 패널(400) 사이에 레벨 시프터를 사용하는 경우를 예로 들어 설명하였지만, 이에 한정되지 않고 평판 표시 장치에서 전압 범위를 변경하는 경우에는 모두 적용할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이 본 발명에 의하면, PMOS 레벨 시프터에서는 출력단과 로우 레벨 전원 사이의 저항을 크게 하여 하이 레벨의 출력 전압을 원하는 전압까지 올릴 수 있으며, 부트스트랩을 이용함으로써 로우 레벨의 출력 전압을 원하는 전압까지 내릴 수 있다. 마찬가지로 NMOS 레벨 시프터에서도 로우 레벨과 하이 레벨의 출력을원하는 전압으로 할 수 있다. 그리고 저항이 커짐에 따라 트랜지스터에 흐르는 정적 전류가 줄어들어 소비 전력을 줄일 수 있다.

Claims (16)

  1. 제1 및 제2 레벨의 전압을 교대로 가지는 입력 전압 신호를 수신하여, 상기 제1 및 제2 레벨 전압에 따라 각각 제3 및 제4 레벨의 전압을 생성하는 레벨 시프터에 있어서,
    제5 레벨의 전압을 가지는 제1 전원과 출력단 사이에 연결되며 게이트에 상기 입력 전압 신호가 입력되는 제1 트랜지스터,
    상기 출력단과 제6 레벨의 전압을 가지는 제2 전원 사이에 연결되는 제2 트랜지스터,
    상기 출력단과 상기 제2 트랜지스터의 게이트 사이에 연결되는 캐패시터,
    상기 제1 레벨의 전압에 응답하여 상기 제1 레벨의 전압에 대응하는 전압이 상기 제2 트랜지스터의 게이트에 인가되도록 하며, 상기 제2 레벨의 전압에 응답하여 상기 입력 전압 신호와 상기 제2 트랜지스터의 게이트를 전기적으로 차단하는 스위칭 소자
    를 포함하는 레벨 시프터.
  2. 제1항에 있어서,
    상기 스위칭 소자는
    상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 게이트 사이에 연결되며 상기 제2 레벨의 전압에 의해 역방향 바이어스되도록 다이오드 연결된(diode-connected) 트랜지스터인 레벨 시프터.
  3. 제1항에 있어서,
    상기 출력단과 상기 제2 트랜지스터 사이에 직렬로 연결되며 그 게이트가 상기 제2 트랜지스터의 게이트에 연결되는 적어도 하나의 제3 트랜지스터를 더 포함하는 레벨 시프터.
  4. 제1항에 있어서,
    상기 제3 레벨의 전압은 상기 제1 및 제2 트랜지스터의 온 저항비에 따라 결정되는 레벨 시프터.
  5. 제4항에 있어서,
    상기 제2 트랜지스터의 온 저항은 상기 제1 레벨의 전압에 의해 결정되는 레벨 시프터.
  6. 제1항에 있어서,
    상기 제4 레벨의 전압은 실질적으로 상기 제6 레벨의 전압인 레벨 시프터.
  7. 제6항에 있어서,
    상기 제5 레벨의 전압은 상기 제2 레벨의 전압과 실질적으로 동일하고 상기제6 레벨의 전압은 상기 제1 레벨의 전압보다 상기 제2 레벨의 전압에서 멀리 떨어진 전압인 레벨 시프터.
  8. 제1항에 있어서,
    상기 제1 및 제2 트랜지스터는 PMOS 트랜지스터이며, 상기 제1 및 제2 레벨의 전압은 각각 로우 레벨 및 하이 레벨의 전압인 레벨 시프터.
  9. 제1항에 있어서,
    상기 제1 및 제2 트랜지스터는 NMOS 트랜지스터이며, 상기 제1 및 제2 레벨의 전압은 하이 레벨 및 로우 레벨의 전압인 레벨 시프터.
  10. 제1 하이 레벨의 전압을 공급하는 제1 전원과 제1 로우 레벨의 전압을 공급하는 제2 전원 사이에 직렬로 연결되는 제1 및 제2 PMOS 트랜지스터,
    상기 제1 및 제2 PMOS 트랜지스터의 접점과 상기 제2 PMOS 트랜지스터의 게이트 사이에 연결되는 캐패시터, 그리고
    제2 로우 레벨의 전압이 상기 제1 PMOS 트랜지스터의 게이트에 입력되는 경우에, 상기 제2 PMOS 트랜지스터의 게이트에 상기 제2 로우 레벨의 전압에 대응하는 제3 로우 레벨의 전압이 인가되도록 형성되는 전기적 경로
    를 포함하며,
    상기 제2 로우 레벨의 전압이 상기 제1 PMOS 트랜지스터의 게이트에 입력되면, 상기 제1 및 제2 PMOS 트랜지스터의 온 저항비에 따라 제2 하이 레벨의 전압이 상기 접점으로 출력되고,
    제3 하이 레벨의 전압이 상기 제1 PMOS 트랜지스터의 게이트에 입력되면 상기 캐패시터에 충전된 전압에 의해 상기 제2 PMOS 트랜지스터가 부트스트랩(bootstrap)되어 실질적으로 상기 제1 로우 레벨의 전압이 상기 접점으로 출력되는
    레벨 시프터.
  11. 제10항에 있어서,
    상기 제1 로우 레벨의 전압은 상기 제2 로우 레벨의 전압보다 낮은 레벨 시프터.
  12. 제10항에 있어서,
    상기 접점과 상기 제2 PMOS 트랜지스터 사이에 직렬로 연결되며 그 게이트가 상기 제2 PMOS 트랜지스터의 게이트에 연결되는 적어도 하나의 제3 PMOS 트랜지스터를 더 포함하는 레벨 시프터.
  13. 제1 로우 레벨의 전압을 공급하는 제1 전원과 제1 하이 레벨의 전압을 공급하는 제2 전원 사이에 직렬로 연결되는 제1 및 제2 NMOS 트랜지스터,
    상기 제1 및 제2 NMOS 트랜지스터의 접점과 상기 제2 NMOS 트랜지스터의 게이트 사이에 연결되는 캐패시터, 그리고
    제2 하이 레벨의 전압이 상기 제1 NMOS 트랜지스터의 게이트에 입력되는 경우에, 상기 제2 NMOS 트랜지스터의 게이트에 상기 제2 하이 레벨의 전압에 대응하는 제3 하이 레벨의 전압이 인가되도록 형성되는 전기적 경로
    를 포함하며,
    상기 제2 하이 레벨의 전압이 상기 제1 NMOS 트랜지스터의 게이트에 입력되면, 상기 제1 및 제2 NMOS 트랜지스터의 온 저항비에 따라 제2 로우 레벨의 전압이 상기 접점으로 출력되고,
    제3 로우 레벨의 전압이 상기 제1 NMOS 트랜지스터의 게이트에 입력되면 상기 캐패시터에 충전된 전압에 의해 상기 제2 NMOS 트랜지스터가 부트스트랩(bootstrap)되어 실질적으로 상기 제1 하이 레벨의 전압이 상기 접점으로 출력되는
    레벨 시프터.
  14. 제13항에 있어서,
    상기 제1 하이 레벨의 전압은 상기 제2 하이 레벨의 전압보다 높은 레벨 시프터.
  15. 제13항에 있어서,
    상기 접점과 상기 제2 NMOS 트랜지스터 사이에 직렬로 연결되며 그 게이트가상기 제2 NMOS 트랜지스터의 게이트에 연결되는 적어도 하나의 제3 NMOS 트랜지스터를 더 포함하는 레벨 시프터.
  16. 제1항, 제10항 및 제13항 중 어느 한 항에 기재된 레벨 시프터를 포함하는 평판 표시 장치.
KR10-2002-0045524A 2002-08-01 2002-08-01 레벨 시프터 및 평판 표시 장치 KR100432652B1 (ko)

Priority Applications (9)

Application Number Priority Date Filing Date Title
KR10-2002-0045524A KR100432652B1 (ko) 2002-08-01 2002-08-01 레벨 시프터 및 평판 표시 장치
AT03090140T ATE367680T1 (de) 2002-08-01 2003-05-15 Pegelschieberschaltung
EP03090140A EP1387491B1 (en) 2002-08-01 2003-05-15 Level shifter
DE60314946T DE60314946T2 (de) 2002-08-01 2003-05-15 Pegelschieberschaltung
CNB031368522A CN1313991C (zh) 2002-08-01 2003-05-23 电平移位器和平板显示器
US10/445,070 US6891422B2 (en) 2002-08-01 2003-05-23 Level shifter and flat panel display
JP2003166516A JP3835553B2 (ja) 2002-08-01 2003-06-11 レベルシフタ及び平板表示装置
US11/040,412 US7005909B2 (en) 2002-08-01 2005-01-21 Level shifter and flat panel display
US11/097,489 US7081786B2 (en) 2002-08-01 2005-04-01 Level shifter and flat panel display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0045524A KR100432652B1 (ko) 2002-08-01 2002-08-01 레벨 시프터 및 평판 표시 장치

Publications (2)

Publication Number Publication Date
KR20040012133A true KR20040012133A (ko) 2004-02-11
KR100432652B1 KR100432652B1 (ko) 2004-05-22

Family

ID=30113214

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0045524A KR100432652B1 (ko) 2002-08-01 2002-08-01 레벨 시프터 및 평판 표시 장치

Country Status (7)

Country Link
US (3) US6891422B2 (ko)
EP (1) EP1387491B1 (ko)
JP (1) JP3835553B2 (ko)
KR (1) KR100432652B1 (ko)
CN (1) CN1313991C (ko)
AT (1) ATE367680T1 (ko)
DE (1) DE60314946T2 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714817B1 (ko) 2004-04-01 2007-05-04 세이코 엡슨 가부시키가이샤 레벨 시프터, 레벨 시프트 회로, 전기 광학 장치 및 전자기기
KR100736396B1 (ko) * 2006-02-13 2007-07-09 삼성전자주식회사 저전력 소모를 위한 소 신호 수신기 및 이를 구비하는반도체 장치
KR100941843B1 (ko) * 2008-04-14 2010-02-11 삼성모바일디스플레이주식회사 인버터 및 이를 구비한 표시장치
KR100943708B1 (ko) * 2008-02-21 2010-02-23 한국전자통신연구원 레벨 시프트 회로
US8686760B2 (en) 2010-05-14 2014-04-01 Samsung Display Co., Ltd. Buffer and driving method of the same
CN103795397A (zh) * 2012-10-31 2014-05-14 晨星软件研发(深圳)有限公司 电位转换器以及运算放大器

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100432652B1 (ko) * 2002-08-01 2004-05-22 삼성에스디아이 주식회사 레벨 시프터 및 평판 표시 장치
KR100570661B1 (ko) * 2004-04-29 2006-04-12 삼성에스디아이 주식회사 레벨 시프터 및 이를 이용한 평판 표시 장치
US7304502B2 (en) * 2004-06-28 2007-12-04 Samsung Sdi Co., Ltd Level shifter and flat panel display comprising the same
KR100711108B1 (ko) * 2004-07-16 2007-04-24 삼성전자주식회사 레벨 쉬프터 및 레벨 쉬프팅 방법
JP5190722B2 (ja) * 2005-05-20 2013-04-24 Ｎｌｔテクノロジー株式会社 ブートストラップ回路並びにこれを用いたシフトレジスタ、走査回路及び表示装置
JP4533821B2 (ja) 2005-08-16 2010-09-01 パナソニック株式会社 Ｍｏｓ型固体撮像装置
US7432737B2 (en) 2005-12-28 2008-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
KR100715933B1 (ko) * 2006-01-21 2007-05-08 주식회사 실리콘웍스 액정표시장치의 구동회로
TWI324443B (en) * 2006-01-24 2010-05-01 Au Optronics Corp Transistor level shifter circuit
TWI354976B (en) * 2006-04-19 2011-12-21 Au Optronics Corp Voltage level shifter
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
KR101196711B1 (ko) * 2006-06-05 2012-11-07 삼성디스플레이 주식회사 레벨 쉬프트 회로 및 이를 탑재한 표시장치
US7385441B2 (en) * 2006-09-27 2008-06-10 Tpo Displays Corp. Level shifter with reduced power consumption
JP2009251573A (ja) * 2008-04-11 2009-10-29 Hitachi Displays Ltd 表示装置
KR100962909B1 (ko) * 2008-08-14 2010-06-10 삼성모바일디스플레이주식회사 주사구동부 및 그를 이용한 유기전계발광표시장치
KR20110011988A (ko) * 2009-07-29 2011-02-09 삼성전자주식회사 레벨 시프터 및 이를 이용한 표시 장치
JP5582771B2 (ja) * 2009-12-04 2014-09-03 株式会社沖データ 駆動装置及び画像形成装置
KR101925993B1 (ko) * 2011-12-13 2018-12-07 엘지디스플레이 주식회사 방전회로를 포함하는 액정표시장치 및 액정표시장치 구동방법
KR101980321B1 (ko) * 2013-04-17 2019-05-20 에스케이하이닉스 주식회사 이퀄라이저 회로 및 이를 포함하는 수신 회로
KR20150104518A (ko) * 2014-03-05 2015-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레벨 시프터 회로
CN106531117B (zh) * 2017-01-05 2019-03-15 京东方科技集团股份有限公司 移位寄存器、其驱动方法、栅极集成驱动电路及显示装置
US10812080B2 (en) * 2018-11-13 2020-10-20 Nxp Usa, Inc. High speed voltage level translator including an automatically bootstrapped cascode driver
KR102543041B1 (ko) * 2018-11-29 2023-06-14 엘지디스플레이 주식회사 외부 보상용 표시 장치 및 그 구동 방법
CN110690890B (zh) * 2019-10-14 2021-07-20 华南理工大学 一种电平移位电路
KR20210094175A (ko) 2020-01-20 2021-07-29 삼성전자주식회사 레벨 시프터를 포함하는 전자 장치
CN114067759B (zh) * 2020-07-31 2022-12-23 滁州惠科光电科技有限公司 一种显示面板的栅极驱动电路及其驱动方法和显示装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3506851A (en) * 1966-12-14 1970-04-14 North American Rockwell Field effect transistor driver using capacitor feedback
JPS532308B2 (ko) * 1972-09-25 1978-01-26
US3925689A (en) * 1974-09-13 1975-12-09 Gen Instrument Corp High speed data buffer and amplifier
DE2639555C2 (de) * 1975-09-04 1985-07-04 Plessey Overseas Ltd., Ilford, Essex Elektrische integrierte Schaltung
JPS5687933A (en) * 1979-12-19 1981-07-17 Fujitsu Ltd Bootstrap circuit
DE3100795A1 (de) * 1980-07-09 1982-08-05 Siemens AG, 1000 Berlin und 8000 München Schalter mit in serie geschalteten feldeffekttransistoren
DE3026040C2 (de) 1980-07-09 1982-05-27 Siemens AG, 1000 Berlin und 8000 München Schalter mit in Serie geschalteten MOS-FET
JPS609370B2 (ja) * 1980-12-24 1985-03-09 富士通株式会社 バッファ回路
JPS594223A (ja) * 1982-06-30 1984-01-11 Fujitsu Ltd クロツク発生回路
US4649300A (en) * 1985-08-12 1987-03-10 Intel Corporation Bootstrap buffer
US4704551A (en) * 1986-06-27 1987-11-03 Methode Of California Low voltage/high voltage field effect transistor (FET) switching circuit for printed circuit board tester
JP2556684B2 (ja) 1986-08-26 1996-11-20 則男 赤松 論理回路
IT1228509B (it) * 1988-10-28 1991-06-19 Sgs Thomson Microelectronics Dispositivo per generare una tensione di alimentazione flottante per un circuito bootstrap capacitivo
JPH0786904A (ja) 1993-09-14 1995-03-31 Kawasaki Steel Corp インタフェース回路
JPH0850465A (ja) * 1994-05-30 1996-02-20 Sanyo Electric Co Ltd シフトレジスタ及び表示装置の駆動回路
US5701136A (en) * 1995-03-06 1997-12-23 Thomson Consumer Electronics S.A. Liquid crystal display driver with threshold voltage drift compensation
US5694061A (en) * 1995-03-27 1997-12-02 Casio Computer Co., Ltd. Semiconductor device having same conductive type MIS transistors, a simple circuit design, and a high productivity
JPH0946216A (ja) 1995-07-28 1997-02-14 Casio Comput Co Ltd 半導体装置
KR0182041B1 (ko) * 1995-08-11 1999-05-15 김광호 단전원에서의 파워 트랜지스터의 구동 회로
US6088014A (en) * 1996-05-11 2000-07-11 Hitachi, Ltd. Liquid crystal display device
KR100400383B1 (ko) * 1996-03-07 2003-12-31 마츠시타 덴끼 산교 가부시키가이샤 기준 전압원 회로 및 전압 피드백 회로
JP3413043B2 (ja) * 1997-02-13 2003-06-03 株式会社東芝 液晶表示装置
JP3697873B2 (ja) 1997-12-05 2005-09-21 セイコーエプソン株式会社 レベルシフト回路、これを用いた信号ドライバおよび表示装置ならびに半導体装置
JP2001282208A (ja) 2000-04-04 2001-10-12 Citizen Watch Co Ltd 液晶駆動装置及びその駆動方法
KR100432652B1 (ko) * 2002-08-01 2004-05-22 삼성에스디아이 주식회사 레벨 시프터 및 평판 표시 장치

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714817B1 (ko) 2004-04-01 2007-05-04 세이코 엡슨 가부시키가이샤 레벨 시프터, 레벨 시프트 회로, 전기 광학 장치 및 전자기기
KR100736396B1 (ko) * 2006-02-13 2007-07-09 삼성전자주식회사 저전력 소모를 위한 소 신호 수신기 및 이를 구비하는반도체 장치
US7463072B2 (en) 2006-02-13 2008-12-09 Samsung Electronics Co., Ltd. Small swing signal receiver for low power consumption and semiconductor device including the same
KR100943708B1 (ko) * 2008-02-21 2010-02-23 한국전자통신연구원 레벨 시프트 회로
KR100941843B1 (ko) * 2008-04-14 2010-02-11 삼성모바일디스플레이주식회사 인버터 및 이를 구비한 표시장치
US8462083B2 (en) 2008-04-14 2013-06-11 Samsung Display Co., Ltd. Inverter and display device including the same
US8686760B2 (en) 2010-05-14 2014-04-01 Samsung Display Co., Ltd. Buffer and driving method of the same
CN103795397A (zh) * 2012-10-31 2014-05-14 晨星软件研发(深圳)有限公司 电位转换器以及运算放大器

Also Published As

Publication number Publication date
US20040021496A1 (en) 2004-02-05
US7005909B2 (en) 2006-02-28
US6891422B2 (en) 2005-05-10
DE60314946D1 (de) 2007-08-30
EP1387491A2 (en) 2004-02-04
US20050140421A1 (en) 2005-06-30
CN1472717A (zh) 2004-02-04
DE60314946T2 (de) 2008-04-03
US7081786B2 (en) 2006-07-25
JP2004096716A (ja) 2004-03-25
EP1387491A3 (en) 2004-06-30
CN1313991C (zh) 2007-05-02
ATE367680T1 (de) 2007-08-15
KR100432652B1 (ko) 2004-05-22
JP3835553B2 (ja) 2006-10-18
US20050179480A1 (en) 2005-08-18
EP1387491B1 (en) 2007-07-18

Similar Documents

Publication Publication Date Title
KR100432652B1 (ko) 레벨 시프터 및 평판 표시 장치
KR100297140B1 (ko) 저전력소비와 정밀한 전압출력을 갖는 액정 표시용 구동 회로
US5113097A (en) CMOS level shifter circuit
US8102357B2 (en) Display device
JP3851302B2 (ja) バッファー回路及びこれを利用したアクティブマトリックス表示装置
US6531893B2 (en) Level conversion circuit as well as semiconductor device and display unit comprising the same
KR20010020913A (ko) 용량성 부하 구동회로 및 구동회로 시스템
US7071735B2 (en) Level shifter and panel display using the same
US7078934B2 (en) Level conversion circuit
KR19990014027A (ko) 중간전위생성회로
US20080316196A1 (en) Display device and driving circuit for display device
US20030117207A1 (en) Level shifter having plurality of outputs
KR20030051209A (ko) 레벨 쉬프터를 갖는 쉬프트 레지스터
US7133487B2 (en) Level shifter
JP2006222842A (ja) 電流駆動回路
US20030222701A1 (en) Level shifter having plurality of outputs
CN212624749U (zh) 显示面板的源极驱动器的输出缓冲器
JP3211830B2 (ja) Ｃｍｏｓレベル・シフタ回路
JP2000293139A (ja) ドライバー回路
US20050122134A1 (en) Level shifter and flat panel display

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee