JP2008211721A - 表示装置駆動回路 - Google Patents
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Abstract
【解決手段】表示装置駆動回路は、出力端子OUTと高電圧電源端子VDHとの間に電気的に接続されたIGBT1、出力端子OUTと基準電源端子(GND)との間に電気的に接続されたIGBT2、IGBT2のゲートと低電圧電源端子VDLとの間でそれぞれアノード、カソードが直列接続された3つのダイオード31〜33、レベルシフト回路4、およびバッファ回路10からなる。ダイオード31〜33は、アノードをIGBT2のゲートに接続し、カソードを低電圧電源端子VDLに接続することで、IGBT2のゲートと低電圧電源端子VDLとの間を電気的に接続する。これらのダイオード31〜33によりIGBT2のゲート電圧を下げることでIGBT2に流れる電流を抑え、その素子破壊を防止することができる。
【選択図】図1
Description
なお、ここでは簡単のため、2電極のPDPの例を示している。
PDP100の駆動装置は複数のスキャンドライバIC(Integrated Circuit)101−1、101−2、101−3、…、101−nと、データ(アドレス)ドライバIC102−1、102−2、102−3、…、102−mなど(ここでn,mは任意の数である)から構成される。
図9には、従来のPDPの表示装置駆動回路における出力段の回路図を示す。
図10は、レベルシフト回路120の構成を示す図である。レベルシフト回路120は、PMOS121のソースと、PMOS122のソースが高電圧電源端子VDHに共通に接続され、PMOS121のゲートとPMOS122のドレイン、PMOS121のドレインとPMOS122のゲートがそれぞれ接続され、PMOS121のドレインとNMOS123のドレインが接続され、PMOS122のドレインとNMOS124のドレインが接続され、NMOS123のソースとNMOS124のソースが接地されている。さらにPMOS122のドレインとNMOS124のドレインの接続点がレベルシフト回路120の出力点として、ハイサイド側のIGBT111のゲートに接続されている。
アドレス放電に至るスイッチング動作時には、制御回路によりハイサイド側のIGBT111が『オン』から『オフ』に、ローサイド側のIGBT112が『オフ』から『オン』状態に変化する。その際に、通常は5V程度ある低電圧電源端子VDLの電圧が低下すると、制御回路もまた低電圧電源端子VDLおよび基準電源端子(GND)に接続されているから、制御回路からの信号が不安定になり、レベルシフト回路120のNMOS123、124の電流駆動能力も低下する。このとき、入力端子141が『H』から『L』に、入力端子142が『H』から『L』に変化するから、レベルシフト回路120のNMOS123が『オン』から『オフ』に、NMOS124が『オフ』から『オン』に切り替わる。
(実施の形態1)
図1は、実施の形態1に係る表示装置駆動回路を示す回路図である。
図2は、実施の形態2に係る表示装置駆動回路のバッファ回路を示す回路図である。ここで、実施の形態2の表示装置駆動回路は、実施の形態1とバッファ回路20のみが異なるものであって、他の構成要素については同一の構成であるため、それらの説明を省略する。
図3は、実施の形態3に係る表示装置駆動回路のバッファ回路を示す回路図である。ここで、実施の形態3の表示装置駆動回路は、実施の形態1とバッファ回路40のみが異なるものであって、他の構成要素については同一の構成であるため、それらの説明を省略する。
図4は、実施の形態4に係る表示装置駆動回路のバッファ回路を示す回路図である。
実施の形態4の表示装置駆動回路は、実施の形態1とバッファ回路50のみが異なるので、他の構成要素については同一符号とし、説明を省略する。
以上の表示装置駆動回路では、バックゲート効果を利用して、IGBT2のオン時のゲート電位をVDLより引き下げるとして説明したが、VDLより低い電圧を供給する第2の低電圧電源端子VDL2を設けて、オン時のゲート電位を所定のタイミングで引き下げるようにしてもよい。
図5は、実施の形態5に係る表示装置駆動回路のバッファ回路を示す回路図である。
実施の形態5の表示装置駆動回路は、実施の形態1とバッファ回路60のみが異なるので、他の構成要素については同一符号とし、説明を省略する。
図6は、実施の形態5に係る表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。
次に、実施の形態5の表示装置駆動回路を応用したものを実施の形態6として説明する。
実施の形態6の表示装置駆動回路は、実施の形態1とバッファ回路70のみが異なるので、他の構成要素については同一符号とし、説明を省略する。
なお、以上の説明では、出力段のスイッチ回路をトーテムポールで形成したが、プッシュプルにしてもよい。
4 レベルシフト回路
10,20,40,50,60,70 バッファ回路
31〜33 ダイオード
100 PDP
101−1〜101−n スキャンドライバIC
102−1〜102−m データ(アドレス)ドライバIC
103 走査・維持電極
104 データ電極
Claims (10)
- ディスプレイパネルを駆動する表示装置駆動回路において、
出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第1のトランジスタと、
前記出力端子と基準電源端子との間に電気的に接続された第2のトランジスタと、
前記第2のトランジスタのゲートとロジック用の低電圧を供給する低電圧電源端子との間に電気的に接続された第1のnチャネル型MOS電界効果トランジスタ、および前記第2のトランジスタのゲートと前記基準電源端子との間に電気的に接続された第2のnチャネル型MOS電界効果トランジスタを有するバッファ回路と、
前記第2のトランジスタのゲートと前記低電圧電源端子とに対して、それぞれアノード、カソードが電気的に接続されたダイオードと、
を備えたことを特徴とする表示装置駆動回路。 - 前記第1のトランジスタおよび前記第2のトランジスタは、いずれもIGBTであることを特徴とする請求項1記載の表示装置駆動回路。
- 前記ダイオードが、前記第2のトランジスタのゲートと前記低電圧電源端子との間で複数段直列に接続されていることを特徴とする請求項1記載の表示装置駆動回路。
- 前記バッファ回路は、さらに、前記第1のnチャネル型MOS電界効果トランジスタのチャネル形成領域と前記低電圧電源端子との間に電気的に接続された第3のnチャネル型MOS電界効果トランジスタ、および前記第1のnチャネル型MOS電界効果トランジスタのチャネル形成領域と前記基準電源端子との間に電気的に接続された第4のnチャネル型MOS電界効果トランジスタを有し、
前記第1のnチャネル型MOS電界効果トランジスタのチャネル形成領域の電位を切り替えることを特徴とする請求項1記載の表示装置駆動回路。 - 前記バッファ回路において、前記第1のnチャネル型MOS電界効果トランジスタのチャネル形成領域は、前記第3のnチャネル型MOS電界効果トランジスタのソースと電気的に接続され、
前記第1のnチャネル型MOS電界効果トランジスタのチャネル形成領域の電位を引き上げることを特徴とする請求項4記載の表示装置駆動回路。 - 前記バッファ回路は、さらに、ロジック用の第1の低電圧を供給する第1の低電圧電源端子に電気的に接続された第1のpチャネル型MOS電界効果トランジスタ、および第2の低電圧を供給する第2の低電圧電源端子に電気的に接続された第2のpチャネル型MOS電界効果トランジスタを有し、
前記第1のnチャネル型MOS電界効果トランジスタに対して、前記第1の低電圧あるいは前記第2の低電圧を選択してロジック用の低電圧として供給するようにしたことを特徴とする請求項1記載の表示装置駆動回路。 - 前記バッファ回路において、前記第1のpチャネル型MOS電界効果トランジスタと、前記第2のpチャネル型MOS電界効果トランジスタの、いずれか一方をオン、他方をオフにすることで、前記第2のトランジスタのゲート電圧を可変することを特徴とする請求項6記載の表示装置駆動回路。
- 前記バッファ回路は、前記オン、オフの期間を調整する遅延回路を有することを特徴とする請求項7記載の表示装置駆動回路。
- 前記第2のトランジスタのゲートと前記基準電源端子との間に、前記ゲートを保護するためのツェナーダイオードを有したことを特徴とする請求項6記載の表示装置駆動回路。
- 前記第2の低電圧は、前記第1の低電圧をもとに生成されることを特徴とする請求項6記載の表示装置駆動回路。
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2007
- 2007-02-28 JP JP2007048641A patent/JP2008211721A/ja active Pending
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