JP2008211721A - 表示装置駆動回路 - Google Patents

Abstract

【課題】高電圧電源に接続されるトランジスタの過電流による破壊を防止できる表示装置駆動回路を提供する。
【解決手段】表示装置駆動回路は、出力端子ＯＵＴと高電圧電源端子ＶＤＨとの間に電気的に接続されたＩＧＢＴ１、出力端子ＯＵＴと基準電源端子（ＧＮＤ）との間に電気的に接続されたＩＧＢＴ２、ＩＧＢＴ２のゲートと低電圧電源端子ＶＤＬとの間でそれぞれアノード、カソードが直列接続された３つのダイオード３１〜３３、レベルシフト回路４、およびバッファ回路１０からなる。ダイオード３１〜３３は、アノードをＩＧＢＴ２のゲートに接続し、カソードを低電圧電源端子ＶＤＬに接続することで、ＩＧＢＴ２のゲートと低電圧電源端子ＶＤＬとの間を電気的に接続する。これらのダイオード３１〜３３によりＩＧＢＴ２のゲート電圧を下げることでＩＧＢＴ２に流れる電流を抑え、その素子破壊を防止することができる。
【選択図】図１

Description

本発明は、集積回路として構成された表示装置駆動回路に関し、とくにプラズマディスプレイパネルなどの表示装置を駆動する表示装置駆動回路に関する。

近年、テレビジョン放送受信機やパーソナルコンピュータなどにおける表示装置として、大型化、薄型軽量化が実現可能なプラズマディスプレイパネル（以下、ＰＤＰという。）が脚光を浴びている。

図８は、ＰＤＰを駆動するためのＰＤＰ駆動装置の概略構成を示す図である。
なお、ここでは簡単のため、２電極のＰＤＰの例を示している。
ＰＤＰ１００の駆動装置は複数のスキャンドライバＩＣ（Integrated Circuit）１０１−１、１０１−２、１０１−３、…、１０１−ｎと、データ（アドレス）ドライバＩＣ１０２−１、１０２−２、１０２−３、…、１０２−ｍなど（ここでｎ，ｍは任意の数である）から構成される。

スキャンドライバＩＣ１０１−１〜１０１−ｎは、それぞれ複数本の走査・維持電極１０３を駆動し、データ（アドレス）ドライバＩＣ１０２−１〜１０２−ｍは、それぞれ、Ｒ、Ｇ、Ｂの各色に対応する複数本のデータ電極１０４を駆動する。この走査・維持電極１０３と、データ電極１０４とは互いに直交するように格子状に配置され、その交点に放電セル（図示せず）が配置される。

ＰＤＰ１００の画素数がＸＧＡ（eXtended video Graphics Array）である場合、例えばスキャンドライバＩＣ１０１−１〜１０１−ｎがそれぞれ６４本の走査・維持電極１０３を駆動可能であれば、画素数は１０２４×７６８であるので１２個のスキャンドライバＩＣ１０１−１〜１０１−１２が配置されることになる。

画像の表示の際には、これらのスキャンドライバＩＣ１０１−１〜１０１−ｎ、データ（アドレス）ドライバＩＣ１０２−１〜１０２−ｍによって、データ電極１０４からのデータを、放電セルに走査・維持電極１０３ごとにスキャンして書き込み、走査・維持電極１０３に放電維持パルスを出力して放電維持期間だけ放電を維持し、画像の表示を行う。

ここで、従来のスキャンドライバＩＣ（なお、以下では表示装置駆動回路と呼ぶことにする。）において、１本の走査線を駆動する部分の出力段の回路について説明する。
図９には、従来のＰＤＰの表示装置駆動回路における出力段の回路図を示す。

図９の回路は、単位面積で多くの電流を流せる素子である２つのＩＧＢＴ（Insulated Gate Bipolar Transistor）１１１、１１２と、レベルシフト回路１２０と、バッファ回路１３０とを有している。

レベルシフト回路１２０は、後述するように高耐圧のｐチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下単にＰＭＯＳと称する）と、ｎチャネル型ＭＯＳＦＥＴ（以下単にＮＭＯＳと称する）から構成される回路である。また、図示しない制御回路からの信号（０〜５Ｖ）が入力される入力端子１４１と接続されており、この信号を０〜１００Ｖの信号に変換して、ＩＧＢＴ１１１のゲートに入力する。

バッファ回路１３０は、図示しない制御回路からの信号（０〜５Ｖ）を入力する入力端子１４２と接続されており、バッファ回路１３０の出力がＩＧＢＴ１１２のゲートに出力される。

このバッファ回路１３０は、例えば特許文献１に記載されているように、２つのＮＭＯＳ１３１、１３２とインバータ回路１３３により構成される。入力端子１４２は、ＮＭＯＳ１３２のゲートと接続されており、ＮＭＯＳ１３１のゲートへはインバータ回路１３３を介して接続される。また、ＮＭＯＳ１３１は、ロジック用の５Ｖの低電圧が供給される低電圧電源端子ＶＤＬとＩＧＢＴ１１２のゲートとの間に電気的に接続されている。また、ＮＭＯＳ１３１のソースはさらにＮＭＯＳ１３２のドレインと接続されている。ＮＭＯＳ１３２は、ＩＧＢＴ１１２のゲートと基準電源端子（ＧＮＤ）との間に電気的に接続（接地）されている。

ハイサイド側のＩＧＢＴ１１１は、１００Ｖの高電圧を供給する高電圧電源端子ＶＤＨと出力端子ＯＵＴとの間に電気的に接続されている。また、ＩＧＢＴ１１１のエミッタはさらにＩＧＢＴ１１２のコレクタと電気的に接続されている。ローサイド側のＩＧＢＴ１１２は、出力端子ＯＵＴと基準電源端子（ＧＮＤ）との間に電気的に接続（接地）されている。

出力端子ＯＵＴは、例えば図８に示したような走査・維持電極１０３に接続され、さらには放電セル（コンデンサＣ１とみなせる）と接続されている。
図１０は、レベルシフト回路１２０の構成を示す図である。レベルシフト回路１２０は、ＰＭＯＳ１２１のソースと、ＰＭＯＳ１２２のソースが高電圧電源端子ＶＤＨに共通に接続され、ＰＭＯＳ１２１のゲートとＰＭＯＳ１２２のドレイン、ＰＭＯＳ１２１のドレインとＰＭＯＳ１２２のゲートがそれぞれ接続され、ＰＭＯＳ１２１のドレインとＮＭＯＳ１２３のドレインが接続され、ＰＭＯＳ１２２のドレインとＮＭＯＳ１２４のドレインが接続され、ＮＭＯＳ１２３のソースとＮＭＯＳ１２４のソースが接地されている。さらにＰＭＯＳ１２２のドレインとＮＭＯＳ１２４のドレインの接続点がレベルシフト回路１２０の出力点として、ハイサイド側のＩＧＢＴ１１１のゲートに接続されている。

このような回路において、０〜５Ｖの信号が入力端子１４１に入力され、入力端子１４１がハイレベル（以下、『Ｈ』という。）になると、レベルシフト回路１２０より０〜１００Ｖの信号に変換される。これにより、ＩＧＢＴ１１１のゲートが『Ｈ』になることでＩＧＢＴ１１１をオンにして、出力端子ＯＵＴから１００Ｖの高電圧の信号を出力する。この時、入力端子１４２には信号『Ｈ』が入力されＩＧＢＴ１１２はオフとなっている。

アドレス放電時には、ＩＧＢＴ１１２をオンにして、出力端子ＯＵＴの電位を０Ｖに下げる必要がある。このため、入力端子１４１の０〜５Ｖの信号をロウレベル（以下、『Ｌ』という。）、入力端子１４２の０〜５Ｖの信号を『Ｌ』にして、バッファ回路１３０からＩＧＢＴ１１２のゲートに『Ｈ』信号を出力する。これにより、出力端子ＯＵＴには基準電源端子（ＧＮＤ）と同じ０Ｖが出力される。

出力端子に０Ｖが出力されている期間は、ＰＤＰ１００ではアドレス放電が発生して出力端子ＯＵＴより電流が流れる。このアドレス放電時に、安定した表示を可能にするために、バッファ回路１３０を設けて、走査・維持電極１０３を介してＰＤＰ１００に十分な電流を流すように、ローサイド側のＩＧＢＴ１１２のゲート−ドレイン間容量によってゲート電圧を上昇させている。

また、このときゲート電圧の上り過ぎを抑えるため、ローサイド側のＩＧＢＴ１１２のゲートと基準電源端子（ＧＮＤ）の間に、ＩＧＢＴ１１２のゲートとカソードを接続する向きで、ツェナーダイオード１５０が配置されている。このツェナーダイオード１５０によりローサイド側のＩＧＢＴ１１２のゲート電圧は低電圧電源端子ＶＤＬの電圧（通常５Ｖ）以上の電圧（例えば、６．８Ｖ）まで上昇し、ローサイド側のＩＧＢＴ１１２に大電流を供給することができる。よって、アドレス放電が十分動作してＰＤＰ１００が点灯可能となる。
特開２００５−１７６２９８号公報（段落番号［００２６］〜［００３２］、図１）

従来の表示装置駆動回路は、入力端子１４１の電圧が低下しても、ＩＧＢＴ１１１がオフしない可能性があって、ローサイド側のＩＧＢＴ１１２のゲート電圧がツェナーダイオード１５０の立ち上がり電圧である６．８Ｖまで印加できてしまうことを勘案すると、ＩＧＢＴ１１１に過電流が流れてＩＧＢＴ１１１が破壊されるおそれがあった。

ここで、ハイサイド側のＩＧＢＴ１１１のオン・オフを決定するレベルシフト回路１２０の動作改善を行うことで対処することも可能であるが、そのためには、レベルシフト回路１２０を構成するＮＭＯＳ１２３、１２４のデバイス面積を大きくしなければならず、コストアップにもつながるという問題があった。

つぎに、低電圧電源端子ＶＤＬの電圧が低下した場合に、アドレス放電に至るスイッチング動作時に生じる問題点について、具体的に説明する。
アドレス放電に至るスイッチング動作時には、制御回路によりハイサイド側のＩＧＢＴ１１１が『オン』から『オフ』に、ローサイド側のＩＧＢＴ１１２が『オフ』から『オン』状態に変化する。その際に、通常は５Ｖ程度ある低電圧電源端子ＶＤＬの電圧が低下すると、制御回路もまた低電圧電源端子ＶＤＬおよび基準電源端子（ＧＮＤ）に接続されているから、制御回路からの信号が不安定になり、レベルシフト回路１２０のＮＭＯＳ１２３、１２４の電流駆動能力も低下する。このとき、入力端子１４１が『Ｈ』から『Ｌ』に、入力端子１４２が『Ｈ』から『Ｌ』に変化するから、レベルシフト回路１２０のＮＭＯＳ１２３が『オン』から『オフ』に、ＮＭＯＳ１２４が『オフ』から『オン』に切り替わる。

しかし、低電圧電源端子ＶＤＬの電圧が下がることによってレベルシフト回路１２０のＮＭＯＳ１２４の駆動能力が低下していると、ＰＭＯＳ１２１がオンせずＰＭＯＳ１２２はオフしない。よって、レベルシフト回路１２０に接続されたＩＧＢＴ１１１のゲート電圧を下げることができず、ＩＧＢＴ１１１が『オン』状態のままとなる。ところが、ローサイド側のＩＧＢＴ１１２は、入力端子１４２が『Ｈ』から『Ｌ』に変化するから、確実に『オン』状態となる。このため、ハイサイド側のＩＧＢＴ１１１とローサイド側のＩＧＢＴ１１２の間には、スイッチング動作の過渡期に貫通電流が流れてしまう。

さらに、出力端子ＯＵＴにサージが入ったとすれば、低電圧電源端子ＶＤＬの電圧が低下したにもかかわらず、ローサイド側のＩＧＢＴ１１２のゲート電圧はゲート寄生容量Ｃ１の作用で上ってしまう。こうして、ツェナーダイオード１５０の立ち上がり電圧分（６．８Ｖ）だけローサイド側のＩＧＢＴ１１２のゲート電圧が上昇するので、ＩＧＢＴ１１２の電流駆動能力が上り、高電圧電源端子ＶＤＨから基準電源端子（ＧＮＤ）にかけて過電流が流れる。その結果、ＩＧＢＴ１１１の電流駆動能力はＩＧＢＴ１１２より低いので、このような過電流によってＩＧＢＴ１１１が破壊されるという問題もあった。

本発明はこのような点に鑑みてなされたものであり、高電圧電源に接続されるトランジスタの過電流による破壊を防止できる表示装置駆動回路を提供することを目的とする。

本発明では、上記問題を解決するために、ディスプレイパネルを駆動する表示装置駆動回路において、出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、前記出力端子と基準電源端子との間に電気的に接続された第２のトランジスタと、前記第２のトランジスタのゲートとロジック用の低電圧を供給する低電圧電源端子との間に電気的に接続された第１のｎチャネル型ＭＯＳ電界効果トランジスタ、および前記第２のトランジスタのゲートと前記基準電源端子との間に電気的に接続された第２のｎチャネル型ＭＯＳ電界効果トランジスタを有するバッファ回路と、前記第２のトランジスタのゲートと前記低電圧電源端子とに対して、それぞれアノード、カソードが電気的に接続されたダイオードと、を備えたことを特徴とする表示装置駆動回路が提供される。

ここでは、従来回路で第２のトランジスタのゲートと基準電源端子（ＧＮＤ）の間を接続していたツェナーダイオードに代えて、ダイオードのアノードを第２のトランジスタのゲートに接続し、カソードを低電圧電源端子に接続することで、第２のトランジスタのゲートと低電圧電源端子との間を電気的に接続するようにした。

本発明によれば、第２のトランジスタのゲート電圧を下げることで第２のトランジスタに流れる電流を抑え、その素子破壊を防止することができる。

以下、図面を参照してこの発明の実施の形態について説明する。
（実施の形態１）
図１は、実施の形態１に係る表示装置駆動回路を示す回路図である。

プラズマディスプレイパネル（ＰＤＰ）を駆動する表示装置駆動回路は、出力端子ＯＵＴと高電圧電源端子ＶＤＨとの間に電気的に接続されたＩＧＢＴ１と、出力端子ＯＵＴと基準電源端子（ＧＮＤ）との間に電気的に接続されたＩＧＢＴ２と、ＩＧＢＴ２のゲートと低電圧電源端子ＶＤＬとの間でそれぞれアノード、カソードが直列接続された３つのダイオード３１〜３３と、レベルシフト回路４と、バッファ回路１０とから構成されている。

レベルシフト回路４は、図１０に示したものと同様に、高耐圧のＰＭＯＳ、ＮＭＯＳから構成される回路である。このレベルシフト回路４は、図示しない制御回路からの信号（０〜５Ｖ）を入力する入力端子５と接続されており、この信号を０〜１００Ｖの信号に変換して、ＩＧＢＴ１のゲートに出力する。

バッファ回路１０は、図示しない制御回路からの信号（０〜５Ｖ）を入力する入力端子６と接続されており、バッファ回路１０の出力はＩＧＢＴ２のゲートに供給される。実施の形態１の表示装置駆動回路におけるバッファ回路１０は、ＩＧＢＴ２のゲートとロジック用の低電圧を供給する低電圧電源端子ＶＤＬに電気的に接続されたＮＭＯＳ１１、ＩＧＢＴ２のゲートと基準電源端子（ＧＮＤ）との間に電気的に接続されたＮＭＯＳ１２、およびインバータ回路１３によって構成される。入力端子６は、ＮＭＯＳ１２のゲートと接続されており、ＮＭＯＳ１１のゲートへはインバータ回路１３を介して接続される。

ＩＧＢＴ１は、出力端子ＯＵＴと１００Ｖの高電圧を供給する高電圧電源端子ＶＤＨとの間に電気的に接続されている。また、ＩＧＢＴ１のエミッタはＩＧＢＴ２のコレクタと電気的に接続されている。ＩＧＢＴ２は、出力端子ＯＵＴと基準電源端子ＧＮＤとの間に電気的に接続（接地）されている。出力端子ＯＵＴは、例えば、図８に示すような走査・維持電極１０３と接続され、さらには放電セル（コンデンサＣとみなせる）に接続されている。

このとき、ダイオード３１〜３３は、ＩＧＢＴ２のゲートと低電圧電源端子ＶＤＬとの間に直列に配置され、ＰＤＰのオフ時に起こりうるＩＧＢＴ２のゲート電圧の上昇を抑制することによって、過電流によるＩＧＢＴ１の破壊を防止できる。

すなわち、このような回路において、０〜５Ｖの信号が入力端子５に入力され、入力端子５が『Ｈ』になると、レベルシフト回路４より０〜１００Ｖの信号に変換され、ＩＧＢＴ１のゲートを『Ｈ』にし、ＩＧＢＴ１をオンにして、出力端子ＯＵＴに１００Ｖの高電圧の信号を出力する。アドレス放電時には、ＩＧＢＴ２をオンにして、出力端子ＯＵＴの電位を０Ｖに下げる必要がある。そこで、入力端子５を『Ｌ』、入力端子６の０〜５Ｖの信号を『Ｌ』にして、バッファ回路１０からＩＧＢＴ２のゲートを『Ｈ』にしてオンにする。これにより、出力端子ＯＵＴには基準電源端子（ＧＮＤ）と同じ０Ｖが出力される。このとき、ＩＧＢＴ２のゲートには、ＮＭＯＳ１１のバックゲート効果によって低電圧電源端子ＶＤＬに供給された低電圧（５Ｖ）より低い電圧（約３Ｖ）が印加される。

このように、バッファ回路１０によって放電電流を抑制することなく、アドレス放電時の出力波形の立ち下がりを緩やかにすることで、ノイズを防止することができる。また、ＩＧＢＴ１の電流供給能力が抑制されるので、出力短絡時の過電流による素子の破壊を防止することができる。また、ＩＧＢＴ２のゲートと低電圧電源端子ＶＤＬの間にダイオード３１〜３３を直列に接続することで、アドレス放電時にはＩＧＢＴ２のゲートにＶＤＬ＋ダイオード３１〜３３の立ち上がり電圧（１．８Ｖ）の電圧をかけることができ、ＩＧＢＴ２のゲート電流を多く流すことができる。さらに、低電圧電源端子ＶＤＬの電圧が低下したときに、ＩＧＢＴ２のゲート電圧はダイオード３１〜３３の立ち上がり電圧（１．８Ｖ）分だけ低電圧電源端子ＶＤＬより高いので、低電圧電源端子ＶＤＬの電圧低下とともにゲート電圧を低減でき、高電圧電源端子ＶＤＨと基準電源端子（ＧＮＤ）の間に流れる過電流を抑えて、ＩＧＢＴ１の素子破壊を防止できる。

（実施の形態２）
図２は、実施の形態２に係る表示装置駆動回路のバッファ回路を示す回路図である。ここで、実施の形態２の表示装置駆動回路は、実施の形態１とバッファ回路２０のみが異なるものであって、他の構成要素については同一の構成であるため、それらの説明を省略する。

実施の形態２の表示装置駆動回路におけるバッファ回路２０は、図示しない制御回路からの信号（０〜５Ｖ）を入力する入力端子６と接続されており、バッファ回路２０の出力はＩＧＢＴ２のゲートに供給される。このバッファ回路２０は、ＩＧＢＴ２のゲートとロジック用の低電圧を供給する低電圧電源端子ＶＤＬに電気的に接続されたＮＭＯＳ２１、ＩＧＢＴ２のゲートと基準電源端子（ＧＮＤ）との間に電気的に接続されたＮＭＯＳ２２、およびインバータ回路２３によって構成される。入力端子６は、ＮＭＯＳ２１のゲートと接続されており、ＮＭＯＳ２２のゲートへはインバータ回路２３を介して接続される。

ダイオード３１〜３３は、ＩＧＢＴ２のゲートと低電圧電源端子ＶＤＬとの間に直列に配置され、ＰＤＰのオフ時に起こりうるＩＧＢＴ２のゲート電圧の上昇を抑制することによって、過電流によるＩＧＢＴ１の破壊を防止できる。

このように、実施の形態２の表示装置駆動回路では、アドレス放電時に、入力端子６の０〜５Ｖの信号を『Ｈ』にすることでインバータ回路２３によって反転された信号『Ｌ』がＮＭＯＳ２２に供給されてオフとなって、ＩＧＢＴ２がオンになる点において、実施の形態１とは異なっている。

（実施の形態３）
図３は、実施の形態３に係る表示装置駆動回路のバッファ回路を示す回路図である。ここで、実施の形態３の表示装置駆動回路は、実施の形態１とバッファ回路４０のみが異なるものであって、他の構成要素については同一の構成であるため、それらの説明を省略する。

実施の形態３の表示装置駆動回路におけるバッファ回路４０は、実施の形態１と同様に、ＮＭＯＳ４１、４２と、インバータ回路４３を有し、それぞれが、図１のＮＭＯＳ１１、１２、インバータ回路１３と対応している。入力端子６は、ＮＭＯＳ４２のゲートと接続されており、ＮＭＯＳ４１のゲートへはインバータ回路４３を介して接続される。また、ＮＭＯＳ４１は、ＩＧＢＴ２のゲートとロジック用の０〜５Ｖの低電圧を供給する低電圧電源端子ＶＤＬとの間に電気的に接続されている。また、ソースはさらにＮＭＯＳ４２のドレインと接続されている。ＮＭＯＳ４２は、ＩＧＢＴ２のゲートとＧＮＤとの間に電気的に接続（接地）されている。実施の形態３のバッファ回路４０においては、さらに、ＮＭＯＳ４１のチャネル形成領域と低電圧電源端子ＶＤＬとの間に電気的に接続されたＮＭＯＳ４４と、ＮＭＯＳ４１のチャネル形成領域とＧＮＤとの間に電気的に接続されたＮＭＯＳ４５とを有する。

入力端子６が『Ｈ』の場合は、インバータ回路４３によって反転され、ＮＭＯＳ４１のゲートは『Ｌ』となり、ＮＭＯＳ４１はオフする。このとき、さらに、ＮＭＯＳ４５はオンするので、ＮＭＯＳ４１のチャネル形成領域の電位は０Ｖとなる。これによって、バッファ回路４０の出力は、ＮＭＯＳ４２がオンすることにより０Ｖとなり、ＩＧＢＴ２のゲートに０Ｖが入力される。

アドレス放電時、入力端子６が『Ｌ』になると、インバータ回路４３によって反転され、ＮＭＯＳ４１のゲートは『Ｈ』となり、ＮＭＯＳ４１はオンする。このときさらに、ＮＭＯＳ４４もオンし、ソースの電位はバックゲート効果により、約３Ｖの電位となり、これによって、ＮＭＯＳ４１のチャネル形成領域の電位が約３Ｖに上る。よって、ＮＭＯＳ４１の出力が引き上げられ、約４Ｖの電位がＩＧＢＴ２のゲートに供給されて、ＩＧＢＴ２をオンすることができる。

このように実施の形態３の表示装置駆動回路によれば、アドレス放電時の出力波形の立ち下がり時にＩＧＢＴ２のゲートに入力する電圧を約４Ｖに引き上げることができる。実施の形態１のように３Ｖまで引き下げずに済ませたい場合には効果的である。

（実施の形態４）
図４は、実施の形態４に係る表示装置駆動回路のバッファ回路を示す回路図である。
実施の形態４の表示装置駆動回路は、実施の形態１とバッファ回路５０のみが異なるので、他の構成要素については同一符号とし、説明を省略する。

バッファ回路５０は、実施の形態１のバッファ回路１０と同様に、ＮＭＯＳ５１、５２、インバータ回路５３を有し、それぞれが、図１のＮＭＯＳ１１、ＮＭＯＳ１２、インバータ回路１３と対応している。入力端子６は、ＮＭＯＳ５２のゲートと接続されており、ＮＭＯＳ５１のゲートへはインバータ回路５３を介して接続される。また、ＮＭＯＳ５１は、ＩＧＢＴ２のゲートとロジック用の０〜５Ｖの低電圧を供給する低電圧電源端子ＶＤＬとの間に電気的に接続されている。また、ソースはさらにＮＭＯＳ５２のドレインと接続されている。ＮＭＯＳ５２は、ＩＧＢＴ２のゲートとＧＮＤとの間に電気的に接続（接地）されている。さらに、実施の形態３と同様に、ＮＭＯＳ５１のチャネル形成領域と低電圧電源端子ＶＤＬとの間に電気的に接続されたＮＭＯＳ５４と、ＮＭＯＳ５１のチャネル形成領域とＧＮＤとの間に電気的に接続されたＮＭＯＳ５５とを有する。

但し、実施の形態４のバッファ回路５０では、実施の形態３のバッファ回路４０と異なり、ＮＭＯＳ５４のチャネル形成領域は自身のソースと電気的に接続されており、自身のチャネル形成領域の電位を引き上げる。チャネル形成領域の電位は、ゲート電位が５Ｖなので、約０．６Ｖの閾値以上となる４．４Ｖ程度まで引き上げられる。実施の形態４のバッファ回路５０においては、ＮＭＯＳ５４のチャネル形成領域の電位までＮＭＯＳ５１のチャネル形成領域の電位が引き上げられ、ＮＭＯＳ５２のソース電位は４．４Ｖ程度以上の電位となり、５Ｖ（ＶＤＬ）以下の電圧をＩＧＢＴ２に入力することができる。

このように、実施の形態４の表示装置駆動回路によれば、アドレス放電時の出力波形の立ち下がり時にＩＧＢＴ２のゲートに入力する電圧を約４．４Ｖに引き上げられる。なお、図４では、ツェナーダイオード５６をＩＧＢＴ２のゲートとＧＮＤ間に接続してＩＧＢＴ２のゲートに所定の電圧値以上の電圧がかからないように保護している。いま、低電圧電源端子ＶＤＬの電圧が５Ｖ、ダイオード３１〜３３の立ち上がり電圧の合計を１．８Ｖとすると、この所定の電圧値として、それらの和の電圧値６．８Ｖより高い電圧（例えば７Ｖ）に設定する。また、こうしたツェナーダイオード５６は、実施の形態１〜３の表示装置駆動回路で用いてもよい。また、ＩＧＢＴ２のゲートを保護するために、ＩＧＢＴ２のゲートとエミッタ間に接続するようにしてもよい。

このように、実施の形態４ではＩＧＢＴ２のゲートに印加する電圧を実施の形態１より引き上げることができ、約３Ｖまで下げる必要がないときには有効である。
以上の表示装置駆動回路では、バックゲート効果を利用して、ＩＧＢＴ２のオン時のゲート電位をＶＤＬより引き下げるとして説明したが、ＶＤＬより低い電圧を供給する第２の低電圧電源端子ＶＤＬ２を設けて、オン時のゲート電位を所定のタイミングで引き下げるようにしてもよい。

（実施の形態５）
図５は、実施の形態５に係る表示装置駆動回路のバッファ回路を示す回路図である。
実施の形態５の表示装置駆動回路は、実施の形態１とバッファ回路６０のみが異なるので、他の構成要素については同一符号とし、説明を省略する。

バッファ回路６０は、２種類の低電圧電源端子ＶＤＬ１、ＶＤＬ２から電源が供給される。なお、以下では低電圧電源端子ＶＤＬ１によって供給されるロジック用の低電圧をＶＤＬと表記し、低電圧電源端子ＶＤＬ２によって供給される電圧をＶＤＬ２と表記する。ＶＤＬ２は、例えば０．５ＶＤＬである。

また、図５のバッファ回路６０では、低電圧電源端子ＶＤＬ２が供給する電圧は、ＶＤＬと基準電源電圧（ＧＮＤ）を抵抗Ｒ１、Ｒ２によって分割して発生させる場合について示している。なお、ＶＤＬ２を外部端子６９より供給するようにしてもよい。

実施の形態５の表示装置駆動回路におけるバッファ回路６０は、実施の形態１のバッファ回路１０と同様に、ＮＭＯＳ６１、６２、インバータ回路６３を有し、それぞれが、図１のＮＭＯＳ２１、２２、インバータ回路２３と対応している。バッファ回路６０は、さらに、低電圧電源端子ＶＤＬ１に電気的に接続されたＰＭＯＳ６４と、低電圧電源端子ＶＤＬ２に電気的に接続されたＰＭＯＳ６５とを有する。

ＮＭＯＳ６１は、ＰＭＯＳ６４、６５のドレインと、ＩＧＢＴ２のゲートとの間に電気的に接続される。また、ＮＭＯＳ６１のソースはさらにＮＭＯＳ６２のドレインと接続されている。

ＮＭＯＳ６２は、ＩＧＢＴ２のゲートとＧＮＤとの間に電気的に接続される。入力端子６は、ＮＭＯＳ６２のゲートと接続されており、ＮＭＯＳ６１のゲートとはインバータ回路６３を介して接続される。また、入力端子６は、インバータ回路６３と遅延回路６６を介してＮＡＮＤ回路６７の一方の入力端子、インバータ回路６３のみを介してＮＡＮＤ回路６７の他方の入力端子と接続される。ＮＡＮＤ回路６７の出力端子は、ＰＭＯＳ６５のゲート及び、インバータ回路６８を介してＰＭＯＳ６４のゲートに接続される。

以下、タイミング図を用いて実施の形態５の表示装置駆動回路のアドレス放電時の動作を説明する。
図６は、実施の形態５に係る表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。

ここでは、ＰＭＯＳ６４のゲート電圧、ＮＭＯＳ６２のゲート電圧、ＩＧＢＴ１，２のゲート電圧、出力端子ＯＵＴの電位ＶｏおよびＩＧＢＴ２のコレクタに流れる電流Ｉｃの波形を示している。

アドレス放電時、入力端子５（図１参照）と入力端子６をともに『Ｌ』にすると、ＩＧＢＴ１のゲート電圧がＶＤＨからＧＮＤに立ち下がり、バッファ回路６０のＮＭＯＳ６２のゲート電圧もＧＮＤに立ち下がりオフし、ＮＭＯＳ６１がオンする。このとき、ＮＡＮＤ回路６７において、一方の入力端子は遅延回路６６によって、例えば、１００ｎｓｅｃ程度遅延されるので『Ｌ』であり、他方の入力端子は『Ｈ』であるので、出力は『Ｈ』となる。これにより、ＰＭＯＳ６４のゲート電圧は図のようにＧＮＤのままであり、オン状態を保ち、ＶＤＬをＮＭＯＳ６１のドレインに供給する。ＩＧＢＴ２のゲートは、バックゲート効果によりＶＤＬより低い約３Ｖの電圧に立ち上がりオン状態となる（時刻ｔ１）。

ＩＧＢＴ２がオンすると、電位ＶｏはＶＤＬ（５Ｖ）でオンさせた場合と比べ、緩やかな立ち下り波形となり、時刻ｔ２で０Ｖになる。その際、出力端子ＯＵＴに接続された、放電セルに蓄えられた電荷によって流れる電流Ｉ_Pは、電位Ｖｏが０になる時刻ｔ２までの期間に応じてＩＧＢＴ２のエミッタに接続されたＧＮＤに流れる。

電位Ｖｏが０になり、図８に示したようなデータ電極１０４に印加された高電圧によって、実効電圧が十分に高くなると（時刻ｔ３）、プラズマ放電が開始されて放電電流Ｉ_Hが流れる。放電電流Ｉ_Hは時刻ｔ４で流れ終わる。

遅延回路６６による遅延が終わる時刻ｔ５では、ＮＡＮＤ回路６７の出力は『Ｌ』となる。このとき、ＰＭＯＳ６４のゲート電圧がＶＤＬに立ち上がり、ＰＭＯＳ６４はオフし、ＶＤＬより低いＶＤＬ２をソースに入力するＰＭＯＳ６５がオンする。これによって、ＮＭＯＳ６１のドレインにはＶＤＬより低い電圧であるＶＤＬ２が供給され、ＩＧＢＴ２のゲート電圧はＶＤＬ２以下の電圧に立ち下がり、３Ｖよりも低い、例えば２．５Ｖになる。

このように、２種類の低電圧電源端子ＶＤＬ１、ＶＤＬ２と接続された２つのＰＭＯＳ６４、６５を有することによって、ＩＧＢＴ２に供給するゲート電圧を可変することができる。また、遅延回路６６によって、電流を流す必要がある電位Ｖｏの立ち下がりと、放電電流Ｉ_Hが流れる期間には、ゲート電圧を高め（ＶＤＬよりは低い）にして、その後はゲート電圧をさらに低くするように調整することによって、出力端子ＯＵＴがＶＤＨ（１００Ｖ）に短絡するようなことがあっても、ＩＧＢＴ２の電流供給能力が抑えられているため、ラッチアップは起こらず素子破壊を防止することができる。

（実施の形態６）
次に、実施の形態５の表示装置駆動回路を応用したものを実施の形態６として説明する。

図７は、実施の形態６に係る表示装置駆動回路のバッファ回路を示す回路図である。
実施の形態６の表示装置駆動回路は、実施の形態１とバッファ回路７０のみが異なるので、他の構成要素については同一符号とし、説明を省略する。

バッファ回路７０は、実施の形態５と同様に、ＮＭＯＳ７１、ＮＭＯＳ７２、インバータ回路７３、ＰＭＯＳ７４、ＰＭＯＳ７５、遅延回路７６、ＮＡＮＤ回路７７、インバータ７８を有する。

このバッファ回路７０は、ツェナーダイオード８０をＩＧＢＴ２のゲートと、ＧＮＤ間に接続してＩＧＢＴ２のゲートに所定の電圧値以上の電圧がかからないように保護している。いま、低電圧電源端子ＶＤＬの電圧が５Ｖ、ダイオード３１〜３３の立ち上がり電圧の合計を１．８Ｖとすると、この所定の電圧値として、それらの和の電圧値６．８Ｖより高い電圧（例えば７Ｖ）に設定できる。また、こうしたツェナーダイオード８０は、実施の形態５の表示装置駆動回路で用いてもよい。

さらに、バッファ回路７０は、ＮＭＯＳ７１のチャネル形成領域の電位を可変するためのＮＭＯＳ８１、８２を有している。ＮＭＯＳ８１は、ＮＭＯＳ７１のチャネル形成領域とＧＮＤとの間に電気的に接続され、ゲートは入力端子６に接続される。一方、ＮＭＯＳ８２は、ＮＭＯＳ７１のチャネル形成領域とＩＧＢＴ２のゲートとの間に電気的に接続され、ゲートはインバータ回路７３を介して入力端子６と接続される。

このようなＮＭＯＳ８１、８２を配置することにより、ＮＭＯＳ７１のチャネル形成領域の電位は、ＮＭＯＳ７１がオフの時はＮＭＯＳ８１がオンするのでＧＮＤレベルになり、ＮＭＯＳ７１がオンの時はＮＭＯＳ８２がオンするのでＩＧＢＴ２のゲートに印加される電位レベルとなる。これによって、ＮＭＯＳ７１のオン抵抗を向上することができ、ＩＧＢＴ２のオン動作を高速にすることができる。

また、図７に示すバッファ回路７０において、低電圧電源端子ＶＤＬ２が供給する電圧として、直列に接続してＧＮＤに接続するようにした複数（例えば４つ）のダイオードＤを用いることによって、ＶＤＬよりも低い、例えば、２．４Ｖ程度の電圧を生成することができる。なお、ＶＤＬ２を外部端子７９より供給するようにしてもよい。

また、低電圧電源端子ＶＤＬ２はＧＮＤへ直接接続するようにしてもよい。
なお、以上の説明では、出力段のスイッチ回路をトーテムポールで形成したが、プッシュプルにしてもよい。

また、出力段のスイッチ素子としてＩＧＢＴ１、２を用いたが、ＭＯＳＦＥＴなど、絶縁ゲートを有する素子を用いてもよい。また、上記で説明した電圧値などの数値はあくまで一例であり、この値に限定されることはない。

実施の形態１に係る表示装置駆動回路を示す回路図である。 実施の形態２に係る表示装置駆動回路のバッファ回路を示す回路図である。 実施の形態３に係る表示装置駆動回路のバッファ回路を示す回路図である。 実施の形態４に係る表示装置駆動回路のバッファ回路を示す回路図である。 実施の形態５に係る表示装置駆動回路のバッファ回路を示す回路図である。 実施の形態５に係る表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。 実施の形態６に係る表示装置駆動回路のバッファ回路を示す回路図である。 ＰＤＰを駆動するためのＰＤＰ駆動装置の概略構成を示す図である。 従来のＰＤＰの表示装置駆動回路における出力段の回路図を示す図である。 レベルシフト回路の構成を示す図である。

符号の説明

１，２ ＩＧＢＴ
４ レベルシフト回路
１０，２０，４０，５０，６０，７０ バッファ回路
３１〜３３ ダイオード
１００ ＰＤＰ
１０１−１〜１０１−ｎ スキャンドライバＩＣ
１０２−１〜１０２−ｍ データ（アドレス）ドライバＩＣ
１０３ 走査・維持電極
１０４ データ電極

Claims (10)

1. ディスプレイパネルを駆動する表示装置駆動回路において、
   出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、
   前記出力端子と基準電源端子との間に電気的に接続された第２のトランジスタと、
   前記第２のトランジスタのゲートとロジック用の低電圧を供給する低電圧電源端子との間に電気的に接続された第１のｎチャネル型ＭＯＳ電界効果トランジスタ、および前記第２のトランジスタのゲートと前記基準電源端子との間に電気的に接続された第２のｎチャネル型ＭＯＳ電界効果トランジスタを有するバッファ回路と、
   前記第２のトランジスタのゲートと前記低電圧電源端子とに対して、それぞれアノード、カソードが電気的に接続されたダイオードと、
   を備えたことを特徴とする表示装置駆動回路。
2. 前記第１のトランジスタおよび前記第２のトランジスタは、いずれもＩＧＢＴであることを特徴とする請求項１記載の表示装置駆動回路。
3. 前記ダイオードが、前記第２のトランジスタのゲートと前記低電圧電源端子との間で複数段直列に接続されていることを特徴とする請求項１記載の表示装置駆動回路。
4. 前記バッファ回路は、さらに、前記第１のｎチャネル型ＭＯＳ電界効果トランジスタのチャネル形成領域と前記低電圧電源端子との間に電気的に接続された第３のｎチャネル型ＭＯＳ電界効果トランジスタ、および前記第１のｎチャネル型ＭＯＳ電界効果トランジスタのチャネル形成領域と前記基準電源端子との間に電気的に接続された第４のｎチャネル型ＭＯＳ電界効果トランジスタを有し、
   前記第１のｎチャネル型ＭＯＳ電界効果トランジスタのチャネル形成領域の電位を切り替えることを特徴とする請求項１記載の表示装置駆動回路。
5. 前記バッファ回路において、前記第１のｎチャネル型ＭＯＳ電界効果トランジスタのチャネル形成領域は、前記第３のｎチャネル型ＭＯＳ電界効果トランジスタのソースと電気的に接続され、
   前記第１のｎチャネル型ＭＯＳ電界効果トランジスタのチャネル形成領域の電位を引き上げることを特徴とする請求項４記載の表示装置駆動回路。
6. 前記バッファ回路は、さらに、ロジック用の第１の低電圧を供給する第１の低電圧電源端子に電気的に接続された第１のｐチャネル型ＭＯＳ電界効果トランジスタ、および第２の低電圧を供給する第２の低電圧電源端子に電気的に接続された第２のｐチャネル型ＭＯＳ電界効果トランジスタを有し、
   前記第１のｎチャネル型ＭＯＳ電界効果トランジスタに対して、前記第１の低電圧あるいは前記第２の低電圧を選択してロジック用の低電圧として供給するようにしたことを特徴とする請求項１記載の表示装置駆動回路。
7. 前記バッファ回路において、前記第１のｐチャネル型ＭＯＳ電界効果トランジスタと、前記第２のｐチャネル型ＭＯＳ電界効果トランジスタの、いずれか一方をオン、他方をオフにすることで、前記第２のトランジスタのゲート電圧を可変することを特徴とする請求項６記載の表示装置駆動回路。
8. 前記バッファ回路は、前記オン、オフの期間を調整する遅延回路を有することを特徴とする請求項７記載の表示装置駆動回路。
9. 前記第２のトランジスタのゲートと前記基準電源端子との間に、前記ゲートを保護するためのツェナーダイオードを有したことを特徴とする請求項６記載の表示装置駆動回路。
10. 前記第２の低電圧は、前記第１の低電圧をもとに生成されることを特徴とする請求項６記載の表示装置駆動回路。

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