JP2014093892A - 電圧駆動型半導体素子の駆動装置 - Google Patents

Abstract

【課題】ＩＧＢＴとそのゲート駆動回路を接続する導体パターン等に寄生するインダクタンス成分に起因する前記ＩＧＢＴの破壊を防止することのできる簡易な構成の電圧駆動型半導体素子の駆動装置を提供する。
【解決手段】ＩＧＢＴのゲート電圧を制御して該ＩＧＢＴをオン・オフ駆動する駆動回路と、この駆動回路の正電圧源にアノードを接続し、前記ＩＧＢＴのゲートにカソードを接続して設けられて前記ＩＧＢＴのゲートから流れ出る短絡電流を正電圧源に逃がす整流ダイオードと、前記駆動回路の正電圧源と前記ＩＧＢＴのエミッタとの間に並列接続されて前記整流ダイオード介する前記短絡電流を吸収するコンデンサとを備える。
【選択図】 図１

Description

本発明は、電圧駆動型半導体素子の駆動装置に関する。

電力変換器に用いられるＩＧＢＴやＭＯＳ-ＦＥＴ等の電圧駆動型半導体素子は、駆動回路の出力によりそのゲート電圧が制御されてオン・オフ駆動される。

図２はこの種の電圧駆動型半導体素子の駆動装置の要部概略構成を示す図で、１０はＩＧＢＴ（電圧駆動型半導体素子）、２０はその駆動回路である。この駆動回路２０は、例えば電源の正極ライン（Ｖcc）と接地ライン（ＧＮＤ）との間に、直列接続した一対のトランジスタ２１,２２を介装して出力段を形成した構成を有する。これらのトランジスタ２１,２２は、制御信号によりベース電圧が制御されて相補的にオン・オフ動作し、その直列接続点の出力電圧を変化させる役割を担う。この出力電圧がゲート抵抗１１を介して前記ＩＧＢＴ１０のゲートに印加され、該ＩＧＢＴ１０がオン・オフ駆動される。

尚、この種の駆動回路２０における前記トランジスタ２１,２２として電圧駆動型半導体（ＦＥＴ）を用い、オン動作時に前記トランジスタ（ＦＥＴ）２１,２２に加える制御電圧を可変することで該駆動回路２０の消費電力を低減し、またオフ動作時には前記トランジスタ（ＦＥＴ）２１,２２に逆電圧を加えることでそのオフ動作の高速化を図ることが、例えば特許文献１に提唱されている。

特開２０００−１３４０７４号公報

ところで前記ＩＧＢＴ１０のゲートは、回路的には前記ゲート抵抗１１を介して前記トランジスタ２１,２２の直列接続点に接続されるが、実際的には前記ＩＧＢＴ１０および前記駆動回路２０が実装される回路基板に形成された導体パターンや金線・アルミ線等のワイヤ、更には前記ＩＧＢＴ１０および駆動回路２０の端子部等の電気接続体を介して接続される。この為、厳密には図２に示すように、前記ゲート抵抗１１を介して前記ＩＧＢＴ１０のゲートと前記トランジスタ２１,２２の直列接続点とを電気的に接続する信号ラインには、前記電気接続体に寄生するインダクタンス成分３１,３２が介在する。また前記ＩＧＢＴ１０のエミッタを接地する電気接続体（接地ライン）にもインダクタンス成分３３が介在する。これらのインダクタンス成分３１,３２,３３は、前記ＩＧＢＴ１０に短絡電流が生じた際、該ＩＧＢＴ１０の破壊を招来する要因となる。

即ち、図３に前記ＩＧＢＴ１０が破壊に至るまでの流れを示すように、前記ＩＧＢＴ１０のオン動作時にコレクタとエミッタ間の短絡が生じると、該ＩＧＢＴ１０のゲート酸化膜とコレクタの界面における電界変化により前記ゲート酸化膜の容量を介してゲートに流れ出る、ゲートとコレクタ間の貫通電流（短絡電流）が発生する＜ステップＳ１＞。そしてゲートから流れ出る貫通電流（短絡電流）、いわゆる戻り電流は前記インダクタンス成分３１,３２にそれぞれ起電圧を発生させ、これらの起電圧が前記トランジスタ２１,２２の出力電圧に重畳して前記ＩＧＢＴ１０のゲートに加わる。この結果、前記ＩＧＢＴ１０のゲート・エミッタ間電圧Ｖ_ＧＥが電源電圧（＋Ｖ）よりも上回る事態が生じる＜ステップＳ２＞。

すると前記ゲート・エミッタ間電圧Ｖ_ＧＥの上昇によって前記短絡電流（戻り電流）が増大し＜ステップＳ３＞、これに伴って前記起電圧が更に上昇する現象が繰り返されて短絡エネルギーが増大する＜ステップＳ４＞。この結果、前記短絡エネルギーが過剰に大きくなり、前記ＩＧＢＴ１０がチップ破壊に至る恐れがある＜ステップＳ５＞。また或いは前記ＩＧＢＴ１０における上述した短絡に起因する急激なＶ_ＧＥの上昇に伴って過大なゲート電圧が発生すると、前記インダクタンス成分３１,３２を含む配線パターンが形成するＬＲＣ回路に発振を引き起こすことがある。そしてこの発振がゲート電圧を振動させＶ_ＧＥのOFFスレッショルドを下回ると、短絡に起因する急激なターンオフが発生する。すると、ＩＧＢＴのコレクタとエミッタの間に印加されている電圧には、ＩＧＢＴのコレクタ側とエミッタ側の主回路に寄生するインダクタンス成分と前記短絡に起因する電流の時間変化（オフdi/dt）によって生じる電圧が重畳される。このためサージ電圧が高くなり前記ＩＧＢＴ１０の過電圧破壊を誘発する恐れもある。

本発明はこのような事情を考慮してなされたもので、その目的は、ＩＧＢＴとその駆動回路を接続する導体パターン等の電気接続体に寄生するインダクタンス成分に起因する前記ＩＧＢＴの破壊を防止することのできる簡易な構成の電圧駆動型半導体素子の駆動装置を提供することにある。

上述した目的を達成するべく本発明に係る電圧駆動型半導体素子の駆動装置は、ＩＧＢＴ（またはＭＯＳ−ＦＥＴ）からなる電圧駆動型半導体素子のゲート電圧を制御して該電圧駆動型半導体素子をオン・オフ駆動する駆動回路と、
この駆動回路の正電圧源にアノードを接続し、前記電圧駆動型半導体素子のゲートにカソードを接続した整流ダイオードと、
前記駆動回路の正電圧源と前記電圧駆動型半導体素子のエミッタ（またはソース）との間に並列接続したコンデンサとを備えたことを特徴としている。

具体的には前記駆動回路は、直列に接続されて正電圧源と負電圧源との間に設けられて相反してオン・オフ動作する一対の半導体素子を出力段に備え、上記各半導体素子の直列接続点を前記電圧駆動型半導体素子のゲートに接続したものである。また好ましくは前記コンデンサは、前記電圧駆動型半導体素子のゲート・エミッタ間（またはゲート・ソース間）の寄生容量の数倍の容量を有するものからなる。

このような構成の電圧駆動型半導体素子の駆動装置によれば、駆動回路の正電圧源と前記電圧駆動型半導体素子のゲートとの間に介装された前記整流ダイオードは、短絡時に前記電圧駆動型半導体素子のゲートから流れ出る貫通電流（戻り電流）を前記正電源に流す。このため、前記電気接続体に寄生するインダクタンス成分に起電圧が生じない。従って前記電圧駆動型半導体素子のゲート・エミッタ間電圧（またはゲート・ソース間電圧）が前記駆動回路の出力電圧に保たれる。また前記コンデンサは、前記整流ダイオードを介して正電源側に流れ出た漏れ戻り電流を吸収し、前記電圧駆動型半導体素子のゲート・エミッタ間電圧（またはゲート・ソース間電圧）の上昇を抑制する。

この結果、前記電圧駆動型半導体素子に短絡が生じ、そのコレクタ（またはドレイン）からゲートに流れ出る貫通電流（戻り電流）が発生しても、前記整流ダイオードを介して前記コンデンサにより吸収される。したがって、該電圧駆動型半導体素子のゲート・エミッタ間電圧（またはゲート・ソース間電圧）の上昇が抑えられ、電圧駆動型半導体素子の破壊を防止できる。特に電圧駆動型半導体素子から流れ出た貫通電流が、前記電気接続体に寄生するインダクタンス成分に流れ込むことに起因する該電圧駆動型半導体素子の破壊を確実に防止することができる。

本発明の一実施形態に係る電圧駆動型半導体素子の駆動装置の要部概略構成図。 従来一般的な電圧駆動型半導体素子の駆動装置の要部概略構成と、その問題点を説明する為の図。 短絡電流に起因して電圧駆動型半導体素子が破壊に至る過程を示す流れ図。

以下、図面を参照して本発明の一実施形態に係る電圧駆動型半導体素子の駆動装置について説明する。

図１は本発明の一実施形態に係る駆動装置の要部概略構成図であり、図２に示した駆動装置と同一部分には同一符号を付して示してある。この駆動装置が特徴とするところは、前記駆動回路２０の正極ライン（正電圧源；Ｖcc）と前記ＩＧＢＴ１０のゲートとの間に整流ダイオード４０を介装すると共に、前記駆動回路２０の正極ラインと前記ＩＧＢＴ１０のエミッタとの間にコンデンサ５０を介装して点にある。具体的には前記整流ダイオード４０のアノードを正極ラインに接続すると共に、そのカソードを前記ＩＧＢＴ１０のゲートに接続し、また前記コンデンサ５０を前記正極ラインと前記ＩＧＢＴ１０のエミッタとの間に並列接続したことを特徴としている。尚、図中３４は、前記整流ダイオード４０と正極ラインとを結ぶ電気接続体に寄生するインダクタンス成分を示している。

前記整流ダイオード４０は、前記ＩＧＢＴ１０のゲートに生じる電圧を前記正極ラインの電圧Ｖccにクランプすることで、前述したＩＧＢＴ１０のゲートから流れ出る貫通電流（戻り電流）を前記正極ライン側に逃がし、これによって前記インダクタンス成分３１,３２における起電圧の発生を防止する役割を担う。従って前記整流ダイオード４０により、前記戻り電流（短絡電流）が発生した際に前記ＩＧＢＴ１０のゲート電圧が抑制（クランプ）され、そのゲート・エミッタ間電圧Ｖ_ＧＥが電源電圧（＋Ｖ）よりも上回る事態が回避される。

また前記コンデンサ５０は、前記整流ダイオード４０を介して正極ライン側に流れ出た前記貫通電流（戻り電流）を吸収し、これによって電源電圧（＋Ｖ）の変動を未然に防止する役割を担う。このコンデンサ５０としては、前記貫通電流（戻り電流）を効率的に吸収する為に、前記ＩＧＢＴ１０のゲート・エミッタ間の寄生容量Ｃiesの数倍の容量、具体的には５〜１０倍の容量を有するものが用いられる。

このような整流ダイオード４０およびコンデンサ５０を備えて構成される本駆動装置によれば、前記ＩＧＢＴ１０のオン動作時にゲート酸化膜を介する貫通電流(戻り電流)が生じ、該ＩＧＢＴ１０のゲートから貫通電流（戻り電流）が流れ出たとしても、前記整流ダイオード４０を介して前記コンデンサ５０にて吸収される。従って前記ＩＧＢＴ１０のゲートと前記トランジスタ２１,２２の直列接続点とを電気的に接続する信号ラインを形成する電気接続体に寄生するインダクタンス成分３１,３２における前記貫通電流（戻り電流）に起因する起電圧の発生が防止できる。また、前記ＩＧＢＴ１０のゲート電圧を安定に保つことができるので、該ＩＧＢＴ１０の過剰な短絡エネルギーによる熱破壊や回路振動による過電圧破壊を効果的に防止することができる。しかも本発明は前記整流ダイオード４０と前記コンデンサ５０とを付加するだけで良いので、その構成が簡単であり、実用的利点が絶大である。

尚、本発明は上述した実施形態に限定されるものではない。実施形態は、電圧駆動型半導体素子としてＩＧＢＴを駆動する場合を例に説明したが、ＭＯＳ−ＦＥＴを駆動する場合にも同様に実施することができる。ＭＯＳ−ＦＥＴを駆動する実施例については、上述した説明でこの技術分野における通常の技術的知識を有する者が理解可能であるため、その説明を省略する。また前記駆動回路２０として、例えば特許文献１に紹介されるゲート駆動電圧の制御技術を適用し、ターンオン時における電力消費量の低減化を図ると共に、ターンオフ動作の高速化を図ることも勿論可能である。

また前記駆動回路２０の出力端子と前記ＩＧＢＴ１０のゲートを電気的に接続する電気接続体（信号ライン）を形成する導体パターンの配線長を出来得る限り短くし、これによって該電気接続体に寄生するインダクタンス成分を小さく抑えることも前述した不具合を防止する上で有効なことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができることは勿論のことである。

１０ ＩＧＢＴ（電圧駆動型半導体素子）
２０ 駆動回路
２１,１２ トランジスタ
３１,３２,３３,３４ インダクタンス成分
４０ 整流ダイオード
５０ コンデンサ

Claims (7)

1. 電圧駆動型半導体素子のゲート電圧を制御して該電圧駆動型半導体素子をオン・オフ駆動する駆動回路と、
   この駆動回路の正電圧源にアノードを接続し、前記電圧駆動型半導体素子のゲートにカソードを接続した整流ダイオードと、
   前記駆動回路の正電圧源と前記電圧駆動型半導体素子のエミッタとの間に並列接続したコンデンサと
   を具備したことを特徴とする電圧駆動型半導体素子の駆動装置。
2. 前記電圧駆動型半導体素子は、ＩＧＢＴである請求項１に記載の電圧駆動型半導体素子の駆動装置。
3. 前記コンデンサは、前記電圧駆動型半導体素子のゲート・エミッタ間の寄生容量の数倍の容量を有する請求項１に記載の電圧駆動型半導体素子の駆動装置。
4. 電圧駆動型半導体素子のゲート電圧を制御して該電圧駆動型半導体素子をオン・オフ駆動する駆動回路と、
   この駆動回路の正電圧源にアノードを接続し、前記電圧駆動型半導体素子のゲートにカソードを接続した整流ダイオードと、
   前記駆動回路の正電圧源と前記電圧駆動型半導体素子のソースとの間に並列接続したコンデンサと
   を具備したことを特徴とする電圧駆動型半導体素子の駆動装置。
5. 前記電圧駆動型半導体素子は、ＭＯＳ−ＦＥＴである請求項３に記載の電圧駆動型半導体素子の駆動装置。
6. 前記コンデンサは、前記電圧駆動型半導体素子のゲート・ソース間の寄生容量の数倍の容量を有する請求項１に記載の電圧駆動型半導体素子の駆動装置。
7. 前記駆動回路は、直列に接続されて正電圧源と負電圧源との間に設けられて相反してオン・オフ動作する一対の半導体素子を出力段に備え、上記各半導体素子の直列接続点を前記電圧駆動型半導体素子のゲートに接続したものである請求項１または４に記載の電圧駆動型半導体素子の駆動装置。

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