JP4468094B2 - 負荷駆動回路及びそれを用いたディスプレイ装置 - Google Patents

Description

本発明は、負荷駆動回路及びディスプレイ装置に関し、特に負荷となるプラズマディスプレイやエレクトロルミネッセンス、液晶ディスプレイ（ＬＣＤ）などのディスプレイパネルを駆動する際の不要輻射を低減できる駆動回路及びディスプレイ装置に関するものである。

図１０は三電極面放電交流駆動型プラズマディスプレイパネルを概略的に示すブロック図であり、図１１は図１０に示すプラズマディスプレイパネルの電極構造を説明するための断面図である。図１０及び図１１において、参照符号２０７は放電セル（表示セル）、２１０は背面ガラス基板、２１１，２２１は誘電体層、２１２は蛍光体、２１３は隔壁、２１４はアドレス電極（Ａ１〜Ａｄ）、２２０は前面ガラス基板、そして、２２２はＸ電極（Ｘ１〜ＸＬ）又はＹ電極（Ｙ１〜ＹＬ）を示している。なお、参照符号Ｃａはアドレス電極における隣接電極間の容量を示し、また、Ｃｇはアドレス電極における対向電極（Ｘ電極及びＹ電極）間の容量を示している。

プラズマディスプレイパネル２０１は、背面ガラス基板２１０及び前面ガラス基板２２０の２枚のガラス基板により構成され、前面ガラス基板２２０には、維持電極（ＢＵＳ電極と透明電極を含む）として構成されるＸ電極（Ｘ１，Ｘ２，〜ＸＬ）及びＹ電極（走査電極：Ｙ１，Ｙ２，〜ＹＬ）が配設されている。

背面ガラス基板２１０には、維持電極（Ｘ電極及びＹ電極）２２２と直交するようにアドレス電極（Ａ１，Ａ２、〜Ａｄ）２１４が配置されており、これらの電極により放電発光を発生する表示セル２０７が、維持電極の同じ番号のＸ電極及びＹ電極で挟まれ（Ｙ１−Ｘ１，Ｙ２−Ｘ２、…）、且つ、アドレス電極と交差する領域にそれぞれ形成される。

図１２は図１０に示すプラズマディスプレイパネルを用いたプラズマディスプレイ装置の全体構成を示すブロック図であり、表示パネルに対する駆動回路の主要部を示している。

図１２に示されるように、三電極面放電交流駆動型プラズマディスプレイ装置は、表示パネル２０１と、外部より入力されるインターフェイス信号により表示パネルの駆動回路を制御するための制御信号を形成する制御回路２０５と、この制御回路２０５からの制御信号によりパネル電極を駆動するためのＸ共通ドライバ（Ｘ電極駆動回路）２０６と、走査電極駆動回路（走査ドライバ）２０３及びＹ共通ドライバ２０４と、アドレス電極駆動回路（アドレスドライバ）２０２とにより構成される。

Ｘ共通ドライバ２０６は維持電圧パルスを発生し、また、Ｙ共通ドライバ２０４も同じく維持電圧パルスを発生し、そして、走査ドライバ２０３は各走査電極（Ｙ１〜ＹＬ）を独立に駆動して走査する。また、アドレスドライバ２０２は、各アドレス電極（Ａ１〜Ａｄ）に対して表示データに対応したアドレス電圧パルスを印加する。

制御回路２０５は、クロックＣＬＫ及び表示データＤＡＴＡを受け取ってアドレスドライバ２０２にアドレス制御信号を供給する表示データ制御部２５１、及び、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃを受け取って、走査ドライバ２０３を制御する走査ドライバ制御部２５３並びに共通ドライバ（Ｘ共通ドライバ２０６及びＹ共通ドライバ２０４）を制御する共通ドライバ制御部２５４を備えている。なお、表示データ制御部２５１は、フレームメモリ２５２を備えている。

図１３は図１２に示すプラズマディスプレイ装置の駆動波形の一例を示す図であり、主として、全面書き込み期間（ＡＷ）、全面消去期間（ＡＥ）、アドレス期間（ＡＤＤ）及びサスティン期間（維持放電期間：ＳＵＳ）における各電極への印加電圧波形の概略を示している。

図１３において、画像表示に直接係わる駆動期間は、アドレス期間ＡＤＤとサスティン期間ＳＵＳであり、アドレス期間ＡＤＤにおいて表示する画素を選択し、次のサスティン期間において選択された画素を維持発光させることで、所定の明るさでの画像表示を行うようになっている。なお、図１３は、１フレームを複数のサブフレーム（サブフィールド）で構成した場合の各サブフレームにおける駆動波形を示すものである。

まず、アドレス期間ＡＤＤにおいて、走査電極であるＹ電極（Ｙ１〜ＹＬ）に対して一斉に中間電位である−Ｖｍｙを印加した後、順次、−Ｖｙレベルの走査電圧パルスを切り換えて印加する。このとき、それぞれのＹ電極への走査パルスの印加に同期させて各アドレス電極（Ａ電極：Ａ１〜Ａｄ）に対して＋Ｖａレベルのアドレス電圧パルスを印加することで各走査ライン上の画素選択を行う。

次のサスティン期間ＳＵＳにおいては、全ての走査電極（Ｙ１〜ＹＬ）及びＸ電極（Ｘ１〜ＸＬ）に対して共通の＋Ｖｓレベルの維持電圧パルスを交互に印加することで、先に選択された画素に対して維持発光を生じさせ、この連続印加により所定の輝度による表示を行う。また、このような一連の駆動波形の基本動作を組み合わせて発光回数を制御することで、濃淡の階調表示を行うことも可能になる。

ここで、全面書込み期間ＡＷは、パネルの全ての表示セルに対して書き込み電圧パルスを印加することで、各表示セルを活性化し表示特性を均一に保つためのものであり、ある一定の周期で挿入される。また、全面消去期間ＡＥは、画像表示を行うためのアドレス動作とサスティン動作を新たに開始する前に、パネルの全ての表示セルに消去電圧パルスを印加することで、以前の表示内容を消しておくためのものである。

図１４は、図１２に示したプラズマディスプレイ装置に用いられるアドレスドライバ２０２に使用する、アドレス電極駆動回路の回路図の一例を示す。図１４に示すアドレス電極駆動回路は、例えば下記の特許文献１に開示されている。アドレス電極（Ａ１〜Ａｄ）に流れる電流のほとんどの成分が電極寄生容量の充放電電流であるので、アドレス電極は図示したように容量性負荷１００と見なすことができる。

例えば、表示パネルのアドレス電極（Ａ１〜Ａｄ）の数が３０７２本（１０２４画素×ＲＧＢ）と多数になった場合、図１４に示したアドレス電極駆動回路を１２８回路分集積化したドライブＩＣ２４個の出力をアドレス電極に接続する。アドレス電極への接続には、例えばフレキシブル基板が用いられ、ドライブＩＣが単一チップか或いは複数チップの単位でそのフレキシブル基板に実装される。

図１４に示した回路図において、一つのアドレス電極は容量性負荷１００に相当する。ローサイド側出力素子（ＮチャンネルＭＯＳＦＥＴ）１０１は低圧側基準電位であるグランドと容量性負荷１００との間に接続される。また、ハイサイド側出力素子（ＰチャンネルＭＯＳＦＥＴ）１０２はアドレス駆動電圧のハイレベルに相当する高圧電位Ｖａを供給する駆動電源１０７と容量性負荷１００との間に接続される。

また、ハイサイド側出力素子１０２を駆動する回路の例として、図１４においてはレベルシフト回路１０８を示す。レベルシフト回路１０８においては、ＰチャンネルＭＯＳＦＥＴ１０３とＮチャンネルＭＯＳＦＥＴ１０４から成るインバータ回路によってハイサイド側出力素子１０２を駆動する。その際のＰチャンネルＭＯＳＦＥＴ１０３の駆動を、ＰチャンネルＭＯＳＦＥＴ１０５とＮチャンネルＭＯＳＦＥＴ１０６から成る入力のもう一つのインバータ回路とのフリップフロップ動作によって行っている。

図１５は、アドレス電極駆動回路のアドレス期間ＡＤＤ（図１３）の動作を示すタイミング図を用いて説明する。図１５においては、アドレス電極駆動回路の出力電圧Ｖｏと各駆動素子１０１〜１０６の入力電圧ＶＧ１〜ＶＧ６のタイミング関係を示している。出力電圧Ｖｏが立ち上がる期間ＴＡにおいては、入力電圧ＶＧ１をハイレベルからローレベルに反転してローサイド側出力素子１０１を遮断し、入力電圧ＶＧ４をハイレベル、入力電圧ＶＧ６をローレベルに反転することにより、ハイサイド側出力素子１０２が導通する。これにより、出力電圧Ｖｏは、高圧電位Ｖａになる。また、逆に出力電圧Ｖｏが立ち下がる期間ＴＢにおいては、入力電圧ＶＧ４をローレベル、入力電圧ＶＧ６をハイレベルに反転することにより、ハイサイド側出力素子１０２を遮断させ、入力電圧ＶＧ１をハイレベルに反転してローサイド側出力素子１０１を導通させる。これにより、出力電圧Ｖｏは、グランドレベル（０Ｖ）になる。

特開平５−２４９９１６号公報

上記の図１５に示した出力電圧Ｖｏの波形における立ち上がり時間と立ち下がり時間は、それぞれ、ハイサイド側出力素子１０２とローサイド側出力素子１０１の出力電流で負荷容量１００を充放電する時間である。ここで、図１１に示した表示パネル２０１の隣接し合うアドレス電極は、ディスプレイの表示映像に依存して適宜に高圧電位Ｖａとグランドレベルの間でスイッチングされる。よって、この時の負荷容量１００は実効的に次のように大きく変化して作用する。すなわち、対象とするアドレス電極に対して、左右の両隣接電極共に同方向に同時スイッチングする場合（例えば共にグランドレベルから高圧電位Ｖａに変化する場合）には、負荷容量１００は充放電の不要な隣接電極間容量Ｃａを含まずに容量Ｃｇのみとなって最小値を示す。また、逆に左右の両隣接電極共に逆方向に同時スイッチングする場合（例えば一方がグランドレベルから高圧電位Ｖａに変化し、他方が高圧電位Ｖａからグランドレベルに変化する場合）には、両方の隣接電極間容量Ｃａに２倍の電荷を供給することになり、負荷容量１００は最大のＣｇ＋４Ｃａとなる。負荷容量１００の変化比は、一般的に３倍以上になる。ハイサイド側出力素子１０２とローサイド側出力素子１０１の出力電流は、表示パネル２０１に必要な駆動速度が得られるように大きく設計しなくてはならない。そのため、最小負荷時に出力電圧Ｖｏの波形は急峻に変化してその遷移時間が激減してしまい、それに伴って生じる不要な電磁波輻射の増大が問題となっていた。不要電磁波による他の電子機器への妨害はＥＭＩ（Electro Magnetic Interference）と呼ばれ、規定された規格を満たすレベルに抑制する必要がある。一般的に不要輻射の抑制においては、その発生抑制を設計の初期段階から講じておかないと、電磁波シールドを新たに設けたり、フィルタ素子を追加するといった対策に要するコストが増大する。

本発明の目的は、実効的な負荷が減少した場合においても駆動電圧波形における遷移時間の減少を抑えることによって、不要な電磁波の発生を抑えることができる負荷駆動回路を提供すること、およびその駆動回路を用いたディスプレイ装置を提供することである。

本発明の一観点によれば、負荷を駆動するために入力端子に入力される信号を反転増幅して出力端子から出力する駆動回路と、駆動回路の入力端子に接続され、電流出力の制御が可能な第１の電流源と、駆動回路の入力端子及び第１の基準電位点間に接続される第１のスイッチ回路とを有する負荷駆動回路及びそれを用いたディスプレイ装置が提供される。

駆動回路の入力端子に第１の電流源を接続することにより、駆動回路の入出力端子間の寄生容量を介した信号帰還の効果によって、駆動回路の出力電圧のスイッチング速度を一定に抑制することができる。スイッチング速度の抑制によって、不要輻射を低減できる。さらに、駆動回路の入力端子に第１のスイッチ回路を接続することにより、駆動回路を高速に遮断できる。駆動回路を即座に遮断することによって、駆動回路の能動動作領域電流や負荷駆動回路に発生する貫通電流などのスイッチング動作に不要な電流を抑えることができ、電力消費を低減できる。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。集積回路（ＩＣ）１２１は、ＮチャンネルＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタ（以下、ＦＥＴという）１０１、ＰチャンネルＭＯＳＦＥＴ１０２、駆動電源１０７、電流源１１０及びスイッチ回路１１１を有する。集積回路１２１は、図１２のアドレスドライバ２０２に相当する。負荷容量１００は、前述の図１４の負荷容量１００の説明と同様に図１２のアドレス電極Ａ１〜Ａｄの負荷容量に相当し、実効的に変動する。本実施形態の負荷駆動回路は、例えばプラズマディスプレイ装置に適用可能である。プラズマディスプレイ装置の説明は、前述の図１０〜図１３の説明と同じである。

ＮチャンネルＭＯＳＦＥＴ１０１は、ゲートが電流源１１０に接続され、ソースがグランド電位点に接続され、ドレインが出力端子１２２に接続される。電流源１１０は、電流出力の制御が可能である。スイッチ回路１１１は、ＮチャンネルＭＯＳＦＥＴ１０１のゲート及びグランド電位点間に接続される。ＰチャンネルＭＯＳＦＥＴ１０２は、ソースが駆動電源１０７の陽極に接続され、ドレインがＭＯＳＦＥＴ１０１のドレインと共に出力端子１２２に接続される。駆動電源１０７は、陰極がグランド電位であり、陽極が高圧正電位Ｖａである。寄生容量１１２は、容量値がＣμであり、ＮチャンネルＭＯＳＦＥＴ１０１のドレイン及びゲート間の寄生容量である。負荷容量１００は、アドレス電極の負荷容量であり、出力端子１２２及びグランド電位点間の容量で表される。

入力電圧ＶＧ１は、ＮチャンネルＭＯＳＦＥＴ１０１のゲートに印加される入力電圧である。入力電圧ＶＧ２は、ＰチャンネルＭＯＳＦＥＴ１０２のゲートに印加される入力電圧である。出力電圧Ｖｏは、出力端子１２２の電圧であり、ＭＯＳＦＥＴ１０１及び１０２の出力電圧である。

ＮチャンネルＭＯＳＦＥＴ１０１はローサイド側出力素子であり、ＰチャンネルＭＯＳＦＥＴ１０２はハイサイド側出力素子であり、これらはＭＯＳＦＥＴに限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタ等でもよい。出力素子１０１及び１０２は、ゲートに相当する入力端子に入力される信号を反転増幅して、ドレインに相当する出力端子から出力信号を出力する。これにより、出力端子１０１及び１０２は、変動負荷１００を駆動することができる。

図１において、ハイサイド側出力素子１０２とローサイド側出力素子１０１、駆動電源１０７を含む負荷駆動回路は、ディスプレイの表示パネルの電極などに相当する実効的には変動する負荷容量１００を駆動している。ローサイド側出力素子１０１の入力端子には、電流源１１０とＭＯＳＦＥＴなどの能動素子から成るスイッチ回路１１１が接続されている。ローサイド側出力素子１０１の入出力端子間の寄生容量１１２の大きさをＣμとする。

図２に示すタイミング図を用いて、アドレス期間ＡＤＤ（図１３）における図１の回路動作を説明する。図２では、上から順に、出力電圧Ｖｏ、入力電圧ＶＧ１、電流源１１０の出力電流、スイッチ回路１１１のオン／オフ、入力電圧ＶＧ２を示す。

出力電圧Ｖｏをグランドレベルから高圧電位Ｖａ（例えば６０Ｖ）に立ち上げる期間ＴＢにおいては、まず、スイッチ回路１１１をオフからオンに切り替えてローサイド側出力素子１０１の入力電圧ＶＧ１を高速に低圧電位ＶＬ１（例えば０Ｖ）に下げることによって、ローサイド側出力素子１０１を遮断する。その後、ハイサイド側出力素子１０２を、その入力電圧ＶＧ２を低圧電位ＶＬ２（例えば０Ｖ）に下げることにより導通させる。これにより、出力電圧Ｖｏは、高圧電位Ｖａになる。

出力電圧Ｖｏを高圧電位Ｖａからグランドレベルに立ち下げる期間ＴＡにおいては、まず、入力電圧ＶＧ２を高圧電位ＶＨ２（例えば６０Ｖ）に高速に立ち上げることによりハイサイド側出力素子１０２を高速に遮断する。また、それと同時にスイッチ回路１１１も遮断する。但し、出力電圧Ｖｏが高圧電位Ｖａに安定保持できると共に、ローサイド側出力素子１０１を遮断して貫通電流の発生を抑えられるのであれば、スイッチ回路１１１はハイサイド側出力素子１０２の遮断前にオフしておいても構わない。その後、電流源１１０からローサイド側出力素子１０１が導通する方向にゲート電流ＩＧを流すことによって、ローサイド側出力素子１０１の入力電圧ＶＧ１は、その閾値電圧まで上昇した後、帰還容量１１２を介した負帰還によってほぼ一定の電圧Ｖｆ１に保持される。この負帰還の現れる期間Ｔｆの間、出力電圧Ｖｏはほぼ一定のスルーレートで高圧電位Ｖａからグランドレベルに下降する。負荷１００の駆動電流がローサイド側出力素子１０１の電流能力以下に収まっている限り、この負帰還の期間Ｔｆは負荷１００の変化に因らず一定時間（例えば、入力電圧ＶＬ１（例えば０Ｖ）とＶＨ１（例えば５Ｖ）の差が高圧電位Ｖａ（例えば６０Ｖ）に対して無視できるほど小さい場合にはＶａＣμ／ＩＧ）に維持される方向に制御される。電圧Ｖｆ１は、容量負荷１００の大きさにより変化する。容量負荷１００が大きいときには電圧Ｖｆ１が高くなり、容量負荷１００が小さいときには電圧Ｖｆ１が小さくなる。ただし、容量負荷１００が変動しても、出力電圧Ｖｏが高圧電位Ｖａからグランドレベルに立ち下がる期間Ｔｆはほぼ一定である。

従って、図１に示した駆動回路を用いれば、実効的に負荷１００が減少した場合に生じる駆動電圧波形における遷移時間の減少を抑えることができ、不要な電磁波の発生も抑えることができる。図１４の駆動回路を用いた場合には、図２に示すローサイド側出力素子１０１の入力電圧ＶＧ１と出力電圧Ｖｏの立ち下がり波形が一点鎖線のように急峻になり、不要輻射が懸念される。一般に電流源１１０は、ローサイド側出力素子１０１の低圧駆動電源を用いて構成されるので、ローサイド側出力素子１０１の入力電圧ＶＧ１がＶＨ１（例えば５Ｖ）に達した時点では電流源１１０の電流ＩＧは自動的に零になっている。

ここで、各出力素子の入力電圧ＶＧ１とＶＧ２の低圧電位ＶＬ１とＶＬ２、高圧電位ＶＨ１とＶＨ２は、ローサイド側出力素子１０１とハイサイド側出力素子１０２の設計に応じて、それぞれグランドレベルからロジック回路用低圧電源電圧（３Ｖや５Ｖなど）、高圧電位Ｖａ（数十Ｖほど）に変えられる。例えば、出力素子がＭＯＳＦＥＴやＩＧＢＴの場合には、ゲート酸化膜の厚みやゲート領域のＷ（幅）／Ｌ（長さ）の設計によって制御できる。

なお、図１におけるこれらの出力素子にはＭＯＳＦＥＴが図示されているが、ＩＧＢＴやバイポーラトランジスタなど一般的なスイッチング素子が適用できることは言うまでもない。また、図１においては、ハイサイド側とローサイド側の出力素子の極性が相反するコンプリメンタリ構成の例を示したが、極性の同じトーテンポール構成を用いても良いことも言うまでもない。

また、ＣＲＴディスプレイなどのように表示デバイスの駆動電極が少数の場合には、図１に示したような駆動回路を個別部品により構成することができる。しかし、プラズマディスプレイの表示パネルには多数の電極が設けられているので、これらの電極の駆動においては、図１に示した単一負荷の駆動回路を複数回路まとめて集積化した多出力ＩＣ１２１の適用が実用的である。

図１においては、プラズマディスプレイや液晶ディスプレイ、無機ＥＬディスプレイなどの表示パネル、ＣＲＴディスプレイのブラウン管の駆動電極などの容量性負荷を例示した。ブラウン管においても各表示原色用の駆動電極の間の寄生容量が実効的に変化する。しかし、本駆動回路は電流駆動デバイスである有機ＥＬディスプレイの表示パネルの電極のような抵抗性負荷に対しても、負荷の駆動電流に応じて出力素子の電流能力を設計して負帰還をかけることができるので、同様の効果を得ることができる。

（第２の実施形態）
図３は、本発明の第２の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図３において、図１に示した回路におけるものと同様の構成部分は同一符号で示した。ＰチャンネルＭＯＳＦＥＴ３１０は図１の電流源１１０に相当し、ＮチャンネルＭＯＳＦＥＴ３１１は図１のスイッチ回路１１１に相当する。ＰチャンネルＭＯＳＦＥＴ３１０は、ソースが低圧電源３００の陽極に接続され、ドレインがＮチャンネルＭＯＳＦＥＴ１０１のゲートに接続される。低圧電源３００は、陰極がグランド電位であり、陽極が正電位Ｖｃｃ（例えば５Ｖ）である。ＮチャンネルＭＯＳＦＥＴ３１１は、ソースがグランド電位点に接続され、ドレインがＮチャンネルＭＯＳＦＥＴ１０１のゲートに接続される。

ＰチャンネルＭＯＳＦＥＴ３１０は、例えばゲート及びソースに５Ｖを印加することにより、図４（Ｂ）の出力飽和電流（定電流）４０１を出力して動作し、ＮチャンネルＭＯＳＦＥＴ１０１を駆動することができる駆動素子である。図４（Ｂ）は、横軸がドレイン及びソース間電圧Ｖｄｓを示し、縦軸がドレイン電流（出力電流）Ｉｄを示す。

図３中、ローサイド側出力素子１０１の導通時には、その入力端子に低圧電源３００の電圧Ｖｃｃが駆動素子３１０を介して加えられる。ローサイド側出力素子１０１の遮断時には、その入力端子に駆動素子３１１を通して、ローサイド側出力素子１０１の基準電位と同じグランドレベルが印加される。ここで、駆動素子３１０をその出力飽和電流がＶａＣμ／Ｔｆに抑えられるように設計することにより、駆動素子３１０が図１に示した電流源１１０と同様に動作すると見なすことができる。駆動素子３１１は、ローサイド側出力素子１０１を高速に遮断できるように、その飽和電流を大きく設計することにより、図１に示したスイッチ回路１１１として用いることができる。

（第３の実施形態）
図４（Ａ）は、本発明の第３の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。これ以降に説明する図面においても、既出の図面におけるものと同一の構成部分は同一符号で示していく。図４（Ａ）は、図３のＰチャンネルＭＯＳＦＥＴ３１０の代わりに、ＰチャンネルＭＯＳＦＥＴ４１０、ツェナーダイオード４２０、抵抗４３０及びＮチャンネルＭＯＳＦＥＴ４４０が設けられる。ＰチャンネルＭＯＳＦＥＴ４１０は、ソースが低圧電源３００の陽極に接続され、ドレインがＮチャンネルＭＯＳＦＥＴ１０１のゲートに接続される。ツェナーダイオード４２０は、アノードがＰチャンネルＭＯＳＦＥＴ４１０のゲートに接続され、カソードが低圧電源３００の陽極に接続される。抵抗４３０は、ＰチャンネルＭＯＳＦＥＴ４１０のゲート及びＮチャンネルＭＯＳＦＥＴ４４０のドレイン間に接続される。ＮチャンネルＭＯＳＦＥＴ４４０は、スイッチ回路として動作し、ソースがグランド電位点に接続される。

図４（Ａ）に示す駆動回路においては、ローサイド側出力素子１０１の導通時に電流源として機能する駆動素子４１０に印加する駆動電圧を、ツェナーダイオード４２０を用いて低減していることを特徴とする。ＭＯＳＦＥＴ４１０のゲートには、例えば１．５Ｖが印加される。駆動素子４１０の導通時にその入力端子と基準電位印加端子の間に、スイッチ素子４４０と抵抗４３０を介してツェナーダイオード４２０に発生させたツェナー電圧を加える。例えば、駆動素子４１０にＭＯＳＦＥＴやＩＧＢＴなどの一般的な能動素子を用いた場合に、その能動素子の駆動電圧を最大駆動電圧よりも低く抑えることにより、能動素子の電流源として機能する出力電圧範囲（動作範囲）を広げることができる。これは、能動素子の駆動電圧の低減によって、入力端子と出力端子の間に適正バイアス電圧が印加できる出力電圧範囲を広げることができる。よって、本駆動回路においては、ローサイド側出力素子１０１の入力電圧ＶＧ１の広い範囲で駆動素子４１０の出力電流を一定に保持でき、負荷１００の大小による駆動速度の変動をさらに抑えることができる。

例えば、図４（Ｂ）において、ＭＯＳＦＥＴ４１０のドレイン電流４０１はゲート及びソース間電圧が高いときの電流であり、ドレイン電流４０２はゲート及びソース間電圧が低いときの電流である。ＭＯＳＦＥＴ４１０のゲート及びソース間電圧を最大電圧よりも抑制して低くすることにより、出力飽和電流のソース及びドレイン間電圧Ｖｄｓの範囲を広くすることができる。

また、図４（Ａ）に示したツェナーダイオード４２０は、一般的なダイオードなどの定電圧素子や定電圧回路に、或いは抵抗に置き換えることによっても、駆動素子４１０の駆動電圧を低減できることは言うまでもない。

（第４の実施形態）
図５は、本発明の第４の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図５では、図３のＰチャンネルＭＯＳＦＥＴ３１０の代わりに、ＰチャンネルＭＯＳＦＥＴ４１０，４５０、抵抗４６０及びＮチャンネルＭＯＳＦＥＴ４７０が設けられる。ＰチャンネルＭＯＳＦＥＴ４１０は、ソースが低圧電源３００の陽極に接続され、ドレインがＮチャンネルＭＯＳＦＥＴ１０１のゲートに接続される。ＰチャンネルＭＯＳＦＥＴ４５０は、ソースが低圧電源３００の陽極に接続され、ゲート及びドレインが相互に接続される。ＭＯＳＦＥＴ４１０及び４５０のゲートは、相互に接続される。ＭＯＳＦＥＴ４１０及び４５０は、カレントミラー回路を構成する。抵抗４６０は、ＰチャンネルＭＯＳＦＥＴ４５０のドレイン及びＮチャンネルＭＯＳＦＥＴ４７０のドレイン間に接続される。ＮチャンネルＭＯＳＦＥＴ４７０は、スイッチ回路であり、ソースがグランド電位点に接続される。

図５に示す駆動回路においては、集積化に適した高精度な回路構成によって駆動素子４１０に印加する駆動電圧を発生している。すなわち、ダイオード接続した駆動素子４５０に対して、スイッチ素子４７０と抵抗４６０を介して、駆動素子４１０に流すべき導通電流と等しい電流を流すことにより、駆動素子４１０に精度良くローサイド側出力素子１０１の駆動電流を流すことができる。ここで、駆動素子４５０と駆動素子４１０を同一ＩＣチップ上に同一構造で形成することによって、両駆動素子の特性をほとんど一致させることができる。また、駆動素子４５０と駆動素子４１０の出力電流を、これらの入力端子と基準電位印加端子の間に電圧Ｖｃｃを印加した時の出力飽和電流よりも小さく設計することによって、図４（Ａ）に示した駆動回路と同様にローサイド側出力素子１０１の入力電圧ＶＧｌの広い範囲で駆動素子４１０の出力電流を一定に保持できる。駆動素子４５０と駆動素子４１０は集積回路に多用されるカレントミラー回路を構成しており、駆動素子４１０に流すべき導通電流が同じであれば、他の多種のカレントミラー回路が適用できることは言うまでもない。例えば、駆動素子４５０の構造を駆動素子４１０の半分にシュリンク（縮小）して、駆動素子４５０の電流を半減することもできる。さらに、スイッチ素子４７０の出力端子を直接に駆動素子４５０の入力端子に接続すると共に、スイッチ素子４７０の出力飽和電流を駆動素子４１０に流すべき電流と等しく設計することによって、駆動素子４５０に流すべき電流を決めていた抵抗４６０を削除して回路規模を小さくすることもできる。

（第５の実施形態）
図６は、本発明の第５の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図６は、図１の回路に、容量値Ｃｆの帰還コンデンサ５１０を付加した回路である。帰還コンデンサ５１０は、ＮチャンネルＭＯＳＦＥＴ１０１のゲート及びドレイン間の寄生容量１１２に並列に付加接続され、例えばアルミニウム電極間に絶縁物を設けることにより構成される。

図６に示す駆動回路においては、ローサイド側出力素子１０１の入出力端子間に帰還コンデンサ５１０を付加することによって、負荷変動による駆動速度変化をさらに抑えると共に、駆動速度の設定精度を向上させることができる。ローサイド側出力素子１０１の入力端子と基準電位印加端子の間にも、一般的には容量値Ｃπなる寄生容量５００が存在する。但し、本実施形態で用いるような反転増幅動作におけるローサイド側出力素子１０１の実効的な入力容量は、ミラー効果により電圧増幅度倍に見える入出力端子間の寄生容量１１２によって決められ、寄生容量５００は無視できることが多い。しかし、駆動回路に必要となる駆動速度が速くて、不要輻射の抑制のためには負荷変動による駆動速度変化をさらに抑える必要がある場合もある。本実施形態において、負荷変動による駆動速度変化の抑制効果は、出力素子１０１の入出力端子間の寄生容量１１２を介した負帰還が大きいほど高められる。本実施形態における負帰還量は、出力素子１０１の入出力端子間の静電容量の入力端子・基準電位印加端子間の静電容量に対する比が大きいほど大きくできる。従って、出力素子１０１の入出力端子間に新たに帰還コンデンサ５１０を付加することによって、負荷変動による駆動速度変化をさらに抑えることができる。また、出力素子１０１の電圧増幅度と寄生容量１１２の容量値Ｃμとの積が寄生容量５００の容量値Ｃπに対して十分に大きくできない場合にも、帰還コンデンサ５１０を付加することによって、駆動速度の設定精度を向上させることができる。

（第６の実施形態）
図７は、本発明の第６の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図７は、図１の回路に、低圧電源３００、ＰチャンネルＭＯＳＦＥＴ６１０及びスタートアップ容量（静電容量）６００を付加した回路である。ＰチャンネルＭＯＳＦＥＴ６１０は、スイッチ回路であり、ソースが低圧電源３００の陽極の正電位Ｖｃｃ（基準電位点）に接続される。スタートアップ容量６００は、ＰチャンネルＭＯＳＦＥＴ６１０のドレイン及びＮチャンネルＭＯＳＦＥＴ１０１のゲート間に接続される。

図７に示す駆動回路においては、ローサイド側出力素子１０１を導通させる際に、その入力電圧ＶＧ１をスレショルド電圧Ｖｔｈまで高速に立ち上げるべく、スタートアップ容量６００とスイッチ素子６１０を介して、ローサイド側出力素子１０１の入力端子にその駆動電源３００を接続している。図２の期間ＴＢからＴＡへの切り換え後、出力素子１０１の入力電圧ＶＧ１をスレショルド電圧Ｖｔｈまで高速に立ち上げることによって、駆動回路のスイッチングにおける制御遅延時間とその温度ドリフト量や製品バラツキを削減できるので、駆動速度を抑えて不要輻射を低減して回路設計することができる。

例えば、スイッチ素子６１０にＭＯＳＦＥＴを用いた場合にはスタートアップ容量６００の容量値Ｃｓを、Ｖｔｈ×Ｃｉｎ／（Ｖｃｃ−Ｖｔｈ）とする。ここで、Ｃｉｎはローサイド側出力素子１０１の入力端子ラインに寄生する全入力容量である。スタートアップ容量６００には、コンデンサなどの容量素子が適用できることは言うまでもないが、集積回路チップやプリント回路板上の複数の配線パターンの交差容量を用いることもできる。また、ローサイド側出力素子１０１に複数の入力電極を形成して、そのうちの片方の電極と寄生容量を用いることもできる。例えば、ローサイド側出力素子１０１がＭＯＳＦＥＴやＩＧＢＴの場合には、ダブルゲート構造とする。図７に示した駆動回路においては、ローサイド側出力素子１０１を導通させる直前までに一度、スイッチ素子６１０をオンし、出力素子１０１の入力電圧ＶＧ１がスレショルド電圧Ｖｔｈに至った段階でオフする。この制御によってスタートアップ容量６００は、電流源１１０とスイッチ素子６１０を構成するＭＯＳＦＥＴのソース及びドレイン間寄生ダイオードを介して零Ｖに放電される。スイッチ素子６１０にＩＧＢＴのようなダイオードの寄生しない素子を用いた場合には、ＭＯＳＦＥＴを用いた構成と同様のダイオードやスイッチ回路を新たに並列付加すれば良い。

（第７の実施形態）
図８は、本発明の第７の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図７は、図１の回路に、低圧電源３００及びＰチャンネルＭＯＳＦＥＴ７００を付加した回路である。ＰチャンネルＭＯＳＦＥＴ７００は、スイッチ回路であり、ソースが低圧電源３００の陽極の正電位Ｖｃｃ（基準電位点）に接続され、ドレインがＮチャンネルＭＯＳＦＥＴ１０１のゲートに接続される。

図８に示す駆動回路においては、不要輻射が問題とならないレベルまで駆動回路の出力電圧Ｖｏが下降した段階で、スイッチ素子７００をオンさせて、ローサイド側出力素子１０１の入力電圧ＶＧ１を立ち上げる。この制御によって、負荷が重い場合における駆動回路の駆動速度を最大限に上げることができ、不要輻射の抑制と高速駆動の両立を図ることができる。

（第８の実施形態）
図９は、本発明の第８の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示し、ハイサイド側出力素子１０２に本発明を適用した回路を示す。本実施形態が図１の回路に対して付加された構成を説明する。ＮチャンネルＭＯＳＦＥＴ３２４は、ソースがグランド電位点に接続され、ドレインがＰチャンネルＭＯＳＦＥＴ３２２のゲートに接続される。ＰチャンネルＭＯＳＦＥＴ３２２は、ソースが駆動電源１０７の陽極に接続され、ドレインがＮチャンネルＭＯＳＦＥＴ３２３のドレインに接続される。ＮチャンネルＭＯＳＦＥＴ３２３のソースは、グランド電位点に接続される。ＰチャンネルＭＯＳＦＥＴ３２１は、スイッチ回路であり、ゲートがＭＯＳＦＥＴ３２２のドレインに接続され、ソースが駆動電源１０７の陽極に接続され、ドレインがＰチャンネルＭＯＳＦＥＴ１０２のゲートに接続される。ＮチャンネルＭＯＳＦＥＴ３２０は、電流源であり、ソースがグランド電位点に接続され、ドレインがＰチャンネルＭＯＳＦＥＴ１０２のゲートに接続される。ダイオード３２５は、アノードがＰチャンネルＭＯＳＦＥＴ１０２のゲートに接続され、カソードがＭＯＳＦＥＴ３２２のゲートに接続される。

図９においては、出力電圧Ｖｏの立ち上がり時にハイサイド側出力素子１０２の入力電圧ＶＧ２を、その出力飽和電流の電流源とみなすことができる駆動素子３２０で駆動する。このように回路を構成することによって、図１に示した回路と同じ動作原理で、ハイサイド側出力素子１０２の入出力間の寄生容量などを介した負帰還を効果的に活用して、出力電圧Ｖｏの立ち上がり時間に対する負荷依存変動を抑えることができる。図９においては、ハイサイド側出力素子１０２を高速に遮断して貫通電流による消費電力の増加を抑えるために用いる駆動素子３２１を制御すべく、ＭＯＳＦＥＴ３２２〜３２４とダイオード３２５が付加されている。すなわち、ＭＯＳＦＥＴ３２３をオンさせることで駆動素子３２１をオンさせて、ハイサイド側出力素子１０２を高速に遮断する。この時、ダイオード３２５を介してゲート電圧が高圧電位Ｖａに持ち上げられることにより、ＭＯＳＦＥＴ３２２も遮断する。出力電圧Ｖｏを立ち上げるハイサイド側出力素子１０２を導通させる際には、ＭＯＳＦＥＴ３２３をオフさせてから、ＭＯＳＦＥＴ３２４とＭＯＳＦＥＴ３２２とをオンさせることによって駆動素子３２１を遮断した後に、駆動素子３２０を導通させる。

なお、出力電圧Ｖｏの立ち上がり時の負荷変動による駆動速度変化をさらに抑えると共に、駆動速度の設定精度を向上させる場合には、図９中の括弧内に示すように帰還コンデンサ３３０を、ＭＯＳＦＥＴ１０２のゲート及びドレイン間の寄生容量と並列に付加することもできる。この帰還コンデンサ３３０の働きに関しては、前述した図６に示す回路の実施形態の説明と同じである。従って、ローサイド側出力素子１０１とハイサイド側出力素子１０２との両方同時に本発明を適用できることは言うまでもない。

ハイサイド側出力素子１０２においてもローサイド側出力素子１０１と同様に反転増幅作用が得られる接続になっている。従って、本実施形態を含めて前述の実施形態においても、ハイサイド側出力素子１０２の導通方向に電流を流す電流源３２０と遮断制御を促進するスイッチ回路３２１とを共にその入力端子に接続することによって、出力電圧Ｖｏの立ち上がり波形についても負荷変動による影響を抑えることができる。

（第９の実施形態）
図１６は、本発明の第９の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示し、ハイサイド側出力素子１０２に本発明を適用した回路を示す。本実施形態において、図３（図１）の回路に対して付加された素子を説明する。ＮチャンネルＭＯＳＦＥＴ３５０は、ソースがグランド電位点に接続され、ドレインがＰチャンネルＭＯＳＦＥＴ３５２のドレインに接続される。ＰチャンネルＭＯＳＦＥＴ３５２は、ゲートがダイオード（一方向性導通素子）３４０のアノードに接続され、ソースが駆動電源１０７の陽極に接続される。ＮチャンネルＭＯＳＦＥＴ３５１は、ソースがグランド電位点に接続され、ドレインがダイオード３４０のアノードに接続される。ＰチャンネルＭＯＳＦＥＴ３４１は、ゲートがＭＯＳＦＥＴ３５２及び３５０のドレインに接続され、ソースが駆動電源１０７の陽極に接続され、ドレインがダイオード３４０のアノードに接続される。ダイオード３４０のカソードは、ＰチャンネルＭＯＳＦＥＴ１０２のゲートに接続される。ＮチャンネルＭＯＳＦＥＴ３２０は、電流源であり、ソースがグランド電位点に接続され、ドレインがＰチャンネルＭＯＳＦＥＴ１０２のゲートに接続される。

図１７に示すタイミング図を用いて、アドレス期間ＡＤＤ（図１３）における図１６の回路動作を説明する。図１７では、上から順に、出力電圧Ｖｏ、ＮチャンネルＭＯＳＦＥＴ１０１のゲート電圧ＶＧ１、ＮチャンネルＭＯＳＦＥＴ３２０のソース−ドレイン間電流電流、ＰチャンネルＭＯＳＦＥＴ（スイッチ素子）３４１のオン／オフ、ＰチャンネルＭＯＳＦＥＴ１０２のゲート電圧ＶＧ２を示す。

期間ＴＢにおいては、まず、入力電圧ＶＧ１を高圧電位ＶＨ１から低圧電位ＶＬ１に高速に立ち下げることによりローサイド側出力素子１０１を高速に遮断する。その後、ＮチャンネルＭＯＳＦＥＴ３５０のゲート電圧を高圧電位から低圧電位に切り替え、その後にＮチャンネルＭＯＳＦＥＴ３５１のゲート電圧を低圧電位から高圧電位に切り替える。ＭＯＳＦＥＴ３５０はオフし、ＭＯＳＦＥＴ３５１はオンする。その結果、ＭＯＳＦＥＴ３４１はオフし、ＭＯＳＦＥＴ３５２はオンする。すると、ハイサイド側出力素子１０２のゲートからＦＥＴ３２０を介してグランド電位点に電流ＩＧ２が流れる。ハイサイド側出力素子１０２の入力電圧ＶＧ２は、高圧電位ＶＨ２から閾値電圧まで下降した後、帰還容量を介した負帰還によってほぼ一定の電圧Ｖｒ２に保持される。この負帰還の現れる期間Ｔｒの間、出力電圧Ｖｏはほぼ一定のスルーレートでグランドレベルから高圧電位Ｖａに上昇する。負荷１００の駆動電流がハイサイド側出力素子１０２の電流能力以下に収まっている限り、この負帰還の期間Ｔｒは負荷１００の変化に因らず一定時間に維持される方向に制御される。電圧Ｖｒ２は、容量負荷１００の大きさにより変化する。容量負荷１００が大きいときには電圧Ｖｒ２が高くなり、容量負荷１００が小さいときには電圧Ｖｒ２が低くなる。ただし、容量負荷１００が変動しても、出力電圧Ｖｏがグランドレベルから高圧電位Ｖａに立ち上がる期間Ｔｒはほぼ一定である。

従って、実効的に負荷１００が減少した場合に生じる駆動電圧波形における遷移時間の減少を抑えることができ、不要な電磁波の発生も抑えることができる。図１４の駆動回路を用いた場合には、図１７に示すハイサイド側出力素子１０２の入力電圧ＶＧ２と出力電圧Ｖｏの立ち上がり波形が一点鎖線のように急峻になり、不要輻射が懸念される。期間Ｔｒ経過後、ハイサイド側出力素子１０２の入力電圧ＶＧ２が低圧電位ＶＬ２になり、ＭＯＳＦＥＴ３２０に流れる電流は零になり、出力電圧Ｖｏは高圧電位Ｖａになる。

次に、期間ＴＡにおいては、基本的に図２と同じ動作により、出力電圧Ｖｏを高圧電位Ｖａからグランドレベルに立ち下げる。この際、ＮチャンネルＭＯＳＦＥＴ３５１のゲート電圧を低圧電位にし、その後にＮチャンネルＭＯＳＦＥＴ３５０のゲート電圧を高圧電位にする。ＭＯＳＦＥＴ３５１はオフし、ＭＯＳＦＥＴ３５０はオンする。その結果、ＭＯＳＦＥＴ３５２はオフし、ＭＯＳＦＥＴ３４１はオンする。ハイサイド側出力素子１０２は、入力電圧ＶＧ２が高圧電位ＶＨ２になり、遮断する。

以上のように、出力電圧Ｖｏの立ち上がり時にハイサイド側出力素子１０２の入力電圧ＶＧ２を、その出力飽和電流の電流源とみなすことができる駆動素子３２０で駆動する。このように回路を構成することによって、図１に示した回路と同じ動作原理で、ハイサイド側出力素子１０２の入出力間の寄生容量等を介した負帰還を効果的に活用して、出力電圧Ｖｏの立ち上がり時間に対する負荷依存変動を抑えることができる。ハイサイド側出力素子１０２を高速に遮断して貫通電流による消費電力の増加を抑えるために用いる駆動素子３４１を制御すべく、ＭＯＳＦＥＴ３５０〜３５２及びダイオード３４０が付加されている。すなわち、ＭＯＳＦＥＴ３５１をオフしてからＭＯＳＦＥＴ３５０をオンさせることで駆動素子３４１をオンし、ハイサイド側出力素子１０２をダイオード３４０を介して高速に遮断する。この時、ＭＯＳＦＥＴ３４１によりＭＯＳＦＥＴ３５２のゲート電圧が高圧電位Ｖａに持ち上げられ、ＭＯＳＦＥＴ３５２も遮断する。出力電圧Ｖｏを立ち上げるハイサイド側出力素子１０２を導通させる際には、ＭＯＳＦＥＴ３５０をオフさせてからＭＯＳＦＥＴ３５１及び３５２をオンすることによって、ＭＯＳＦＥＴ３４１を遮断する。その後、ＭＯＳＦＥＴ３２０に定電流ＩＧ２を流すことによって導通したハイサイド側出力素子１０２からは負荷容量１００の影響を抑えた立ち上がり出力電圧Ｖｏが得られる。なお、出力電圧Ｖｏの立ち上がり時の負荷変動による駆動速度をさらに抑えると共に、駆動速度の設定精度を向上させる場合には、帰還容量３３０を付加することもできる。この帰還容量３３０の働きは、上記の図９の説明と同じである。以上のように、本実施形態によれば、ローサイド側出力素子１０１及びハイサイド側出力素子１０２の両方同時に本発明を適用できる。

（第１０の実施形態）
図１８は、本発明の第１０の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示し、ハイサイド側出力素子１０２に本発明を適用した回路を示す。本実施形態は、第９の実施形態と同様に、ハイサイド側出力素子１０２の負帰還を用いて、出力電圧Ｖｏの立ち上がり時間に対する負荷依存変動を抑えることができる。本実施形態が図１６の回路に対して異なる構成を説明する。図１８の回路は、図１６の回路に対し、ダイオード３４０を削除し、スイッチ素子３２１を付加したものである。ＰチャンネルＭＯＳＦＥＴ３２１は、スイッチ素子として機能し、ゲートがＭＯＳＦＥＴ３５２のゲートに接続され、ソースが駆動電源１０７の陽極に接続され、ドレインがＭＯＳＦＥＴ１０２のゲートに接続される。

また、図１６のＭＯＳＦＥＴ３４１は、図１８ではＭＯＳＦＥＴ３５３に符号を変更してある。これは、図１６のＭＯＳＦＥＴ３４１と図１８のＭＯＳＦＥＴ３５３は、機能が異なるからである。図１６の回路では、ＭＯＳＦＥＴ３４１はスイッチ素子として機能するが、図１８の回路では、ＭＯＳＦＥＴ３５３ではなくＭＯＳＦＥＴ３２１がスイッチ素子として機能するためである。図１８のスイッチ素子３２１の動作は、図１７に示すように、図１６のスイッチ素子３４１の動作と同じである。具体的には、図１８のＭＯＳＦＥＴ３５０及び３５１のゲート電圧は、基本的に図１６のもののゲート電圧を論理反転した電圧になる。これにより、本実施形態は、図１７に示すように、図１６の回路と同様の動作を行うことができる。

以上のように、ＭＯＳＦＥＴ３２１を用いることにより、ハイサイド側出力素子１０２をより高速かつ安定に遮断することができる。すなわち、ダイオード等の受動素子を介さずに直接にＭＯＳＦＥＴ３２１でハイサイド側出力素子１０２を低いインピーダンスで高速駆動する。その際、ダイオード等の受動素子に現れる電圧降下も最小限に抑えることができるので、安定にハイサイド側出力素子１０２の遮断を維持することができる。

（第１１の実施形態）
図１９は、本発明の第１１の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示し、ハイサイド側出力素子１０２に本発明を適用した回路を示す。本実施形態は、第９及び第１０の実施形態に比べて回路規模を小さくしてコスト削減を可能とした回路を示す。本実施形態において、図３（図１）の回路に対して付加された素子を説明する。

ＰチャンネルＭＯＳＦＥＴ３５４は、ソースが駆動電源１０７の陽極に接続され、ゲート及びドレインがＭＯＳＦＥＴ３２１のゲートに接続される。ＮチャンネルＭＯＳＦＥＴ３５５は、ソースがグランド電位点に接続され、ドレインがＭＯＳＦＥＴ３２１のゲートに接続される。ＰチャンネルＭＯＳＦＥＴ３２１は、ソースが駆動電源１０７の陽極に接続され、ドレインがＭＯＳＦＥＴ１０２のゲートに接続される。ＮチャンネルＭＯＳＦＥＴ３２０は、ソースがグランド電位点に接続され、ドレインがＭＯＳＦＥＴ１０２のゲートに接続される。

ＭＯＳＦＥＴ３２０及び３２１の動作は、図１８のものと同じである。ＭＯＳＦＥＴ３５４は、抵抗として機能する。ＭＯＳＦＥＴ３５５のゲート電圧を高圧電位にすることによりＭＯＳＦＥＴ３２１をオンさせることができ、ＭＯＳＦＥＴ３５５のゲート電圧を低圧電位にすることによりＭＯＳＦＥＴ３２１をオフさせることができる。これにより、図１７に示すように、第９及び第１０の実施形態と同様の動作を行うことができる。

以上のように、ハイサイド側出力素子１０２を高速かつ安定に遮断するＭＯＳＦＥＴ３２１の駆動をＭＯＳＦＥＴ３５４及び３５５からなる簡単なインバータ回路で行っている。ＭＯＳＦＥＴ３５４にはダイオード接続されたエンハンスメント型やディプレッション型ＭＯＳＦＥＴによる受動負荷の例を示しているが、抵抗等の単一素子も適用可能である。この回路においては、ＭＯＳＦＥＴ３５５が一瞬でも導通すれば、ＭＯＳＦＥＴ３２１を介してその入力端子の電荷が放電されたハイサイド側出力素子１０２の遮断を維持することができる。従って、第９及び第１０の実施形態と同様に、ＭＯＳＦＥＴ３５４及び３５５からなるインバータ回路における消費電力も抑えた低電力回路を提供することができる。なお、図９と同様に、帰還容量３３０を付加することもできる。この帰還容量３３０の働きは、上記の図９の説明と同じである。本実施形態は、素子数が少ないので、回路規模を小さくし、コストを削減することができる。

以上、本発明の実施形態について説明してきたが、各実施形態を構成する素子の極性を反転して電源電圧の正負方向を反転しても良いことは言うまでもない。また、各実施形態を構成する駆動素子や半導体素子にはＭＯＳＦＥＴやダイオードを用いた例を説明してきた。しかし、当該当業者（技術者）がこれらと同等の働きをもつ素子であることを知るＩＧＢＴやバイポーラトランジスタ、接合形ＦＥＴ、真空管などにこれらの駆動素子や半導体素子を置き換えることが可能であることも言うまでもない。同様に各実施形態において駆動対象としていたディスプレイデバイスにはマトリクス電極を有し変動性負荷と見なすことができるプラズマ表示パネルや液晶パネル、有機・無機エレクトロルミネッセンスパネル、電界放射形ディスプレイ（ＦＥＤ）パネルなどが適用できることは明らかである。さらに、駆動負荷としては、ＲＧＢの３原色の複数の容量性インピーダンスを示すカラーブラウン管のカソード電極やグリッド電極、平面に限定されない壁面プラズマディスプレイの表示面に並べられた多数の発光チューブの各駆動電極などが考えられる。

第１〜第１１の実施形態では、１つのアドレス電極の負荷容量１００及びそれを駆動するための駆動回路を示したが、図１２のように複数のアドレス電極Ａ１〜Ａｄが存在する場合には各アドレス電極毎に駆動回路が設けられる。すなわち、図１の集積回路１２１に示すように、複数の変動負荷容量１００を駆動するために出力素子１０１等、電流源１１０等及びスイッチ回路３１１等の組みを複数組み設け、その複数組みを集積して一体化した回路で構成することができる。すなわち、図１２のアドレスドライバ２０２を１つの集積回路で構成することができる。また、上記の負荷容量１００は、容量に限定されず、容量性負荷以外の抵抗等の負荷であっても同様な効果が得られる。

反転増幅機能を有する出力素子を備えた負荷駆動回路において、出力素子の入力端子に電流源を接続することにより、出力素子の入出力端子間の寄生容量を介した信号帰還の効果によって、出力素子の出力電圧のスイッチング速度を一定に抑制することができる。スイッチング速度の抑制によって、不要輻射を低減できる。さらに、出力素子の入力端子にスイッチ回路を接続することにより、出力素子を高速に遮断できる。出力素子を即座に遮断することによって、出力素子の能動動作領域電流や負荷駆動回路に発生する貫通電流などのスイッチング動作に不要な電流を抑えることができ、電力消費を低減できる。

ディスプレイの表示デバイスの実効的な負荷が表示映像に応じて変化した場合においても、表示デバイスの駆動回路の駆動速度の上昇による不要な電磁波の輻射を抑えることができる。従来のディスプレイにおいてＥＭＩ規格を満たすために必要であった電磁波シールドやフィルタ回路などに要するコストを削減できる。或いは、従来のＨＤＴＶや高解像度モニタディスプレイでは満足できなかったＥＭＩ規格も、第１〜第１１の実施形態をディスプレイ装置に適用することにより準拠可能となる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
負荷を駆動するために入力端子に入力される信号を反転増幅して出力端子から出力する駆動回路と、
前記駆動回路の入力端子に接続され、電流出力の制御が可能な第１の電流源と、
前記駆動回路の入力端子及び第１の基準電位点間に接続される第１のスイッチ回路と
を有する負荷駆動回路。
（付記２）
前記駆動回路は、ゲートが前記入力端子であり、ドレインが前記出力端子であり、ソースが前記第１の基準電位点に接続される第１のＮチャンネルＭＯＳ電界効果トランジスタを含む付記１記載の負荷駆動回路。
（付記３）
前記駆動回路は、さらに、ドレインが前記第１のＮチャンネルＭＯＳ電界効果トランジスタのドレインに接続され、ソースが第１の正電位点に接続される第１のＰチャンネルＭＯＳ電界効果トランジスタを含む付記２記載の負荷駆動回路。
（付記４）
前記第１の電流源は、前記駆動回路を駆動するためにその出力飽和電流を出力して動作する駆動素子で構成される付記１記載の負荷駆動回路。
（付記５）
前記第１の電流源は、ドレインが前記第１のＮチャンネルＭＯＳ電界効果トランジスタのゲートに接続され、ソースが第２の正電位点に接続される第２のＰチャンネルＭＯＳ電界効果トランジスタを含む付記３記載の負荷駆動回路。
（付記６）
前記第１の電流源には、その駆動電圧を最大駆動電圧よりも抑制して印加する駆動素子を用いる付記１記載の負荷駆動回路。
（付記７）
前記第１の電流源は、さらに、前記第２のＰチャンネルＭＯＳ電界効果トランジスタのゲート及び前記第２の正電位点間に接続されるツェナーダイオードを有する付記５記載の負荷駆動回路。
（付記８）
前記第１の電流源には、カレントミラー回路を用いる付記１記載の負荷駆動回路。
（付記９）
前記第１の電流源は、さらに、ゲートが自己のドレイン及び前記第２のＰチャンネルＭＯＳ電界効果トランジスタのゲートに接続され、ドレインが少なくともスイッチ回路を介して前記第１の基準電位点に接続され、ソースが前記第２の正電位点に接続される第３のＰチャンネルＭＯＳ電界効果トランジスタを含む付記５記載の負荷駆動回路。
（付記１０）
さらに、前記駆動回路の入力端子及び出力端子間の寄生容量に並列に付加接続される帰還コンデンサを有する付記１記載の負荷駆動回路。
（付記１１）
さらに、前記第１のＮチャンネルＭＯＳ電界効果トランジスタのゲート及びドレイン間の寄生容量に並列に付加接続される帰還コンデンサを有する付記２記載の負荷駆動回路。
（付記１２）
さらに、前記駆動回路の入力端子に静電容量及び第２のスイッチ回路を介して第２の基準電位点を接続した付記１記載の負荷駆動回路。
（付記１３）
さらに、前記第１のＮチャンネルＭＯＳ電界効果トランジスタのゲートに静電容量及び第２のスイッチ回路を介して第２の正電位点を接続した付記２記載の負荷駆動回路。
（付記１４）
さらに、前記駆動回路の入力端子及び第２の基準電位点間に接続される第２のスイッチ回路を有する付記１記載の負荷駆動回路。
（付記１５）
さらに、前記第１のＮチャンネルＭＯＳ電界効果トランジスタのゲート及び第２の正電位点間に接続される第２のスイッチ回路を有する付記２記載の負荷駆動回路。
（付記１６）
さらに、ドレインが前記第１のＰチャンネルＭＯＳ電界効果トランジスタのゲートに接続され、ソースが前記第１の基準電位点に接続される第２のＮチャンネルＭＯＳ電界効果トランジスタと、
前記第１のＰチャンネルＭＯＳ電界効果トランジスタのゲート及び第２の基準電位点間に接続される第２のスイッチ回路と
を有する付記３記載の負荷駆動回路。
（付記１７）
前記駆動回路は第１の駆動回路であり、
さらに、入力端子に入力される信号を反転増幅して出力端子から出力する第２の駆動回路と、
前記第２の駆動回路の入力端子に接続され、電流出力の制御が可能な第２の電流源と、
前記第２の駆動回路の入力端子及び第２の基準電位点間に接続される第２のスイッチ回路とを有し、
前記第１の駆動回路の出力端子及び前記第２の駆動回路の出力端子が相互に接続される付記１記載の負荷駆動回路。
（付記１８）
前記第１のスイッチ回路は、一方向性導通素子を介して前記駆動回路の入力端子に接続される付記１記載の負荷駆動回路。
（付記１９）
前記駆動回路は、前記第１の基準電位点に接続され、前記第１の基準電位点を基準に駆動される付記１記載の負荷駆動回路。
（付記２０）
複数の負荷を駆動するため、前記駆動回路、前記第１の電流源及び前記第１のスイッチ回路の組みを複数組み設け、
前記複数組みを集積化して一体化した回路で構成する付記１記載の負荷駆動回路。
（付記２１）
前記負荷は、容量性負荷である付記１記載の負荷駆動回路。
（付記２２）
負荷を駆動するために入力端子に入力される信号を増幅して出力端子から出力する駆動回路と、
前記駆動回路の入力端子に接続され、電流出力の制御が可能な電流源と、
前記駆動回路の入力端子及び基準電位点間に接続されるスイッチ回路とを備えた負荷駆動回路を有するディスプレイ装置。
（付記２３）
前記ディスプレイ装置は、プラズマディスプレイ装置である付記２２記載のディスプレイ装置。

本発明の第１の実施形態による負荷駆動回路を示す回路図である。 本発明の第１の実施形態の回路動作を説明するタイミング図である。 本発明の第２の実施形態による負荷駆動回路を示す回路図である。 図４（Ａ）及び（Ｂ）は本発明の第３の実施形態による負荷駆動回路を示す回路図及びドレイン電流の特性図である。 本発明の第４の実施形態による負荷駆動回路を示す回路図である。 本発明の第５の実施形態による負荷駆動回路を示す回路図である。 本発明の第６の実施形態による負荷駆動回路を示す回路図である。 本発明の第７の実施形態による負荷駆動回路を示す回路図である。 本発明の第８の実施形態による負荷駆動回路を示す回路図である。 面放電ＡＣ型プラズマ表示パネルの平面模式図である。 面放電ＡＣ型プラズマ表示パネルの断面模式図である。 面放電ＡＣ型プラズマ表示パネル駆動回路を示すブロック図である。 面放電ＡＣ型プラズマ表示パネルの駆動電圧波形を示す波形図である。 従来の容量性負荷駆動回路の回路構成を示す回路図である。 従来の容量性負荷駆動回路の動作を説明するタイミング図である。 本発明の第９の実施形態による負荷駆動回路を示す回路図である。 本発明の第９の実施形態の回路動作を説明するタイミング図である。 本発明の第１０の実施形態による負荷駆動回路を示す回路図である。 本発明の第１１の実施形態による負荷駆動回路を示す回路図である。

符号の説明

１００ 駆動負荷
１０１ ローサイド側出力素子
１０２ ハイサイド側出力素子
１０７ 駆動電源
１１０ 電流源
１１１ スイッチ回路
１１２ 出力素子の入出力端子間の寄生容量
１２１ 集積回路
１２２ 出力端子
２０１ プラズマ表示パネル
２０２ アドレスドライブ回路
２０３ 走査ドライブ回路
２０４ Ｙ共通ドライブ回路
２０５ 制御回路
２０６ Ｘ共通ドライブ回路
３００ 低圧電源
３１０，３２０，４１０ 駆動素子（出力：電流源特性）
３１１，３２１，３４１ 駆動素子（スイッチ素子）
３４０ ダイオード（一方向性導通素子）
４２０ ツェナーダイオード
４４０ スイッチ素子
５００ 出力素子の入力端子及び基準電位印加端子間の寄生容量
５１０ 帰還コンデンサ
６００ スタートアップ容量
６１０，７００ 駆動素子（スイッチ素子）

Claims (14)

1. 負荷を駆動するために入力端子に入力される信号を反転増幅して出力端子から出力する駆動回路と、
   前記駆動回路の入力端子に接続され、電流出力の制御が可能な第１の電流源と、
   前記駆動回路の入力端子及び第１の基準電位点間に接続される第１のスイッチ回路と
   を有する負荷駆動回路。
2. 前記駆動回路は、ゲートが前記入力端子であり、ドレインが前記出力端子であり、ソースが前記第１の基準電位点に接続される第１のＮチャンネルＭＯＳ電界効果トランジスタを含む請求項１記載の負荷駆動回路。
3. 前記駆動回路は、さらに、ドレインが前記第１のＮチャンネルＭＯＳ電界効果トランジスタのドレインに接続され、ソースが第１の正電位点に接続される第１のＰチャンネルＭＯＳ電界効果トランジスタを含む請求項２記載の負荷駆動回路。
4. 前記第１の電流源は、前記駆動回路を駆動するためにその出力飽和電流を出力して動作する駆動素子で構成される請求項１記載の負荷駆動回路。
5. 前記第１の電流源には、その駆動電圧を最大駆動電圧よりも抑制して印加する駆動素子を用いる請求項１記載の負荷駆動回路。
6. 前記第１の電流源には、カレントミラー回路を用いる請求項１記載の負荷駆動回路。
7. さらに、前記駆動回路の入力端子及び出力端子間の寄生容量に並列に付加接続される帰還コンデンサを有する請求項１記載の負荷駆動回路。
8. さらに、前記駆動回路の入力端子に静電容量及び第２のスイッチ回路を介して第２の基準電位点を接続した請求項１記載の負荷駆動回路。
9. さらに、前記駆動回路の入力端子及び第２の基準電位点間に接続される第２のスイッチ回路を有する請求項１記載の負荷駆動回路。
10. 前記駆動回路は第１の駆動回路であり、
    さらに、入力端子に入力される信号を反転増幅して出力端子から出力する第２の駆動回路と、
    前記第２の駆動回路の入力端子に接続され、電流出力の制御が可能な第２の電流源と、
    前記第２の駆動回路の入力端子及び第２の基準電位点間に接続される第２のスイッチ回路とを有し、
    前記第１の駆動回路の出力端子及び前記第２の駆動回路の出力端子が相互に接続される請求項１記載の負荷駆動回路。
11. 前記第１のスイッチ回路は、一方向性導通素子を介して前記駆動回路の入力端子に接続される請求項１記載の負荷駆動回路。
12. 前記駆動回路は、前記第１の基準電位点に接続され、前記第１の基準電位点を基準に駆動される請求項１記載の負荷駆動回路。
13. 複数の負荷を駆動するため、前記駆動回路、前記第１の電流源及び前記第１のスイッチ回路の組みを複数組み設け、
    前記複数組みを集積化して一体化した回路で構成する請求項１記載の負荷駆動回路。
14. 負荷を駆動するために入力端子に入力される信号を増幅して出力端子から出力する駆動回路と、
    前記駆動回路の入力端子に接続され、電流出力の制御が可能な電流源と、
    前記駆動回路の入力端子及び基準電位点間に接続されるスイッチ回路とを備えた負荷駆動回路を有するディスプレイ装置。

Images