JPH04137916A - ディジタル・アナログ変換回路 - Google Patents
ディジタル・アナログ変換回路Info
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- JPH04137916A JPH04137916A JP25931490A JP25931490A JPH04137916A JP H04137916 A JPH04137916 A JP H04137916A JP 25931490 A JP25931490 A JP 25931490A JP 25931490 A JP25931490 A JP 25931490A JP H04137916 A JPH04137916 A JP H04137916A
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- 239000000758 substrate Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 12
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
「産業上の利用分野」
この発明は、低電源電圧下にあっても正常に動作するデ
ィジタル・アナログ変換回路に関する。 「従来の技術」 第７図は、抵抗ストリング形と呼ばれるディジタル・ア
ナログ変換回路の一例を示す回路図である。この図にお
いて、Ｒ０〜Ｒｎは直列に接続された同一の抵抗である
。この直列接続された抵抗Ｒ０〜Ｒｎの一端には、正電
源電圧Ｖｄｄが供給され、他端は接地されている。これ
ら抵抗Ｒ０〜Ｒｎは、例えば９ビツトのディジタル・ア
ナログ変換回路の場合には、５１１本（２拳−１＝５１
１）から構成される。ＳＷ、〜ＳＷｎはトランジスタス
イッチである。これらトランジスタスイッチＳＷ１〜Ｓ
Ｗｎのソース端子は、抵抗Ｒ０〜Ｒｎの各接続節点に接
続され、ドレイン端子が出力端子Ｔ０に接続されている
。なお、以降ではこの抵抗Ｒ０〜Ｒｎの各接続節点を電
圧節点と称する。そして、このような構成によれば、ゲ
ート信号によってトランジスタスイッチＳＷ、〜ＳＷｎ
の内のいずれか１つがオン状態になるよう制御され、こ
の結果、所定の出力電圧が発生する。このゲート信号は
図示されていない制御回路から出力されるものであり、
この制御回路は外部から供給されるディジタル信号に応
じて当該ゲート信号を生成するようになっている。 こ
こで、上述したトランジスタスイッチ５ＷＩ−８Ｗｎは
、通常、ＭＯ８型トランジスタで構成される。このＭＯ
８型トランジスタ内、Ｐチャネルトランジスタでは、ソ
ースよりゲートが低電位にあると、オン抵抗が小さく、
一方、Ｎチャネルトランジスタでは、ソースよりゲート
が高電位にあると、オン抵抗が小さい。このため、この
図に示すように、１ ／ ２ Ｖ ｄｄ（Ｖ ｄｄ：電
源電圧〉以下の電圧節点はＮチャネルトランジスタが接
続され、１／２ＶｄｄからＶｄｄまでの電圧節点はＰチ
ャネルトランジスタが接続されている。 「発明が解決しようとする課題」 ところで、上述した従来のディジタル・アナログ変換回
路に低い電源電圧を供給した場合、例えば、電源電圧Ｖ
ｄｄを２Ｖとした時、１／２Ｖｄｄの電圧節点は１■に
なる。この電圧節点近傍に接続されるＰチャネルトラン
ジスタにあっては、第８図（イ）に示すように、ゲート
端子Ｇが接地され、バックゲート端子ＢＧにＶｄｄ＝２
Ｖが供給されている。このため、ゲート・ソース間電圧
Ｖｇｓは「−ＩＶＪであり、通常の閾電圧Ｖ ｔｈｐ（
−０，８Ｖ ）を越えている。この結果、ソース・バッ
クゲート間が逆バイアス状態でなければ、このトランジ
スタは低抵抗状態で「オン」される。しかしながら、こ
のＰチャネルトランジスタでは、バックゲート・ソース
間電圧Ｖ ｂｇｓが「１■」であり、逆バイアス状態と
なっているため、高抵抗状態になってしまう。一方、Ｎ
チャネルトランジスタにおいても同様になる。すなわち
、同図（ロ）に示すように、ゲート・ソース間電圧Ｖｇ
ｓが「１■」で閾電圧Ｖ ｔｈｎ（０，８Ｖ）を越えて
いるが、バックゲート・ソース間電圧Ｖ ｂｇｓがｒ−
ＩＶＪの逆バイアス状態である。このため、このＮチャ
ネルトランジスタも高抵抗状態になる。 このような状況下において、上述したトランジスタスイ
ッチＳＷ、〜ＳＷｎに順次、ゲート信号を供給し、その
際の出力電圧を見ると、第９図に示す出力特性になる。 この図から明らかなように、１／２Ｖｄｄの近傍の電圧
節点だけ適正な出力が得られない動作となる。このよう
に、従来のディジタル・アナログ変換回路を低い電源電
圧下で使用する場合、電圧節点１／２Ｖｄｄ近傍のトラ
ンジスタスイッチが上述した理由により高抵抗状態にな
るため、低速応答となり正常に動作しなくなるという欠
点がある。 この発明は上述した事情に鑑みてなされたもので、低電
源電圧下にあっても正常に動作することができるディジ
タル・アナログ変換回路を提供することを目的としてい
る。 ［課題を解決するための手段」 請求項１に記載の発明にあっては、複数の抵抗素子が直
列接続され、その一端に電源電圧が供給されると共に、
他端が接地してなる抵抗路の各電圧節点に設けられたス
イッチ手段を開閉し、所定の出力電圧を発生するディジ
タル・アナログ変換回路におけるＰウェル構造のＣＭＯ
８おいて、前記電源電圧の中点電位近傍の電圧節点に設
けられ、基板電位が可変な第１のトランジスタ素子のバ
ックゲート端子をソース端子に接続してなる第１のスイ
ッチ手段と、前記中点電位近傍の電圧節点に設けられ、
前記第１のトランジスタ、素子と基板電位が固定された
第２のトランジスタ素子とを並列接続してなる第２のス
イッチ手段と、前記第２のスイッチ手段を形成する第１
のトランジスタ素子のバックゲート端子に順バイアス電
圧を供給するバイアス発生回路とを具備することを特徴
としている。 また、請求項２に記載の発明によれば、前記バイアス発
生回路は、前記電源電圧が所定値以下となった場合に、
前記第２のスイッチ手段へ順バイアス電圧を供給するこ
とを特徴としている。 「作用」 上記構成によれば、電源電圧が所定値以下となった場合
、中点電位近傍の電圧節点に設けられた第１のスイッチ
手段では、逆バイアスにならずに低抵抗状態でオン状態
になり、一方、中点電位近傍の電圧節点に設けられた第
２のスイッチ手段では、バイアス発生回路が供給する順
バイアス電位により低抵抗状態となる。これにより、低
電源電圧下でも正常に動作する。 「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。
ィジタル・アナログ変換回路に関する。 「従来の技術」 第７図は、抵抗ストリング形と呼ばれるディジタル・ア
ナログ変換回路の一例を示す回路図である。この図にお
いて、Ｒ０〜Ｒｎは直列に接続された同一の抵抗である
。この直列接続された抵抗Ｒ０〜Ｒｎの一端には、正電
源電圧Ｖｄｄが供給され、他端は接地されている。これ
ら抵抗Ｒ０〜Ｒｎは、例えば９ビツトのディジタル・ア
ナログ変換回路の場合には、５１１本（２拳−１＝５１
１）から構成される。ＳＷ、〜ＳＷｎはトランジスタス
イッチである。これらトランジスタスイッチＳＷ１〜Ｓ
Ｗｎのソース端子は、抵抗Ｒ０〜Ｒｎの各接続節点に接
続され、ドレイン端子が出力端子Ｔ０に接続されている
。なお、以降ではこの抵抗Ｒ０〜Ｒｎの各接続節点を電
圧節点と称する。そして、このような構成によれば、ゲ
ート信号によってトランジスタスイッチＳＷ、〜ＳＷｎ
の内のいずれか１つがオン状態になるよう制御され、こ
の結果、所定の出力電圧が発生する。このゲート信号は
図示されていない制御回路から出力されるものであり、
この制御回路は外部から供給されるディジタル信号に応
じて当該ゲート信号を生成するようになっている。 こ
こで、上述したトランジスタスイッチ５ＷＩ−８Ｗｎは
、通常、ＭＯ８型トランジスタで構成される。このＭＯ
８型トランジスタ内、Ｐチャネルトランジスタでは、ソ
ースよりゲートが低電位にあると、オン抵抗が小さく、
一方、Ｎチャネルトランジスタでは、ソースよりゲート
が高電位にあると、オン抵抗が小さい。このため、この
図に示すように、１ ／ ２ Ｖ ｄｄ（Ｖ ｄｄ：電
源電圧〉以下の電圧節点はＮチャネルトランジスタが接
続され、１／２ＶｄｄからＶｄｄまでの電圧節点はＰチ
ャネルトランジスタが接続されている。 「発明が解決しようとする課題」 ところで、上述した従来のディジタル・アナログ変換回
路に低い電源電圧を供給した場合、例えば、電源電圧Ｖ
ｄｄを２Ｖとした時、１／２Ｖｄｄの電圧節点は１■に
なる。この電圧節点近傍に接続されるＰチャネルトラン
ジスタにあっては、第８図（イ）に示すように、ゲート
端子Ｇが接地され、バックゲート端子ＢＧにＶｄｄ＝２
Ｖが供給されている。このため、ゲート・ソース間電圧
Ｖｇｓは「−ＩＶＪであり、通常の閾電圧Ｖ ｔｈｐ（
−０，８Ｖ ）を越えている。この結果、ソース・バッ
クゲート間が逆バイアス状態でなければ、このトランジ
スタは低抵抗状態で「オン」される。しかしながら、こ
のＰチャネルトランジスタでは、バックゲート・ソース
間電圧Ｖ ｂｇｓが「１■」であり、逆バイアス状態と
なっているため、高抵抗状態になってしまう。一方、Ｎ
チャネルトランジスタにおいても同様になる。すなわち
、同図（ロ）に示すように、ゲート・ソース間電圧Ｖｇ
ｓが「１■」で閾電圧Ｖ ｔｈｎ（０，８Ｖ）を越えて
いるが、バックゲート・ソース間電圧Ｖ ｂｇｓがｒ−
ＩＶＪの逆バイアス状態である。このため、このＮチャ
ネルトランジスタも高抵抗状態になる。 このような状況下において、上述したトランジスタスイ
ッチＳＷ、〜ＳＷｎに順次、ゲート信号を供給し、その
際の出力電圧を見ると、第９図に示す出力特性になる。 この図から明らかなように、１／２Ｖｄｄの近傍の電圧
節点だけ適正な出力が得られない動作となる。このよう
に、従来のディジタル・アナログ変換回路を低い電源電
圧下で使用する場合、電圧節点１／２Ｖｄｄ近傍のトラ
ンジスタスイッチが上述した理由により高抵抗状態にな
るため、低速応答となり正常に動作しなくなるという欠
点がある。 この発明は上述した事情に鑑みてなされたもので、低電
源電圧下にあっても正常に動作することができるディジ
タル・アナログ変換回路を提供することを目的としてい
る。 ［課題を解決するための手段」 請求項１に記載の発明にあっては、複数の抵抗素子が直
列接続され、その一端に電源電圧が供給されると共に、
他端が接地してなる抵抗路の各電圧節点に設けられたス
イッチ手段を開閉し、所定の出力電圧を発生するディジ
タル・アナログ変換回路におけるＰウェル構造のＣＭＯ
８おいて、前記電源電圧の中点電位近傍の電圧節点に設
けられ、基板電位が可変な第１のトランジスタ素子のバ
ックゲート端子をソース端子に接続してなる第１のスイ
ッチ手段と、前記中点電位近傍の電圧節点に設けられ、
前記第１のトランジスタ、素子と基板電位が固定された
第２のトランジスタ素子とを並列接続してなる第２のス
イッチ手段と、前記第２のスイッチ手段を形成する第１
のトランジスタ素子のバックゲート端子に順バイアス電
圧を供給するバイアス発生回路とを具備することを特徴
としている。 また、請求項２に記載の発明によれば、前記バイアス発
生回路は、前記電源電圧が所定値以下となった場合に、
前記第２のスイッチ手段へ順バイアス電圧を供給するこ
とを特徴としている。 「作用」 上記構成によれば、電源電圧が所定値以下となった場合
、中点電位近傍の電圧節点に設けられた第１のスイッチ
手段では、逆バイアスにならずに低抵抗状態でオン状態
になり、一方、中点電位近傍の電圧節点に設けられた第
２のスイッチ手段では、バイアス発生回路が供給する順
バイアス電位により低抵抗状態となる。これにより、低
電源電圧下でも正常に動作する。 「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。
【第１実施例】
第１図はこの発明による第１実施例の構成を示す回路図
であって、前述した電圧節点１ ／ Ｚ Ｖ ｄｄ付近
の回路を示している。この図において、ＲＲ，Ｒ・・・
は直列に接続された同一の抵抗であり、これらの接続点
が各電圧節点を形成している。ｌは１／２Ｖｄｄ以下の
電圧節点側に接続されるトランジスタスイッチである。 このトランジスタスイッチ１は、バックゲート端子をソ
ース端子に接続したＮチャネルＭＯＳトランジスタによ
って構成されている。２は１／２Ｖｄｄより大きい電圧
節点側に接続されるトランジスタスイッチであり、Ｎチ
ャネルトランジスタとＰチャネルトランジスタとが並列
に接続されて構成されている。このようなトランジスタ
スイッチ１．２の各ソース端子は、各電圧節点に接続さ
れると共に、各ドレイン端子が出力端子Ｔ０に接続され
る。３はバイアス電圧発生回路である。このバイアス電
圧発生回路３は、負荷抵抗として動作するＮチャネルト
ランジスタが複数個直列に接続され、その一端に電源電
圧Ｖｄｄが供給され、他端が接地されている。そして、
バイアス電圧発生回路３から上述したトランジスタスイ
ッチ２を構成するＮチャネルトランジスタのバックゲー
ト端子へ所定のバイアス電圧が供給されるようになって
いる。 このような構成において、例えば、電源電圧Ｖｄｄを２
ｖとして動作させた場合（第１図参照）、トランジスタ
スイッチ１では、バックゲート端子がソース端子に接続
されているため、逆バイアス状態にならず、低抵抗状態
でＦオンｊするようになる。 一方、トランジスタスイッチ２においては、各Ｎチャネ
ルトランジスタのバックゲート端子にバイアス電圧Ｖ、
、Ｖ、が供給されるため、ソース端子に対して順バイア
ス状態が保たれる。すなわち、第２図に示す特性図から
明らかなように、バックゲート・ソース間電圧Ｖ ｂｇ
ｓが順バイアスであると、ドレイン・ソース間電流１ｄ
が増加するため、低抵抗状態で「オン」されることにな
る訳である。 このように、１／２Ｖｄｄ以上の電圧節点に配設された
トランジスタスイッチ２にあっても、高抵抗状態になら
ず、低電源電圧下でも正常動作する。 なお、第２図はＮチャネルＭＯＳトランジスタにおける
ゲート電圧とドレイン・ソース間電流１ｄとの関係を示
す特性図である。この特性図によれば、バックゲート・
ソース間電圧Ｖ ｂｇｓが逆バイアスになると、電流１
ｄが激減して高抵抗状態になることを表している。 ところで、上述した第１実施例は、第３図（イ）に示す
ように、ＮチャネルトランジスタとＰチャネルトランジ
スタとがＰウェル構造により形成されており、このＮチ
ャネルトランジスタのバックゲート電圧を制御する場合
を説明したものである。 これに替えて、第３図（ロ）に示すＮウェル構造として
も良い。Ｎウェル構造とした場合には、Ｐチャネルトラ
ンジスタのバックゲート電圧を制御することになる。す
なわち、上記実施例とは全く反対にして、Ｐチャネルト
ランジスタのバックゲート端子をソース端子に接続し、
１／２Ｖｄｄ以下の電圧節点側にＰチャネルトランジス
タを並列接続する形になる。そして、この並列接続した
Ｐチャネルトランジスタのバックゲート端子に順バイア
ス電源を供給すれば良い。
であって、前述した電圧節点１ ／ Ｚ Ｖ ｄｄ付近
の回路を示している。この図において、ＲＲ，Ｒ・・・
は直列に接続された同一の抵抗であり、これらの接続点
が各電圧節点を形成している。ｌは１／２Ｖｄｄ以下の
電圧節点側に接続されるトランジスタスイッチである。 このトランジスタスイッチ１は、バックゲート端子をソ
ース端子に接続したＮチャネルＭＯＳトランジスタによ
って構成されている。２は１／２Ｖｄｄより大きい電圧
節点側に接続されるトランジスタスイッチであり、Ｎチ
ャネルトランジスタとＰチャネルトランジスタとが並列
に接続されて構成されている。このようなトランジスタ
スイッチ１．２の各ソース端子は、各電圧節点に接続さ
れると共に、各ドレイン端子が出力端子Ｔ０に接続され
る。３はバイアス電圧発生回路である。このバイアス電
圧発生回路３は、負荷抵抗として動作するＮチャネルト
ランジスタが複数個直列に接続され、その一端に電源電
圧Ｖｄｄが供給され、他端が接地されている。そして、
バイアス電圧発生回路３から上述したトランジスタスイ
ッチ２を構成するＮチャネルトランジスタのバックゲー
ト端子へ所定のバイアス電圧が供給されるようになって
いる。 このような構成において、例えば、電源電圧Ｖｄｄを２
ｖとして動作させた場合（第１図参照）、トランジスタ
スイッチ１では、バックゲート端子がソース端子に接続
されているため、逆バイアス状態にならず、低抵抗状態
でＦオンｊするようになる。 一方、トランジスタスイッチ２においては、各Ｎチャネ
ルトランジスタのバックゲート端子にバイアス電圧Ｖ、
、Ｖ、が供給されるため、ソース端子に対して順バイア
ス状態が保たれる。すなわち、第２図に示す特性図から
明らかなように、バックゲート・ソース間電圧Ｖ ｂｇ
ｓが順バイアスであると、ドレイン・ソース間電流１ｄ
が増加するため、低抵抗状態で「オン」されることにな
る訳である。 このように、１／２Ｖｄｄ以上の電圧節点に配設された
トランジスタスイッチ２にあっても、高抵抗状態になら
ず、低電源電圧下でも正常動作する。 なお、第２図はＮチャネルＭＯＳトランジスタにおける
ゲート電圧とドレイン・ソース間電流１ｄとの関係を示
す特性図である。この特性図によれば、バックゲート・
ソース間電圧Ｖ ｂｇｓが逆バイアスになると、電流１
ｄが激減して高抵抗状態になることを表している。 ところで、上述した第１実施例は、第３図（イ）に示す
ように、ＮチャネルトランジスタとＰチャネルトランジ
スタとがＰウェル構造により形成されており、このＮチ
ャネルトランジスタのバックゲート電圧を制御する場合
を説明したものである。 これに替えて、第３図（ロ）に示すＮウェル構造として
も良い。Ｎウェル構造とした場合には、Ｐチャネルトラ
ンジスタのバックゲート電圧を制御することになる。す
なわち、上記実施例とは全く反対にして、Ｐチャネルト
ランジスタのバックゲート端子をソース端子に接続し、
１／２Ｖｄｄ以下の電圧節点側にＰチャネルトランジス
タを並列接続する形になる。そして、この並列接続した
Ｐチャネルトランジスタのバックゲート端子に順バイア
ス電源を供給すれば良い。
【第２実施例】
第４図はこの発明による第２実施例の構成を示す回路図
であって、前述した電圧節点１ ／ ２ Ｖ ｄｄ付近
の回路を示している。図において、第１図と対応する各
部には同一の番号を付し、その説明を省略する。この図
が第１図と異なる点は、比較回路４と、ゲート回路５と
が新たに設けられた点である。 この比較回路４は、負荷抵抗として動作するＰチャネル
トランジスタ４ａと、順方向電圧降下させるダイオード
４ａ、４ｂと、シュミットトリガインバータ４ｄとから
構成されている。こうした構成による比較回路４は、シ
ュミットトリガインバータ４ｄの入力が１．２Ｖより小
さくなると、“Ｌｏ（ローレベル）の信号を出力する。 ゲート回路５は、Ｎチャネルトランジスタ５−１とＰチ
ャネルトランジスタ５−２とから構成され、比較回路４
の出力に応じてトランジスタスイッチ２におけるＮチャ
ネルトランジスタのバックゲート端子を切り替える。す
なわち、このような構成によれば、比較回路４の出力が
“Ｌ”であると、Ｎチャネルトランジスタ５−１がオフ
状態になり、Ｐチャネルトランジスタ５−２がオン状態
になるので、トランジスタスイッチ２を構成するＮチャ
ネルトランジスタのバックゲート端子がバイアス電圧発
生回路３に接続される。一方、比較回路４の出力が“Ｈ
”（ハイレベル）にあると、Ｎチャネルトランジスタ５
−１がオン状態になり、Ｐチャネルトランジスタ５−２
がオフ状態になるので、トランジスタスイッチ２を構成
するＮチャネルトランジスタのバックゲート端子がソー
ス端子に接続される。 上記構成において、例えば、電源電圧Ｖｄｄを３Ｖとし
た場合、バイアス電圧発生回路３にあっては、電源電圧
Ｖｄｄが２■の時に所定のバイアス電圧を発生するよう
構成されているため、適正な値からずれたバイアス電圧
を発生してしまう。ところが、この場合、比較回路４の
出力が“Ｈ”となり、ゲート回路５がトランジスタスイ
ッチ２におけるＮチャネルトランジスタのバックゲート
端子をソース端子に接続する。これにより、適正な値か
らずれたバイアス電圧がこのバックゲート端子に供給さ
れるのを防止している。 次に、電源電圧Ｖｄｄを２Ｖとして動作させた場合には
、１／２Ｖｄｄが１．２Ｖより小さくなるので、比較回
路４の出力が“Ｌｏとなる。この結果、ゲート回路５が
トランジスタスイッチ２を構成するＮチャネルトランジ
スタのバックゲート端子をバイアス電圧発生回路３に接
続する。これにより、トランジスタスイッチ２には所定
のバイアス電圧が供給されて順バイアス状態になり、低
抵抗状態で「オン」される。このように、比較回路４お
よびゲート回路５を設けたことによって電源電圧Ｖ ｄ
ｄが低い（２Ｖ時）場合にのみ、トランジスタスイッチ
２を順バイアス状態に設定することが可能となる。 なお、上記第１および第２実施例にあっては、Ｐウェル
構造の場合について説明したが、ダブルウェル構造であ
る場合には、以下のようにすると良い。すなわち、Ｐチ
ャネルトランジスタおよびＮチャネルトランジスタのそ
れぞれがウェルを有し、各バックゲートバイアスが自由
に設定できるダブルウェル構造（第５図参照）で形成さ
れている場合には、第６図に示すように、Ｐチャネルト
ランジスタおよびＮチャネルトランジスタの各バックゲ
ート端子をソース端子に接続させて順バイアス状態とす
るバイアス法が最適になる。 「発明の効果」 以上説明したように、この発明によれば、電源電圧が所
定値以下となった場合、中点電位近傍の電圧節点に設け
られた第１のスイッチ手段では、逆バイアスにならずに
低抵抗状態でオン状態になり、一方、中点電位近傍の電
圧節点に設けられた第２のスイッチ手段では、バイアス
発生回路が供給する順バイアス電位により低抵抗状態と
なるので、低電源電圧下にあっても正常に動作すること
ができる。
であって、前述した電圧節点１ ／ ２ Ｖ ｄｄ付近
の回路を示している。図において、第１図と対応する各
部には同一の番号を付し、その説明を省略する。この図
が第１図と異なる点は、比較回路４と、ゲート回路５と
が新たに設けられた点である。 この比較回路４は、負荷抵抗として動作するＰチャネル
トランジスタ４ａと、順方向電圧降下させるダイオード
４ａ、４ｂと、シュミットトリガインバータ４ｄとから
構成されている。こうした構成による比較回路４は、シ
ュミットトリガインバータ４ｄの入力が１．２Ｖより小
さくなると、“Ｌｏ（ローレベル）の信号を出力する。 ゲート回路５は、Ｎチャネルトランジスタ５−１とＰチ
ャネルトランジスタ５−２とから構成され、比較回路４
の出力に応じてトランジスタスイッチ２におけるＮチャ
ネルトランジスタのバックゲート端子を切り替える。す
なわち、このような構成によれば、比較回路４の出力が
“Ｌ”であると、Ｎチャネルトランジスタ５−１がオフ
状態になり、Ｐチャネルトランジスタ５−２がオン状態
になるので、トランジスタスイッチ２を構成するＮチャ
ネルトランジスタのバックゲート端子がバイアス電圧発
生回路３に接続される。一方、比較回路４の出力が“Ｈ
”（ハイレベル）にあると、Ｎチャネルトランジスタ５
−１がオン状態になり、Ｐチャネルトランジスタ５−２
がオフ状態になるので、トランジスタスイッチ２を構成
するＮチャネルトランジスタのバックゲート端子がソー
ス端子に接続される。 上記構成において、例えば、電源電圧Ｖｄｄを３Ｖとし
た場合、バイアス電圧発生回路３にあっては、電源電圧
Ｖｄｄが２■の時に所定のバイアス電圧を発生するよう
構成されているため、適正な値からずれたバイアス電圧
を発生してしまう。ところが、この場合、比較回路４の
出力が“Ｈ”となり、ゲート回路５がトランジスタスイ
ッチ２におけるＮチャネルトランジスタのバックゲート
端子をソース端子に接続する。これにより、適正な値か
らずれたバイアス電圧がこのバックゲート端子に供給さ
れるのを防止している。 次に、電源電圧Ｖｄｄを２Ｖとして動作させた場合には
、１／２Ｖｄｄが１．２Ｖより小さくなるので、比較回
路４の出力が“Ｌｏとなる。この結果、ゲート回路５が
トランジスタスイッチ２を構成するＮチャネルトランジ
スタのバックゲート端子をバイアス電圧発生回路３に接
続する。これにより、トランジスタスイッチ２には所定
のバイアス電圧が供給されて順バイアス状態になり、低
抵抗状態で「オン」される。このように、比較回路４お
よびゲート回路５を設けたことによって電源電圧Ｖ ｄ
ｄが低い（２Ｖ時）場合にのみ、トランジスタスイッチ
２を順バイアス状態に設定することが可能となる。 なお、上記第１および第２実施例にあっては、Ｐウェル
構造の場合について説明したが、ダブルウェル構造であ
る場合には、以下のようにすると良い。すなわち、Ｐチ
ャネルトランジスタおよびＮチャネルトランジスタのそ
れぞれがウェルを有し、各バックゲートバイアスが自由
に設定できるダブルウェル構造（第５図参照）で形成さ
れている場合には、第６図に示すように、Ｐチャネルト
ランジスタおよびＮチャネルトランジスタの各バックゲ
ート端子をソース端子に接続させて順バイアス状態とす
るバイアス法が最適になる。 「発明の効果」 以上説明したように、この発明によれば、電源電圧が所
定値以下となった場合、中点電位近傍の電圧節点に設け
られた第１のスイッチ手段では、逆バイアスにならずに
低抵抗状態でオン状態になり、一方、中点電位近傍の電
圧節点に設けられた第２のスイッチ手段では、バイアス
発生回路が供給する順バイアス電位により低抵抗状態と
なるので、低電源電圧下にあっても正常に動作すること
ができる。
第１図はこの発明による第１実施例の構成を示す回路図
、第２図は同実施例の動作を説明するための図、第３図
は同実施例の変形例を説明するための図、第４図は第２
実施例の構成を示す回路図、第５図〜第６図は他の例を
説明するための図、第７図〜第９図は従来例を説明する
ため図である。 １・・・・・・トランジスタスイッチ（第１のスイッチ
手段）、 ２・・・・・・トランジスタスイッチ（第２のスイッチ
手段）、 ３・・・・・・バイアス電圧発生回路。 ４・・・・・・比較回路、５・・・・・ゲート回路。
、第２図は同実施例の動作を説明するための図、第３図
は同実施例の変形例を説明するための図、第４図は第２
実施例の構成を示す回路図、第５図〜第６図は他の例を
説明するための図、第７図〜第９図は従来例を説明する
ため図である。 １・・・・・・トランジスタスイッチ（第１のスイッチ
手段）、 ２・・・・・・トランジスタスイッチ（第２のスイッチ
手段）、 ３・・・・・・バイアス電圧発生回路。 ４・・・・・・比較回路、５・・・・・ゲート回路。
Claims (2)
- （１）複数の抵抗素子が直列接続され、その一端に電源
電圧が供給されると共に、他端が接地してなる抵抗路の
各電圧節点に設けられたスイッチ手段を開閉し、所定の
出力電圧を発生するディジタル・アナログ変換回路にお
いて、 前記電源電圧の中点電位近傍の電圧節点に設けられ、基
板電位が可変な第１のトランジスタ素子のバックゲート
端子をソース端子に接続してなる第１のスイッチ手段と
、 前記中点電位近傍の電圧節点に設けられ、前記第１のト
ランジスタ素子と基板電位が固定された第２のトランジ
スタ素子とを並列接続してなる第２のスイッチ手段と、 前記第２のスイッチ手段を形成する第１のトランジスタ
素子のバックゲート端子に順バイアス電圧を供給するバ
イアス発生回路と を具備することを特徴とするディジタル・アナログ変換
回路。 - （２）前記バイアス発生回路は、前記電源電圧が所定値
以下となった場合に、前記第２のスイッチ手段へ順バイ
アス電圧を供給することを特徴とする請求項１記載のデ
ィジタル・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259314A JPH07105720B2 (ja) | 1990-09-28 | 1990-09-28 | ディジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259314A JPH07105720B2 (ja) | 1990-09-28 | 1990-09-28 | ディジタル・アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137916A true JPH04137916A (ja) | 1992-05-12 |
| JPH07105720B2 JPH07105720B2 (ja) | 1995-11-13 |
Family
ID=17332361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259314A Expired - Lifetime JPH07105720B2 (ja) | 1990-09-28 | 1990-09-28 | ディジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105720B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8031188B2 (en) | 1998-12-21 | 2011-10-04 | Sony Corporation | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, and liquid crystal display device incorporating the same |
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| JPS6447129A (en) * | 1987-08-18 | 1989-02-21 | Sanyo Electric Co | Da conversion circuit |
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-
1990
- 1990-09-28 JP JP2259314A patent/JPH07105720B2/ja not_active Expired - Lifetime
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| JP2016163215A (ja) * | 2015-03-03 | 2016-09-05 | 株式会社デンソー | Ｄ／ａ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105720B2 (ja) | 1995-11-13 |
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