CN101505154B - 数字模拟转换电路和数据驱动器及显示装置 - Google Patents

Abstract

一种数字模拟转换电路和数据驱动器及显示装置，根据m位的数字数据，从多个参照电压中选择2个参照电压，将多个参照电压分组为第1至第(3S+1)参照电压组，第i参照电压组包括第{3S×(j-1)+i}个参照电压，具有：解码器；和内插放大器，输出内插了2个参照电压的电压电平，解码器具有：第1～第(3S+1)子解码器11-1～11-(3S+1)，与第1至第(3S+1)参照电压组对应，根据输入数字信号中高位侧的第1位组的值，从多个参照电压中，分别选择一个参照电压；和(3S+1)输入2输出子解码器，根据输入数字信号中低位侧的第2位组的值，从所选择的(3S+1)个参照电压中，选择并输出2个参照电压。

Description

数字模拟转换电路和数据驱动器及显示装置

技术领域

本发明涉及到一种数字模拟转换电路和数据驱动器及使用该数字模拟转换电路和数据驱动器的显示装置。 

背景技术

近年来，显示装置中具有薄型、轻便、低耗电特征的液晶显示装置(LCD)得到广泛普及，较多地应用于移动电话(mobile-phone、cell-phone)、PDA(个人数码助理)、笔记本PC等移动设备的显示器中。但最近以来，液晶显示装置的大画面化及动态图像应用的技术也得到提高，上述显示装置不仅用于移动设备，而且也可实现放置型的大画面显示装置、大画面液晶电视。作为这些液晶显示装置，利用可进行高精细显示的有源矩阵驱动方式的液晶显示装置。 

首先，参照图17简单说明有源矩阵驱动方式的液晶显示装置的典型结构。此外，图17中，与液晶显示部的一个像素连接的主要结构通过等效电路示意。 

一般情况下，有源矩阵驱动方式的液晶显示装置的显示部960由半导体基板和相对基板两块基板相对、并在其之间封入液晶而形成，上述半导体基板(例如在彩色SXGA面板时，1280×3像素列×1024像素行)中，透明的像素电极964及薄膜晶体管(TFT)963配置成矩阵状，上述相对基板在整个面上形成一个透明的电极967。液晶具有电容性，在像素电极964和电极967之间形成电容965。并且，进一步具有辅助电容966，用于辅助液晶的电容性。 

上述液晶显示装置通过扫描信号控制具有开关功能的TFT963导 通/截止，当TFT963导通时，与图像数据信号对应的灰度信号电压施加到像素电极964，通过各像素电极964和相对基板电极967之间的电位差，液晶的透过率发生变化，在TFT963截止后，也通过液晶电容965和辅助电容966在一定时间内保持该电位差，从而显示图像。 

在半导体基板上，传输向各像素电极964施加的多个电平电压(灰度信号电压)的数据线962、及传输扫描信号的扫描线961布线成格子状(在是上述彩色SXGA面板的情况下，数据线为1280×3根，扫描线1024根)，扫描线961及数据线962通过在彼此的交叉部上产生的电容及夹持在相对基板电极之间的液晶电容等，变为较大的电容性负荷。 

此外，扫描信号从栅极驱动器970提供到扫描线961，并且对各像素电极964的灰度信号电压的供给是从数据驱动器980经由数据线962进行。并且栅极驱动器970及数据驱动器980由显示控制器950控制，所需的时钟CLK、控制信号等由显示控制器950提供，图像数据提供到数据驱动器980。目前，图像数据的主流是数字数据。电源电路940向栅极驱动器970、数据驱动器980提供驱动电源。 

1个画面的数据的重写以1帧为期间(1/60秒)进行，通过各扫描线按照1个像素行(每行)依次选择，在选择期间内，从各数据线提供灰度信号电压。 

栅极驱动器970只要至少提供2值的扫描信号即可，与之相对，数据驱动器980需要以和灰度数对应的多值电平的灰度信号电压来驱动数据线。因此，数据驱动器980包括：将图像数据变换为灰度信号电压的解码器；和数字模拟转换电路(DAC)，包括将该灰度信号电压放大输出到数据线962的运算放大器。 

在移动电话终端、笔记本PC、监视器、液晶TV等中，越来越高 画质化(多色化)。至少需要RGB各6位的图像数据(26万色)，进一步需要8位图像数据(1680万色)以上。 

因此，输出和多位图像数据对应的灰度信号电压的数据驱动器要求进行多灰度电压输出的同时，与灰度对应的非常高精度的电压输出。对应于多灰度化，增大产生的参照电压(基准电压)的数量时，会增大参照电压产生电路的元件数量、参照电压布线数量，并增大选择与输入图像信号对应的参照电压的解码电路的开关晶体管元件数量。 

即，多灰度化(8～10位以上)的进展导致解码电路的面积增加，并导致驱动器的成本增加。多位DAC的面积取决于解码器结构。 

利用内插技术(内插放大器)减少参照电压的数量、及解码器结构中的开关晶体管数量的技术为世人所知。作为其现有技术，例如在专利文献1(日本专利特开2000-183747号公报)中，公开了图18所示结构的DAC(专利文献1的图1)。参照图18，相对于从放大器117输出的电压电平数量，基准电压产生电路118输出相隔2个电平的1/2+1个参照电压(基准电压)，选择电路(解码器)116从由基准电压产生电路118输出的参照电压(基准电压)中，根据数字数据选择2个电压，2输入的内插放大器117输出使输入的2个电压以1比1内插的电压。选择电路(解码器)116从输入数字数据的高位位(MSB：Bit5)向低位(LSB：Bit0)依次选择。选择电路(解码器)116中的开关数量如图20(A)所示，在输入数字数据为6位时是74，在8位时是270，在10位时是1042。 

并且，专利文献2(日本专利特开2001-034234号公报)中公开了利用内插技术减少参照电压数量及开关晶体管数量的技术。图19是表示专利文献2公开的数据驱动器的数字模拟转换电路的选择电路的结构的图(专利文献2的图10)。该结构使用了2输入的输出放大电路(内插放大器)。向内插放大器输OUT1(Vn)、OUT2(Vn+2)， 输出将2个输入以1∶1内分的电压。将输入8位分割为6位和2位，对6位信号进行解码的解码器使用竞争(Tournament)方式的解码器(竞争1、2、3)。在8位的显示数据中，将6位(D0P、D0N、D1P、D1N、D2P、D2N、D3P、D3N、D4P、D4N、D5P、D5N)的输入灰度分割为以下三个块(A、B、C)。将V(0)、V(8)、…、V(0+8n)、…、V(248)、V(256)通过竞争1进行解码。将V(2)、V(6)、V(2+4n)、…、V(250)、V(254)通过竞争2进行解码。将V(4)、V(4+8n)、…、V(252)通过竞争3进行解码。 

竞争1、竞争2及竞争3构成6位输入的第1解码器。第1解码器的输出VA、VB、VC通过以D0N、D0P为切换信号的选择电路输入到2位(D6P、D6N、D7P、D7N)的第2解码器，获得2个输出OUT1(Vn)、OUT2(Vn+2)。此外，D0N、D0P输入到第1解码器和第2解码器两者中。选择电路从竞争1、2、3的各输出VA、VB、VC中选择一个输出，输入到第2解码器。第2解码器的2个输出OUT1(Vn)、OUT2(Vn+2)输入到未图示的2输入的输出放大电路(内插放大器)。该电路使用内插放大器，使参照电压(灰度电压)的数量成为约1/2。解码器从输出数量的1/2+1个的参照电压中，根据数字数据选择并输出2个电压。从低位向高位依次选择。 

为了进一步减少灰度线数量，专利文献3(日本专利特开2006-174180号公报(图7、图8)中公开了图21所示的结构。内插放大器输出Vout＝{V(T1)+V(T2)}/2。参照图21，选择输入到差动放大器400的端子T1、T2的2个电压的单元包括：电阻串，从各抽头输出n个模拟电压V1、V2、…、Vn；第1开关组，由从各抽头选择一个电压VS(其中，S为1到n的整数中的一个)的S1a到Sna的n个开关构成；以及第2开关组，由选择一个电压VJ(其中，J为1到n的整数中的一个)的S1b到Snb的n个开关构成，通过基于输入数据的全部位信号(MSB+LSB)的解码器的输出，使第1及第2开关组的第S个及第J个开关(Ssa及Sjb)接通，可将包括重复在内的任意抽 头电压的组合(VS、VJ)作为端子T1、T2的电压(VT1、VT2)选择。差动放大器400具有：第1差动对(101、102)；第2差动对(103、104)；电流镜电路(111、112)，与第1及第2差动对的各输出对连接，对第1及第2差动对形成共同的有源负载；放大级6，输入该电流镜电路(111、112)的输出信号，向输出端子3输出电压Vout；以及电流控制晶体管126、127，提供流入到第1及第2差动对的电流(I1、I2)。第1差动对的晶体管101的控制端(栅极)与输入端子T1连接，第2差动对的晶体管103的控制端(栅极)与输入端子T2连接，第1及第2差动对的晶体管102、104的控制端均与输出端子3连接而反馈输入输出电压Vout。并且，将输入端子T1、T2的端子电压分别设定为VT1、VT2。向电流控制晶体管126、127的各控制端(栅极)提供偏压VB11、VB12。 

并且，在图21中，示意了在第1差动对(101、102)和第2差动对(103、104)的各输出对与高电位侧电源VDD之间连接的电流镜电路(111、112)的代表性结构。即，电流镜电路(111、112)包括：晶体管112，源极与电源VDD连接，漏极和栅极与二极管连接，形成电流镜电路的输入端；和晶体管111，源极与电源VDD连接，栅极与晶体管112的栅极共同连接，漏极形成电流镜的输出端。该电流镜电路的输入端(晶体管112的漏极)与晶体管102、104的漏极共同连接，该电流镜电路的输出端(晶体管111的漏极)与晶体管101、103的漏极共同连接，形成差动级的输出端4，与放大级6的输入端连接。 

差动放大器400中，2个差动对(101、102)、(103、104)分别由同一特性的晶体管构成，当分别流入到2个差动对(101、102)、(103、104)的电流I1、I2的电流比相等时(I1＝I2)，可输出将输入端子T1、T2的电压VT1、VT2以1比1内分(内插)的电压。 

图22是表示图21的差动放大器400的端子T1、T2中输入的2个输入电压的选择方法的一例的图。图22中，等间隔的9个电平的电 压、从图7的电阻串的各抽头输出的彼此不同的4个电压A、B、C、D、以及输入到端子T1、T2的2个电压的组合的对应关系以表格形式示出。并且，上述2个电压的组合可输入到端子T1、T2的任意一个。输入到端子T1、T2的2个电压相对于9个电平的输出电压，只设置其1/2以下的4个。但这2个电压的组合例如在电压A输入到2个端子(T1、T2)中的一个时，另一个可以是电压A、B、C、D四种。因此，由于4个电压，2个电压的组合总计10种，从而可进行9个电平的线性输出。输入电压值彼此不同的第1至第4参照电压(A、B、C、D)(4个参照电压A、B、C、D相对于9个电平的输出电压分别设定为第1、3、7、9个电压电平)，向差动放大器400的端子T1、T2提供以下任意一对电压， 

(1)第1、第1电压(A、A)，输出电平＝(A+A)/2 

(2)第1、第2电压(A、B)，输出电平＝(A+B)/2 

(3)第2、第2电压(B、B)，输出电平＝(B+B)/2 

(4)第1、第3电压(A、C)，输出电平＝(A+C)/2 

(5)第2、第3电压(B、C)，输出电平＝(A+B)/2，或者 

   第1、第4电压(A、D)，输出电平＝(A+D)/2 

(6)第2、第4电压(B、D)，输出电平＝(B+D)/2 

(7)第3、第3电压(C、C)，输出电平＝(C+C)/2 

(8)第3、第4电压(C、D)，输出电平＝(C+D)/2 

(9)第4、第4电压(D、D)，输出电平＝(D+D)/2 

从差动放大器400的输出端子最多输出9个彼此不同的电压电平。并且此时输入到实现第5个电平的输出的端子(T1、T2)的2个电压的组合可以是电压B和C的组合、电压A和D的组合两种。 

并且，在图22中，9个电平的输出电压中，可使1～8电平在3位的数字数据(D2、D1、D0)中与(0、0、0)～(1、1、1)的各数据对应。 

专利文献1：日本专利特开2000-183747号公报 

专利文献2：日本专利特开2001-034234号公报 

专利文献3：日本专利特开2006-174180号公报 

上述专利文献1至3公开的内容引用到本说明书中。以下分析本发明的现有技术。 

在参照图18说明的现有技术(专利文献1)的结构中，在输入数字数据的高位一侧，开关之间的布线交叉多，布线面积大。例如在图18中，在由Bit 5控制的开关对SW(5、1)～SW(5、17)和由Bit 4控制的开关对SW(4、1)～SW(4、9)之间，从SW(5、2)到SW(4、2)的输出线与从SW(5、9)到SW(4、1)的输出线交叉(1处)。从SW(5、3)到SW(4、3)的输出线与从SW(5、9)到SW(4、1)的输出线及从SW(5、10)到SW(4、2)的输出线交叉(2处)。从SW(5、4)到SW(4、4)的输出线有3处布线交叉，以下同样地，直到从SW(5、9)到SW(4、9)的输出线的8处布线交叉为止，总计有36处布线交叉。即使因各开关对的配置不同而使布线交叉数量不同，也会产生非常多的布线交叉点。如位数增加，则在高位一侧布线交叉数进一步明显增多。在图18中，例如作为Bit 5的高位，增加由Bit 6控制的开关对时，由Bit 6和Bit 5控制的开关对之间的布线交叉为136处。在LSI等实际设备中，金属层等布线层的数量为了抑制处理成本而有限制。用较少的布线层形成电路时，布线交叉点越多，布局面积越大(本发明人的分析)。 

在参照图19说明的现有技术(专利文献2)的结构中，在第1解码器的竞争1、2、3中，基本不会产生图18所示的开关之间的布线交叉，但解码器的开关晶体管数量变多。图20(B)表示图19的解码器的开关(开关晶体管)的数量(本发明人的分析)。从图20(B)可知，图19的解码器的开关晶体管数量约为图18的解码器116的开关晶体管数量(图20(A))的1.2倍。即，图19的解码器基本不会因布线 交叉而增加面积，但开关晶体管部的面积大于图18的解码器。并且在图19的解码器中，位信号(D0N、D0P)被二次选择，因此开关晶体管的导通电阻增大(例如在第1解码器的竞争1、2中，进行D0N、D0P的选择，在第2解码器中，竞争1、2、3的输出VA、VB、VC的选择使用D0N、D0P)。因开关晶体管的导通电阻降低，需要增加开关晶体管的W(沟道宽)大小，面积增大。 

在参照图21、图22说明的现有技术(专利文献3)的结构中，例如通过4个参照电压(A、B、C、D)选择并输出8灰度电平。即，通过减少与参照电压数量对应的布线数量，可减小解码器面积。但未公开减少开关元件数量的解码器的结构。如上所述，多位DAC的面积取决于解码器结构。 

发明内容

因此，本发明的目的在于提供一种能够通过减少参照电压的数量而减小面积的解码器、驱动器及显示装置。 

为了解决上述课题，本申请中公开的发明大致具有以下结构。 

根据本发明的一个侧面，提供一种数字模拟转换电路，从包括彼此不同的多个参照电压的参照电压集中，根据输入数字信号，选择第1及第2电压，并输出内插了上述第1及第2电压的电压电平，将上述参照电压集的多个参照电压分组为第1至第(3S+1)(其中，S是1或2的幂乘的整数)的参照电压组，第i(其中，i是1～(3S+1))参照电压组包括第{(3S)×(j-1)+i}(其中，j＝1、2、…、h，h为预定的整数)个参照电压，上述数字模拟转换电路具有：解码器；和内插电路，输入上述第1及第2电压，生成以预定的内插比内插了上述第1及第2电压的电压电平，上述解码器包括：第1至第(3S+1)子解码器，与上述第1至第(3S+1)参照电压组对应地设置，能够根据上述输入数字信号中高位侧的第1位组的值，从对应的参照电压组 的多个参照电压中，分别选择一个参照电压；和(3S+1)输入2输出型的子解码器，从由上述第1至第(3S+1)子解码器选择的(3S+1)个或(3S+1)个以下的参照电压中，根据上述输入数字信号中低位侧的第2位组的值，包括重复地选择并输出上述第1及第2电压。 

本发明的结构也可以是，在将上述参照电压集的多个参照电压分组为上述第1至第(3S+1)参照电压组时，上述第i参照电压组的上述第{(3S)×(j-1)+i}个参照电压与(3S+1)行、h列的二维排列中的i行j列的排列要素对应，上述二维排列将上述第1至第(3S+1)参照电压组分配为行，将属于各参照电压组的参照电压在上述参照电压组内的序列分配为列，其中h是2以上的整数，i是1以上且(3S+1)以下的整数，j是1以上且h以下的整数。 

本发明的结构也可以是，上述第1至第(3S+1)参照电压组在分别对应的上述二维排列的上述第1至第(3S+1)行中包括与第1列到第h列对应的参照电压。 

本发明的结构也可以是，上述第1至第(3S+1)参照电压组在分别对应的上述二维排列的上述第1至第(3S+1)行中包括与第(p+1)列到第(q-1)列对应的参照电压，其中p是1以上且(h-1)以下的整数，q是3以上且h以下的整数，上述第1至第(3S+1)参照电压组中的第X至第(3S+1)参照电压组包括：分别对应的上述二维排列的第X到第(3S+1)行中的、与第p列对应的参照电压，其中X是1以上且小于(3S+1)的整数，上述第1至第(3S+1)参照电压组中的第1至第Y参照电压组包括：分别对应的上述二维排列的第1到第Y行中的、与第q列对应的参照电压，其中Y是大于1且(3S+1)以下的整数。 

本发明的结构也可以是，上述第1至第(3S+1)子解码器输入m位的数字数据中高位侧(m-n)位的第1位组，分别选择分配到上述二维排列中与上述第1位组的值对应的列中的参照电压，其中m是预定的正整数，m＞n，从上述第1至第(3S+1)子解码器输出(3S+1)个或比(3S+1)个少的参照电压，在上述(3S+1)输入2输出型的子解码器中，根据上述m位的数字数据中低位n位的第2位组的值，从由上述第1至第(3S+1)子解码器选择的参照电压中，包括重复地选择并输出上述第1及第2电压。

本发明的结构也可以是，上述第1至第(3S+1)子解码器按照从低位一侧到高位一侧的顺序，对上述高位侧(m-n)位进行解码。 

在本发明中，上述第1至第(3S+1)子解码器根据上述第1位组，从上述第1至第(3S+1)参照电压组中选择(3S+1)个或(3S+1)个以下的参照电压，所选择的参照电压的电压彼此不同，所选择的参照电压顺序连续(相邻)。 

本发明的结构也可以是，上述内插电路的上述预定的内插比是1比1，上述参照电压集的各参照电压对应于从上述内插电路输出的多个输出电压电平，包括以第A个输出电压电平为基准时、分配到第(8N+A)个、第(8N+A+2)个、第(8N+A+6)个及第(8N’+A)个输出电压电平的(3N’+1)个参照电压，其中索引N为0、1、2、…、(N’-1)，N’为2以上的整数。并且，此时上述(3N’+1)个参照电压中的N’＝S×h，上述参照电压集包括(3S×h+1)个参照电压。 

本发明的结构也可以是，当上述S为2以上，上述第2位组是上述输入数字信号的低位n位，n是4以上的整数，上述低位n位超过3位时，上述(3S+1)输入2输出型的子解码器具有：前级子解码器，根据上述第2位组中超过上述3位的高位(n-3)位，从由上述第1至第(3S+1)子解码器选择的(3S+1)个或(3S+1)个以下的参照电压中，选择4个参照电压；和后级子解码器，从由上述前级子解码器选择的上述4个参照电压中，根据上述第2位组的低位3位，选择并输出上述第1及第2电压。 

并且，当上述S为1、上述第2位组是上述输入数字信号的低位3位时，上述(3S+1)输入2输出型的子解码器从由上述第1至第4子解码器选择的4个参照电压中，根据上述第2位组，选择并输出上述第1及第2电压。 

本发明的结构也可以是，从上述内插电路输出的多个输出电压电平包括以相邻的8个电平为1块的多个块，通过上述输入数字信号的上述第1位组及在上述第2位组中超过低位3位的位，选择上述多个块中的一个块，关于构成上述一个块的彼此以单位步进分离的第1至第8电平，对应于与第1电平、第3电平、第7电平对应的第1至第3参照电压及与在上述一个块中的上述第8电平一侧相邻的其他块的第1电平对应的第4参照电压，在上述解码器中，根据上述第2位组的低位3位，选择以下任意一对参照电压，作为上述第1及第2电压提供到上述内插电路： 

(1)第1、第1参照电压， 

(2)第1、第2参照电压， 

(3)第2、第2参照电压， 

(4)第1、第3参照电压， 

(5)第2、第3参照电压，或第1、第4参照电压， 

(6)第2、第4参照电压， 

(7)第3、第3参照电压， 

(8)第3、第4参照电压。 

并且，本发明的结构也可以是，关于构成上述一个块的彼此以单位步进分离的第1至第8电平，对应于与第2电平、第6电平、第8电平对应的第2至第4参照电压及与在上述一个块中的上述第1电平一侧相邻的其他块的第8电平对应的第1参照电压，在上述解码器中，根据上述第2位组的低位3位，选择以下任意一对参照电压，作为上 述第1及第2电压提供到上述内插电路： 

(1)第1、第2参照电压， 

(2)第2、第2参照电压， 

(3)第1、第3参照电压， 

(4)第2、第3参照电压，或第1、第4参照电压， 

(5)第2、第4参照电压， 

(6)第3、第3参照电压， 

(7)第3、第4参照电压， 

(8)第4、第4参照电压。 

本发明的结构也可以是，具有预解码器，输入上述输入数字信号的上述第1位组中预定的位域而进行解码，向上述第1至第(3S+1)子解码器输入由上述预解码器解码的信号和上述第1位组中除了预定的位域以外的位信号。 

本发明的结构也可以是，上述内插电路具有放大电路，该放大电路输出将上述第1及第2电压以1比1的内插比内插的电压、或上述第1及第2电压中的一个电压。 

本发明的结构也可以是，上述内插电路具有差动放大电路，该放大电路输出将上述第1及第2电压以1比1的内插比内插的电压、或上述第1及第2电压中的一个电压。 

本发明的结构也可以是，在上述解码器选择并输出同一参照电压而作为上述第1及第2电压时，上述放大电路输出上述同一参照电压和同一电压。 

本发明的结构也可以是，至少具有一个包括与由上述第1至第(3S+1)参照电压组所规定的输出电平的范围不同范围的多个参照电压在内的、其他参照电压集，具有其他解码器，该其他解码器输入上述其 他参照电压集的参照电压，根据上述输入数字信号，选择并输出第3及第4电压，上述其他解码器的输出与上述解码器的输出共同连接，在输入了上述第3及第4电压时，上述内插电路输出以上述预定的内插比内插了上述第3及第4电压的电压电平。 

本发明的结构也可以是，上述其他参照电压集包括与相对于由上述第1至第(3S+1)参照电压组规定的输出电压电平的电压范围、在上侧及/或下侧的电压范围的输出电压电平对应的参照电压，上述其他参照电压集包括与上述各输出电压电平分别一对一对应的参照电压，与上述其他参照电压集对应的上述其他解码器，根据上述输入数字信号，将同一参照电压作为上述第3及第4电压而选择并输出。 

本发明的结构也可以是，上述其他参照电压集包括与相对于由上述第1至第(3S+1)参照电压组规定的输出电压电平的电压范围、在上侧及/或下侧的电压范围的输出电压电平对应的参照电压，上述其他参照电压集包括与上述输出电压电平中相隔2个电平的输出电压电平对应的参照电压，与上述其他参照电压集对应的上述其他解码器，根据上述输入数字信号，将同一参照电压或相邻的参照电压作为上述第3及第4电压而选择并输出。 

根据本发明，提供一种数据驱动器，具有上述数字模拟转换电路，该数字模拟转换电路接收与输入图像信号对应的输入数字信号，输出和上述输入数字信号对应的电压，该数据驱动器通过与上述输入数字信号对应的电压驱动数据线。 

根据本发明，提供一种显示装置，包括在数据线和扫描线的交叉部具有像素开关和显示元件的单位像素，经由通过上述扫描线接通的像素开关，上述数据线的信号写入到显示元件，作为驱动上述数据线的数据驱动器，具有上述数据驱动器。 

根据本发明，能够提供一种相对于输出电平的数量能够减少所需要的参照电压的数量、并减小面积的解码器、驱动器及显示装置。 

附图说明

图1是表示本发明一个实施例的结构的图。 

图2(A)是说明本发明一个实施例的方式的图，图2(B)是说明放大电路的图。 

图3是表示本发明一个实施例(图1中的S＝2)的结构的图。 

图4是表示图3的子解码器11-iA(i＝1～7)的结构一例的图。 

图5是表示图3的子解码器13A(14)的构成的图。 

图6是表示图5、图7的子解码器15的结构一例的图。 

图7是表示本发明其他实施例(图1中的S＝1)的结构的图。 

图8是表示图7的子解码器11-iB(i＝1～4)的结构一例的图。 

图9是用一览表表示本发明实施例中解码器的开关数量的图。 

图10是表示本发明其他实施例的结构的图。 

图11是表示图10的子解码器11-iC(i＝1～4)的结构和动作的一例的图。 

图12(A)、图12(B)是表示图10的预解码器16的结构和动作的一例的图。 

图13(A)、图13(B)是表示图10的预解码器16的结构和动作的一例的图。 

图14是说明本发明其他实施例的方式的图。 

图15是表示本发明的其他实施例的结构的图。 

图16是表示本发明的数据驱动器的一个实施例的结构的图。 

图17是表示有源矩阵型液晶显示装置的结构的图。 

图18是表示现有技术(专利文献1)的结构的图。 

图19是表示现有技术(专利文献2)的结构的图。 

图20是用一览表表示现有技术(专利文献2)的解码器的开关数量的图。 

图21是表示现有技术(专利文献3)的结构的图。 

图22是表示现有技术(专利文献3)的结构的图。 

图23是表示图3的变更例的图。 

图24是表示图23的子解码器13A(14)的结构的图。 

图25是说明图2(A)的方式的变更例的图。 

图26是说明图14的方式的变更例的图。 

图27是表示图6的子解码器15的变更例的图。 

图28是表示图1的参照电压集20分组的详情的图。 

图29(A)、图29(B)是表示图28中S＝1、2时的具体例的图。 

图30(A)、图30(B)是表示图15的参照电压组20D分组的详细例子的图。 

图31(A)、图31(B)、图31(C)是表示图30(A)、(B)中S＝1、2、4时的具体例的图。 

具体实施方式

参照附图进行如下说明，以对上述本发明进一步进行详细说明。作为本发明的一个方式的DAC，根据预定位数(m位)的输入数字信号，从由彼此不同的多个参照电压构成的参照电压集(20)中，选择第1及第2电压(V(T1)、V(T2))，并输出内插了上述第1及第2电压的电压电平，将参照电压集(20)的多个参照电压分组为第1至第(3S+1)(其中，S是1或2的幂乘的整数：1、2、4、…)参照电压组。在图1的一个方式中，在用索引j(j＝1、2、…、h，其中h为预定的整数)表示时，第1参照电压组20-1包括Vr{(3S)×(j-1)+1}，第2参照电压组20-2包括Vr{(3S)×(j-1)+2}，以下同样地，第(3S+1)参照电压组20-(3S+1)包括Vr{(3S)×(j-1)+(3S+1)}＝Vr(3j S+1)。即，第i(其中，i为1～(3S+1))参照电压组包括第{(3S)×(j-1)+i}个参照电压。此外，对于索引j，如下述图14的实施例所示，在第1至第(3S+1)参照电压组中，也可以去掉j＝1、2、…、h中的一部分的值。解码器(10)具有：第1～第(3S+1)子解码器(11-1)～11-(3S+1)，对应于第1至第(3S+1)参照电压组，能够根据上述输入数字信号中高位侧的第1位组(D (m-1)～Dn)的值，从对应的参照电压组的多个参照电压中，分别选择一个参照电压；(3S+1)输入2输出型的子解码器(13)，从由第1～第(3S+1)子解码器选择的(3S+1)个或(3S+1)个以下的参照电压中，根据上述输入数字信号中低位侧的第2位组的值，包括重复地选择并输出第1及第2电压(V(T1)、V(T2))；以及内插电路(30)，输入从上述解码器(10)选择并输出的上述第1及第2电压，输出以预定的内插比内插了上述第1及第2电压的电压电平。此外，虽未特别限定，但在多个参照电压的排列(序列化)中，按整数K(1≤K≤3hS+1)的各值，第K个参照电压Vr(K)的电压电平单调增加或减小，对于不同的K值取不同的电压值。以下参照实施例进行说明。 

(实施例) 

图1是表示本发明的一个实施例的结构的图。参照图1，在本实施例的D/A转换电路(DAC)中具有：多个参照电压，形成从未图示的参照电压产生电路输出的参照电压集20，分为(3S+1)个参照电压组(包括Vr{(3S)×(j-1)+1}在内的第1参照电压组)20-1、(包括Vr{(3S)×(j-1)+2}在内的第2参照电压组)20-2、～、(包括Vr{(3S)×(j-1)+(3S+1)}＝Vr(3j S+1)在内的第(3S+1)参照电压组)20-(3S+1)，上述参照电压最多为(3h×S+1)个(其中，S是2的幂(1、2、4、…)，索引j为1、2、…、h，h是2以上的整数)；解码器10，包括第1～第(3S+1)子解码器11-1～11-(3S+1)和子解码器13，上述第1～第(3S+1)子解码器11-1～11-(3S+1)能够根据m位中第1位组(D(m-1)～Dn、D(m-1)B～DnB)的值，按第1～第(3S+1)参照电压组分别选择一个参照电压，上述子解码器13根据m位中第2位组(D(n-1)～D0、D(n-1)B～D0B)的值，从由第1～第(3S+1)子解码器11-1～11-(3S+1)所选择的(3S+1)个或其以下个数的参照电压中，包括重复地选择并输出2个电压V(T1)、V(T2)；以及内插放大器30，输出内插(以1比1内插)了从子解码器13输出的2个电压V(T1)、V(T2)的电 压电平。 

第1～第(3S+1)子解码器11-1～11-(3S+1)共同输入到第1位组(D(m-1)～Dn、D(m-1)B～DnB)，由子解码器11-1～11-(3S+1)选择的(3S+1)个或其以下个数的参照电压在参照电压集20中为彼此不同的电压值，是顺序连续的参照电压。例如在由第1子解码器11-1选择了参照电压Vr{(3S)×(j-1)+1}时，由第2子解码器11-2选择参照电压Vr{(3S)×(j-1)+2}，由第3子解码器11-3选择参照电压Vr{(3S)×(j-1)+3}，由第(3S+1)子解码器11-(3S+1)选择参照电压Vr{(3S)×(j-1)+(3S+1)＝(3jS+1)}。并且，在图1中，第1及第2位组的位信号用Dx表示正信号，用DxB表示互补信号(其中，x＝m-1～0)。 

图2(A)是用于说明在图1的实施例中根据8位数据(m＝8)选择并输出256个电压电平的DAC的方式的一例的图。利用了参照图22说明的变换方式。作为图2(B)的内插放大器30，可适用将2个电压(V(T1)、V(T2))以1比1内插(Vout＝{V(T1)+V(T2)}/2)的、任意的内插电路。例如，可使用具有2个输入端子T1、T2并且以1比1内插输入到输入端子T1、T2的电压V(T1)、V(T2)的、图21的差动放大器400，或具有相同作用的放大电路。并且也可以是如下内插电路：在一个输入端子以不同时序接收电压V(T1)、V(T2)，以1比1内插电压V(T1)、V(T2)。以下说明具有2个输入端子T1、T2的内插电路的例子。 

图2(A)是表示输入到图2(B)的内插放大器30的2个输入电压V(T1)、V(T2)的选择方法的一例的图，表示和8位数据D7～D0对应的输出电平(level)、参照电压(Vref)、由解码器10选择的2个电压V(T1)、V(T2)与8位数据D7～D0的对应关系。即，以表格形式表示256个输出电平和参照电压Vr1～Vr97、2个电压的组合间的对应关系。此外，上述2个电压的组合可相对于V(T1)、V(T2) 进行替换。 

如图2(A)所示，输入到内插放大器30的参照电压相对于256个电平的输出电压仅设置了其1/2以下的97个。 

在图2(A)中，以输出电压的8个电平为一个区间时，每8个电平的变换方式和图22相同。例如，电平0～电平7的8个电平是和数据(D7、D6、D5、D4、D3、D2、D1、D0)＝(0、0、0、0、0、0、0、0)～(0、0、0、0、1、1、1)对应的输出，对于8个电平，输入到内插放大器30的2个电压的组合(V(T1)、V(T2))使用参照电压Vr1、Vr2、Vr3、Vr4。Vr1、Vr2、Vr3分别设定在区间内的0、2、6电平，Vr4设定在下一区间中起始的电平(8电平)。即，Vr1和Vr2、Vr3和Vr4之间相当于存在2个电平，Vr2和Vr3之间相当于存在4个电平。4个参照电压Vr1、Vr2、Vr3、Vr4形成的2个电压的组合(V(T1)、V(T2))为(V(T1)、V(T2))：(Vr1、Vr1)、(Vr2、Vr1)、(Vr2、Vr2)、(Vr3、Vr1)、(Vr3、Vr2)、(Vr4、Vr2)、(Vr3、Vr3)、(Vr4、Vr3)，由此通过图2(B)的内插放大器30的输出，可进行以下8个电平的线性输出： 

电平0＝(Vr1+Vr1)/2 

电平1＝(Vr2+Vr1)/2 

电平2＝(Vr2+Vr2)/2 

电平3＝(Vr3+Vr1)/2 

电平4＝(Vr3+Vr2)/2 

电平5＝(Vr4+Vr2)/2 

电平6＝(Vr3+Vr3)/2 

电平7＝(Vr4+Vr3)/2 

电平4的输入到端子(T1、T2)的2个电压的组合可以是电压Vr2和Vr3的组合、电压Vr1和电压Vr4的组合二种，而在本实施例中，以电压Vr2和Vr3的组合为例进行说明。 

并且，同样在接下来的一个区间的电平8～15电平的8个电平是和数据(D7、D6、D5、D4、D3、D2、D1、D0)＝(0、0、0、0、1、0、0、0)～(0、0、0、1、1、1、1)对应的输出，对于8个电平，输入到内插放大器30的2个电压的组合(V(T1)、V(T2))使用参照电压Vr4、Vr5、Vr6、Vr7。Vr4、Vr5、Vr6分别设定为区间内的8、10、14电平，Vr7设定为下一区间的起始的电平(16电平)。通过图2(B)的内插放大器30的输出，可进行以下8个电平的线性输出： 

电平8＝(Vr4+Vr4)/2 

电平9＝(Vr5+Vr4)/2 

电平10＝(Vr5+Vr5)/2 

电平11＝(Vr6+Vr4)/2 

电平12＝(Vr6+Vr5)/2 

电平13＝(Vr7+Vr5)/2 

电平14＝(Vr6+Vr6)/2 

电平15＝(Vr7+Vr6)/2 

并且，同样在最后区间的电平248～电平255的8个电平是和数据(D7、D6、D5、D4、D3、D2、D 1、D0)＝(1、1、1、1、1、0、0、0)～(1、1、1、1、1、1、1、1)对应的输出，对于8个电平，输入到内插放大器30的2个电压的组合(V(T1)、V(T2))使用参照电压Vr94、Vr95、Vr96、Vr97。Vr94、Vr95、Vr96分别设定为区间内的248、250、254电平，Vr97设定为区间外1电平(对应于256电平)。通过图2(B)的内插放大器30的输出，可进行以下8个电平的线性输出： 

电平248＝(Vr94+Vr94)/2 

电平249＝(Vr95+Vr94)/2 

电平250＝(Vr95+Vr95)/2 

电平251＝(Vr96+Vr94)/2 

电平252＝(Vr96+Vr95)/2 

电平253＝(Vr97+Vr95)/2 

电平254＝(Vr96+Vr96)/2 

电平255＝(Vr97+Vr96)/2 

因此，对于电平0～电平255的全部256个电平的输出电压，各区间的第1～第8电平对应于低位3位的数字数据(D2、D1、D0)的(0、0、0)～(1、1、1)的各数据。并且，各区间通过高位(D7、D6、D5、D4、D3)的32个组合建立对应关系。因此，对于高位5位(D7、D6、D5、D4、D3)和低位3位(D2、D1、D0)，可输出32×8＝256个电平。此外，1个区间由电平间电压差均等的线性的8个电平构成，但按各区间也可分别具有不同的电平间电压差。 

图3是表示在图1的实施例中S＝2(2的1次方，因此3S+1＝7)时的DAC的结构的图。表示图2的实施例中图1的第1结构例。参照电压分为7个(S＝2，2的1次方)组20-1A～20-7A。 

解码器10使输入数字信号(数据信号)的位数m为8，n＝4，输入数字信号的第1位组D(m-1)～Dn为D7～D4，第2位组D(n-1)～D0为D3～D0。第1位组D7～D4、第2位组D3～D0分别伴随互补信号D7B～D4B、D3B～D0B。 

6h+1个参照电压分组为： 

(1)第1参照电压组20-1A：(Vr1、Vr7、…、Vr(6j-5)、…、Vr(6h-5))， 

(2)第2参照电压组20-2A：(Vr2、Vr8、…、Vr(6j-4)、…、Vr(6h-4))， 

(3)第3参照电压组20-3A：(Vr3、Vr9、…、Vr(6j-3)、…、Vr(6h-3))， 

(4)第4参照电压组20-4A：(Vr4、Vr10、…、Vr(6j-2)、…、Vr(6h-2))， 

(5)第5参照电压组20-5A：(Vr5、Vr11、…、Vr(6j-1)、…、Vr(6h-1))， 

(6)第6参照电压组20-5A：(Vr6、Vr12、…、Vr(6j)、…、Vr(6h))， 

(7)第7参照电压组20-6A：(Vr7、Vr13、…、Vr(6j+1)、…、Vr(6h+1))。 

具有：7个子解码器11-1A～11-7A，根据高位4位(D7～D4、D7B～D4B)的值，从第1～第7参照电压组20-1A～20-7A中，分别选择并输出一个电压；和解码器13A，根据低位4位(D3～D0、D3B～D0B)，从相邻的7个参照电压(Vr(6j-5)～Vr(6j+1))中，包括重复地选择并输出2个电压(V(T1)、V(T2))。 

子解码器11-1A～11-7A根据高位4位(D7～D4、D7B～D4B)的值，从第1～第7参照电压组20-1A～20-7A中，选择Vr(6j-5)、Vr(6j-4)、Vr(6j-3)、Vr(6j-2)、Vr(6j-1)、Vr(6j)、Vr(6j+1)这7个(即(3S+1)个，S＝2)相邻的参照电压。在图3所示的例子中，在第1位组的高位4位数据(D7、D6、D5、D4)为(0、0、0、0)时，由子解码器11-1A～11-7A从第1～第7参照电压组20-1A～20-7A中，选择Vr1、Vr2、Vr3、Vr4、Vr5、Vr6、Vr7这7个参照电压。即，子解码器11-1A～11-7A在图2(A)的D7～D0中通过高位4位D7～D4，以输出电压的连续16个电平(2个区间)为单位，选择对应的相邻7个参照电压。 

子解码器13A根据低位4位(D3～D0、D3B～D0B)的值，从由子解码器11-1A～11-7A选择的7个参照电压中，根据D3、D3B的值选择了4个相邻参照电压后，根据D2～D0、D2B～D2B的值，包括重复地选择2个参照电压作为电压V(T1)、V(T2)，并通过内插放大器30输出一个电平。在图3所示的例子中，在由子解码器11-1A～11-7A所选择的相邻7个参照电压例如Vr1、Vr2、Vr3、Vr4、Vr5、Vr6、Vr7 中，在D3为0(D3B为1)时，子解码器13A从Vr1、Vr2、Vr3、Vr4中，通过低位3位(D2～D0、D2B～D0B)选择2个参照电压。另一方面，在D3为1(D3B为0)时，从Vr4、Vr5、Vr6、Vr7中，通过低位3位(D2～D0、D2B～D0B)选择2个参照电压。即，在图2(A)的D7～D0中，子解码器13A通过低位4位(D3、D2、D1、D0)中的D3选择图2(A)的输出电压16个电平(2个区间)中的前一半(低电平一侧)的8个电平(1个区间)、或后一半(高电平一侧)的8个电平(1个区间)所对应的4个参照电压，从通过D3选择的4个参照电压中，通过低位3位(D2、D1、D0)包括重复地选择2个参照电压作为V(T1)、V(T2)。接收由子解码器13A选择的2个电压V(T1)、V(T2)，通过内插放大器30输出电平0～电平255中的一个电平。 

图4是表示图3的子解码器11-1A～11-7A的结构的一例的图。在图2(A)的方式下，子解码器11-1A～11-7A为相同结构，对各子解码器用参照标号11-iA(i＝1～7)表示。在子解码器11-iA中，通过高位4位(D7～D4、D7B～D4B)，从低位侧位(D4、D4B)向高位侧位(D7、D7B)依次选择16个参照电压。此外，在图4中，为了方便作图，将7个参照电压作为1组，表示h(＝16)个参照电压输入到子解码器11-iA的结构，与第1参照电压组20-1A(Vr1、Vr7、…、Vr85、Vr91)、第2参照电压组20-2A(Vr2、Vr8、…、Vr86、Vr92)、第3参照电压组20-3A(Vr3、Vr9、…、Vr87、Vr93)、…、第7参照电压组20-7A(Vr7、Vr13、…、Vr91、Vr97)对应地，具有7个(i＝1～7)图4的子解码器11-iA(图3的第1至第7子解码器11-1A～11-7A)，从7个子解码器11-1A～11-7A的每一个输出相邻的7个参照电压Vr(6j-5)、Vr(6j-4)、Vr(6j-3)、Vr(6j-2)、Vr(6j-1)、Vr(6j)、Vr(6j+1)(其中，j是j＝1、2、…、h的任意值)。 

在第1子解码器(图3的第1子解码器11-1A)中，通过与第1位组的低位侧位(D4、D4B)连接的Nch晶体管开关，选择在第1参照电压组20-1A中连续的2个参照电压(Vr1、Vr7)、(Vr13、Vr19)、…、 (Vr73、Vr79)、(Vr85、Vr91)中的一个，通过与高位(D5、D5B)连接的Nch晶体管开关，选择由与(D4、D4B)连接的Nch晶体管开关选择的2个参照电压中的一个，同样在高位下，选择由与低一位的位连接的Nch晶体管开关所选择的2个参照电压中的一个，通过与(D7、D7B)连接的Nch晶体管开关，选择由与低一位的位(D6、D6B)连接的Nch晶体管开关选择的2个参照电压中的一个，并输出Vr(6j-5)。此时，同样在第2～第7子解码器(图3的第2～第7子解码器11-2A～11-7A)中，根据第1位组(D7～D4、D7B～D4B)，分别选择并输出Vr(6j-4)、Vr(6j-3)、Vr(6j-2)、Vr(6j-1)、Vr(6j)、Vr(6j+1)。 

在图4中，子解码器11-iA的晶体管开关数量为30个。7个子解码器11-1A～11-7A中晶体管开关总数为210个。 

在本实施例中，子解码器11-iA是竞争型结构，通过高位4位(D7～D4、D7B～D4B)，从低位侧位(D4、D4B)向高位侧位(D7、D7B)依次选择h个(＝16个)参照电压，因此不会产生专利文献1(图18的解码器110)这样的布线交叉。并且在图4中，子解码器11-iA的开关也可由P沟道晶体管构成。由P沟道晶体管构成时，在N沟道晶体管结构中，将晶体管的极性从N沟道替换为P沟道，交换位信号的正信号和互补信号(例如互补信号D4B和正信号D4)即可。因此，在本实施例中，以N沟道晶体管的结构为代表示例了解码器，省略了P沟道晶体管结构的附图。本发明的以下各图中也同样。 

图5是表示图3的子解码器13A的结构的一例的图。参照图5，子解码器13A的结构是，在第2位组(低位n位)超过3位时，以超过了低位3位的高位(子解码器14)解码后，以低位3位(子解码器15)解码。子解码器14的结构是，从由图3的第1至第(3S+1)子解码器所对应的子解码器11-1A～11-7A选择的(3S+1)个参照电压中，选择相邻的4个参照电压。在图5中，示例了n＝4的例子，第2 位组(D(n-1)～D0、D(n-1)B～D0B)和低位3位(D2～D0、D2B～D0B)相比包括高位的位(D3、D3B)，子解码器13由通过D3、D3B解码的子解码器14及通过D2～D0、D2B～D0B解码的子解码器15构成。 

在图5所示的例子中，在接收由图3的子解码器11-1A～11-7A选择的相邻7个参照电压(Vr(6j-5)、Vr(6j-4)、Vr(6j-3)、Vr(6j-2)、Vr(6j-1)、Vr(6j)、Vr(6j+1))的子解码器14中，通过第2位组(D3～D0、D3B～D0B)中高位的1位D3、D3B，从相邻的7个参照电压中选择相邻的4个参照电压Vr(3k-2)、Vr(3k-1)、Vr(3k)、Vr(3k+1)，进一步在后级的子解码器15中，从4个参照电压Vr(3k-2)、Vr(3k-1)、Vr(3k)、Vr(3k+1)中，通过第2位组(D3～D0、D3B～D0B)中的低位3位(D2～D0、D2B～D0B)选择并输出2个电压V(T1)、V(T2)。 

子解码器14具有由D3、D3B分别进行导通/截止控制的N沟道晶体管开关(N沟道晶体管开关的总数为8个)，在D3为0时(D3B为1时)，从由子解码器11-1A～11-7A选择的7个参照电压(Vr(6j-5)～Vr(6j+1))中，选择前一半(低电平一侧)的4个，即选择Vr(6j-5)、Vr(6j-4)、Vr(6j-3)、Vr(6j-2)，作为Vr(3k-2)、Vr(3k-1)、Vr(3k)、Vr(3k+1)提供给子解码器15(此时，k＝2j-1)。并且，在D3为1时，子解码器14从由子解码器11-1A～11-7A选择的7个参照电压(Vr(6j-5)～Vr(6j+1))中，选择后一半(高电平一侧)的4个Vr(6j-2)、Vr(6j-1)、Vr(6j)、Vr(6j+1)，作为Vr(3k-2)、Vr(3k-1)、Vr(3k)、Vr(3k+1)提供给子解码器15(此时，k＝2j)。参照电压Vr(6j-2)在前一半(低电平一侧)和后一半(高电平一侧)重复选择。此外，在图5中，子解码器14的开关也可由P沟道晶体管构成。这种情况下，和图4的子解码器11-iA一样，可通过彼此交换晶体管的极性和互补信号(例如(D3B、D3))来构成。 

图6是表示图5的子解码器15的结构的一例的图。由与(D0B、 D0)连接的Nch晶体管开关对(Vr(3k-2)、Vr(3k-1))、(Vr(3k-1)、Vr(3k))、(Vr(3k)、Vr(3k+1))的每一个选择一个，输出到节点N1、N2、N3。并且，由与(D0B、D0)连接的Nch晶体管开关选择(Vr(3k-1)、Vr(3k))中的一个，输出到节点N4。 

由与(D1B、D1)连接的Nch晶体管开关选择节点N1、N2中的一个输出到节点N5，选择Vr(3k-2)和节点N4中的一个输出到节点N6，选择Vr(3k-1)和Vr(3k)中的一个输出到节点N7。 

由与(D2B、D2)连接的Nch晶体管开关选择节点N3和N5中的一个输出到节点N8，节点N8的电压提供V(T1)。由与(D2B、D2)连接的Nch晶体管开关选择节点N6和N7中的一个，输出V(T2)。 

在例如k＝1时(高位4位(D7、D6、D5、D4)＝(0、0、0、0)时)，即(Vr1、Vr2、Vr3、Vr4)作为(Vr(3k-2)、Vr(3k-1)、Vr(3k)、Vr(3k+1))输入到子解码器15的情况下， 

在(D2、D1、D0)＝(0、0、0)时，(V(T1)、V(T2))＝(Vr1、Vr1)， 

在(D2、D1、D0)＝(0、0、1)时，(V(T1)、V(T2))＝(Vr2、Vr1)， 

在(D2、D1、D0)＝(0、1、0)时，(V(T1)、V(T2))＝(Vr2、Vr2)， 

在(D2、D1、D0)＝(0、1、1)时，(V(T1)、V(T2))＝(Vr3、Vr1)， 

在(D2、D1、D0)＝(1、0、0)时，(V(T1)、V(T2))＝(Vr3、Vr2)， 

在(D2、D1、D0)＝(1、0、1)时，(V(T1)、V(T2))＝(Vr4、Vr2)， 

在(D2、D1、D0)＝(1、1、0)时，(V(T1)、V(T2))＝(Vr3、Vr3)， 

在(D2、D1、D0)＝(1、1、1)时，(V(T1)、V(T2))＝(Vr4、Vr3)， 

即，向V(T1)、V(T2)提供用于输出图2(A)的电平0～7的2个参照电压。图6的子解码器15的N沟道晶体管开关的总数为18个。并且在图6中，子解码器15的开关也可由P沟道晶体管构成。这种情况下，也可通过彼此交换晶体管的极性和互补信号(例如(D0B、D0))来构成。 

并且在图5及图6中，虽然在子解码器14和15之间产生布线交叉，但布线交叉数量较少，对布局(Layout)面积的影响较小。 

图23是表示图3所示实施例的变更例的图。图23在电路上与图3等效，但在布局上，为了减少子解码器13内(子解码器14和15之间)的布线交叉数量而使开关之间易于连接，由图3变更了参照电压组20-1A～20-7A及子解码器11-1A～11-7A的配置。 

在图23中，子解码器11-4A与子解码器11-1A及11-7A相邻配置，子解码器11-2A和11-5A彼此相邻配置，子解码器11-3A和11-6A彼此相邻配置。 

也可根据子解码器11-1A～11-7A的配置，变更第1至第7参照电压组20-1A～20-7A的配置。在图23所示例子中，对应于子解码器11-1A～11-7A的排列顺序，按照参照电压组20-7A、20-4A、20-1A、20-5A、20-2A、20-6A、20-3A顺序，从参照电压产生电路(未图示)取出各组的参照电压，分别连接到所对应的子解码器。 

图24是表示图23的子解码器13A的结构的图，是图5所示实施例的变更例。在图24中，和图5同样地，子解码器14从由子解码器11-3A、11-6A、11-2A、11-5A、11-1A、11-4A、11-7A选择的7个参照电压Vr(6j-3)、Vr(6j)、Vr(6j-4)、Vr(6j-1)、Vr(6j-5)、 Vr(6j-2)、Vr(6j+1)中，根据D3、D3B的值选择4个参照电压Vr(3k)、Vr(3k-1)、Vr(3k-2)、Vr(3k+1)。在图24中，和图5相比，减少了布线交叉数量。 

图7是表示本发明的其他实施例的结构的图。参照图7，在本实施例中，将图1中的参照电压组的个数(3S+1)的S设为1(2的0次方)。参照电压分为4个(S＝1)组20-1B～20-4B。 

使输入数字信号的位数m为8，n＝3，输入数字信号的第1位组D(m-1)～Dn为D7～D3，第2位组D(n-1)～D0为D2～D0。第1位组D7～D3、第2位组D2～D0分别与互补信号D7B～D3B、D2B～D0B相伴。 

3h+1个参照电压分组为： 

(1)第1参照电压组20-1B：(Vr1、Vr4、…、Vr(3j-2)、…、Vr(3h-2))， 

(2)第2参照电压组20-2B：(Vr2、Vr5、…、Vr(3j-1)、…、Vr(3h-1))， 

(3)第3参照电压组20-3B：(Vr3、Vr6、…、Vr(3j)、…、Vr(3h))， 

(4)第4参照电压组20-4B：(Vr4、Vr7、…、Vr(3j+1)、…、Vr(3h+1))。 

具有：4个子解码器11-1B～11-4B，根据第1位组(D7～D3、D7B～D3B)，分别选择并输出一个电压(Vr(3j-2)～Vr(3j+1))；和解码器13B，根据低位3位(D2～D0、D2B～D0B)，从相邻的4个参照电压(将索引j替换为k的Vr(3k-2)～Vr(3k+1))中，包括重复地选择并输出2个电压(V(T1)、V(T2))。并且，在子解码器13B中，第2位组(低位n位)为3位，是和图6的子解码器15相同的结构。放大器30接收由子解码器13B选择的V(T1)、V(T2)， 输出(V(T1)+V(T2))/2。 

图8是表示图7的子解码器11-1B～11-4B的结构例的图。在图2(A)的方式下，子解码器11-1B～11-4B为相同结构，各子解码器用11-iB(i＝1～4)表示。并且，在图8中，为了方便作图，以4个参照电压为1组，h(＝32)个参照电压输入到子解码器11-iB的结构，与第1参照电压组20-1B(Vr1、Vr4、…、Vr91、Vr94)、第2参照电压组20-2B(Vr2、Vr5、…、Vr92、Vr95)、第3参照电压组20-3B(Vr3、Vr6、…、Vr93、Vr96)、第4参照电压组20-4B(Vr4、Vr7、…、Vr94、Vr97)对应地，具有4个图8的子解码器11-iB，从第1至第4子解码器11-1B～11-4B的每一个输出Vr(3j-2)、Vr(3j-1)、Vr(3j)、Vr(3j+1)。 

在第1子解码器11-1B(对应于图7的11-1B)中，通过与第1位组的低位侧位(D3、D3B)连接的Nch晶体管开关，在第1参照电压组20-1B中选择2个参照电压(Vr1、Vr4)、(Vr7、Vr10)、…、(Vr85、Vr88)、(Vr91、Vr94)中的一个，通过与高位(D4、D4B)连接的Nch晶体管开关选择由与(D3、D3B)连接的Nch晶体管开关选择的2个参照电压中的一个，同样在高位下，选择由与低一位的位连接的Nch晶体管开关所选择的2个参照电压中的一个，通过与(D7、D7B)连接的Nch晶体管开关，选择由与低一位的位(D6、D6B)连接的Nch晶体管开关选择的2个参照电压中的一个，并输出Vr(3j-2)。此时，同样在第2～第4子解码器(图7的11-2B～11-4B)中，根据第1位组(D7～D3、D7B～D3B)，分别选择并输出Vr(3j-1)、Vr(3j)、Vr(3j+1)。子解码器11-iB是竞争型结构，通过高位5位(D7、D7B)～(D3、D3B)，从低位侧位(D3、D3B)向高位侧位(D7、D7B)依次选择32个参照电压，因此不会产生图18所示专利文献1(日本专利特开2000-183747号公报)这样的布线交叉。并且在图8中，子解码器11-iB的各开关也可由P沟道晶体管构成。这种情况下，也可通过彼此交换晶体管的极性和互补信号(例如(D3B，D3))来构成。 

在图8中，子解码器11-iB的晶体管开关数量为62个。在4个子解码器11-1B～11-4B中晶体管开关总数为248个。 

图9表示图3和图7的各实施例中解码器的开关晶体管个数的比较结果。并且，10位是将8位扩大的估计值。 

子解码器14、15的值是图5、图6的开关晶体管数量。子解码器11的值是根据图4、图8将(3S+1)个相加后的开关晶体管数量。 

根据上述实施例，和图18～图20所示的现有技术的解码器相比，可减少开关晶体管数量。因此可节省面积。 

并且，高位子解码器11-iA、11-iB如图4、图8所示，是从低位侧选择电压的竞争型结构，因此不会因布线交叉而造成面积增大。在图5的子解码器14中，虽然存在布线交叉，但交叉数量少，不影响面积。 

分割数S的值越大，减少晶体管个数的效果越强。这是因为，重复的参照电压(第1参照电压组和第(3S+1)参照电压组)的个数减少了。优选S的值为1(2的0次方)、2(2的1次方)、4(2的2次方)的程度。需要注意的是，当增大S时，解码器14中的布线交叉数量增加。 

此外，对S＝4时虽未图示，但参照图1可知，(3S+1)个参照电压组20-1～20-(3S+1)及第1～第(3S+1)子解码器11-1～11-(3S+1)分别分为13个(3S+1＝13)。在和图2(A)的方式对应的解码器10的结构中，输入数字信号的位数m为8，n为5，第1位组为高位3位的D7～D5、D7B～D5B，第2位组为低位5位的D4～D0、D4B～D0B。上述第1～第(3S+1)子解码器根据第1位组(D7～ D5、D7B～D5B)，以输出电压的连续32个电平(4个区间)为单位，选择对应的相邻13个参照电压。 

上述第1～第(3S+1)子解码器的每一个为3位的竞争型结构，从8个参照电压中选择1个。并且，子解码器13根据第2位组(D4～D0、D4B～D0B)，从由上述第1～第(3S+1)子解码器选择的参照电压中，包括重复地选择并输出2个电压V(T1)、V(T2)。并且，参照图5，子解码器13可由子解码器14和子解码器15构成，该子解码器14，通过第2位组(D4～D0、D4B～D0B)的高位2位(D4、D3、D4B、D3B)解码，从由上述第1～第(3S+1)子解码器选择的参照电压中，选择相邻的4个参照电压，上述子解码器15，通过低位3位(D2～D0、D2B～D0B)解码，从上述相邻的4个参照电压中选择2个电压V(T1)、V(T2)。当S超过4时，也可以按同样的方法构成。 

图10是表示本发明的第2实施例的结构的图。在本实施例中，通过预解码第1位组D(m-1)～Dn的一部分位，减少解码晶体管数量。并且在图10中，参照电压为(3h+1)个，4个参照电压组20-1C、20-2C、20-3C、20-4C分别与图7的参照电压组20-1B、20-2B、20-3B、20-4B相同。参照图10，在本实施例中，通过预解码器16对图7的第1位组D(m-1)～Dn的一部分进行预解码。并且在图10中，第1位组D(m-1)～Dn、第2位组D(n-1)～D0分别与互补信号D(m-1)B～DnB、D(n-1)B～D0B相伴。 

分别输入第1至第4参照电压组20-1C、20-2C、20-3C、20-4C的第1～第4子解码器11-1C～11-4C，根据对第1位组中预定个数的位数据预先运算的预解码器16的输出及第1位组中的其余位数据，从4个参照电压组20-1C、20-2C、20-3C、20-4C中输出一个电压。 

图11是表示由Nch晶体管构成图10的子解码器11-1C～11-4C的一例的图。在图2(A)的方式下，子解码器11-1C～11-4C为同一构 成，各子解码器用11-iC(i＝1～4)表示。如图11所示，子解码器11-iC是竞争型结构，通过第1位组的高位5位(D7～D3、D7B～D3B)，从低位侧位(D3、D3B)向高位侧位(D7、D7B)依次选择32个参照电压。低位2位(D3、D3B)、(D4、D4B)通过图10的预解码器16变换为LN1～LN4。这样一来，在子解码器11-iC中，和低位2位(D3、D3B)、(D4、D4B)对应的开关晶体管数量减少1/3。 

此外，在图11中，为了方便作图，将4个参照电压组作为1组，表示h(＝32)个参照电压输入到子解码器11-iC的结构，与第1参照电压组20-1C(Vr1、Vr4、…、Vr91、Vr94)、第2参照电压组20-2C(Vr2、Vr5、…、Vr92、Vr95)、第3参照电压组20-3C(Vr3、Vr6、…、Vr93、Vr96)、第4参照电压组20-4C(Vr4、Vr7、…、Vr94、Vr97)对应地，具有4个图11的子解码器11-iC，从该第1至第4子解码器11-1C～11-4C的每一个中输出Vr(3j-2)、Vr(3j-1)、Vr(3j)、Vr(3j+1)。 

预解码器16输入第1位组D(m-1)～Dn、D(m-1)B～DnB(m＝8，n＝3)的2位(D4、D4B)、(D3、D3B)，输出解码后的4位信号LN1、LN2、LN3、LN4。在第1子解码器11-1C(图10的11-1C)中，与预解码器16的输出(LN1、LN2、LN3、LN4)分别连接的Nch晶体管开关，从4个参照电压(Vr1、Vr4、Vr7、Vr10)、(Vr13、Vr16、Vr19、Vr22)、…、(Vr85、Vr88、Vr91、Vr94)中，分别选择1个(共选择8个)，通过位信号(D5B、D5)，选择由(LN1、LN2、LN3、LN4)选择的2个参照电压中的1个(共选择4个)，通过位信号(D6B、D6)，选择由(D5B、D5)选择的2个参照电压中的1个(共选择2个)，通过位信号(D7B、D7)，选择由(D6B、D6)选择的2个参照电压中的1个，输出Vr(3j-2)。同样，在第2～第4子解码器11(图10的11-2C～11-4C)中，输出Vr(3j-1)～Vr(3j+1)。图11的子解码器11-iC的开关数量为46个，图10的4个子解码器11-1C～11-4C的开关总数为184个。 

图12(A)是表示由Nch晶体管构成图10的解码器10时图10的预解码器16的结构示例的图。如图12(A)所示，具有：输入D(X+1)、DX的NOR 1；输入D(X+1)、DXB的NOR 2；输入DX、D(X+1)B的NOR 3输入D(X+1)B、DXB的NOR 4，从NOR1～NOR 4输出LN1～LN4。图12(B)是表示图12(A)的预解码器的动作的真值。对D(X+1)和DX解码的结果是，LN1～LN4中被选择的位变为High(1)，其他变为Low(0)。 

图13(A)是表示由Pch晶体管构成图10的解码器10时图10的预解码器16的结构示例的图。具有：输入DXB、D(X+1)B的NAND1；输入D(X+1)B、DX的NAND 2；输入DXB、D(X+1)的NAND3；输入D(X+1)、DX的NAND 4，从NAND 1～NAND 4输出LP1～LP4。图13(B)是表示图13(A)的预解码器的动作的真值。对D(X+1)和DX解码的结果是，LP1～LP4中被选择的位变为Low(0)，其他变为High(1)。 

图14是表示本发明的其他实施例的DAC的方式的图。是对特定的灰度区间适用本发明解码器的例子。本实施例的DAC是对于与显示装置的γ特性对应的输入输出特性优选的结构示例。图15是和图14的方式对应的DAC的块结构，一般情况下，在根据m位(m是8等预定的正整数)数字数据选择2个电压(V(T1)、V(T2))、并输出将该电压内插的电压电平的结构中，具有5个解码器41、42、10D、43、44以及内插放大器30。进一步具有：从未图示的参照电压产生电路输出、并分别输入到5个解码器41、42、10D、43、44的参照电压集21(参照电压Vrd1～VrdA)、22(参照电压VraB～VraC)、20D(参照电压VrX～VrY)、23(参照电压VraP～VraQ)、24(参照电压VrdU～VrdV)。以下具体说明图14的方式的示例。此外，图14的电平、Vref、V(T1)、V(T2)、D7～D0如对图2(A)进行的说明。 

参照图14，电平0～3是内插放大器的2个电压(V(T1)、V(T2))选择同一参照电压的解码块(DBLK 1)。参照电压是与输出电压的电平0～3以1对1对应的Vrd0、Vrd1、Vrd2、Vrd3。 

电平4～15为解码块(DBLK 2)，作为内插放大器的2个电压(V(T1)、V(T2))，包括重复地选择相邻参照电压。参照电压是与输出电压的电平4～15中相隔2个电平的电平对应的Vra1～Vra7。 

电平16～239为解码块(DBLK 3)，作为内插放大器的2个电压(V(T1)、V(T2))，包括重复地选择2个参照电压，对应于图1的解码器10。参照电压是与图2(A)中输出电压的电平16、18、22、24、～、232、234、238、240对应的Vr7、Vr8、Vr9、Vr10、～、Vr88、Vr89、Vr90、Vr91。 

电平240～251为解码块(DBLK 4)，作为内插放大器的2个电压(V(T1)、V(T2))，选择相同或相邻的参照电压。参照电压是与输出电压的电平240～251中相隔2个电平的电平对应的Vra8～Vra14。 

电平252～255为解码块(DBLK 5)，作为内插放大器的2个电压(V(T1)、V(T2))，选择同一参照电压。参照电压是与电平252～255以1对1对应的Vrd252、Vrd253、Vrd254、Vrd255。 

在本实施例中，内插放大器可以通用，组合不同种类的解码块而构成。 

图15是表示图14所示方式的DAC中解码块结构的一例的图。参照图15，其具有： 

解码器41，输入解码块(DBLK 1)的参照电压集21的参照电压Vrd1～VrdA(Vrd1～Vrd3)，根据第1位组D(m-1)～Dn、第2位 组D(n-1)～D0，重复Vrd1～Vrd3中的任意一个而作为V(T1)、V(T2)进行选择； 

解码器42，输入解码块(DBLK 2)的参照电压集22的参照电压VraB～VraC(Vra1～Vra7)，根据第1位组D(m-1)～Dn、第2位组D(n-1)～D0，重复同一参照电压而作为V(T1)、V(T2)进行选择，或将相邻的2个参照电压作为V(T1)、V(T2)进行选择； 

解码器10D，输入解码块(DBLK 3)的参照电压集20D的参照电压VrG～VrH(Vr7～Vr91)，根据第1位组D(m-1)～Dn、第2位组D(n-1)～D0，包括重复地将2个参照电压作为V(T1)、V(T2)进行选择； 

解码器43，输入解码块(DBLK 4)的参照电压集23的参照电压VraP～VraQ(Vra8～Vra14)，根据第1位组D(m-1)～Dn、第2位组D(n-1)～D0，重复同一参照电压而作为V(T1)、V(T2)进行选择，或将相邻的2个参照电压作为V(T1)、V(T2)进行选择； 

解码器44，输入解码块(DBLK 5)的参照电压集24的参照电压VrdU～VrdV(Vrd252～Vrd255)，根据第1位组D(m-1)～Dn、第2位组D(n-1)～D0，重复Vrd252～Vrd255中的任意一个而作为V(T1)、V(T2)进行选择；以及 

内插放大器30，输入由解码器41、42、10D、43、44中的任意一个解码器选择的2个电压。即，解码器41、42、10D、43、44的输出分别共同连接而提供到内插放大器30。在本实施例中，内插放大器30可以通用，组合不同种类的解码器来形成。并且在图15中，第1位组D(m-1)～Dn、第2位组D(n-1)～D0分别与互补信号D(m-1)B～DnB、D(n-1)B～D0B相伴。 

解码器10D对应于上述图1的解码器10，可应用图3～图8、图10～图13、图23、图24的结构。即，作为V(T1)、V(T2)，选择图2(A)中输出电平16至电平239的电压的参照电压Vr7～Vr91。解码器10D只要具有选择图3、图4、图7、图8、图10、图11、图23的参照电压Vr7～Vr91所需的结构即可。此外，子解码器13(13A、 13B)、14、15的结构(图5、图6、图24)及预解码器16的结构(图12、图13)仍然适用。具体而言，在图4、图8、图11的各子解码器11-iA、11-iB、11-iC中，可删除选择参照电压Vr1～Vr6、Vr92～Vr97的开关晶体管。在图4的子解码器11-iA的情况下，删除开关191、192。此外，开关191也是由子解码器11-7A选择参照电压组20-7A的参照电压Vr7的开关，但由于参照电压Vr7还包含在参照电压组20-1A中，因此不会有问题。同样，开关192也是由子解码器11-1A选择参照电压组20-1A的参照电压Vr91的开关，但由于参照电压Vr91还包含在参照电压组20-7A中，因此不会有问题。在图8的子解码器11-iB的情况下，删除开关组193、194。在图11的子解码器11-iC的情况下，删除开关组195、196。 

图16是表示本发明其他实施例的显示装置的数据驱动器的结构概况的图。参照图16，该数据驱动器包括参照电压产生电路50、解码器60、放大电路(内插放大器)30、锁存地址选择器70、锁存器80、电平移位器90。参照电压产生电路50生成图1(图3、图7、图10、图24)的参照电压集20或图15的参照电压集20D、21～24的各参照电压。解码器60由图1(图3、图7、图10、图24)的解码器10构成，或由图15的解码器10D、41～44构成。放大电路30包括图2(B)的内插放大器30。 

锁存地址选择器70根据时钟信号CLK决定数据锁存的时序。锁存器80根据由锁存地址选择器70确定的时序，锁存图像数字数据，并根据STB信号(选通信号)，经由电平移位器90将数字数据信号同时输出到解码器60。解码器60根据所输入的数字数据信号，从由参照电压产生电路50生成的参照电压中，选择并输出2个电压V(T1)、V(T2)。放大电路30输出以1比1内插了2个电压V(T1)、V(T2)的电压。放大电路30的输出端(S1、S2、…、Sq)连接到显示装置的数据线。锁存地址选择器70及锁存器80是逻辑电路，一般由低压(例如0V～3.3V)构成，提供对应的电源电压。电平移位器90、解码器60 及放大电路30一般由驱动显示元件所需的高压(例如0V～16V)构成，提供对应的电源电压。此外，本发明的数字模拟转换电路适用由参照电压产生电路50生成的参照电压、解码器60及放大电路30。 

在图16中，在解码器60是和图2(A)的方式对应的图3的结构时，参照电压产生电路50生成Vr1～Vr(6h+1)的参照电压，第1至第7参照电压组即 

(Vr1、Vr7、…Vr(6h-5))、 

(Vr2、Vr8、…Vr(6h-4))、 

(Vr3、Vr9、…Vr(6h-3))、 

(Vr4、Vr10、…Vr(6h-2))、 

(Vr5、Vr11、…Vr(6h-1))、 

(Vr6、Vr12、…Vr(6h))、 

(Vr7、Vr13、…Vr(6h+1)) 

分别提供到解码器60的第1至第7子解码器(图3的11-1A～11-7A)。从解码器60的子解码器(图3的13A)输出的2个电压V(T1)、V(T2)提供到内插放大器30。 

在图16中，在解码器60是和图2(A)的方式对应的图7的结构时，参照电压产生电路50生成Vr1～Vr(3h+1)的参照电压， 

(Vr1、Vr4、…Vr(3h-2))、 

(Vr2、Vr5、…Vr(3h-1))、 

(Vr3、Vr6、…Vr(3h))、 

(Vr4、Vr7、…Vr(3h+1)) 

分别提供到解码器60的第1至第4子解码器(图7的11-1B～11-4B)。从解码器60的子解码器(图7的13B)输出的2个电压V(T1)、V(T2)提供到内插放大器30。 

在图16中，在解码器60是和图14的方式对应的图15的结构时，由参照电压产生电路50生成参照电压Vrd0～Vrd3、Vra1～Vra7、Vrd252～Vrd255、Vra8～Vra14、Vr7～Vr91，参照电压Vrd0～Vrd3提供到解码器41，Vra1～Vra7提供到解码器42，Vr7～Vr91提供到解码器10D，Vra8～Vra14提供到解码器43，Vrd252～Vrd255提供到解码器44。从解码器10D、41～44中任意一个解码器输出的2个电压V(T1)、V(T2)提供到内插放大器30。 

根据本实施例，能够实现相对于输出电平的数量能够减少所需参照电压的数量并减小面积的数据驱动器、显示装置。 

以下对上述实施例进行补充说明。 

首先，说明图2(A)的方式的变更例。图25是表示图2(A)的方式变更例的图。在图2(A)的方式中，各参照电压(Vr1～Vr97)与电平0到电平254中偶数号的输出电平对应地设定，与之相对，在图25的方式中，各参照电压(Vr1～Vr97)对应于从图2(A)中对应的电平下移1个电平的输出电平，具体而言，Vr1为电平0的前一个电平，Vr2～Vr97与电平1到电平253中奇数号的输出电平对应地设定。 

在图25的方式中，决定1个区间(8个电平)的V(T1)、V(T2)的组合的第2位组中低位3位(D2～D0)的各数据和参照电压的对应关系从图2(A)发生了变更，但是决定区间单位的4个参照电压的组合的高位5位(D7～D3)中各数据和参照电压的对应关系和图2(A)相同。因此，在和图25的方式对应的图1、图3、图7、图10的各DAC的结构中，分别变更子解码器13、13A、13B、13C中包含的子解码器15(参照图6)的结构。图27是表示和图25的方式对应的图6的子解码器15的变更例(子解码器15’)的结构的图。 

参照图27，在该解码器15’中，由与(D0、D0B)连接的Nch晶 体管开关，对各(Vr(3k+1)、Vr(3k))、(Vr(3k)、Vr(3k-1))、(Vr(3k-1)、Vr(3k-2))选择其中一个，并输出到节点N11、N12、N13。并且，由与(D0、D0B)连接的Nch晶体管开关选择(Vr(3k)、Vr(3k+1))中的一个而输出到节点N14。 

由与(D1、D1B)连接的Nch晶体管开关选择节点N11、N12中的一个而输出到节点N15，选择(Vr(3k+1)和节点14中的一个而输出到节点N16，选择Vr(3k)和Vr(3k-1)中的一个而输出到节点N17。 

由与(D2、D2B)连接的Nch晶体管开关选择节点N15和N13中的一个而输出到节点N18，节点N18的电压提供V(T2)。并且由与(D2、D2B)连接的Nch晶体管开关选择节点N16和N17中的一个而输出V(T1)。 

在例如k＝1时(高位4位(D7、D6、D5、D4)＝(0、0、0、0)时)，即(Vr1、Vr2、Vr3、Vr4)作为(Vr(3k-2)、Vr(3k-1)、Vr(3k)、Vr(3k+1))输入到图27的子解码器15’的情况下， 

在(D2、D1、D0)＝(0、0、0)时，(V(T1)、V(T2))＝(Vr2、Vr1)， 

在(D2、D1、D0)＝(0、0、1)时，(V(T1)、V(T2))＝(Vr2、Vr2)， 

在(D2、D1、D0)＝(0、1、0)时，(V(T1)、V(T2))＝(Vr3、Vr1)， 

在(D2、D1、D0)＝(0、1、1)时，(V(T1)、V(T2))＝(Vr3、Vr2)， 

在(D2、D1、D0)＝(1、0、0)时，(V(T1)、V(T2))＝(Vr4、Vr2)， 

在(D2、D1、D0)＝(1、0、1)时，(V(T1)、V(T2))＝(Vr3、Vr3)， 

在(D2、D1、D0)＝(1、1、0)时，(V(T1)、V(T2))＝(Vr4、Vr3)， 

在(D2、D1、D0)＝(1、1、1)时，(V(T1)、V(T2))＝(Vr4、Vr4)。 

即，向V(T1)、V(T2)提供用于输出图25的电平0～7的2个参照电压。 

接着说明图14的方式的变更例。图26是表示图14的方式的变更例的图。在图14的方式中，与解码块DBLK 2、DBLK 3、DBLK 4对应的参照电压Vra1～Vra7、Vr7～Vr91、Vra8～Vra14与电平4到电平252中偶数号的输出电平对应地设定。与之相对，在图26的方式中，各参照电压与从图14中对应的电平下移1个电平的输出电平对应。具体而言，与电平3到电平251中奇数号的输出电平对应地设定。 

在图26的方式中，也和图25的方式一样，解码块DBLK 3(图15的解码器10D)中第2位组的低位3位(D2～D0)的各数据和参照电压的对应关系从图14发生了变更，高位5位(D7～D3)的各数据和参照电压的对应关系和图14相同。因此，在和图26的方式对应的图15的解码器10D的结构中，解码器10D中包含的子解码器15(图6)的结构发生变更。作为和图26的方式对应的图6的子解码器15的变更结构，可使用图27的子解码器15’。 

此外，在图26的方式中的解码块DBLK 2、DBLK 4(图15的解码器42、43)中，第2位组的低位2位(D1、D0)的各数据和参照电压的对应关系从图14发生了变更。因此，在和图26的方式对应的图15的解码器42、43的结构中，通过低位2位(D1、D0)选择的子解码器的结构(未图示)发生变更。 

接着补充说明图1的参照电压集20的分组方式。 

图28是表示图1的参照电压集20分组的一例的详情的图。参照图28，图1的参照电压集20中多个参照电压(最大(3hS+1)个)分组，可使第1至第(3S+1)参照电压组(图1的20-1～20-(3S+1))及属于各参照电压组的参照电压在参照电压组内的序列分别表示为(3S+1)行、h列的二维排列。并且，分配到二维排列的i行j列(其中，i是1以上且(3S+1)以下的整数，j是1以上且h以下的整数，h是2以上的整数)的要素对应于参照电压Vr((3S)×(j-1)+i)。 

即，第1参照电压组20-1包括分配在二维排列的第1行中的相隔3S个电压的参照电压(Vr1、Vr(3S+1)、Vr(6S+1)、…、Vr{(3S)×(h-1)+1})。 

第2参照电压组20-2包括分配在二维排列的第2行中的相隔3S个电压的参照电压(Vr2、Vr(3S+2)、Vr(6S+2)、…、Vr{(3S)×(h-1)+2})。 

第i(其中，1≤i≤(S+1))参照电压组20-i包括分配在二维排列的第i行中的相隔3S个电压的参照电压(Vr(i)、Vr(3S+i)、Vr(6S+i)、…、Vr{(3S)×(h-1)+i})。 

第(3S+1)参照电压组20-(3S+1)包括分配在二维排列的第(3S+1)行中的相隔3S个电压的参照电压(Vr(3S+1)、Vr(6S+1)、Vr(9S+1)、…、Vr(3hS+1)。 

第1参照电压组20-1中的第2个参照电压及第(3S+1)参照电压组20-(3S+1)的第1个参照电压为同一Vr(3S+1)。即，属于第1参照电压组20-1的分配到二维排列中第1行、第j’列(其中j’是2以上h以下的整数)的参照电压、和属于第(3S+1)参照电压组20-(3S+1)的分配到二维排列中第(3S+1)行、第(j’-1)列的参照电 压相同。 

此外，图28的二维排列的列对应于图1中输入数字信号的第1位组(D(m-1)～Dn、D(m-1)B～DnB)的值，由图1的第1～第(3S+1)子解码器11-1～11-(3S+1)所选择的参照电压是分配到与第1位组的值对应的、图28的第1列～第h列中任意一列的(3S+1)个参照电压。 

图29(A)、(B)表示和图2(A)或图25的方式对应的参照电压Vr1～Vr97分组的具体例子。 

图29(A)是S＝1、h＝32的例子，对应于图7的参照电压组20-1B～20-4B、图10的参照电压组20-1C～20-4C。由图7的子解码器11-1B～11-4B选择的参照电压是分配到和第1位组(D7～D3、D7B～D3B)的值对应的、图29(A)的4行32列的二维排列中任意一列的4个参照电压。 

图29(B)是S＝2、h＝16的例子，对应于图3及图23的参照电压组20-1A～20-7A。由图3及图23的子解码器11-1A～11-7A选择的参照电压是分配到和第1位组(D7～D4、D7B～D4B)的值对应的、图29(B)的7行16列的二维排列中任意一列的7个参照电压。 

接着补充说明图15的参照电压集20D的分组方式。图30(A)、(B)分别是表示图15的参照电压集20D分组的详细例子的图，并且对应于在图1的参照电压集20的分组中参照电压的总数小于图28的(3hS+1)个的情况。 

参照图30(A)、(B)，图15的参照电压集20D的多个参照电压VrG～VrH对应于参照电压Vr{(3S)×(p-1)+X}～Vr{(3S)×(q-1)+Y}(其中，1≤X≤3S、2≤Y≤(3S+1))，分组为未 图示的第1～第(3S+1)参照电压组(对应于图1的参照电压组20-1～20-(3S+1))。具体而言，参照电压Vr{(3S)×(p-1)+X}～Vr{(3S)×(q-1)+Y}在和图28相同的(3S+1)行、h列的二维排列中，向第p列(其中p为1以上且(h-1)以下的整数)的第X～第(3S+1)行的要素中分配参照电压Vr{(3S)×(p-1)+X}～Vr{(3S)×p+1}，向第(p+1)列～第(q-1)列(其中q为3以上且h以下的整数)的第1～第(3S+1)行的要素中分配参照电压Vr{(3S)×p+1}～Vr{(3S)×(q-1)+1}，向第q列第1～第Y行要素中分配参照电压Vr{(3S)×(q-1)+1}～Vr{(3S)×(q-1)+Y}。 

在图30(A)、(B)中，分配到二维排列中第1行、第j’列(其中j’是(p+1)以上q以下的整数)的参照电压和分配到第(3S+1)行、第(j’-1)列的参照电压相同。并且，构成中不包括参照电压Vr1～Vr{(3S)×(p-1)+X-1}及Vr{(3S)×(q-1)+Y+1}～Vr(3Sh+1)。 

图30(A)和图30(B)的不同点在于，参照电压组X、Y的顺序为X≤Y(图30(A))或X≥Y(图30(B))。 

并且，图30(A)、(B)的二维排列的列对应于图15中输入数字信号的第1位组(D(m-1)～Dn、D(m-1)B～DnB)的值，由图15的解码器10D中包含的未图示的第1～第(3S+1)子解码器(对应于图1的11-1～11-(3S+1))所选择的参照电压是分配到与第1位组的值对应的、图30(A)或(B)的第p列～第q列中任意一列的(3S+1)个或其以下个数的参照电压。 

图31(A)、(B)、(C)表示和图14或图26的方式的DBLK 3对应的参照电压Vr7～Vr91分组的具体例子。 

图31(A)是S＝1、h＝32的例子，由第1～第(3S+1)子解码器(对应于图1的11-1～11-(3S+1))选择的参照电压是分配到与第1位组(D7～D3、D7B～D3B)的值对应的、图31(A)的4行32列的二维排列的第3列(p＝3，X＝1)～第30列(q＝30，Y＝4)中任意一列的4个参照电压。 

图31(B)是S＝2、h＝16的例子，由第1～第(3S+1)子解码器(对应于图1的11-1～11-(3S+1))选择的参照电压是分配到与第1位组(D7～D4、D7B～D4B)的值对应的、图31(B)的7行16列的二维排列的第2列(p＝2，X＝1)～第15列(q＝15，Y＝7)中任意一列的7个参照电压。 

进一步，图31(C)是S＝4、h＝8的例子，由第1～第(3S+1)子解码器(对应于图1的11-1～11-(3S+1))选择的参照电压是分配到与第1位组(D7～D5、D7B～D5B)的值对应的、图31(C)的13行8列的二维排列的第1列(p＝1，X＝7)～第8列(q＝8，Y＝7)中任意一列的参照电压。当第1位组(D7～D5、D7B～D5B)的值对应于第1列或第8列时，从第1～第(3S+1)子解码器中的7个子解码器选择并输出7个参照电压，不选择其余(6个)子解码器。另一方面，当第1位组(D7～D5、D7B～D5B)的值对应于第2列～第7列中的任意一列时，从第1～第(3S+1)子解码器选择并输出13个参照电压。如图31(A)、(B)、(C)所示，索引X、Y、p、q根据分配到DBLK 3的输出电平的范围、S及h的设定值不同而不同。 

此外，上述专利文献的公开内容引用到本说明书中。在本发明的全部公开内容(包括权利要求的范围)的范围内，可进一步根据其基本技术思想进行实施方式及实施例的变更、调整。并且，在本发明的权利要求范围内，可进行各种公开要素的多种组合及选择。即，本发明当然包括包含权利要求范围在内的所有公开内容及本领域技术人员可根据其技术思想获得的各种变形、修改。 

Claims (21)

1.一种数字模拟转换电路，从包括彼此不同的多个参照电压在内的参照电压集中，根据输入数字信号选择第1及第2电压，并输出内插了上述第1及第2电压的电压电平，其特征在于，

将上述参照电压集的参照电压分组为第1至第(3S+1)参照电压组，其中S是1或2的幂乘的整数：1、2、4、…，

第i参照电压组包括第{(3S)×(j-1)+i}个参照电压，其中i是1～(3S+1)，j＝1、2、…、h，h为预定的整数，

上述数字模拟转换电路具有：解码器；和

内插电路，输入由上述解码器选择的上述第1及第2电压，生成以1比1的内插比内插了上述第1及第2电压的电压电平，

上述解码器包括：第1至第(3S+1)子解码器，与上述第1至第(3S+1)参照电压组分别对应地设置，能够根据上述输入数字信号中第1位组的值，分别从对应的参照电压组的多个参照电压中选择参照电压；和

(3S+1)输入2输出型的子解码器，从由上述第1至第(3S+1)子解码器选择的参照电压中，根据上述输入数字信号中第2位组的值，选择上述第1及第2电压，其中上述第1、第2电压也可以重复，

上述参照电压集的各参照电压对应于从上述内插电路输出的多个输出电压电平，

包括以第A个输出电压电平为基准时、分配到第(8N+A)个、第(8N+A+2)个、第(8N+A+6)个及第(8N’+A)个输出电压电平的(3N’+1)个参照电压，其中索引N为0、1、2、…、(N’-1)，N’为2以上的整数，

从上述内插电路输出的多个输出电压电平包括以相邻的8个电平为1块的多个块，

通过上述输入数字信号的上述第1位组及在上述第2位组中超过低位3位的位，选择上述多个块中的一个块，

关于构成上述一个块的彼此以单位步进而分离的第1至第8电平，对应于与第1电平、第3电平、第7电平对应的第1至第3参照电压及与在上述一个块中的上述第8电平一侧相邻的其他块的第1电平对应的第4参照电压，在上述解码器中，根据上述第2位组的低位3位，选择以下任意一对参照电压，作为上述第1及第2电压提供到上述内插电路：

(1)第1、第1参照电压，

(2)第1、第2参照电压，

(3)第2、第2参照电压，

(4)第1、第3参照电压，

(5)第2、第3参照电压，或第1、第4参照电压，

(6)第2、第4参照电压，

(7)第3、第3参照电压，

(8)第3、第4参照电压。

2.根据权利要求1所述的数字模拟转换电路，其特征在于，

上述(3N’+1)个参照电压中的N’＝S×h，

上述参照电压集包括(3S×h+1)个参照电压。

3.根据权利要求1所述的数字模拟转换电路，其特征在于，

当上述S为2以上，上述第2位组是上述输入数字信号的低位n位，n是4以上的整数，上述低位n位超过3位时，

上述(3S+1)输入2输出型的子解码器具有：

前级子解码器，根据上述第2位组中超过上述3位的高位(n-3)位，从由上述第1至第(3S+1)子解码器选择的参照电压中，选择4个参照电压；和

后级子解码器，从由上述前级子解码器选择的上述4个参照电压中，根据上述第2位组的低位3位，选择并输出上述第1及第2电压。

4.根据权利要求1所述的数字模拟转换电路，其特征在于，

当上述S为1、上述第2位组是上述输入数字信号的低位3位时，上述(3S+1)输入2输出型的子解码器从由上述第1至第4子解码器选择的4个参照电压中，根据上述第2位组选择并输出上述第1及第2电压。

5.根据权利要求1至4中任一项所述的数字模拟转换电路，其特征在于，

由上述第1至第(3S+1)子解码器选择的参照电压是在上述参照电压集中的顺序连续的参照电压。

6.根据权利要求1所述的数字模拟转换电路，其特征在于，

关于构成上述一个块的彼此以单位步进而分离的所述第1至第8电平，替换为与所述第1电平、所述第3电平、所述第7电平以及与在所述一个块的所述第8电平一侧相邻的其他块的所述第1电平对应的所述第1至第4参照电压，对应于与第2电平、第6电平、第8电平对应的第2至第4参照电压及与在上述一个块中的上述第1电平一侧相邻的其他块的第8电平对应的第1参照电压，在上述解码器中，根据上述第2位组的低位3位，选择以下任意一对参照电压，作为上述第1及第2电压提供到上述内插电路：

(1)第1、第2参照电压，

(2)第2、第2参照电压，

(3)第1、第3参照电压，

(4)第2、第3参照电压，或第1、第4参照电压，

(5)第2、第4参照电压，

(6)第3、第3参照电压，

(7)第3、第4参照电压，

(8)第4、第4参照电压。

7.根据权利要求1所述的数字模拟转换电路，其特征在于，

具有预解码器，输入上述输入数字信号的上述第1位组中预定的位域而进行解码，

向上述第1至第(3S+1)子解码器输入由上述预解码器解码的信号和上述第1位组中除了预定的位域以外的位信号。

8.根据权利要求1所述的数字模拟转换电路，其特征在于，

上述内插电路包括放大电路，该放大电路生成将上述第1及第2电压以1比1的内插比内插的信号。

9.根据权利要求8所述的数字模拟转换电路，其特征在于，

在上述解码器选择并输出同一参照电压而作为上述第1及第2电压时，上述放大电路输出上述同一参照电压和同一电压。

10.根据权利要求1所述的数字模拟转换电路，其特征在于，

至少具有一个包括与由上述第1至第(3S+1)参照电压组所规定的输出电平的范围不同范围的多个参照电压在内的、其他参照电压集，

具有其他解码器，该其他解码器输入上述其他参照电压集的参照电压，根据上述输入数字信号选择并输出第3及第4电压，

上述其他解码器的输出与上述解码器的输出共同连接，

在输入了上述第3及第4电压时，上述内插电路输出以上述1比1的内插比内插了上述第3及第4电压的电压电平。

11.根据权利要求10所述的数字模拟转换电路，其特征在于，

上述其他参照电压集包括与相对于由上述第1至第(3S+1)参照电压组规定的输出电压电平的电压范围、在上侧及/或下侧的电压范围的输出电压电平对应的参照电压，

上述其他参照电压集包括与上述各输出电压电平分别一对一对应的参照电压，

与上述其他参照电压集对应的上述其他解码器，根据上述输入数字信号，将同一参照电压作为上述第3及第4电压而选择并输出。

12.根据权利要求10所述的数字模拟转换电路，其特征在于，

上述其他参照电压集包括与相对于由上述第1至第(3S+1)参照电压组规定的输出电压电平的电压范围、在上侧及/或下侧的电压范围的输出电压电平对应的参照电压，

上述其他参照电压集包括与上述输出电压电平中相隔2个电平的输出电压电平对应的参照电压，

与上述其他参照电压集对应的上述其他解码器，根据上述输入数字信号，将同一参照电压或相邻的参照电压作为上述第3及第4电压而选择并输出。

13.根据权利要求1所述的数字模拟转换电路，其特征在于，

在设上述S为2时，上述第1至第(3S+1)参照电压组具有上述第1至第7参照电压组，第i参照电压组包括第{6×(j-1)+i}个参照电压，其中i是1～7，j＝1、2、…、h，h是预定的整数，

作为上述第1至第(3S+1)子解码器，具有第1至第7子解码器，上述第4子解码器与上述第1及第7子解码器这两者相邻配置，上述第2及第5子解码器彼此相邻配置，上述第3及第6子解码器彼此相邻配置，

作为上述(3S+1)输入2输出型的子解码器，具有7输入2输出型的子解码器，该7输入2输出型的子解码器从由上述第1至第7子解码器选择的参照电压中，根据上述输入数字信号中低位侧的第2位组的值，包括重复地选择并输出上述第1及第2电压。

14.根据权利要求1所述的数字模拟转换电路，其特征在于，

在将上述参照电压集的多个参照电压分组为上述第1至第(3S+1)参照电压组时，上述第i参照电压组的上述第{(3S)×(j-1)+i}个参照电压与(3S+1)行、h列的二维排列中的i行j列的排列要素对应，

上述二维排列将上述第1至第(3S+1)参照电压组分配为行，将属于各参照电压组的参照电压在上述参照电压组内的序列分配为列，其中h是2以上的整数，i是1以上且(3S+1)以下的整数，j是1以上且h以下的整数。

15.根据权利要求14所述的数字模拟转换电路，其特征在于，

上述第1至第(3S+1)参照电压组，在分别对应的上述二维排列的上述第1至第(3S+1)行中包括与第1列到第h列对应的参照电压。

16.根据权利要求14所述的数字模拟转换电路，其特征在于，

上述第1至第(3S+1)参照电压组，在分别对应的上述二维排列的上述第1至第(3S+1)行中包括与第(p+1)列到第(q-1)列对应的参照电压，其中p是1以上且(h-1)以下的整数，q是3以上且h以下的整数，

上述第1至第(3S+1)参照电压组中的第X至第(3S+1)参照电压组包括：分别对应的上述二维排列的第X到第(3S+1)行中的、与第p列对应的参照电压，其中X是1以上且小于(3S+1)的整数，

上述第1至第(3S+1)参照电压组中的第1至第Y参照电压组包括：分别对应的上述二维排列的第1到第Y行中的、与第q列对应的参照电压，其中Y是大于1且(3S+1)以下的整数。

17.根据权利要求14至16中任一项所述的数字模拟转换电路，其特征在于，

上述第1至第(3S+1)子解码器输入m位的数字数据中高位侧(m-n)位的第1位组，分别选择分配到上述二维排列中与上述第1位组的值对应的列中的参照电压，其中m是预定的正整数，m＞n，

从上述第1至第(3S+1)子解码器输出(3S+1)个或比(3S+1)个少的参照电压，

在上述(3S+1)输入2输出型的子解码器中，

根据上述m位的数字数据中低位n位的第2位组的值，从由上述第1至第(3S+1)子解码器选择的参照电压中，包括重复地选择并输出上述第1及第2电压。

18.根据权利要求17所述的数字模拟转换电路，其特征在于，

上述第1至第(3S+1)子解码器按照从低位一侧到高位一侧的顺序，对上述高位侧(m-n)位进行解码。

19.一种数据驱动器，其特征在于，

具有权利要求1至18中任一项所述的数字模拟转换电路，该数字模拟转换电路接收与输入图像信号对应的输入数字信号，输出与上述输入数字信号对应的电压，该数据驱动器通过与上述输入数字信号对应的电压驱动数据线。

20.一种显示装置，包括在数据线和扫描线的交叉部具有像素开关和显示元件的单位像素，经由通过上述扫描线接通的像素开关，上述数据线的信号写入到显示元件，上述显示装置的特征在于，

作为驱动上述数据线的数据驱动器，具有权利要求19所述的上述数据驱动器。

21.一种显示装置，其特征在于，

具有：多根数据线，在一个方向上彼此平行地延伸；

多根扫描线，在与上述一个方向正交的方向上彼此平行地延伸；以及

多个像素电极，在上述多根数据线和上述多根扫描线的交叉部配置成矩阵状，

上述显示装置与上述多个像素电极分别对应地具有多个晶体管，该晶体管的漏极及源极中的一个的输入连接到对应的上述像素电极，上述漏极及源极中的另一个的输入连接到对应的上述数据线，栅极连接到对应的上述扫描线，

上述显示装置还具有：栅极驱动器，向上述多根扫描线分别提供扫描信号；和

数据驱动器，向上述多根数据线分别提供与输入数据对应的灰度信号，

上述数据驱动器由权利要求19所述的上述数据驱动器构成。

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