CN110932729A - 连续逼近寄存器模拟数字转换器及其控制电路 - Google Patents

Abstract

本发明披露了一种连续逼近寄存器模拟数字转换器及其控制电路。连续逼近寄存器模拟数字转换器包含一比较器、一切换电容式数字模拟转换器及一控制电路。该切换电容式数字模拟转换器包含一电容及电连接该电容之一驱动电路。该驱动电路包含一P型金氧半场效晶体管及一N型金氧半场效晶体管，两晶体管的栅极不电连接。P型金氧半场效晶体管受第一控制信号控制，N型金氧半场效晶体管受第二控制信号控制。该控制电路通过控制该第一控制信号的上升缘领先该第二控制信号的上升缘以控制该电容之一端的电压由一高电压电平切换至一低电压电平。

Description

连续逼近寄存器模拟数字转换器及其控制电路

技术领域

本发明是关于连续逼近寄存器(successive approximation register,SAR)模拟数字转换器(analog-to-digital converter,ADC)(以下简称SAR ADC)及其控制电路。

背景技术

在以下的说明中，将电容耦接比较器的一端称为上板，非耦接比较器的一端称为下板。如此的定义只是为了方便说明起见，不必然与实际电路中的「上」及「下」有关。

图1是习知SAR ADC的功能方块图。SAR ADC用来将模拟输入信号Vi转换成数字信号(即数字码D)。SAR ADC主要包含切换电容式数字模拟转换器(digital-to-analogconverter,DAC)110、比较器120、连续逼近寄存器130及控制电路140。SAR ADC根据时钟CLK动作。在SAR ADC的某一次操作中，连续逼近寄存器130依据比较器120的比较结果决定数字码D的其中一比特的值(1/0)，并且控制电路140根据数字码D产生控制信号G。控制信号G控制切换电容式DAC 110内部电容的端电压(亦即控制电容的下板耦接至参考电压Vref1或参考电压Vref2)，使电容上的电荷重新分布，进而改变比较器120之反相输入端或非反相输入端的电压，以改变比较器120于下一个比较操作的比较对象。重复上述的步骤，数字码D由最高有效比特(MSB)往最低有效比特(LSB)依序被决定，过程中数字码D所代表的值也渐渐往输入信号Vi逼近。

图2显示切换电容式DAC 110的内部电路。切换电容式DAC 110包含两个电容阵列，每一电容阵列包含n个电容(C1～Cn或C1'～Cn')及n个开关(SW1～SWn或SW1'～SWn')(n为正整数)，意味着数字码D包含n+1个比特(D1～Dn+1，D1为LSB，Dn+1为MSB)且控制信号G包含为n个子控制信号G1～Gn及n个子控制信号#G1～#Gn，子控制信号G1～Gn(或#G1～#Gn)分别对应于比特D2～Dn+1。子控制信号#Gk为子控制信号Gk的反相信号，且开关SWk及开关SWk'分别由子控制信号Gk及#Gk控制(k为整数且1≤k≤n)。更详细地说，当开关SWk切换至参考电压Vref1时，开关SWk'切换至参考电压Vref2；当开关SWk切换至参考电压Vref2时，开关SWk'切换至参考电压Vref1。图2亦显示输入信号Vi为差动信号(由信号Vip及Vin组成)，且开关SWip及开关SWin用来取样输入信号Vi。

控制电路140包含n个子控制电路，n个子控制电路分别对应于开关SW1～SWn(亦即分别对应于电容C1～Cn)。图3显示子控制电路305-k与开关SWk的连结关系。开关SWk实际上为一个反相器，包含P型金氧半场效晶体管(PMOS)Mp以及N型金氧半场效晶体管(NMOS)Mn。开关SWk的切换状态即代表PMOS Mp与NMOS Mn为导通或不导通。子控制电路305-k包含存储器310-k及缓冲器320-k，用来根据比特Dk+1产生子控制信号Gk。存储器310-k用来储存比特Dk+1，而缓冲器320-k用来提升信号的驱动能力，且通常包含复数个串接的反相器。

在子控制信号Gk由低电压电平切换至高电压电平或由高电压电平切换至低电压电平的过程中，PMOS Mp及NMOS Mn在短暂的时间内同时导通，导致参考电压Vref1及参考电压Vref2之间产生短路电流，而短路电流会使得参考电压Vref1及参考电压Vref2产生涟波(ripple)，以及增加从参考电压Vref1所抽取的电流(亦即增加耗电)。

发明内容

鉴于先前技术之不足，本发明之一目的在于提供一种连续逼近寄存器模拟数字转换器及其控制电路。

本发明披露一种连续逼近寄存器模拟数字转换器。该连续逼近寄存器模拟数字转换器包含一比较器、一切换电容式数字模拟转换器及一控制电路。该切换电容式数字模拟转换器包含一电容及电连接该电容之一驱动电路。该驱动电路包含一P型金氧半场效晶体管及一N型金氧半场效晶体管。该P型金氧半场效晶体管具有一第一栅极、一第一源极及一第一漏极。该第一栅极接收一第一控制信号，该第一源极接收一第一参考电压，以及该第一漏极电连接该切换电容式数字模拟转换器之该电容的一第一端。该电容的一第二端耦接该比较器之一输入端。该N型金氧半场效晶体管具有一第二栅极、一第二源极及一第二漏极。该第二栅极接收一第二控制信号，该第二源极接收一第二参考电压，以及该第二漏极电连接该电容的该第一端。该控制电路根据该比较器之一输出值控制该电容的该第一端的一目标电压。该控制电路通过控制该第一控制信号的上升缘领先该第二控制信号的上升缘以控制该目标电压由一高电压电平切换至一低电压电平，或是该控制电路通过控制该第二控制信号的下降缘领先该第一控制信号的下降缘以控制该目标电压由该低电压电平切换至该高电压电平。

本发明另披露一种连续逼近寄存器模拟数字转换器的控制电路。该连续逼近寄存器模拟数字转换器包含一比较器及一切换电容式数字模拟转换器。该切换电容式数字模拟转换器包含一电容及电连接该电容之一驱动电路。该驱动电路包含一第一P型金氧半场效晶体管及一第一N型金氧半场效晶体管，且该第一P型金氧半场效晶体管的栅极与该第一N型金氧半场效晶体管的栅极不电连接。该控制电路包含一存储器、一第一反相器及一第二反相器。该存储器用来储存该比较器之一输出值。该第一反相器耦接于该存储器与该第一P型金氧半场效晶体管之间，用来产生控制该第一P型金氧半场效晶体管之一第一控制信号。该第二反相器耦接于该存储器与该第一N型金氧半场效晶体管之间，用来产生控制该第一N型金氧半场效晶体管之一第二控制信号。该第一反相器包含一第二P型金氧半场效晶体管及一第二N型金氧半场效晶体管。该第二P型金氧半场效晶体管具有一第一长宽比，该第二N型金氧半场效晶体管具有一第二长宽比。该第二反相器包含一第三P型金氧半场效晶体管及一第三N型金氧半场效晶体管。该第三P型金氧半场效晶体管具有一第三长宽比，该第三N型金氧半场效晶体管具有一第四长宽比。该第一长宽比大于该第二长宽比及/或该第三长宽比小于该第四长宽比。

本发明另披露一种连续逼近寄存器模拟数字转换器的控制电路。该连续逼近寄存器模拟数字转换器包含一比较器及一切换电容式数字模拟转换器。该切换电容式数字模拟转换器包含一电容及电连接该电容之一驱动电路。该驱动电路包含一P型金氧半场效晶体管及一N型金氧半场效晶体管，且该P型金氧半场效晶体管的栅极与该N型金氧半场效晶体管的栅极不电连接。该控制电路包含一第一存储器、一第二存储器、一第一缓冲器以及一第二缓冲器。该第一存储器耦接该比较器，用来储存该比较器之一输出值。该第二存储器耦接该比较器，用来储存该比较器之该输出值。该第一缓冲器耦接于该第一存储器与该P型金氧半场效晶体管之间并具有一第一延迟，用来产生一第一控制信号。该第二缓冲器耦接于该第二存储器与该N型金氧半场效晶体管之间并具有一第二延迟，用来产生一第二控制信号。该P型金氧半场效晶体管受该第一控制信号控制，该N型金氧半场效晶体管受该第二控制信号控制，且该第二延迟大于该第一延迟。

本发明之连续逼近寄存器模拟数字转换器及其控制电路能够避免SAR ADC产生短路电流。相较于传统技术，本发明之SAR ADC的功耗较低，且不会有涟波生成。

有关本发明的特征、实践与功效，兹配合图式作实施例详细说明如下。

附图说明

图1为习知SAR ADC的功能方块图；

图2显示切换电容式DAC的内部电路；

图3显示子控制电路与开关的连结关系；

图4为本发明SAR ADC的功能方块图；

图5显示切换电容式DAC的内部电路；

图6显示本发明一实施例之子控制电路与驱动电路的连结关系；

图7为子控制信号Gpk及子控制信号Gnk的波形图；

图8为反相器的电路图；

图9显示反相器之转态点；以及

图10显示本发明另一实施例之子控制电路与驱动电路的连结关系。

具体实施方式

以下说明内容之技术用语系参照本技术领域之习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语之解释系以本说明书之说明或定义为准。

本发明之披露内容包含连续逼近寄存器模拟数字转换器及其控制电路。由于本发明所包含之部分元件单独而言可能为已知元件，因此在不影响该装置发明之充分披露及可实施性的前提下，以下说明对于已知元件的细节将予以节略。

图4是本发明SAR ADC 400的功能方块图。SAR ADC包含切换电容式DAC 410、比较器420、连续逼近寄存器430、及控制电路440。SAR ADC 400根据时钟CLK动作，将模拟输入信号Vi转换成数字信号(即数字码D)。在SAR ADC 400的某一次操作中，连续逼近寄存器430依据比较器420的比较结果决定数字码D的其中一比特的值(1/0)，并且当数字码D的全部比特都被决定后输出重置信号Rst或改变重置信号Rst的电压电平。控制电路440根据数字码D或重置信号Rst产生控制信号Gp及Gn。控制信号Gp及Gn控制切换电容式DAC 410内部电容的端电压(亦即控制电容的下板耦接至参考电压Vref1或参考电压Vref2)，使电容上的电荷重新分布，以改变比较器420于下一个比较操作的比较对象。重复上述的步骤，数字码D由最高有效比特往最低有效比特依序被决定，过程中数字码D所代表的值也渐渐往输入信号Vi逼近。

图5显示切换电容式DAC 410的内部电路。切换电容式DAC 410包含两个电容阵列，每一电容阵列包含n个电容(C1～Cn或C1'～Cn')及n个驱动电路(515-1～515-n或515-1'～515-n')(n为正整数)。控制信号Gp包含n个子控制信号Gp1～Gpn及n个子控制信号#Gp1～#Gpn，以及控制信号Gn包含n个子控制信号Gn1～Gnn及n个子控制信号#Gn1～#Gnn。子控制信号Gp1～Gpn(或#Gp1～#Gpn)分别对应于比特D2～Dn+1，以及子控制信号Gn1～Gnn(或#Gn1～#Gnn)分别对应于比特D2～Dn+1。子控制信号#Gpk为子控制信号Gpk的反相信号，以及子控制信号#Gnk为子控制信号Gnk的反相信号。驱动电路515-k及驱动电路515-k'分别由子控制信号对(Gpk,Gnk)及子控制信号对(#Gpk,#Gnk)控制(k为整数且1≤k≤n)。更详细地说，当驱动电路515-k提供参考电压Vref1至电容Ck时，驱动电路515-k'提供参考电压Vref2至电容Ck'；当驱动电路515-k提供参考电压Vref2至电容Ck时，驱动电路515-k'提供参考电压Vref1至电容Ck'。图4亦显示输入信号Vi为差动信号(由信号Vip及Vin组成)，且开关SWip及开关SWin用来取样输入信号Vi。

控制电路440包含n个子控制电路，n个子控制电路分别对应于驱动电路515-1～驱动电路515-n(亦即分别对应于电容C1～Cn)。图6显示子控制电路605-k与驱动电路515-k的连结关系。驱动电路515-k包含PMOS Mp以及NMOS Mn。PMOS Mp的栅极接收子控制信号Gpk，PMOS Mp的源极接收参考电压Vref1、PMOS Mp的漏极电连接电容Ck的下板。电容Ck的上板电连接比较器420。NMOS Mn的栅极接收子控制信号Gnk，NMOS Mn的源极接收参考电压Vref2、NMOS Mn的漏极电连接PMOS Mp的漏极以及电容Ck的下板。参考电压Vref1大于参考电压Vref2。PMOS Mp的栅极与NMOS Mn的栅极不电连接。

子控制电路605-k包含存储器610-k、反相器620-k及反相器630-k。存储器610-k储存比较器420的输出值(即比特Dk+1)。图中的比特Dk+1可以是比较器420的输出，或是连续逼近寄存器430的暂存值。反相器620-k耦接于存储器610-k与PMOS Mp之间，用来反相存储器610-k的储存值(亦即比特Dk+1)以产生子控制信号Gpk。反相器630-k耦接于存储器610-k与NMOS Mn之间，用来反相存储器610-k的储存值(亦即比特Dk+1)以产生子控制信号Gnk。存储器610-k根据重置信号Rst重置。

图7为子控制信号Gpk及子控制信号Gnk的波形图。当子控制信号Gpk为低电压电平时子控制信号Gnk不为高电压电平，以及当子控制信号Gnk为高电压电平时子控制信号Gpk不为低电压电平。换言之，驱动电路515-k的PMOS Mp及NMOS Mn不会同时导通。当驱动电路515-k将从PMOS Mp导通且NMOS Mn不导通的状态切换为PMOS Mp不导通且NMOS Mn导通的状态时，控制电路440先控制PMOS Mp不导通再控制NMOS Mn导通。当驱动电路515-k将从PMOSMp不导通且NMOS Mn导通的状态切换为PMOS Mp导通且NMOS Mn不导通的状态时，控制电路440先控制NMOS Mn不导通再控制PMOS Mp导通。以下说明图7之波形图的细节。

在比较器420于时间点Ts产生输出值(比特Dk+1)(此处假设比特Dk+1为逻辑值0)之后，子控制信号Gpk于时间点Tsp由低电压电平转换至高电压电平，子控制信号Gnk于时间点Tsn由低电压电平转换至高电压电平。换言之，子控制信号Gpk的上升缘领先子控制信号Gnk的上升缘。时间点Tsp与时间点Ts的时间间隔为存储器610-k及/或反相器620-k所造成的延迟。时间点Tsn与时间点Ts的时间间隔为存储器610-k及/或反相器630-k所造成的延迟。

在比较器420于时间点Tr被重置信号Rst重置(此处假设比较器420的储存值被重置为逻辑值1)之后，子控制信号Gnk于时间点Trn由高电压电平转换至低电压电平，子控制信号Gpk于时间点Trp由高电压电平转换至低电压电平。换言之，子控制信号Gnk的下降缘领先子控制信号Gpk的下降缘。时间点Trn与时间点Tr的时间间隔为存储器610-k及/或反相器630-k所造成的延迟。时间点Trp与时间点Tr的时间间隔为存储器610-k及/或反相器620-k所造成的延迟。

图8为反相器620-k或反相器630-k的电路图。反相器包含串接的PMOS Mp及NMOSMn。信号Vin为低电压电平(例如参考电压Vref2)时，PMOS Mp导通且NMOS Mn不导通，输出信号Vout为高电压电平(例如参考电压Vref1)。信号Vin为高电压电平(例如参考电压Vref1)时，PMOS Mp不导通且NMOS Mn导通，输出信号Vout为低电压电平(例如参考电压Vref2)。反相器620-k的PMOS Mp具有第一长宽比(aspect ratio)(W/L)₁，NMOS Mn具有第二长宽比(W/L)₂；反相器630-k的PMOS Mp具有第三长宽比(W/L)₁，NMOS Mn具有第四长宽比(W/L)₂。反相器620-k及反相器630-k可以根据以下的设计方案来实现图7的波形图：(1)(W/L)₁>(W/L)₂；及/或(2)(W/L)₃<(W/L)₄。

在方案(1)中，(W/L)₃可以等于(W/L)₄。因为反相器620-k的PMOS Mp的驱动能力或导通能力大于反相器620-k的NMOS Mn，所以反相器620-k具有较高的转态点(crossingpoint)。图9显示反相器之转态点。图9左边的图对应于反相器620-k((W/L)₁>(W/L)₂)，而右边的图则对应于反相器630-k((W/L)₃≈(W/L)₄)，转态点CP1高于转态点CP2。换言之，在方案(1)中，反相器620-k的转态点高于反相器630-k的转态点，使得子控制信号Gpk的上升缘领先子控制信号Gnk的上升缘，且子控制信号Gnk的下降缘领先子控制信号Gpk的下降缘。

在方案(2)中，(W/L)₁可以等于(W/L)₂。因为反相器630-k的NMOS Mn的驱动能力或导通能力大于反相器630-k的PMOS Mp，所以反相器630-k具有较低的转态点。换言之，在方案(2)中，反相器630-k的转态点低于反相器620-k的转态点，使得子控制信号Gnk的上升缘落后子控制信号Gpk的上升缘，且子控制信号Gpk的下降缘落后子控制信号Gnk的下降缘。

同时实践方案(1)及方案(2)可以更容易实现图7的波形图。

图10为本发明之子控制电路之另一实施例的电路图。子控制电路705-k包含存储器712-k、存储器714-k、缓冲器722-k、缓冲器724-k以及延迟电路730-k。存储器712-k及存储器714-k耦接比较器420，用来储存比较器420的输出值(比特Dk+1)。缓冲器722-k耦接于存储器712-k与驱动电路515-k的PMOS Mp之间，缓冲器724-k耦接于存储器714-k与驱动电路515-k的NMOS Mn之间。存储器712-k及存储器714-k分别根据重置信号Rstp及重置信号Rstn重置。延迟电路730-k根据重置信号Rst产生重置信号Rstp及重置信号Rstn。

缓冲器722-k及缓冲器724-k分别根据存储器712-k及存储器714-k的储存值(即比特Dk+1)产生子控制信号Gpk及子控制信号Gnk。缓冲器722-k包含一个反相器或多个串接的反相器，缓冲器724-k亦包含一个反相器或多个串接的反相器。在本实施例中，缓冲器724-k所造成或产生的延迟大于缓冲器722-k所造成或产生的延迟。缓冲器722-k及缓冲器724-k的延迟可以通过改变反相器的个数做调整。换言之，在本实施例中，缓冲器724-k的反相器的个数大于缓冲器722-k的反相器的个数。缓冲器722-k的反相器的个数与缓冲器724-k的反相器的个数同为偶数或奇数。通过调整缓冲器722-k的反相器的个数及缓冲器724-k的反相器的个数，本实施例即可实现子控制信号Gpk的上升缘领先子控制信号Gnk的上升缘。

延迟电路730-k使重置信号Rstn领先重置信号Rstp，因此存储器714-k比存储器712-k更早被重置，以实现子控制信号Gnk的下降缘领先子控制信号Gpk的下降缘。如果重置信号Rstn领先重置信号Rstp时间长度T，则时间长度T应大于缓冲器724-k的延迟与缓冲器722-k的延迟的差值。延迟电路730-k可以由多个串接的反相器实践。

前述的存储器610-k、712-k、714-k可以是锁存器(latch)、正反器(例如D型正反器)、寄存器或具有数据储存功能的电路。

由于本技术领域具有通常知识者可通过本案之装置发明的披露内容来了解本案之方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明之披露要求及可实施性的前提下，重复之说明在此予以节略。请注意，前揭图示中，元件之形状、尺寸、比例以及步骤之顺序等仅为示意，系供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。

虽然本发明之实施例如上所述，然而这些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明之明示或隐含之内容对本发明之技术特征施以变化，凡此种种变化均可能属于本发明所寻求之专利保护范畴，换言之，本发明之专利保护范围须视本说明书之权利要求所界定者为准。

【符号说明】

110、410 切换电容式DAC

120、420 比较器

130、430 连续逼近寄存器

140、440 控制电路

CLK 时钟

G、Gp、Gn 控制信号

Gk、Gpk、Gnk 子控制信号

SW1～SWn、SW1'～SWn'、SWk、SWip、SWin 开关

310-k、610-k、712-k、714-k 存储器

320-k、722-k、724-k 缓冲器

Mp P型金氧半场效晶体管

Mn N型金氧半场效晶体管

400 SAR ADC

Rst、Rstp、Rstn 重置信号

515、515-k、515-k' 驱动电路

Ck、Ck' 电容

605-k、705-k 子控制电路

620-k、630-k 反相器

730-k 延迟电路。

Claims (7)

1.一种连续逼近寄存器模拟数字转换器，该连续逼近寄存器模拟数字转换器包含一比较器、一切换电容式数字模拟转换器及一控制电路，该切换电容式数字模拟转换器包含一电容及电连接该电容之一驱动电路，该驱动电路包含：

一P型金氧半场效晶体管，具有一第一栅极、一第一源极及一第一漏极，其中该第一栅极接收一第一控制信号，该第一源极接收一第一参考电压，以及该第一漏极电连接该切换电容式数字模拟转换器之该电容的一第一端，其中该电容的一第二端耦接该比较器之一输入端；以及

一N型金氧半场效晶体管，具有一第二栅极、一第二源极及一第二漏极，其中该第二栅极接收一第二控制信号，该第二源极接收一第二参考电压，以及该第二漏极电连接该电容的该第一端；

其中该控制电路根据该比较器之一输出值控制该电容的该第一端的一目标电压，该控制电路通过控制该第一控制信号的上升缘领先该第二控制信号的上升缘以控制该目标电压由一高电压电平切换至一低电压电平，或是该控制电路通过控制该第二控制信号的下降缘领先该第一控制信号的下降缘以控制该目标电压由该低电压电平切换至该高电压电平。

2.如权利要求1所述的连续逼近寄存器模拟数字转换器，其中该P型金氧半场效晶体管是一第一P型金氧半场效晶体管，该N型金氧半场效晶体管是一第一N型金氧半场效晶体管，该控制电路包含：

一存储器，用来储存该比较器之该输出值；

一第一反相器，耦接于该存储器与该第一P型金氧半场效晶体管之间，用来产生该第一控制信号，包含：

一第二P型金氧半场效晶体管，具有一第一长宽比；以及

一第二N型金氧半场效晶体管，具有一第二长宽比；以及一第二反相器，耦接于该存储器与该第一N型金氧半场效晶体管之间，用来产生该第二控制信号，包含：

一第三P型金氧半场效晶体管，具有一第三长宽比；以及

一第三N型金氧半场效晶体管，具有一第四长宽比；

其中该第一长宽比大于该第二长宽比及/或该第三长宽比小于该第四长宽比。

3.如权利要求1所述的连续逼近寄存器模拟数字转换器，其中该控制电路包含：

一第一存储器，耦接该比较器，用来储存该比较器之该输出值；

一第二存储器，耦接该比较器，用来储存该比较器之该输出值；

一第一缓冲器，耦接于该第一存储器与该P型金氧半场效晶体管之间，用来提高该第一控制信号的驱动能力及产生一第一延迟；以及

一第二缓冲器，耦接于该第二存储器与该N型金氧半场效晶体管之间，用来提高该第二控制信号的驱动能力及产生一第二延迟；

其中该第二延迟大于该第一延迟。

4.如权利要求3所述的连续逼近寄存器模拟数字转换器，其中该连续逼近寄存器模拟数字转换器产生一数字码，该控制电路还包含：

一延迟电路，耦接该第一存储器及该第二存储器，用来根据一存储器重置信号产生一第一存储器重置信号及一第二存储器重置信号；

其中该连续逼近寄存器模拟数字转换器于产生该数字码后产生该存储器重置信号，该第一存储器重置信号用来重置该第一存储器，该第二存储器重置信号用来重置该第二存储器，且该第二存储器重置信号领先该第一存储器重置信号。

5.一种连续逼近寄存器模拟数字转换器的控制电路，该连续逼近寄存器模拟数字转换器包含一比较器及一切换电容式数字模拟转换器，该切换电容式数字模拟转换器包含一电容及电连接该电容之一驱动电路，该驱动电路包含一第一P型金氧半场效晶体管及一第一N型金氧半场效晶体管，且该第一P型金氧半场效晶体管的栅极与该第一N型金氧半场效晶体管的栅极不电连接，该控制电路包含：

一存储器，用来储存该比较器之一输出值；

一第一反相器，耦接于该存储器与该第一P型金氧半场效晶体管之间，用来产生控制该第一P型金氧半场效晶体管之一第一控制信号，包含：

一第二P型金氧半场效晶体管，具有一第一长宽比；以及

一第二N型金氧半场效晶体管，具有一第二长宽比；以及

一第二反相器，耦接于该存储器与该第一N型金氧半场效晶体管之间，用来产生控制该第一N型金氧半场效晶体管之一第二控制信号，包含：

一第三P型金氧半场效晶体管，具有一第三长宽比；以及

一第三N型金氧半场效晶体管，具有一第四长宽比；

其中该第一长宽比大于该第二长宽比及/或该第三长宽比小于该第四长宽比。

6.一种连续逼近寄存器模拟数字转换器的控制电路，该连续逼近寄存器模拟数字转换器包含一比较器及一切换电容式数字模拟转换器，该切换电容式数字模拟转换器包含一电容及电连接该电容之一驱动电路，该驱动电路包含一P型金氧半场效晶体管及一N型金氧半场效晶体管，且该P型金氧半场效晶体管的栅极与该N型金氧半场效晶体管的栅极不电连接，该控制电路包含：

一第一存储器，耦接该比较器，用来储存该比较器之一输出值；

一第二存储器，耦接该比较器，用来储存该比较器之该输出值；

一第一缓冲器，耦接于该第一存储器与该P型金氧半场效晶体管之间并具有一第一延迟，用来产生一第一控制信号；以及

一第二缓冲器，耦接于该第二存储器与该N型金氧半场效晶体管之间并具有一第二延迟，用来产生一第二控制信号；

其中该P型金氧半场效晶体管受该第一控制信号控制，该N型金氧半场效晶体管受该第二控制信号控制，且该第二延迟大于该第一延迟。

7.如权利要求6所述的控制电路，其中该连续逼近寄存器模拟数字转换器产生一数字码，该控制电路还包含：

一延迟电路，耦接该第一存储器及该第二存储器，用来根据一存储器重置信号产生一第一存储器重置信号及一第二存储器重置信号；

其中该连续逼近寄存器模拟数字转换器于产生该数字码后产生该存储器重置信号，该第一存储器重置信号用来重置该第一存储器，该第二存储器重置信号用来重置该第二存储器，且该第二存储器重置信号领先该第一存储器重置信号。

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